WO2019138550A1 - 電力変換装置 - Google Patents

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WO2019138550A1
WO2019138550A1 PCT/JP2018/000695 JP2018000695W WO2019138550A1 WO 2019138550 A1 WO2019138550 A1 WO 2019138550A1 JP 2018000695 W JP2018000695 W JP 2018000695W WO 2019138550 A1 WO2019138550 A1 WO 2019138550A1
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converter
cell
voltage
voltage command
control signal
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PCT/JP2018/000695
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English (en)
French (fr)
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昌弘 畭尾
倫行 今田
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三菱電機株式会社
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Publication date
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Priority to US16/958,400 priority patent/US11601064B2/en
Priority to JP2018529191A priority patent/JP6377310B1/ja
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H02M7/53873—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control

Definitions

  • the present disclosure relates to a power converter that performs power conversion between an AC circuit and a DC circuit, and is used, for example, in a power system.
  • a self-excitation converter using an IGBT (Insulated Gate Bipolar Transistor) or the like as a switching element instead of a separately excited converter using a thyristor or the like as a switching element.
  • IGBT Insulated Gate Bipolar Transistor
  • a representative example of a self-excitation converter is a modular multilevel converter (MMC).
  • the modular multi-level converter has a first arm connected to the positive side DC terminal and a second arm connected to the negative side DC terminal in each phase of three-phase alternating current.
  • Each arm is configured by cascading a plurality of converter cells (also referred to as submodules or chopper cells).
  • a leg is configured by the first arm and the second arm of each phase.
  • JP-A-2013-507100 describes each leg by a first type of converter cell having a unipolar voltage contributing capability and a second type of converter cell having ambipolar voltage contributing capability. Disclose composition.
  • the first type of converter cell is, for example, a half bridge type converter cell
  • the second type of converter cell is, for example, a full bridge type converter cell.
  • the converter cells of the first type are used for the basic function of the conversion operation
  • the converter cells of the second type remove the circulating current, remove and add the zero-phase third harmonic, and the reactive power Used for the removal and addition of
  • the first type converter cells and the second type converter cells are controlled by a common control unit.
  • the control unit generates the control signal by pulse width modulation (PWM) using a triangular carrier wave.
  • PWM pulse width modulation
  • the inventor of the present application examined a method of enhancing MMC control stability in the case where each leg is configured by the first group of converter cells and the second group of converter cells as in Patent Document 1 described above.
  • the inventor of the present application examined the controllability of the converter cells of the group that is not involved in the basic function of the conversion operation but is used to improve the function of the MMC.
  • the inventor of the present application has considered a technique capable of accurately controlling the circulating current and the like even if the converter cells of this group are configured with a small number, and has arrived at the technology of the present disclosure.
  • Patent Document 1 mentioned above does not mention such improvement in controllability of MMC.
  • an object of the present disclosure is to improve controllability of a power conversion device in an MMC power conversion device configured by a plurality of groups of converter cells.
  • both the first group and the second group may be configured by half-bridge converter cells, or may be configured by full-bridge converter cells.
  • a power conversion device that performs power conversion between a direct current circuit and an alternating current circuit is connected in parallel with each other between the first direct current terminal and the second direct current terminal and electrically connected to the alternating current circuit.
  • a plurality of leg circuits Each of the plurality of leg circuits includes at least one first converter cell and another plurality of second converter cells.
  • Each of the at least one first converter cell and the plurality of second converter cells includes a capacitor and a plurality of semiconductor switching elements.
  • a frequency of a first control signal that switches and controls a semiconductor switching element included in at least one first converter cell is a second control that switches and controls a semiconductor switching element included in a plurality of second converter cells Greater than the frequency of the signal.
  • controllability of the power converter can be enhanced by making the frequency of the first control signal larger than the frequency of the second control signal.
  • FIG. 1 is a schematic configuration diagram of a power conversion device according to a first embodiment. It is a circuit diagram showing an example of a converter cell which constitutes cell groups 6a, 6b, 6c, and 6d. It is a block diagram which shows an example of the hardware constitutions of the control apparatus of FIG. It is a block diagram which shows the functional structure of the control apparatus of FIG. It is a functional block diagram which shows the detailed operation
  • FIG. 6 is a schematic timing diagram showing an example of a voltage command value and a carrier signal in the case of FIG. 5 (A). FIG. 6 is a schematic timing chart showing an example of a voltage command value and a carrier signal in the case of FIG.
  • FIG. 7 is a circuit diagram showing a modification of the converter cell of FIG. 2 (B) in the first embodiment.
  • FIG. 7 is a schematic configuration diagram of a power conversion device according to a second embodiment. It is a block diagram which shows the functional structure of the control apparatus 50 of FIG. It is a block diagram which shows the functional structure of the control apparatus 51 of FIG. It is a schematic timing diagram which shows the arithmetic processing content of CPU which comprises the control apparatuses 50 and 51 of FIG.
  • FIG. 6 is a circuit diagram showing a configuration of a converter cell 1 which constitutes the other cell group 6c of the upper arm 13 and the other cell group 6d of the lower arm 14 in FIG. It is a block diagram of the control apparatus 5 of FIG.
  • FIG. 21 is a circuit diagram showing a modification of the converter cell of FIG. 13 in the third embodiment.
  • FIG. 1 is a schematic configuration diagram of a power conversion device according to a first embodiment.
  • the power conversion device includes main circuit leg circuits 8a, 8b and 8c (generally referred to or non-specifically described as leg circuit 8), and these leg circuits 8 And a controller 5 for controlling the
  • the leg circuit 8 is provided for each of a plurality of phases constituting alternating current, is connected between the alternating current circuit 2 and the direct current circuit 4, and performs power conversion between the two circuits.
  • FIG. 1 shows the case where the AC circuit 2 is a three-phase AC, and three leg circuits 8a, 8b and 8c are provided corresponding to the u phase, v phase and w phase, respectively.
  • the AC terminals Nu, Nv, Nw provided in the leg circuits 8a, 8b, 8c, respectively, are connected to the AC circuit 2 via the interconnection transformer 3.
  • AC circuit 2 is, for example, an AC power system including an AC power supply and the like.
  • FIG. 1 the connection between the AC terminals Nv and Nw and the interconnection transformer 3 is not shown for ease of illustration.
  • the direct current terminals Np and Nn (positive side direct current terminal Np, negative side direct current terminal Nn) provided commonly to the respective leg circuits 8 are connected to the direct current circuit 4.
  • the DC circuit 4 is a DC power system including, for example, a DC power transmission network and other power conversion devices that perform DC output.
  • the interconnection transformer 3 of FIG. 1 may be connected to the AC circuit 2 via an interconnection reactor. Furthermore, primary windings are respectively provided to leg circuits 8a, 8b and 8c instead of AC terminals Nu, Nv and Nw, and leg circuits 8a, 8b and 8c are connected via secondary windings magnetically coupled to the primary windings. You may make it connect to the interconnection transformer 3 or an interconnection reactor in alternating current. In this case, the primary windings may be reactors 7a and 7b described below.
  • leg circuit 8 is electrically (direct current or alternating current) alternating current through the connection portion provided in each leg circuit 8a, 8b, 8c such as the alternating current terminals Nu, Nv, Nw or the above-mentioned primary windings. It is connected to the circuit 2.
  • the leg circuit 8a includes a positive side arm (also referred to as an upper arm or a primary arm) 13 from the positive side DC terminal Np to the AC input terminal Nu and a negative side arm (lower side) from the negative DC terminal Nn to the AC input terminal Nu. (Also referred to as an arm or a secondary arm) 14).
  • a connection point Nu between the positive arm 13 and the negative arm 14 is connected to the transformer 3.
  • the positive DC terminal Np and the negative DC terminal Nn are connected to the DC circuit 4. Since the leg circuits 8b and 8c also have the same configuration, hereinafter, the leg circuit 8a will be described as a representative.
  • the positive side arm 13 includes a cell group 6a in which a plurality of converter cells 1 are cascaded, a cell group 6c in which a plurality of converter cells 1 are cascaded, and a reactor 7a.
  • Cell groups 6a and 6c and reactor 7a are connected in series with each other.
  • the converter cell may be referred to as a cell for the sake of simplicity. Although only one cell 1 is described in the cell group 6c in FIG. 1 for ease of illustration, a plurality of cells 1 are actually cascaded.
  • the negative side arm 14 includes a cell group 6b in which a plurality of cells 1 are cascaded, a cell group 6d in which a plurality of cells 1 are cascaded, and a reactor 7b.
  • Cell groups 6b and 6d and reactor 7b are connected in series with each other. Although only one cell 1 is described in the cell group 6d in FIG. 1 for ease of illustration, a plurality of cells 1 are actually cascaded.
  • each cell 1 which comprises cell group 6a, 6b, and each cell 1 which comprises cell group 6c, 6d is the same structure is mainly demonstrated. Unlike this, each cell constituting cell groups 6a and 6b may have a different configuration from each cell constituting cell groups 6c and 6d. In either case, the same effect is exhibited.
  • the position where reactor 7a is inserted may be any position of positive side arm 13 of leg circuit 8a, and the position where reactor 7b is inserted is any position of negative side arm 14 of leg circuit 8a. May be There may be a plurality of reactors 7a and 7b respectively. The inductance values of the reactors may be different from each other. Furthermore, only the reactor 7 a of the positive side arm 13 or only the reactor 7 b of the negative side arm 14 may be provided.
  • the cell groups 6a and 6c provided in the positive side arm 13 will be referred to as a positive side cell group
  • the cell groups 6b and 6d provided in the negative side arm 14 will be referred to as a negative side cell group.
  • the positive cell group 6a and the negative cell group 6b are not used to control the circulating current, but are used only to control the alternating current quantity and the direct current quantity.
  • the positive cell group 6c and the negative cell group 6d are used to control the circulating current. That is, the control of the circulating current is characterized in that only a part of cells constituting each leg circuit 8 is used.
  • the power conversion device of FIG. 1 further includes an AC voltage detector 10, DC voltage detectors 11a and 11b, and leg circuits 8 as detectors for measuring electric quantities (current and voltage) used for control. And arm current detectors 9a and 9b provided. Signals detected by these detectors are input to the controller 5.
  • the AC voltage detector 10 detects the voltage value Vacu of the U phase of the AC circuit 2, the voltage value Vacv of the V phase, and the voltage value Vacw of the W phase.
  • the DC voltage detector 11 a detects the voltage of the positive side DC terminal Np connected to the DC circuit 4.
  • the DC voltage detector 11 b detects the voltage of the negative side DC terminal Nn connected to the DC circuit 4.
  • Arm current detectors 9a and 9b provided in the U-phase leg circuit 8a respectively detect an arm current Ipu flowing to the positive side arm 13 and an arm current Inu flowing to the negative side arm 14.
  • the arm current detectors 9a and 9b provided in the V-phase leg circuit 8b respectively detect the positive arm current Ipv and the negative arm current Inv.
  • the arm current detectors 9a and 9b provided in the W phase leg circuit 8c respectively detect the positive side arm current Ipw and the negative side arm current Inw.
  • the arm currents Ipu, Inu, Ipv, Inv, Ipw, and Inw are positive currents flowing from the positive DC terminal Np to the negative DC terminal Nn.
  • FIG. 2 is a circuit diagram showing an example of converter cells constituting the cell groups 6a, 6b, 6c, 6d.
  • the converter cell 1 shown in FIG. 2A shows an example in which a half bridge configuration is adopted, and semiconductor switching elements 1a and 1b (hereinafter may be simply referred to as switching elements) connected in series with each other, and a diode 1c. , 1d and a DC capacitor 1e as an energy storage.
  • the diodes 1c and 1d are connected in antiparallel (parallel and reverse bias direction) with the switching elements 1a and 1b, respectively.
  • the direct current capacitor 1 e is connected in parallel with the series connection circuit of the switching elements 1 a and 1 b to smooth the direct current voltage.
  • the connection node of the switching elements 1a and 1b is connected to the positive input / output terminal 1p, and the connection node of the switching element 1b and the DC capacitor 1e is connected to the negative input / output terminal 1n.
  • the switching elements 1a and 1b are controlled such that one is in the on state and the other is in the off state.
  • switching element 1a is in the on state and switching element 1b is in the off state
  • a voltage between both ends of DC capacitor 1e input / output terminal 1p is positive side voltage
  • input / output terminal 1n is input / output terminal 1p, 1n
  • Negative voltage is applied.
  • the switching element 1a is in the off state and the switching element 1b is in the on state
  • 0 V is applied between the input and output terminals 1p and 1n. That is, the converter cell 1 shown in FIG.
  • the 2A can output a zero voltage or a positive voltage (depending on the voltage of the DC capacitor 1e) by alternately turning on the switching elements 1a and 1b. it can.
  • the diodes 1c and 1d are provided for protection when reverse voltage is applied to the switching elements 1a and 1b.
  • the converter cell 1 shown in FIG. 2B shows an example in which a full bridge configuration is adopted, and the switching elements 1 f and 1 g connected in series and the diodes 1 h and 1 h connected in antiparallel to the switching elements 1 f and 1 g are shown.
  • the entire switching elements 1 f and 1 g are connected in parallel to the series connection circuit of the switching elements 1 a and 1 b and also connected in parallel to the DC capacitor 1 e.
  • the input / output terminal 1p is connected to the connection node of the switching elements 1a and 1b, and the input / output terminal 1n is connected to the connection node of the switching elements 1f and 1g.
  • the switching element 1g is always turned on during normal operation (ie, when a zero voltage or a positive voltage is output between the input and output terminals 1p and 1n), and the switching element is turned on. It is controlled so that 1f is always turned off and the switching elements 1a and 1b are alternately turned on.
  • the converter cell 1 shown in FIG. 2 (B) turns off the switching element 1g, turns on the switching element 1f, and alternately turns on the switching elements 1a and 1b to turn on the zero voltage or the negative voltage. It can also be output.
  • the converter cell 1 shown in FIG. 2C has a configuration in which the switching element 1 f is removed from the converter cell 1 in the full bridge configuration shown in FIG. 2B, and the other points are the same as in FIG. The same as the case.
  • the converter cell of the configuration of FIG. 2 (C) is referred to as mixed type.
  • the switching element 1g is always turned on during normal operation (that is, when a zero voltage or a positive voltage is output between the input and output terminals 1p and 1n), and the switching element 1a is turned on. , 1b are controlled to be alternately turned on.
  • the switching elements 1a and 1g are turned off, the switching element 1b is turned on, and negative current flows from the input / output terminal 1n to the input / output terminal 1p. It can output voltage.
  • a self-arc-extinguishing switching element capable of controlling both the on operation and the off operation is used.
  • IGBTs Insulated Gate Bipolar Transistors
  • GCTs Gate Commutated Turn-off thyristors
  • FIG. 3 is a block diagram showing an example of a hardware configuration of the control device of FIG.
  • control device 5 of FIG. 3 has the same configuration as a so-called digital relay device. Specifically, referring to FIG. 3, control device 5 includes AD (analog / digital) conversion unit 30, arithmetic processing unit 35, IO (Input and Output) unit 43, and settling / display unit 47. .
  • AD analog / digital
  • IO Input and Output
  • a plurality of transformers may be provided for converting to levels.
  • the AD conversion unit 30 includes an analog filter 31 and an AD converter 32.
  • the analog filter 31 is a low pass filter provided to remove aliasing errors in AD conversion.
  • the AD converter 32 converts the signal that has passed through the analog filter 31 into a digital value.
  • the AD conversion unit 30 includes a plurality of analog filters 31 and a multiplexer (not shown) for selecting a signal that has passed through the plurality of analog filters 31.
  • the arithmetic processing unit 35 includes a CPU (Central Processing Unit) 36, a memory 37, bus interfaces 38 and 39, and a bus 40 connecting these.
  • the CPU 36 controls the overall operation of the control device 5.
  • the memory 37 is used as a main memory of the CPU 36. Furthermore, the memory 37 stores program and signal processing setting values and the like by including a non-volatile memory such as a flash memory.
  • the arithmetic processing unit 35 may be configured by a circuit having an arithmetic processing function, and is not limited to the example of FIG. 3.
  • the arithmetic processing unit 35 may include a plurality of CPUs.
  • the arithmetic processing unit 35 may be configured by at least one ASIC (Application Specific Integrated Circuit) instead of a processor such as a CPU, or is configured by at least one FPGA (Field Programmable Gate Array). It is also good.
  • the arithmetic processing unit 35 may be configured by any combination of a processor, an ASIC, and an FPGA.
  • the IO unit 43 includes a communication circuit 44, a digital input circuit 45, and a digital output circuit 46.
  • the communication circuit 44 generates an optical signal to be output to each converter cell 1.
  • the signal output from the communication circuit 44 is transmitted to each converter cell 1 via the optical repeater 55.
  • the digital input circuit 45 and the digital output circuit 46 are interface circuits when communicating between the CPU 36 and an external device.
  • the digital output circuit 46 outputs a trip signal to a circuit breaker (not shown) provided between the AC power system 2 and the power conversion device.
  • the settling / display unit 47 includes a touch panel 48 for inputting and displaying settling values.
  • the touch panel 48 is an input / output interface in which a display device such as a liquid crystal panel and an input device such as a touch pad are combined.
  • the touch panel 48 is connected to the bus 40 via the bus interface 39.
  • FIG. 4 is a block diagram showing a functional configuration of the control device of FIG.
  • movement of each element are demonstrated.
  • Control device 5 includes a voltage command value generation unit 5z, and gate control units 5k, 5m, 5n, 5o.
  • the gate control unit 5k supplies gate signals Gpu, Gpv, and Gpw to the switching elements constituting the positive side cell group 6a of the leg circuits 8a, 8b, and 8c.
  • the gate control unit 5m supplies gate signals Gnu, Gnv, Gnw to the respective switching elements constituting the negative side cell group 6b of the leg circuits 8a, 8b, 8c.
  • the gate control unit 5n supplies gate signals Gp2u, Gp2v, and Gp2w to the switching elements constituting the positive side cell group 6c for controlling the circulating current of the leg circuits 8a, 8b, and 8c.
  • the gate control unit 5o supplies gate signals Gn2u, Gn2v, and Gn2w to the switching elements forming the negative cell group 6d for controlling the circulating current of the leg circuits 8a, 8b, and 8c.
  • Voltage command value generation unit 5z supplies voltage command values Vpref, Vnref, Vpref2 and Vnref2 to gate control units 5k, 5m, 5n and 5o, respectively.
  • the voltage command values Vpref2 and Vnref2 supplied to the gate control units 5n and 5o for circulating current control are based on the detected value of the circulating current Icc.
  • the voltage command values Vpref and Vnref supplied to the other gate control units 5k and 5m are not based on the detected value of the circulating current Icc.
  • voltage command value generation unit 5z includes current calculation unit 5a, circulating current control unit 5b, AC control unit 5c, DC control unit 5d, command value combination units 5e and 5f, and gain circuit 5g. , 5h and adders 5i, 5j.
  • the current operation unit 5a includes positive side arm currents Ipu, Ipv, Ipw detected by the current detector 9a provided in the positive side arm 13 of the leg circuit 8 of each phase, and a negative side arm of the leg circuit 8 of each phase.
  • the negative side arm currents Inu, Inv, Inw detected by the current detector 9 b provided in 14 are taken.
  • the current calculation unit 5a calculates alternating current values Iacu, Iacv, and Iacw, a direct current value Idc, and circulating current values Iccu, Iccv, and Iccw from the captured arm current.
  • the current calculation unit 5a outputs the calculated alternating current values Iacu, Iacv, Iacw to the alternating current control unit 5c, and outputs the calculated direct current value Idc to the direct current control unit 5d to calculate the calculated circulating current values Iccu, Iccv, Iccw Is output to the circulating current control unit 5b.
  • U-phase AC current Iacu, V-phase AC current Iacv, and W-phase AC current Iacw are the AC terminals Nu, Nv, Nw of each leg circuit 8.
  • the current flowing in the direction from the transformer 3 to the transformer 3 is defined as positive.
  • the direct current Idc is defined as a direction from the DC circuit 4 toward the positive DC terminal Np and a direction from the negative DC terminal Nn toward the DC circuit 4 as positive.
  • Circulating currents Iccu, Iccv and Iccw (collectively referred to as circulating current Icc, respectively) flowing through the leg circuits 8a, 8b and 8c are defined with the direction from the positive DC terminal Np to the negative DC terminal Nn as positive. Ru.
  • AC voltage values Vacu, Vacv, Vacw (in a generic name, described as AC voltage value Vac) detected by AC voltage detector 10 are input to AC control unit 5c. Be done.
  • the AC control unit 5c determines the AC voltage command values Vacrefu, Vacrefv, Vacrefw (in the case of generically, AC voltage command values) based on the input AC current value Iac and AC voltage value Vac. Generate Vacref).
  • the DC voltage values Vdcp and Vdcn detected by the DC voltage detectors 11a and 11b are further input to the DC control unit 5d.
  • the DC control unit 5d generates a DC voltage command value Vdcref based on the input DC voltage values Vdcp and Vdcn and the DC current value Idc.
  • the command value synthesis unit 5e generates a voltage command value Vprefu for the U-phase positive cell group 6a by synthesizing the U-phase AC voltage command value Vacrefu and the DC voltage command value Vdcref. Similarly, command value synthesis unit 5e generates voltage command value Vprefv for positive phase cell group 6a of V phase by combining V phase AC voltage command value Vacrefv and DC voltage command value Vdcref. Further, the command value synthesis unit 5e generates a voltage command value Vprefw for the W-phase positive cell group 6a by combining the W-phase AC voltage command value Vacrefw and the DC voltage command value Vdcref.
  • the generated voltage command values Vprefu, Vprefv, Vprefw (in the case of generically or indicating an unspecified one, described as the voltage command value Vpref) are input to the gate control unit 5k.
  • Command value synthesis unit 5f generates voltage command value Vnrefu for U-phase negative cell group 6b by synthesizing U-phase AC voltage command value Vacrefu and DC voltage command value Vdcref. Similarly, command value synthesis unit 5f generates voltage command value Vnrefv for negative phase cell group 6b of V phase by combining V phase AC voltage command value Vacrefv and DC voltage command value Vdcref. Further, the command value synthesis unit 5f generates a voltage command value Vnrefw for the W-phase negative cell group 6b by combining the W-phase AC voltage command value Vacrefw and the DC voltage command value Vdcref.
  • the generated voltage command values Vnrefu, Vnrefv, Vnrefw (in the case of generically or indicating an unspecified one, described as the voltage command value Vnref) are input to the gate control unit 5m.
  • Circulating current control unit 5b sets voltage command values Vccrefu, Vccrefv, Vccrefw for controlling circulating current of each phase based on circulating current values Iccu, Iccv, Iccw (when generically or indicating an unspecified one, voltage command) Generate the value Vccref).
  • the generated voltage command value Vccref for circulating current control of each phase is added for each phase with the voltage command value Vpref for the positive side cell group 6a multiplied by the gain K in the adder 5i.
  • a voltage command value Vpref2 for the positive cell group 6c for circulating current control is generated, and the generated voltage command value Vpref2 is supplied to the gate control unit 5n.
  • generated voltage command value Vccref for circulating current control of each phase is added for each phase with voltage command value Vnref for negative side cell group 6b multiplied by gain K in adder 5j.
  • a voltage command value Vnref2 for the negative cell group 6d for circulating current control is generated, and the generated voltage command value Vnref2 is supplied to the gate control unit 5o.
  • cell groups 6c and 6d are controlled by adding K to voltage command value Vccref for circulating current control using K times voltage command values Vpref and Vnref for cell groups 6a and 6b as a reference voltage.
  • Voltage command values Vpref 2 and Vnref 2 for generating the voltage of the capacitor 1e of each converter cell 1 constituting the cell groups 6c and 6d can be maintained at a constant value.
  • Proportional gain K is set to an arbitrary value such that the output voltage of converter cell 1 is not saturated when voltage reference value Vccref for circulating current control is applied.
  • Vccref voltage reference value
  • the above reference voltage can be set to 0.
  • the proportional gain K can be set to zero.
  • FIG. 5 is a functional block diagram showing a detailed operation of the gate control unit of FIG.
  • FIG. 5A shows a functional block diagram of the gate control units 5k and 5m
  • FIG. 5B shows a functional block diagram of the operation of the gate control units 5n and 5o.
  • the gate control unit 5k determines the positive side cells of each phase based on the voltage command values Vprefu, Vprefv, and Vprefw of the U phase, the V phase, and the W phase synthesized by the command value synthesis unit 5e.
  • the corresponding gate signals Gpu, Gpv, Gpw are applied to the switching elements of the cell 1 constituting the group 6a.
  • the gate control unit 5m is configured of the negative side cell group 6b of each phase based on the voltage command values Vnrefu, Vnrefv and Vnrefw of the U phase, V phase and W phase synthesized by the command value synthesis unit 5f. Corresponding switching signals Gnu, Gnv, Gnw are applied to the switching elements.
  • a pulse width modulation (PWM) method is used as a control method of a converter capable of outputting binary voltage levels.
  • PWM pulse width modulation
  • each of gate control units 5k and 5m for arm voltage control includes a comparator 70a and a carrier signal generator 71a.
  • the carrier signal generator 71a generates, for example, a triangular carrier signal CS.
  • Comparator 70a compares voltage command value Vpref or Vnref (referred to as voltage command value Vref in a collective manner) with carrier signal CS, and becomes high level when voltage command value Vref is larger than carrier signal CS. When the voltage command value Vref is less than or equal to the carrier signal CS, a signal that becomes low level, that is, the gate signal Gp or Gn is generated.
  • FIG. 6 is a schematic timing chart showing an example of the voltage command value and the carrier signal in the case of FIG. 5 (A).
  • FIG. 6 shows an example of carrier signals CSa to CSf according to the phase shift PWM method when voltage control converter cell groups 6a and 6b of each arm circuit are formed of six stages of converter cells.
  • the phase shift PWM method is to reduce the harmonic component of the synthesized voltage by shifting the timing of the PWM signal output to each converter cell.
  • FIG. 6 shows an example of the voltage command value Vref output from the command value combining units 5e and 5f of FIG.
  • a step-like jagged shape corresponding to the control calculation cycle in the command value combining units 5e and 5f can be seen. Therefore, as the control operation cycle is shortened, a smoother sine wave shape is obtained.
  • the carrier signal CS generated by the carrier signal generator 71a of FIG. 5 needs to be a non-integer multiple of the fundamental frequency of the AC power system in order to suppress the voltage fluctuation of the capacitor of each converter cell. Furthermore, the frequency of the carrier signal CS is preferably between 3 and 4 times the fundamental frequency of the AC power system. If the frequency of the carrier signal CS is less than or equal to three times the fundamental frequency of the AC power system, the control response deteriorates and the balance of the capacitor voltages of the converter cells constituting the arm is lost. On the other hand, if the frequency of the carrier signal CS is made four or more times the fundamental frequency of the AC power system, the loss due to switching increases. In FIG. 6, the frequency of the carrier signal CS is set to 3.5 times the frequency of the voltage command value Vref.
  • Gate control unit 5n performs switching of cell 1 constituting positive phase cell group 6c of the corresponding phase based on voltage command values Vpref 2u, Vpref 2v, Vpref 2w of U phase, V phase, W phase output from adder 5i.
  • the elements are given corresponding gate signals Gp2u, Gp2v, Gp2w.
  • Gate control unit 5o is a switching element of cell 1 forming negative side cell group 6d of each phase based on voltage command values Vnref 2u, Vnref 2v, Vnref 2w of U phase, V phase and W phase output from adder 5j. , Corresponding gate signals Gn2u, Gn2v, Gn2w.
  • the gate control units 5n and 5o operate by the pulse width modulation method as the gate control units 5k and 5m.
  • each of gate control units 5n and 5o for circulating current control includes a comparator 70b and a carrier signal generator 71b.
  • the carrier signal generator 71 b generates, for example, a triangular carrier signal CS2.
  • the comparator 70b compares the voltage command value Vpref2 or Vnref2 (referred to as a voltage command value Vref2 in a generic name) with the carrier signal CS2, and becomes high level when the voltage command value Vref2 is larger than the carrier signal CS2.
  • Vref2 the voltage command value Vref2
  • a signal that becomes low level that is, the gate signal Gp2 or Gn2 is generated.
  • FIG. 7 is a schematic timing chart showing an example of a voltage command value and a carrier signal in the case of FIG. 5A and an example of a carrier signal in the case of FIG. 5B.
  • control stability can be achieved by switching the control command value at high speed. Becomes higher. For example, when the balance of the three-phase alternating current collapses sharply due to the occurrence of an alternating current system accident, the higher the control responsiveness, the more the accident phenomenon can be followed, and the control becomes more stable.
  • the frequency of carrier signal CS2 used by gate control units 5n and 5o for circulating current control is set to a value higher than the frequency of carrier signal CS used by gate control units 5k and 5m for arm voltage control. .
  • the frequency of the carrier signal CS shown in FIG. 7A is set to 3.5 times the basic frequency of the AC power system (the same as the frequency of the voltage command value Vref).
  • the frequency of the carrier signal CS2 shown in FIG. 7 (B) is set to 10.5 times the fundamental frequency of the AC power system.
  • time t0 to time t1 and time t1 to time t2 correspond to one cycle of the AC power system. Within this one cycle period, 3.5 pulses of the carrier signal CS are included, and 10.5 pulses of the carrier signal CS2 are included.
  • the cell groups 6a and 6b used for control of the arm voltage and purposes other than control of the arm voltage Cell groups 6c and 6d used for (for example, control of circulating current) are provided in the leg circuit 8 corresponding to each phase of the three-phase alternating current.
  • the frequency of the PWM signal for control of each converter cell 1 constituting cell groups 6c and 6d is higher than the frequency of the PWM signal for control of each converter cell 1 constituting cell groups 6a and 6b.
  • the number of converter cells 1 constituting the cell groups 6a and 6b is set so that the voltage applied to each converter cell 1 does not exceed the rating according to the magnitude of the DC voltage or AC voltage to be output.
  • a converter cell and a spare converter cell are provided.
  • FIG. 4 the case where the gate control units 5 k, 5 m, 5 n, and 5 o are provided in the control device 5 has been described.
  • gate control units 5k, 5m, 5n and 5o may be provided inside each converter cell 1 constituting corresponding cell groups 6a, 6b, 6c and 6d.
  • voltage command value generation unit 5z of FIG. 4 transmits voltage command values Vpref and Vnref to each converter cell 1 forming corresponding cell groups 6a and 6b, and responds to voltage command values Vpref2 and Vnref2. It transmits to each converter cell 1 which comprises cell group 6c, 6d to be.
  • the configuration of converter cell 1 in this case will now be described.
  • FIG. 8 is a circuit diagram showing a modification of the converter cell of FIG. 2 (B) in the first embodiment. Similar modifications can be made to the converter cells of FIGS. 2 (A) and 2 (C).
  • the converter cell 1 of FIG. 8 differs from the converter cell 1 of FIG. 2B in that it further includes a gate control circuit 60 and a communication circuit 61.
  • Communication circuit 61 communicates with communication circuit 44 of control device 5 shown in FIG. 3 to receive the corresponding voltage command value among voltage command values Vpref, Vnref, Vpref2 and Vnref2.
  • the gate control circuit 60 corresponds to any one of the gate control units 5k, 5m, 5n and 5o of FIG.
  • the gate control circuit 60 outputs a gate signal according to the voltage command value received through the communication circuit 61. Specifically, as described in FIG. 5, the PWM signal is generated based on the comparison between the voltage command value and the carrier signal CS or CS2.
  • control device 5 and the converter cell 1 of the configuration of the above-mentioned modified example the same effects as in the case of the configuration of FIG.
  • FIG. 9 is a schematic configuration diagram of a power conversion device according to a second embodiment.
  • the power converter of FIG. 9 differs from the power converter of FIG. 1 in that it includes a controller 50 for controlling cell groups 6a and 6b and a controller 51 for controlling cell groups 6c and 6d. .
  • control device 50 and control device 51 has, for example, the hardware configuration shown in FIG. Functionally, the functions of the control device 5 of FIG. 1 are shared by the control device 50 and the control device 51. Specifically, control device 50 and control device 51 have the functions shown in the functional block diagrams of FIGS. 10 and 11, respectively.
  • FIG. 10 is a block diagram showing a functional configuration of control device 50 of FIG.
  • control device 50 of FIG. 9 includes current calculation unit 5a of FIG. 4, a control unit 12a for arm voltage control, and gate control units 5k and 5m.
  • the current calculation unit 5a calculates an alternating current value Iac and a direct current value Idc based on the arm currents Ip and In of each phase.
  • the control unit 12a includes an AC control unit 5c of FIG. 4, a DC control unit 5d, and command value combining units 5e and 5f.
  • the control unit 12a controls the AC voltage values Vacu, Vacv, Vacw of each phase detected by the AC voltage detector 10 of FIG. 1, the DC voltage values Vdcp, Vdcn detected by the DC voltage detectors 11a, 11b, and the current.
  • the voltage command values Vpref and Vnref are generated based on the alternating current value Iac and the direct current value Idc calculated by the calculation unit 5a.
  • FIG. 11 is a block diagram showing a functional configuration of the control device 51 of FIG.
  • control device 51 of FIG. 9 includes current calculation unit 5a of FIG. 4, control unit 12b for circulating current control, and gate control units 5n and 5o.
  • the current calculator 5a calculates the circulating current value Icc based on the arm currents Ip and In of each phase.
  • Control unit 12b includes circulating current control unit 5b of FIG. 4, gain circuits 5g and 5h, and adders 5i and 5j. When each converter cell of the cell groups 6c and 6d is configured by the full bridge type converter cell of FIG. 2B, the gain circuits 5g and 5h and the adders 5i and 5j are unnecessary. Control unit 12b generates voltage command values Vpref2 and Vnref2 based on circulating current value Icc calculated by current calculation unit 5a.
  • FIG. 12 is a schematic timing chart showing the contents of the arithmetic processing of the CPU constituting the control devices 50 and 51 of FIG.
  • FIG. 12A is a schematic timing chart showing the contents of the arithmetic processing of the control device 50
  • FIG. 12C is a schematic timing chart showing the inside of the arithmetic processing of the control device 51.
  • FIG. 12B is a timing chart when the control processing of the control device 51 is performed by the control device 50.
  • control device 50 performs processing 75a for converting an input signal for application calculation (hereinafter referred to as input processing 75a), and then abbreviated as application calculation 76a (application calculation 76a). )I do.
  • control device 50 calculates an alternating current value Iac and a direct current value Idc based on the arm current values Ip and In of each phase. Further, control device 50 further calculates AC voltage values Vacu, Vacv, Vacw of each phase, DC voltage values Vdcp, Vdcn detected by DC voltage detectors 11a, 11b, calculated AC current value Iac and DC current value Idc. And generates voltage command values Vpref and Vnref. Further, control device 50 generates gate signals Gp and Gn of each phase based on voltage command values Vpref and Vnref.
  • control device 50 performs processing (hereinafter, referred to as output processing 77 a) of converting the generated gate signals Gp and Gn of each phase into output signals.
  • processing hereinafter, referred to as output processing 77 a
  • the processing times of the input processing 75a, the application calculation 76b, and the output processing 77a correspond to the arithmetic processing cycle T1. Thereafter, these operations are repeated.
  • control device 50 when the processing content of control device 51 is executed by control device 50 (the same as the operation of control device 5 in FIG. 1), input processing 75b in the same arithmetic processing cycle T1. , Application operation 76b, and output processing 77b are executed.
  • the input process 75b and the output process 77b are processes similar to the input process 75a and the output process 77a, respectively.
  • control device 51 calculates the circulating current value Icc based on the arm current values Ip and In of each phase. Further, control device 51 generates voltage command values Vpref 2 and Vnref 2 based on the calculated circulating current value Icc. Further, control device 51 generates gate signals Gp2 and Gn2 of each phase based on voltage command values Vpref2 and Vnref2. As described above, the calculation content of the application calculation 76b is simpler than the calculation content of the application calculation 76a, so the calculation time of the application calculation 76b is shorter than the calculation time of the application calculation 76a.
  • calculation processing cycle T2 can be made shorter than calculation processing cycle T1. As a result, since the update period of voltage command values Vpref 2 and Vnref 2 becomes short, control stability of circulating current and the like can be improved.
  • the CPU constituting the control device 51 may be changed to one having a higher computing capacity than the CPU of the control device 51.
  • a programmable logic device such as an FPGA may be used for the control device 51 instead of the CPU.
  • the computing capability of the controller 51 can be increased by using a programmable logic device. Therefore, even when the number of converter cells 1 constituting the cell groups 6c and 6d is reduced, the controllability of the circulating current can be enhanced.
  • the frequencies of gate signals Gp2 and Gn2 for controlling cell groups 6c and 6d are higher than the frequencies of gate signals Gp and Gn for controlling cell groups 6a and 6b. If it is increased, controllability of circulating current can be further improved.
  • [Modification 1] A plurality of CPUs are provided in the control device 5 of FIG. 1, the functions of the control device 50 of FIG. 10 are executed by at least one first CPU, and the functions of the control device 51 of FIG. 11 are different from the first CPU. May be executed by at least one second CPU. Furthermore, PLD may be used instead of the second CPU. By providing separate hardware configurations in the same control device as described above, the same effects as those of the second embodiment can be obtained.
  • the gate control units 5k, 5m, 5n and 5o may be provided inside the converter cells 1 constituting the corresponding cell groups 6a, 6b, 6c and 6d.
  • control device 50 in FIG. 9 transmits voltage command values Vpref and Vnref to each converter cell 1 configuring corresponding cell groups 6a, 6b, 6c and 6d.
  • Control device 51 transmits Vpref2 and Vnref2 to each converter cell 1 forming corresponding cell groups 6c and 6d.
  • the configuration of the converter cell 1 in this case is the same as that described in FIG.
  • FIG. 13 is a circuit diagram showing a configuration of converter cell 1 which constitutes the other cell group 6c of upper arm 13 and the other cell group 6d of lower arm 14 in FIG.
  • the converter cell 1 is configured to detect a voltage (cell capacitor voltage Vccell) of the DC capacitor 1 e provided in the own cell, and to transmit a detected value to the control device 5.
  • the converter cell 1 of FIG. 13 is based on the converter cell 1 of the full bridge configuration of FIG. 2B, and further includes a DC voltage detector 1j in parallel with the DC capacitor 1e. It differs from the converter cell 1 of FIG. 2 (B).
  • the DC voltage detector 1 j detects the voltage Vccell of the DC capacitor 1 e and outputs the detected cell capacitor voltage Vccell to the control device 5.
  • the switching elements 1a and 1b are used to control the circulating current and are not used to control the voltage of the DC capacitor 1e.
  • switching elements 1g and 1f are used to control the voltage of DC capacitor 1e and are not used to control the circulating current.
  • FIG. 14 is a block diagram of the control device 5 of FIG. 14
  • the control device 5 illustrated in FIG. 14 may be configured by a dedicated circuit, or a part or all of the control device 5 may be configured by an FPGA (Field Programmable Gate Array) and / or a microprocessor.
  • FPGA Field Programmable Gate Array
  • FIGS. 1 and 14 The configuration of the control device 5 and the schematic operation of each element will be described below with reference to FIGS. 1 and 14.
  • Control device 5 includes a voltage command value generation unit 5z, and gate control units 5k, 5m, 5n, 5o, 5v and 5w.
  • the gate control units 5k and 5m correspond to the positive cell group 6a and the negative cell group 6b of the leg circuit 8 of each phase, respectively.
  • the gate control unit 5k generates gate signals Gpu, Gpv, and Gpw for controlling the switching elements of the positive side cell group 6a of the leg circuits 8a, 8b, and 8c.
  • the gate control unit 5m generates gate signals Gnu, Gnv, and Gnw for controlling the respective switching elements forming the negative side cell group 6b of the leg circuits 8a, 8b, and 8c.
  • positive side cell group 6c for circulating current control of leg circuit 8 of each phase corresponds to two gate control units 5n and 5v, and negative side cell group 6d for circulating current control of leg circuit 8 of each phase.
  • gate control unit 5n controls gate signals Gp2u, Gp2v and Gp2w for controlling switching elements 1a and 1b provided in each cell 1 of positive side cell group 6c of leg circuits 8a, 8b and 8c, respectively.
  • Gate control unit 5o generates gate signals Gn2u, Gn2v, and Gn2w for controlling switching elements 1a and 1b provided in each cell 1 of negative side cell group 6d of leg circuits 8a, 8b and 8c, respectively.
  • Gate control unit 5v generates gate signals Gp3u, Gp3v, Gp3w for controlling switching elements 1g, 1f provided in each cell 1 of positive side cell group 6c of leg circuits 8a, 8b, 8c.
  • the gate control unit 5w generates gate signals Gn3u, Gn3v, Gn3w for controlling the switching elements 1g, 1f provided in each cell 1 of the negative side cell group 6d of the leg circuits 8a, 8b, 8c.
  • the voltage command value generation unit 5z supplies voltage command values to the gate control units 5k, 5m, 5n, 5o, 5v and 5w.
  • voltage command value generation unit 5z includes current calculation unit 5a, circulating current control unit 5b, AC control unit 5c, DC control unit 5d, command value combination units 5e and 5f, and voltage calculation unit 5p.
  • the current operation unit 5a includes positive side arm currents Ipu, Ipv, Ipw detected by the current detector 9a provided in the positive side arm 13 of the leg circuit 8 of each phase, and a negative side arm of the leg circuit 8 of each phase.
  • the negative side arm currents Inu, Inv, Inw detected by the current detector 9 b provided in 14 are taken.
  • the current calculation unit 5a calculates alternating current values Iacu, Iacv, and Iacw, a direct current value Idc, and circulating current values Iccu, Iccv, and Iccw from the captured arm current.
  • the current calculation unit 5a outputs the calculated alternating current values Iacu, Iacv, Iacw to the alternating current control unit 5c, and outputs the calculated direct current value Idc to the direct current control unit 5d to calculate the calculated circulating current values Iccu, Iccv, Iccw Is output to the circulating current control unit 5b.
  • the current calculation unit 5a further outputs a value obtained by multiplying the calculated alternating current values Iacu, Iacv, and Iacw by -1 by the gain circuit 5s to the capacitor voltage control unit 5q, and also calculates the calculated alternating current values Iacu, Iacv, and Iacw. It outputs to the capacitor voltage control unit 5r.
  • U-phase AC current Iacu, V-phase AC current Iacv, and W-phase AC current Iacw are the AC terminals Nu, Nv, Nw of each leg circuit 8.
  • the current flowing in the direction from the transformer 3 to the transformer 3 is defined as positive.
  • the direct current Idc is defined as a direction from the DC circuit 4 toward the positive DC terminal Np and a direction from the negative DC terminal Nn toward the DC circuit 4 as positive.
  • Circulating currents Iccu, Iccv and Iccw (collectively referred to as circulating current Icc, respectively) flowing through the leg circuits 8a, 8b and 8c are defined with the direction from the positive DC terminal Np to the negative DC terminal Nn as positive. Ru.
  • AC voltage values Vacu, Vacv, Vacw (in a generic name, described as AC voltage value Vac) detected by AC voltage detector 10 are input to AC control unit 5c. Be done.
  • the AC control unit 5c determines the AC voltage command values Vacrefu, Vacrefv, Vacrefw (in the case of generically, AC voltage command values) based on the input AC current value Iac and AC voltage value Vac. Generate Vacref).
  • the DC voltage values Vdcp and Vdcn detected by the DC voltage detectors 11a and 11b are further input to the DC control unit 5d.
  • the DC control unit 5d generates a DC voltage command value Vdcref based on the input DC voltage values Vdcp and Vdcn and the DC current value Idc.
  • the command value synthesis unit 5e generates a voltage command value Vprefu for the U-phase positive cell group 6a by synthesizing the U-phase AC voltage command value Vacrefu and the DC voltage command value Vdcref. Similarly, command value synthesis unit 5e generates voltage command value Vprefv for positive phase cell group 6a of V phase by combining V phase AC voltage command value Vacrefv and DC voltage command value Vdcref. Further, the command value synthesis unit 5e generates a voltage command value Vprefw for the W-phase positive cell group 6a by combining the W-phase AC voltage command value Vacrefw and the DC voltage command value Vdcref.
  • the generated voltage command values Vprefu, Vprefv, Vprefw (in the case of generically or indicating an unspecified one, described as the voltage command value Vpref) are input to the gate control unit 5k.
  • Command value synthesis unit 5f generates voltage command value Vnrefu for U-phase negative cell group 6b by synthesizing U-phase AC voltage command value Vacrefu and DC voltage command value Vdcref. Similarly, command value synthesis unit 5f generates voltage command value Vnrefv for negative phase cell group 6b of V phase by combining V phase AC voltage command value Vacrefv and DC voltage command value Vdcref. Further, the command value synthesis unit 5f generates a voltage command value Vnrefw for the W-phase negative cell group 6b by combining the W-phase AC voltage command value Vacrefw and the DC voltage command value Vdcref.
  • the generated voltage command values Vnrefu, Vnrefv, Vnrefw (in the case of generically or indicating an unspecified one, described as the voltage command value Vnref) are input to the gate control unit 5m.
  • Circulating current control unit 5b controls voltage circulating values of respective phases based on circulating current values Iccu, Iccv, Iccw, respectively.
  • Voltage command values Vccrefu, Vccrefv, Vccrefw (when collectively referred to or when unspecified) Voltage reference value Vccref) is generated.
  • the generated voltage command value Vccref for circulating current control of each phase is input to the gate control units 5n and 5o after the bias value Vbias1 is added in the adder 5i.
  • Voltage operation unit 5p receives information on cell capacitor voltage Vccell from each cell 1 provided in cell groups 6c and 6d of leg circuits 8a, 8b and 8c of each phase shown in FIG. Based on the received information on the cell capacitor voltage Vccell, the voltage calculation unit 5p calculates the representative value Vcp of a plurality of cell capacitor voltages of the positive cell group 6c for each of the U, V and W phases. : Vcpu, V phase: Vcpv, W phase: Vcpw), and representative values Vcn (U phase: Vcnu, V phase: Vcnv, W phase: Vcnw) of a plurality of cell capacitor voltages of the negative side cell group 6 d calculate.
  • Voltage operation unit 5p outputs representative values Vcpu, Vcpv, and Vcpw of cell capacitor voltages of positive side cell group 6c to capacitor voltage control portion 5q, and representative values Vcnu and Vcnv of cell capacitor voltages of negative side cell group 6d. , And Vcnw are output to the capacitor voltage control unit 5r.
  • Capacitor voltage control unit 5q receives information on cell capacitor voltage values Vcpu, Vcpv, and Vcpw of positive side cell group 6c from voltage calculation unit 5p, and also generates an alternating current (ie, multiplied by ⁇ 1) from current calculation unit 5a. Receive information on current values (-Iacu, -Iacv, -Iacw).
  • the capacitor voltage control unit 5q is configured to control a voltage command value Vcpref (for U phase: Vcprefu, for V phase: Vcprefv, for controlling the capacitor voltage of each cell 1 of the positive side cell group 6c based on the received information). Generate for W phase: Vcprefw).
  • the generated voltage Vcpref is input to the gate control unit 5v after the bias value Vbias2 is added in the adder 5t.
  • Capacitor voltage control unit 5r receives information on cell capacitor voltage values Vcnu, Vcnv and Vcnw of negative cell group 6d from voltage calculation unit 5p, and receives information on alternating current values Iacu, Iacv and Iacw from current calculation unit 5a. .
  • the capacitor voltage control unit 5r is configured to control a voltage command value Vcnref (for U phase: Vcnrefu, for V phase: Vcnrefv, for controlling the capacitor voltage of each cell 1 of the negative side cell group 6d based on the received information).
  • phase W Generate Vcnrefw).
  • the generated voltage Vcnref is input to the gate control unit 5w after the bias value Vbias2 is added in the adder 5u.
  • the gate control unit 5k selects the positive side cell group 6a of each phase based on the voltage command values Vprefu, Vprefv, and Vprefw of the U phase, V phase, and W phase synthesized by the command value synthesis unit 5e.
  • the corresponding gate signals Gpu, Gpv, Gpw are applied to the switching elements.
  • the gate control unit 5m is configured of the negative side cell group 6b of each phase based on the voltage command values Vnrefu, Vnrefv and Vnrefw of the U phase, V phase and W phase synthesized by the command value synthesis unit 5f.
  • Corresponding switching signals Gnu, Gnv, Gnw are applied to the switching elements.
  • a pulse width modulation (PWM) method is used as a control method of a converter capable of outputting a binary voltage level.
  • Gate control units 5n and 5o control gate signals for controlling switching of switching elements 1a and 1b provided in each cell 1 of cell groups 6c and 6d according to the addition result of voltage command value Vccref and bias value Vbias1. Output.
  • the gate control units 5n and 5o can be operated by a pulse width modulation method as the gate control units 5k and 5m.
  • the circulating current Icc is a bipolar signal having positive and negative values. Therefore, voltage command value Vccref output from circulating current control unit 5b is also a signal of both polarities. In this case, it is desirable that the conduction ratio (duty) of the switching elements 1a and 1b be 50% when the voltage command value Vccref is zero. In order to realize this operation, the bias value Vbias1 is added to the voltage command value Vccref by the adder 5i.
  • the circulating current Icc has the same current value in the positive cell group 6c and the negative cell group 6d. Therefore, common voltage command value Vccref is applied to gate control units 5n and 5o.
  • the circulating current can be reduced. Controllability can be enhanced.
  • the gate control unit 5v outputs a gate signal for controlling the switching of the switching elements 1f and 1g provided in each cell 1 of the cell group 6c according to the addition result of the voltage command value Vcpref and the bias value Vbias2.
  • the gate control unit 5v can be operated by a pulse width modulation method as the gate control units 5k and 5m.
  • gate control unit 5 w outputs a gate signal for controlling switching of switching elements 1 f and 1 g provided in each cell 1 of cell group 6 d according to the addition result of voltage command value Vcnref and bias value Vbias 2. Do.
  • the gate control unit 5w can be operated by a pulse width modulation method as the gate control units 5k and 5m.
  • the bias value Vbias2 is set to the same value as the bias value Vbias1, in the full bridge configuration like the cell 1 shown in FIG. 13, the conduction ratio of the switching elements 1a, 1b, 1f, 1g is zero when the circulating current is zero. It will be the same. As a result, the time average value of the output voltage between the input and output terminals 1p and 1n becomes zero, and the DC capacitor 1e is not charged / discharged even if current flows. Since the voltage output from the cell 1 is applied to the reactors 7a and 7b according to the voltage command value Vccref output from the circulating current control unit 5b, the reactive power component is the main component. Therefore, the voltage of DC capacitor 1e can be efficiently controlled by adjusting the charge or discharge power from the equilibrium state corresponding to bias value Vbias2 according to voltage command values Vcpref and Vcnref output from capacitor voltage control units 5q and 5r. .
  • the controllability of the capacitor voltage can be improved by making the frequency of the PWM signal generated by the gate control units 5v and 5w higher than the frequency of the PWM signal generated by the gate control units 5k and 5m.
  • the frequency of the PWM signal generated by the gate control units 5v and 5w may be the same as or different from the frequency of the PWM signal generated by the gate control units 5n and 5o.
  • a plurality of CPUs are provided in control device 5 of FIG. 1, and at least one operation related to voltage command values Vpref and Vnref is executed by the first CPU, and voltage command value Vccref,
  • the operation relating to Vcpref and Vcnref may be executed by at least one second CPU.
  • the computing capacity of the second CPU may be higher than that of the first CPU, and PLD may be used instead of the second CPU.
  • FIG. 14 illustrates the case where gate control units 5k, 5m, 5n, 5o, 5v and 5w are provided in control device 5, gate control units 5k, 5m, 5n, 5o, 5v and 5w correspond to each other. It may be provided in the inside of each converter cell 1 which comprises cell group 6a, 6b, 6c, 6d.
  • voltage command value generation unit 5z of FIG. 14 transmits voltage command values Vpref and Vnref to each converter cell 1 forming corresponding cell groups 6a and 6b, and voltage command values Vccref, Vcpref and Vcnref. It transmits to each converter cell 1 which comprises corresponding cell group 6c, 6d.
  • the configuration of converter cell 1 in this case will now be described.
  • FIG. 15 is a circuit diagram showing a modification of the converter cell of FIG. 13 in the third embodiment. Similar modifications can be made to the converter cells of FIGS. 2 (A) and 2 (C).
  • the converter cell 1 of FIG. 15 is different from the converter cell 1 of FIG. 2B in that the converter cell 1 further includes a gate control circuit 60 and a communication circuit 61.
  • Communication circuit 61 communicates with communication circuit 44 of control device 5 shown in FIG. 3 to receive the corresponding voltage command value among voltage command values Vpref, Vnref, Vccref, Vcpref, Vcnref. Furthermore, the communication circuit 61 transmits the voltage Vccell of the DC capacitor 1 e detected by the DC voltage detector 1 j to the communication circuit 44 of the control device 5.
  • the gate control circuit 60 corresponds to the gate control unit 5k of FIG. In the case of the cell group 6b, the gate control circuit 60 corresponds to the gate control unit 5m of FIG. In the case of the cell group 6c, the gate control circuit 60 corresponds to the gate control units 5n and 5v of FIG. In the case of the cell group 6d, the gate control circuit 60 corresponds to the gate control units 5o and 5w of FIG.
  • the gate control circuit 60 outputs a gate signal according to the voltage command value received through the communication circuit 61. Specifically, as described in FIG. 5, the PWM signal is generated based on the comparison between the voltage command value and the carrier signal CS or the carrier signal CS2.
  • control device 5 and the converter cell 1 of the configuration of the above-mentioned modified example the same effect as the case of FIG.

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Abstract

一実施形態において、直流回路（４）と交流回路（２）との間で電力変換を行う電力変換装置は、第１および第２の直流端子（Ｎｐ，Ｎｎ）間に互いに並列に接続され、交流回路と電気的に接続される複数のレグ回路（８ａ，８ｂ，８ｃ）を備える。複数のレグ回路の各々は、少なくとも１つの第１の変換器セル（６ｃ、６ｄ）と、第１の変換器セルを除く複数の第２の変換器セル（６ａ，６ｂ）とを含む。少なくとも１つの第１の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第１の制御信号の周波数は、複数の第２の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第２の制御信号の周波数よりも大きい。

Description

電力変換装置
　本開示は、交流回路と直流回路との間で電力変換を行う電力変換装置に関し、たとえば電力系統で用いられる。
　近年、電力系統に設置される大容量の電力変換装置では、スイッチング素子としてサイリスタなどを用いた他励式変換器に代えて、スイッチング素子としてＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）などを用いた自励式変換器が一般的に用いられつつある。自励式変換器として代表的なものに、モジュラーマルチレベル変換器（ＭＭＣ：Modular　Multilevel　Converter）がある。
　モジュラーマルチレベル変換器は、三相交流の各相に、正極側直流端子と接続された第１アーム（arm）と負極側直流端子と接続された第２アームとを有する。各アームは、複数の変換器セル（サブモジュールまたはチョッパセルとも称する）がカスケード接続されることによって構成されている。各相の第１アームと第２アームとによってレグ（leg）が構成される。
　特表２０１３－５０７１００号公報（特許文献１）は、単極性の電圧寄与能力を有する第１種類の変換器セルと両極性の電圧寄与能力を有する第２種類の変換器セルとによって各レグを構成することを開示する。第１種類の変換器セルは、たとえば、ハーフブリッジ型の変換器セルであり、第２種類の変換器セルは、たとえば、フルブリッジ型の変換器セルである。第１種類の変換器セルは、変換動作の基本的な機能のために用いられ、第２種類の変換器セルは、循環電流の除去、零相第３高調波の除去および付加、ならびに無効電力の除去および付加などに用いられる。第１種類の変換器セルおよび第２種類の変換器セルは、共通の制御ユニットによって制御される。制御ユニットは、三角波の搬送波を使用するパルス幅変調（ＰＷＭ：Pulse　Width　Modulation）によって制御信号を生成する。
特表２０１３－５０７１００号公報
　本願発明者は、上記の特許文献１のように第１グループの変換器セルと第２グループの変換器セルとによって各レグを構成する場合において、ＭＭＣの制御安定性を高める方法について検討した。特に、本願発明者は、変換動作の基本機能には関与しないが、ＭＭＣの機能向上に用いられるグループの変換器セルの制御性について検討した。そして、本願発明者は、このグループの変換器セルを少ない数で構成しても、循環電流などを精度良く制御可能な手法を考察し、本開示の技術を想到するに至った。上記の特許文献１は、このようなＭＭＣの制御性の向上に関しては言及していない。
　したがって、本開示の目的は、複数グループの変換器セルによって構成されたＭＭＣ方式の電力変換装置において、電力変換装置の制御性を高めることである。
　なお、本開示は、上記の特許文献１に開示された実施形態に限定されるものではない。たとえば、本開示の電力変換装置では、第１グループおよび第２グループの両方をハーフブリッジ型の変換器セルによって構成してもよいし、フルブリッジ型の変換器セルによって構成してもよい。
　一実施形態において、直流回路と交流回路との間で電力変換を行う電力変換装置は、第１直流端子と第２の直流端子との間に互いに並列に接続され、交流回路と電気的に接続される複数のレグ回路を備える。複数のレグ回路の各々は、少なくとも１つの第１の変換器セルと、その他の複数の第２の変換器セルとを含む。これら少なくとも１つの第１の変換器セルおよび複数の第２の変換器セルの各々は、コンデンサおよび複数の半導体スイッチング素子を含む。少なくとも１つの第１の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第１の制御信号の周波数は、複数の第２の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第２の制御信号の周波数よりも大きい。
　上記の実施形態によれば、第１の制御信号の周波数を第２の制御信号の周波数よりも大きくすることによって、電力変換装置の制御性を高めることができる。
実施の形態１による電力変換装置の概略構成図である。 セル群６ａ，６ｂ，６ｃ，６ｄを構成する変換器セルの一例を示す回路図である。 図１の制御装置のハードウェア構成の一例を示すブロック図である。 図１の制御装置の機能的構成を示すブロック図である。 図４のゲート制御部の詳細な動作を示す機能ブロック図である。 図５（Ａ）の場合の電圧指令値とキャリア信号の一例を示す模式的なタイミング図である。 図５（Ａ）の場合の電圧指令値およびキャリア信号の一例と図５（Ｂ）の場合のキャリア信号の一例とを示す模式的なタイミング図である。 実施の形態１において図２（Ｂ）の変換器セルの変形例を示す回路図である。 実施の形態２による電力変換装置の概略構成図である。 図９の制御装置５０の機能的構成を示すブロック図である。 図９の制御装置５１の機能的構成を示すブロック図である。 図９の制御装置５０，５１を構成するＣＰＵの演算処理内容を示す模式的なタイミング図である。 図１の上アーム１３の他方のセル群６ｃおよび下アーム１４の他方のセル群６ｄをそれぞれ構成する変換器セル１の構成を示す回路図である。 図１の制御装置５の構成図である。 実施の形態３において図１３の変換器セルの変形例を示す回路図である。
　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
　実施の形態１．
　［電力変換装置の概略構成］
　図１は、実施の形態１による電力変換装置の概略構成図である。図１を参照して、電力変換装置は、主回路であるレグ回路８ａ，８ｂ，８ｃ（総称する場合または不特定のものを示す場合、レグ回路８と記載する）と、これらのレグ回路８を制御する制御装置５とを備える。
　レグ回路８は、交流を構成する複数相の各相ごとに設けられ、交流回路２と直流回路４との間に接続され、両回路間で電力変換を行う。図１には交流回路２が三相交流の場合が示され、ｕ相、ｖ相、ｗ相にそれぞれ対応して３個のレグ回路８ａ，８ｂ，８ｃが設けられる。
　レグ回路８ａ，８ｂ，８ｃにそれぞれ設けられた交流端子Ｎｕ，Ｎｖ，Ｎｗは、連系変圧器３を介して交流回路２に接続される。交流回路２は、たとえば、交流電源などを含む交流電力系統である。図１では、図解を容易にするために、交流端子Ｎｖ，Ｎｗと連系変圧器３との接続は図示していない。各レグ回路８に共通に設けられた直流端子Ｎｐ，Ｎｎ（正側直流端子Ｎｐ，負側直流端子Ｎｎ）は、直流回路４に接続される。直流回路４は、たとえば、直流送電網および直流出力を行う他の電力変換装置などを含む直流電力系統である。
　図１の連系変圧器３を用いる代わりに、連系リアクトルを介して交流回路２に接続した構成としても良い。さらに、交流端子Ｎｕ，Ｎｖ，Ｎｗに代えてレグ回路８ａ，８ｂ，８ｃにそれぞれ一次巻線を設け、この一次巻線と磁気結合する二次巻線を介してレグ回路８ａ，８ｂ，８ｃが連系変圧器３または連系リアクトルに交流的に接続するようにしてもよい。この場合、一次巻線を下記のリアクトル７ａ，７ｂとしてもよい。すなわち、レグ回路８は、交流端子Ｎｕ，Ｎｖ，Ｎｗまたは上記の一次巻線など、各レグ回路８ａ，８ｂ，８ｃに設けられた接続部を介して電気的（直流的または交流的）に交流回路２と接続される。
　レグ回路８ａは、正側直流端子Ｎｐから交流入力端子Ｎｕまでの正側アーム（上アームまたは１次アームとも称する）１３と、負側直流端子Ｎｎから交流入力端子Ｎｕまでの負側アーム（下アームまたは２次アームとも称する）１４とに区分される。正側アーム１３と負側アーム１４との接続点Ｎｕが変圧器３と接続される。正側直流端子Ｎｐおよび負側直流端子Ｎｎが直流回路４に接続される。レグ回路８ｂ，８ｃについても同様の構成を有しているので、以下、レグ回路８ａを代表として説明する。
　正側アーム１３は、複数の変換器セル１がカスケード接続されたセル群６ａと、複数の変換器セル１がカスケード接続されたセル群６ｃと、リアクトル７ａとを含む。セル群６ａ，６ｃおよびリアクトル７ａは互いに直列接続されている。以下、簡単のために変換器セルをセルと称する場合がある。図１では、図解を容易にするために、セル群６ｃにセル１が１個のみ記載されているが、実際には複数個のセル１がカスケード接続されている。
　同様に、負側アーム１４は、複数のセル１がカスケード接続されたセル群６ｂと、複数のセル１がカスケード接続されたセル群６ｄと、リアクトル７ｂとを含む。セル群６ｂ，６ｄおよびリアクトル７ｂは互いに直列接続されている。図１では、図解を容易にするために、セル群６ｄにセル１が１個のみ記載されているが、実際には複数個のセル１がカスケード接続されている。
　なお、以下では、セル群６ａ，６ｂを構成する各セル１と、セル群６ｃ，６ｄを構成する各セル１とが同一の構成である場合を主として説明する。これと異なり、セル群６ａ，６ｂを構成する各セルとセル群６ｃ，６ｄを構成する各セルとが異なる構成を有するようにしてもよい。いずれの場合も、同様の作用効果を奏する。
　リアクトル７ａが挿入される位置は、レグ回路８ａの正側アーム１３のいずれの位置であってもよく、リアクトル７ｂが挿入される位置は、レグ回路８ａの負側アーム１４のいずれの位置であってもよい。リアクトル７ａ，７ｂはそれぞれ複数個あってもよい。各リアクトルのインダクタンス値は互いに異なっていてもよい。さらに、正側アーム１３のリアクトル７ａのみ、もしくは、負側アーム１４のリアクトル７ｂのみを設けてもよい。
　以下、正側アーム１３に設けられたセル群６ａ，６ｃを正側セル群と称し、負側アーム１４に設けられたセル群６ｂ，６ｄを負側セル群と称する。以下で詳しく説明するように、正側セル群６ａおよび負側セル群６ｂは、循環電流の制御に用いられず、交流電気量および直流電気量の制御にのみ用いられる。正側セル群６ｃおよび負側セル群６ｄは循環電流の制御に用いられる。すなわち、循環電流の制御には、各レグ回路８を構成する一部のセルのみが用いられる点に特徴がある。
　図１の電力変換装置は、さらに、制御に使用される電気量（電流、電圧）を計測する検出器として、交流電圧検出器１０と、直流電圧検出器１１ａ，１１ｂと、各レグ回路８に設けられたアーム電流検出器９ａ，９ｂとを含む。これらの検出器によって検出された信号は、制御装置５に入力される。
　具体的に、交流電圧検出器１０は、交流回路２のＵ相の電圧値Ｖａｃｕ、Ｖ相の電圧値Ｖａｃｖ、およびＷ相の電圧値Ｖａｃｗを検出する。直流電圧検出器１１ａは、直流回路４に接続された正側直流端子Ｎｐの電圧を検出する。直流電圧検出器１１ｂは、直流回路４に接続された負側直流端子Ｎｎの電圧を検出する。Ｕ相用のレグ回路８ａに設けられたアーム電流検出器９ａ，９ｂは、正側アーム１３に流れるアーム電流Ｉｐｕおよび負側アーム１４に流れるアーム電流Ｉｎｕをそれぞれ検出する。同様に、Ｖ相用のレグ回路８ｂに設けられたアーム電流検出器９ａ，９ｂは、正側アーム電流Ｉｐｖおよび負側アーム電流Ｉｎｖをそれぞれ検出する。Ｗ相用のレグ回路８ｃに設けられたアーム電流検出器９ａ，９ｂは、正側アーム電流Ｉｐｗおよび負側アーム電流Ｉｎｗをそれぞれ検出する。ここで、アーム電流Ｉｐｕ，Ｉｎｕ，Ｉｐｖ，Ｉｎｖ，Ｉｐｗ，Ｉｎｗは、正側直流端子Ｎｐから負側直流端子Ｎｎの方向に流れる電流を正とする。
　［変換器セルの構成例］
　図２は、セル群６ａ，６ｂ，６ｃ，６ｄを構成する変換器セルの一例を示す回路図である。図２（Ａ）に示す変換器セル１は、ハーフブリッジ構成を採用した例を示し、互いに直列接続された半導体スイッチング素子１ａ，１ｂ（以下、単にスイッチング素子と称する場合がある）と、ダイオード１ｃ，１ｄと、エネルギー蓄積器としての直流コンデンサ１ｅとを含む。ダイオード１ｃ，１ｄは、スイッチング素子１ａ，１ｂとそれぞれ逆並列（並列かつ逆バイアス方向）に接続される。直流コンデンサ１ｅは、スイッチング素子１ａ，１ｂの直列接続回路と並列に接続され、直流電圧を平滑化する。スイッチング素子１ａ，１ｂの接続ノードは正側の入出力端子１ｐと接続され、スイッチング素子１ｂと直流コンデンサ１ｅの接続ノードは負側の入出力端子１ｎと接続される。
　図２（Ａ）の構成において、スイッチング素子１ａ，１ｂは、一方がオン状態となり他方がオフ状態となるように制御される。スイッチング素子１ａがオン状態であり、スイッチング素子１ｂがオフ状態のとき、入出力端子１ｐ，１ｎ間には直流コンデンサ１ｅの両端間の電圧（入出力端子１ｐが正側電圧、入出力端子１ｎが負側電圧）が印加される。逆に、スイッチング素子１ａがオフ状態であり、スイッチング素子１ｂがオン状態のとき、入出力端子１ｐ，１ｎ間は０Ｖとなる。すなわち、図２（Ａ）に示す変換器セル１は、スイッチング素子１ａ，１ｂを交互にオン状態とすることによって、零電圧または正電圧（直流コンデンサ１ｅの電圧に依存する）を出力することができる。ダイオード１ｃ，１ｄは、スイッチング素子１ａ，１ｂに逆方向電圧が印加されたときの保護のために設けられている。
　図２（Ｂ）に示す変換器セル１は、フルブリッジ構成を採用した例を示し、直列接続されたスイッチング素子１ｆ，１ｇと、スイッチング素子１ｆ，１ｇに逆並列にそれぞれ接続されたダイオード１ｈ，１ｉとをさらに含む点で、図２（Ａ）の変換器セル１と異なる。スイッチング素子１ｆ，１ｇの全体は、スイッチング素子１ａ，１ｂの直列接続回路と並列に接続されるとともに、直流コンデンサ１ｅと並列に接続される。入出力端子１ｐは、スイッチング素子１ａ，１ｂの接続ノードと接続され、入出力端子１ｎは、スイッチング素子１ｆ，１ｇの接続ノードと接続される。
　図２（Ｂ）に示す変換器セル１は、通常動作時（すなわち、入出力端子１ｐ，１ｎ間に零電圧または正電圧を出力する場合）には、スイッチング素子１ｇを常時オンとし、スイッチング素子１ｆを常時オフとし、スイッチング素子１ａ，１ｂを交互にオン状態とするように制御される。ただし、図２（Ｂ）に示す変換器セル１は、スイッチング素子１ｇをオフし、スイッチング素子１ｆをオンし、スイッチング素子１ａ，１ｂを交互にオン状態にすることによって、零電圧または負電圧を出力することもできる。
　図２（Ｃ）に示す変換器セル１は、図２（Ｂ）に示すフルブリッジ構成の変換器セル１から、スイッチング素子１ｆを除去した構成であり、その他の点は図２（Ｂ）の場合と同じである。この明細書では、図２（Ｃ）の構成の変換器セルを混合型と称する。
　図２（Ｃ）の変換器セル１は、通常動作時（すなわち、入出力端子１ｐ，１ｎ間に零電圧または正電圧を出力する場合）には、スイッチング素子１ｇを常時オンとし、スイッチング素子１ａ，１ｂを交互にオン状態とするように制御される。図２（Ｃ）に示す変換器セル１は、スイッチング素子１ａ，１ｇをオフし、スイッチング素子１ｂをオンし、かつ電流が入出力端子１ｎから入出力端子１ｐの方向に流れる場合には、負電圧を出力することができる。
　各スイッチング素子１ａ，１ｂ，１ｆ，１ｇには、オン動作とオフ動作の両方を制御可能な自己消弧型のスイッチング素子が用いられている。たとえば、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）またはＧＣＴ（Gate　Commutated　Turn-off　thyristor）などがスイッチング素子１ａ，１ｂ，１ｆ，１ｇとして用いられる。
　［制御装置のハードウェア構成］
　図３は、図１の制御装置のハードウェア構成の一例を示すブロック図である。
　図３の制御装置５は、いわゆるデジタルリレー装置と同様の構成を有している。具体的に図３を参照して、制御装置５は、ＡＤ（アナログ・デジタル）変換部３０と、演算処理部３５と、ＩＯ（Input　and　Output）部４３と、整定・表示部４７とを備える。
　ＡＤ変換部３０の前段に、アーム電流検出器９ａ，９ｂ、交流電圧検出器１０、および、直流電圧検出器１１ａ，１１ｂからの入力信号を、制御装置５の内部での信号処理に適した電圧レベルに変換するための複数の変成器（不図示）が設けられていてもよい。
　ＡＤ変換部３０は、アナログフィルタ３１と、ＡＤ変換器３２とを含む。アナログフィルタ３１は、ＡＤ変換の際の折返し誤差を除去するために設けられたローパスフィルタである。ＡＤ変換器３２は、アナログフィルタ３１を通過した信号をデジタル値に変換する。
　図３では、ＡＤ変換部３０の入力は１チャンネルのみ代表的に示されているが、実際には、各検出器からの信号を受けるために多入力の構成となっている。したがって、より詳細には、ＡＤ変換部３０は、複数のアナログフィルタ３１と、複数のアナログフィルタ３１を通過した信号を選択するためのマルチプレクサ（不図示）とを含む。
　演算処理部３５は、ＣＰＵ（Central　Processing　Unit）３６と、メモリ３７と、バスインターフェース３８，３９と、これらを接続するバス４０とを含む。ＣＰＵ３６は、制御装置５の全体の動作を制御する。メモリ３７は、ＣＰＵ３６の主記憶として用いられる。さらに、メモリ３７は、フラッシュメモリなどの不揮発性メモリを含むことにより、プログラムおよび信号処理用の設定値などを格納する。
　なお、演算処理部３５は、演算処理機能を有する回路によって構成されていればよく、図３の例には限定されない。たとえば、演算処理部３５は、複数のＣＰＵを備えていてもよい。また、演算処理部３５は、ＣＰＵなどのプロセッサに代えて、少なくとも１つのＡＳＩＣ（Application　Specific　Integrated　Circuit）によって構成されていてもよいし、少なくとも１つのＦＰＧＡ（Field　Programmable　Gate　Array）によって構成されていてもよい。もしくは、演算処理部３５は、プロセッサ、ＡＳＩＣ、およびＦＰＧＡのうちのいずれかの組み合わせによって構成されていてもよい。
　ＩＯ部４３は、通信回路４４と、デジタル入力回路４５と、デジタル出力回路４６とを含む。通信回路４４は、各変換器セル１に出力するための光信号を生成する。通信回路４４から出力された信号は、光中継装置５５を介して各変換器セル１に伝送される。デジタル入力回路４５およびデジタル出力回路４６は、ＣＰＵ３６と外部装置との間で通信を行う際のインターフェース回路である。たとえば、デジタル出力回路４６は、交流電力系統２と電力変換装置との間に設けられた遮断器（不図示）にトリップ信号を出力する。
　整定・表示部４７は、整定値の入力および表示のためのタッチパネル４８を備える。タッチパネル４８は、液晶パネルのような表示装置とタッチパッドのような入力装置とを組わせた入出力インターフェースである。タッチパネル４８は、バスインターフェース３９を介してバス４０と接続される。
　［制御装置の機能的構成と概略動作］
　図４は、図１の制御装置の機能的構成を示すブロック図である。以下、図１および図４を参照して、制御装置５の構成と各要素の概略動作について説明する。
　制御装置５は、電圧指令値生成部５ｚと、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏとを含む。ゲート制御部５ｋは、レグ回路８ａ，８ｂ，８ｃの正側セル群６ａを構成する各スイッチング素子にゲート信号Ｇｐｕ，Ｇｐｖ，Ｇｐｗをそれぞれ供給する。ゲート制御部５ｍは、レグ回路８ａ，８ｂ，８ｃの負側セル群６ｂを構成する各スイッチング素子にゲート信号Ｇｎｕ，Ｇｎｖ，Ｇｎｗをそれぞれ供給する。ゲート制御部５ｎは、レグ回路８ａ，８ｂ，８ｃの循環電流制御用の正側セル群６ｃを構成する各スイッチング素子にゲート信号Ｇｐ２ｕ，Ｇｐ２ｖ，Ｇｐ２ｗをそれぞれ供給する。ゲート制御部５ｏは、レグ回路８ａ，８ｂ，８ｃの循環電流制御用の負側セル群６ｄを構成する各スイッチング素子にゲート信号Ｇｎ２ｕ，Ｇｎ２ｖ，Ｇｎ２ｗをそれぞれ供給する。
　電圧指令値生成部５ｚは、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏに電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆ，Ｖｐｒｅｆ２，Ｖｎｒｅｆ２をそれぞれ供給する。循環電流制御用のゲート制御部５ｎ，５ｏに供給される電圧指令値Ｖｐｒｅｆ２，Ｖｎｒｅｆ２は、循環電流Ｉｃｃの検出値に基づくものである。その他のゲート制御部５ｋ，５ｍに供給される電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆは、循環電流Ｉｃｃの検出値に基づかないものである。
　より詳細には、電圧指令値生成部５ｚは、電流演算部５ａと、循環電流制御部５ｂと、交流制御部５ｃと、直流制御部５ｄと、指令値合成部５ｅ，５ｆと、ゲイン回路５ｇ，５ｈと、加算器５ｉ，５ｊとを含む。
　電流演算部５ａは、各相のレグ回路８の正側アーム１３に設けられた電流検出器９ａで検出された正側アーム電流Ｉｐｕ，Ｉｐｖ，Ｉｐｗと、各相のレグ回路８の負側アーム１４に設けられた電流検出器９ｂで検出された負側アーム電流Ｉｎｕ，Ｉｎｖ，Ｉｎｗとを取り込む。電流演算部５ａは、取り込んだアーム電流から、交流電流値Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗと、直流電流値Ｉｄｃと、循環電流値Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗとを演算する。電流演算部５ａは、算出した交流電流値Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗを交流制御部５ｃに出力し、算出した直流電流値Ｉｄｃを直流制御部５ｄに出力し、算出した循環電流値Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗを循環電流制御部５ｂに出力する。
　ここで、Ｕ相の交流電流Ｉａｃｕ、Ｖ相の交流電流Ｉａｃｖ、およびＷ相の交流電流Ｉａｃｗ（総称する場合、交流電流Ｉａｃと記載する）は、各レグ回路８の交流端子Ｎｕ，Ｎｖ，Ｎｗから変圧器３の方向に流れる電流を正として定義される。直流電流Ｉｄｃは、直流回路４から正側直流端子Ｎｐに向かう方向、および負側直流端子Ｎｎから直流回路４に向かう方向を正として定義される。レグ回路８ａ，８ｂ，８ｃをそれぞれ流れる循環電流Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗ（総称する場合、循環電流Ｉｃｃと記載する）は、正側直流端子Ｎｐから負側直流端子Ｎｎに向かう方向を正として定義される。
　交流制御部５ｃには、さらに、交流電圧検出器１０で検出されたＵ相、Ｖ相、およびＷ相の交流電圧値Ｖａｃｕ，Ｖａｃｖ，Ｖａｃｗ（総称する場合、交流電圧値Ｖａｃと記載）が入力される。交流制御部５ｃは、入力された交流電流値Ｉａｃと交流電圧値Ｖａｃとに基づいて、Ｕ相、Ｖ相、Ｗ相の交流電圧指令値Ｖａｃｒｅｆｕ，Ｖａｃｒｅｆｖ，Ｖａｃｒｅｆｗ（総称する場合、交流電圧指令値Ｖａｃｒｅｆと記載する）を生成する。
　直流制御部５ｄには、さらに、直流電圧検出器１１ａ，１１ｂで検出された直流電圧値Ｖｄｃｐ，Ｖｄｃｎが入力される。直流制御部５ｄは、入力された直流電圧値Ｖｄｃｐ，Ｖｄｃｎおよび直流電流値Ｉｄｃに基づいて、直流電圧指令値Ｖｄｃｒｅｆを生成する。
　指令値合成部５ｅは、Ｕ相の交流電圧指令値Ｖａｃｒｅｆｕと直流電圧指令値Ｖｄｃｒｅｆとを合成することによってＵ相の正側セル群６ａ用の電圧指令値Ｖｐｒｅｆｕを生成する。同様に、指令値合成部５ｅは、Ｖ相の交流電圧指令値Ｖａｃｒｅｆｖと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｖ相の正側セル群６ａ用の電圧指令値Ｖｐｒｅｆｖを生成する。さらに、指令値合成部５ｅは、Ｗ相の交流電圧指令値Ｖａｃｒｅｆｗと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｗ相の正側セル群６ａ用の電圧指令値Ｖｐｒｅｆｗを生成する。生成された電圧指令値Ｖｐｒｅｆｕ，Ｖｐｒｅｆｖ，Ｖｐｒｅｆｗ（総称する場合または不特定のものを示す場合、電圧指令値Ｖｐｒｅｆと記載する）は、ゲート制御部５ｋに入力される。
　指令値合成部５ｆは、Ｕ相の交流電圧指令値Ｖａｃｒｅｆｕと直流電圧指令値Ｖｄｃｒｅｆとを合成することによってＵ相の負側セル群６ｂ用の電圧指令値Ｖｎｒｅｆｕを生成する。同様に、指令値合成部５ｆは、Ｖ相交流電圧指令値Ｖａｃｒｅｆｖと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｖ相の負側セル群６ｂ用の電圧指令値Ｖｎｒｅｆｖを生成する。さらに、指令値合成部５ｆは、Ｗ相の交流電圧指令値Ｖａｃｒｅｆｗと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｗ相の負側セル群６ｂ用の電圧指令値Ｖｎｒｅｆｗを生成する。生成された電圧指令値Ｖｎｒｅｆｕ，Ｖｎｒｅｆｖ，Ｖｎｒｅｆｗ（総称する場合または不特定のものを示す場合、電圧指令値Ｖｎｒｅｆと記載する）は、ゲート制御部５ｍに入力される。
　循環電流制御部５ｂは、循環電流値Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗにそれぞれ基づいて各相の循環電流制御用の電圧指令値Ｖｃｃｒｅｆｕ，Ｖｃｃｒｅｆｖ，Ｖｃｃｒｅｆｗ（総称する場合または不特定のものを示す場合、電圧指令値Ｖｃｃｒｅｆと記載する）を生成する。生成された各相の循環電流制御用の電圧指令値Ｖｃｃｒｅｆは、加算器５ｉにおいて、ゲインＫ倍された正側セル群６ａ用の電圧指令値Ｖｐｒｅｆと相ごとに加算される。この結果、循環電流制御のための正側セル群６ｃ用の電圧指令値Ｖｐｒｅｆ２が生成され、生成された電圧指令値Ｖｐｒｅｆ２はゲート制御部５ｎに供給される。同様に、生成された各相の循環電流制御用の電圧指令値Ｖｃｃｒｅｆは、加算器５ｊにおいて、ゲインＫ倍された負側セル群６ｂ用の電圧指令値Ｖｎｒｅｆと相ごとに加算される。この結果、循環電流制御のための負側セル群６ｄ用の電圧指令値Ｖｎｒｅｆ２が生成され、生成された電圧指令値Ｖｎｒｅｆ２はゲート制御部５ｏに供給される。
　ここで、循環電流制御用のセル群６ｃ，６ｄを構成する変換器セル１に図２（Ａ）に示すハーフブリッジ型を用いる場合には、加算器５ｉ，５ｊにおいて電圧指令値を加算している。なぜなら、ハーフブリッジタイプのセルは、零電圧または正の電圧しか出力できないので、循環電流の増減に応じて変換器セル１の出力電圧を増減させるためには、ある電圧値を基準にして出力電圧を増減させる必要があるからである。しかしながら、この基準となる電圧を一定値に固定すると、直流回路４とレグ回路８との間を流れる直流電流Ｉｄｃによってコンデンサ１ｅが充電し続けることになるので望ましくない。この問題を回避するために、セル群６ａ，６ｂ用の電圧指令値Ｖｐｒｅｆ，ＶｎｒｅｆのＫ倍を基準電圧として、循環電流制御用の電圧指令値Ｖｃｃｒｅｆに加算することによってセル群６ｃ，６ｄを制御するための電圧指令値Ｖｐｒｅｆ２，Ｖｎｒｅｆ２をそれぞれ生成している。これによって、セル群６ｃ，６ｄを構成する各変換器セル１のコンデンサ１ｅの電圧を一定値に保つことができる。
　比例ゲインＫは、循環電流制御用の電圧指令値Ｖｃｃｒｅｆを与えたときに、変換器セル１の出力電圧が飽和しないような任意の値に設定される。なお、循環電流制御用のセル群６ｃ，６ｄを構成する変換器セル１に図２（Ｂ）に示すフルブリッジ型を用いている場合には、上記の基準電圧を０とすることができるので、比例ゲインＫを０に設定することができる。
　［ゲート制御部の動作］
　図５は、図４のゲート制御部の詳細な動作を示す機能ブロック図である。図５（Ａ）にはゲート制御部５ｋ，５ｍの機能ブロック図が示され、図５（Ｂ）にはゲート制御部５ｎ，５ｏの動作の機能ブロック図が示される。
（ゲート制御部５ｋ，５ｍの動作）
　図４で説明したように、ゲート制御部５ｋは、指令値合成部５ｅで合成されたＵ相、Ｖ相、Ｗ相の電圧指令値Ｖｐｒｅｆｕ，Ｖｐｒｅｆｖ，Ｖｐｒｅｆｗに基づいて、各相の正側セル群６ａを構成するセル１のスイッチング素子に、対応するゲート信号Ｇｐｕ，Ｇｐｖ，Ｇｐｗを与える。ゲート制御部５ｍは、指令値合成部５ｆで合成されたＵ相、Ｖ相、Ｗ相の電圧指令値Ｖｎｒｅｆｕ，Ｖｎｒｅｆｖ，Ｖｎｒｅｆｗに基づいて、各相の負側セル群６ｂを構成するセル１のスイッチング素子に、対応するゲート信号Ｇｎｕ，Ｇｎｖ，Ｇｎｗを与える。
　たとえば、図２（Ａ）に示すハーフブリッジセル１では、直流コンデンサ１ｅの電圧を出力する場合には、スイッチング素子１ａをオンし、スイッチング素子１ｂをオフする。零電圧を出力する場合には、逆に、スイッチング素子１ａをオフし、スイッチング素子１ｂをオンする。本実施の形態では、２値の電圧レベルを出力可能な変換器の制御方式としてパルス幅変調（ＰＷＭ：Pulse　Width　Modulation）方式が用いられる。パルス幅変調方式では、スイッチング素子に供給するゲート信号のパルス幅を制御することによって、時間平均的に、所望の電圧の直流成分または基本波交流成分を出力することができる。
　図５（Ａ）を参照して、アーム電圧制御用のゲート制御部５ｋ，５ｍの各々は、比較器７０ａと、キャリア信号生成器７１ａとを備える。キャリア信号生成器７１ａは、たとえば、三角波のキャリア信号ＣＳを生成する。比較器７０ａは、電圧指令値ＶｐｒｅｆまたはＶｎｒｅｆ（総称する場合、電圧指令値Ｖｒｅｆと記載する）とキャリア信号ＣＳとを比較し、電圧指令値Ｖｒｅｆのほうがキャリア信号ＣＳよりも大きい場合にハイレベルとなり、電圧指令値Ｖｒｅｆがキャリア信号ＣＳ以下の場合にローレベルとなるような信号、すなわち、ゲート信号ＧｐまたはＧｎを生成する。
　図６は、図５（Ａ）の場合の電圧指令値とキャリア信号の一例を示す模式的なタイミング図である。
　図６では、各アーム回路の電圧制御用の変換器セル群６ａ，６ｂが６段の変換器セルによって構成されたときの、位相シフトＰＷＭ方式によるキャリア信号ＣＳａ～ＣＳｆの例が示されている。位相シフトＰＷＭ方式とは、各変換器セルに出力されるＰＷＭ信号のタイミングをずらすことによって、合成された電圧の高調波成分を削減するものである。
　さらに、図６では、図４の指令値合成部５ｅ，５ｆから出力される電圧指令値Ｖｒｅｆの例が示されている。電圧指令値Ｖｒｅｆの波形には、指令値合成部５ｅ，５ｆでの制御演算周期に応じた階段状のギザギザ形状が見られる。したがって、制御演算周期を短くするほど、より滑らかな正弦波の形状が得られる。
　図５のキャリア信号生成器７１ａで生成されるキャリア信号ＣＳは、各変換器セルのコンデンサの電圧の変動を抑制するために、交流電力系統の基本周波数の非整数倍である必要がある。さらに、キャリア信号ＣＳの周波数は交流電力系統の基本周波数の３倍から４倍の間にするのが望ましい。キャリア信号ＣＳの周波数を交流電力系統の基本周波数の３倍以下にすると、制御の応答性が悪くなり、アームを構成する各変換器セルのコンデンサ電圧のバランスが崩れてしまう。一方、キャリア信号ＣＳの周波数を交流電力系統の基本周波数の４倍以上にすると、スイッチングによる損失が増加する。図６では、キャリア信号ＣＳの周波数は、電圧指令値Ｖｒｅｆの周波数の３．５倍に設定されている。
　（ゲート制御部５ｎ，５ｏの動作）
　ゲート制御部５ｎは、加算器５ｉから出力されたＵ相、Ｖ相、Ｗ相の電圧指令値Ｖｐｒｅｆ２ｕ，Ｖｐｒｅｆ２ｖ，Ｖｐｒｅｆ２ｗに基づいて、対応する相の正側セル群６ｃを構成するセル１のスイッチング素子に、対応するゲート信号Ｇｐ２ｕ，Ｇｐ２ｖ，Ｇｐ２ｗを与える。ゲート制御部５ｏは、加算器５ｊから出力されたＵ相、Ｖ相、Ｗ相の電圧指令値Ｖｎｒｅｆ２ｕ，Ｖｎｒｅｆ２ｖ，Ｖｎｒｅｆ２ｗに基づいて、各相の負側セル群６ｄを構成するセル１のスイッチング素子に、対応するゲート信号Ｇｎ２ｕ，Ｇｎ２ｖ，Ｇｎ２ｗを与える。ゲート制御部５ｎ，５ｏは、ゲート制御部５ｋ，５ｍと同様にパルス幅変調方式によって動作する。
　具体的に図５（Ｂ）を参照して、循環電流制御用のゲート制御部５ｎ，５ｏの各々は、比較器７０ｂと、キャリア信号生成器７１ｂとを備える。キャリア信号生成器７１ｂは、たとえば、三角波のキャリア信号ＣＳ２を生成する。比較器７０ｂは、電圧指令値Ｖｐｒｅｆ２またはＶｎｒｅｆ２（総称する場合、電圧指令値Ｖｒｅｆ２と記載する）とキャリア信号ＣＳ２とを比較し、電圧指令値Ｖｒｅｆ２のほうがキャリア信号ＣＳ２よりも大きい場合にハイレベルとなり、電圧指令値Ｖｒｅｆ２がキャリア信号ＣＳ２以下の場合にローレベルとなるような信号、すなわち、ゲート信号Ｇｐ２またはＧｎ２を生成する。
　図７は、図５（Ａ）の場合の電圧指令値およびキャリア信号の一例と図５（Ｂ）の場合のキャリア信号の一例とを示す模式的なタイミング図である。
　前述のように、アーム電圧制御用のＰＷＭ信号のパルス数には制限があるが、循環電流制御用のＰＷＭ信号のパルス数に対しては同様の制限を課さなくてもよい。特に、循環電流の制御機能は、定常時の電力変換器内の各相のアーム電圧およびアーム電流のバランスのために使用されるものであるので、制御指令値を高速に切り替えることにより制御安定性が高くなる。たとえば、交流系統事故が生じたために３相交流のバランスが急激に崩れた場合には、制御応答性が高いほど事故現象に追従できるので制御がより安定化する。
　そこで、循環電流制御用のゲート制御部５ｎ，５ｏで用いられるキャリア信号ＣＳ２の周波数は、アーム電圧制御用のゲート制御部５ｋ，５ｍで用いられるキャリア信号ＣＳの周波数よりも高い値に設定される。
　具体的に図７の場合、図７（Ａ）に示すキャリア信号ＣＳの周波数は、交流電力系統の基本周波数（電圧指令値Ｖｒｅｆの周波数に同じ）の３．５倍に設定される。図７（Ｂ）に示すキャリア信号ＣＳ２の周波数は、交流電力系統の基本周波数の１０．５倍に設定される。図７では、時刻ｔ０から時刻ｔ１までと、時刻ｔ１から時刻ｔ２までとが、それぞれ交流電力系統の１周期に相当する。この１周期の期間内に３．５個のキャリア信号ＣＳのパルスが含まれ、１０．５個のキャリア信号ＣＳ２のパルスが含まれる。
　［効果］
　上記のとおり、実施の形態１の電力変換装置では、三相交流の各相に対応するレグ回路８には、アーム電圧の制御に用いられるセル群６ａ，６ｂと、アーム電圧の制御以外の目的（たとえば、循環電流の制御）に用いられるセル群６ｃ，６ｄとが設けられる。そして、セル群６ｃ，６ｄを構成する各変換器セル１の制御用のＰＷＭ信号の周波数を、セル群６ａ，６ｂを構成する各変換器セル１の制御用のＰＷＭ信号の周波数よりも高い値に設定する。これによって、セル群６ｃ，６ｄを構成する変換器セル１の個数を少なくした場合でも、循環電流などの制御性を高めることができる。
　なお、セル群６ａ，６ｂを構成する変換器セル１については、出力すべき直流電圧または交流電圧の大きさに応じて、各変換器セル１の印加電圧が定格を超えないように必要数の変換器セルと予備の変換器セルとが設けられる。
　［変形例］
　図４では、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏが、制御装置５に設けられる場合について説明した。これに対して、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏを、対応するセル群６ａ，６ｂ，６ｃ，６ｄを構成する各変換器セル１の内部に設けてもよい。この場合、図４の電圧指令値生成部５ｚは、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆを、対応するセル群６ａ，６ｂを構成する各変換器セル１に送信し、電圧指令値Ｖｐｒｅｆ２，Ｖｎｒｅｆ２を、対応するセル群６ｃ，６ｄを構成する各変換器セル１に送信する。この場合の変換器セル１の構成を次に説明する。
　図８は、実施の形態１において図２（Ｂ）の変換器セルの変形例を示す回路図である。図２（Ａ）および図２（Ｃ）の変換器セルに対しても同様の変形を施すことができる。
　図８の変換器セル１は、ゲート制御回路６０と通信回路６１とをさらに含む点で図２（Ｂ）の変換器セル１と異なる。通信回路６１は、図３で示した制御装置５の通信回路４４と通信を行うことにより、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆ，Ｖｐｒｅｆ２，Ｖｎｒｅｆ２のうちの対応する電圧指令値を受信する。
　ゲート制御回路６０は、図４のゲート制御部５ｋ，５ｍ，５ｎ，５ｏのいずれかに対応する。ゲート制御回路６０は、通信回路６１を介して受信した電圧指令値に応じたゲート信号を出力する。具体的には、図５で説明したように電圧指令値とキャリア信号ＣＳまたはＣＳ２との比較に基づいてＰＷＭ信号を生成する。
　上記変形例の構成の制御装置５および変換器セル１においても、前述の図４の構成の場合と同様の効果を奏する。
　［変形例２］
　各レグ回路８において、リアクトル７ａ，７ｂのうち、正側のリアクトル７ａのみを設けてもよいし、負側のリアクトル７ｂのみを設けてもよい。負側のリアクトル７ｂのみを設けた場合には、循環電流制御用の正側セル群６ｃが不要になり、さらに、それに関係するゲート制御部５ｎ、加算器５ｉ、およびゲイン回路５ｇも不要となるので、制御装置５の構成を簡素化できる利点がある。同様に、正側のリアクトル７ａのみを設けた場合には、循環電流制御用の負側セル群６ｄが不要になり、さらにそれに関係するゲート制御部５ｏ、加算器５ｊ、およびゲイン回路５ｈも不要になるので、制御装置５の構成を簡素化できる利点がある。
　実施の形態２．
　実施の形態２では、アーム電圧制御用の制御装置と、アーム電圧制御以外の目的（たとえば、循環電流の制御）用の制御装置とを分離した場合について説明する。
　［電力変換装置の概略構成］
　図９は、実施の形態２による電力変換装置の概略構成図である。図９の電力変換装置は、セル群６ａ，６ｂを制御するための制御装置５０と、セル群６ｃ，６ｄを制御するための制御装置５１とを含む点で、図１の電力変換装置と異なる。
　制御装置５０および制御装置５１の各々は、たとえば、図３のハードウェア構成を有している。機能的には、制御装置５０と制御装置５１とによって図１の制御装置５の機能が分担されている。具体的に制御装置５０および制御装置５１は、それぞれ図１０および図１１の機能ブロック図で示される機能を有する。
　図１０は、図９の制御装置５０の機能的構成を示すブロック図である。図１０を参照して、図９の制御装置５０は、図４の電流演算部５ａと、アーム電圧制御用の制御ユニット１２ａと、ゲート制御部５ｋ，５ｍとを含む。
　電流演算部５ａは、各相のアーム電流Ｉｐ，Ｉｎに基づいて、交流電流値Ｉａｃおよび直流電流値Ｉｄｃを算出する。
　制御ユニット１２ａは、図４の交流制御部５ｃと、直流制御部５ｄと、指令値合成部５ｅ，５ｆとを含む。制御ユニット１２ａは、図１の交流電圧検出器１０によって検出された各相の交流電圧値Ｖａｃｕ，Ｖａｃｖ，Ｖａｃｗと、直流電圧検出器１１ａ，１１ｂによって検出された直流電圧値Ｖｄｃｐ，Ｖｄｃｎと、電流演算部５ａによって算出された交流電流値Ｉａｃおよび直流電流値Ｉｄｃとに基づいて、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆを生成する。
　図１１は、図９の制御装置５１の機能的構成を示すブロック図である。図１１を参照して、図９の制御装置５１は、図４の電流演算部５ａと、循環電流制御用の制御ユニット１２ｂと、ゲート制御部５ｎ，５ｏとを含む。
　電流演算部５ａは、各相のアーム電流Ｉｐ，Ｉｎに基づいて、循環電流値Ｉｃｃを算出する。
　制御ユニット１２ｂは、図４の循環電流制御部５ｂと、ゲイン回路５ｇ，５ｈと、加算器５ｉ，５ｊとを含む。なお、セル群６ｃ，６ｄの各変換器セルを図２（Ｂ）のフルブリッジ型の変換器セルによって構成する場合には、ゲイン回路５ｇ，５ｈおよび加算器５ｉ，５ｊは不要である。制御ユニット１２ｂは、電流演算部５ａによって算出された循環電流値Ｉｃｃに基づいて、電圧指令値Ｖｐｒｅｆ２，Ｖｎｒｅｆ２を生成する。
　図９の電力変換装置のその他の構成は、図１の場合と同様であるので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
　［実施の形態２の制御装置の動作とその効果］
　図１２は、図９の制御装置５０，５１を構成するＣＰＵの演算処理内容を示す模式的なタイミング図である。図１２（Ａ）は、制御装置５０の演算処理内容を示す模式的なタイミング図であり、図１２（Ｃ）は、制御装置５１の演算処理内を示す模式的なタイミング図である。図１２（Ｂ）は、制御装置５１の演算処理内容を制御装置５０で行った場合のタイミング図である。
　図１２（Ａ）を参照して、制御装置５０は、入力信号をアプリケーション演算用に変換する処理７５ａ（以下、入力処理７５ａと称する）を行った後、アプリケーション演算７６ａ（アプリ演算７６ａと略記する）を行う。
　アプリケーション演算７６ａにおいて、制御装置５０は、各相のアーム電流値Ｉｐ，Ｉｎに基づいて交流電流値Ｉａｃおよび直流電流値Ｉｄｃを算出する。さらに、制御装置５０は、各相の交流電圧値Ｖａｃｕ，Ｖａｃｖ，Ｖａｃｗと、直流電圧検出器１１ａ，１１ｂによって検出された直流電圧値Ｖｄｃｐ，Ｖｄｃｎと、算出した交流電流値Ｉａｃおよび直流電流値Ｉｄｃとに基づいて、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆを生成する。さらに、制御装置５０は、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆに基づいて各相のゲート信号Ｇｐ，Ｇｎを生成する。
　その後、制御装置５０は、生成した各相のゲート信号Ｇｐ，Ｇｎを出力信号用に変換する処理（以下、出力処理７７ａと称する）を行う。これらの入力処理７５ａ、アプリケーション演算７６ｂ、および出力処理７７ａの処理時間が、演算処理周期Ｔ１に対応する。以降、これらの演算が繰り返される。
　図１２（Ｂ）を参照して、制御装置５１の処理内容を制御装置５０で実行した場合（図１の制御装置５の動作と同じ）には、同一の演算処理周期Ｔ１において、入力処理７５ｂ、アプリケーション演算７６ｂ、および出力処理７７ｂが実行される。入力処理７５ｂおよび出力処理７７ｂは、それぞれ入力処理７５ａおよび出力処理７７ａと同様の処理である。
　アプリケーション演算７６ｂでは、制御装置５１は、各相のアーム電流値Ｉｐ，Ｉｎに基づいて循環電流値Ｉｃｃを算出する。さらに、制御装置５１は、算出した循環電流値Ｉｃｃに基づいて、電圧指令値Ｖｐｒｅｆ２，Ｖｎｒｅｆ２を生成する。さらに、制御装置５１は、電圧指令値Ｖｐｒｅｆ２，Ｖｎｒｅｆ２に基づいて各相のゲート信号Ｇｐ２，Ｇｎ２を生成する。このようにアプリケーション演算７６ｂの演算内容はアプリケーション演算７６ａの演算内容よりも簡単であるために、アプリケーション演算７６ｂの演算時間はアプリケーション演算７６ａの演算時間よりも短い。
　図１２（Ｃ）を参照して、制御装置５０と別個にアプリケーション演算７６ｂ専用の制御装置５１を設けるようにすれば、演算処理周期Ｔ２を演算処理周期Ｔ１より短くすることができる。この結果、電圧指令値Ｖｐｒｅｆ２，Ｖｎｒｅｆ２の更新周期が短くなるので、循環電流などの制御安定性を向上させることができる。
　さらに、制御装置５１を構成するＣＰＵを制御装置５１のＣＰＵに比べてより演算能力の高いものに変更してもよい。また、ＣＰＵに代えてＦＰＧＡなどのプログラマブルロジックデバイス（ＰＬＤ：Programmable　Logic　Device）を制御装置５１に用いてもよい。プログラマブルロジックデバイスを用いることによって制御装置５１の演算能力を高めることができる。したがって、セル群６ｃ，６ｄを構成する変換器セル１の個数を少なくした場合でも、循環電流などの制御性を高めることができる。
　さらに、実施の形態１で説明したように、セル群６ｃ，６ｄを制御するためのゲート信号Ｇｐ２，Ｇｎ２の周波数を、セル群６ａ，６ｂを制御するためのゲート信号Ｇｐ，Ｇｎの周波数よりも高めるようにすれば、循環電流の制御性をより高めることができる。
　［変形例１］
　図１の制御装置５内に複数のＣＰＵを設け、図１０の制御装置５０の機能を少なくとも１つの第１のＣＰＵによって実行し、図１１の制御装置５１の機能を第１のＣＰＵとは別の少なくとも１つの第２のＣＰＵによって実行するようにしてもよい。さらに、第２のＣＰＵに代えてＰＬＤを用いるようにしてもよい。このように同一の制御装置内で別個のハードウェア構成にすることによっても、上記の実施の形態２と同様の作用効果を奏する。
　［変形例２］
　図８で説明したように、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏは、対応するセル群６ａ，６ｂ，６ｃ，６ｄを構成する各変換器セル１の内部に設けられていてもよい。この場合、図９の制御装置５０は、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆを、対応するセル群６ａ，６ｂ，６ｃ，６ｄを構成する各変換器セル１に送信する。制御装置５１は、Ｖｐｒｅｆ２，Ｖｎｒｅｆ２を、対応するセル群６ｃ，６ｄを構成する各変換器セル１に送信する。この場合の変換器セル１の構成は図８で説明したものと同様である。
　実施の形態３．
　実施の形態３では、図１の電力変換装置のセル群６ｃ，６ｄを構成する変換器セルとしてフルブリッジ型のものを用い、循環電流制御とコンデンサ電圧の制御を行う場合について説明する。以下では、電力変換装置の全体構成は図１で説明したものと同様であるとして説明する。
　［セル群６ｃ，６ｄを構成するセル１の構成］
　図１３は、図１の上アーム１３の他方のセル群６ｃおよび下アーム１４の他方のセル群６ｄをそれぞれ構成する変換器セル１の構成を示す回路図である。変換器セル１は、自セルに設けられた直流コンデンサ１ｅの電圧（セルコンデンサ電圧Ｖｃｃｅｌｌ）を検出し、検出値を制御装置５に送信するように構成される。
　具体的に、図１３の変換器セル１は、図２（Ｂ）のフルブリッジ構成の変換器セル１に基づくものであり、直流コンデンサ１ｅと並列に直流電圧検出器１ｊをさらに含む点で、図２（Ｂ）の変換器セル１と異なる。直流電圧検出器１ｊは、直流コンデンサ１ｅの電圧Ｖｃｃｅｌｌを検出し、検出したセルコンデンサ電圧Ｖｃｃｅｌｌを制御装置５に出力する。図１４で説明するように、図１３のセル１において、スイッチング素子１ａ，１ｂは、循環電流の制御に用いられ、直流コンデンサ１ｅの電圧の維持制御には用いられない。逆に、スイッチング素子１ｇ，１ｆは、直流コンデンサ１ｅの電圧の制御に用いられ、循環電流の制御には用いられない。
　［制御装置の構成と概略動作］
　図１４は、図１の制御装置５の構成図である。図１４に示す制御装置５は、専用回路によって構成してもよいし、その一部または全部をＦＰＧＡ（Field　Programmable　Gate　Array）および／またはマイクロプロセッサによって構成してもよい。以下、図１および図１４を参照して、制御装置５の構成と各要素の概略動作について説明する。
　制御装置５は、電圧指令値生成部５ｚと、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏ，５ｖ，５ｗとを含む。ゲート制御部５ｋ，５ｍは、各相のレグ回路８の正側セル群６ａおよび負側セル群６ｂにそれぞれ対応している。ゲート制御部５ｋは、レグ回路８ａ，８ｂ，８ｃの正側セル群６ａを構成する各スイッチング素子を制御するためのゲート信号Ｇｐｕ，Ｇｐｖ，Ｇｐｗをそれぞれ生成する。ゲート制御部５ｍは、レグ回路８ａ，８ｂ，８ｃの負側セル群６ｂを構成する各スイッチング素子を制御するためのゲート信号Ｇｎｕ，Ｇｎｖ，Ｇｎｗをそれぞれ生成する。
　一方、各相のレグ回路８の循環電流制御用の正側セル群６ｃは、２つのゲート制御部５ｎ，５ｖに対応し、各相のレグ回路８の循環電流制御用の負側セル群６ｄは、２つのゲート制御部５ｏ，５ｗに対応している。具体的に、ゲート制御部５ｎは、レグ回路８ａ，８ｂ，８ｃの正側セル群６ｃの各セル１に設けられたスイッチング素子１ａ，１ｂを制御するためのゲート信号Ｇｐ２ｕ，Ｇｐ２ｖ，Ｇｐ２ｗをそれぞれ生成する。ゲート制御部５ｏは、レグ回路８ａ，８ｂ，８ｃの負側セル群６ｄの各セル１に設けられたスイッチング素子１ａ，１ｂを制御するためのゲート信号Ｇｎ２ｕ，Ｇｎ２ｖ，Ｇｎ２ｗをそれぞれ生成する。ゲート制御部５ｖは、レグ回路８ａ，８ｂ，８ｃの正側セル群６ｃの各セル１に設けられたスイッチング素子１ｇ，１ｆを制御するためのゲート信号Ｇｐ３ｕ，Ｇｐ３ｖ，Ｇｐ３ｗをそれぞれ生成する。ゲート制御部５ｗは、レグ回路８ａ，８ｂ，８ｃの負側セル群６ｄの各セル１に設けられたスイッチング素子１ｇ，１ｆを制御するためのゲート信号Ｇｎ３ｕ，Ｇｎ３ｖ，Ｇｎ３ｗをそれぞれ生成する。
　電圧指令値生成部５ｚは、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏ，５ｖ，５ｗに電圧指令値をそれぞれ供給する。具体的に、電圧指令値生成部５ｚは、電流演算部５ａと、循環電流制御部５ｂと、交流制御部５ｃと、直流制御部５ｄと、指令値合成部５ｅ，５ｆと、電圧演算部５ｐと、コンデンサ電圧制御部５ｑ，５ｒと、加算器５ｉ，５ｔ，５ｕと、ゲイン回路５ｓとを含む。
　電流演算部５ａは、各相のレグ回路８の正側アーム１３に設けられた電流検出器９ａで検出された正側アーム電流Ｉｐｕ，Ｉｐｖ，Ｉｐｗと、各相のレグ回路８の負側アーム１４に設けられた電流検出器９ｂで検出された負側アーム電流Ｉｎｕ，Ｉｎｖ，Ｉｎｗとを取り込む。電流演算部５ａは、取り込んだアーム電流から、交流電流値Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗと、直流電流値Ｉｄｃと、循環電流値Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗとを演算する。電流演算部５ａは、算出した交流電流値Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗを交流制御部５ｃに出力し、算出した直流電流値Ｉｄｃを直流制御部５ｄに出力し、算出した循環電流値Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗを循環電流制御部５ｂに出力する。電流演算部５ａは、さらに、算出した交流電流値Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗをゲイン回路５ｓによって－１倍したものをコンデンサ電圧制御部５ｑに出力するとともに、算出した交流電流値Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗをコンデンサ電圧制御部５ｒに出力する。
　ここで、Ｕ相の交流電流Ｉａｃｕ、Ｖ相の交流電流Ｉａｃｖ、およびＷ相の交流電流Ｉａｃｗ（総称する場合、交流電流Ｉａｃと記載する）は、各レグ回路８の交流端子Ｎｕ，Ｎｖ，Ｎｗから変圧器３の方向に流れる電流を正として定義される。直流電流Ｉｄｃは、直流回路４から正側直流端子Ｎｐに向かう方向、および負側直流端子Ｎｎから直流回路４に向かう方向を正として定義される。レグ回路８ａ，８ｂ，８ｃをそれぞれ流れる循環電流Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗ（総称する場合、循環電流Ｉｃｃと記載する）は、正側直流端子Ｎｐから負側直流端子Ｎｎに向かう方向を正として定義される。
　交流制御部５ｃには、さらに、交流電圧検出器１０で検出されたＵ相、Ｖ相、およびＷ相の交流電圧値Ｖａｃｕ，Ｖａｃｖ，Ｖａｃｗ（総称する場合、交流電圧値Ｖａｃと記載）が入力される。交流制御部５ｃは、入力された交流電流値Ｉａｃと交流電圧値Ｖａｃとに基づいて、Ｕ相、Ｖ相、Ｗ相の交流電圧指令値Ｖａｃｒｅｆｕ，Ｖａｃｒｅｆｖ，Ｖａｃｒｅｆｗ（総称する場合、交流電圧指令値Ｖａｃｒｅｆと記載する）を生成する。
　直流制御部５ｄには、さらに、直流電圧検出器１１ａ，１１ｂで検出された直流電圧値Ｖｄｃｐ，Ｖｄｃｎが入力される。直流制御部５ｄは、入力された直流電圧値Ｖｄｃｐ，Ｖｄｃｎおよび直流電流値Ｉｄｃに基づいて、直流電圧指令値Ｖｄｃｒｅｆを生成する。
　指令値合成部５ｅは、Ｕ相の交流電圧指令値Ｖａｃｒｅｆｕと直流電圧指令値Ｖｄｃｒｅｆとを合成することによってＵ相の正側セル群６ａ用の電圧指令値Ｖｐｒｅｆｕを生成する。同様に、指令値合成部５ｅは、Ｖ相の交流電圧指令値Ｖａｃｒｅｆｖと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｖ相の正側セル群６ａ用の電圧指令値Ｖｐｒｅｆｖを生成する。さらに、指令値合成部５ｅは、Ｗ相の交流電圧指令値Ｖａｃｒｅｆｗと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｗ相の正側セル群６ａ用の電圧指令値Ｖｐｒｅｆｗを生成する。生成された電圧指令値Ｖｐｒｅｆｕ，Ｖｐｒｅｆｖ，Ｖｐｒｅｆｗ（総称する場合または不特定のものを示す場合、電圧指令値Ｖｐｒｅｆと記載する）は、ゲート制御部５ｋに入力される。
　指令値合成部５ｆは、Ｕ相の交流電圧指令値Ｖａｃｒｅｆｕと直流電圧指令値Ｖｄｃｒｅｆとを合成することによってＵ相の負側セル群６ｂ用の電圧指令値Ｖｎｒｅｆｕを生成する。同様に、指令値合成部５ｆは、Ｖ相交流電圧指令値Ｖａｃｒｅｆｖと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｖ相の負側セル群６ｂ用の電圧指令値Ｖｎｒｅｆｖを生成する。さらに、指令値合成部５ｆは、Ｗ相の交流電圧指令値Ｖａｃｒｅｆｗと直流電圧指令値Ｖｄｃｒｅｆとを合成することによって、Ｗ相の負側セル群６ｂ用の電圧指令値Ｖｎｒｅｆｗを生成する。生成された電圧指令値Ｖｎｒｅｆｕ，Ｖｎｒｅｆｖ，Ｖｎｒｅｆｗ（総称する場合または不特定のものを示す場合、電圧指令値Ｖｎｒｅｆと記載する）は、ゲート制御部５ｍに入力される。
　循環電流制御部５ｂは、循環電流値Ｉｃｃｕ，Ｉｃｃｖ，Ｉｃｃｗにそれぞれ基づいて各相の循環電流を制御するための電圧指令値Ｖｃｃｒｅｆｕ，Ｖｃｃｒｅｆｖ，Ｖｃｃｒｅｆｗ（総称する場合または不特定のものを示す場合、電圧指令値Ｖｃｃｒｅｆと記載する）を生成する。生成された各相の循環電流制御用の電圧指令値Ｖｃｃｒｅｆは、加算器５ｉにおいてバイアス値Ｖｂｉａｓ１が加算された後に、ゲート制御部５ｎ，５ｏに入力される。
　電圧演算部５ｐは、図１に示す各相のレグ回路８ａ，８ｂ，８ｃのセル群６ｃ，６ｄに設けられた各セル１からセルコンデンサ電圧Ｖｃｃｅｌｌの情報を受信する。電圧演算部５ｐは、受信したセルコンデンサ電圧Ｖｃｃｅｌｌの情報に基づいて、Ｕ相、Ｖ相、Ｗ相の各相ごとに、正側セル群６ｃの複数のセルコンデンサ電圧の代表値Ｖｃｐ（Ｕ相：Ｖｃｐｕ、Ｖ相：Ｖｃｐｖ、Ｗ相：Ｖｃｐｗ）を算出するとともに、負側セル群６ｄの複数のセルコンデンサ電圧の代表値Ｖｃｎ（Ｕ相：Ｖｃｎｕ、Ｖ相：Ｖｃｎｖ、Ｗ相：Ｖｃｎｗ）を算出する。ここで、代表値の演算は、各セル群のセルコンデンサ電圧Ｖｃｃｅｌｌの平均値、中央値、最大値、または最小値等を適宜適用することができる。電圧演算部５ｐは、各正側セル群６ｃのセルコンデンサ電圧の代表値Ｖｃｐｕ，Ｖｃｐｖ，Ｖｃｐｗをコンデンサ電圧制御部５ｑに出力し、各負側セル群６ｄのセルコンデンサ電圧の代表値Ｖｃｎｕ，Ｖｃｎｖ，Ｖｃｎｗをコンデンサ電圧制御部５ｒに出力する。
　コンデンサ電圧制御部５ｑは、電圧演算部５ｐから正側セル群６ｃのセルコンデンサ電圧値Ｖｃｐｕ，Ｖｃｐｖ，Ｖｃｐｗの情報を受けるとともに、電流演算部５ａから逆位相の（すなわち、－１倍した）交流電流値（－Ｉａｃｕ，－Ｉａｃｖ，－Ｉａｃｗ）の情報を受ける。コンデンサ電圧制御部５ｑは、受信したこれらの情報に基づいて、正側セル群６ｃの各セル１のコンデンサ電圧を制御するための電圧指令値Ｖｃｐｒｅｆ（Ｕ相用：Ｖｃｐｒｅｆｕ、Ｖ相用：Ｖｃｐｒｅｆｖ、Ｗ相用：Ｖｃｐｒｅｆｗ）を生成する。生成された電圧Ｖｃｐｒｅｆは、加算器５ｔにおいてバイアス値Ｖｂｉａｓ２が加算された後にゲート制御部５ｖに入力される。
　コンデンサ電圧制御部５ｒは、電圧演算部５ｐから負側セル群６ｄのセルコンデンサ電圧値Ｖｃｎｕ，Ｖｃｎｖ，Ｖｃｎｗの情報を受けるとともに、電流演算部５ａから交流電流値Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗの情報を受ける。コンデンサ電圧制御部５ｒは、受信したこれらの情報に基づいて、負側セル群６ｄの各セル１のコンデンサ電圧を制御するための電圧指令値Ｖｃｎｒｅｆ（Ｕ相用：Ｖｃｎｒｅｆｕ、Ｖ相用：Ｖｃｎｒｅｆｖ、Ｗ相用：Ｖｃｎｒｅｆｗ）を生成する。生成された電圧Ｖｃｎｒｅｆは、加算器５ｕにおいてバイアス値Ｖｂｉａｓ２が加算された後にゲート制御部５ｗに入力される。
　［ゲート制御部の動作とその効果］
　（ゲート制御部５ｋ，５ｍの動作）
　ゲート制御部５ｋは、指令値合成部５ｅで合成されたＵ相、Ｖ相、Ｗ相の電圧指令値Ｖｐｒｅｆｕ，Ｖｐｒｅｆｖ，Ｖｐｒｅｆｗに基づいて、各相の正側セル群６ａを構成するセル１のスイッチング素子に、対応するゲート信号Ｇｐｕ，Ｇｐｖ，Ｇｐｗを与える。ゲート制御部５ｍは、指令値合成部５ｆで合成されたＵ相、Ｖ相、Ｗ相の電圧指令値Ｖｎｒｅｆｕ，Ｖｎｒｅｆｖ，Ｖｎｒｅｆｗに基づいて、各相の負側セル群６ｂを構成するセル１のスイッチング素子に、対応するゲート信号Ｇｎｕ，Ｇｎｖ，Ｇｎｗを与える。
　既に説明したように、図２（ａ）に示すハーフブリッジセル１では、直流コンデンサ１ｅの電圧を出力する場合にはスイッチング素子１ａをオンし、スイッチング素子１ｂをオフする。零電圧を出力する場合には、逆に、スイッチング素子１ａをオフし、スイッチング素子１ｂをオンする。本実施の形態では、２値の電圧レベルを出力可能な変換器の制御方式としてパルス幅変調（ＰＷＭ：Pulse　Width　Modulation）方式を用いる。
　（ゲート制御部５ｎ，５ｏの動作とその効果）
　ゲート制御部５ｎ，５ｏは、電圧指令値Ｖｃｃｒｅｆとバイアス値Ｖｂｉａｓ１との加算結果に従って、セル群６ｃ，６ｄの各セル１に設けられたスイッチング素子１ａ、１ｂのスイッチングを制御するためのゲート信号を出力する。ゲート制御部５ｎ，５ｏは、ゲート制御部５ｋ，５ｍと同様にパルス幅変調方式によって動作させることができる。
　循環電流Ｉｃｃは、正および負の値を有する両極性の信号である。したがって、循環電流制御部５ｂが出力する電圧指令値Ｖｃｃｒｅｆも両極性の信号である。この場合、電圧指令値Ｖｃｃｒｅｆが０のときに、スイッチング素子１ａ，１ｂの通流率（デューティ）が５０％となるようにするのが望ましい。この動作を実現するために、加算器５ｉによってバイアス値Ｖｂｉａｓ１が電圧指令値Ｖｃｃｒｅｆに加算される。
　循環電流Ｉｃｃは、正側セル群６ｃと負側セル群６ｄとで同じ電流値となる。したがって、共通の電圧指令値Ｖｃｃｒｅｆがゲート制御部５ｎ，５ｏに与えられる。
　実施の形態１で説明したように、ゲート制御部５ｎ，５ｏで生成されるＰＷＭ信号の周波数を、ゲート制御部５ｋ，５ｍで生成されるＰＷＭ信号の周波数よりも高くすることによって、循環電流の制御性を高めることができる。
　（ゲート制御部５ｖ，５ｗの動作とその効果）
　ゲート制御部５ｖは、電圧指令値Ｖｃｐｒｅｆとバイアス値Ｖｂｉａｓ２との加算結果に従って、セル群６ｃの各セル１に設けられたスイッチング素子１ｆ，１ｇのスイッチングを制御するためのゲート信号を出力する。ゲート制御部５ｖは、ゲート制御部５ｋ，５ｍと同様にパルス幅変調方式によって動作させることができる。
　同様に、ゲート制御部５ｗは、電圧指令値Ｖｃｎｒｅｆとバイアス値Ｖｂｉａｓ２との加算結果に従って、セル群６ｄの各セル１に設けられたスイッチング素子１ｆ，１ｇのスイッチングを制御するためのゲート信号を出力する。ゲート制御部５ｗは、ゲート制御部５ｋ，５ｍと同様にパルス幅変調方式によって動作させることができる。
　バイアス値Ｖｂｉａｓ２は、バイアス値Ｖｂｉａｓ１と同じ値に設定すると、図１３に示すセル１のようなフルブリッジ構成では、循環電流が０の場合にスイッチング素子１ａ，１ｂ，１ｆ，１ｇの通流率が同じになる。この結果、入出力端子１ｐ，１ｎ間の出力電圧の時間平均値は零となり、電流が通流しても直流コンデンサ１ｅは充放電しない。循環電流制御部５ｂが出力する電圧指令値Ｖｃｃｒｅｆに従ってセル１が出力する電圧はリアクトル７ａ、７ｂに印加されるため、無効電力成分が主成分となる。したがって、バイアス値Ｖｂｉａｓ２に対応する平衡状態から充電または放電電力を、コンデンサ電圧制御部５ｑ，５ｒから出力される電圧指令値Ｖｃｐｒｅｆ，Ｖｃｎｒｅｆに従って調整することによって、直流コンデンサ１ｅの電圧を効率よく制御できる。
　ここで、ゲート制御部５ｖ，５ｗで生成されるＰＷＭ信号の周波数を、ゲート制御部５ｋ，５ｍで生成されるＰＷＭ信号の周波数よりも高くすることによって、コンデンサ電圧の制御性を高めることができる。なお、ゲート制御部５ｖ，５ｗで生成されるＰＷＭ信号を周波数は、ゲート制御部５ｎ，５ｏで生成されるＰＷＭ信号の周波数と同じあってもよいし、異なっていてもよい。
　［変形例１］
　実施の形態２で説明したように、図１の制御装置５内に複数のＣＰＵを設け、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆに関わる演算を少なくとも１つ第１のＣＰＵで実行し、電圧指令値Ｖｃｃｒｅｆ，Ｖｃｐｒｅｆ，Ｖｃｎｒｅｆに関わる演算を少なくとも１つの第２のＣＰＵで実行するようにしてもよい。さらに、第２のＣＰＵの演算能力を第１のＣＰＵの演算能力よりも高くなるようにしてもよく、第２のＣＰＵに代えてＰＬＤを用いるようにしてもよい。
　［変形例２］
　図１４では、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏ，５ｖ，５ｗが、制御装置５に設けられる場合について説明したが、ゲート制御部５ｋ，５ｍ，５ｎ，５ｏ，５ｖ，５ｗは、対応するセル群６ａ，６ｂ，６ｃ，６ｄを構成する各変換器セル１の内部に設けられていてもよい。この場合、図１４の電圧指令値生成部５ｚは、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆを、対応するセル群６ａ，６ｂを構成する各変換器セル１に送信し、電圧指令値Ｖｃｃｒｅｆ，Ｖｃｐｒｅｆ，Ｖｃｎｒｅｆを、対応するセル群６ｃ，６ｄを構成する各変換器セル１に送信する。この場合の変換器セル１の構成を次に説明する。
　図１５は、実施の形態３において図１３の変換器セルの変形例を示す回路図である。図２（Ａ）および図２（Ｃ）の変換器セルに対しても同様の変形を施すことができる。図１５の変換器セル１は、ゲート制御回路６０と通信回路６１とをさらに含む点で図２（Ｂ）の変換器セル１と異なる。
　通信回路６１は、図３で示した制御装置５の通信回路４４と通信を行うことにより、電圧指令値Ｖｐｒｅｆ，Ｖｎｒｅｆ，Ｖｃｃｒｅｆ，Ｖｃｐｒｅｆ，Ｖｃｎｒｅｆのうちの対応する電圧指令値を受信する。さらに、通信回路６１は、直流電圧検出器１ｊによって検出された直流コンデンサ１ｅの電圧Ｖｃｃｅｌｌを制御装置５の通信回路４４に送信する。
　セル群６ａの場合、ゲート制御回路６０は図１４のゲート制御部５ｋに対応する。セル群６ｂの場合、ゲート制御回路６０は図１４のゲート制御部５ｍに対応する。セル群６ｃの場合、ゲート制御回路６０は図１４のゲート制御部５ｎ，５ｖに対応する。セル群６ｄの場合、ゲート制御回路６０は図１４のゲート制御部５ｏ，５ｗに対応する。ゲート制御回路６０は、通信回路６１を介して受信した電圧指令値に応じたゲート信号を出力する。具体的には、図５で説明したように電圧指令値とキャリア信号ＣＳまたはキャリア信号ＣＳ２との比較に基づいてＰＷＭ信号を生成する。
　上記変形例の構成の制御装置５および変換器セル１によっても、前述の図１４の場合と同様の効果を奏する。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　変換器セル、１ａ，１ｂ，１ｆ，１ｇ　スイッチング素子、１ｃ，１ｄ，１ｈ，１ｉ　ダイオード、１ｅ　直流コンデンサ、１ｊ，１１ａ，１１ｂ　直流電圧検出器、１ｎ，１ｐ　入出力端子、２　交流電力系統（交流回路）、３　連系変圧器、４　直流電力系統（直流回路）、５，５０，５１　制御装置、５ａ　電流演算部、５ｂ　循環電流制御部、５ｃ　交流制御部、５ｄ　直流制御部、５ｅ，５ｆ　指令値合成部、５ｋ，５ｍ，５ｎ，５ｏ，５ｖ，５ｗ　ゲート制御部、５ｐ　電圧演算部、５ｑ，５ｒ　コンデンサ電圧制御部、５ｚ　電圧指令値生成部、６ａ，６ｂ，６ｃ，６ｄ　セル群、８，８ａ，８ｂ，８ｃ　レグ回路、９ａ，９ｂ　アーム電流検出器、１０　交流電圧検出器、１２ａ，１２ｂ　制御ユニット、１３　正側アーム、１４　負側アーム、３６　ＣＰＵ、６０　ゲート制御回路、７０ａ，７０ｂ　比較器、７１，７１ａ，７１ｂ　キャリア信号生成器、ＣＳ，ＣＳ２　キャリア信号、Ｇｎ，Ｇｐ，Ｇｎ２，Ｇｐ２　ゲート信号、Ｉａｃ　交流電流、Ｉｃｃ　循環電流、Ｉｄｃ　直流電流、Ｉｎ，Ｉｐ　アーム電流値、Ｎｎ　負側直流端子、Ｎｐ　正側直流端子。

Claims (13)

  1. 　直流回路と交流回路との間で電力変換を行う電力変換装置であって、
    　第１の直流端子と第２の直流端子との間に互いに並列に接続され、前記交流回路と電気的に接続される複数のレグ回路を備え、
    　前記複数のレグ回路の各々は、
    　少なくとも１つの第１の変換器セルと、
    　前記少なくとも１つの第１の変換器セルを除く複数の第２の変換器セルとを含み、
    　前記少なくとも１つの第１の変換器セルおよび前記複数の第２の変換器セルの各々は、コンデンサおよび複数の半導体スイッチング素子を含み、
    　前記少なくとも１つの第１の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第１の制御信号の周波数は、前記複数の第２の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第２の制御信号の周波数よりも大きい、電力変換装置。
  2. 　前記第１の制御信号と前記第２の制御信号とは、互いに異なる電圧指令値に基づいて生成される、請求項１に記載の電力変換装置。
  3. 　前記第１の制御信号は、前記複数のレグ回路間を循環する循環電流に基づいて生成され、前記第２の制御信号は、前記循環電流に基づかずに生成される、請求項２に記載の電力変換装置。
  4. 　前記少なくとも１つの第１の変換器セルは、フルブリッジ型の変換器セルであり、
    　前記コンデンサの第１端に接続される第１の半導体スイッチング素子および第２の半導体スイッチング素子と、
    　前記コンデンサの第２端に接続される第３の半導体スイッチング素子および第４の半導体スイッチング素子とを含み、
    　前記第１の半導体スイッチング素子および前記第３の半導体スイッチング素子は、前記第１の制御信号によってスイッチング制御され、
    　前記第２の半導体スイッチング素子および前記第４の半導体スイッチング素子は、前記第１の制御信号とは周波数が同一または異なる第３の制御信号によってスイッチング制御される、請求項１～３のいずれか１項に記載の電力変換装置。
  5. 　前記第１の制御信号と前記第３の制御信号とは、互いに異なる電圧指令値に基づいて生成される、請求項４に記載の電力変換装置。
  6. 　前記第１の制御信号は、前記複数のレグ回路間を循環する循環電流に基づいて生成され、前記第３の制御信号は、前記少なくとも１つの第１の変換器セルのコンデンサ電圧に基づいて生成される、請求項５に記載の電力変換装置。
  7. 　前記少なくとも１つの第１の変換器セルの種類と前記複数の第２の変換器セルの種類とは、ハーフブリッジ型、混合型、およびフルブリッジ型のうちの同じ種類である、請求項１～３のいずれか１項に記載の電力変換装置。
  8. 　前記少なくとも１つの第１の変換器セルの種類と前記複数の第２の変換器セルの種類とは、ハーフブリッジ型、混合型、およびフルブリッジ型のうちの異なる種類である、請求項１～３のいずれか１項に記載の電力変換装置。
  9. 　前記第１の制御信号の周波数は、前記交流回路の基本周波数の４倍より大きい、請求項１～８のいずれか１項に記載の電力変換装置。
  10. 　前記第２の制御信号の周波数は、前記交流回路の基本周波数の３倍よりも大きく、４倍よりも小さい、請求項９に記載の電力変換装置。
  11. 　直流回路と交流回路との間で電力変換を行う電力変換装置であって、
    　第１の直流端子と第２の直流端子との間に互いに並列に接続され、前記交流回路と電気的に接続される複数のレグ回路を備え、
    　前記複数のレグ回路の各々は、
    　少なくとも１つの第１の変換器セルと、
    　前記少なくとも１つの第１の変換器セルを除く複数の第２の変換器セルとを含み、
    　前記少なくとも１つの第１の変換器セルおよび前記複数の第２の変換器セルの各々は、コンデンサおよび複数の半導体スイッチング素子を含み、
    　前記電力変換装置は、さらに、
    　前記少なくとも１つの第１の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第１の制御信号を、第１の電圧指令値に基づいて生成する第１の制御部と、
    　前記複数の第２の変換器セルに含まれる半導体スイッチング素子をスイッチング制御する第２の制御信号を、第２の電圧指令値に基づいて生成する第２の制御部とを備え、
    　前記第１の電圧指令値の演算周期は、前記第２の電圧指令値の演算周期よりも短い、電力変換装置。
  12. 　前記第１の制御部と前記第２の制御部とは別個のハードウェアによって構成される、請求項１１に記載の電力変換装置。
  13. 　前記第１の制御部の演算能力は、前記第２の制御部の演算能力よりも高い、請求項１２に記載の電力変換装置。
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