WO2019127724A1 - 薄膜晶体管的制作方法及阵列基板的制作方法 - Google Patents

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    • H10P76/204—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising organic materials of organic photoresist masks

Definitions

  • the invention relates to the technical field of manufacturing liquid crystal displays, and in particular to a method for fabricating a thin film transistor and a method for fabricating an array substrate based on the method for fabricating the thin film transistor.
  • the copper process is a common process in the current large-size liquid crystal panel products.
  • the 4Mask process is often used.
  • the 4Mask process there is a process in which the copper side is exposed to a dry gas atmosphere, thereby forming a process. Copper compounds affect the next etching process, forming unusual taper angles and jagged data lines that affect step coverage.
  • the 4Mask process in the prior art is generally: first wet etching, then dry etching, then wet etching, and finally dry etching to obtain data lines and source and drain electrodes.
  • the schematic diagram of the structure after the first wet etching is shown in Fig. 1; the schematic diagram of the pattern after the second dry etching is shown in Fig. 2, and the scanning electron micrograph (SEM) is shown in Fig. 3.
  • SEM scanning electron micrograph
  • the copper is The sidewall will react with the gas in the dry etching such as SF 6 /Cl 2 to form the copper compound layer 1b;
  • the schematic diagram of the third wet etching pattern is shown in FIG. 4, and the scanning electron microscope image is as shown in FIG.
  • FIG. 6 the schematic structure of the pattern after the fourth dry etching is as shown in FIG. 6.
  • Fig. 1 Fig. 2, Fig. 4, Fig. 6, 11 denotes a substrate, 12 denotes a gate, 13 denotes a gate insulating layer, 14 denotes an active layer, 15a denotes a data line precursor, 15 denotes a data line, 16a
  • the source drain precursor is shown, 161 represents the source, 162 represents the drain, 163 represents the channel formed between the source 161 and the drain 162, and 1a represents the photoresist.
  • the present invention provides a method for fabricating a thin film transistor, which is formed by designing a data line material layer having a large line width when etching a data line and a source drain.
  • the source and drain material film layers are combined with a halftone mask method to form the photoresist layer, thereby avoiding the sawtooth side caused by dry etching during data line and source and drain formation.
  • a method of fabricating a thin film transistor comprising the steps of:
  • step S2 includes the following steps:
  • the thickness at the edge of the photoresist layer on the film layer of the data line material is less than the thickness at the center, the width at the center of the photoresist layer on the film layer of the data line material and the width of the pre-formed data line
  • the thickness at the edge and the center of the photoresist layer on the source/drain material film layer is smaller than the thickness between the edge and the center, and the photoresist layer on the source/drain material film layer
  • the width at the center extending to the edge is equivalent to the edge spacing of the preformed source and drain;
  • a width at a center of the photoresist layer on the data line material film layer is smaller than a width of the data line material film layer, and a photoresist on the source/drain material film layer The width at the center of the layer extending to the edge is less than the width of the source/drain material film layer.
  • step S24 is:
  • the photoresist layer is completely removed, and the back channel is formed between the source and the drain, and the Thin film transistor.
  • the etching liquid is copper acid.
  • the etching gas is SF 6 /Cl 2 .
  • the ashing gas is O 2 .
  • Another object of the present invention is to provide a method of fabricating an array substrate comprising at least the method of fabricating a thin film transistor as described above.
  • the invention forms a photoresist layer by designing a data line material film layer and a source/drain material film layer with a large line width, and combining a halftone mask method to form a photoresist layer, thereby being dried once after being etched by a 4Mask process.
  • the etching of the copper compound layer formed on the surface of the copper film does not affect the shape of the data lines and the source and drain electrodes, that is, the data line and the prior art are effectively avoided.
  • the sawtooth side of the source and drain improves the copper data line and the side of the source and drain to dry foreign matter, forming a normal taper angle and improving step coverage.
  • FIG. 1 is a schematic structural view of a first wet etching process in a prior art 4Mask process
  • FIG. 2 is a schematic structural view of a second dry etching process in the prior art 4Mask process
  • FIG. 4 is a schematic structural view of a third wet etching process in a prior art 4Mask process
  • Figure 5 is a SEM picture of the third wet etching process in the prior art 4Mask process
  • FIG. 6 is a schematic structural view of a fourth dry etching process in the prior art 4Mask process
  • FIG. 7 is a flow chart showing the steps of a method of fabricating a thin film transistor according to Embodiment 1 of the present invention.
  • Fig. 7 is a flow chart showing the steps of a method of fabricating a thin film transistor according to the present embodiment.
  • the method of fabricating the thin film transistor according to the present embodiment includes the following steps:
  • step Q1 the gate electrode 22, the gate insulating layer 23, and the active layer 24 are sequentially formed on the substrate 21; as shown in FIG.
  • the substrate 21 may be a glass substrate or the like
  • the material of the gate electrode 22 may be a Mo/Cu laminate material or a Ti/Mo/Cu laminate material
  • the material of the gate insulating layer 23 may be SiN x ; preferably, if The material of the gate 22 is a Mo/Cu laminated material, and the thickness of the Mo layer is generally controlled to be The thickness of the Cu layer is At the same time, the thickness of the gate insulating layer 23 is preferably controlled to
  • the gate electrode 22 can be formed by a process such as coating/exposure/development/wet etching/stripping.
  • the active layer 24 is typically deposited on the gate insulating layer 23 by a PECVD method to a thickness of Obtained from amorphous silicon and doped amorphous silicon.
  • step Q2 a data line material film layer 25a is formed on the gate insulating layer 23, and a source/drain material film layer 26a is formed on the active layer 24; as shown in FIG.
  • the data line material film layer 25a and the source/drain material film layer 26a are integrally formed; thus, generally obtained by depositing a layer of Mo/Cu laminate material or Ti/Mo/Cu layer material by physical sputtering, Correspondingly, the data line material film layer 25a is formed on the gate insulating layer 23, and the source/drain material film layer 26a is formed correspondingly on the active layer 24.
  • the thickness of the Mo layer is generally controlled to be The thickness of the Cu layer is Just fine.
  • step Q3 a photoresist film layer 2a is formed on both the data line material film layer 25a and the source/drain material film layer 26a; as shown in FIG.
  • the material of the photoresist film layer 2a is preferably a negative photoresist, hereinafter referred to as a PR paste.
  • step Q4 the photoresist film layer 2a is etched by a halftone mask method to form a photoresist layer 2b, and a first etched substrate is obtained; as shown in FIG.
  • the photoresist layer 2b as shown in FIG. 11 is obtained by a halftone mask method in combination with a coating/exposure/development process; see FIG. 12, the photoresist layer 2b on the data line material film layer 25a.
  • the thickness at the edge is smaller than the thickness at the center thereof, and the width of the L1 at the center of the photoresist layer 2b on the data line material film layer 25a is equivalent to the width of the pre-formed data line, and the light on the source/drain material film layer 26a
  • the thickness at the edge and the center of the resist layer 2b is smaller than the thickness between the edge and the center, and the width L3 at the center of the photoresist layer 2b on the source/drain material film layer 26a extends to the edge and the pre-formed
  • the edge spacing of the source and drain is equivalent.
  • the edge of the photoresist layer 2b on the data line material film layer 25a refers to the thin portion of the photoresist layer 2b, and the center portion refers to the thick portion;
  • the edge refers to the thinner outer side, the center refers to the thinner portion of the middle "pit", and the edge between the center and the center means "convex" From the thicker part.
  • the width L1 at the center of the photoresist layer 2b on the control data line material film layer 25a is smaller than the width L2 of the data line material film layer 25a, and the source/drain material film layer 26a
  • the width L3 at the center of the upper photoresist layer 2b extending to the edge is smaller than the width L4 of the source/drain material film layer 26b.
  • step Q5 the first etched substrate is etched by a 4Mask process, the data line 25 is formed on the gate insulating layer 23, the source 261 and the drain 262 are formed on the active layer 24, and the source 261 and the drain are formed.
  • a back channel 263 is formed between 262 to obtain a thin film transistor.
  • the 4Mask process is: first, the first etching substrate is sequentially subjected to wet etching and dry etching, and the surface of the data line material film layer 25a and the surface of the source/drain material film layer 26a are formed.
  • the copper compound layer 2c obtains a second etched substrate; as shown in FIG.
  • surface means a surface on which the data line material film layer 25a and the source/drain material film layer 26a are not covered by the photoresist layer 2b, that is, the side walls of the data line material film layer 25a and the source/drain material film layer 26a.
  • ashing photoresist and a second wet etching are sequentially performed on the second etched substrate, a data line 25 is formed on the gate insulating layer 23, and a source 261 and a drain 262 are formed on the active layer 24.
  • the third etched substrate as shown in FIGS. 14 and 15.
  • the thinner edge of the photoresist layer 2b on the data line material film layer 25a can be removed while leaving a thicker center; and the source and drain material film The thinner edge and the center of the photoresist layer 2b on the layer 26a can be removed while retaining a thicker portion therebetween.
  • the third etching substrate is sequentially subjected to secondary dry etching and secondary ashing photoresist, the photoresist layer 2b is completely removed, and a back channel 263 is formed between the source 261 and the drain 262 to obtain a thin film.
  • Transistor as shown in Figure 16.
  • the etching liquid is copper acid; in the above one dry etching and the second dry etching, the etching gas is SF 6 /Cl 2 ; In the above primary ashing photoresist and secondary ashing photoresist, the ashing gas is O 2 .
  • the process parameters and the like involved in the above 4Mask process are not described herein again, and those skilled in the art can refer to the prior art.
  • the photoresist layer 2b is formed by designing the data line material film layer 25a and the source/drain material film layer 26a having a large line width, and in combination with the halftone mask method, when subsequently etched by the 4Mask process.
  • the copper compound layer 2c formed on the surface of the copper film (the data line material film layer 25a and the source/drain material film layer 26a) by one dry etching does not affect the shape of the data line 25 and the source and drain electrodes 26, that is, effective
  • the sawtooth sides of the data lines and the source and drain electrodes in the prior art are avoided, and the copper data lines 25 and the source and drain electrodes 26 are dry-cut foreign matter, forming a normal taper angle and improving step coverage.
  • the embodiment provides a method for fabricating an array substrate, which comprises the fabrication of a thin film transistor and the fabrication of a pixel electrode connected to the thin film transistor.
  • the method for fabricating the thin film transistor is as described in the first embodiment.
  • the manufacturing method of other components can be referred to the prior art, and will not be described here.
  • an insulating protective layer is first formed on the thin film transistor, and a via structure is formed on the insulating protective layer, and then through physical sputtering.
  • a transparent conductive material such as ITO is deposited to form a pixel electrode or the like.

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种薄膜晶体管的制作方法和基于上述薄膜晶体管的制作方法来制作阵列基板的方法，其中数据线(25)和源漏极(261,262)的制作方法具体为：S21、分别制作数据线材料膜层(25a)和源漏极材料膜层(26a)；S22、制作光阻材料膜层(2a)；S23、采用半色调掩膜法刻蚀光阻材料膜层(2a)形成光阻层(2b)，获得第一蚀刻基板；S24、采用4Mask工艺刻蚀第一蚀刻基板，在栅极绝缘层(23)上形成数据线(25)，在有源层(24)上形成源漏极(261,262)，在源漏极(261,262)间形成背沟道(263)，获得薄膜晶体管。该制作方法通过设计线宽较大的数据线材料膜层(25a)和源漏极材料膜层(26a)，并结合半色调掩膜法形成光阻层(2a)，可有效避免数据线(25)和源漏极(261,262)的锯齿侧边，改善了铜质的数据线(25)和源漏极(261,262)的侧边干刻异物，形成正常taper角，改善了台阶覆盖性。

Description

薄膜晶体管的制作方法及阵列基板的制作方法 技术领域
本发明液晶显示器制造技术领域，具体来讲，涉及一种薄膜晶体管的制作方法，以及基于该薄膜晶体管的制作方法来制作阵列基板的方法。
背景技术
铜制程为目前液晶面板大尺寸产品中的常用工艺，为降低阵列工艺的成本，常会搭配4Mask工艺，但搭配使用4Mask工艺时，会存在铜的侧面暴露在干刻气体氛围下的制程，从而形成铜的化合物，影响下一步的蚀刻过程，形成异常taper角和锯齿状数据线，影响台阶覆盖性。
具体来讲，现有技术中的4Mask工艺一般为：先一道湿刻，再一道干刻，再一道湿刻，最后一道干刻，以获得数据线和源漏极。第一道湿刻后图案的结构示意图如图1所示；第二道干刻后图案的结构示意图如图2所示，扫描电镜图(SEM)如图3所示，可以看出，铜的侧壁会与干刻中的气体如SF 6/Cl 2等反应，生成铜化合物层1b；第三道湿刻后图案的结构示意图如图4所示，扫描电镜图如图5所示，可以看出，上述形成的铜化合物层的存在，会极大地影响到下一步铜的湿刻，最终形成锯齿状的侧边；第四道干刻后图案的结构示意图如图6所示。在图1、图2、图4、图6中，11表示衬底，12表示栅极，13表示栅极绝缘层，14表示有源层，15a表示数据线前驱体，15表示数据线，16a表示源漏极前驱体，161表示源极，162表示漏极，163表示形成于源极161和漏极162之间的沟道，1a表示光阻。
综上可以看出，基于目前4Mask工艺的局限性，极大地影响了台阶覆盖性和良率。
发明内容
为解决上述现有技术存在的问题，本发明提供了一种薄膜晶体管的制作方法，该制作方法在刻蚀形成数据线和源漏极时，通过设计线宽较大的数据线材料膜层和源漏极材料膜层，并结合半色调掩膜法来形成光阻层，从而避免数据线和源漏极形成过程中由于干法刻蚀所引起锯齿侧边。
为了达到上述发明目的，本发明采用了如下的技术方案：
一种薄膜晶体管的制作方法，包括步骤：
S1、在衬底上依次制作栅极、栅极绝缘层和有源层；
S2、在所述栅极绝缘层上制作数据线，在所述有源层上制作源漏极，并刻蚀所述源漏极间的有源层以形成背沟道，获得薄膜晶体管；
所述步骤S2的具体方法包括下述步骤：
S21、在所述栅极绝缘层上制作数据线材料膜层，在所述有源层上制作源漏极材料膜层；
S22、在所述数据线材料膜层和所述源漏极材料膜层上均制作光阻材料膜层；
S23、采用半色调掩膜法刻蚀所述光阻材料膜层，形成光阻层，获得第一蚀刻基板；
其中，所述数据线材料膜层上的光阻层的边缘处的厚度小于中心处的厚度，所述数据线材料膜层上的光阻层的中心处的宽度与预形成的数据线的宽度相当；并且所述源漏极材料膜层上的光阻层的边缘处和中心处的厚度均小于边缘处与中心处之间的厚度，所述源漏极材料膜层上的光阻层的中心处延伸至边缘处的宽度与预形成的源漏极的边缘间距相当；
S24、采用4Mask工艺刻蚀所述第一蚀刻基板，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，在所述源漏极间形成所述背沟道，获得所述薄膜晶体管。
进一步地，在所述步骤S23中，所述数据线材料膜层上的光阻层的中心处的宽度小于所述数据线材料膜层的宽度，所述源漏极材料膜 层上的光阻层的中心处延伸至边缘处的宽度小于所述源漏极材料膜层的宽度。
进一步地，所述步骤S24的具体方法为：
对所述第一蚀刻基板依次进行一次湿法刻蚀和一次干法刻蚀，所述数据线材料膜层的表面和所述源漏极材料膜层的表面均形成铜化合物层，获得第二蚀刻基板；
对所述第二蚀刻基板依次进行一次灰化光阻和二次湿法刻蚀，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，获得第三蚀刻基板；
对所述第三蚀刻基板依次进行二次干法刻蚀和二次灰化光阻，所述光阻层被完全去除，并且在所述源漏极间形成所述背沟道，获得所述薄膜晶体管。
进一步地，在所述一次湿法刻蚀和所述二次湿法刻蚀中，刻蚀液为铜酸。
进一步地，在所述一次干法刻蚀和所述二次干法刻蚀中，刻蚀气体为SF 6/Cl 2。
进一步地，在所述一次灰化光阻和所述二次灰化光阻中，灰化气体为O 2。
本发明的另一目的在于提供一种阵列基板的制作方法，至少包括如上任一所述的薄膜晶体管的制作方法。
本发明通过设计线宽较大的数据线材料膜层和源漏极材料膜层，并结合半色调掩膜法来形成光阻层，由此，当后续采用4Mask工艺刻蚀时，经一次干法刻蚀形成在铜膜(数据线材料膜层和源漏极材料膜层)表面的铜化合物层则不会影响数据线和源漏极的形状，即有效避免了现有技术中数据线和源漏极的锯齿侧边，改善了铜质的数据线和源漏极的侧边干刻异物，形成正常taper角，改善了台阶覆盖性。
附图说明
通过结合附图进行的以下描述，本发明的实施例的上述和其它方 面、特点和优点将变得更加清楚，附图中：
图1是现有技术4Mask工艺中第一道湿刻工艺后的结构示意图；
图2是现有技术4Mask工艺中第二道干刻工艺后的结构示意图；
图3是现有技术4Mask工艺中第二道干刻工艺后的SEM图片；
图4是现有技术4Mask工艺中第三道湿刻工艺后的结构示意图；
图5是现有技术4Mask工艺中第三道湿刻工艺后的SEM图片；
图6是现有技术4Mask工艺中第四道干刻工艺后的结构示意图；
图7是根据本发明的实施例1的薄膜晶体管的制作方法的步骤流程图；
图8-图16是根据本发明的实施例1的薄膜晶体管的制作方法的工艺流程图。
具体实施方式
以下，将参照附图来详细描述本发明的实施例。然而，可以以许多不同的形式来实施本发明，并且本发明不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。在附图中，为了清楚起见，可以夸大元件的形状和尺寸，并且相同的标号将始终被用于表示相同或相似的元件。
将理解的是，尽管在这里可使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开来。
实施例1
图7是根据本实施例的薄膜晶体管的制作方法的步骤流程图。
具体参照图7，根据本实施例的薄膜晶体管的制作方法包括下述步骤：
在步骤Q1中，在衬底21上依次制作栅极22、栅极绝缘层23和有源层24；如图8所示。
衬底21的选择及在其上制作栅极22、栅极绝缘层23以及有源层24的材料选择及工艺，此处不再赘述，本领域技术人员参照现有技术即可.
如衬底21可选用玻璃衬底等，栅极22的材料可以是Mo/Cu叠层材料或Ti/Mo/Cu叠层材料，栅极绝缘层23的材料可以是SiN x；优选地，若栅极22的材料为Mo/Cu叠层材料，一般控制Mo层的厚度为
Figure PCTCN2018073093-appb-000001
Cu层的厚度为
Figure PCTCN2018073093-appb-000002
同时栅极绝缘层23的厚度优选控制为
Figure PCTCN2018073093-appb-000003
一般地，可通过涂布/曝光/显影/湿法蚀刻/剥离等工艺来制作形成栅极22。
有源层24一般通过PECVD法在栅极绝缘层23上沉淀一层厚度为
Figure PCTCN2018073093-appb-000004
的非晶硅和掺杂非晶硅而获得。
在步骤Q2中，在栅极绝缘层23上制作数据线材料膜层25a，在有源层24上制作源漏极材料膜层26a；如图9所示。
一般地，数据线材料膜层25a和源漏极材料膜层26a一体形成即可；如此，一般通过物理溅射沉淀一层Mo/Cu叠层材料或Ti/Mo/Cu叠层材料而获得，对应形成在栅极绝缘层23上的即为数据线材料膜层25a，而对应形成在有源层24上的即为源漏极材料膜层26a。
优选地，若数据线材料膜层25a和源漏极材料膜层26a的材料为Mo/Cu叠层材料，一般控制Mo层的厚度为
Figure PCTCN2018073093-appb-000005
Cu层的厚度为
Figure PCTCN2018073093-appb-000006
即可。
在步骤Q3中，在数据线材料膜层25a和源漏极材料膜层26a上均制作光阻材料膜层2a；如图10所示。
光阻材料膜层2a的材料优选为负性光刻胶，以下简称PR胶。
在步骤Q4中，采用半色调掩膜法刻蚀光阻材料膜层2a，形成光阻层2b，获得第一蚀刻基板；如图11所示。
具体来讲，通过半色调掩膜法结合涂布/曝光/显影工艺来获得如 图11中所示的光阻层2b；具体参见图12，数据线材料膜层25a上的光阻层2b的边缘处的厚度小于其中心处的厚度，数据线材料膜层25a上的光阻层2b的中心处L1的宽度与预形成的数据线的宽度相当，而源漏极材料膜层26a上的光阻层2b的边缘处和中心处的厚度均小于边缘处与中心处之间的厚度，源漏极材料膜层26a上的光阻层2b的中心处延伸至边缘处的宽度L3与预形成的源漏极的边缘间距相当。
从图12中可以看出，数据线材料膜层25a上的光阻层2b的边缘处即指此处光阻层2b的较薄处，而中心处即指较厚处；而在源漏极材料膜层26a上的光阻层2b中，边缘处即指外侧较薄处，中心处指中间“凹坑”的较薄处，而边缘处与中心处之间即指二者之间“凸起”的较厚处。
优选地，为了获得更好的刻蚀效果，控制数据线材料膜层25a上的光阻层2b的中心处的宽度L1小于数据线材料膜层25a的宽度L2，且源漏极材料膜层26a上的光阻层2b的中心处延伸至边缘处的宽度L3小于源漏极材料膜层26b的宽度L4。
在步骤Q5中，采用4Mask工艺刻蚀第一蚀刻基板，在栅极绝缘层23上形成数据线25，在有源层24上形成源极261和漏极262，并在源级261和漏极262之间形成背沟道263，获得薄膜晶体管。
具体来讲，该4Mask工艺为：首先，对第一蚀刻基板依次进行一次湿法刻蚀和一次干法刻蚀，数据线材料膜层25a的表面和源漏极材料膜层26a的表面均形成铜化合物层2c，获得第二蚀刻基板；如图13所示。
此处“表面”是指数据线材料膜层25a和源漏极材料膜层26a未被光阻层2b覆盖遮挡的表面，即数据线材料膜层25a和源漏极材料膜层26a的侧壁。
其次，对第二蚀刻基板依次进行一次灰化光阻和二次湿法刻蚀，在栅极绝缘层23上形成数据线25，在有源层24上形成源极261和漏极262，获得第三蚀刻基板；如图14和图15所示。
由于上述光阻层2b的特殊形状，由此数据线材料膜层25a上的 光阻层2b中厚度较薄的边缘处即可被去除，而保留较厚的中心处；而源漏极材料膜层26a上的光阻层2b中厚度较薄的边缘处和中心处即可被去除，而保留二者之间的较厚处。
最后，对第三蚀刻基板依次进行二次干法刻蚀和二次灰化光阻，光阻层2b被完全去除，并且在源极261和漏极262之间形成背沟道263，获得薄膜晶体管；如图16所示。
在上述一次湿法刻蚀和二次湿法刻蚀中，刻蚀液为铜酸；在上述一次干法刻蚀和二次干法刻蚀中，刻蚀气体为SF 6/Cl 2；在上述一次灰化光阻和二次灰化光阻中，灰化气体为O 2。上述4Mask工艺中涉及工艺参数等此处不再赘述，本领域技术人员参照现有技术即可。
如此，本实施例即通过设计线宽较大的数据线材料膜层25a和源漏极材料膜层26a，并结合半色调掩膜法来形成光阻层2b，当后续采用4Mask工艺刻蚀时，经一次干法刻蚀形成在铜膜(数据线材料膜层25a和源漏极材料膜层26a)表面的铜化合物层2c则不会影响数据线25和源漏极26的形状，即有效避免了现有技术中数据线和源漏极的锯齿侧边，改善了铜质的数据线25和源漏极26的侧边干刻异物，形成正常taper角，改善了台阶覆盖性。
实施例2
本实施例提供了一种阵列基板的制作方法，其包括薄膜晶体管的制作以及连接在薄膜晶体管上的像素电极等元件的制作；其中，薄膜晶体管的制作方法参照实施例1中所述，薄膜晶体管以外其他元件的制作方法参照现有技术即可，此处不再赘述，如在薄膜晶体管上先制作一层绝缘保护层，再在绝缘保护层上开孔制作过孔结构，然后通过物理溅射沉淀一层ITO等透明导电材料形成像素电极等。
虽然已经参照特定实施例示出并描述了本发明，但是本领域的技术人员将理解：在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可在此进行形式和细节上的各种变化。

Claims (20)

  1. 一种薄膜晶体管的制作方法，包括步骤：
    S1、在衬底上依次制作栅极、栅极绝缘层和有源层；
    S2、在所述栅极绝缘层上制作数据线，在所述有源层上制作源漏极，并刻蚀所述源漏极间的有源层以形成背沟道，获得薄膜晶体管；
    其中，所述步骤S2的具体方法包括下述步骤：
    S21、在所述栅极绝缘层上制作数据线材料膜层，在所述有源层上制作源漏极材料膜层；
    S22、在所述数据线材料膜层和所述源漏极材料膜层上均制作光阻材料膜层；
    S23、采用半色调掩膜法刻蚀所述光阻材料膜层，形成光阻层，获得第一蚀刻基板；
    其中，所述数据线材料膜层上的光阻层的边缘处的厚度小于中心处的厚度，所述数据线材料膜层上的光阻层的中心处的宽度与预形成的数据线的宽度相当；并且所述源漏极材料膜层上的光阻层的边缘处和中心处的厚度均小于边缘处与中心处之间的厚度，所述源漏极材料膜层上的光阻层的中心处延伸至边缘处的宽度与预形成的源漏极的边缘间距相当；
    S24、采用4 Mask工艺刻蚀所述第一蚀刻基板，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，在所述源漏极间形成所述背沟道，获得所述薄膜晶体管。
  2. 根据权利要求1所述的制作方法，其中，在所述步骤S23中，所述数据线材料膜层上的光阻层的中心处的宽度小于所述数据线材料膜层的宽度，所述源漏极材料膜层上的光阻层的中心处延伸至边缘处的宽度小于所述源漏极材料膜层的宽度。
  3. 根据权利要求1所述的制作方法，其中，所述步骤S24的具体方法为：
    对所述第一蚀刻基板依次进行一次湿法刻蚀和一次干法刻蚀，所述数据线材料膜层的表面和所述源漏极材料膜层的表面均形成铜化合物层，获得第二蚀刻基板；
    对所述第二蚀刻基板依次进行一次灰化光阻和二次湿法刻蚀，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，获得第三蚀刻基板；
    对所述第三蚀刻基板依次进行二次干法刻蚀和二次灰化光阻，所述光阻层被完全去除，并且在所述源漏极间形成所述背沟道，获得所述薄膜晶体管。
  4. 根据权利要求3所述的制作方法，其中，在所述一次湿法刻蚀和所述二次湿法刻蚀中，刻蚀液为铜酸。
  5. 根据权利要求3所述的制作方法，其中，在所述一次干法刻蚀和所述二次干法刻蚀中，刻蚀气体为SF 6/Cl 2。
  6. 根据权利要求3所述的制作方法，其中，在所述一次灰化光阻和所述二次灰化光阻中，灰化气体为O 2。
  7. 根据权利要求2所述的制作方法，其中，所述步骤S24的具体方法为：
    对所述第一蚀刻基板依次进行一次湿法刻蚀和一次干法刻蚀，所述数据线材料膜层的表面和所述源漏极材料膜层的表面均形成铜化合物层，获得第二蚀刻基板；
    对所述第二蚀刻基板依次进行一次灰化光阻和二次湿法刻蚀，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，获得第三蚀刻基板；
    对所述第三蚀刻基板依次进行二次干法刻蚀和二次灰化光阻，所述光阻层被完全去除，并且在所述源漏极间形成所述背沟道，获得所述薄膜晶体管。
  8. 根据权利要求7所述的制作方法，其中，在所述一次湿法刻蚀和所述二次湿法刻蚀中，刻蚀液为铜酸。
  9. 根据权利要求7所述的制作方法，其中，在所述一次干法刻蚀和所述二次干法刻蚀中，刻蚀气体为SF 6/Cl 2。
  10. 根据权利要求7所述的制作方法，其中，在所述一次灰化光阻和所述二次灰化光阻中，灰化气体为O 2。
  11. 一种阵列基板的制作方法，其中，至少包括薄膜晶体管的制作方法；其中，所述薄膜晶体管的制作方法包括步骤：
    Q1、在衬底上依次制作栅极、栅极绝缘层和有源层；
    Q2、在所述栅极绝缘层上制作数据线，在所述有源层上制作源漏极，并刻蚀所述源漏极间的有源层以形成背沟道，获得薄膜晶体管；
    所述步骤Q2的具体方法包括下述步骤：
    Q21、在所述栅极绝缘层上制作数据线材料膜层，在所述有源层上制作源漏极材料膜层；
    Q22、在所述数据线材料膜层和所述源漏极材料膜层上均制作光阻材料膜层；
    Q23、采用半色调掩膜法刻蚀所述光阻材料膜层，形成光阻层，获得第一蚀刻基板；
    其中，所述数据线材料膜层上的光阻层的边缘处的厚度小于中心处的厚度，所述数据线材料膜层上的光阻层的中心处的宽度与预形成的数据线的宽度相当；并且所述源漏极材料膜层上的光阻层的边缘处和中心处的厚度均小于边缘处与中心处之间的厚度，所述源漏极材料膜层上的光阻层的中心处延伸至边缘处的宽度与预形成的源漏极的边缘间距相当；
    Q24、采用4 Mask工艺刻蚀所述第一蚀刻基板，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，在所述源漏极间形成所述背沟道，获得所述薄膜晶体管。
  12. 根据权利要求11所述的制作方法，其中，在所述步骤S23中，所述数据线材料膜层上的光阻层的中心处的宽度小于所述数据线材料膜层的宽度，所述源漏极材料膜层上的光阻层的中心处延伸至边 缘处的宽度小于所述源漏极材料膜层的宽度。
  13. 根据权利要求11所述的制作方法，其中，所述步骤S24的具体方法为：
    对所述第一蚀刻基板依次进行一次湿法刻蚀和一次干法刻蚀，所述数据线材料膜层的表面和所述源漏极材料膜层的表面均形成铜化合物层，获得第二蚀刻基板；
    对所述第二蚀刻基板依次进行一次灰化光阻和二次湿法刻蚀，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，获得第三蚀刻基板；
    对所述第三蚀刻基板依次进行二次干法刻蚀和二次灰化光阻，所述光阻层被完全去除，并且在所述源漏极间形成所述背沟道，获得所述薄膜晶体管。
  14. 根据权利要求13所述的制作方法，其中，在所述一次湿法刻蚀和所述二次湿法刻蚀中，刻蚀液为铜酸。
  15. 根据权利要求13所述的制作方法，其中，在所述一次干法刻蚀和所述二次干法刻蚀中，刻蚀气体为SF 6/Cl 2。
  16. 根据权利要求13所述的制作方法，其中，在所述一次灰化光阻和所述二次灰化光阻中，灰化气体为O 2。
  17. 根据权利要求12所述的制作方法，其中，所述步骤S24的具体方法为：
    对所述第一蚀刻基板依次进行一次湿法刻蚀和一次干法刻蚀，所述数据线材料膜层的表面和所述源漏极材料膜层的表面均形成铜化合物层，获得第二蚀刻基板；
    对所述第二蚀刻基板依次进行一次灰化光阻和二次湿法刻蚀，在所述栅极绝缘层上形成所述数据线，在所述有源层上形成所述源漏极，获得第三蚀刻基板；
    对所述第三蚀刻基板依次进行二次干法刻蚀和二次灰化光阻，所述光阻层被完全去除，并且在所述源漏极间形成所述背沟道，获得所 述薄膜晶体管。
  18. 根据权利要求17所述的制作方法，其中，在所述一次湿法刻蚀和所述二次湿法刻蚀中，刻蚀液为铜酸。
  19. 根据权利要求17所述的制作方法，其中，在所述一次干法刻蚀和所述二次干法刻蚀中，刻蚀气体为SF 6/Cl 2。
  20. 根据权利要求17所述的制作方法，其中，在所述一次灰化光阻和所述二次灰化光阻中，灰化气体为O 2。
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