WO2018207614A1 - 電源回路 - Google Patents

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正寛 一橋
絢哉 近藤
和将 西村
翔 光石
登志夫 鈴木
信彦 執行
片倉　雅幸
元康 矢野
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • This technology relates to power supply circuits.
  • the output voltage of the charge pump circuit is divided into a predetermined ratio by a voltage dividing circuit using resistance and / or capacitance division, and an operational amplifier output corresponding to the difference between the divided voltage and the reference voltage is input to the charge pump circuit. It was the composition used as.
  • JP 2014-147044 A Japanese Patent Laying-Open No. 2015-171213
  • the operational amplifier since the first pole is determined by the external capacitance unit, the operational amplifier needs to be designed in a wide band when stability is a priority. However, there is an essential trade-off that the noise performance deteriorates as the operational amplifier is designed to have a wider bandwidth. In the first place, a circuit using an operational amplifier is not suitable for low voltage operation.
  • a general class A operational amplifier is easy to design, but has a problem that power efficiency is very poor.
  • high-efficiency operational amplifiers have problems that low voltage operation is difficult and design difficulty is high. Therefore, it is very difficult to eliminate the trade-off between current consumption and low voltage characteristics in the operational amplifier driving.
  • the present technology has been made in view of the above problems, and an object thereof is to realize a charge pump circuit that solves a fundamental problem of a feedback system of a voltage feedback type charge pump circuit.
  • One aspect of the present technology includes a charge pump circuit, a feedback circuit that feeds back an output of the charge pump circuit to an input, a first current source that supplies a constant current to the feedback circuit, and an intermediate part of the feedback circuit.
  • a MOS transistor element provided in the feedback circuit, a resistance element interposed closer to the output of the charge pump circuit than the MOS transistor element in the feedback circuit, and a bias for applying a constant voltage to the control terminal of the MOS transistor element
  • a power supply circuit comprising: a circuit; and a control unit that controls a value of a constant current that the first current source passes through the feedback circuit.
  • FIG. 1 is a diagram illustrating a power supply circuit according to the present embodiment.
  • the power supply circuit 100 according to the present embodiment is a current feedback charge pump circuit that generates an output voltage obtained by stepping down an input voltage, and includes a charge pump circuit 10, a feedback circuit 20, and a control unit 30.
  • the feedback circuit 20 forms a feedback path P that connects the output unit 12 of the charge pump circuit 10 and the input unit 11 of the charge pump circuit 10.
  • the feedback path P of the feedback circuit 20 includes a first node N1 connected to the input unit 11 of the charge pump circuit 10, a third node N3 connected to the output unit 12 of the charge pump circuit 10, and a first node N1. And a second node N2 provided between the third nodes N3.
  • the charge pump circuit 10 includes a charge / discharge voltage used for charging / discharging the capacitor CP that holds the charge pump charge, an oscillation signal for switching on / off of a switch element that switches a charge / discharge direction to the capacitor CP, And outputs a voltage corresponding to the charge / discharge voltage and the oscillation signal.
  • the charge / discharge voltage and the oscillation signal input to the charge pump circuit 10 are collectively referred to as a CP control signal.
  • the charge pump circuit 10 is appropriately supplied with a reference voltage used for charging / discharging the capacitor CP from an arbitrary bias source as necessary.
  • the charge / discharge voltage is input from the feedback circuit 20 and the clock signal CK supplied from the outside is input as an oscillation signal.
  • the charge pump circuit 10 outputs a voltage corresponding to the CP control signal to the output pad 13 as the output voltage Vout.
  • An external capacitor Cex is connected to the output pad 13.
  • the feedback circuit 20 autonomously adjusts the voltage relationship of each node from the first node N1> the second node N2 (constant voltage)> the third node N3.
  • the feedback circuit 20 autonomously adjusts the output voltage Vout between the first node N1 and the second node N2 so that the second voltage V2 of the second node N2 becomes a constant voltage (for example, 0 V). It has a working voltage regulator circuit 40.
  • the voltage adjustment circuit 40 includes, for example, a current source 41, a MOS transistor element 42, and a bias circuit 43.
  • the current source 41 is provided between the first node N1 and the high potential side constant voltage source VDD, and generates a current I flowing from the high potential side constant voltage source VDD toward the first node N1.
  • the value of the current I flowing through the current source 41 is controlled by the control unit 30.
  • the MOS transistor element 42 is configured by connecting a source / drain connection to a feedback path P between the first node N1 and the second node N2. That is, the first node N1 and the second node N2 are connected via the MOS transistor element.
  • the MOS transistor element 42 is interposed between the first node N1 and the second node N2 of the feedback path P with the drain facing the first node N1 and the source facing the second node N2.
  • the bias circuit 43 applies an ON voltage Von to the gate which is a control terminal of the MOS transistor element 42.
  • the on-voltage Von is higher than the second voltage V2 of the second node N2 by the gate-source voltage Vgs, where the gate-source voltage of the MOS transistor element 42 is Vgs.
  • the source voltage is controlled to the second voltage V2.
  • the current I generated by the current source 41 flows from the first node N1 to the second node N2 via the MOS transistor element 42.
  • a voltage VDS is generated between the source and drain of the MOS transistor element 42. That is, the first voltage V1 at the first node N1 is higher than the second voltage V2 at the second node N2 by the voltage VDS.
  • a potential difference forming circuit 50 is provided between the second node N2 and the third node N3.
  • the potential difference forming circuit 50 forms a potential difference in which the second voltage V2 at the second node N2, which is a constant voltage, is used as a reference voltage, and the third voltage V3 at the third node N3 is lower than the second voltage V2.
  • the potential difference forming circuit 50 can be configured by, for example, a current source 51 (common to the current source 41 in the present embodiment) and a resistor 52 (hereinafter, the resistance value is ZF).
  • the feedback path P between the second node N2 and the third node N3 is connected via a resistor 52.
  • the current I generated by the current source 51 flows from the second node N2 to the third node N3 via the resistor 52.
  • a voltage VZF corresponding to the current I and the resistance value ZF is generated in the resistor 52 as shown in the following formula (1).
  • the third voltage V3 at the third node N3 is lower by the voltage VZF than the second voltage V2 at the second node N2.
  • the control unit 30 controls the value of the current I generated by the current source 41 (current source 51).
  • the current source 41 (current source 51) and the control unit 30 are configured by a current mirror circuit, for example.
  • the power supply circuit 100 described above does not use an operational amplifier, it can operate at a low voltage, and can realize a stability and a circuit area smaller than the conventional one. Further, since the power supply circuit 100 does not use a voltage dividing circuit, there is no increase in circuit area due to the level shifter.
  • the conventional voltage feedback charge pump circuit using an operational amplifier is a three-pole system, and since there is a strong dependency between the second and third poles, the first and second poles are scaled by performing constant current density scaling. Paul's relationship can be improved, but at that time the relationship between the second and third poles gets worse.
  • the current feedback type power supply circuit according to the present embodiment is a two-pole system, and the relationship between the first pole and the second pole can be improved by performing constant scaling of current density in consideration of only the second pole.
  • current scaling can be performed while the gain band product is kept constant, and the second pole P2 can be shifted to the high frequency side, so that there is no tradeoff with the phase margin.
  • Current scaling can be performed.
  • FIG. 2 is a diagram for explaining the power supply circuit according to the present embodiment.
  • the power supply circuit 200 according to this embodiment is a current feedback charge pump circuit that generates an output voltage obtained by boosting an input voltage, and includes a charge pump circuit 210, a feedback circuit 220, and a control unit 230.
  • the feedback circuit 220 forms a feedback path P that connects between the output unit 212 of the charge pump circuit 210 and the input unit 211 of the charge pump circuit 210.
  • the feedback path P of the feedback circuit 220 includes a first node N1 connected to the input unit 211 of the charge pump circuit 210, a third node N3 connected to the output unit 212 of the charge pump circuit 210, and the first node N1. And a second node N2 provided between the third nodes N3.
  • the charge pump circuit 210 includes a charge / discharge voltage used for charging / discharging the capacitor CP that holds the charge pump charge, and an oscillation signal for switching on / off of a switch element that switches a charge / discharge direction to the capacitor CP, And outputs a voltage corresponding to the charge / discharge voltage and the oscillation signal.
  • the charge / discharge voltage and the oscillation signal input to the charge pump circuit 210 are collectively referred to as a CP control signal.
  • the charge pump circuit 210 is appropriately supplied with a reference voltage used for charging and discharging the capacitor CP from an arbitrary bias source as necessary.
  • the charge / discharge voltage is input from the feedback circuit 220, and the clock signal CK supplied from the outside is input as an oscillation signal.
  • the charge pump circuit 210 outputs a voltage corresponding to the CP control signal to the output pad 213 as the output voltage Vout.
  • An external capacitor Cex is connected to the output pad 213.
  • the feedback circuit 220 autonomously adjusts the voltage relationship of each node from the third node N3> the second node N2 (constant voltage)> the first node N1.
  • the feedback circuit 220 outputs the output voltage Vout between the first node N1 and the second node N2 so that the second voltage V2 of the second node N2 becomes a constant voltage (for example, the potential of the high potential side constant voltage source VDD).
  • a voltage adjustment circuit 240 that operates to adjust autonomously is included.
  • the voltage adjustment circuit 240 includes, for example, a current source 241, a MOS transistor element 242, and a bias circuit 243.
  • the current source 241 is provided between the first node N1 and the low potential side constant voltage source GND, and generates a current I flowing from the first node N1 toward the low potential side constant voltage source GND.
  • the value of the current I flowing through the current source 241 is controlled by the control unit 230.
  • the MOS transistor element 242 is configured by connecting a source / drain connection to a feedback path P between the first node N1 and the second node N2. That is, the first node N 1 and the second node N 2 are connected via the MOS transistor element 242.
  • the MOS transistor element 242 is interposed between the first node N1 and the second node N2 of the feedback path P with the drain facing the first node N1 and the source facing the second node N2.
  • the bias circuit 243 applies an on voltage Von to the gate which is the control terminal of the MOS transistor element 242.
  • the on-voltage Von is lower than the second voltage V2 of the second node N2 by the gate-source voltage Vgs, assuming that the gate-source voltage of the MOS transistor element 242 is Vgs.
  • the source voltage of the MOS transistor element 242 to which the voltage of (V2-Vgs) is applied to the gate is controlled to the second voltage V2.
  • the current I generated by the current source 241 reaches the current source 241 from the second node N2 through the MOS transistor element 242 and the first node N1.
  • a voltage VDS is generated between the source and drain of the MOS transistor element 242. That is, the second voltage V2 at the second node N2 is higher than the first voltage V1 at the first node N1 by the voltage VDS.
  • a potential difference forming circuit 250 is provided between the second node N2 and the third node N3.
  • the potential difference forming circuit 250 forms a potential difference in which the second voltage V2 at the second node N2 that is a constant voltage is used as a reference voltage, and the third voltage V3 at the third node N3 is higher than the second voltage V2.
  • the potential difference forming circuit 250 can be configured by, for example, a current source 251 (common to the current source 241 in this embodiment) and a resistor 252 (hereinafter, the resistance value is ZF).
  • the feedback path P between the second node N2 and the third node N3 is connected via a resistor 252.
  • the current I generated by the current source 251 flows from the third node N3 to the second node N2 via the resistor 252.
  • a voltage VZF corresponding to the current I and the resistance value ZF is generated in the resistor 252 as shown in the following formula (2).
  • the third voltage V3 at the third node N3 is higher than the second voltage V2 at the second node N2 by the voltage VZF.
  • the control unit 230 controls the value of the current I generated by the current source 241 (current source 251).
  • the current source 241 (current source 251) and the control unit 230 are configured by a current mirror circuit, for example.
  • FIG. 3 is a diagram illustrating the power supply circuit according to the present embodiment.
  • the power supply circuit 300 according to the present embodiment is an example of a configuration in which the bias circuit 43 and the current source 41 (current source 51) of the power supply circuit 100 according to the first embodiment are specifically realized by a current mirror circuit.
  • symbol as 1st Embodiment is attached
  • the gate of the MOS transistor element 42 is connected to the gate of the MOS transistor element 344 having the same characteristics as the MOS transistor element 42, and the gate and drain of the MOS transistor element 344 are short-circuited.
  • This is a basic current mirror circuit configuration in which the source of the element 344 is connected to the low potential side constant voltage source GND, and the current source 345 connects the drain of the MOS transistor element 344 and the high potential side constant voltage source VDD.
  • the configuration of the current mirror circuit provided in the power supply circuit 300 according to the present embodiment is not limited to the basic configuration and can be variously changed.
  • the current source 345 is configured such that the current value is controlled by the same control signal from the same control unit 30 so as to flow the same current I as that of the current source 41 (current source 51). That is, by changing the control signal of the control unit 30, the values of the current I of both the current source 345 and the current source 41 (current source 51) can be easily adjusted.
  • the bias circuit 343 can be realized with a simple configuration.
  • FIG. 4 is a diagram for explaining the power supply circuit according to the present embodiment.
  • the power supply circuit 400 according to the present embodiment is an example of a configuration in which the bias circuit 243 and the current source 241 (current source 251) of the power supply circuit 200 according to the second embodiment are specifically realized by a current mirror circuit.
  • symbol as 2nd Embodiment is attached
  • the gate of the MOS transistor element 242 is connected to the gate of the MOS transistor element 444 having the same characteristics as the MOS transistor element 242 and the gate and drain of the MOS transistor element 444 are short-circuited.
  • This is a basic current mirror circuit configuration in which the source of the element 444 is connected to the high potential side constant voltage source VDD, and the drain of the MOS transistor element 444 and the high potential side constant voltage source VDD are connected by the current source 445.
  • the configuration of the current mirror circuit provided in the power supply circuit 400 according to the present embodiment is not limited to the basic configuration and can be variously changed.
  • the current source 445 is configured such that the current value is controlled by the same control signal from the same control unit 230 so as to flow the same current I as the current source 241 (current source 251). That is, by changing the control signal of the control unit 230, the values of the current I of both the current source 445 and the current source 241 (current source 251) can be easily adjusted.
  • the bias circuit 243 can be realized with a simple configuration.
  • FIG. 5 is a diagram for explaining the power supply circuit according to the present embodiment.
  • the power supply circuit 500 according to the present embodiment is a current feedback charge pump circuit that generates an output voltage obtained by boosting an input voltage, and includes a charge pump circuit 510, a feedback circuit 520, and a control unit 530.
  • the feedback circuit 520 forms a feedback path P that connects between the output unit 512 of the charge pump circuit 510 and the input unit 511 of the charge pump circuit 510.
  • the feedback path P of the feedback circuit 520 includes a first node N1 connected to the input unit 511 of the charge pump circuit 510, a third node N3 connected to the output unit 512 of the charge pump circuit 510, and the first node N1. And a second node N2 provided between the third nodes N3.
  • the charge pump circuit 510 includes a charge / discharge voltage used for charging / discharging the capacitor CP that holds the charge pump charge, an oscillation signal for switching on / off of a switch element that switches a charge / discharge direction to the capacitor CP, And outputs a voltage corresponding to the charge / discharge voltage and the oscillation signal.
  • the charge pump circuit 510 is appropriately supplied with a reference voltage used for charging and discharging the capacitor CP from an arbitrary bias source as necessary.
  • a charge / discharge voltage is input from the feedback circuit 520, and a clock signal CK supplied from the outside is input as an oscillation signal.
  • the charge / discharge voltage and the oscillation signal input to the charge pump circuit 510 are collectively referred to as a CP control signal.
  • the charge pump circuit 510 outputs a voltage corresponding to the CP control signal to the output pad 513 as the output voltage Vout.
  • An external capacitor Cex is connected to the output pad 513.
  • the feedback circuit 520 autonomously adjusts the voltage relationship of each node from the third node N3> the first node N1> the second node N2 (constant voltage).
  • the feedback circuit 520 outputs a voltage between the first node N1 and the second node N2 so that the second voltage V2 of the second node N2 becomes a constant voltage (voltage generated when a current I flows through a resistor 546 described later).
  • a voltage adjustment circuit 540 that operates to adjust Vout autonomously is included.
  • the voltage adjustment circuit 540 includes, for example, a current source 541, a MOS transistor element 542, and a bias circuit 543.
  • the current source 541 is provided between the first node N1 and the high potential side constant voltage source VDD, and generates a current I flowing from the high potential side constant voltage source VDD toward the first node N1.
  • the value of the current I flowing through the current source 541 is controlled by the control unit 530.
  • the feedback path P between the first node N1 and the second node N2 is configured via the source / drain connection of the MOS transistor element 542, and is connected via the MOS transistor element 542.
  • the MOS transistor element 542 is interposed between the first node N1 and the second node N2 of the feedback path P with the drain facing the first node N1 and the source facing the second node N2.
  • the bias circuit 543 applies the ON voltage Von to the gate which is the control terminal of the MOS transistor element 542.
  • the on-voltage Von is higher than the second voltage V2 of the second node N2 by the gate-source voltage Vgs, where Vgs is the gate-source voltage of the MOS transistor element 542.
  • Vgs is the gate-source voltage of the MOS transistor element 542.
  • the bias circuit 543 has a current mirror circuit configuration.
  • the bias circuit 543 having the configuration of a current mirror circuit connects the gate of the MOS transistor element 544 having the same characteristics as the MOS transistor element 542 to the gate of the MOS transistor element 542, and short-circuits the gate and drain of the MOS transistor element 544.
  • the source of the MOS transistor element 544 is connected to the low potential side constant voltage source GND via the resistor 546, and the current source 545 connects the drain of the MOS transistor element 544 and the high potential side constant voltage source VDD.
  • This is a configuration of a current mirror circuit. Note that the configuration of the current mirror circuit is not limited to the basic configuration.
  • the current source 545 is configured such that the current value is controlled by the same control signal from the same control unit 530 in order to flow the same current I as the current source 541 (current source 551). That is, by changing the control signal of the control unit 530, the values of the current I of both the current source 545 and the current source 541 (current source 551) can be easily adjusted.
  • the bias circuit 543 can be realized with a simple configuration.
  • the current I generated by the current source 541 flows from the first node N1 to the second node N2 via the MOS transistor element 542.
  • a voltage VDS is generated between the source and drain of the MOS transistor element 542. That is, the first voltage V1 at the first node N1 is higher than the second voltage V2 at the second node N2 by the voltage VDS.
  • the second node N2 is connected to the low potential side constant voltage GND through a current source 547 as a second current source.
  • the current source 547 generates a current I ′ that flows from the second node N2 to the low potential side constant voltage GND. Therefore, the current I that the current source 541 flows to the MOS transistor element 542 through the first node N1 flows to the low potential side constant voltage GND through the current source 547.
  • a potential difference forming circuit 550 is provided between the second node N2 and the third node N3.
  • the potential difference forming circuit 550 forms a potential difference in which the second voltage V2 at the second node N2, which is a constant voltage, is used as a reference voltage, and the third voltage V3 at the third node N3 is higher than the second voltage V2.
  • the potential difference between the second node N2 and the third node N3 formed by the potential difference forming circuit 550 is made larger than the potential difference between the second node N2 and the first node N1 formed by the MOS transistor element 542.
  • the potential difference forming circuit 550 can be configured by, for example, a current source 551 (common to the current source 541 in this embodiment) and a resistor 552 (hereinafter, the resistance value is ZF).
  • the feedback path P between the second node N2 and the third node N3 is connected via a resistor 552.
  • a voltage VZF corresponding to the current (I-I ′) and the resistance value ZF is generated in the resistor 552 as shown in the following formula (3).
  • the third voltage V3 at the third node N3 is higher than the second voltage V2 at the second node N2 by the voltage VZF.
  • FIG. 6 is a diagram for explaining the power supply circuit according to the present embodiment.
  • the power supply circuit 600 according to the present embodiment is a current feedback charge pump circuit that generates an output voltage obtained by boosting an input voltage, and includes a charge pump circuit 610, a feedback circuit 620, and a control unit 630.
  • the feedback circuit 620 forms a feedback path P that connects between the output unit 612 of the charge pump circuit 610 and the input unit 611 of the charge pump circuit 610.
  • the feedback path P of the feedback circuit 620 includes a first node N1 connected to the input unit 611 of the charge pump circuit 610, a third node N3 connected to the output unit 612 of the charge pump circuit 610, and the first node N1. And a second node N2 provided between the third nodes N3.
  • the charge pump circuit 610 includes a charge / discharge voltage used for charging / discharging the capacitor CP that holds the charge pump charge, and an oscillation signal for switching on / off of a switch element that switches a charge / discharge direction to the capacitor CP, And outputs a voltage corresponding to the charge / discharge voltage and the oscillation signal.
  • the charge / discharge voltage and the oscillation signal input to the charge pump circuit 610 are collectively referred to as a CP control signal.
  • the charge pump circuit 610 is appropriately supplied with a reference voltage used for charging and discharging the capacitor CP from an arbitrary bias source as necessary.
  • the charge / discharge voltage is input from the feedback circuit 620, and the clock signal CK supplied from the outside is input as an oscillation signal.
  • the charge pump circuit 610 outputs a voltage corresponding to the CP control signal to the output pad 613 as the output voltage Vout.
  • An external capacitor Cex is connected to the output pad 613.
  • the feedback circuit 620 autonomously adjusts the voltage relationship of each node from second node N2 (constant voltage)> first node N1> third node N3.
  • the feedback circuit 620 outputs a voltage between the first node N1 and the second node N2 so that the second voltage V2 of the second node N2 becomes a constant voltage (a voltage generated when a current I flows through a resistor 646 described later).
  • a voltage adjustment circuit 640 that operates to adjust Vout autonomously is included.
  • the voltage adjustment circuit 640 includes, for example, a current source 641, a MOS transistor element 642, and a bias circuit 643.
  • the feedback path P between the first node N1 and the second node N2 is configured via the source / drain connection of the MOS transistor element 642, and is connected via the MOS transistor element 642.
  • the MOS transistor element 642 is interposed between the first node N1 and the second node N2 of the feedback path P with the source facing the second node N2 and the drain facing the first node N1.
  • the bias circuit 643 applies the ON voltage Von to the gate which is the control terminal of the MOS transistor element 642.
  • the on-voltage Von is lower than the second voltage V2 of the second node N2 by the gate-source voltage Vgs, where the gate-source voltage of the MOS transistor element 642 is Vgs.
  • the source voltage of the MOS transistor element 642 to which the voltage of (V2 ⁇ Vgs) is applied to the gate is controlled to the second voltage V2.
  • the current values of the current source 645 and the current source 641 are controlled by the same control unit 630. That is, the value of the current I flowing through the current source 645 and the current source 641 (current source 651) is adjusted to the same value under the control of the control unit 630.
  • the current I generated by the current source 641 flows from the second node N2 to the first node N1 via the MOS transistor element 642.
  • a voltage VDS is generated between the source and drain of the MOS transistor element 642. That is, the first voltage V1 at the first node N1 is lower than the second voltage V2 at the second node N2 by the voltage VDS.
  • the second node N2 is connected to the high potential side constant voltage source VDD via a current source 647 as a second current source.
  • the current source 647 generates a current I ′ that flows from the high potential side constant voltage source VDD to the second node N2. Therefore, the current I that the current source 641 flows from the second node N2 through the MOS transistor element 642 to the first node N1 constitutes a part of the current I ′.
  • a potential difference forming circuit 650 is provided between the second node N2 and the third node N3.
  • the potential difference forming circuit 650 forms a potential difference in which the second voltage V2 at the second node N2, which is a constant voltage, is used as a reference voltage, and the third voltage V3 at the third node N3 is lower than the second voltage V2.
  • a voltage VZF corresponding to the current (I′-I) and the resistance value ZF is generated in the resistor 652 as shown in the following formula (4).
  • the third voltage V3 at the third node N3 is lower by the voltage VZF than the second voltage V2 at the second node N2.
  • FIG. 7 is a diagram for explaining the power supply circuit according to the present embodiment.
  • the power supply circuit 700 according to the present embodiment is configured to input the first voltage V1 of the first node N1 to the charge pump circuit 10 via the buffer 760.
  • the buffer 760 may be provided in the power supply circuit 100 according to the first embodiment, the buffer 760 may be provided in the power supply circuits according to the second to sixth embodiments. Further, the buffer 760 may be built in the charge pump circuit 10.
  • FIG. 8 is a diagram for explaining the power supply circuit according to the present embodiment.
  • the power supply circuit 800 includes a current source 870 as a third current source on a line that supplies the low-potential-side constant voltage GND to the buffer 760 provided in the charge pump circuit 10 according to the seventh embodiment.
  • the first voltage V1 of the first node N1 is used as a control signal for changing the current value of the current source 870.
  • the buffer 760 receives, for example, an external clock signal CK.
  • the load of the charge pump circuit 10 is light and the idle current to be supplied to the charge pump circuit 10 is small.
  • the current flowing through the buffer 760 is reduced to save power, and when the load of the charge pump circuit 10 is heavy and the drive capability of the charge pump circuit 10 needs to be increased, the current flowing through the buffer 760 is increased.
  • the power supply circuit 800 that automatically adjusts the supply current to the charge pump circuit 10 in accordance with the load state is realized.
  • FIG. 9 is a diagram for explaining the power supply circuit according to the present embodiment.
  • the power supply circuit 900 according to the present embodiment is configured to supply the charge pump circuit 10 with an oscillation signal CK output from an oscillator 980 whose presence or absence of oscillation is controlled by the first voltage V1 of the first node N1.
  • FIG. 9 shows an example in which the power supply circuit 100 according to the first embodiment is provided with the oscillator 980
  • the power supply circuits according to the second to sixth embodiments may be provided with the oscillator 980.
  • the oscillator 980 may be built in the charge pump circuit 10.
  • the oscillator 980 supplies the oscillation signal CK to the charge pump circuit 10 when the first voltage V1 of the first node N1 becomes equal to or higher than a certain threshold value, and oscillates when the first voltage V1 of the first node N1 is less than the certain threshold value.
  • the output of the signal CK is stopped.
  • the oscillation signal CK supplied from the oscillator 980 to the charge pump circuit 10 is used to switch on / off the switch element that switches the charge / discharge direction to the capacitor CP.
  • the power supply circuit 900 configured as described above is configured to switch the switch group only when necessary, to charge / discharge the capacitor CP, and to charge / discharge from the charge pump circuit 10 to the external capacitor Cex. Therefore, when the load of the charge pump circuit 10 is small, a power saving operation can be effectively realized.
  • FIG. 10 is a diagram illustrating the power supply circuit according to the present embodiment.
  • the power supply circuit 1000 according to the present embodiment has a configuration in which a filter 1090 is provided on a control line in which the control unit 30 controls the current values of the current source 41 (current source 51) and the current source 345.
  • FIG. 10 shows an example in which the filter 1090 is provided in the power supply circuit 300 according to the third embodiment, but the current sources (41 (51), 241 (251), 445, 545, other embodiments) are shown.
  • a similar filter may be provided for the control lines for controlling the current values of 547, 641 (651), 645, 647).
  • the filter 1090 may be a smoothing filter that removes fluctuations in the control signal input to the current source, and it is sufficient if the fluctuations can be made sufficiently smaller than the bandwidth of the feedback circuit.
  • a primary RC filter can be used.
  • the present technology is not limited to the above-described embodiments, and the configurations disclosed in the above-described embodiments are replaced with each other or the combination thereof is changed, disclosed in the known technology, and in the above-described embodiments. A configuration in which each configuration is mutually replaced or a combination is changed is also included.
  • the technical scope of the present technology is not limited to the above-described embodiment, but extends to the matters described in the claims and equivalents thereof.
  • a charge pump circuit A feedback circuit for feeding back the output of the charge pump circuit to the input;
  • a first current source for supplying a constant current to the feedback circuit;
  • a MOS transistor element interposed in the middle of the feedback circuit;
  • a resistance element interposed in a position closer to the output of the charge pump circuit than the MOS transistor element in the feedback circuit;
  • a bias circuit for applying a constant voltage to the control terminal of the MOS transistor element;
  • a controller that controls the value of a constant current that the first current source passes through the feedback circuit;
  • a power supply circuit comprising:
  • the constant voltage applied by the bias circuit is higher than the reference voltage by an amount corresponding to the gate-source voltage of the MOS transistor element.
  • a node between the MOS transistor element and the resistance element of the feedback circuit is connected to a constant voltage source by a second current source;
  • the power supply circuit according to (2) is
  • the constant voltage applied by the bias circuit is lower than the reference voltage by the gate-source voltage of the MOS transistor element.
  • the power supply circuit according to any one of (1) to (3).
  • the feedback circuit is connected to the input of the charge pump circuit through a buffer.
  • the power supply circuit according to any one of (1) to (4).
  • the output of the buffer is input to the input of the charge pump circuit,
  • the buffer is supplied with current by a third current source,
  • the third current source is any one of (1) to (6), wherein a current value is controlled by a voltage of a node which is a terminal opposite to the resistance element of the MOS transistor element of the feedback circuit.
  • An oscillator whose oscillation is controlled by a voltage of a node which is a terminal opposite to the resistance element of the MOS transistor element of the feedback circuit; The output of the oscillator is input to the charge pump circuit.
  • the power supply circuit according to any one of (1) to (4).
  • a control signal for controlling the current value of the first current source is input through a smoothing filter.
  • the power supply circuit according to any one of (1) to (4).
  • SYMBOLS 10 Charge pump circuit, 11 ... Input part, 12 ... Output part, 13 ... Output pad, 20 ... Feedback circuit, 30 ... Control part, 41 ... Current source, 42 ... MOS transistor element, 43 ... Bias circuit, 40 ... Voltage Adjustment circuit 51 ... Current source 52 ... Resistance 50 ... Potential difference forming circuit 100 ... Power supply circuit 200 ... Power supply circuit 210 ... Charge pump circuit 211 ... Input unit 212 ... Output unit 213 ... Output pad 220 DESCRIPTION OF SYMBOLS ... Feedback circuit, 230 ... Control part, 241 ... Current source, 242 ... MOS transistor element, 243 ... Bias circuit, 240 ...
  • Voltage adjustment circuit 251 ... Current source, 252 ... Resistance, 250 ... Potential difference formation circuit, 300 ... Power supply circuit 343: Bias circuit, 344: MOS transistor element, 345: Current source, 400: Power supply circuit, 444 ... MOS transistor element 445 ... Current source, 500 ... Power supply circuit, 510 ... Charge pump circuit, 511 ... Input unit, 512 ... Output unit, 513 ... Output pad, 520 ... Feedback circuit, 530 ... Control unit, 541 ... Current source, 542 ... MOS transistor Element, 543 ... Bias circuit, 544 ... MOS transistor element, 545 ... Current source, 546 ... Resistance, 547 ... Current source, 540 ...
  • Voltage adjustment circuit 551 ... Current source, 552 ... Resistance, 550 ... Potential difference forming circuit, 600 ... Power supply circuit, 610 ... charge pump circuit, 611 ... input unit, 612 ... output unit, 613 ... output pad, 620 ... feedback circuit, 630 ... control unit, 641 ... current source, 642 ... MOS transistor element, 643 ... bias circuit, 644 ... MOS transistor element, 645 ... current source, 646 ... resistor, 647 ... current source, 640 ... voltage Adjusting circuit, 651 ... current source, 652 ... resistor, 650 ... potential difference forming circuit, 700 ... power supply circuit, 760 ... buffer, 800 ... power supply circuit, 870 ... current source, 900 ... power supply circuit, 980 ... oscillator, 1000 ... power supply circuit 1090: Filter, N1: First node, N2: Second node, N3: Third node, P: Feedback path

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Abstract

電圧帰還型のチャージポンプ回路の帰還方式が抱える根源的な課題を解決したチャージポンプ回路を実現する。 チャージポンプ回路と、前記チャージポンプ回路の出力を入力へフィードバックする帰還回路と、前記帰還回路に定電流を流す第一電流源と、前記帰還回路の途中に介設されるＭＯＳトランジスタ素子と、前記帰還回路において前記ＭＯＳトランジスタ素子よりも前記チャージポンプ回路の出力寄りの位置に介設される抵抗素子と、前記ＭＯＳトランジスタ素子の制御端子に定電圧を印加するバイアス回路と、前記第一電流源が前記帰還回路に流す定電流の値を制御する制御部と、を備える電源回路。

Description

電源回路
　本技術は、電源回路に関する。
　従来、チャージポンプ回路の出力電圧の調整は、オペアンプを用いた電圧帰還により行っていた（例えば、特許文献１，２参照）。具体的には、チャージポンプ回路の出力電圧を抵抗及び／又は容量分割による分圧回路で所定の比率に分圧し、当該分圧と基準電圧との差分に応じたオペアンプ出力をチャージポンプ回路の入力として用いる構成であった。
特開２０１４－１４７０４４号公報 特開２０１５－１７１２１３号公報
　上述した従来のチャージポンプ回路は、ファーストポールが外部容量部で決まるため、安定性を優先する場合、オペアンプを広帯域に設計する必要がある。しかしながら、オペアンプを広帯域に設計するほどノイズ性能が悪化するという本質的なトレードオフを持つ。また、そもそもオペアンプを用いる回路は低電圧動作に不向きである。
　また、上述した従来のチャージポンプ回路は、出力電圧の調整機能を設ける場合、分圧回路の分圧比を変更するレベルシフターを設ける必要が有り、回路面積の増大が避けられない。
　オペアンプを用いる場合、オペアンプ出力をチャージポンプ回路へ入力（オペアンプから電流（電荷）を供給）して駆動するため、大電流のオペアンプを用いる必要が有る。一般的なＡ級オペアンプは設計が容易である反面、電力効率が非常に悪いという問題点がある。また、高効率のオペアンプは低電圧動作が困難、設計難易度が高いという問題点を持つ。従って、オペアンプ駆動は消費電流と低電圧特性のトレードオフ解消が非常に困難である。
　本技術は、前記課題に鑑みてなされたもので、電圧帰還型のチャージポンプ回路の帰還方式が抱える根源的な課題を解決したチャージポンプ回路を実現することを目的とする。
　本技術の態様の１つは、チャージポンプ回路と、前記チャージポンプ回路の出力を入力へフィードバックする帰還回路と、前記帰還回路に定電流を流す第一電流源と、前記帰還回路の途中に介設されるＭＯＳトランジスタ素子と、前記帰還回路において前記ＭＯＳトランジスタ素子よりも前記チャージポンプ回路の出力寄りの位置に介設される抵抗素子と、前記ＭＯＳトランジスタ素子の制御端子に定電圧を印加するバイアス回路と、前記第一電流源が前記帰還回路に流す定電流の値を制御する制御部と、を備える電源回路である。
　なお、以上説明した電源回路は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
　本技術によれば、電圧帰還型のチャージポンプ回路の帰還方式が抱える根源的な課題を解決したチャージポンプ回路を実現することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
第１実施形態に係る電源回路の概略構成を示す図である。 第２実施形態に係る電源回路の概略構成を示す図である。 第３実施形態に係る電源回路の概略構成を示す図である。 第４実施形態に係る電源回路の概略構成を示す図である。 第５実施形態に係る電源回路の概略構成を示す図である。 第６実施形態に係る電源回路の概略構成を示す図である。 第７実施形態に係る電源回路の概略構成を示す図である。 第８実施形態に係る電源回路の概略構成を示す図である。 第９実施形態に係る電源回路の概略構成を示す図である。 第１０実施形態に係る電源回路の概略構成を示す図である。
　以下、図面を参照しつつ各実施形態に係る本技術を説明する。
（Ａ）第１実施形態：  
　図１は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路１００は、入力電圧を降圧した出力電圧を生成する電流帰還型のチャージポンプ回路であり、チャージポンプ回路１０、帰還回路２０及び制御部３０を備える。
　帰還回路２０は、チャージポンプ回路１０の出力部１２とチャージポンプ回路１０の入力部１１との間を接続する帰還パスＰを形成する。
　帰還回路２０の帰還パスＰは、チャージポンプ回路１０の入力部１１に接続された第１ノードＮ１と、チャージポンプ回路１０の出力部１２に接続された第３ノードＮ３と、第１ノードＮ１と第３ノードＮ３の間に設けられる第２ノードＮ２と、を有する。
　チャージポンプ回路１０は、チャージポンプ電荷を保持する容量ＣＰの充放電に用いる充放電電圧と、当該容量ＣＰへの充放電方向を切り替えるスイッチ素子のオン／オフを切替制御するための発振信号と、を供給され、これら充放電電圧や発振信号に応じた電圧を出力する。以下では、チャージポンプ回路１０に入力される充放電電圧と発振信号とをまとめてＣＰ制御信号と呼ぶことにする。
　チャージポンプ回路１０は、その他、必要に応じて、容量ＣＰの充放電に用いる基準電圧が任意のバイアス源から適宜に供給される。
　本実施形態に係るチャージポンプ回路１０は、充放電電圧を帰還回路２０から入力され、外部から供給されるクロック信号ＣＫを発振信号として入力される。チャージポンプ回路１０は、ＣＰ制御信号に応じた電圧を出力電圧Ｖｏｕｔとして出力パッド１３に出力する。出力パッド１３には外部容量Ｃｅｘが接続される。
　帰還回路２０は、各ノードの電圧関係を、第１ノードＮ１＞第２ノードＮ２（一定電圧）＞第３ノードＮ３、に自律的に調整する。
　帰還回路２０は、第１ノードＮ１と第２ノードＮ２の間に、第２ノードＮ２の第２電圧Ｖ２が一定電圧（例えば、０Ｖ）になるように出力電圧Ｖｏｕｔを自律的に調整するように働く電圧調整回路４０を有する。
　電圧調整回路４０は、例えば、電流源４１、ＭＯＳトランジスタ素子４２、及びバイアス回路４３により構成される。
　電流源４１は、第１ノードＮ１と高電位側定電圧源ＶＤＤとの間に設けられ、高電位側定電圧源ＶＤＤから第１ノードＮ１に向けて流れる電流Ｉを発生する。電流源４１が流す電流Ｉの値は、制御部３０によって制御される。
　ＭＯＳトランジスタ素子４２は、第１ノードＮ１と第２ノードＮ２の間の帰還パスＰにソース／ドレイン間接続を介設して構成される。すなわち、第１ノードＮ１と第２ノードＮ２は、ＭＯＳトランジスタ素子４２を介して接続される。ＭＯＳトランジスタ素子４２は、帰還パスＰの第１ノードＮ１と第２ノードＮ２の間に、ドレインを第１ノードＮ１に向けて、ソースを第２ノードＮ２に向けて介設される。
　バイアス回路４３は、ＭＯＳトランジスタ素子４２の制御端子であるゲートにオン電圧Ｖｏｎを印加する。オン電圧Ｖｏｎは、ＭＯＳトランジスタ素子４２のゲート・ソース間電圧をＶｇｓとすると、第２ノードＮ２の第２電圧Ｖ２よりもゲート・ソース間電圧Ｖｇｓ相当だけ高い電圧とする。ゲートに（Ｖ２＋Ｖｇｓ）の電圧を印加されたＭＯＳトランジスタ素子４２は、ソースの電圧が第２電圧Ｖ２に制御される。
　電流源４１が発生する電流Ｉは、第１ノードＮ１からＭＯＳトランジスタ素子４２を介して第２ノードＮ２へ流れる。ＭＯＳトランジスタ素子４２のソース・ドレイン間には電圧ＶＤＳが発生する。すなわち、第１ノードＮ１の第１電圧Ｖ１は、第２ノードＮ２の第２電圧Ｖ２よりも電圧ＶＤＳだけ高電圧になる。
　第２ノードＮ２と第３ノードＮ３の間には、電位差形成回路５０が設けられる。電位差形成回路５０は、一定電圧である第２ノードＮ２の第２電圧Ｖ２を基準電圧とし、この第２電圧Ｖ２よりも第３ノードＮ３の第３電圧Ｖ３を低電圧とする電位差を形成する。
　電位差形成回路５０は、例えば、電流源５１（本実施形態では電流源４１と共通）及び抵抗５２（以下、抵抗値をＺＦとする）により構成することができる。第２ノードＮ２と第３ノードＮ３の間の帰還パスＰは抵抗５２を介して接続される。
　電流源５１が発生する電流Ｉは、第２ノードＮ２から抵抗５２を介して第３ノードＮ３へ流れる。抵抗５２には、下記式（１）に示すように、電流Ｉと抵抗値ＺＦに応じた電圧ＶＺＦが発生する。第３ノードＮ３の第３電圧Ｖ３は、第２ノードＮ２の第２電圧Ｖ２よりも電圧ＶＺＦだけ低電圧になる。
Figure JPOXMLDOC01-appb-M000001
　制御部３０は、電流源４１（電流源５１）が発生する電流Ｉの値を制御する。電流源４１（電流源５１）と制御部３０は、例えばカレントミラー回路により構成される。
　以上説明した電源回路１００は、オペアンプを用いないため、低電圧動作が可能であり、安定性を実現しつつ従来に比べて回路面積を小さくできる。また、電源回路１００は、分圧回路を用いないため、レベルシフターによる回路面積の増大が無い。
　また、オペアンプを用いた従来の電圧帰還型のチャージポンプ回路は、３ポールシステムであり、セカンドポールとサードポールの間に強い依存関係があるため、電流密度一定スケーリングを行うことでファーストポールとセカンドポールの関係は改善できるが、その際にセカンドポールとサードポールの関係が悪化してしまう。一方、本実施形態に係る電流帰還型の電源回路は、２ポールシステムであり、セカンドポールのみに配慮して電流密度一定スケーリングを行うことでファーストポールとセカンドポールの関係を改善することができる。
　すなわち、本実施形態に係る電源回路１００では、ゲインバンド積を一定に保ったまま電流スケーリングを行ってセカンドポールＰ２を高周波側へシフトさせることができるため、位相余裕とのトレードオフを生ずることなく、電流スケーリングを行うことができる。
（Ｂ）第２実施形態：  
　図２は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路２００は、入力電圧を昇圧した出力電圧を生成する電流帰還型のチャージポンプ回路であり、チャージポンプ回路２１０、帰還回路２２０及び制御部２３０を備える。
　帰還回路２２０は、チャージポンプ回路２１０の出力部２１２とチャージポンプ回路２１０の入力部２１１との間を接続する帰還パスＰを形成する。
　帰還回路２２０の帰還パスＰは、チャージポンプ回路２１０の入力部２１１に接続された第１ノードＮ１と、チャージポンプ回路２１０の出力部２１２に接続された第３ノードＮ３と、第１ノードＮ１と第３ノードＮ３の間に設けられる第２ノードＮ２と、を有する。
　チャージポンプ回路２１０は、チャージポンプ電荷を保持する容量ＣＰの充放電に用いる充放電電圧と、当該容量ＣＰへの充放電方向を切り替えるスイッチ素子のオン／オフを切替制御するための発振信号と、を供給され、これら充放電電圧や発振信号に応じた電圧を出力する。以下では、チャージポンプ回路２１０に入力される充放電電圧と発振信号とをまとめてＣＰ制御信号と呼ぶことにする。
　チャージポンプ回路２１０は、その他、必要に応じて、容量ＣＰの充放電に用いる基準電圧が任意のバイアス源から適宜に供給される。
　本実施形態に係るチャージポンプ回路２１０は、充放電電圧を帰還回路２２０から入力され、外部から供給されるクロック信号ＣＫを発振信号として入力される。チャージポンプ回路２１０は、ＣＰ制御信号に応じた電圧を出力電圧Ｖｏｕｔとして出力パッド２１３に出力する。出力パッド２１３には、外部容量Ｃｅｘが接続される。
　帰還回路２２０は、各ノードの電圧関係を、第３ノードＮ３＞第２ノードＮ２（一定電圧）＞第１ノードＮ１、に自律的に調整する。
　帰還回路２２０は、第１ノードＮ１と第２ノードＮ２の間に、第２ノードＮ２の第２電圧Ｖ２を一定電圧（例えば、高電位側定電圧源ＶＤＤの電位）になるように出力電圧Ｖｏｕｔを自律的に調整するように働く電圧調整回路２４０を有する。
　電圧調整回路２４０は、例えば、電流源２４１、ＭＯＳトランジスタ素子２４２、及びバイアス回路２４３により構成される。
　電流源２４１は、第１ノードＮ１と低電位側定電圧源ＧＮＤとの間に設けられ、第１ノードＮ１から低電位側定電圧源ＧＮＤに向けて流れる電流Ｉを発生する。電流源２４１が流す電流Ｉの値は、制御部２３０によって制御される。
　ＭＯＳトランジスタ素子２４２は、第１ノードＮ１と第２ノードＮ２の間の帰還パスＰにソース／ドレイン間接続を介設して構成される。すなわち、第１ノードＮ１と第２ノードＮ２は、ＭＯＳトランジスタ素子２４２を介して接続される。ＭＯＳトランジスタ素子２４２は、帰還パスＰの第１ノードＮ１と第２ノードＮ２の間に、ドレインを第１ノードＮ１に向けて、ソースを第２ノードＮ２に向けて介設される。
　バイアス回路２４３は、ＭＯＳトランジスタ素子２４２の制御端子であるゲートにオン電圧Ｖｏｎを印加する。オン電圧Ｖｏｎは、ＭＯＳトランジスタ素子２４２のゲート・ソース間電圧をＶｇｓとすると、第２ノードＮ２の第２電圧Ｖ２よりもゲート・ソース間電圧Ｖｇｓ相当だけ低い電圧とする。その結果、ゲートに（Ｖ２－Ｖｇｓ）の電圧を印加されたＭＯＳトランジスタ素子２４２は、ソースの電圧が第２電圧Ｖ２に制御される。
　電流源２４１が発生する電流Ｉは、第２ノードＮ２からＭＯＳトランジスタ素子２４２を通り第１ノードＮ１を経由して電流源２４１に至る。ＭＯＳトランジスタ素子２４２のソース・ドレイン間には電圧ＶＤＳが発生する。すなわち、第２ノードＮ２の第２電圧Ｖ２は、第１ノードＮ１の第１電圧Ｖ１よりも電圧ＶＤＳだけ高電圧になる。
　第２ノードＮ２と第３ノードＮ３の間には、電位差形成回路２５０が設けられる。電位差形成回路２５０は、一定電圧である第２ノードＮ２の第２電圧Ｖ２を基準電圧とし、この第２電圧Ｖ２よりも第３ノードＮ３の第３電圧Ｖ３を高電圧とする電位差を形成する。
　電位差形成回路２５０は、例えば、電流源２５１（本実施形態では電流源２４１と共通）及び抵抗２５２（以下、抵抗値をＺＦとする）により構成することができる。第２ノードＮ２と第３ノードＮ３の間の帰還パスＰは抵抗２５２を介して接続される。
　電流源２５１が発生する電流Ｉは、第３ノードＮ３から抵抗２５２を介して第２ノードＮ２へ流れる。抵抗２５２には、下記式（２）に示すように、電流Ｉと抵抗値ＺＦに応じた電圧ＶＺＦが発生する。第３ノードＮ３の第３電圧Ｖ３は、第２ノードＮ２の第２電圧Ｖ２よりも電圧ＶＺＦだけ高電圧になる。
Figure JPOXMLDOC01-appb-M000002
　制御部２３０は、電流源２４１（電流源２５１）が発生する電流Ｉの値を制御する。電流源２４１（電流源２５１）と制御部２３０は、例えばカレントミラー回路により構成される。
　以上説明した本実施形態に係る電源回路においても、上述した第１実施形態に係る電源回路と同様に、オペアンプを用いないため低電圧動作が可能であり、安定性を実現しつつ従来に比べて回路面積を小さくできる。また、分圧回路を用いないため、レベルシフターによる回路面積の増大が無い。また、ゲインバンド積を一定に保ったまま電流スケーリングを行ってセカンドポールＰ２を高周波側へシフトさせることができるため、位相余裕とのトレードオフを生ずることなく、電流スケーリングを行うことができる。
（Ｃ）第３実施形態：  
　図３は、本実施形態に係る電源回路を説明する図である。
　本実施形態に係る電源回路３００は、第１実施形態に係る電源回路１００のバイアス回路４３及び電流源４１（電流源５１）をカレントミラー回路にて具体的に実現した構成の一例である。以下では、第１実施形態と共通する構成には第１実施形態と同じ符号を付し、詳細な説明を省略する。
　同図に示すカレントミラー回路は、ＭＯＳトランジスタ素子４２のゲートに、当該ＭＯＳトランジスタ素子４２と同特性のＭＯＳトランジスタ素子３４４のゲートを接続し、ＭＯＳトランジスタ素子３４４のゲートとドレインを短絡し、ＭＯＳトランジスタ素子３４４のソースを低電位側定電圧源ＧＮＤに接続し、ＭＯＳトランジスタ素子３４４のドレインと高電位側定電圧源ＶＤＤの間を電流源３４５で接続した基本的なカレントミラー回路の構成である。なお、本実施形態に係る電源回路３００に設けるカレントミラー回路の構成は基本的な構成に限らず様々に変更可能である。
　また、電流源３４５は、電流源４１（電流源５１）と同じ電流Ｉを流すべく同じ制御部３０から同じ制御信号で電流値を制御される構成としてある。すなわち、制御部３０の制御信号を可変することで、電流源３４５と電流源４１（電流源５１）の双方の電流Ｉの値を容易に調整することができる。また、本実施形態に係る電源回路３００では、バイアス回路３４３を簡易な構成で実現できる。
（Ｄ）第４実施形態：  
　図４は、本実施形態に係る電源回路を説明する図である。
　本実施形態に係る電源回路４００は、第２実施形態に係る電源回路２００のバイアス回路２４３及び電流源２４１（電流源２５１）をカレントミラー回路にて具体的に実現した構成の一例である。以下では、第２実施形態と共通する構成には第２実施形態と同じ符号を付し、詳細な説明を省略する。
　同図に示すカレントミラー回路は、ＭＯＳトランジスタ素子２４２のゲートに、当該ＭＯＳトランジスタ素子２４２と同特性のＭＯＳトランジスタ素子４４４のゲートを接続し、ＭＯＳトランジスタ素子４４４のゲートとドレインを短絡し、ＭＯＳトランジスタ素子４４４のソースを高電位側定電圧源ＶＤＤに接続し、ＭＯＳトランジスタ素子４４４のドレインと高電位側定電圧源ＶＤＤの間を電流源４４５で接続した基本的なカレントミラー回路の構成である。なお、本実施形態に係る電源回路４００に設けるカレントミラー回路の構成は基本的な構成に限らず様々に変更可能である。
　また、電流源４４５は、電流源２４１（電流源２５１）と同じ電流Ｉを流すべく同じ制御部２３０から同じ制御信号で電流値を制御される構成としてある。すなわち、制御部２３０の制御信号を可変することで、電流源４４５と電流源２４１（電流源２５１）の双方の電流Ｉの値を容易に調整することができる。また、本実施形態に係る電源回路４００では、バイアス回路２４３を簡易な構成で実現できる。
（Ｅ）第５実施形態：  
　図５は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路５００は、入力電圧を昇圧した出力電圧を生成する電流帰還型のチャージポンプ回路であり、チャージポンプ回路５１０、帰還回路５２０及び制御部５３０を備える。
　帰還回路５２０は、チャージポンプ回路５１０の出力部５１２とチャージポンプ回路５１０の入力部５１１との間を接続する帰還パスＰを形成する。
　帰還回路５２０の帰還パスＰは、チャージポンプ回路５１０の入力部５１１に接続された第１ノードＮ１と、チャージポンプ回路５１０の出力部５１２に接続された第３ノードＮ３と、第１ノードＮ１と第３ノードＮ３の間に設けられる第２ノードＮ２と、を有する。
　チャージポンプ回路５１０は、チャージポンプ電荷を保持する容量ＣＰの充放電に用いる充放電電圧と、当該容量ＣＰへの充放電方向を切り替えるスイッチ素子のオン／オフを切替制御するための発振信号と、を供給され、これら充放電電圧や発振信号に応じた電圧を出力する。
　チャージポンプ回路５１０は、その他、必要に応じて、容量ＣＰの充放電に用いる基準電圧が任意のバイアス源から適宜に供給される。
　本実施形態に係るチャージポンプ回路５１０は、充放電電圧を帰還回路５２０から入力され、外部から供給されるクロック信号ＣＫを発振信号として入力される。以下では、チャージポンプ回路５１０に入力される充放電電圧と発振信号とをまとめてＣＰ制御信号と呼ぶことにする。チャージポンプ回路５１０は、ＣＰ制御信号に応じた電圧を出力電圧Ｖｏｕｔとして出力パッド５１３に出力する。出力パッド５１３には、外部容量Ｃｅｘが接
続される。
　帰還回路５２０は、各ノードの電圧関係を、第３ノードＮ３＞第１ノードＮ１＞第２ノードＮ２（一定電圧）、に自律的に調整する。
　帰還回路５２０は、第１ノードＮ１と第２ノードＮ２の間に、第２ノードＮ２の第２電圧Ｖ２を一定電圧（後述する抵抗５４６に電流Ｉが流れて生ずる電圧）になるように出力電圧Ｖｏｕｔを自律的に調整するように働く電圧調整回路５４０を有する。
　電圧調整回路５４０は、例えば、電流源５４１、ＭＯＳトランジスタ素子５４２、及びバイアス回路５４３により構成される。
　電流源５４１は、第１ノードＮ１と高電位側定電圧源ＶＤＤとの間に設けられ、高電位側定電圧源ＶＤＤから第１ノードＮ１に向けて流れる電流Ｉを発生する。電流源５４１が流す電流Ｉの値は、制御部５３０によって制御される。
　第１ノードＮ１と第２ノードＮ２の間の帰還パスＰはＭＯＳトランジスタ素子５４２のソース／ドレイン間接続を介設して構成され、ＭＯＳトランジスタ素子５４２を介して接続される。ＭＯＳトランジスタ素子５４２は、帰還パスＰの第１ノードＮ１と第２ノードＮ２の間に、ドレインを第１ノードＮ１に向けて、ソースを第２ノードＮ２に向けて介設される。
　バイアス回路５４３は、ＭＯＳトランジスタ素子５４２の制御端子であるゲートにオン電圧Ｖｏｎを印加する。オン電圧Ｖｏｎは、ＭＯＳトランジスタ素子５４２のゲート・ソース間電圧をＶｇｓとすると、第２ノードＮ２の第２電圧Ｖ２よりもゲート・ソース間電圧Ｖｇｓ相当だけ高い電圧とする。その結果、ゲートに（Ｖ２＋Ｖｇｓ）の電圧を印加されたＭＯＳトランジスタ素子５４２は、ソースの電圧が第２電圧Ｖ２に制御される。
　バイアス回路５４３は、カレントミラー回路の構成を有する。カレントミラー回路の構成を有するバイアス回路５４３は、ＭＯＳトランジスタ素子５４２のゲートに、当該ＭＯＳトランジスタ素子５４２と同特性のＭＯＳトランジスタ素子５４４のゲートを接続し、ＭＯＳトランジスタ素子５４４のゲートとドレインを短絡し、ＭＯＳトランジスタ素子５４４のソースを抵抗５４６を介して低電位側定電圧源ＧＮＤに接続し、ＭＯＳトランジスタ素子５４４のドレインと高電位側定電圧源ＶＤＤの間を電流源５４５で接続した基本的なカレントミラー回路の構成である。なお、カレントミラー回路の構成は基本的な構成に限るものではない。
　また、電流源５４５は、電流源５４１（電流源５５１）と同じ電流Ｉを流すべく同じ制御部５３０から同じ制御信号で電流値を制御される構成としてある。すなわち、制御部５３０の制御信号を可変することで、電流源５４５と電流源５４１（電流源５５１）の双方の電流Ｉの値を容易に調整することができる。また、本実施形態に係る電源回路５００では、バイアス回路５４３を簡易な構成で実現できる。
　電流源５４１が発生する電流Ｉは、第１ノードＮ１からＭＯＳトランジスタ素子５４２を介して第２ノードＮ２へ流れる。ＭＯＳトランジスタ素子５４２のソース・ドレイン間には電圧ＶＤＳが発生する。すなわち、第１ノードＮ１の第１電圧Ｖ１は、第２ノードＮ２の第２電圧Ｖ２よりも電圧ＶＤＳだけ高電圧になる。
　第２ノードＮ２は、第二電流源としての電流源５４７を介して低電位側定電圧ＧＮＤに接続されている。電流源５４７は、第２ノードＮ２から低電位側定電圧ＧＮＤへ流れる電流Ｉ’を発生する。このため、電流源５４１が第１ノードＮ１を介してＭＯＳトランジスタ素子５４２に流す電流Ｉは、電流源５４７を介して低電位側定電圧ＧＮＤへ流れることになる。
　第２ノードＮ２と第３ノードＮ３の間には、電位差形成回路５５０が設けられる。電位差形成回路５５０は、一定電圧である第２ノードＮ２の第２電圧Ｖ２を基準電圧とし、この第２電圧Ｖ２よりも第３ノードＮ３の第３電圧Ｖ３を高電圧とする電位差を形成する。また、電位差形成回路５５０が形成する第２ノードＮ２と第３ノードＮ３の電位差は、ＭＯＳトランジスタ素子５４２が形成する第２ノードＮ２と第１ノードＮ１の電位差より大きくする。
　電位差形成回路５５０は、例えば、電流源５５１（本実施形態では電流源５４１と共通）及び抵抗５５２（以下、抵抗値をＺＦとする）により構成することができる。第２ノードＮ２と第３ノードＮ３の間の帰還パスＰは抵抗５５２を介して接続される。
　電流源５４７が発生する電流Ｉ’により、抵抗５５２には、第３ノードＮ３から第２ノードＮ２へ向かう電流が流れる。抵抗５５２には、下記式（３）に示すように、電流（Ｉ－Ｉ’）と抵抗値ＺＦに応じた電圧ＶＺＦが発生する。第３ノードＮ３の第３電圧Ｖ３は、第２ノードＮ２の第２電圧Ｖ２よりも電圧ＶＺＦだけ高電圧になる。
Figure JPOXMLDOC01-appb-M000003
　制御部５３０は、電流源５４１（電流源５５１）及び電流源５４５が発生する電流Ｉの値を制御する。電流源５４１（電流源５５１）及び電流源５４５と制御部５３０は、例えばカレントミラー回路により構成される。
　以上説明した本実施形態に係る電源回路においても、上述した第１実施形態に係る電源回路と同様に、オペアンプを用いないため低電圧動作が可能であり、安定性を実現しつつ従来に比べて回路面積を小さくできる。また、分圧回路を用いないため、レベルシフターによる回路面積の増大が無い。また、ゲインバンド積を一定に保ったまま電流スケーリングを行ってセカンドポールＰ２を高周波側へシフトさせることができる。これにより、位相余裕とのトレードオフを生ずることなく、電流スケーリングを行うことができる。
（Ｆ）第６実施形態：  
　図６は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路６００は、入力電圧を昇圧した出力電圧を生成する電流帰還型のチャージポンプ回路であり、チャージポンプ回路６１０、帰還回路６２０及び制御部６３０を備える。
　帰還回路６２０は、チャージポンプ回路６１０の出力部６１２とチャージポンプ回路６１０の入力部６１１との間を接続する帰還パスＰを形成する。
　帰還回路６２０の帰還パスＰは、チャージポンプ回路６１０の入力部６１１に接続された第１ノードＮ１と、チャージポンプ回路６１０の出力部６１２に接続された第３ノードＮ３と、第１ノードＮ１と第３ノードＮ３の間に設けられる第２ノードＮ２と、を有する。
　チャージポンプ回路６１０は、チャージポンプ電荷を保持する容量ＣＰの充放電に用いる充放電電圧と、当該容量ＣＰへの充放電方向を切り替えるスイッチ素子のオン／オフを切替制御するための発振信号と、を供給され、これら充放電電圧や発振信号に応じた電圧を出力する。以下では、チャージポンプ回路６１０に入力される充放電電圧と発振信号とをまとめてＣＰ制御信号と呼ぶことにする。
　チャージポンプ回路６１０は、その他、必要に応じて、容量ＣＰの充放電に用いる基準電圧が任意のバイアス源から適宜に供給される。
　本実施形態に係るチャージポンプ回路６１０は、充放電電圧を帰還回路６２０から入力され、外部から供給されるクロック信号ＣＫを発振信号として入力される。チャージポンプ回路６１０は、ＣＰ制御信号に応じた電圧を出力電圧Ｖｏｕｔとして出力パッド６１３に出力する。出力パッド６１３には、外部容量Ｃｅｘが接続される。
　帰還回路６２０は、各ノードの電圧関係を、第２ノードＮ２（一定電圧）＞第１ノードＮ１＞第３ノードＮ３、に自律的に調整する。
　帰還回路６２０は、第１ノードＮ１と第２ノードＮ２の間に、第２ノードＮ２の第２電圧Ｖ２を一定電圧（後述する抵抗６４６に電流Ｉが流れて生ずる電圧）になるように出力電圧Ｖｏｕｔを自律的に調整するように働く電圧調整回路６４０を有する。
　電圧調整回路６４０は、例えば、電流源６４１、ＭＯＳトランジスタ素子６４２、及びバイアス回路６４３により構成される。
　電流源６４１は、第１ノードＮ１と低電位側定電圧源ＧＮＤとの間に設けられ、第１ノードＮ１から低電位側定電圧源ＧＮＤに向けて流れる電流Ｉを発生する。電流源６４１が流す電流Ｉの値は、制御部６３０によって制御される。
　第１ノードＮ１と第２ノードＮ２の間の帰還パスＰはＭＯＳトランジスタ素子６４２のソース／ドレイン間接続を介設して構成され、ＭＯＳトランジスタ素子６４２を介して接続される。ＭＯＳトランジスタ素子６４２は、帰還パスＰの第１ノードＮ１と第２ノードＮ２の間に、ソースを第２ノードＮ２に向けて、ドレインを第１ノードＮ１に向けて介設される。
　バイアス回路６４３は、ＭＯＳトランジスタ素子６４２の制御端子であるゲートにオン電圧Ｖｏｎを印加する。オン電圧Ｖｏｎは、ＭＯＳトランジスタ素子６４２のゲート・ソース間電圧をＶｇｓとすると、第２ノードＮ２の第２電圧Ｖ２よりもゲート・ソース間電圧Ｖｇｓ相当だけ低い電圧とする。その結果、ゲートに（Ｖ２－Ｖｇｓ）の電圧を印加されたＭＯＳトランジスタ素子６４２は、ソースの電圧が第２電圧Ｖ２に制御される。
　バイアス回路６４３は、カレントミラー回路の構成を有する。図７には、カレントミラー回路の構成を有するバイアス回路６４３として、ＭＯＳトランジスタ素子６４２のゲートに、当該ＭＯＳトランジスタ素子６４２と同特性のＭＯＳトランジスタ素子６４４のゲートを接続し、ＭＯＳトランジスタ素子６４４のゲートとドレインを短絡し、ＭＯＳトランジスタ素子６４４のソースを抵抗６４６を介して高電位側定電圧源ＶＤＤに接続し、ＭＯＳトランジスタ素子６４４のドレインと低電位側定電圧源ＧＮＤの間を電流源６４５で接続した基本的なカレントミラー回路の構成である。なお、本実施形態に係る電源回路６００に設けるカレントミラー回路の構成は基本的な構成に限らず様々に変更可能である。
　また、電流源６４５と電流源６４１（電流源６５１）は、同じ制御部６３０からの制御により電流値を制御されている。すなわち、電流源６４５と電流源６４１（電流源６５１）が流す電流Ｉの値は、制御部６３０の制御により同じ値に調整される。
　電流源６４１が発生する電流Ｉは、第２ノードＮ２からＭＯＳトランジスタ素子６４２を介して第１ノードＮ１へ流れる。ＭＯＳトランジスタ素子６４２のソース・ドレイン間には電圧ＶＤＳが発生する。すなわち、第１ノードＮ１の第１電圧Ｖ１は、第２ノードＮ２の第２電圧Ｖ２よりも電圧ＶＤＳだけ低電圧になる。
　第２ノードＮ２は、第二電流源としての電流源６４７を介して高電位側定電圧源ＶＤＤに接続されている。電流源６４７は、高電位側定電圧源ＶＤＤから第２ノードＮ２へ流れる電流Ｉ’を発生する。このため、電流源６４１が第２ノードＮ２からＭＯＳトランジスタ素子６４２を通って第１ノードＮ１へ流す電流Ｉは、電流Ｉ’の一部を構成する。
　第２ノードＮ２と第３ノードＮ３の間には、電位差形成回路６５０が設けられる。電位差形成回路６５０は、一定電圧である第２ノードＮ２の第２電圧Ｖ２を基準電圧とし、この第２電圧Ｖ２よりも第３ノードＮ３の第３電圧Ｖ３を低電圧とする電位差を形成する。
　電位差形成回路６５０は、例えば、電流源６５１（本実施形態では電流源６４１と共通）及び抵抗６５２（以下、抵抗値をＺＦとする）により構成することができる。第２ノードＮ２と第３ノードＮ３の間の帰還パスＰは抵抗６５２を介して接続される。
　電流源６４７が発生する電流Ｉ’により、抵抗６５２には、第２ノードＮ２から第３ノードＮ３へ向かう電流が流れる。抵抗６５２には、下記式（４）に示すように、電流（Ｉ’－Ｉ）と抵抗値ＺＦに応じた電圧ＶＺＦが発生する。第３ノードＮ３の第３電圧Ｖ３は、第２ノードＮ２の第２電圧Ｖ２よりも電圧ＶＺＦだけ低電圧になる。
Figure JPOXMLDOC01-appb-M000004
　制御部６３０は、電流源６４１（電流源６５１）及び電流源６４５が発生する電流Ｉの値を制御する。電流源６４１（電流源６５１）及び電流源６４５と制御部６３０は、例えばカレントミラー回路により構成される。
　以上説明した本実施形態に係る電源回路においても、上述した第１実施形態に係る電源回路と同様に、オペアンプを用いないため低電圧動作が可能であり、安定性を実現しつつ従来に比べて回路面積を小さくできる。また、分圧回路を用いないため、レベルシフターによる回路面積の増大が無い。また、ゲインバンド積を一定に保ったまま電流スケーリングを行ってセカンドポールＰ２を高周波側へシフトさせることができる。これにより、位相余裕とのトレードオフを生ずることなく、電流スケーリングを行うことができる。
（Ｇ）第７実施形態：  
　図７は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路７００は、第１ノードＮ１の第１電圧Ｖ１をバッファ７６０を介してチャージポンプ回路１０へ入力する構成である。
　なお、図７には、第１実施形態に係る電源回路１００にバッファ７６０を設ける例を示してあるが、第２～第６実施形態に係る電源回路にバッファ７６０を設けてもよい。また、バッファ７６０は、チャージポンプ回路１０が内蔵してもよい。
　このように、第１ノードＮ１からチャージポンプ回路１０への充放電電圧の供給をバッファ７６０を介して行う構成とすることで、チャージポンプ回路１０が重い負荷を駆動するために必要な大電流を、チャージポンプ回路１０の出力に対する影響を極力小さくしつつ確保することができる。
　すなわち、チャージポンプ回路１０が大電流を必要とする場合に、帰還パスＰに大電流を流すことなくチャージポンプ回路１０の容量ＣＰに十分な電荷を供給することができる。また、帰還パスＰに大電流を流さずに済むため、チャージポンプ回路１０の出力で充放電される外部容量Ｃｅｘへの充放電に対する電流源４１の影響を極力小さいままに維持できるため、電流源４１が外部容量Ｃｅｘに対して負荷にならずに済む。
（Ｈ）第８実施形態：  
　図８は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路８００は、上述した第７実施形態に係るチャージポンプ回路１０に設けたバッファ７６０に低電位側定電圧ＧＮＤを供給するライン上に第三電流源としての電流源８７０を介設し、第１ノードＮ１の第１電圧Ｖ１を電流源８７０の電流値を可変する制御信号として用いる構成である。バッファ７６０は、例えば外部のクロック信号ＣＫを入力とする。
　このように、バッファ７６０に対する電流供給を第１ノードＮ１の第１電圧Ｖ１で制御する構成を採用することで、チャージポンプ回路１０の負荷が軽く、チャージポンプ回路１０へ供給すべき電流が小さいアイドル状態においては、バッファ７６０に流れる電流を絞って省電力動作とし、チャージポンプ回路１０の負荷が重く、チャージポンプ回路１０の駆動能力を高める必要が有る場合には、バッファ７６０に流れる電流を増大してチャージポンプ回路へ大電流を供給することができる。すなわち、負荷の状態に合わせてチャージポンプ回路１０への供給電流を自動調整する電源回路８００が実現される。
（Ｉ）第９実施形態：  
　図９は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路９００は、第１ノードＮ１の第１電圧Ｖ１により発振の有無を制御される発振器９８０の出力する発振信号ＣＫをチャージポンプ回路１０へ供給する構成である。
　なお、図９には、第１実施形態に係る電源回路１００に発振器９８０を設ける例を示してあるが、第２～第６実施形態に係る電源回路に発振器９８０を設けてもよい。また、発振器９８０は、チャージポンプ回路１０が内蔵してもよい。
　発振器９８０は、第１ノードＮ１の第１電圧Ｖ１が一定の閾値以上になると発振信号ＣＫをチャージポンプ回路１０に供給し、第１ノードＮ１の第１電圧Ｖ１が一定の閾値未満の場合は発振信号ＣＫの出力を停止する。発振器９８０がチャージポンプ回路１０に供給する発振信号ＣＫは、容量ＣＰへの充放電方向を切り替えるスイッチ素子のオン／オフを切替制御するために用いられる。
　このように構成された電源回路９００では、必要な時のみスイッチ群の切替を行って容量ＣＰへの充放電を行い、チャージポンプ回路１０から外部容量Ｃｅｘへの充放電を実施する構成である。従って、チャージポンプ回路１０の負荷が小さい場合に、効果的に省電力動作を実現することができる。
（Ｊ）第１０実施形態：  
　図１０は、本実施形態に係る電源回路を説明する図である。本実施形態に係る電源回路１０００は、電流源４１（電流源５１）及び電流源３４５の電流値を制御部３０が制御する制御ライン上にフィルター１０９０を介設した構成である。
　なお、図１０には、第３実施形態に係る電源回路３００にフィルター１０９０を設ける例を示してあるが、他の実施形態の電流源（４１（５１），２４１（２５１），４４５，５４５，５４７，６４１（６５１），６４５，６４７）の電流値を制御する制御ラインについても同様のフィルターを介設してもよい。
　フィルター１０９０は、電流源へ入力する制御信号の揺らぎを除去する平滑化フィルターであればよく、揺らぎを帰還回路の帯域よりも十分に小さくできればよい。例えば、一次のＲＣフィルターを用いることができる。
　このように、電流源の制御ラインにフィルター１０９０を介設することで、カレントミラー回路の前段であるＶＩ変換アンプ等で発生する揺らぎが除去され、本技術に係る電源回路において主要なノイズ源である電流源のノイズを低減することができる。電流源のノイズが低減することで、電流源の揺らぎが電流を介して如実に反映される抵抗５２の電圧の揺らぎを抑制することができる。
　なお、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，請求の範囲に記載された事項とその均等物まで及ぶものである。
　そして、本技術は、以下のような構成を取ることができる。
（１）
　チャージポンプ回路と、
　前記チャージポンプ回路の出力を入力へフィードバックする帰還回路と、
　前記帰還回路に定電流を流す第一電流源と、
　前記帰還回路の途中に介設されるＭＯＳトランジスタ素子と、
　前記帰還回路において前記ＭＯＳトランジスタ素子よりも前記チャージポンプ回路の出力寄りの位置に介設される抵抗素子と、
　前記ＭＯＳトランジスタ素子の制御端子に定電圧を印加するバイアス回路と、
　前記第一電流源が前記帰還回路に流す定電流の値を制御する制御部と、
を備える電源回路。
（２）
　前記バイアス回路が印加する定電圧は、基準電圧に比べて前記ＭＯＳトランジスタ素子のゲート・ソース間電圧相当だけ高電圧である、
前記（１）に記載の電源回路。
（３）
　前記帰還回路の前記ＭＯＳトランジスタ素子と前記抵抗素子の間のノードを、第二電流源により定電圧源に対して接続した、
前記（２）に記載の電源回路。
（４）
　前記バイアス回路が印加する定電圧は、前記ＭＯＳトランジスタ素子のゲート・ソース間電圧相当だけ基準電圧より低電圧である、
前記（１）～前記（３）の何れか１つに記載の電源回路。
（５）　前記帰還回路は、バッファを介して前記チャージポンプ回路の入力に接続されている、
前記（１）～前記（４）の何れか１つに記載の電源回路。
（６）
　前記チャージポンプ回路の入力にはバッファの出力が入力され、
　前記バッファには第三電流源により電流供給され、
　前記第三電流源は、前記帰還回路の前記ＭＯＳトランジスタ素子の前記抵抗素子と反対側の端子であるノードの電圧で電流値を制御される
前記（１）～前記（６）の何れか１つに記載の電源回路。
（７）
　前記帰還回路の前記ＭＯＳトランジスタ素子の前記抵抗素子と反対側の端子であるノードの電圧で発振を制御される発振器を更に備え、
　前記発振器の出力が、前記チャージポンプ回路に入力される、
前記（１）～前記（４）の何れか１つに記載の電源回路。
（８）
　前記第一電流源の電流値を制御する制御信号は、平滑化フィルターを介して入力される、
前記（１）～前記（４）の何れか１つに記載の電源回路。
１０…チャージポンプ回路、１１…入力部、１２…出力部、１３…出力パッド、２０…帰還回路、３０…制御部、４１…電流源、４２…ＭＯＳトランジスタ素子、４３…バイアス回路、４０…電圧調整回路、５１…電流源、５２…抵抗、５０…電位差形成回路、１００…電源回路、２００…電源回路、２１０…チャージポンプ回路、２１１…入力部、２１２…出力部、２１３…出力パッド、２２０…帰還回路、２３０…制御部、２４１…電流源、２４２…ＭＯＳトランジスタ素子、２４３…バイアス回路、２４０…電圧調整回路、２５１…電流源、２５２…抵抗、２５０…電位差形成回路、３００…電源回路、３４３…バイアス回路、３４４…ＭＯＳトランジスタ素子、３４５…電流源、４００…電源回路、４４４…ＭＯＳトランジスタ素子、４４５…電流源、５００…電源回路、５１０…チャージポンプ回路、５１１…入力部、５１２…出力部、５１３…出力パッド、５２０…帰還回路、５３０…制御部、５４１…電流源、５４２…ＭＯＳトランジスタ素子、５４３…バイアス回路、５４４…ＭＯＳトランジスタ素子、５４５…電流源、５４６…抵抗、５４７…電流源、５４０…電圧調整回路、５５１…電流源、５５２…抵抗、５５０…電位差形成回路、６００…電源回路、６１０…チャージポンプ回路、６１１…入力部、６１２…出力部、６１３…出力パッド、６２０…帰還回路、６３０…制御部、６４１…電流源、６４２…ＭＯＳトランジスタ素子、６４３…バイアス回路、６４４…ＭＯＳトランジスタ素子、６４５…電流源、６４６…抵抗、６４７…電流源、６４０…電圧調整回路、６５１…電流源、６５２…抵抗、６５０…電位差形成回路、７００…電源回路、７６０…バッファ、８００…電源回路、８７０…電流源、９００…電源回路、９８０…発振器、１０００…電源回路、１０９０…フィルター、Ｎ１…第１ノード、Ｎ２…第２ノード、Ｎ３…第３ノード、Ｐ…帰還パス
 
 

Claims (8)

  1. 　チャージポンプ回路と、
    　前記チャージポンプ回路の出力を入力へフィードバックする帰還回路と、
    　前記帰還回路に定電流を流す第一電流源と、
    　前記帰還回路の途中に介設されるＭＯＳトランジスタ素子と、
    　前記帰還回路において前記ＭＯＳトランジスタ素子よりも前記チャージポンプ回路の出力寄りの位置に介設される抵抗素子と、
    　前記ＭＯＳトランジスタ素子の制御端子に定電圧を印加するバイアス回路と、
    　前記第一電流源が前記帰還回路に流す定電流の値を制御する制御部と、
    を備える電源回路。
  2. 　前記バイアス回路が印加する定電圧は、基準電圧に比べて前記ＭＯＳトランジスタ素子のゲート・ソース間電圧相当だけ高電圧である、
    請求項１に記載の電源回路。
  3. 　前記帰還回路の前記ＭＯＳトランジスタ素子と前記抵抗素子の間のノードを、第二電流源により定電圧源に対して接続した、
    請求項２に記載の電源回路。
  4. 　前記バイアス回路が印加する定電圧は、前記ＭＯＳトランジスタ素子のゲート・ソース間電圧相当だけ基準電圧より低電圧である、
    請求項１に記載の電源回路。
  5. 　前記帰還回路は、バッファを介して前記チャージポンプ回路の入力に接続されている、
    請求項１に記載の電源回路。
  6. 　前記チャージポンプ回路の入力にはバッファの出力が入力され、
    　前記バッファには第三電流源により電流供給され、
    　前記第三電流源は、前記帰還回路の前記ＭＯＳトランジスタ素子の前記抵抗素子と反対側の端子であるノードの電圧で電流値を制御される
    請求項１に記載の電源回路。
  7. 　前記帰還回路の前記ＭＯＳトランジスタ素子の前記抵抗素子と反対側の端子であるノードの電圧で発振を制御される発振器を更に備え、
    　前記発振器の出力が、前記チャージポンプ回路に入力される、
    請求項１に記載の電源回路。
  8. 　前記第一電流源の電流値を制御する制御信号は、平滑化フィルターを介して入力される、
    請求項１に記載の電源回路。
     
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