WO2018206708A1 - Signalverarbeitungsvorrichtung und messvorrichtung zur hochpräzisen laufzeitmessung zweier signale - Google Patents

Signalverarbeitungsvorrichtung und messvorrichtung zur hochpräzisen laufzeitmessung zweier signale Download PDF

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WO2018206708A1
WO2018206708A1 PCT/EP2018/062114 EP2018062114W WO2018206708A1 WO 2018206708 A1 WO2018206708 A1 WO 2018206708A1 EP 2018062114 W EP2018062114 W EP 2018062114W WO 2018206708 A1 WO2018206708 A1 WO 2018206708A1
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WO
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signal
input
logic gate
output
latch
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Application number
PCT/EP2018/062114
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English (en)
French (fr)
Inventor
Ralf Salomon
Ralf Joost
Original Assignee
Universität Rostock
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac

Definitions

  • the present invention relates to a signal processing device for the high-precision transit time measurement of two signals, in particular the present invention relates to a measuring device for the high-precision transit time measurement of at least two digital signals.
  • the transit time measurement is one of the key procedures for the implementation of
  • TDLs Tapped Delay Lines
  • a TDL is usually realized as a chain of delay elements ("TDL elements"), each of which is assigned a flip-flop, such a TDL is shown in Fig. 1.
  • the data inputs D of the flip-flops are connected to a respective flip-flop.
  • flop associated tap point ("tab") of the chain connected by delay elements.
  • the input of the chain of delay elements is connected to a first signal input for a first measurement signal S1.
  • the clock inputs CLK of all flip-flops of the TDL are directly connected to a second signal input for a second measurement signal S2.
  • each delay element has the same delay time ⁇ .
  • the flip-flop becomes the logic level at the instant the second measurement signal S2 reaches the clock input CLK the first measurement signal S1, which is applied to its input D, load and output Q [0..5] on its output.
  • the flip-flop will output the logical inverse.
  • the output value of the flip-flop makes a statement as to which of the two measurement signals S1, S2 first arrived at the flip-flop.
  • a time delay .DELTA. ⁇ of the second measurement signal S2 with respect to the first measurement signal S1 can be determined by considering the output values Q [0..5] of all the TDL's flip-flops.
  • a TDL shown in Fig. 1 can only determine a delay if S2 changes the logic level later than S1.
  • a TDL can also be modified so that a determination of a delay value is possible if the first measurement signal S1 is delayed with respect to the second measurement signal S2.
  • the accuracy of the measurement is due to the delay time ⁇ of a
  • delay element Defined delay element and is in common implementations about 50 ps.
  • the result vector [1 1 1 100] shown in FIG. 1 would therefore be a delay of the second measurement signal S2 with respect to the first measurement signal S1 of approximately 200 ps
  • the measurement accuracy (time resolution) of about 50 ps is for many reasons.
  • a signal processing device for processing digital signals comprising: a first
  • Logic gate having a first signal input, a second signal input, a third signal input and a signal output, wherein the second logic gate a a third signal input, a second signal input, a third signal input and a signal output, wherein a master logic gate having a first signal input, a second signal input, a third signal input and a signal output for a
  • Output signal is provided, wherein the first signal input to the signal output of the first logic gate, the second signal input to the signal output of the second logic gate and the third signal input to the signal output of the third logic gate is connected, wherein the signal output of the first logic gate with one of
  • Signal inputs of the second logic gate and connected to one of the signal inputs of the third logic gate wherein the signal output of the second logic gate is connected to one of the signal inputs of the first logic gate and one of the signal inputs of the third logic gate, and wherein the signal output of the third logic gate with one of the signal inputs of the first logic gate and connected to one of the signal inputs of the second logic gate.
  • Signal processing device having a plurality of N logic gates disclosed, each having N signal inputs and one signal output, wherein the master logic gate N signal inputs and a signal output, wherein the
  • Signal outputs of the N logic gates are connected to the N signal inputs of the master logic gate, and wherein each of the signal outputs of the N logic gates are each connected to one of the signal inputs of all other N-1 logic gates.
  • N is a natural number greater than or equal to 3.
  • the master logic gate is formed as an AND gate.
  • (N-1) signal inputs of each of the N logic gates are respectively connected to the signal outputs of the other N-1 logic gates, the remainder of the signal input of each of the N logic gates being respectively connected to an input line for inputting the input signals.
  • the apparatus comprises a latch having a signal input for an input signal, a signal output for an output signal, wherein the
  • Signal latch is adapted to store an input signal and provide the signal output as an output signal, wherein the signal input of the latch is coupled to the signal output of the master logic gate.
  • the latch has a control input for resetting the latch.
  • the latch is configured to store a transient transient state.
  • the latch comprises a fourth logic gate and a fifth
  • Logic gate wherein the fourth logic gate having a first signal input, a second signal input and a signal output and the fifth logic gate having a first signal input, a second signal input and a signal output.
  • the first logic gate preferably has a first signal inverter.
  • the second logic gate preferably has a second signal inverter.
  • the third logic gate preferably has a third signal inverter.
  • a signal processing apparatus for processing digital signals, comprising: a first
  • a latch having a first signal input for a first input signal, a second signal input for a second input signal, a first signal output for a first output signal and a second signal output for a second
  • An output signal wherein the first latch is configured to assume a first state in which the logic value of the first output signal is complementary to the logic value of the second output signal, a second latch having a signal input for an input signal, a signal output for an output signal, wherein the second A latch is configured to store an input signal and provide it at the signal output as an output signal, wherein the signal input of the second latch is coupled to the signal outputs of the first latch, wherein the first latch is further adapted to assume a second state in which the logic value of the first Output signal corresponds to the logical value of the second output signal.
  • Input signals into a valid state is stored by the second latch.
  • a transient transient state of the first latch is stored, a high degree of simultaneity of the two input signals may be inferred, corresponding to a period of time within which both input signals must switch to produce a transient transient condition.
  • the invalid state of the first latch is also its ground state, ie the state which the first latch assumes, provided that none of the input signals to be detected is present.
  • the time window in which both input signals must be received to generate a transient transient state is determined in particular by the conduction paths within the signal memory or by the conduction paths between the logic gates used in the signal memory. Since the two input signals propagate through the latch (i.e., through the logic gates of the latch and between the logic gates) at high speed, the time window in which both input signals must be received to produce a transient transient condition is correspondingly short.
  • the time window in which both input signals must be received to generate a transient transient state can be reduced to 10 to 100 picoseconds (ps), i. that a first incoming input signal switches the latch already after 10 to 100 ps in a valid state, without a transient transition state arises, unless the later incoming input signal also received within this short period of time.
  • ps picoseconds
  • the logic gates of the first latch are arranged directly next to each other, so that a feedback line path for the feedback between the logic gates is minimized.
  • a logic gate arranged between the signal memories is provided with a first signal input, a second signal input and a signal output for an output signal.
  • This logic gate is preferably designed to generate a (unambiguous) logic signal as a function of a transient transient state, ie the logical output signal of the logic gate differs in the case of a transient transient state from the logical output signal in all other states.
  • the logic gate disposed between the latches is formed as an AND gate.
  • the second signal store has a control input for resetting the second signal store. This is advantageous because the second latch permanently stores a once generated transient transition state. In order to use the signal processing device repeatedly, however, it is advantageous to store the transient once generated
  • the second signal memory is designed to store only one transient transition state of the first signal memory. This is advantageous because other states of the first latch (whether valid or invalid states) are not stored, so that only a highly simultaneous arrival of both input signals on the first latch can lead to storage in the second latch. Thus, an evaluation of a signal stored in the second signal memory is particularly easy to implement, since it is not necessary to distinguish between different stored signals.
  • the first signal memory comprises a first logic gate and a second logic gate, wherein the first logic gate has a first signal input, a second signal input and a signal output and the second logic gate also has a first signal input, a second signal input and a signal output.
  • the second signal memory comprises a fourth logic gate and a fifth logic gate, wherein the fourth logic gate has a first signal input, a second signal input and a signal output and the fifth logic gate has a first signal input, a second signal input and a signal output.
  • Relationship interpreted as a third logic gate.
  • Logic gate connected to the first signal input of the first latch.
  • the signal output of the second logic gate is connected to the other signal input of the first logic gate
  • Logic gate connected to the second signal input of the first latch.
  • Logic gate is connected to the other signal input of the second logic gate.
  • Logic gate connected to a signal input of the fifth logic gate, wherein the other signal input of the fifth logic gate is connected to the control input.
  • Logic gate coupled to a first signal inverter.
  • the signal output of the second logic gate is coupled to a second signal inverter.
  • Logic gate coupled to a third signal inverter.
  • Logic gate coupled to a fourth signal inverter.
  • the first logic gate, the second logic gate, the fourth logic gate and the fifth logic gate are OR gates
  • Signal processing device an evaluation unit, which is formed from the stored signal stored in the second signal output a maximum
  • the measuring device according to the invention for the high-precision transit time measurement of at least two digital input signals can advantageously utilize the temporally high resolution of the signal processing device with respect to the simultaneity of the two input signals by a plurality of signal processing devices according to the invention along two (the first and the second Input signal), with the input signals propagating in opposite directions in the signal lines.
  • the first input signal will enter the respective signal processing device significantly before the second input signal, so that there is no transient transition state when switching from the ground state (invalid state) to a valid state (due to the first incoming first signal).
  • the second input signal will enter the respective signal processing device significantly before the first input signal, so that no transient transition state is produced there either when switching from the ground state (invalid state) to a valid state (due to the first incoming second input signal) becomes.
  • a transient transient state temporarily generated in the first signal store which is then stored by the second signal store and made available as an output signal for the evaluation unit becomes.
  • the evaluation unit can then determine in which signal processing device (s) both input signals are received within a very short time window. From the position of those signal processing device (s) that signal a simultaneity can then be precisely concluded on the transit time difference.
  • the measuring device for high-precision transit time measurement of at least two digital input signals on a first measurement input with a signal line for a first input signal and a second measurement input with a signal line for a second input signal, wherein a plurality of inventive
  • Signal processing devices are provided, wherein in each case the first signal input of the signal processing devices are connected to the signal line for the first input signal and respectively the second signal input of the signal processing devices to the signal line for the second input signal, and the respective
  • Signal inputs of the signal processing devices contact the signal lines in succession, wherein the signal propagation direction of the signal line for the first input signal opposite to the signal propagation direction of
  • the signal outputs are the
  • Signal processing devices connected to an evaluation unit, which is formed is, from the output signals of the signal processing devices a
  • the signal lines of the signal processing device have a thickness between 3000 nanometers and 30 nanometers, more preferably between 1000
  • the signal lines of the signal processing device are formed of copper.
  • the thickness of the signal lines is the
  • the logic gates of the signal processing device have a minimum distance (minimum distance between two adjacent logic gates) between 200 nanometers and 50 nanometers, more preferably between 100 nanometers and 60 nanometers.
  • the logic gates of the signal processing device have a maximum distance (largest distance between two adjacent logic gates) between 500 nanometers and 100 nanometers, more preferably between 200 nanometers and 100 nanometers.
  • the signal processing device is designed as a field programmable gate array (FPGA).
  • the signal processing device is designed as an integrated circuit of digital technology, in which a logic circuit can be loaded.
  • a signal processing apparatus for processing digital signals, comprising: a first
  • a signal memory having a signal input for a first input signal, a
  • first latch is adapted to store a first input signal in response to the level of the first control signal and to provide at the signal output as a first output signal
  • second latch having a signal input for a second input signal , a signal output for a second output signal and a control input for a second control signal, wherein the second latch is adapted to store a second input signal in response to the level of the second control signal and at the signal output second
  • the idea of this aspect of the invention is that two latches are coupled together (by mutual feedback of their output signals) such that storing one input signal through one of the two latches blocks each other from storing the other input signal in the other latch.
  • a blocking of the other latch occurs later Receives input signal, but slightly time-delayed, so that highly simultaneous input signals despite a mutual blocking (due to the mutual feedback of the output signals)
  • Control input of the other latch propagates at the speed of light, is the time window in which the other latch is not yet blocked, so that
  • the time window in which the other latch is not yet blocked upon receipt of a first input signal can be reduced to 10 to 100 picoseconds (ps), i. a first input signal blocks the other latch after 10 to 100 ps.
  • the signal memories are arranged directly next to one another, so that a conduction path for the feedback from the signal output of the first latching signal memory to the control input of the other latch is as short as possible.
  • the measuring device according to the invention for the high-precision transit time measurement of at least two digital input signals can be the temporally high resolution of the signal processing device with respect to the simultaneity of the two input signals
  • a plurality of signal processing devices according to the invention along two (the first and the second input signal) leading signal lines are coupled, wherein the input signals propagate in the signal lines in the opposite direction.
  • the first input signal will enter the respective signal processing device before the second input signal, so that there the storage of the second input signal is blocked before it arrives, while in a region nearest to the second measuring input the second input signal before the first input signal will be in the respective signal processing device, so that there the storage of the first input signal is blocked before it arrives.
  • both signals are stored. From the position of those signal processing device (s) that signal a simultaneity can then be precisely concluded on the transit time difference.
  • the measuring device for high-precision transit time measurement of at least two digital input signals on a first measurement input with a signal line for a first input signal and a second measurement input with a signal line for a second input signal, wherein a plurality of inventive
  • Signal processing devices are provided, wherein in each case the first signal input of the signal processing devices are connected to the signal line for the first input signal and respectively the second signal input of the signal processing devices to the signal line for the second input signal, and the respective
  • Signal inputs of the signal processing devices contact the signal lines in succession, wherein the signal propagation direction of the signal line for the first input signal opposite to the signal propagation direction of
  • the signal outputs are the
  • Signal processing devices connected to an evaluation unit, which is formed from the output signals of the signal processing devices a
  • the first latch has a second control input for resetting the first latch.
  • the second signal store likewise has a second control input for resetting the second signal store.
  • the first signal store comprises a first logic gate, a second logic gate and a third logic gate, the first logic gate having a first signal input, a second signal input and a second logic gate
  • the second logic gate having a first signal input, a second signal input and a signal output and the third logic gate having a first signal input, a second signal input and a signal output.
  • the second signal memory comprises a fourth logic gate, a fifth logic gate and a sixth logic gate, the fourth logic gate having a first signal input, a second signal input and a second logic gate
  • the fifth logic gate having a first signal input, a second signal input and a signal output and the sixth logic gate having a first signal input, a second signal input and a signal output.
  • Logic gate connected to the signal input of the first latch, and a signal input of the fourth logic gate is connected to the signal input of the second
  • the signal output of the first logic gate and the signal output of the second logic gate are each with a
  • the signal output of the fourth logic gate and the signal output of the fifth logic gate are each provided with a
  • the signal output of the third logic gate is connected to the signal output of the first signal memory and the signal output of the sixth logic gate is connected to the signal output of the second signal memory.
  • the signal input of the second logic gate to the second control input of the first latch and a
  • Signal input of the fifth logic gate connected to the second control input of the second latch.
  • the signal output of the sixth logic gate is further connected to a signal input of the fifth logic gate.
  • Logic gate is further connected to a signal input of the second logic gate.
  • the signal lines of the signal processing device have a thickness between 3000 nanometers and 30 nanometers, more preferably between 1000
  • the signal lines of the signal processing device are formed of copper.
  • the thickness of the signal lines is the
  • the logic gates of the signal processing device have a minimum distance (minimum distance between two adjacent logic gates) between 200 nanometers and 50 nanometers, more preferably between 100 nanometers and 60 nanometers.
  • the logic gates of the signal processing device have a maximum distance (largest distance between two adjacent logic gates) between 500 nanometers and 100 nanometers, more preferably between 200 nanometers and 100 nanometers.
  • the signal processing device is designed as a field programmable gate array (FPGA).
  • the signal processing device is designed as an integrated circuit of digital technology, in which a logic circuit can be loaded.
  • 1 shows a conventional measuring device for transit time measurement.
  • Fig. 2 is a signal processing apparatus according to a preferred
  • Embodiment of an aspect of the present invention a truth table for explaining the operation of the first latch of the signal processing device according to the invention, a measuring device for precise transit time measurement according to a preferred embodiment of an aspect of the present invention
  • a signal processing device according to a first preferred embodiment of another aspect of the present invention, a signal processing device according to a second preferred embodiment of another aspect of the present invention, a signal processing device according to a third preferred embodiment of another aspect of the present invention, a signal processing device according to a fourth preferred Embodiment of another aspect of the present invention, a signal processing apparatus according to a fifth preferred embodiment of another aspect of the present invention, a measuring device for accurate transit time measurement according to a preferred embodiment of another aspect of the present invention, a diagram for illustrating the modification of an RS-Latches, a Diagram illustrating the use of a mod ifected RS latches in a signal processing device, and a signal processing device according to a preferred
  • FIG. 2 shows a signal processing device 300 according to a preferred embodiment
  • the signal processing device 300 comprises a first signal memory 100 and a second signal memory 200.
  • the first signal memory 100 comprises a first signal input 1 for a first
  • the first signal memory 100 comprises a first signal output 13 for a first output signal Q and a second signal output 23 for a second one
  • OR gates 10, 20 are provided, wherein the first OR gate 10 in addition to the signal input 1 1, with the signal input 1 of
  • Signal processing device 300 is connected to a further signal input 12.
  • This further signal input 12 acts as input for a first
  • Signal input 22 which is connected to the signal input 2 of the signal processing device 300, another signal input 21 has.
  • This further signal input 21 acts as an input for a second feedback signal, which is connected to the output 13 of the first OR gate 10, wherein the first signal output 13 is coupled to an inverter 14.
  • Figure 3 shows a truth table for explaining the operation of the first
  • the Latch 100 of the signal processing apparatus 300 is designed as a so-called RS latch, wherein the NOR gates 10, 20 are interconnected in cross-over.
  • the input 1 for the input signal S1 is referred to as S (for set) and the input 2 for the input signal S2 as R (for reset). Due to the logic used, the output 23 for the second output is usually designated Q and the output 13 for the first output Q.
  • State RAM 200 is reset by means of the control signal 3.
  • the second latch 200 is configured to permanently store the occurrence of the transient state in the first latch 100.
  • the RS flip-flop according to this embodiment is a possible embodiment.
  • the second latch 200 may also use a different flip-flop.
  • the AND gate can go to the clock input of a D-flipflop, with the D input set to 1. Or alternatively take a T-flipflop, again the AND gate goes to the clock input.
  • downstream units 30, 200 are aware of the presence of a transient state, that is to say the highly simultaneous arrival of the input signals S1 and S2, and store this transient state occurring for a short time.
  • the signal processing device 300 of FIG. 2 operates with low-active
  • the second latch 200 is configured to permanently store the signal of the AND gate 30 until the signal processing device 300 is restored to the initial state (the control input 3 is set low).
  • the value of the output signal Q2 represents information as to whether or not the signals S1 and S2 have come in at the same time.
  • FIG. 2 shows an exemplary implementation.
  • Other implementations with other gates and other flip-flops can achieve the same functionality, for example with high-active input signals S1 and S2 and a high-active reset signal, with high-active input signals S1 and S2 and a low-active reset signal or with low-active input signals S1 and S2 and a high active reset signal.
  • the input signal S1 be high-active, while the input S2 and is low-active, and vice versa.
  • the signal processing apparatus 300 enables high-temporal detection as to whether the input signals S1 and S2 have been input highly concurrently.
  • the signal output Q2 is at one
  • predetermined value for example, to "high” (or to 1) according to the
  • the signal output Q2 is not set to the predetermined value (for example to "high” in accordance with FIG. 2), this means that either no input signal or one of the input signals has been input significantly before the other input signal.
  • the length of the simultaneity interval ie the time window within which the storage of a transient state is made possible, is determined by the transit time of the previous input signal through the corresponding logic gate 10 or 20 of the
  • the time window within which the storage of a transient state is enabled can be reduced to 10 to 100 ps, ie a first incoming input signal can only cause a transient state if the later (other) input signal is not later than 10 to 100 ps is received after input of the first incoming input signal.
  • FIG. 4 shows a measuring device for precise transit time measurement according to a preferred embodiment of the present invention.
  • the measuring device 400 for precise transit time measurement has a first measuring input 401 for a first input signal S1 and a second measuring input 402 for a second input signal S2. Furthermore, the measuring device 400 comprises a multiplicity of signal processing devices 300 according to the invention whose signal inputs 1 and 2 are respectively coupled to the measuring inputs 401 and 402 via the signal lines 41 1 and 412. In this case, the input signals S1 and S2 propagate in the mutually parallel signal lines 41 1 and 412 in the opposite direction. Furthermore, the measuring device 400 comprises a control input 403, via which a control signal for resetting and activating the signal memories 100, 200 (FIGS. 2 and 3) can be fed.
  • control input 403 of the measuring device 400 is coupled to the control inputs 3 of the signal processing devices 300.
  • the measuring device 400 comprises an evaluation unit 500, which is coupled to the signal outputs 4 (FIG. 2) of the signal processing devices 300.
  • the signal processing devices 300 are arranged equidistantly along the signal lines 41 1, 412.
  • Signal processing devices 300 do not determine which of the two
  • the time difference of the input signals S1 and S2 with sufficient length of the signal lines 41 1 and 412 and sufficient number of signal processing devices 300 can be determined with high precision, because only a part of the signal processing devices 300 with a
  • Simultaneity corresponding output signal Q2 are output. From the Position of these signal processing devices 300, the time difference of the input signals S1 and S2 can then be determined with high precision.
  • the input signal S2 due to the shorter conduction path 412 to the signal processing devices 300 arranged there, will be received significantly before the input signal S1, so that subsequently no transient state can be produced. Therefore, the signal outputs 4 in the lower part of the measuring device 400 will also output a zero.
  • State RAM 200 of the signal processing devices 300 is stored and applied as output signal Q2 at the signal output. In these areas, the signal outputs 4 of the measuring device 400 will thus output a one.
  • Signal lines 41 1, 412 which output a one can, by means of the evaluation unit 500, respond to a time difference of the input signals S1 and S2 to the respective one
  • Measurement inputs 401 and 402 can be determined with very high accuracy (less than 100 ps).
  • FIGS. 13 and 14 show a signal processing device 300 according to a preferred embodiment of an aspect of the present invention, wherein the signal processing device 300 is designed to detect a temporal coincidence of at least three input signals S1, S2 and S3 with little circuit complexity.
  • FIGS. 11 and 12 illustrate the extension of the signal processing device 300 of FIG. 2, which can detect a temporal coincidence of two input signals S1 and S2.
  • FIGS. 13 and 14 The object of the invention described in FIGS. 13 and 14 is the generalization of the above-mentioned coincidence detector.
  • An obvious solution would be to duplicate the circuit of Figure 2. For example, if one wanted to determine the simultaneity of three signals A, B and C, one could use a first detector according to Figure 2 to simultaneity A and B, and a second detector According to Figure 2, the simultaneity of B and C determine. For N signals one would need N-1 detectors. With N detectors, this would result in one
  • Signal processing device which functionally corresponds to the signal processing device 300 of Figure 2.
  • the generalized edge detector consists of N NOR gates, each having N inputs. N-1 of these inputs are connected to all other outputs. The remaining input is connected to an input line (e.g., 1, 2, 3) of the circuit.
  • the outputs of all N NOR gates are provided with a
  • the circuit consists of N NOR gates (with N inputs) an AND gate (with N inputs) and two NOR gates with two inputs, which leads to a significant reduction of the circuit complexity compared to a duplication of the circuit of Figure 2.
  • FIG. 5 shows a signal processing device 300 according to a first preferred embodiment of a further aspect of the present invention.
  • the signal processing device 300 comprises a first signal memory 100 and a second signal memory 200.
  • the first signal memory 100 comprises a signal input 1 for a first
  • Input signal S1 can only happen if the first control signal T1 is deactivated, that is switched to "low".
  • the second AND gate 20 and the OR gate 30 are used to store the input signal S1, provided that the first control signal T1 is deactivated.
  • the control input 3 of the signal processing device 300 In order to put the signal processing device 300 in the initial state (hereinafter also referred to as reset), the control input 3 of the signal processing device 300 in the initial state (hereinafter also referred to as reset), the control input 3 of the signal processing device 300 in the initial state (hereinafter also referred to as reset), the control input 3 of the
  • Signal processing device 300 is set to "low", whereby first output signal Q1 and second output signal Q2 are also set to “low”.
  • the control input 3 of the signal processing device 300 is set to "high", whereby a first input signal S1 is stored in the latch 100, provided that the first control signal T1 in the time in which the first input signal S1 first reaches the AND gate 10 (ie "High” is set) is disabled. Because then is at both signal inputs 1 1, 12 of the AND gate 10 (due to the inverter 14) each "high", so that the signal output 13 of the AND gate 10 is also set to "high".
  • This signal will subsequently set both the signal output 33 of the OR gate 30 and the signal output 4 of the signal processing device 300.
  • an activated (ie set to "high") control input 3 at the signal input 21
  • this signal is subsequently stored due to the feedback of the signal output 33 of the OR gate 30 with the signal input 22 of the AND gate 20 and henceforth at the signal output 4 of the signal processing device 300 abut.
  • the second signal memory 200 is constructed, which has a signal input 2 for a second input signal S2 and a signal output 5 for a second
  • Output Q2 includes. Furthermore, two AND gates 40, 50 and an OR gate 60 are provided, wherein the first AND gate 40 next to the signal input 41, which is connected to the signal input 2 of the signal processing device 300, another signal input 42 has. This further signal input 42 acts as an input for a second control signal T2, wherein the AND gate 40 can only pass (and store) the input signal S2 due to the upstream inverter 44 when the second control signal T2 is deactivated, ie switched to "low" is.
  • the second AND gate 50 of the second latch 200 and the OR gate 60 of the second latch 200 are used to store the input signal S2, if the second control signal T2 is deactivated.
  • Reset is set to "high"
  • a second input signal S2 is stored in the latch 200, provided that the second control signal T2 at the time in which the second input signal S2 first reaches the AND gate 40 (that is set to “high"), is disabled. Because then lies at both signal inputs 41, 42 of the AND gate 40th (due to the inverter 44) in each case “high”, so that the signal output 43 of the AND gate 40 is also set to "high".
  • This signal will subsequently set both the signal output 63 of the OR gate 60 and the signal output 5 of the signal processing device 300.
  • an activated (ie set to "high") control input 3 at the signal input 51
  • this signal is subsequently stored due to the feedback of the signal output 63 of the OR gate 60 with the signal input 52 of the AND gate 50 and henceforth at the signal output 5 of the signal processing device 300 abut.
  • storing the input signal S1 in the signal memory 100 can block or prevent the storage of the input signal S2 in the signal memory 200. Likewise blocks or prevents storage of the input signal S2 in
  • State RAM 200 stores the input signal S1 in the latch 100.
  • the prerequisite for blocking the respective other signal memory is that the fed back signal T1 or T2 is received in each case before the input signal S2 or S1 in the other signal memory. Therefore, only that latch in which the input signal arrives first blocks the other latch.
  • Input signals are stored, so Q1 and Q2 are set to "high”, be concluded on a high degree of simultaneity of the two input signals with the duration of the fed back output signal, ie from the signal output 63 to
  • the signal processing device 300 enables high-temporal detection of whether the input signals S1 and S2 are highly concurrent have been fed. In this case, both signal outputs Q1 and Q2 are "high.” If only Q1 is high and Q2 is low, this means that the input signal S1 was input before the input signal S2, while if only Q2 was on “High” and Q1 is set to "low", the input signal S2 was fed in front of the input signal S1, provided that both signal outputs Q1 and Q2 are "low", none of the signals has yet been input. To reset the
  • control input 3 is set to "low.” During the detection, the control input 3 must be set to "high”.
  • the length of the simultaneity interval ie the time window within which the storage of a temporally later input signal is not already blocked by the earlier input signal, is determined by the passage time of the previous input signal through the latch (ie for example by two logic gates 10 and 30 or 40 and 50 of the respective signal memory 100, 200) and subsequently determined by the length of the control signals T1 and T2 transmitting line paths (between the signal output 33 and signal input 42 and between the signal output 63 and signal input 1 1).
  • these conduction paths are the same length and, respectively, differ by less than 10%.
  • the signal processing device 300 can be designed in different ways, as will be explained below with reference to the further embodiment variants.
  • FIG. 6 shows a signal processing device 300 according to a second preferred embodiment of the present invention.
  • the second preferred embodiment of FIG. 6 is similar to the first preferred embodiment of FIG. 5, wherein the second logic gate 20 and the fifth
  • Logic gates 50 are not formed as AND gates, but as an OR gate. Further, signal inverters according to the second preferred embodiment are not at the signal inputs 1 1 and 42, but rather signal inverters 24, 34, 54 and 64 are provided at the signal outputs 23, 33, 53 and 63.
  • Signal processing device 300 with high-active input signals S1 and S2, a high-active reset signal at the control input 3, but with low-active coincidence outputs 33 and 63rd If reset at control input 3 is set to 1 (or "high"), outputs 33 and
  • Reset is deactivated (set to 0) to activate the detector 300. If both signals S1 and S2 change at the same time from 0 to 1, both outputs change to 0. If both signals S1 and S2 do not change at the same time, one of the outputs remains at 1.
  • FIG. 7 shows a signal processing device 300 according to a third preferred embodiment of the present invention.
  • the third preferred embodiment of Fig. 7 is similar to the first preferred embodiment of Fig. 5, wherein the first logic gate 10 and the fourth logic gate 40 are not formed as an AND gate, but as an OR gate, while the third logic gate 30 and the sixth Logic gates 60 are not formed as an OR gate, but as an AND gate. Further, signal inverters according to the third preferred embodiment are not at the signal inputs 1 1 and 42, but rather signal inverters 24, 34, 54 and 64 are provided at the signal outputs 23, 33, 53 and 63.
  • the signal processing device 300 operates with low-active input signals S1 and S2 and a low-active reset signal at the control input 3, but with high-active coincidence outputs 33 and 63.
  • Reset is deactivated (set to 1) to activate detector 300. If both signals S1 and S2 change from 1 to 0 at the same time, both outputs change to 1. If both signals S1 and S2 do not change very simultaneously, one of the outputs remains at 0.
  • FIG. 8 shows a signal processing device 300 according to a fourth preferred embodiment of the present invention.
  • the fourth preferred embodiment of FIG. 8 is similar to the first preferred embodiment of FIG. 5, wherein the third logic gate 30 and the sixth
  • Logic gates 60 are not formed as OR gates, but as AND gates. Furthermore, signal inverters according to the third preferred embodiment are not at the signal inputs 1 1 and 42, but rather are signal inverters 14, 24, 34, 44, 54 and
  • the signal processing device 300 operates in the fourth preferred
  • Reset is deactivated (set to 1) to activate detector 300. If both signals S1 and S2 change from 0 to 1 at the same time, both outputs change to 1. If both signals S1 and S2 do not change very simultaneously, one of the outputs remains at 0.
  • FIG. 9 shows a signal processing device 300 according to a fifth preferred embodiment of the present invention.
  • the fifth preferred embodiment of FIG. 9 is similar to the fourth preferred embodiment of FIG. 8, wherein both the second and third AND gates and the fifth and sixth AND gates and the signal inverters 14, 24, 34, 44, 54 and 64 of the fourth preferred embodiment of Fig. 9 have been substituted by an RS latch.
  • the signal processing device 300 operates in the fifth preferred
  • FIGS. 5 to 9 show preferred circuit variants
  • this functionality according to the invention can also be achieved by a series of multiplexers (or other logic elements), as is conventionally realized in FPGAs.
  • FIG. 10 shows a measuring device for precise transit time measurement according to a preferred embodiment of the present invention.
  • the measuring device 400 for precise transit time measurement has a first measuring input 401 for a first input signal S1 and a second measuring input 402 for a second input signal S2. Furthermore, the measuring device 400 comprises a multiplicity of signal processing devices 300 according to the invention, whose signal inputs 1 and 2 are each coupled via the signal lines 41 1 and 412 to the measuring inputs 401 and 402. In this case, the input signals S1 and S2 propagate in the mutually parallel signal lines 41 1 and 412 in the opposite direction. Furthermore, the measuring device 400 comprises a control input 403, via which a control signal for resetting and activating the signal memories 100, 200 (FIGS. 5 to 9) can be fed.
  • control input 403 of the measuring device 400 is coupled to the control inputs 3 of the signal processing devices 300.
  • the measuring device 400 comprises an evaluation unit 500, which is coupled to the signal outputs 5, 6 (FIGS. 5 to 9) of the signal processing devices 300.
  • the signal processing devices 300 are arranged equidistantly along the signal lines 41 1, 412.
  • According to the invention can be from the output signals Q1, Q2 (Fig. 5 to 9) of the
  • Signal processing devices 300 determine which of the two input signals S1 and S2 received at the respective signal processing device 300 first. If the input signals S1 and S2 are fed into the measuring inputs 401 and 402 almost simultaneously, the time difference of the input signals S1 and S2 can be determined with high precision. In the upper part of FIG. 10, the input signal S1 due to the shorter conduction path 41 1 is arranged there
  • Signal processing devices 300 first come in and then block the storage of the later arriving input signal S2. In the same way, in the lower area of FIG. 10, the input signal S2 due to the shorter conduction path 412 to the signal processing devices 300 arranged there will first arrive and subsequently block the storage of the later arriving first input signal S1. Only in one area, in which the opposite running
  • Input signals S1 and S2 reach the respective signal processing devices 300 at the same time (that is, for example, with a time difference smaller than 10 ps), the signal processing devices 300 can both be both
  • Signal processing devices 300 along the signal lines 41 1, 412, which store both input signals S1 and S2, can be determined by means of the evaluation unit 500 to a time difference of the input signals S1 and S2 at the respective measuring inputs 401 and 402 with very high accuracy (less than 100 ps) become.

Abstract

Die vorliegende Erfindung betrifft eine Signalverarbeitungsvorrichtung zur hochpräzisen Laufzeitmessung zweier Signale, insbesondere betrifft die vorliegende Erfindung eine Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Signale. Es ist Aufgabe der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung und eine Messvorrichtung zur hochpräzisen Laufzeitmessung zweier Signaleanzugeben, die eine höhere zeitliche Auflösung unter Beibehaltung der einfachen und preiswerten Implementierungsmöglichkeit ermöglicht. Die erfindungsgemäße Signalverarbeitungsvorrichtung umfasst: eine Vielzahl von N Logikgattern (110, 120, 130), die jeweils N Signaleingänge (111, 112, 15, 121, 122, 125, 131, 132, 135) und jeweils einen Signalausgang (113, 123, 133) aufweisen, wobei ein Master-Logikgatter (30) N Signaleingänge (31, 32, 34) und einen Signalausgang (33) aufweist, wobei die Signalausgänge (113, 123, 133) der N Logikgatter (110, 120, 130) mit den N Signaleingängen (31, 32, 34) des Master-Logikgatters (30) verbunden sind, und wobei jeder der Signalausgänge (113, 123, 133) der N Logikgatter (110, 120, 130) jeweils mit einem der Signaleingänge (112, 115, 122, 125, 132, 135) eines anderen der N Logikgatter (110, 120, 130) verbunden ist.

Description

Signalverarbeitungsvorrichtung und Messvorrichtung zur hochpräzisen
Laufzeitmessung zweier Signale
Technisches Gebiet
Die vorliegende Erfindung betrifft eine Signalverarbeitungsvorrichtung zur hochpräzisen Laufzeitmessung zweier Signale, insbesondere betrifft die vorliegende Erfindung eine Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Signale.
Stand der Technik
Die Laufzeitmessung ist eines der Schlüsselverfahren für die Implementation von
Lokalisierungsalgorithmen. Laufzeitunterschiede von Signalen müssen heutzutage mit hoher zeitlicher Auflösung bestimmt werden, beispielsweise bei der Auswertung von Tomografiesignalen. Zudem spielt die Laufzeitmessung eine wichtige Rolle bei der Untersuchung verschiedenster physikalischer Effekte.
Grobe Laufzeitmessung für große Zeitdifferenzen erfolgt vorrangig mit zählerbasierten Verfahren, wobei die Auflösung der Laufzeitmessung durch die Taktrate des Zählers begrenzt ist. Feine Laufzeitmessungen für kleine Zeitdifferenzen werden entweder mit analogen Verfahren oder unter Verwendung sogenannter Tapped Delay Lines (TDLs) durchgeführt. TDLs bieten den Vorteil einer rein digitalen und somit preiswerten
Umsetzung.
Eine TDL wird gewöhnlich als Kette von Verzögerungsgliedern („TDL elements"), welchen jeweils ein Flip-flop zugeordnet ist, realisiert. Eine solche TDL ist in Abb. 1 dargestellt. Die Dateneingänge D der Flip-flops werden mit einem dem jeweiligen Flip-flop zugeordneten Abgriffpunkt („tab") der Kette von Verzögerungsgliedern verbunden. Der Eingang der Kette von Verzögerungsgliedern wird mit einem ersten Signaleingang für ein erstes Messsignal S1 verbunden. Die Takteingänge CLK aller Flip-flops der TDL werden direkt mit einem zweiten Signaleingang für ein zweites Messsignal S2 verbunden. Vorzugsweise weist jedes Verzögerungsglied dieselbe Verzögerungszeit τ auf.
Erreicht das erste Messsignal S1 den Dateneingang D eines Flip-flops, bevor das zweite Messsignal S2 den Takteingang CLK desselben Flip-flops erreicht, wird das Flip-flop in dem Moment, in dem das zweite Messsignal S2 den Takteingang CLK erreicht, den logischen Pegel des ersten Messsignals S1 , der an seinem Eingang D anliegt, laden und auf seinem Ausgang Q [0..5] ausgeben. Im umgekehrten Fall, also wenn das zweite Messsignal S2 den Takteingang CLK erreicht, bevor das erste Messsignal S1 am Eingang D des Flip-flops anliegt, wird das Flip-flop die logische Inverse ausgeben. Dadurch trifft der Ausgangswert des Flip-flops eine Aussage darüber, welches der beiden Messsignale S1 , S2 zuerst am Flip-flop eingetroffen war.
Da nun das erste Messsignal S1 aufgrund der sich bei Durchlaufen der Kette von
Verzögerungsgliedern erhöhenden Gesamtverzögerung am Dateneingang D jedes Flip- flops zu einer anderen Zeit erscheint (siehe die Darstellung der zeitlichen Verhältnisse von Beispielsignalen S1 , S2 oberhalb der TDL in Abb. 1 ), kann eine zeitliche Verzögerung ΔΤ des zweiten Messsignals S2 gegenüber dem ersten Messsignal S1 bestimmt werden, indem die Ausgangswerte Q [0..5] aller Flip-flops der TDL betrachtet werden.
Das in Abb. 1 gezeigte Beispiel einer TDL kann eine Verzögerung nur bestimmen, wenn S2 später den logischen Pegel wechselt als S1. Eine TDL kann jedoch auch so modifiziert werden, dass eine Bestimmung eines Verzögerungswertes möglich ist, wenn das erste Messsignal S1 gegenüber dem zweiten Messsignal S2 verzögert ist.
Die Genauigkeit der Messung ist durch die Verzögerungszeit τ eines
Verzögerungsgliedes vorgegeben und beträgt bei gängigen Implementierungen ca. 50 ps. Der in Abb. 1 gezeigte Ergebnisvektor [1 1 1 100] würde also einer Verzögerung des zweiten Messsignals S2 gegenüber dem ersten Messsignal S1 von ca. 200 ps
entsprechen. Die Messgenauigkeit (Zeitauflösung) von ca. 50 ps ist für viele
Anwendungen zu gering.
Es ist deshalb Aufgabe der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung und eine Messvorrichtung zur hochpräzisen Laufzeitmessung zweier Signale anzugeben, die eine höhere zeitliche Auflösung unter Beibehaltung der einfachen und preiswerten Implementierungsmöglichkeit von einfachen Logikelementen wie beispielsweise Flip-flops ermöglicht.
Offenbarung der Erfindung
Gemäß einem weiteren Aspekt der Erfindung wird eine Signalverarbeitungsvorrichtung zur Verarbeitung von digitalen Signalen vorgeschlagen, umfassend: ein erstes
Logikgatter, ein zweites Logikgatter und ein drittes Logikgatter, wobei das erste
Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang, einen dritten Signaleingang und einen Signalausgang aufweist, wobei das zweite Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang, einen dritten Signaleingang und einen Signalausgang aufweist, wobei das dritte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang, einen dritten Signaleingang und einen Signalausgang aufweist, wobei ein Master-Logikgatter mit einem ersten Signaleingang, einem zweiten Signaleingang, einem dritten Signaleingang und einem Signalausgang für ein
Ausgangssignal vorgesehen ist, wobei der erste Signaleingang mit dem Signalausgang des ersten Logikgatters, der zweite Signaleingang mit dem Signalausgang des zweiten Logikgatters und der dritte Signaleingang mit dem Signalausgang des dritten Logikgatters verbunden ist, wobei der Signalausgang des ersten Logikgatters mit einem der
Signaleingänge des zweiten Logikgatters und mit einem der Signaleingänge des dritten Logikgatters verbunden ist, wobei der Signalausgang des zweiten Logikgatters mit einem der Signaleingänge des ersten Logikgatters und mit einem der Signaleingänge des dritten Logikgatters verbunden ist, und wobei der Signalausgang des dritten Logikgatters mit einem der Signaleingänge des ersten Logikgatters und mit einem der Signaleingänge des zweiten Logikgatters verbunden ist.
Gemäß einer bevorzugten Ausführungsvarianten wird eine
Signalverarbeitungsvorrichtung mit einer Vielzahl von N Logikgattern offenbart, die jeweils N Signaleingänge und jeweils einen Signalausgang aufweisen, wobei das Master- Logikgatter N Signaleingänge und einen Signalausgang aufweist, wobei die
Signalausgänge der N Logikgatter mit den N Signaleingängen des Master-Logikgatters verbunden sind, und wobei jeder der Signalausgänge der N Logikgatter jeweils mit einem der Signaleingänge aller anderen N-1 Logikgatter verbunden ist.
Vorzugsweise ist N eine natürliche Zahl größer oder gleich 3. Vorzugsweise ist das Master-Logikgatter als UND-Gatter ausgebildet. Vorzugsweise sind (N-1 ) Signaleingänge jedes der N Logikgatter jeweils mit den Signalausgängen der anderen N-1 Logikgatter verbunden, wobei der übrige Signaleingang jedes der N Logikgatter jeweils mit einer Eingangsleitung zur Einspeisung der Eingangssignale verbunden ist.
Vorzugsweise umfasst die Vorrichtung einen Signalspeicher mit einem Signaleingang für ein Eingangssignal, einem Signalausgang für ein Ausgangssignal, wobei der
Signalspeicher ausgebildet ist, ein Eingangssignal zu speichern und am Signalausgang als Ausgangssignal bereitzustellen, wobei der Signaleingang des Signalspeichers mit dem Signalausgang des Master-Logikgatters gekoppelt ist.
Vorzugsweise weist der Signalspeicher einen Steuereingang zum Zurücksetzen des Signalspeichers auf. Vorzugsweise ist der Signalspeicher ausgebildet, einen transienten Übergangszustand zu speichern. Vorzugsweise umfasst der Signalspeicher ein viertes Logikgatter und ein fünftes
Logikgatter, wobei das vierte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist und das fünfte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist.
Vorzugsweise weist das erste Logikgatter einen ersten Signalinverter auf. Vorzugsweise weist das zweite Logikgatter einen zweiten Signalinverter auf. Vorzugsweise weist das dritte Logikgatter einen dritten Signalinverter auf.
Gemäß einem weiteren Aspekt der Erfindung wird eine Signalverarbeitungsvorrichtung zur Verarbeitung von digitalen Signalen offenbart, umfassend: einen ersten
Signalspeicher mit einem ersten Signaleingang für ein erstes Eingangssignal, einem zweiten Signaleingang für ein zweites Eingangssignal, einem ersten Signalausgang für ein erstes Ausgangssignal und einem zweiten Signalausgang für ein zweites
Ausgangssignal, wobei der erste Signalspeicher ausgebildet ist, einen ersten Zustand einzunehmen, bei dem der logische Wert des ersten Ausgangssignals komplementär zum logischen Wert des zweiten Ausgangssignals ist, einen zweiten Signalspeicher mit einem Signaleingang für ein Eingangssignal, einem Signalausgang für ein Ausgangssignal, wobei der zweite Signalspeicher ausgebildet ist, ein Eingangssignal zu speichern und am Signalausgang als Ausgangssignal bereitzustellen, wobei der Signaleingang des zweiten Signalspeichers mit den Signalausgängen des ersten Signalspeichers gekoppelt ist, wobei der erste Signalspeicher weiterhin ausgebildet ist, einen zweiten Zustand einzunehmen, bei dem der logische Wert des ersten Ausgangssignals dem logischen Wert des zweiten Ausgangssignals entspricht.
Die Idee dieses Aspekts der Erfindung besteht darin, dass zwei Signalspeicher derart miteinander gekoppelt sind, dass ein transienter Übergangszustand des ersten
Signalspeichers, der nur dann auftritt, wenn der erste Signalspeicher aus einem ungültigen Zustand bei einem hochgradig gleichzeitigen Umschalten beider
Eingangssignale in einen gültigen Zustand übergeht, durch den zweiten Signalspeicher gespeichert wird. Somit kann für den Fall, dass ein transienter Übergangszustand des ersten Signalspeichers gespeichert wird, auf eine hochgradige Gleichzeitigkeit der beiden Eingangssignale geschlossen werden, die mit einer Zeitspanne korrespondiert, innerhalb der beide Eingangssignale umschalten müssen, damit ein transienter Übergangszustand entsteht.
Da ein transienter Übergangszustand dann entstehen kann, wenn der erste
Signalspeicher aus einem ungültigen Zustand bei einem hochgradig gleichzeitigen Umschalten beider Eingangssignale in einen gültigen Zustand übergeht, ist es erfindungsgemäß vorgesehen, dass der ungültige Zustand des ersten Signalspeichers auch dessen Grundzustand ist, d.h. derjenige Zustand, den der erste Signalspeicher einnimmt, sofern keines der zu detektierenden Eingangssignale anliegt.
Da ein transienter Übergangszustand aufgrund der hohen Schaltgeschwindigkeiten von Signalspeichern (Logikgattern) lediglich im Falle eines höchst gleichzeitigen Umschaltens beider Eingangssignal ausgebildet werden kann, ist das Zeitfenster, in dem beide
Eingangssignale umschalten, also eingehen müssen, entsprechend kurz, so dass die erfindungsgemäße Signalverarbeitungsvorrichtung die Gleichzeitigkeit der beiden
Eingangssignale mit einfachen Mitteln sehr hoch auflösen kann.
Das Zeitfenster, in dem zur Erzeugung eines transienten Übergangszustands beide Eingangssignale eingehen müssen, wird insbesondere durch die Leitungswege innerhalb des Signalspeichers bzw. durch die Leitungswege zwischen den im Signalspeicher verwendeten Logikgattern bestimmt. Da sich die beiden Eingangssignale durch den Signalspeicher (d. h. beispielsweise durch die Logikgatter des Signalspeichers und zwischen den Logikgattern) mit hoher Geschwindigkeit ausbreiten, ist das Zeitfenster, in dem zur Erzeugung eines transienten Übergangszustands beide Eingangssignale eingehen müssen, entsprechend kurz.
Mit der erfindungsgemäßen Signalverarbeitungsvorrichtung kann das Zeitfenster, in dem zur Erzeugung eines transienten Übergangszustands beide Eingangssignale eingehen müssen, auf 10 bis 100 Pikosekunden (ps) reduziert werden, d.h. dass ein zuerst eingehendes Eingangssignal den Signalspeicher bereits nach 10 bis 100 ps in einen gültigen Zustand schaltet, ohne dass ein transienter Übergangszustand entsteht, sofern nicht das später eingehende Eingangssignal ebenfalls innerhalb dieser kurzen Zeitspanne eingeht.
Gemäß einer bevorzugten Ausführungsvariante sind die Logikgatter des ersten Signalspeichers direkt nebeneinander angeordnet, sodass ein Rückkopplungs- Leitungsweg für die Rückkopplung zwischen den Logikgattern möglichst gering ist.
Gemäß einer bevorzugten Ausführungsvariante ein zwischen den Signalspeichern angeordnetes Logikgatter mit einem ersten Signaleingang, einem zweiten Signaleingang und einem Signalausgang für ein Ausgangssignal vorgesehen. Dieses Logikgatter ist vorzugsweise ausgebildet, ein (eindeutiges) logisches Signal in Abhängigkeit eines transienten Übergangszustands zu erzeugen, d.h. das logische Ausgangssignal des Logikgatters unterscheidet sich im Falle eines transienten Übergangszustands vom logischen Ausgangssignal bei allen anderen Zuständen. Vorzugsweise sind der erste Signaleingang mit dem ersten Signalausgang des ersten Signalspeichers, der zweite Signaleingang mit dem zweiten Signalausgang des ersten Signalspeichers und der Signalausgang mit dem Signaleingang des zweiten Signalspeichers verbunden.
Vorzugsweise ist das zwischen den Signalspeichern angeordnetes Logikgatter als UND Gatter ausgebildet.
Gemäß einer bevorzugten Ausführungsvariante weist der zweite Signalspeicher einen Steuereingang zum Zurücksetzen des zweiten Signalspeichers auf. Dies ist vorteilhaft, weil der zweite Signalspeicher einen einmal erzeugten transienten Übergangszustand dauerhaft speichert. Um die Signalverarbeitungsvorrichtung wiederholt nutzen zu können, ist es jedoch vorteilhaft, die Speicherung des einmal erzeugten transienten
Übergangszustands zurücksetzen zu können.
Gemäß einer bevorzugten Ausführungsvariante ist der zweite Signalspeicher ausgebildet, lediglich einen transienten Übergangszustand des ersten Signalspeichers zu speichern. Dies ist vorteilhaft, weil andere Zustände des ersten Signalspeichers (egal ob gültige oder ungültige Zustände) nicht gespeichert werden, so dass lediglich ein hochgleichzeitiges Eintreffen beider Eingangssignale am ersten Signalspeicher zu einer Speicherung im zweiten Signalspeicher führen können. Damit ist eine Auswertung eines im zweiten Signalspeicher gespeicherten Signals besonders einfach zu realisieren, da nicht zwischen unterschiedlichen gespeicherten Signalen unterschieden werden muss.
Gemäß einer bevorzugten Ausführungsvariante umfasst der erste Signalspeicher ein erstes Logikgatter und ein zweites Logikgatter, wobei das erste Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist und das zweite Logikgatter ebenfalls einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist.
Gemäß einer bevorzugten Ausführungsvariante umfasst der zweite Signalspeicher ein viertes Logikgatter und ein fünftes Logikgatter, wobei das vierte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist und das fünfte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist.
Das zwischen den Signalspeichern angeordnete Logikgatter wird in diesem
Zusammenhang als drittes Logikgatter interpretiert.
Gemäß einer bevorzugten Ausführungsvariante ist ein Signaleingang des ersten
Logikgatters mit dem ersten Signaleingang des ersten Signalspeichers verbunden. Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des zweiten Logikgatters mit den anderen Signaleingang des ersten Logikgatters verbunden ist,
Gemäß einer bevorzugten Ausführungsvariante ist ein Signaleingang des zweiten
Logikgatters mit dem zweiten Signaleingang des ersten Signalspeichers verbunden.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des ersten
Logikgatters mit dem anderen Signaleingang des zweiten Logikgatters verbunden ist.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des vierten
Logikgatters mit einem Signaleingang des fünften Logikgatters verbunden, wobei der andere Signaleingang des fünften Logikgatters mit dem Steuereingang verbunden ist.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des fünften
Logikgatters mit demjenigen Signaleingang des vierten Logikgatters verbunden, der nicht mit dem Signalausgang des dritten Logikgatters verbunden ist.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des ersten
Logikgatters mit einem ersten Signalinverter gekoppelt.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des zweiten Logikgatters mit einem zweiten Signalinverter gekoppelt.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des vierten
Logikgatters mit einem dritten Signalinverter gekoppelt.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des fünften
Logikgatters mit einem vierten Signalinverter gekoppelt.
Gemäß einer bevorzugten Ausführungsvariante ist sind das erste Logikgatter, das zweite Logikgatter, das vierte Logikgatter und das fünfte Logikgatter als ODER Gatter
ausgebildet.
Gemäß einer bevorzugten Ausführungsvariante weist die erfindungsgemäße
Signalverarbeitungsvorrichtung eine Auswerteeinheit auf, die ausgebildet ist, aus dem im zweiten Signalspeicher gespeicherten Ausgangssignal einen maximalen
Laufzeitunterschied zwischen dem ersten Eingangssignal und dem zweiten
Eingangssignal zu bestimmen.
Die erfindungsgemäße Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Eingangssignale kann die zeitlich hohe Auflösung der Signalverarbeitungsvorrichtung bezüglich der Gleichzeitigkeit der beiden Eingangssignale vorteilhaft nutzen, indem eine Vielzahl von erfindungsgemäßen Signalverarbeitungsvorrichtungen entlang zweier (das erste und das zweite Eingangssignal) führenden Signalleitungen gekoppelt werden, wobei sich die Eingangssignale in den Signalleitungen in entgegengesetzter Richtung ausbreiten. In einem dem ersten Messeingang nächstgelegenen Bereich wird das erste Eingangssignal deutlich vor dem zweiten Eingangssignal in die jeweilige Signalverarbeitungsvorrichtung eingehen, sodass dort beim Umschalten vom Grundzustand (ungültiger Zustand) in einen gültigen Zustand (aufgrund des zuerst eintreffenden ersten Eingangssignals) kein transienter Übergangszustand hervorgerufen wird, während in einem dem zweiten Messeingang nächstgelegenen Bereich das zweite Eingangssignal deutlich vor dem ersten Eingangssignal in die jeweilige Signalverarbeitungsvorrichtung eingehen wird, sodass auch dort beim Umschalten vom Grundzustand (ungültiger Zustand) in einen gültigen Zustand (aufgrund des zuerst eintreffenden zweiten Eingangssignals) kein transienter Übergangszustand hervorgerufen wird. Lediglich in demjenigen Bereich, in dem beide Signale höchst gleichzeitig (also mit extrem geringen Laufzeitunterschieden) in die jeweilige Signalverarbeitungsvorrichtung eingehen, wird im ersten Signalspeicher kurzzeitig ein transienter Übergangszustand erzeugt, der dann durch den zweiten Signalspeicher gespeichert und als Ausgangssignal für die Auswerteeinheit zur Verfügung gestellt wird. Die Auswerteeinheit kann dann bestimmen, bei welchen Signalverarbeitungsvorrichtung(en) jeweils beide Eingangssignale innerhalb eines sehr kurzen Zeitfensters eingegangen sind. Aus der Position derjenigen Signalverarbeitungsvorrichtung(en), die eine Gleichzeitigkeit signalisieren, kann dann präzise auf den Laufzeitunterschied geschlossen werden.
Dazu weist die Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Eingangssignale einen ersten Messeingang mit einer Signalleitung für ein erstes Eingangssignal und einen zweiten Messeingang mit einer Signalleitung für ein zweites Eingangssignal auf, wobei eine Vielzahl von erfindungsgemäßen
Signalverarbeitungsvorrichtungen vorgesehen sind, wobei jeweils der erste Signaleingang der Signalverarbeitungsvorrichtungen mit der Signalleitung für das erste Eingangssignal und jeweils der zweite Signaleingang der Signalverarbeitungsvorrichtungen mit der Signalleitung für das zweite Eingangssignal verbunden sind, und die jeweiligen
Signaleingänge der Signalverarbeitungsvorrichtungen die Signalleitungen jeweils nacheinander kontaktieren, wobei die Signalausbreitungsrichtung der Signalleitung für das erste Eingangssignal entgegengesetzt zur Signalausbreitungsrichtung der
Signalleitung für das zweite Eingangssignal verläuft.
Gemäß einer bevorzugten Ausführungsvariante sind die Signalausgänge der
Signalverarbeitungsvorrichtungen mit einer Auswerteeinheit verbunden, die ausgebildet ist, aus den Ausgangssignalen der Signalverarbeitungsvorrichtungen einen
Laufzeitunterschied zwischen dem ersten Eingangssignal und dem zweiten
Eingangssignal zu bestimmen.
Vorzugsweise besitzen die Signalleitungen der Signalverarbeitungsvorrichtung eine Dicke zwischen 3000 Nanometer und 30 Nanometer, noch bevorzugter zwischen 1000
Nanometer und 50 Nanometer und noch bevorzugter zwischen 1000 Nanometer und 60 Nanometer. Vorzugsweise sind die Signalleitungen der Signalverarbeitungsvorrichtung aus Kupfer ausgebildet. Vorzugsweise ist die Dicke der Signalleitungen der
Signalverarbeitungsvorrichtung uniform.
Vorzugsweise besitzen die Logikgatter der Signalverarbeitungsvorrichtung einen minimalen Abstand (kleinster Abstand zweier benachbarter Logikgatter) zwischen 200 Nanometer und 50 Nanometer, noch bevorzugter zwischen 100 Nanometer und 60 Nanometer.
Vorzugsweise besitzen die Logikgatter der Signalverarbeitungsvorrichtung einen maximalen Abstand (größter Abstand zweier benachbarter Logikgatter) zwischen 500 Nanometer und 100 Nanometer, noch bevorzugter zwischen 200 Nanometer und 100 Nanometer.
Vorzugsweise ist die Signalverarbeitungsvorrichtung als Field Programmable Gate Array (FPGA) ausgebildet. Vorzugsweise ist die Signalverarbeitungsvorrichtung als integrierter Schaltkreis der Digitaltechnik ausgebildet, in den eine logische Schaltung geladen werden kann.
Gemäß einem weiteren Aspekt der Erfindung wird eine Signalverarbeitungsvorrichtung zur Verarbeitung von digitalen Signalen offenbart, umfassend: einen ersten
Signalspeicher mit einem Signaleingang für ein erstes Eingangssignal, einem
Signalausgang für ein erstes Ausgangssignal und einem Steuereingang für ein erstes Steuersignal, wobei der erste Signalspeicher ausgebildet ist, ein erstes Eingangssignal in Abhängigkeit des Pegels des ersten Steuersignals zu speichern und am Signalausgang als erstes Ausgangssignal bereitzustellen, einen zweiten Signalspeicher mit einem Signaleingang für ein zweites Eingangssignal, einem Signalausgang für ein zweites Ausgangssignal und einem Steuereingang für ein zweites Steuersignal, wobei der zweite Signalspeicher ausgebildet ist, ein zweites Eingangssignal in Abhängigkeit des Pegels des zweiten Steuersignals zu speichern und am Signalausgang als zweites
Ausgangssignal bereitzustellen, wobei der Signalausgang des ersten Signalspeichers mit dem Steuereingang des zweiten Signalspeichers verbunden ist und der Signalausgang des zweiten Signalspeichers mit dem Steuereingang des ersten Signalspeichers verbunden ist.
Die Idee dieses Aspekts der Erfindung besteht darin, dass zwei Signalspeicher (durch gegenseitige Rückkopplung ihrer Ausgangssignale) derart miteinander gekoppelt sind, dass ein Speichern eines Eingangssignals durch einen der zwei Signalspeicher jeweils das Speichern des anderen Eingangssignals im anderen Signalspeicher blockiert bzw. verhindert. Da das rückgekoppelte Ausgangssignal desjenigen Signalspeichers, der zuerst ein Eingangssignal erhält und dieses speichert, aufgrund des Leitungsweges von dessen Signalausgang zum Steuereingang des anderen Signalspeichers jedoch eine kurze Zeit bis zum Erreichen des anderen Signalspeichers benötigt, erfolgt ein Blockieren des anderen Signalspeichers, der erst später ein Eingangssignal erhält, jedoch leicht zeitversetzt, sodass hochgradig gleichzeitige Eingangssignale trotz eines gegenseitigen Blockierens (aufgrund der gegenseitigen Rückkopplung der Ausgangssignale)
gespeichert werden. Somit kann für den Fall, dass beide Eingangssignale gespeichert werden, auf eine hochgradige Gleichzeitigkeit der beiden Eingangssignale geschlossen werden, die mit der Laufzeit des rückgekoppelten Ausgangssignals korrespondiert.
Da sich das Signal des zuerst speichernden Signalspeichers sowohl durch den
Signalspeicher selbst (d.h. beispielsweise über zwei Logikgatter des Signalspeichers) und nachfolgend vom Signalausgang des zuerst speichernden Signalspeichers zum
Steuereingang des anderen Signalspeichers mit Lichtgeschwindigkeit ausbreitet, ist das Zeitfenster, in dem der andere Signalspeicher noch nicht blockiert ist, also das
entsprechende Eingangssignal noch speichern kann, entsprechend kurz, so dass die erfindungsgemäße Signalverarbeitungsvorrichtung die Gleichzeitigkeit der beiden
Eingangssignale mit einfachen Mittel sehr hoch auflösen kann. Mit der
erfindungsgemäßen Signalverarbeitungsvorrichtung kann das Zeitfenster, in dem nach Eingang eines ersten Eingangssignals der andere Signalspeicher noch nicht blockiert ist, auf 10 bis 100 Pikosekunden (ps) reduziert werden, d.h. dass ein zuerst eingehendes Eingangssignal den anderen Signalspeicher bereits nach 10 bis 100 ps blockiert.
Gemäß einer bevorzugten Ausführungsvariante sind die Signalspeicher direkt nebeneinander angeordnet, sodass ein Leitungsweg für die Rückkopplung vom Signalausgang des zuerst speichernden Signalspeichers zum Steuereingang des anderen Signalspeichers möglichst kurz ist.
Die erfindungsgemäße Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Eingangssignale kann die zeitlich hohe Auflösung der Signalverarbeitungsvorrichtung bezüglich der Gleichzeitigkeit der beiden Eingangssignale vorteilhaft nutzen, indem eine Vielzahl von erfindungsgemäßen Signalverarbeitungsvorrichtungen entlang zweier (das erste und das zweite Eingangssignal) führenden Signalleitungen gekoppelt werden, wobei sich die Eingangssignale in den Signalleitungen in entgegengesetzter Richtung ausbreiten. In einem dem ersten Messeingang nächstgelegenen Bereich wird das erste Eingangssignal vor dem zweiten Eingangssignal in die jeweilige Signalverarbeitungsvorrichtung eingehen, sodass dort die Speicherung des zweiten Eingangssignals blockiert wird, bevor dieses eintrifft, während in einem dem zweiten Messeingang nächstgelegenen Bereich das zweite Eingangssignal vor dem ersten Eingangssignal in die jeweilige Signalverarbeitungsvorrichtung eingehen wird, sodass dort die Speicherung des ersten Eingangssignals blockiert wird, bevor dieses eintrifft. Lediglich in demjenigen Bereich, in dem beide Signale höchst gleichzeitig (also mit extrem geringen Laufzeitunterschieden) in die jeweilige Signalverarbeitungsvorrichtung eingehen, werden beide Signale gespeichert. Aus der Position derjenigen Signalverarbeitungsvorrichtung(en), die eine Gleichzeitigkeit signalisieren, kann dann präzise auf den Laufzeitunterschied geschlossen werden.
Dazu weist die Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens zweier digitaler Eingangssignale einen ersten Messeingang mit einer Signalleitung für ein erstes Eingangssignal und einen zweiten Messeingang mit einer Signalleitung für ein zweites Eingangssignal auf, wobei eine Vielzahl von erfindungsgemäßen
Signalverarbeitungsvorrichtungen vorgesehen sind, wobei jeweils der erste Signaleingang der Signalverarbeitungsvorrichtungen mit der Signalleitung für das erste Eingangssignal und jeweils der zweite Signaleingang der Signalverarbeitungsvorrichtungen mit der Signalleitung für das zweite Eingangssignal verbunden sind, und die jeweiligen
Signaleingänge der Signalverarbeitungsvorrichtungen die Signalleitungen jeweils nacheinander kontaktieren, wobei die Signalausbreitungsrichtung der Signalleitung für das erste Eingangssignal entgegengesetzt zur Signalausbreitungsrichtung der
Signalleitung für das zweite Eingangssignal verläuft.
Gemäß einer bevorzugten Ausführungsvariante sind die Signalausgänge der
Signalverarbeitungsvorrichtungen mit einer Auswerteeinheit verbunden, die ausgebildet ist, aus den Ausgangssignalen der Signalverarbeitungsvorrichtungen einen
Laufzeitunterschied zwischen dem ersten Eingangssignal und dem zweiten
Eingangssignal zu bestimmen.
Gemäß einer bevorzugten Ausführungsvariante weist der erste Signalspeicher einen zweiten Steuereingang zum Zurücksetzen des ersten Signalspeichers auf. Gemäß einer bevorzugten Ausführungsvariante weist ebenfalls der zweite Signalspeicher einen zweiten Steuereingang zum Zurücksetzen des zweiten Signalspeichers auf.
Gemäß einer bevorzugten Ausführungsvariante umfasst der erste Signalspeicher ein erstes Logikgatter, ein zweites Logikgatter und ein drittes Logikgatter, wobei das erste Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen
Signalausgang aufweist, das zweite Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist und das dritte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist.
Gemäß einer bevorzugten Ausführungsvariante umfasst der zweite Signalspeicher ein viertes Logikgatter, ein fünftes Logikgatter und ein sechstes Logikgatter, wobei das vierte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen
Signalausgang aufweist, das fünfte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist und das sechste Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist.
Gemäß einer bevorzugten Ausführungsvariante ist ein Signaleingang des ersten
Logikgatters mit dem Signaleingang des ersten Signalspeichers verbunden, und ein Signaleingang des vierten Logikgatters ist mit dem Signaleingang des zweiten
Signalspeichers verbunden ist.
Gemäß einer bevorzugten Ausführungsvariante sind der Signalausgang des ersten Logikgatters und der Signalausgang des zweiten Logikgatters jeweils mit einem
Signaleingang des dritten Logikgatters verbunden.
Gemäß einer bevorzugten Ausführungsvariante sind der Signalausgang des vierten Logikgatters und der Signalausgang des fünften Logikgatters jeweils mit einem
Signaleingang des sechsten Logikgatters verbunden.
Gemäß einer bevorzugten Ausführungsvariante sind der Signalausgang des dritten Logikgatters mit dem Signalausgang des ersten Signalspeichers und der Signalausgang des sechsten Logikgatters mit dem Signalausgang des zweiten Signalspeichers verbunden.
Gemäß einer bevorzugten Ausführungsvariante sind der Signaleingang des zweiten Logikgatters mit dem zweiten Steuereingang des ersten Signalspeichers und ein
Signaleingang des fünften Logikgatters mit dem zweiten Steuereingang des zweiten Signalspeichers verbunden. Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des sechsten Logikgatters weiterhin mit einem Signaleingang des fünften Logikgatters verbunden.
Gemäß einer bevorzugten Ausführungsvariante ist der Signalausgang des dritten
Logikgatters weiterhin mit einem Signaleingang des zweiten Logikgatters verbunden ist.
Vorzugsweise besitzen die Signalleitungen der Signalverarbeitungsvorrichtung eine Dicke zwischen 3000 Nanometer und 30 Nanometer, noch bevorzugter zwischen 1000
Nanometer und 50 Nanometer und noch bevorzugter zwischen 1000 Nanometer und 60 Nanometer. Vorzugsweise sind die Signalleitungen der Signalverarbeitungsvorrichtung aus Kupfer ausgebildet. Vorzugsweise ist die Dicke der Signalleitungen der
Signalverarbeitungsvorrichtung uniform.
Vorzugsweise besitzen die Logikgatter der Signalverarbeitungsvorrichtung einen minimalen Abstand (kleinster Abstand zweier benachbarter Logikgatter) zwischen 200 Nanometer und 50 Nanometer, noch bevorzugter zwischen 100 Nanometer und 60 Nanometer.
Vorzugsweise besitzen die Logikgatter der Signalverarbeitungsvorrichtung einen maximalen Abstand (größter Abstand zweier benachbarter Logikgatter) zwischen 500 Nanometer und 100 Nanometer, noch bevorzugter zwischen 200 Nanometer und 100 Nanometer.
Vorzugsweise ist die Signalverarbeitungsvorrichtung als Field Programmable Gate Array (FPGA) ausgebildet. Vorzugsweise ist die Signalverarbeitungsvorrichtung als integrierter Schaltkreis der Digitaltechnik ausgebildet, in den eine logische Schaltung geladen werden kann.
Kurzbeschreibung der Abbildungen
Die Aspekte der vorliegenden Erfindung werden im Folgenden anhand von Abbildungen von Ausführungsbeispielen näher beschrieben. Gleiche Bezugszeichen bezeichnen dabei gleiche oder gleichartige Gegenstände. Es zeigen:
Fig. 1 eine konventionelle Messvorrichtung zur Laufzeitmessung;
Fig. 2 eine Signalverarbeitungsvorrichtung gemäß einer bevorzugten
Ausführungsvariante eines Aspekts der vorliegenden Erfindung, eine Wahrheitstabelle zur Erläuterung der Wirkungsweise des ersten Signalspeichers der erfindungsgemäßen Signalverarbeitungsvorrichtung, eine Messvorrichtung zur präzisen Laufzeitmessung gemäß einer bevorzugten Ausführungsvariante eines Aspekts der vorliegenden
Erfindung, eine Signalverarbeitungsvorrichtung gemäß einer ersten bevorzugten Ausführungsvariante eines weiteren Aspekts der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung gemäß einer zweiten bevorzugten Ausführungsvariante eines weiteren Aspekts der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung gemäß einer dritten bevorzugten Ausführungsvariante eines weiteren Aspekts der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung gemäß einer vierten bevorzugten Ausführungsvariante eines weiteren Aspekts der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung gemäß einer fünften bevorzugten Ausführungsvariante eines weiteren Aspekts der vorliegenden Erfindung, eine Messvorrichtung zur präzisen Laufzeitmessung gemäß einer bevorzugten Ausführungsvariante eines weiteren Aspekts der vorliegenden Erfindung, ein Diagramm zur Veranschaulichung der Modifizierung eines RS-Latches, ein Diagramm zur Veranschaulichung der Verwendung eines modifizierten RS-Latches in einer Signalverarbeitungsvorrichtung, und eine Signalverarbeitungsvorrichtung gemäß einer bevorzugten
Ausführungsvariante der vorliegenden Erfindung. Detaillierte Beschreibung der Abbildungen
Figur 2 zeigt eine Signalverarbeitungsvorrichtung 300 gemäß einer bevorzugten
Ausführungsvariante der vorliegenden Erfindung.
Die Signalverarbeitungsvorrichtung 300 umfasst einen ersten Signalspeicher 100 und einen zweiten Signalspeicher 200.
Der erste Signalspeicher 100 umfasst einen ersten Signaleingang 1 für ein erstes
Eingangssignal S1 und einen zweiten Signaleingang 2 für ein zweites Eingangssignal S2. Weiterhin umfasst der erste Signalspeicher 100 einen ersten Signalausgang 13 für ein erstes Ausgangssignal Q und einen zweiten Signalausgang 23 für ein zweites
Ausgangssignal Q.
Weiterhin sind zwei ODER-Gatter 10, 20 vorgesehen, wobei das erste ODER-Gatter 10 neben dem Signaleingang 1 1 , der mit dem Signaleingang 1 der
Signalverarbeitungsvorrichtung 300 verbunden ist, einen weiteren Signaleingang 12 aufweist. Dieser weitere Signaleingang 12 fungiert als Eingang für ein erstes
Rückkoppelungssignal, das mit dem Ausgang 23 des zweiten ODER-Gatters 20 verbunden ist, wobei der zweite Signalausgang 23 ebenfalls mit einem Inverter 24 gekoppelt ist. In gleicher Weise weist das zweite ODER-Gatter 20 neben dem
Signaleingang 22, der mit dem Signaleingang 2 der Signalverarbeitungsvorrichtung 300 verbunden ist, einen weiteren Signaleingang 21 aufweist. Dieser weitere Signaleingang 21 fungiert als Eingang für ein zweites Rückkoppelungssignal, das mit dem Ausgang 13 des ersten ODER-Gatters 10 verbunden ist, wobei der erste Signalausgang 13 mit einem Inverter 14 gekoppelt ist.
Figur 3 zeigt eine Wahrheitstabelle zur Erläuterung der Wirkungsweise des ersten
Signalspeichers 100 der erfindungsgemäßen Signalverarbeitungsvorrichtung 300. Der erste Signalspeicher 100 ist als sogenanntes RS-Latch ausgeführt, wobei die NOR-Gatter 10, 20 überkreuz miteinander verschaltet sind. Üblicherweise wird der Eingang 1 für das Eingangssignal S1 als S (für set) und der Eingang 2 für das Eingangssignal S2 als R (für reset) bezeichnet. Aufgrund der verwendeten Logik wird üblicherweise der Ausgang 23 für das zweite Ausgangssignal mit Q und der Ausgang 13 für das erste Ausgangssignal mit Q bezeichnet. Die Eingangskombination S = R = 0 ist als Speichern bekannt, da hierdurch der vorher mittels S oder R eingeschriebene Zustand beibehalten wird. Bei Anlegen der Eingangskombination S =R = 1 geht das NOR-basierte RS-Flipflop, also der erste
Signalspeicher 100 in den sog. ungültigen Zustand über, der durch Q = Q = 0
charakterisiert ist. Denn sollten in diesem Zustand beide Eingänge höchst gleichzeitig auf S = R = 0 gesetzt werden, ist nicht vorhersagbar, ob das Flipflop in den Zustand Q = 1 und Q = 0 oder in den Zustand Q = 0 und Q = 1 übergeht. Unabhängig von dieser Tatsache geht der der erste Signalspeicher 100 aber für eine sehr kurze Zeitspanne in den transienten Zustand Q = Q = 1 über. Das nachgeschaltete Logikgatter 30 kann diesen transienten Zustand Q = Q = 1 zunächst gegenüber allen anderen möglichen Zuständen diskriminieren und der nachgeschaltete zweite Signalspeicher 200 kann diesen diskriminierten transienten Zustand dauerhaft speichern, bis der zweite
Signalspeicher 200 mittels des Steuersignals 3 zurückgesetzt wird.
Der zweite Signalspeicher 200 ist ausgebildet, das Auftreten des transienten Zustands im ersten Signalspeicher 100 dauerhaft speichern. Hierfür ist das RS-Flipflop gemäß dieser Ausführungsvariante eine mögliche Ausgestaltung. Natürlich kann für den zweiten Signalspeicher 200 auch ein anderes Flipflops verwenden. Als Beispiel kann das Und- gatter an den clock-Eingang eines D-flipflops gehen, wobei der D-eingang auf 1 gesetzt wird. Oder man nimmt alternativ ein T-flipflop, wobei wiederum das UND-gatter an den Takteingang geht.
Mit anderen Worten kennen die nachgeschalteten Einheiten 30, 200 das Vorliegen eines transienten Zustands, also das höchst gleichzeitige Eingehen der Eingangssignale S1 und S2, und speichern diesen kurzzeitig auftretenden transienten Zustand.
Die Signalverarbeitungsvorrichtung 300 der Fig. 2 arbeitet mit low-aktiven
Eingangssignalen S1 und S2 und einem low-aktiven Resetsignal am Steuereingang 3. Um die Signalverarbeitungsvorrichtung 300 in den Ausgangszustand zu versetzen (nachfolgend auch als Zurücksetzen bezeichnet), wird der Steuereingang 3 der
Signalverarbeitungsvorrichtung 300 auf„low" gesetzt. Nachfolgend werden die Signale S1 und S1 auf„high" (bzw. auf 1 ) gesetzt. Nachfolgend wird der Steuereingang 3 deaktiviert (auf 1 gesetzt), um den Signalverarbeitungsvorrichtung 300 zu aktivieren. Dadurch wird die Signalverarbeitungsvorrichtung 300 in den ungültigen Zustand Q = Q = 0 versetzt. Dieser ungültige Zustand stellt somit den Grundzustand der
Signalverarbeitungsvorrichtung 300 nach ihrer Aktivierung dar. Wechseln jetzt beide Signale S1 und S2 höchst gleichzeitig von 1 auf 0, wechseln aufgrund des transienten Zustands beide Ausgänge Q und Q auf 1. Wechseln beide Signale S1 und S2 nicht höchst gleichzeitig, wechseln beide Ausgänge Q und Q entweder in den Zustand Q = 1 und Q = 0 oder in den Zustand Q = 0 und Q = 1 , wobei nicht vorhersagbar ist, welchen dieser Zustände der erste Signalspeicher 100 einnehmen wird. Lediglich im Falle des transienten Zustande (beide Ausgänge Q und Q auf 1 ), also des höchst gleichzeitigen Wechseins beider Signale S1 und S2 von 1 auf 0 kann das Gatter 30 auf 1 wechseln. Für den Fall, dass beide Signale S1 und S2 nicht höchst gleichzeitig wechseln (also bei low-aktiven Eingangssignalen nicht höchst gleichzeitig eingehen), wechseln die Ausgänge Q und Q entweder in den Zustand Q = 1 und Q = 0 oder in den Zustand Q = 0 und Q = 1 , was jedoch dazu führt, dass das UND Gatter 30 weiterhin am Ausgang auf 0 gesetzt bleibt.
Der zweite Signalspeicher 200 ist derart ausgebildet, dass er das Signal des UND Gatters 30 dauerhaft speichert, bis die Signalverarbeitungsvorrichtung 300 wieder in den Ausgangszustand versetzt wird (der Steuereingang 3 auf„low" gesetzt).
Somit stellt der Wert des Ausgangssignals Q2 eine Information darüber dar, ob die Signale S1 und S2 höchst gleichzeitig eingegangen sind oder nicht.
Die in Figur 2 gezeigte Ausführungsvariante zeigt eine beispielhafte Implementierung. Andere Implementierungen mit anderen Gattern und anderen Flipflops können dieselbe Funktionalität erzielen, beispielsweise mit high-aktiven Eingangssignalen S1 und S2 und einem high-aktiven Resetsignal, mit high-aktiven Eingangssignalen S1 und S2 und einem low-aktiven Resetsignal oder mit low-aktiven Eingangssignalen S1 und S2 und einem high-aktiven Resetsignal. Auch das Eingangssignal S1 high-aktiv sein, während das und Eingangssignal S2 low-aktiv ist und umgekehrt.
Somit ermöglicht die Signalverarbeitungsvorrichtung 300 eine zeitlich hochaufgelöste Detektion dahingehend, ob die Eingangssignale S1 und S2 hochgradig gleichzeitig eingespeist worden sind. In diesem Fall liegt der Signalausgang Q2 auf einen
vorgegebenen Wert, beispielsweise auf„high" (bzw. auf 1 ) gemäß der
Ausführungsvariante der Figur 2.
Sofern der Signalausgang Q2 nicht auf den vorgegebenen Wert (beispielsweise auf„high" gemäß Figur 2) gesetzt ist, heißt dies, dass entweder noch gar kein Eingangssignal oder eines der Eingangssignale deutlich vor dem anderen Eingangssignal eingespeist wurde.
Die Länge des Gleichzeitigkeitsintervalls, also desjenigen Zeitfensters, innerhalb dessen die Speicherung eines transienten Zustande ermöglicht wird, wird durch die Laufzeit des früheren Eingangssignals durch das entsprechende Logikgatter 10 oder 20 des
Signalspeichers 100 und nachfolgend durch die Länge der die Rückkoppelsignale übertragenden Leitungswege (zwischen Signalausgang 23 und Signaleingang 12 bzw. zwischen Signalausgang 13 und Signaleingang 21 ) bestimmt. Vorzugsweise sind diese Leitungswege gleich lang bzw., unterscheiden sich um weniger als 10%. Mit der erfindungsgemäßen Signalverarbeitungsvorrichtung kann das Zeitfenster, innerhalb dessen die Speicherung eines transienten Zustande ermöglicht wird, auf 10 bis 100 ps reduziert werden, d. h. dass ein zuerst eingehendes Eingangssignal nur dann einen transienten Zustand hervorrufen kann, wenn das spätere (andere) Eingangssignal spätestens nach 10 bis 100 ps nach Eingang des zuerst eingehendes Eingangssignals eingeht.
Figur 4 zeigt eine Messvorrichtung zur präzisen Laufzeitmessung gemäß einer bevorzugten Ausführungsvariante der vorliegenden Erfindung.
Die Messvorrichtung 400 zur präzisen Laufzeitmessung weist einen ersten Messeingang 401 für ein erstes Eingangssignal S1 und einen zweiten Messeingang 402 für ein zweites Eingangssignal S2 auf. Weiterhin umfasst die Messvorrichtung 400 eine Vielzahl von erfindungsgemäßen Signalverarbeitungsvorrichtungen 300, deren Signaleingänge 1 und 2 jeweils über die Signalleitungen 41 1 und 412 an die Messeingänge 401 und 402 gekoppelt sind. Dabei breiten sich die Eingangssignale S1 und S2 in den parallel zueinander verlaufenden Signalleitungen 41 1 und 412 in entgegengesetzter Richtung aus. Weiterhin umfasst die Messvorrichtung 400 einen Steuereingang 403, über den ein Steuersignal zum Zurücksetzen und Aktivieren der Signalspeicher 100, 200 (Fig. 2 und 3) eingespeist werden kann. Dafür ist der Steuereingang 403 der Messvorrichtung 400 mit den Steuereingängen 3 der Signalverarbeitungsvorrichtungen 300 gekoppelt. Weiterhin umfasst die Messvorrichtung 400 eine Auswerteeinheit 500, die mit den Signalausgängen 4 (Fig. 2) der Signalverarbeitungsvorrichtungen 300 gekoppelt ist. Vorzugsweise sind die Signalverarbeitungsvorrichtungen 300 entlang der Signalleitungen 41 1 , 412 äquidistant angeordnet.
Zwar lässt sich aus dem jeweiligen Ausgangssignalen Q2 (Fig. 2) einer
Signalverarbeitungsvorrichtungen 300 nicht bestimmen, welches der beiden
Eingangssignale S1 und S2 an der jeweiligen Signalverarbeitungsvorrichtung 300 zuerst eingegangen ist, jedoch lässt sich aus dem Ausgangssignal Q2 erfindungsgemäß bestimmen, ob beide Eingangssignale S1 und S2 innerhalb eines sehr kurzen Zeitfensters (kleiner oder gleich 100 ps) eingegangen sind.
Werden die Eingangssignale jedoch S1 und S2 also nahezu zeitgleich in die
Messeingänge 401 und 402 eingespeist, kann die zeitliche Differenz der Eingangssignale S1 und S2 bei ausreichender Länge der Signalleitungen 41 1 und 412 und ausreichender Anzahl der Signalverarbeitungsvorrichtungen 300 mit hoher Präzision bestimmt werden, weil lediglich ein Teil der Signalverarbeitungsvorrichtungen 300 ein mit einer
Gleichzeitigkeit korrespondierendes Ausgangssignal Q2 ausgeben werden. Aus der Position dieser Signalverarbeitungsvorrichtungen 300 kann die zeitliche Differenz der Eingangssignale S1 und S2 dann mit hoher Präzision bestimmt werden.
Im oberen Bereich der Fig. 4 wird das Eingangssignal S1 aufgrund des kürzeren
Leitungsweges 41 1 zu den dort angeordneten Signalverarbeitungsvorrichtungen 300 zuerst eingehen, wobei das Eingangssignal S2 zeitlich später außerhalb des Zeitfensters, innerhalb dessen die Speicherung eines transienten Zustande ermöglicht wird, eingeht. Das bedeutet, dass das zuerst eingehende Eingangssignal S1 keinen transienten Zustand hervorrufen kann, weil das spätere Eingangssignal S2 nicht innerhalb von 100 ps nach Eingang des Eingangssignals S2 eingeht. Daher werden die Signalausgänge 4 im oberen Teil der Messvorrichtung 400 eine Null ausgeben.
In gleicher Weise wird im unteren Bereich der Fig. 4 das Eingangssignal S2 aufgrund des kürzeren Leitungsweges 412 zu den dort angeordneten Signalverarbeitungsvorrichtungen 300 deutlich vor dem Eingangssignal S1 eingehen, so dass nachfolgend kein transienter Zustand hervorrufen werden kann. Daher werden die Signalausgänge 4 im unteren Teil der Messvorrichtung 400 ebenfalls eine Null ausgeben.
In denjenigen Signalverarbeitungsvorrichtungen 300, in die die beiden Eingangssignale S1 und S2 höchst gleichzeitig eingehen, also mit einer zeitlichen Differenz kleiner als 100 ps, werden die jeweiligen ersten Signalspeicher 100 der Signalverarbeitungsvorrichtungen 300 einen transienten Zustand hervorrufen, der durch die die jeweiligen zweiten
Signalspeicher 200 der Signalverarbeitungsvorrichtungen 300 gespeichert wird und jeweils als Ausgangssignal Q2 am Signalausgang anliegt. In diesen Bereichen werden die Signalausgänge 4 der Messvorrichtung 400 also eine Eins ausgeben.
Aus der Position derjenigen Signalverarbeitungsvorrichtungen 300 entlang der
Signalleitungen 41 1 , 412, die eine Eins ausgeben, kann mittels der Auswerteeinheit 500 auf eine zeitliche Differenz der Eingangssignale S1 und S2 an den jeweiligen
Messeingänge 401 und 402 mit sehr hoher Genauigkeit (kleiner als 100 ps) bestimmt werden.
Die Figuren 13 und 14 zeigen eine Signalverarbeitungsvorrichtung 300 gemäß einer bevorzugten Ausführungsvariante eines Aspekts der vorliegenden Erfindung, wobei die Signalverarbeitungsvorrichtung 300 ausgebildet ist, mit geringem schaltungstechnischen Aufwand eine zeitliche Koinzidenz von mindestens drei Eingangssignalen S1 , S2 und S3 zu detektieren. Die Figuren 1 1 und 12 erläutern dabei die Erweiterung der Signalverarbeitungsvorrichtung 300 der Figur 2, die eine zeitliche Koinzidenz zweier Eingangssignale S1 und S2 detektieren kann.
In der Ausführungsvariante der Figur 2 ist eine Kombination aus einem ersten RS-Latch 100, einem UND-Gatter 30 und einem zweiten RS-Latch 200 beschrieben, dass das gleichzeitige Fallen zweier Signalflanken erkennt. Durch das gleichzeitige Aktivieren beider Eingänge 1 und 2 des ersten RS-Latches 100 geht dieses in den illegalen Zustand, in dem beide Ausgänge 31 , 32 den Null-Pegel annehmen (bei einer NOR-basierten Implementierung). Wenn, und nur dann wenn, beide Eingänge 1 , 2 gleichzeitig deaktiviert werden, geht das erste RS-Latch 100 in den Zustand Q = Q=1 über, der vom
nachfolgenden UND-Gatter 30 erkannt und im zweiten RS-Latch 200 gespeichert wird. Potentielle Anwendungsgebiete liegen im Bereich von hochauflösenden bildgebenden Verfahren wie MRT und CT.
Gegenstand des in den Figuren 13 und 14 beschriebenen Aspekts der Erfindung ist die Verallgemeinerung des oben erwähnten Koinzidenzdetektors. Eine naheliegende Lösung bestünde in der Vervielfältigung der Schaltung der Figur 2. Wenn man beispielsweise die Gleichzeitigkeit von drei Signalen A, B und C bestimmen wollte, könnte man mit einem ersten Detektor gemäß Figur 2 die Gleichzeitigkeit von A und B, und mit einem zweiten Detektor gemäß Figur 2 die Gleichzeitigkeit von B und C bestimmen. Bei N Signalen bräuchte man entsprechend N-1 Detektoren. Bei N Detektoren ergäbe dies einen
Schaltungsaufwand von N UND-Gattern sowie 2 * 2 * N NOR-Gattern. Um den
Schaltungsaufwand zu verringern, ist es erfindungsgemäß vorgesehen, das RS-Latch 100 der Figur 2 zu generalisieren. Zum Verständnis der Verallgemeinerung ist es hilfreich, das RS-Latch 100 wie in Figur 1 1 (links) zu modifizieren (d.h. zu RS-Latch 100' der Figur 1 1 , rechts). Die Verwendung des RS-Latch 100' gemäß Figur 12 führt zu einer
Signalverarbeitungsvorrichtung, die funktionell der Signalverarbeitungsvorrichtung 300 der Figur 2 entspricht.
Anstatt nun die Koinzidenzdetektoren 200 der Figur 2 zu vervielfältigen, wurde
erfindungsgemäß gefunden, dass es mit geringerem Schaltungsaufwand auch möglich ist, drei Eingänge 1 , 2, 3 für die Eingangssignale S1 , S2, S3 und drei NOR-Gatter 1 10, 120, 130 zu verwenden. Die Ausgänge 1 13, 123, 133 der der drei NOR-Gatter 1 10, 120, 130 werden rückgekoppelt (d.h. jeweils den anderen Signaleingängen 1 12, 1 15, 121 , 125, 132 und 135 angeboten) und gleichzeitig auf ein Master-Logikgatter 30 (UND-Gatter) mit drei Eingängen 31 , 32, 34 geschaltet, das die Gleichzeitigkeit erkennt und (ggf. zur Speicherung) an ein zweites, einfaches RS-Latch wie in Figur 14 gezeigt (analog Element 200 in Figur 2, in Figur 13 nicht dargestellt) weiterleitet.
Wenn alle Eingänge 1 , 2, 3 gleichzeitig aktiviert sind, sind per Definition alle Ausgänge 1 13, 123, 133 logisch 0 (Null). Somit liegen an allen NOR-Gattern 1 10, 120, 130
(aufgrund der Rückkopplung) jeweils zwei logische Nullen an. Wenn nun alle Eingänge 1 , 2, 3 (hochgradig) gleichzeitig auf logisch 0 gesetzt werden, sind kurzzeitig (temporär) alle Eingänge aller NOR-Gatter 1 10, 120, 130 logisch Null, was an allen Ausgängen zu einer logischen Eins führt. Nach kurzer Zeit wird sich ein anderer stabiler Zustand einstellen. Die Ausführungen zu den Figuren 2 bis 4 gelten hier in analoger Weise.
Im allgemeinen Fall besteht der generalisierte Flankendetektor aus N NOR-Gattern, die jeweils N Eingänge besitzen. N-1 dieser Eingänge werden mit allen anderen Ausgängen verbunden. Der übriggebliebene Eingang wird mit einer Eingangsleitung (z.B. 1 , 2, 3) der Schaltung verbunden. Die Ausgänge aller N NOR-Gatter werden mit einem
nachfolgenden UND-Gatter (mit N Eingängen) verbunden, das mit einem
nachgeschalteten zweiten RS-Latch 200 (siehe Figur 14) verbunden wird. Bei N
Eingängen besteht die Schaltung aus N NOR-Gattern (mit N Eingängen) einem UND- Gatter (mit N Eingängen) und zwei NOR-Gattern mit je zwei Eingängen, was zu einer deutlichen Reduktion des Schaltungsaufwandes gegenüber einer Vervielfältigung der Schaltung der Figur 2 führt.
Figur 5 zeigt eine Signalverarbeitungsvorrichtung 300 gemäß einer ersten bevorzugten Ausführungsvariante eines weiteren Aspekts der vorliegenden Erfindung.
Die Signalverarbeitungsvorrichtung 300 umfasst einen ersten Signalspeicher 100 und einen zweiten Signalspeicher 200.
Der erste Signalspeicher 100 umfasst einen Signaleingang 1 für ein erstes
Eingangssignal S1 sowie einen Signalausgang 4 für ein erstes Ausgangssignal Q1.
Weiterhin sind zwei UND-Gatter 10, 20 sowie ein ODER-Gatter 30 vorgesehen, wobei das erste UND-Gatter 10 neben dem Signaleingang 12, der mit dem Signaleingang 1 der Signalverarbeitungsvorrichtung 300 verbunden ist, einen weiteren Signaleingang 1 1 aufweist. Dieser weitere Signaleingang 1 1 fungiert als Eingang für ein erstes Steuersignal T1 , wobei das UND-Gatter 10 aufgrund des vorgeschalteten Inverters 14 das
Eingangssignal S1 nur dann passieren lässt, wenn das erste Steuersignal T1 deaktiviert, also auf„low" geschaltet ist.
Das zweite UND-Gatter 20 sowie das ODER-Gatter 30 dienen der Speicherung des Eingangssignals S1 , sofern das erste Steuersignal T1 deaktiviert ist. Um die Signalverarbeitungsvorrichtung 300 in den Ausgangszustand zu versetzen (nachfolgend auch als Zurücksetzen bezeichnet), wird der Steuereingang 3 der
Signalverarbeitungsvorrichtung 300 auf„low" gesetzt, wodurch erstes Ausgangssignal Q1 und zweites Ausgangssignal Q2 ebenfalls auf„low" gesetzt werden.
Nachfolgend wird der Steuereingang 3 der Signalverarbeitungsvorrichtung 300 auf„high" gesetzt, wodurch ein erstes Eingangssignal S1 im Signalspeicher 100 gespeichert wird, sofern das erste Steuersignal T1 in dem Zeitpunkt, in dem das erste Eingangssignal S1 erstmals das UND-Gatter 10 erreicht (also auf„high" gesetzt wird), deaktiviert ist. Denn dann liegt an beiden Signaleingängen 1 1 , 12 des UND-Gatters 10 (aufgrund des Inverters 14) jeweils„high" an, so dass der Signalausgang 13 des UND-Gatters 10 ebenfalls auf „high" gesetzt wird.
Dieses Signal wird nachfolgend sowohl den Signalausgang 33 des ODER-Gatters 30 als auch den Signalausgang 4 der Signalverarbeitungsvorrichtung 300 setzen. Bei einem aktivierten (d.h. auf„high" gesetzten) Steuereingang 3 (am Signaleingang 21 ) wird dieses Signal nachfolgend aufgrund der Rückkopplung des Signalausgangs 33 des ODER- Gatters 30 mit dem Signaleingang 22 des UND-Gatters 20 gespeichert und fortan am Signalausgang 4 der Signalverarbeitungsvorrichtung 300 anliegen.
In analoger Weise ist der zweite Signalspeicher 200 aufgebaut, der einen Signaleingang 2 für ein zweites Eingangssignal S2 sowie einen Signalausgang 5 für ein zweites
Ausgangssignal Q2 umfasst. Weiterhin sind zwei UND-Gatter 40, 50 sowie ein ODER- Gatter 60 vorgesehen, wobei das erste UND-Gatter 40 neben dem Signaleingang 41 , der mit dem Signaleingang 2 der Signalverarbeitungsvorrichtung 300 verbunden ist, einen weiteren Signaleingang 42 aufweist. Dieser weitere Signaleingang 42 fungiert als Eingang für ein zweites Steuersignal T2, wobei das UND-Gatter 40 aufgrund des vorgeschalteten Inverters 44 das Eingangssignal S2 nur dann passieren lässt (und speichern kann), wenn das zweite Steuersignal T2 deaktiviert, also auf„low" geschaltet ist.
Das zweite UND-Gatter 50 des zweiten Signalspeichers 200 sowie das ODER-Gatter 60 des zweiten Signalspeichers 200 dienen der Speicherung des Eingangssignals S2, sofern das zweite Steuersignal T2 deaktiviert ist.
Sobald der Steuereingang 3 der Signalverarbeitungsvorrichtung 300 nach deren
Zurücksetzen auf„high" gesetzt ist, wird ein zweites Eingangssignal S2 im Signalspeicher 200 gespeichert, sofern das zweite Steuersignal T2 in dem Zeitpunkt, in dem das zweite Eingangssignal S2 erstmals das UND-Gatter 40 erreicht (also auf„high" gesetzt wird), deaktiviert ist. Denn dann liegt an beiden Signaleingängen 41 , 42 des UND-Gatters 40 (aufgrund des Inverters 44) jeweils„high" an, so dass der Signalausgang 43 des UND- Gatters 40 ebenfalls auf„high" gesetzt wird.
Dieses Signal wird nachfolgend sowohl den Signalausgang 63 des ODER-Gatters 60 als auch den Signalausgang 5 der Signalverarbeitungsvorrichtung 300 setzen. Bei einem aktivierten (d.h. auf„high" gesetzten) Steuereingang 3 (am Signaleingang 51 ) wird dieses Signal nachfolgend aufgrund der Rückkopplung des Signalausgangs 63 des ODER- Gatters 60 mit dem Signaleingang 52 des UND-Gatters 50 gespeichert und fortan am Signalausgang 5 der Signalverarbeitungsvorrichtung 300 anliegen.
Erfindungsgemäß wird der Signalausgang 63 des ODER-Gatters 60 bzw. der
Signalausgang 5 des zweiten Signalspeichers 200 als Steuersignal T1 für den ersten Signalspeicher 100 verwendet, während gleichzeitig der Signalausgang 33 des ODER- Gatters 30 bzw. der Signalausgang 4 des ersten Signalspeichers 100 als Steuersignal T2 für den zweiten Signalspeicher 200 verwendet wird. Durch diese Rückkopplung kann erfindungsgemäß ein Speichern des Eingangssignals S1 im Signalspeicher 100 das Speichern des Eingangssignals S2 im Signalspeicher 200 blockieren bzw. verhindern. Ebenso blockiert bzw. verhindert ein Speichern des Eingangssignals S2 im
Signalspeicher 200 das Speichern des Eingangssignals S1 im Signalspeicher 100.
Voraussetzung für das Blockieren des jeweils anderen Signalspeichers ist, dass das rückgekoppelte Signal T1 bzw. T2 jeweils vor dem Eingangssignal S2 bzw. S1 im anderen Signalspeicher eingeht. Daher blockiert lediglich derjenige Signalspeicher, bei dem das Eingangssignal zuerst eingeht, den jeweils anderen Signalspeicher.
Da das rückgekoppelte Ausgangssignal Q1 bzw. Q2 desjenigen Signalspeichers, der zuerst ein Eingangssignal erhält und dieses speichert, aufgrund des Leitungsweges von dessen Signalausgang 33, 63 zum Steuereingang 1 1 , 42 des anderen Signalspeichers jedoch eine kurze Zeit bis zum Erreichen des anderen Signalspeichers benötigt, erfolgt ein Blockieren des anderen Signalspeichers, der erst später ein Eingangssignal erhält, jedoch leicht zeitversetzt, sodass beide Eingangssignale trotz eines gegenseitigen Blockierens gespeichert werden, sofern diese hochgradig gleichzeitig in den
Signaleingängen 12 und 41 eingehen. Somit kann für den Fall, dass beide
Eingangssignale gespeichert werden, also Q1 und Q2 auf„high" gesetzt werden, auf eine hochgradige Gleichzeitigkeit der beiden Eingangssignale geschlossen werden, die mit der Laufzeit des rückgekoppelten Ausgangssignals, also vom Signalausgang 63 zum
Signaleingang 1 1 bzw. vom Signalausgang 33 zum Signaleingang 42, korrespondiert.
Somit ermöglicht die Signalverarbeitungsvorrichtung 300 eine zeitlich hochaufgelöste Detektion dahingehend, ob die Eingangssignale S1 und S2 hochgradig gleichzeitig eingespeist worden sind. In diesem Fall liegen beide Signalausgänge Q1 und Q2 auf „high". Sofern lediglich Q1 auf„high" und Q2 auf„low" gesetzt ist, heißt dies, dass das Eingangssignal S1 vor dem Eingangssignal S2 eingespeist wurde, während, wenn lediglich Q2 auf„high" und Q1 auf„low" gesetzt ist, das Eingangssignal S2 vor dem Eingangssignal S1 eingespeist wurde. Sofern beide Signalausgänge Q1 und Q2 auf„low" stehen, ist noch keines der Signale eingespeist worden. Zum Rücksetzen der
Signalverarbeitungsvorrichtung 300 wird der Steuereingang 3 auf„low" gesetzt. Während der Detektion muss der Steuereingang 3 auf„high" gesetzt sein.
Die Länge des Gleichzeitigkeitsintervalls, also desjenigen Zeitfensters, innerhalb dessen die Speicherung eines zeitlich späteren Eingangssignals nicht bereits durch das frühere Eingangssignal blockiert wird, wird durch die Durchlaufzeit des früheren Eingangssignals durch den Signalspeicher (d.h. beispielsweise durch zwei Logikgatter 10 und 30 bzw. 40 und 50 des jeweiligen Signalspeichers 100, 200) und nachfolgend durch die Länge der die Steuersignale T1 und T2 übertragenden Leitungswege (zwischen Signalausgang 33 und Signaleingang 42 bzw. zwischen Signalausgang 63 und Signaleingang 1 1 ) bestimmt. Vorzugsweise sind diese Leitungswege gleich lang bzw., unterscheiden sich um weniger als 10%. Mit der erfindungsgemäßen Signalverarbeitungsvorrichtung kann das
Zeitfenster, in dem nach Eingang eines ersten Eingangssignals der andere Signalspeicher noch nicht blockiert ist, auf 10 bis 100 ps reduziert werden, d.h. dass ein zuerst eingehendes Eingangssignal den anderen Signalspeicher bereits nach 10 bis 100 ps blockiert. Die Signalverarbeitungsvorrichtung 300 kann auf unterschiedliche Weise ausgestaltet sein, wie anhand der weiteren Ausführungsvarianten nachfolgend erläutert wird.
Figur 6 zeigt eine Signalverarbeitungsvorrichtung 300 gemäß einer zweiten bevorzugten Ausführungsvariante der vorliegenden Erfindung.
Die zweite bevorzugte Ausführungsvariante der Fig. 6 ähnelt der ersten bevorzugten Ausführungsvariante der Fig. 5, wobei das zweite Logikgatter 20 und das fünfte
Logikgatter 50 nicht als UND-Gatter, sondern als ODER-Gatter ausgebildet sind. Ferner sind Signalinverter gemäß der zweiten bevorzugten Ausführungsvariante nicht an den Signaleingängen 1 1 und 42, sondern vielmehr sind Signalinverter 24, 34, 54 und 64 an den Signalausgängen 23, 33, 53 und 63 vorgesehen.
Analog der ersten bevorzugten Ausführungsvariante der Fig. 5 arbeitet die
Signalverarbeitungsvorrichtung 300 mit high-aktiven Eingangssignalen S1 und S2, einem high-aktiven Resetsignal am Steuereingang 3, jedoch mit low-aktiven coincidence- Ausgängen 33 und 63. Wird Reset am Steuereingang 3 auf 1 (bzw.„high") gesetzt, gehen die Ausgänge 33 und
63 ebenfalls auf 1 . Reset wird deaktiviert (auf 0 gesetzt), um den Detektor 300 zu aktivieren. Wechseln jetzt beide Signale S1 und S2 höchst gleichzeitig von 0 auf 1 , wechseln beide Ausgänge auf 0. Wechseln beide Signale S1 und S2 nicht höchst gleichzeitig, bleibt einer der Ausgänge auf 1 .
Figur 7 zeigt eine Signalverarbeitungsvorrichtung 300 gemäß einer dritten bevorzugten Ausführungsvariante der vorliegenden Erfindung.
Die dritte bevorzugte Ausführungsvariante der Fig. 7 ähnelt der ersten bevorzugten Ausführungsvariante der Fig. 5, wobei das erste Logikgatter 10 und das vierte Logikgatter 40 nicht als UND-Gatter, sondern als ODER-Gatter ausgebildet sind, während das dritte Logikgatter 30 und das sechste Logikgatter 60 nicht als ODER-Gatter, sondern als UND- Gatter ausgebildet sind. Ferner sind Signalinverter gemäß der dritten bevorzugten Ausführungsvariante nicht an den Signaleingängen 1 1 und 42, sondern vielmehr sind Signalinverter 24, 34, 54 und 64 an den Signalausgängen 23, 33, 53 und 63 vorgesehen.
Anders als bei der ersten bevorzugten Ausführungsvariante der Fig. 5 arbeitet die Signalverarbeitungsvorrichtung 300 mit low-aktiven Eingangssignalen S1 und S2 und einem low-aktiven Resetsignal am Steuereingang 3, jedoch mit high-aktiven coincidence- Ausgängen 33 und 63.
Wird Reset am Steuereingang 3 auf 0 gesetzt, gehen die Ausgänge 33 und 63 ebenfalls auf 0. Reset wird deaktiviert (auf 1 gesetzt), um den Detektor 300 zu aktivieren. Wechseln jetzt beide Signale S1 und S2 höchst gleichzeitig von 1 auf 0, wechseln beide Ausgänge auf 1 . Wechseln beide Signale S1 und S2 nicht höchst gleichzeitig, bleibt einer der Ausgänge auf 0.
Figur 8 zeigt eine Signalverarbeitungsvorrichtung 300 gemäß einer vierten bevorzugten Ausführungsvariante der vorliegenden Erfindung.
Die vierte bevorzugte Ausführungsvariante der Fig. 8 ähnelt der ersten bevorzugten Ausführungsvariante der Fig. 5, wobei das dritte Logikgatter 30 und das sechste
Logikgatter 60 nicht als ODER-Gatter, sondern als UND-Gatter ausgebildet sind. Ferner sind Signalinverter gemäß der dritten bevorzugten Ausführungsvariante nicht an den Signaleingängen 1 1 und 42, sondern vielmehr sind Signalinverter 14, 24, 34, 44, 54 und
64 an den Signalausgängen 13, 23, 33, 43, 53 und 63 vorgesehen.
Die Signalverarbeitungsvorrichtung 300 arbeitet in der vierten bevorzugten
Ausführungsvariante mit high-aktiven Eingangssignalen S1 und S2, einem low-aktiven Resetsignal am Steuereingang 3 sowie mit high-aktiven coincidence-Ausgängen 33 und 63.
Wird Reset am Steuereingang 3 auf 0 gesetzt, gehen die Ausgänge 33 und 63 ebenfalls auf 0. Reset wird deaktiviert (auf 1 gesetzt), um den Detektor 300 zu aktivieren. Wechseln jetzt beide Signale S1 und S2 höchst gleichzeitig von 0 auf 1 , wechseln beide Ausgänge auf 1 . Wechseln beide Signale S1 und S2 nicht höchst gleichzeitig, bleibt einer der Ausgänge auf 0.
Figur 9 zeigt eine Signalverarbeitungsvorrichtung 300 gemäß einer fünften bevorzugten Ausführungsvariante der vorliegenden Erfindung.
Die fünfte bevorzugte Ausführungsvariante der Fig. 9 ähnelt der vierten bevorzugten Ausführungsvariante der Fig. 8, wobei sowohl das zweite und dritte UND-Gatter als auch das fünfte und sechste UND-Gatter sowie die Signalinverter 14, 24, 34, 44, 54 und 64 der vierten bevorzugten Ausführungsvariante der Fig. 9 durch ein RS-Latch substituiert worden sind.
Die Signalverarbeitungsvorrichtung 300 arbeitet in der fünften bevorzugten
Ausführungsvariante mit high-aktiven Eingangssignalen S1 und S2, einem high-aktiven Resetsignal am Steuereingang 3 sowie mit high-aktiven coincidence-Ausgängen.
Wird Reset am Steuereingang 3 auf 1 gesetzt, gehen die Ausgänge Q1 und Q2 ebenfalls auf 0. Reset wird deaktiviert (auf 0 gesetzt), um den Detektor 300 zu aktivieren. Wechseln jetzt beide Signale S1 und S2 höchst gleichzeitig von 0 auf 1 , wechseln beide Ausgänge auf 1 . Wechseln beide Signale S1 und S2 nicht höchst gleichzeitig, bleibt einer der Ausgänge auf 0.
Die in den Figuren 5 bis 9 gezeigten Schaltungsvarianten zeigen bevorzugte
Ausführungsbeispiele der Signalverarbeitungsvorrichtungen 300 mit ihrer
erfindungsgemäßen Funktionalität. Diese erfindungsgemäße Funktionalität kann alternativ auch durch eine Reihe von Multiplexern (oder sonstige Logikelemente) erreicht werden, wie dies üblicherweise in FPGAs realisiert wird.
Figur 10 zeigt eine Messvorrichtung zur präzisen Laufzeitmessung gemäß einer bevorzugten Ausführungsvariante der vorliegenden Erfindung.
Die Messvorrichtung 400 zur präzisen Laufzeitmessung weist einen ersten Messeingang 401 für ein erstes Eingangssignal S1 und einen zweiten Messeingang 402 für ein zweites Eingangssignal S2 auf. Weiterhin umfasst die Messvorrichtung 400 eine Vielzahl von erfindungsgemäßen Signalverarbeitungsvorrichtungen 300, deren Signaleingänge 1 und 2 jeweils über die Signalleitungen 41 1 und 412 an die Messeingänge 401 und 402 gekoppelt sind. Dabei breiten sich die Eingangssignale S1 und S2 in den parallel zueinander verlaufenden Signalleitungen 41 1 und 412 in entgegengesetzter Richtung aus. Weiterhin umfasst die Messvorrichtung 400 einen Steuereingang 403, über den ein Steuersignal zum Zurücksetzen und Aktivieren der Signalspeicher 100, 200 (Fig. 5 bis 9) eingespeist werden kann. Dafür ist der Steuereingang 403 der Messvorrichtung 400 mit den Steuereingängen 3 der Signalverarbeitungsvorrichtungen 300 gekoppelt. Weiterhin umfasst die Messvorrichtung 400 eine Auswerteeinheit 500, die mit den Signalausgängen 5, 6 (Fig. 5 bis 9) der Signalverarbeitungsvorrichtungen 300 gekoppelt ist. Vorzugsweise sind die Signalverarbeitungsvorrichtungen 300 entlang der Signalleitungen 41 1 , 412 äquidistant angeordnet.
Erfindungsgemäß lässt sich aus den Ausgangssignalen Q1 , Q2 (Fig. 5 bis 9) der
Signalverarbeitungsvorrichtungen 300 bestimmen, welches der beiden Eingangssignale S1 und S2 an der jeweiligen Signalverarbeitungsvorrichtung 300 zuerst eingegangen ist. Werden die Eingangssignale S1 und S2 nahezu zeitgleich in die Messeingänge 401 und 402 eingespeist, kann die zeitliche Differenz der Eingangssignale S1 und S2 mit hoher Präzision bestimmt werden. Im oberen Bereich der Fig. 10 wird das Eingangssignal S1 aufgrund des kürzeren Leitungsweges 41 1 zu den dort angeordneten
Signalverarbeitungsvorrichtungen 300 zuerst eingehen und nachfolgend die Speicherung des später eintreffenden Eingangssignals S2 blockieren. In gleicher Weise wird im unteren Bereich der Fig. 10 das Eingangssignal S2 aufgrund des kürzeren Leitungsweges 412 zu den dort angeordneten Signalverarbeitungsvorrichtungen 300 zuerst eingehen und nachfolgend die Speicherung des später eintreffenden ersten Eingangssignals S1 blockieren. Lediglich in einem Bereich, in dem die entgegengesetzt verlaufenden
Eingangssignale S1 und S2 höchst gleichzeitig (also beispielsweise mit einer zeitlichen Differenz kleiner als 10 ps) die jeweiligen Signalverarbeitungsvorrichtungen 300 erreichen, können die Signalverarbeitungsvorrichtungen 300 jeweils beide
Eingangssignale S1 und S2 speichern. Aus der Position derjenigen
Signalverarbeitungsvorrichtungen 300 entlang der Signalleitungen 41 1 , 412, die beide Eingangssignale S1 und S2 speichern, kann mittels der Auswerteeinheit 500 auf eine zeitliche Differenz der Eingangssignale S1 und S2 an den jeweiligen Messeingänge 401 und 402 mit sehr hoher Genauigkeit (kleiner als 100 ps) bestimmt werden.

Claims

Patentansprüche
1 . Signalverarbeitungsvorrichtung (Fig. 13) zur Verarbeitung von digitalen Signalen (S1 , S2, S3), umfassend:
ein erstes Logikgatter (1 10), ein zweites Logikgatter (120) und ein drittes
Logikgatter (130),
wobei das erste Logikgatter (1 10) einen ersten Signaleingang (1 1 1 ), einen zweiten Signaleingang (1 12), einen dritten Signaleingang (1 15) und einen Signalausgang (1 13) aufweist,
wobei das zweite Logikgatter (120) einen ersten Signaleingang (122), einen zweiten Signaleingang (121 ), einen dritten Signaleingang (125) und einen Signalausgang (123) aufweist,
wobei das dritte Logikgatter (130) einen ersten Signaleingang (131 ), einen zweiten Signaleingang (132), einen dritten Signaleingang (135) und einen Signalausgang (133) aufweist,
wobei ein Master-Logikgatter (30) mit einem ersten Signaleingang (31 ), einem zweiten Signaleingang (32), einem dritten Signaleingang (35) und einem
Signalausgang (33) für ein Ausgangssignal vorgesehen ist, wobei der erste Signaleingang (31 ) mit dem Signalausgang (1 13) des ersten Logikgatters (1 10), der zweite Signaleingang (32) mit dem Signalausgang (123) des zweiten
Logikgatters (120) und der dritte Signaleingang (34) mit dem Signalausgang (123) des dritten Logikgatters (130) verbunden ist,
wobei der Signalausgang (1 13) des ersten Logikgatters (1 10) mit einem der Signaleingänge (121 , 125) des zweiten Logikgatters (120) verbunden ist, wobei der Signalausgang (123) des zweiten Logikgatters (120) mit einem der Signaleingänge (132, 135) des dritten Logikgatters (130) verbunden ist, und wobei der Signalausgang (133) des dritten Logikgatters (130) mit einem der Signaleingänge (1 12, 1 15) des ersten Logikgatters (1 10) verbunden ist.
2. Signalverarbeitungsvorrichtung nach Anspruch 1 , mit einer Vielzahl von N Logikgattern (1 10, 120, 130), die jeweils N Signaleingänge (1 1 1 , 1 12, 1 15, 121 , 122, 125, 131 , 132, 135) und jeweils einen Signalausgang (1 13, 123, 133) aufweisen, wobei N eine natürliche Zahl größer oder gleich 2 ist, wobei das Master-Logikgatter (30) N Signaleingänge (31 , 32, 34) und einen Signalausgang (33) aufweist, wobei die Signalausgänge (1 13, 123, 133) der N Logikgatter (1 10, 120, 130) mit den N Signaleingängen (31 , 32, 34) des Master- Logikgatters (30) verbunden sind, und
wobei jeder der Signalausgänge (1 13, 123, 133) der N Logikgatter (1 10, 120, 130) jeweils mit einem der Signaleingänge (1 12, 1 15, 122, 125, 132, 135) eines anderen der N Logikgatter (1 10, 120, 130) verbunden ist.
3. Signalverarbeitungsvorrichtung nach Anspruch 2,
wobei N eine natürliche Zahl größer oder gleich 3 ist.
4. Signalverarbeitungsvorrichtung nach mindestens einem der vorhergehenden
Ansprüche,
wobei das Master-Logikgatter (30) als UND-Gatter ausgebildet ist.
5. Signalverarbeitungsvorrichtung nach mindestens einem der Ansprüche 2 bis 4, wobei (N-1 ) Signaleingänge (1 12, 1 15, 121 , 125, 132, 135) jedes der N Logikgatter (1 10, 120, 130) jeweils mit den Signalausgängen (1 13, 123, 133) der anderen N Logikgatter (1 10, 120, 130) verbunden sind, und wobei der übrige Signaleingang (1 1 1 , 122, 131 ) jedes der N Logikgatter (1 10, 120, 130) jeweils mit einer
Eingangsleitung (1 , 2, 3) zur Einspeisung von Eingangssignalen (S1 , S2, S3) verbunden ist.
6. Signalverarbeitungsvorrichtung nach mindestens einem der vorhergehenden
Ansprüche,
umfassend einen Signalspeicher (200) mit einem Signaleingang (41 ) für ein Eingangssignal, einem Signalausgang (4) für ein Ausgangssignal, wobei der Signalspeicher (200) ausgebildet ist, ein Eingangssignal zu speichern und am Signalausgang (4) als Ausgangssignal bereitzustellen, wobei der Signaleingang (41 ) des Signalspeichers (200) mit dem Signalausgang (33) des Master-Logikgatters (30) gekoppelt ist.
Signalverarbeitungsvorrichtung nach Anspruch 6, wobei der Signalspeicher (200) einen Steuereingang (3) zum Zurücksetzen des Signalspeichers (200) aufweist.
Signalverarbeitungsvorrichtung nach einem der Ansprüche 6 und 7, wobei der Signalspeicher (200) ausgebildet ist, einen transienten Übergangszustand zu speichern.
Signalverarbeitungsvorrichtung nach mindestens einem der vorhergehenden Ansprüche, wobei der Signalspeicher (200) ein viertes Logikgatter (40) und ein fünftes Logikgatter (50) umfasst, wobei das vierte Logikgatter (40) einen ersten Signaleingang (41 ), einen zweiten Signaleingang (42) und einen Signalausgang (43) aufweist und das fünfte Logikgatter (50) einen ersten Signaleingang (51 ), einen zweiten Signaleingang (52) und einen Signalausgang (53) aufweist.
Signalverarbeitungsvorrichtung nach mindestens einem der vorhergehenden Ansprüche,
wobei das erste Logikgatter (1 10) einen ersten Signalinverter (1 14) aufweist, wobei das zweite Logikgatter (120) einen zweiten Signalinverter (124) aufweist, und wobei das dritte Logikgatter (130) einen dritten Signalinverter (134) aufweist.
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