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Technisches Gebiet
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Die vorliegende Erfindung betrifft eine Signalverarbeitungsvorrichtung zur hochpräzisen Laufzeitmessung von mindestens dreier Signale, insbesondere betrifft die vorliegende Erfindung eine Messvorrichtung zur hochpräzisen Laufzeitmessung mindestens dreier digitaler Signale.
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Stand der Technik
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Die Laufzeitmessung ist eines der Schlüsselverfahren für die Implementation von Lokalisierungsalgorithmen. Laufzeitunterschiede von Signalen müssen heutzutage mit hoher zeitlicher Auflösung bestimmt werden, beispielsweise bei der Auswertung von Tomografiesignalen. Zudem spielt die Laufzeitmessung eine wichtige Rolle bei der Untersuchung verschiedenster physikalischer Effekte.
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Grobe Laufzeitmessung für große Zeitdifferenzen erfolgt vorrangig mit zählerbasierten Verfahren, wobei die Auflösung der Laufzeitmessung durch die Taktrate des Zählers begrenzt ist. Feine Laufzeitmessungen für kleine Zeitdifferenzen werden entweder mit analogen Verfahren oder unter Verwendung sogenannter Tapped Delay Lines (TDLs) durchgeführt. TDLs bieten den Vorteil einer rein digitalen und somit preiswerten Umsetzung.
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Eine TDL wird gewöhnlich als Kette von Verzögerungsgliedern („TDL elements“), welchen jeweils ein Flip-flop zugeordnet ist, realisiert. Eine solche TDL ist in dargestellt. Die Dateneingänge D der Flip-flops werden mit einem dem jeweiligen Flip-flop zugeordneten Abgriffpunkt („tab“) der Kette von Verzögerungsgliedern verbunden. Der Eingang der Kette von Verzögerungsgliedern wird mit einem ersten Signaleingang für ein erstes Messsignal S1 verbunden. Die Takteingänge CLK aller Flip-flops der TDL werden direkt mit einem zweiten Signaleingang für ein zweites Messsignal S2 verbunden. Vorzugsweise weist jedes Verzögerungsglied dieselbe Verzögerungszeit τ auf.
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Erreicht das erste Messsignal S1 den Dateneingang D eines Flip-flops, bevor das zweite Messsignal S2 den Takteingang CLK desselben Flip-flops erreicht, wird das Flip-flop in dem Moment, in dem das zweite Messsignal S2 den Takteingang CLK erreicht, den logischen Pegel des ersten Messsignals S1, der an seinem Eingang D anliegt, laden und auf seinem Ausgang Q [0..5] ausgeben. Im umgekehrten Fall, also wenn das zweite Messsignal S2 den Takteingang CLK erreicht, bevor das erste Messsignal S1 am Eingang D des Flip-flops anliegt, wird das Flip-flop die logische Inverse ausgeben. Dadurch trifft der Ausgangswert des Flip-flops eine Aussage darüber, welches der beiden Messsignale S1, S2 zuerst am Flip-flop eingetroffen war.
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Da nun das erste Messsignal S1 aufgrund der sich bei Durchlaufen der Kette von Verzögerungsgliedern erhöhenden Gesamtverzögerung am Dateneingang D jedes Flipflops zu einer anderen Zeit erscheint (siehe die Darstellung der zeitlichen Verhältnisse von Beispielsignalen S1, S2 oberhalb der TDL in ), kann eine zeitliche Verzögerung ΔT des zweiten Messsignals S2 gegenüber dem ersten Messsignal S1 bestimmt werden, indem die Ausgangswerte Q [0..5] aller Flip-flops der TDL betrachtet werden.
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Das in gezeigte Beispiel einer TDL kann eine Verzögerung nur bestimmen, wenn S2 später den logischen Pegel wechselt als S1. Eine TDL kann jedoch auch so modifiziert werden, dass eine Bestimmung eines Verzögerungswertes möglich ist, wenn das erste Messsignal S1 gegenüber dem zweiten Messsignal S2 verzögert ist.
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Die Genauigkeit der Messung ist durch die Verzögerungszeit τ eines Verzögerungsgliedes vorgegeben und beträgt bei gängigen Implementierungen ca. 50 ps. Der in gezeigte Ergebnisvektor [111100] würde also einer Verzögerung des zweiten Messsignals S2 gegenüber dem ersten Messsignal S1 von ca. 200 ps entsprechen. Die Messgenauigkeit (Zeitauflösung) von ca. 50 ps ist für viele Anwendungen zu gering.
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Es ist deshalb Aufgabe der vorliegenden Erfindung, eine Signalverarbeitungsvorrichtung und eine Messvorrichtung zur hochpräzisen Laufzeitmessung von mindestens dreier Signale anzugeben, die eine höhere zeitliche Auflösung unter Beibehaltung der einfachen und preiswerten Implementierungsmöglichkeit von einfachen Logikelementen wie beispielsweise Flip-flops ermöglicht.
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Offenbarung der Erfindung
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Gemäß einem Aspekt der Erfindung wird eine Signalverarbeitungsvorrichtung zur Verarbeitung von digitalen Signalen vorgeschlagen, umfassend: ein erstes Logikgatter, ein zweites Logikgatter und ein drittes Logikgatter, wobei das erste Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang, einen dritten Signaleingang und einen Signalausgang aufweist, wobei das zweite Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang, einen dritten Signaleingang und einen Signalausgang aufweist, wobei das dritte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang, einen dritten Signaleingang und einen Signalausgang aufweist, wobei ein Master-Logikgatter mit einem ersten Signaleingang, einem zweiten Signaleingang, einem dritten Signaleingang und einem Signalausgang für ein Ausgangssignal vorgesehen ist, wobei der erste Signaleingang mit dem Signalausgang des ersten Logikgatters, der zweite Signaleingang mit dem Signalausgang des zweiten Logikgatters und der dritte Signaleingang mit dem Signalausgang des dritten Logikgatters verbunden ist, wobei der Signalausgang des ersten Logikgatters mit einem der Signaleingänge des zweiten Logikgatters und mit einem der Signaleingänge des dritten Logikgatters verbunden ist, wobei der Signalausgang des zweiten Logikgatters mit einem der Signaleingänge des ersten Logikgatters und mit einem der Signaleingänge des dritten Logikgatters verbunden ist, und wobei der Signalausgang des dritten Logikgatters mit einem der Signaleingänge des ersten Logikgatters und mit einem der Signaleingänge des zweiten Logikgatters verbunden ist.
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Gemäß einer bevorzugten Ausführungsvarianten wird eine Signalverarbeitungsvorrichtung mit einer Vielzahl von N Logikgattern offenbart, die jeweils N Signaleingänge und jeweils einen Signalausgang aufweisen, wobei das Master-Logikgatter N Signaleingänge und einen Signalausgang aufweist, wobei die Signalausgänge der N Logikgatter mit den N Signaleingängen des Master-Logikgatters verbunden sind, und wobei jeder der Signalausgänge der N Logikgatter jeweils mit einem der Signaleingänge aller anderen N-1 Logikgatter verbunden ist.
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Vorzugsweise ist N eine natürliche Zahl größer oder gleich 3. Vorzugsweise ist das Master-Logikgatter als UND-Gatter ausgebildet. Vorzugsweise sind (N-1) Signaleingänge jedes der N Logikgatter jeweils mit den Signalausgängen der anderen N-1 Logikgatter verbunden, wobei der übrige Signaleingang jedes der N Logikgatter jeweils mit einer Eingangsleitung zur Einspeisung der Eingangssignale verbunden ist.
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Vorzugsweise umfasst die Vorrichtung einen Signalspeicher mit einem Signaleingang für ein Eingangssignal, einem Signalausgang für ein Ausgangssignal, wobei der Signalspeicher ausgebildet ist, ein Eingangssignal zu speichern und am Signalausgang als Ausgangssignal bereitzustellen, wobei der Signaleingang des Signalspeichers mit dem Signalausgang des Master-Logikgatters gekoppelt ist.
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Vorzugsweise weist der Signalspeicher einen Steuereingang zum Zurücksetzen des Signalspeichers auf. Vorzugsweise ist der Signalspeicher ausgebildet, einen transienten Übergangszustand zu speichern.
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Vorzugsweise umfasst der Signalspeicher ein viertes Logikgatter und ein fünftes Logikgatter, wobei das vierte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist und das fünfte Logikgatter einen ersten Signaleingang, einen zweiten Signaleingang und einen Signalausgang aufweist.
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Vorzugsweise weist das erste Logikgatter einen ersten Signalinverter auf. Vorzugsweise weist das zweite Logikgatter einen zweiten Signalinverter auf. Vorzugsweise weist das dritte Logikgatter einen dritten Signalinverter auf.
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Vorzugsweise besitzen die Signalleitungen der Signalverarbeitungsvorrichtung eine Dicke zwischen 3000 Nanometer und 30 Nanometer, noch bevorzugter zwischen 1000 Nanometer und 50 Nanometer und noch bevorzugter zwischen 1000 Nanometer und 60 Nanometer. Vorzugsweise sind die Signalleitungen der Signalverarbeitungsvorrichtung aus Kupfer ausgebildet. Vorzugsweise ist die Dicke der Signalleitungen der Signalverarbeitungsvorrichtung uniform.
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Vorzugsweise besitzen die Logikgatter der Signalverarbeitungsvorrichtung einen minimalen Abstand (kleinster Abstand zweier benachbarter Logikgatter) zwischen 200 Nanometer und 50 Nanometer, noch bevorzugter zwischen 100 Nanometer und 60 Nanometer.
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Vorzugsweise besitzen die Logikgatter der Signalverarbeitungsvorrichtung einen maximalen Abstand (größter Abstand zweier benachbarter Logikgatter) zwischen 500 Nanometer und 100 Nanometer, noch bevorzugter zwischen 200 Nanometer und 100 Nanometer.
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Vorzugsweise ist die Signalverarbeitungsvorrichtung als Field Programmable Gate Array (FPGA) ausgebildet. Vorzugsweise ist die Signalverarbeitungsvorrichtung als integrierter Schaltkreis der Digitaltechnik ausgebildet, in den eine logische Schaltung geladen werden kann.
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Figurenliste
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Die Aspekte der vorliegenden Erfindung werden im Folgenden anhand von Abbildungen von Ausführungsbeispielen näher beschrieben. Gleiche Bezugszeichen bezeichnen dabei gleiche oder gleichartige Gegenstände. Es zeigen:
- 1 eine konventionelle Messvorrichtung zur Laufzeitmessung;
- 2 eine Signalverarbeitungsvorrichtung zur Laufzeitmessung zweier Signale,
- 3 eine Wahrheitstabelle zur Erläuterung der Wirkungsweise des ersten Signalspeichers einer Signalverarbeitungsvorrichtung,
- 4 ein Diagramm zur Veranschaulichung der Modifizierung eines RS-Latches,
- 5 ein Diagramm zur Veranschaulichung der Verwendung eines modifizierten RS-Latches in einer Signalverarbeitungsvorrichtung, und
- 6 eine Signalverarbeitungsvorrichtung gemäß einer bevorzugten Ausführungsvariante der vorliegenden Erfindung und,
- 7 eine Signalverarbeitungsvorrichtung gemäß einer weiteren bevorzugten Ausführungsvariante der vorliegenden Erfindung.
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Detaillierte Beschreibung der Abbildungen
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2 zeigt eine Signalverarbeitungsvorrichtung 300 zur Veranschaulichung einer Laufzeitmessung zweier Signale.
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Die Signalverarbeitungsvorrichtung 300 umfasst einen ersten Signalspeicher 100 und einen zweiten Signalspeicher 200.
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Der erste Signalspeicher 100 umfasst einen ersten Signaleingang 1 für ein erstes Eingangssignal S1 und einen zweiten Signaleingang 2 für ein zweites Eingangssignal S2. Weiterhin umfasst der erste Signalspeicher 100 einen ersten Signalausgang 13 für ein erstes Ausgangssignal Q und einen zweiten Signalausgang 23 für ein zweites Ausgangssignal Q.
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Weiterhin sind zwei ODER-Gatter 10, 20 vorgesehen, wobei das erste ODER-Gatter 10 neben dem Signaleingang 11, der mit dem Signaleingang 1 der Signalverarbeitungsvorrichtung 300 verbunden ist, einen weiteren Signaleingang 12 aufweist. Dieser weitere Signaleingang 12 fungiert als Eingang für ein erstes Rückkoppelungssignal, das mit dem Ausgang 23 des zweiten ODER-Gatters 20 verbunden ist, wobei der zweite Signalausgang 23 ebenfalls mit einem Inverter 24 gekoppelt ist. In gleicher Weise weist das zweite ODER-Gatter 20 neben dem Signaleingang 22, der mit dem Signaleingang 2 der Signalverarbeitungsvorrichtung 300 verbunden ist, einen weiteren Signaleingang 21 aufweist. Dieser weitere Signaleingang 21 fungiert als Eingang für ein zweites Rückkoppelungssignal, das mit dem Ausgang 13 des ersten ODER-Gatters 10 verbunden ist, wobei der erste Signalausgang 13 mit einem Inverter 14 gekoppelt ist.
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3 zeigt eine Wahrheitstabelle zur Erläuterung der Wirkungsweise des ersten Signalspeichers 100 der Signalverarbeitungsvorrichtung 300. Der erste Signalspeicher 100 ist als sogenanntes RS-Latch ausgeführt, wobei die NOR-Gatter 10, 20 überkreuz miteinander verschaltet sind. Üblicherweise wird der Eingang 1 für das Eingangssignal S1 als S (für set) und der Eingang 2 für das Eingangssignal S2 als R (für reset) bezeichnet. Aufgrund der verwendeten Logik wird üblicherweise der Ausgang 23 für das zweite Ausgangssignal mit Q und der Ausgang 13 für das erste Ausgangssignal mit Q bezeichnet. Die Eingangskombination S = R = 0 ist als Speichern bekannt, da hierdurch der vorher mittels S oder R eingeschriebene Zustand beibehalten wird. Bei Anlegen der Eingangskombination S =R = 1 geht das NOR-basierte RS-Flipflop, also der erste Signalspeicher 100 in den sog. ungültigen Zustand über, der durch Q = Q = 0 charakterisiert ist. Denn sollten in diesem Zustand beide Eingänge höchst gleichzeitig auf S = R = 0 gesetzt werden, ist nicht vorhersagbar, ob das Flipflop in den Zustand Q = 1 und Q = 0 oder in den Zustand Q = 0 und Q = 1 übergeht. Unabhängig von dieser Tatsache geht der der erste Signalspeicher 100 aber für eine sehr kurze Zeitspanne in den transienten Zustand Q = Q = 1 über. Das nachgeschaltete Logikgatter 30 kann diesen transienten Zustand Q = Q = 1 zunächst gegenüber allen anderen möglichen Zuständen diskriminieren und der nachgeschaltete zweite Signalspeicher 200 kann diesen diskriminierten transienten Zustand dauerhaft speichern, bis der zweite Signalspeicher 200 mittels des Steuersignals 3 zurückgesetzt wird.
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Der zweite Signalspeicher 200 ist ausgebildet, das Auftreten des transienten Zustands im ersten Signalspeicher 100 dauerhaft speichern. Hierfür ist das RS-Flipflop gemäß dieser Ausführungsvariante eine mögliche Ausgestaltung. Natürlich kann für den zweiten Signalspeicher 200 auch ein anderes Flipflops verwenden. Als Beispiel kann das Und-gatter an den clock-Eingang eines D-flipflops gehen, wobei der D-eingang auf 1 gesetzt wird. Oder man nimmt alternativ ein T-flipflop, wobei wiederum das UND-gatter an den Takteingang geht.
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Mit anderen Worten kennen die nachgeschalteten Einheiten 30, 200 das Vorliegen eines transienten Zustands, also das höchst gleichzeitige Eingehen der Eingangssignale S1 und S2, und speichern diesen kurzzeitig auftretenden transienten Zustand.
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Die Signalverarbeitungsvorrichtung 300 der 2 arbeitet mit low-aktiven Eingangssignalen S1 und S2 und einem low-aktiven Resetsignal am Steuereingang 3. Um die Signalverarbeitungsvorrichtung 300 in den Ausgangszustand zu versetzen (nachfolgend auch als Zurücksetzen bezeichnet), wird der Steuereingang 3 der Signalverarbeitungsvorrichtung 300 auf „low“ gesetzt. Nachfolgend werden die Signale S1 und S1 auf „high“ (bzw. auf 1) gesetzt. Nachfolgend wird der Steuereingang 3 deaktiviert (auf 1 gesetzt), um den Signalverarbeitungsvorrichtung 300 zu aktivieren. Dadurch wird die Signalverarbeitungsvorrichtung 300 in den ungültigen Zustand Q = Q = 0 versetzt.
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Dieser ungültige Zustand stellt somit den Grundzustand der Signalverarbeitungsvorrichtung 300 nach ihrer Aktivierung dar. Wechseln jetzt beide Signale S1 und S2 höchst gleichzeitig von 1 auf 0, wechseln aufgrund des transienten Zustands beide Ausgänge Q und Q auf 1. Wechseln beide Signale S1 und S2 nicht höchst gleichzeitig, wechseln beide Ausgänge Q und Q entweder in den Zustand Q = 1 und Q = 0 oder in den Zustand Q = 0 und Q = 1, wobei nicht vorhersagbar ist, welchen dieser Zustände der erste Signalspeicher 100 einnehmen wird.
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Lediglich im Falle des transienten Zustands (beide Ausgänge Q und Q auf 1), also des höchst gleichzeitigen Wechselns beider Signale S1 und S2 von 1 auf 0 kann das Gatter 30 auf 1 wechseln. Für den Fall, dass beide Signale S1 und S2 nicht höchst gleichzeitig wechseln (also bei low-aktiven Eingangssignalen nicht höchst gleichzeitig eingehen), wechseln die Ausgänge Q und Q entweder in den Zustand Q = 1 und Q = 0 oder in den Zustand Q = 0 und Q = 1, was jedoch dazu führt, dass das UND Gatter 30 weiterhin am Ausgang auf 0 gesetzt bleibt.
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Der zweite Signalspeicher 200 ist derart ausgebildet, dass er das Signal des UND Gatters 30 dauerhaft speichert, bis die Signalverarbeitungsvorrichtung 300 wieder in den Ausgangszustand versetzt wird (der Steuereingang 3 auf „low“ gesetzt).
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Somit stellt der Wert des Ausgangssignals Q2 eine Information darüber dar, ob die Signale S1 und S2 höchst gleichzeitig eingegangen sind oder nicht.
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Die 2 zeigt eine beispielhafte Implementierung. Andere Implementierungen mit anderen Gattern und anderen Flipflops können dieselbe Funktionalität erzielen, beispielsweise mit high-aktiven Eingangssignalen S1 und S2 und einem high-aktiven Resetsignal, mit high-aktiven Eingangssignalen S1 und S2 und einem low-aktiven Resetsignal oder mit low-aktiven Eingangssignalen S1 und S2 und einem high-aktiven Resetsignal. Auch das Eingangssignal S1 high-aktiv sein, während das und Eingangssignal S2 low-aktiv ist und umgekehrt.
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Somit ermöglicht die Signalverarbeitungsvorrichtung 300 eine zeitlich hochaufgelöste Detektion dahingehend, ob die Eingangssignale S1 und S2 hochgradig gleichzeitig eingespeist worden sind. In diesem Fall liegt der Signalausgang Q2 auf einen vorgegebenen Wert, beispielsweise auf „high“ (bzw. auf 1) gemäß der 2.
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Sofern der Signalausgang Q2 nicht auf den vorgegebenen Wert (beispielsweise auf „high“ gemäß 2) gesetzt ist, heißt dies, dass entweder noch gar kein Eingangssignal oder eines der Eingangssignale deutlich vor dem anderen Eingangssignal eingespeist wurde.
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Die Länge des Gleichzeitigkeitsintervalls, also desjenigen Zeitfensters, innerhalb dessen die Speicherung eines transienten Zustands ermöglicht wird, wird durch die Laufzeit des früheren Eingangssignals durch das entsprechende Logikgatter 10 oder 20 des Signalspeichers 100 und nachfolgend durch die Länge der die Rückkoppelsignale übertragenden Leitungswege (zwischen Signalausgang 23 und Signaleingang 12 bzw. zwischen Signalausgang 13 und Signaleingang 21) bestimmt. Vorzugsweise sind diese Leitungswege gleich lang bzw., unterscheiden sich um weniger als 10%. Mit der Signalverarbeitungsvorrichtung kann das Zeitfenster, innerhalb dessen die Speicherung eines transienten Zustands ermöglicht wird, auf 10 bis 100 ps reduziert werden, d. h. dass ein zuerst eingehendes Eingangssignal nur dann einen transienten Zustand hervorrufen kann, wenn das spätere (andere) Eingangssignal spätestens nach 10 bis 100 ps nach Eingang des zuerst eingehendes Eingangssignals eingeht.
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Die 6 und 7 zeigen eine Signalverarbeitungsvorrichtung 300 gemäß einer bevorzugten Ausführungsvariante eines Aspekts der vorliegenden Erfindung, wobei die Signalverarbeitungsvorrichtung 300 ausgebildet ist, mit geringem schaltungstechnischen Aufwand eine zeitliche Koinzidenz von mindestens drei Eingangssignalen S1, S2 und S3 zu detektieren.
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Die 4 und 5 erläutern dabei die Erweiterung der Signalverarbeitungsvorrichtung 300 der 2, die eine zeitliche Koinzidenz zweier Eingangssignale S1 und S2 detektieren kann.
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In der 2 ist eine Kombination aus einem ersten RS-Latch 100, einem UND-Gatter 30 und einem zweiten RS-Latch 200 beschrieben, dass das gleichzeitige Fallen zweier Signalflanken erkennt. Durch das gleichzeitige Aktivieren beider Eingänge 1 und 2 des ersten RS-Latches 100 geht dieses in den illegalen Zustand, in dem beide Ausgänge 31, 32 den Null-Pegel annehmen (bei einer NOR-basierten Implementierung). Wenn, und nur dann wenn, beide Eingänge 1, 2 gleichzeitig deaktiviert werden, geht das erste RS-Latch 100 in den Zustand Q = Q=1 über, der vom nachfolgenden UND-Gatter 30 erkannt und im zweiten RS-Latch 200 gespeichert wird. Potentielle Anwendungsgebiete liegen im Bereich von hochauflösenden bildgebenden Verfahren wie MRT und CT.
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Gegenstand des in den 6 und 7 beschriebenen Aspekts der Erfindung ist die Verallgemeinerung des oben erwähnten Koinzidenzdetektors. Eine naheliegende Lösung bestünde in der Vervielfältigung der Schaltung der 2. Wenn man beispielsweise die Gleichzeitigkeit von drei Signalen A, B und C bestimmen wollte, könnte man mit einem ersten Detektor gemäß 2 die Gleichzeitigkeit von A und B, und mit einem zweiten Detektor gemäß 2 die Gleichzeitigkeit von B und C bestimmen. Bei N Signalen bräuchte man entsprechend N-1 Detektoren. Bei N Detektoren ergäbe dies einen Schaltungsaufwand von N UND-Gattern sowie 2 * 2 * N NOR-Gattern. Um den Schaltungsaufwand zu verringern, ist es erfindungsgemäß vorgesehen, das RS-Latch 100 der 2 zu generalisieren. Zum Verständnis der Verallgemeinerung ist es hilfreich, das RS-Latch 100 wie in 4 (links) zu modifizieren (d.h. zu RS-Latch 100' der 4, rechts). Die Verwendung des RS-Latch 100' gemäß 5 führt zu einer Signalverarbeitungsvorrichtung, die funktionell der Signalverarbeitungsvorrichtung 300 der 2 entspricht.
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Anstatt nun die Koinzidenzdetektoren 200 der 2 zu vervielfältigen, wurde erfindungsgemäß gefunden, dass es mit geringerem Schaltungsaufwand auch möglich ist, drei Eingänge 1, 2, 3 für die Eingangssignale S1, S2, S3 und drei NOR-Gatter 110, 120, 130 zu verwenden. Die Ausgänge 113, 123, 133 der der drei NOR-Gatter 110, 120, 130 werden rückgekoppelt (d.h. jeweils den anderen Signaleingängen 112, 115, 121, 125, 132 und 135 angeboten) und gleichzeitig auf ein Master-Logikgatter 30 (UND-Gatter) mit drei Eingängen 31, 32, 34 geschaltet, das die Gleichzeitigkeit erkennt und (ggf. zur Speicherung) an ein zweites, einfaches RS-Latch wie in 7 gezeigt (analog Element 200 in 2, in 6 nicht dargestellt) weiterleitet.
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Wenn alle Eingänge 1, 2, 3 gleichzeitig aktiviert sind, sind per Definition alle Ausgänge 113, 123, 133 logisch 0 (Null). Somit liegen an allen NOR-Gattern 110, 120, 130 (aufgrund der Rückkopplung) jeweils zwei logische Nullen an. Wenn nun alle Eingänge 1, 2, 3 (hochgradig) gleichzeitig auf logisch 0 gesetzt werden, sind kurzzeitig (temporär) alle Eingänge aller NOR-Gatter 110, 120, 130 logisch Null, was an allen Ausgängen zu einer logischen Eins führt. Nach kurzer Zeit wird sich ein anderer stabiler Zustand einstellen.
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Im allgemeinen Fall besteht der generalisierte Flankendetektor aus N NOR-Gattern, die jeweils N Eingänge besitzen. N-1 dieser Eingänge werden mit allen anderen Ausgängen verbunden. Der übriggebliebene Eingang wird mit einer Eingangsleitung (z.B. 1, 2, 3) der Schaltung verbunden. Die Ausgänge aller N NOR-Gatter werden mit einem nachfolgenden UND-Gatter (mit N Eingängen) verbunden, das mit einem nachgeschalteten zweiten RS-Latch 200 (siehe 7) verbunden wird. Bei N Eingängen besteht die Schaltung aus N NOR-Gattern (mit N Eingängen) einem UND-Gatter (mit N Eingängen) und zwei NOR-Gattern mit je zwei Eingängen, was zu einer deutlichen Reduktion des Schaltungsaufwandes gegenüber einer Vervielfältigung der Schaltung der 2 führt.
