WO2018199220A1 - 多連型積層セラミックコンデンサ - Google Patents

多連型積層セラミックコンデンサ Download PDF

Info

Publication number
WO2018199220A1
WO2018199220A1 PCT/JP2018/016947 JP2018016947W WO2018199220A1 WO 2018199220 A1 WO2018199220 A1 WO 2018199220A1 JP 2018016947 W JP2018016947 W JP 2018016947W WO 2018199220 A1 WO2018199220 A1 WO 2018199220A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
external terminal
grounding
ceramic capacitor
signal external
Prior art date
Application number
PCT/JP2018/016947
Other languages
English (en)
French (fr)
Inventor
村上　哲哉
野木　貴文
畠中　英文
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Priority to JP2019514612A priority Critical patent/JPWO2018199220A1/ja
Publication of WO2018199220A1 publication Critical patent/WO2018199220A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/35—Feed-through capacitors or anti-noise capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/38—Multiple capacitors, i.e. structural combinations of fixed capacitors

Definitions

  • the present disclosure relates to a multiple-type multilayer ceramic capacitor in which a plurality of multilayer ceramic capacitors are formed in a single multilayer body.
  • a capacitor (matched pair capacitor) having uniform characteristics is used as a capacitor component in the 2-channel AD converter circuit having uniform characteristics.
  • a multi-layer type multilayer ceramic capacitor in which a plurality of multilayer ceramic capacitors are formed in a single multilayer body is used. Since the multi-layer monolithic ceramic capacitor can reduce variations in characteristics of materials or manufacturing processes, various characteristics of a plurality of monolithic ceramic capacitors inside can be made uniform.
  • Such a multi-layered multilayer ceramic capacitor is disclosed in Patent Document 1, for example.
  • a multiple-type multilayer ceramic capacitor of the present disclosure includes a multilayer body, first and second internal electrodes, first and second multilayer ceramic capacitors, and first to fourth signal external terminals. ing.
  • the laminated body has a rectangular parallelepiped shape having a pair of surfaces, a pair of side surfaces, and a pair of end surfaces on which a plurality of dielectric layers are laminated.
  • the first internal electrodes are arranged side by side in the longitudinal direction of the multilayer body in the same plane in the multilayer body, and have a first electrode and a second electrode drawn out to the first side surface of the pair of side surfaces. is doing.
  • the second internal electrode is arranged side by side in the longitudinal direction of the multilayer body in the same plane in the multilayer body, and is disposed at a position overlapping the first electrode in the lamination direction, and the second of the pair of side surfaces It has the 3rd electrode pulled out to the side.
  • the second internal electrode includes a fourth electrode that is disposed at a position overlapping the second electrode in the stacking direction and is drawn out to the second side surface.
  • the first and second multilayer ceramic capacitors alternately stack a plurality of the first internal electrodes and a plurality of the second internal electrodes with the dielectric layer in between, and in a predetermined direction in a parallel direction in the multilayer body They are juxtaposed at intervals.
  • the first signal external terminal is connected to the first electrode disposed on the first side surface.
  • the second signal external terminal is disposed on the second side surface at a position facing the first signal external terminal, and is connected to the third electrode.
  • the third signal external terminal is connected to the fourth electrode disposed on the second side surface.
  • the fourth signal external terminal is disposed at a position facing the third signal external terminal on the first side surface, and is connected to the second electrode.
  • the first internal electrode includes a first grounding electrode that is disposed between the first electrode and the second electrode and is led out to the pair of side surfaces.
  • the second internal electrodes are respectively drawn out to the pair of side surfaces arranged at positions overlapping the first grounding electrode in the stacking direction between the third electrode and the fourth electrode. And a second grounding electrode.
  • the first grounding electrode is connected to a first grounding external terminal located between the first signal external terminal and the fourth signal external terminal on the first side surface.
  • the second grounding electrode is connected to a second grounding external terminal located between the second signal external terminal and the third signal external terminal on the second side surface. .
  • the multi-layered multilayer ceramic capacitor of the present disclosure includes a multilayer body, first and second internal electrodes, first and second multilayer ceramic capacitors, first to fourth signal external terminals, It has.
  • the laminated body has a rectangular parallelepiped shape having a pair of surfaces, a pair of side surfaces, and a pair of end surfaces on which a plurality of dielectric layers are laminated.
  • the first internal electrodes are arranged on the same plane in the multilayer body and arranged in the longitudinal direction of the multilayer body. The first electrode extended to the first side surface of the pair of side surfaces and the pair of side surfaces It has the 2nd electrode pulled out to the 2nd side.
  • the second internal electrode is arranged in the same plane in the laminate in the longitudinal direction of the laminate, and is arranged at a position overlapping the first electrode in the laminate direction and pulled out to the second side surface.
  • the third electrode is provided.
  • the second internal electrode includes a fourth electrode that is disposed at a position overlapping the second electrode in the stacking direction and is drawn out to the first side surface.
  • the first and second multilayer ceramic capacitors alternately stack a plurality of the first internal electrodes and a plurality of the second internal electrodes with the dielectric layer in between, and in a predetermined direction in a parallel direction in the multilayer body They are juxtaposed at intervals.
  • the first signal external terminal is connected to the first electrode disposed on the first side surface.
  • the second signal external terminal is disposed on the second side surface at a position facing the first signal external terminal, and is connected to the third electrode.
  • the third signal external terminal is connected to the second electrode disposed on the second side surface.
  • the fourth signal external terminal is disposed at a position facing the third signal external terminal on the first side surface, and is connected to the fourth electrode.
  • the first internal electrode includes a first grounding electrode that is disposed between the first electrode and the second electrode and is led out to the pair of side surfaces.
  • the second internal electrode is disposed between the third electrode and the fourth electrode at a position overlapping the first grounding electrode in the stacking direction, and is drawn out to the pair of side surfaces, respectively.
  • a second grounding electrode is included.
  • the first grounding electrode is connected to a first grounding external terminal located between the first signal external terminal and the fourth signal external terminal on the first side surface.
  • the second grounding electrode is connected to the second grounding external terminal located between the second signal external terminal and the third signal external terminal on the second side surface. Yes.
  • FIG. 1 is a schematic perspective view showing a multiple-type multilayer ceramic capacitor according to Embodiment 1.
  • FIG. FIG. 2 is a schematic exploded perspective view of the multiple-type multilayer ceramic capacitor shown in FIG. 1.
  • FIG. 2 is a cross-sectional view of the multi-layer multilayer ceramic capacitor shown in FIG. 1 cut along line AA.
  • FIG. 2 is a cross-sectional view of the multi-layer monolithic ceramic capacitor shown in FIG. 1 cut along line BB.
  • FIG. 2 is a cross-sectional view of the multi-layer monolithic ceramic capacitor shown in FIG. 1 cut along line CC.
  • FIG. 2 is a cross-sectional view of the multi-layer multilayer ceramic capacitor shown in FIG. 1 cut along a line DD.
  • FIG. 2 is a cross-sectional view showing a first internal electrode cut along line EE of the multi-layer multilayer ceramic capacitor shown in FIG.
  • FIG. 3 is a cross-sectional view showing a second internal electrode cut along the line EE of the multi-layer multilayer ceramic capacitor shown in FIG.
  • 6 is a graph showing the result of crosstalk obtained by simulation of the multi-layer monolithic ceramic capacitor according to the first embodiment.
  • FIG. 6 is a schematic exploded perspective view of a multiple-type multilayer ceramic capacitor according to a second embodiment.
  • FIG. 4 is a cross-sectional view of a multiple-type multilayer ceramic capacitor according to a second embodiment, cut along a line corresponding to line BB in FIG. FIG.
  • FIG. 6 is a cross-sectional view of a multi-layered multilayer ceramic capacitor according to a second embodiment, cut along a line corresponding to line CC in FIG.
  • FIG. 4 is a cross-sectional view of a multi-layer multilayer ceramic capacitor according to a second embodiment, cut along a line corresponding to the line DD in FIG.
  • FIG. 6 is a cross-sectional view showing a first internal electrode cut along a line corresponding to the line EE of FIG. 1 of the multi-layer multilayer ceramic capacitor according to the second embodiment.
  • FIG. 7 is a cross-sectional view showing a second internal electrode cut along a line corresponding to the line EE of FIG. 1 of the multi-layer multilayer ceramic capacitor according to the second embodiment.
  • FIG. 6 is a cross-sectional view showing a first internal electrode cut along a line corresponding to the line EE of FIG. 1 in another example of the multi-layer multilayer ceramic capacitor according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing a second internal electrode cut along a line corresponding to the line EE of FIG. 1 of another example of the multi-layer multilayer ceramic capacitor according to the first embodiment.
  • FIG. 13 is a cross-sectional view of the multi-layer monolithic ceramic capacitor shown in FIG. 12 cut along a line corresponding to line AA in FIG.
  • a multi-layer type multilayer ceramic capacitor a plurality of multilayer ceramic capacitors are arranged in a single multilayer body. For example, when two first and second multilayer ceramic capacitors are provided, electric field coupling due to stray capacitance occurs between adjacent multilayer ceramic capacitors. In addition, magnetic field coupling is also generated between adjacent multilayer ceramic capacitors due to a magnetic field generated by a signal flowing in one multilayer ceramic capacitor. For this reason, crosstalk (crosstalk) occurs in which a signal flowing through the first multilayer ceramic capacitor leaks to the second multilayer ceramic capacitor.
  • the multi-layered multilayer ceramic capacitor of the present disclosure has a grounding electrode disposed between a plurality of multilayer ceramic capacitors in the multilayer body. Thereby, the multi-layered multilayer ceramic capacitor of the present disclosure can reduce crosstalk.
  • the multiple laminated ceramic capacitor of the present disclosure will be described in detail.
  • the multi-layer monolithic ceramic capacitor 10 defines an orthogonal coordinate system XYZ, and uses the term “upper surface” or “lower surface” with the positive side in the Z direction as the upper side.
  • the overlapping description is abbreviate
  • the multi-layered multilayer ceramic capacitor 10 includes a multilayer body 1, a first internal electrode 2, a second internal electrode 3, and first to fourth signal external terminals 4a. To 4d, and a first grounding external terminal 5a and a second grounding external terminal 5b.
  • the first internal electrode 2 includes a first electrode 2a, a second electrode 2b, and a first grounding electrode 2c.
  • the second internal electrode 3 includes a third electrode 3a, a fourth electrode 3b, and a second grounding electrode 3c.
  • the laminate 1 is obtained by laminating a plurality of dielectric layers 1a to form a rectangular parallelepiped, and laminating and firing a plurality of ceramic green sheets to be the dielectric layers 1a.
  • the laminated body 1 is formed in a rectangular parallelepiped shape, and has a pair of surfaces, a pair of side surfaces, and a pair of end surfaces.
  • the pair of surfaces are an upper surface 1b and a lower surface 1c that face each other.
  • the pair of side surfaces are a first side surface 1d and a second side surface 1e that are orthogonal to the upper surface 1b and the lower surface 1c and face each other.
  • the pair of end surfaces are a first end surface 1f and a second end surface 1g that are orthogonal to the first side surface 1d and the second side surface 1e and face each other.
  • the laminated body 1 has a rectangular plane as shown in FIGS. 5A and 5B, which is a cross section (XY plane) orthogonal to the laminating direction (Z direction) of the dielectric layer 1 a.
  • the multi-layered multilayer ceramic capacitor 10 has a length in the longitudinal direction (X direction) of, for example, 0.6 (mm) to 2.2 (mm), and a length in the short direction (Y direction)
  • the length is 0.3 (mm) to 1.5 (mm)
  • the length in the height direction (Z direction) is, for example, 0.3 (mm) to 1.2 (mm).
  • the dielectric layer 1a has a rectangular shape in plan view from the stacking direction (Z direction), and the thickness per layer is, for example, 0.5 ( ⁇ m) to 3 ( ⁇ m).
  • the laminated body 1 has, for example, a plurality of dielectric layers 1a of 10 (layers) to 1000 (layers).
  • the first internal electrode 2 and the second internal electrode 3 are stacked in the Z direction via the dielectric layer 1a. Further, the number of stacked first internal electrodes 2 and second internal electrodes 3 in the multilayer body 1 is appropriately set according to the characteristics of the multi-layered multilayer ceramic capacitor 10.
  • 1st internal electrode 2 is arrange
  • the first electrode 2a and the second electrode 2b are rectangular.
  • the first electrode 2 a and the second electrode 2 b are paired and arranged side by side along a pair of side surfaces in the same plane in a direction orthogonal to the stacking direction in the stacked body 1. That is, the first electrode 2 a and the second electrode 2 b are arranged side by side in the longitudinal direction of the multilayer body 1.
  • the first electrode 2a has a lead portion 2aa to the first side surface 1d.
  • the second electrode 2b has a lead portion 2ba to the first side surface 1d.
  • a first grounding electrode 2c is disposed between the first electrode 2a and the second electrode 2b.
  • “in the same plane” is synonymous with the same layer and means between the same dielectric layers 1a.
  • the first electrode 2a has a rectangular main electrode portion in plan view from the stacking direction, and the lead portion 2aa is a side portion on the first side face 1d side of the main electrode portion. To the first side surface 1d. The lead-out portion 2aa is drawn out to the first side surface 1d so that the end portion is exposed to the first side surface 1d.
  • the second electrode 2b has a rectangular main electrode portion in plan view from the stacking direction, and the lead portion 2ba is located on the first side surface 1d side of the main electrode portion. It extends from the side to the first side surface 1d.
  • the lead-out portion 2ba is drawn out to the first side surface 1d so that the end portion is exposed to the first side surface 1d.
  • the extraction positions of the extraction portion 2aa and the extraction portion 2ba are not particularly limited.
  • the extraction position is not limited to the central portion of the side portion on the first side surface 1d side of the main electrode portion, and may be an end portion.
  • the second internal electrode 3 is formed in the laminated body 1 and has a third electrode 3a and a fourth electrode 3b as shown in FIGS. 2 and 5B.
  • the third electrode 3a and the fourth electrode 3b are rectangular.
  • the third electrode 3a and the fourth electrode 3b are paired and arranged side by side along the pair of side surfaces in the same plane in the direction orthogonal to the stacking direction in the stacked body 1. That is, the third electrode 3 a and the fourth electrode 3 b are arranged side by side in the longitudinal direction of the multilayer body 1.
  • the third electrode 3a is disposed at a position overlapping the first electrode 2a in the stacking direction, and has a lead portion 3aa to the second side surface 1e.
  • the fourth electrode 3b is disposed at a position overlapping the second electrode 2b in the stacking direction, and has a lead portion 3ba to the second side surface 1e.
  • a second grounding electrode 3c is disposed between the third electrode 3a and the fourth electrode 3b.
  • “in the same plane” is synonymous with the same layer and means between the same dielectric layers 1a.
  • the third electrode 3a is disposed to face the first electrode 2a in the stacking direction
  • the fourth electrode 3b is disposed to face the second electrode 2b in the stacking direction.
  • the second grounding electrode 3c is arranged to face the first grounding electrode 2c in the stacking direction.
  • the third electrode 3a has a rectangular main electrode portion in plan view from the stacking direction, and the lead portion 3aa is a side portion on the second side face 1e side of the main electrode portion. To the second side surface 1e. The lead portion 3aa is drawn to the second side surface 1e so that the end portion is exposed to the second side surface 1e.
  • the fourth electrode 3b has a rectangular main electrode portion in plan view from the stacking direction, and the lead-out portion 3ba is on the second side surface 1e side of the main electrode portion. It extends from the side portion to the second side surface 1e.
  • the lead portion 3ba is drawn to the second side surface 1e so that the end portion is exposed to the second side surface 1e.
  • the extraction positions of the extraction portion 3aa and the extraction portion 3ba are not particularly limited.
  • the extraction position is not limited to the central portion of the side portion on the second side surface 1e side of the main electrode portion, and may be an end portion.
  • the multi-layer monolithic ceramic capacitor 10 includes a plurality of first internal electrodes 2 and a plurality of second internal electrodes 3 that are alternately stacked with a dielectric layer 1 a interposed therebetween. Inside, a first multilayer ceramic capacitor 6a and a second multilayer ceramic capacitor 6b are arranged in parallel at a predetermined interval in the parallel direction.
  • the first internal electrode 2 includes a first grounding electrode 2c in addition to the first electrode 2a and the second electrode 2b.
  • the first grounding electrode 2c has a quadrangular shape, and is disposed between the first electrode 2a and the second electrode 2b as shown in FIG. 5A.
  • the first grounding electrode 2c has a rectangular main electrode portion in plan view from the stacking direction, and includes a lead portion 2ca and a lead portion 2cb.
  • the lead-out part 2ca extends from the side part on the first side face 1d side of the main electrode part to the first side face 1d, and is drawn out to the first side face 1d so that the end part is exposed to the first side face 1d. ing.
  • the lead portion 2cb extends from the side portion on the second side surface 1e side of the main electrode portion to the second side surface 1e, and the end portion is exposed to the second side surface 1e so as to be exposed to the second side surface 1e. Has been pulled out.
  • the first ground electrode 2c does not necessarily require the lead portion 2ca and the lead portion 2cb.
  • the first grounding electrode 2c may be drawn out to the first side surface 1d and the second side surface 1e while maintaining the square shape of the main electrode portion.
  • the first electrode 2a and the first grounding electrode 2c are arranged on the same plane with, for example, between 20 ( ⁇ m) and 100 ( ⁇ m). Further, the second electrode 2b and the first grounding electrode 2c are arranged on the same plane with, for example, between 20 ( ⁇ m) and 100 ( ⁇ m). In addition, the length of the first grounding electrode 2c in the longitudinal direction (X direction) of the multilayer body 1 is, for example, 600 ( ⁇ m) to 1000 ( ⁇ m).
  • the second internal electrode 3 includes a second grounding electrode 3c in addition to the third electrode 3a and the fourth electrode 3b.
  • the second grounding electrode 3c has a quadrangular shape and is disposed between the third electrode 3a and the fourth electrode 3b as shown in FIG. 5B.
  • the second grounding electrode 3c has a rectangular main electrode portion in plan view from the stacking direction, and includes a lead portion 3ca and a lead portion 3cb.
  • the lead-out part 3ca extends from the side part on the first side face 1d side of the main electrode part to the first side face 1d, and is drawn out to the first side face 1d so that the end part is exposed to the first side face 1d. ing.
  • the lead portion 3cb extends from the side portion of the main electrode portion on the second side surface 1e side to the second side surface 1e, and the end portion is exposed to the second side surface 1e so as to be exposed to the second side surface 1e. Has been pulled out.
  • the second grounding electrode 3c does not necessarily require the lead portion 3ca and the lead portion 3cb.
  • the second grounding electrode 3c may be drawn out to the first side face 1d and the second side face 1e while maintaining the square shape of the main electrode portion.
  • the third electrode 3a and the second grounding electrode 3c are arranged on the same plane with a distance of, for example, 20 ( ⁇ m) to 100 ( ⁇ m). Further, the fourth electrode 3b and the second grounding electrode 3c are arranged on the same plane with, for example, between 20 ( ⁇ m) and 100 ( ⁇ m).
  • the length of the second grounding electrode 3c in the longitudinal direction (X direction) of the multilayer body 1 is, for example, 600 ( ⁇ m) to 1000 ( ⁇ m).
  • the first monolithic ceramic capacitor 6 a includes a plurality of first electrodes 2 a and a plurality of third electrodes in the laminating direction in the multilayer body 1. Electrode 3a.
  • the second monolithic ceramic capacitor 6b is formed of a plurality of second electrodes 2b and a plurality of fourth electrodes 3b.
  • the conductive material of the first internal electrode 2 and the second internal electrode 3 is, for example, a metal material such as nickel (Ni), copper (Cu), silver (Ag), palladium (Pd), or gold (Au). . Further, the conductive material of the first internal electrode 2 and the second internal electrode 3 is an alloy material such as an Ag—Pd alloy including at least one of these metal materials. The first internal electrode 2 and the second internal electrode 3 may use the same metal material or alloy material. The first internal electrode 2 and the second internal electrode 3 have a thickness of 0.5 ( ⁇ m) to 2 ( ⁇ m), for example.
  • the first to fourth signal external terminals 4a to 4d are disposed on the first side surface 1d and the second side surface 1e of the pair of side surfaces facing each other, as shown in FIG.
  • the first signal external terminal 4a and the fourth signal external terminal 4d are respectively disposed on the first side surface 1d.
  • the second signal external terminal 4b and the third signal external terminal 4c are respectively disposed on the second side face 1e.
  • the first signal external terminal 4a and the second signal external terminal 4b are arranged to face each other.
  • the third signal external terminal 4c and the fourth signal external terminal 4d are arranged to face each other.
  • the first to fourth signal external terminals 4a to 4d are provided so that their end portions extend to the upper surface 1b and the lower surface 1c of the multilayer body 1, respectively.
  • the first signal external terminal 4a is electrically connected to the lead portion 2aa of the first electrode 2a.
  • the second signal external terminal 4b is electrically connected to the lead portion 3aa of the third electrode 3a.
  • the third signal external terminal 4c is electrically connected to the lead portion 3ba of the fourth electrode 3b.
  • the fourth signal external terminal 4d is electrically connected to the lead portion 2ba of the second electrode 2b.
  • the first signal external terminal 4a is provided so as to cover the exposed portion of the lead portion 2aa to the first side surface 1d.
  • the second signal external terminal 4b is provided so as to cover the exposed portion of the lead-out portion 3aa to the second side face 1e.
  • the third signal external terminal 4c is provided so as to cover the exposed portion of the lead-out portion 3ba to the second side surface 1e.
  • the fourth signal external terminal 4d is provided so as to cover the exposed portion of the lead portion 2ba to the first side surface 1d.
  • the first to fourth signal external terminals 4a to 4d are, for example, signal line electrodes or current line electrodes on a circuit board (not shown) on which the multi-layered multilayer ceramic capacitor 10 is mounted. Will be connected to.
  • the pair of grounding external terminals includes a first grounding external terminal 5a and a second grounding external terminal 5b facing each other. As shown in FIG. 1, the first ground external terminal 5 a and the second ground external terminal 5 b are provided so that their end portions extend to the upper surface 1 b and the lower surface 1 c of the laminate 1. .
  • the first grounding external terminal 5a is located between the first signal external terminal 4a and the fourth signal external terminal 4d, and is disposed on the first side face 1d.
  • the second grounding external terminal 5b is located between the second signal external terminal 4b and the third signal external terminal 4c, and is disposed on the second side face 1e.
  • the first ground external terminal 5a is connected to the lead portion 2ca of the first ground electrode 2c and the lead portion 3ca of the second ground external terminal 5c.
  • the second ground external terminal 5b is connected to the lead portion 2cb of the first ground electrode 2c and the lead portion 3cb of the second ground electrode 3c.
  • the first grounding external terminal 5a and the second grounding external terminal 5b are connected to ground electrodes on a circuit board (not shown) on which the multi-layered multilayer ceramic capacitor 10 is mounted, for example. Will be.
  • the first to fourth signal external terminals 4a to 4d include a base electrode and a plating layer.
  • the first grounding external terminal 5a and the second grounding external terminal 5b include a base electrode and a plating layer.
  • the plating layer is provided on the surface of the base electrode so as to cover the base electrode.
  • the plating layer is provided to protect the base electrode.
  • the conductive material of the base electrode is, for example, a metal material such as nickel (Ni), copper (Cu), silver (Ag), palladium (Pd), or gold (Au).
  • the conductive material of the base electrode is an alloy material such as an Ag—Pd alloy including one or more of these metal materials. Further, the same metal material or alloy material may be used for the base electrode.
  • the base electrode has a thickness on the upper surface 1b and the lower surface 1c of, for example, 4 ( ⁇ m) to 10 ( ⁇ m), and a thickness of the first side surface 1d and the second side surface 1e, for example, 10 ( ⁇ m) to 25. ( ⁇ m).
  • the base electrode is provided so as to extend from the first side surface 1d to the upper surface 1b and the lower surface 1c, and is provided so as to extend from the second side surface 1e to the upper surface 1b and the lower surface 1c.
  • the plating layer is provided on the surface of the base electrode so as to cover the base electrode formed on the surface of the multilayer body 1.
  • the plating layer is, for example, a nickel (Ni) plating layer, a copper (Cu) plating layer, a gold (Au) plating layer, a tin (Sn) plating layer, or the like.
  • the plating layer is formed using, for example, an electrolytic plating method.
  • the multi-layered multilayer ceramic capacitor 10 has, for example, a plurality of plating layers and has a first plating layer and a second plating layer.
  • the plating layer is a laminate of the first plating layer and the second plating layer formed on the surface of the first plating layer.
  • the first plating layer is a nickel (Ni) plating layer
  • the second plating layer is a tin (Sn) plating layer
  • the second plating layer is the first plating layer. It is provided so as to cover the plating layer.
  • the first plating layer has a thickness of, for example, 5 ( ⁇ m) to 10 ( ⁇ m).
  • the second plating layer has a thickness of 3 ( ⁇ m) to 5 ( ⁇ m), for example.
  • the plating layer may be provided as a single layer on the surface of the base electrode.
  • the first grounding electrode 2 c is disposed between the first electrode 2 a and the second electrode 2 b in the same plane of the first internal electrode 2.
  • a second ground electrode 3c is disposed between the third electrode 3a and the fourth electrode 3b.
  • the lead part 2ca and the lead part 2cb are connected to the first grounding external terminal 5a and the second grounding external terminal 5b, respectively.
  • the lead-out part 3ca and the lead-out part 3cb are connected to the first grounding external terminal 5a and the second grounding external terminal 5b, respectively.
  • the first grounding electrode 2c and the second grounding electrode 3c are connected to the first grounding external terminal 5a and the second grounding external terminal 5b, respectively. And has a path for passing a current to the ground electrode.
  • the multi-layer multilayer ceramic capacitor has the first electrode 2a and the second electrode 2b. Stray capacitance is easily formed between the two.
  • the third electrode 3a and the fourth electrode 3b are provided unless the second grounding electrode 3c is disposed between the third electrode 3a and the fourth electrode 3b. A stray capacitance is easily formed between the two.
  • the multi-layered multilayer ceramic capacitor floats between the first electrode 2a and the fourth electrode 3b when the first grounding electrode 2c or the second grounding electrode 3c is not disposed, for example.
  • a capacitance is formed, and a stray capacitance is easily formed between the second electrode 2b and the third electrode 3a.
  • the stray capacitance becomes a signal leakage path and crosstalk tends to increase.
  • the first grounding electrode 2c is disposed between the first electrode 2a and the second electrode 2b, and the third electrode 4a and the fourth electrode 3b are disposed.
  • the second grounding electrode 3c is disposed between the two. Further, in the multi-layer multilayer ceramic capacitor 10, the first grounding electrode 2c and the second grounding electrode 3c are connected to the first grounding external terminal 5a and the second grounding external terminal 5b, respectively. .
  • the first grounding electrode 2c is connected to the first grounding external terminal 5a and the second grounding external terminal 5b. Further, in the multi-layer multilayer ceramic capacitor 10, the first grounding external terminal 5a and the second grounding external terminal 5b are grounded. As a result, the multi-layer monolithic ceramic capacitor 10 has a part of the stray capacitance formed between the first electrode 2a and the second electrode 2b in the first electrode 2a and the first grounding electrode.
  • the floating capacitance between the second electrode 2b and the first grounding electrode 2c is divided into the floating capacitance between the second electrode 2b and the first grounding electrode 2c, and the respective floating capacitances are dropped to the grounding end through the first grounding electrode 2c. be able to.
  • the second grounding electrode 3c is connected to the first grounding external terminal 5a and the second grounding external terminal 5b. Further, in the multi-layer multilayer ceramic capacitor 10, the first grounding external terminal 5a and the second grounding external terminal 5b are grounded. As a result, the multi-layer monolithic ceramic capacitor 10 has a part of the stray capacitance formed between the third electrode 3a and the fourth electrode 3b in the third electrode 3a and the second grounding electrode. It is divided into a stray capacitance between the third electrode 3c and a stray capacitance between the fourth electrode 3b and the second grounding electrode 3c, and each stray capacitance is dropped to the ground end through the second grounding electrode 3c. be able to.
  • the multi-layered multilayer ceramic capacitor 10 can reduce the crosstalk between the adjacent first multilayer ceramic capacitor 6a and the second multilayer ceramic capacitor 6b.
  • the first grounding electrode 2c and the second grounding electrode 3c are connected to the first grounding external terminal 5a and the second grounding external terminal 5b.
  • the first grounding external terminal 5a and the second grounding external terminal 5b are grounded.
  • a part of the stray capacitance formed between the first electrode 2 a and the second electrode 2 b is changed between the first electrode 2 a and the second grounding electrode.
  • the stray capacitance between the second electrode 2b and the second grounding electrode 3c is divided into a stray capacitance between the second electrode 2b and the second grounding electrode 3c, and each stray capacitance is dropped to the ground end through the second grounding electrode 3c.
  • a part of the stray capacitance formed between the third electrode 3a and the fourth electrode 3b is formed by the third electrode 3a and the first grounding electrode 2c. And the stray capacitance between the fourth electrode 3b and the first grounding electrode 2c, and dropping each stray capacitance to the ground end through the first grounding electrode 2c. Can do.
  • the multi-layered multilayer ceramic capacitor 10 can reduce the crosstalk between the adjacent first multilayer ceramic capacitor 6a and the second multilayer ceramic capacitor 6b.
  • the multi-layer monolithic ceramic capacitor 10 can reduce crosstalk generated via the stray capacitance between the adjacent first monolithic ceramic capacitor 6a and the second monolithic ceramic capacitor 6b. .
  • FIG. 6A and 6B show internal electrode patterns used in this simulation.
  • FIG. 6A shows the pattern of the internal electrodes of the multiple multilayer ceramic capacitor 10 according to the first embodiment.
  • the first internal electrode 2 and the second internal electrode 3 are respectively provided with a first ground electrode 2c and a second ground electrode 3c.
  • FIG. 6B shows a pattern of internal electrodes of a multi-layer monolithic ceramic capacitor in which the internal electrode is not provided with a grounding electrode.
  • FIG. 6A is an example of a multi-layer monolithic ceramic capacitor 10 according to an embodiment of the present disclosure
  • FIG. 6B is an example of a multi-layer monolithic ceramic capacitor that is compared with the multi-layer monolithic ceramic capacitor according to an example of the present disclosure.
  • the multi-layer monolithic ceramic capacitors used in the example of the present disclosure and the example of comparison have the same material, dimensions, etc., and are the same for other parts than the internal electrode pattern. Only the pattern is changed.
  • FIG. 7A and FIG. 8A show the results of crosstalk simulation in the case where the first grounding electrode 2c and the second grounding electrode 3c are provided.
  • FIG. 7B and FIG. 8B show the results of a crosstalk simulation when the first grounding electrode 2c and the second grounding electrode 3c are not provided. In this simulation, the smaller the number on the vertical axis in the figure, the smaller the crosstalk.
  • the circuit configuration is such that P1 is the first signal external terminal 4a of the first multilayer ceramic capacitor 6a, P2 is the second signal external terminal 4b, and P3 is the second multilayer ceramic capacitor 6b.
  • the fourth signal external terminal 4d and P4 correspond to the third signal external terminal 4c, respectively.
  • A corresponds to the first grounding electrode 2c and the second grounding electrode 3c.
  • FIGS. 7A and 7B indicate crosstalk between the first electrode 2a connected to the first signal external terminal 4a and the second electrode 2b connected to the fourth signal external terminal 4d.
  • the crosstalk path between the third electrode 3a connected to the second signal external terminal 4b and the fourth electrode 3b connected to the third signal external terminal 4c is shown.
  • the crosstalk is reduced in the entire frequency range of the simulation by providing the first grounding electrode 2c and the second grounding electrode 3c as compared with the case where the grounding electrode is not provided. ing.
  • the stray capacitance between the first electrode 2a and the second electrode 2b and the stray capacitance between the third electrode 3a and the fourth electrode 3b are reduced.
  • Crosstalk can be reduced.
  • FIGS. 8A and 8B indicate crosstalk between the first electrode 2a connected to the first signal external terminal 4a and the fourth electrode 3b connected to the third signal external terminal 4c.
  • the crosstalk path between the second electrode 2b connected to the fourth signal external terminal 4d and the third electrode 3a connected to the second signal external terminal 4b is shown.
  • the crosstalk is reduced over the entire frequency range of the simulation by providing the first grounding electrode 2c and the second grounding electrode 3c as compared with the case where the grounding electrode is not provided. ing.
  • the stray capacitance between the first electrode 2a and the fourth electrode 3b and the stray capacitance between the second electrode 2b and the third electrode 3a are reduced.
  • Crosstalk can be reduced.
  • the first ceramic green sheet forms the first internal electrode 2.
  • the second ceramic green sheet forms the second internal electrode 3.
  • the plurality of first ceramic green sheets are formed by using the conductive paste for the first internal electrode 2 on the ceramic green sheet.
  • a plurality of first internal electrodes 2 are formed in one ceramic green sheet.
  • the plurality of second ceramic green sheets are formed by forming a conductive paste layer of the second internal electrode 3 on the ceramic green sheet using the conductive paste for the second internal electrode 3.
  • a plurality of second internal electrodes 3 are formed in one ceramic green sheet in order to obtain a large number of multilayer capacitor bodies.
  • the conductive paste layers of the first internal electrode 2 and the second internal electrode 3 described above are formed on the ceramic green sheet, for example, using a screen printing method or the like in a predetermined pattern shape for each conductive paste.
  • the material of the ceramic green sheet is mainly composed of dielectric ceramics such as barium titanate (BaTiO 3 ), calcium titanate (CaTiO 3 ), strontium titanate (SrTiO 3 ) or calcium zirconate (CaZrO 3 ).
  • dielectric ceramics such as barium titanate (BaTiO 3 ), calcium titanate (CaTiO 3 ), strontium titanate (SrTiO 3 ) or calcium zirconate (CaZrO 3 ).
  • a Mn compound, Fe compound, Cr compound, Co compound, or Ni compound may be added as the accessory component.
  • the first and second ceramic green sheets are prepared by adding a suitable organic solvent or the like to the dielectric ceramic raw material powder and the organic binder, and mixing them to produce a slurry ceramic slurry. It is obtained by forming a ceramic slurry using
  • the conductive paste for the first internal electrode 2 and the second internal electrode 3 is composed of an additive (dielectric material), a binder, a solvent, and a dispersant in the above-described powder of the conductive material (metal material) of each internal electrode. Etc. are added and kneaded.
  • the laminated body 1 of ceramic materials is formed by alternately laminating first ceramic green sheets and second ceramic green sheets, and laminating ceramic green sheets not forming internal electrodes on the outermost layer in the laminating direction. To make.
  • a laminated body in which a plurality of first and second ceramic green sheets are laminated becomes a large-sized raw laminated body including a large number of raw laminated bodies by pressing and integrating them.
  • a green laminate that becomes the multilayer body 1 of the multilayer capacitor body shown in FIG. 1 can be obtained.
  • the large green laminate can be cut using, for example, a dicing blade.
  • the laminate 1 can be obtained by firing the green laminate at, for example, 800 (° C.) to 1300 (° C.). By firing, the plurality of first and second ceramic green sheets become the dielectric layer 1a.
  • the conductor paste layer of the first internal electrode 2 becomes the first internal electrode 2.
  • the conductive paste layer of the second internal electrode 3 becomes the second internal electrode 3.
  • the laminated body 1 is rounded a corner
  • the laminated body 1 is less likely to lack corners or sides by rounding the corners or sides.
  • conductive paste to be the base electrode is provided on the first side face 1d and the second side face 1e, respectively. Specifically, the conductive paste to be the base electrode is transferred to the first side surface 1d and the second side surface 1e by using a roller transfer method. The conductive paste is provided on the first side surface 1d (second side surface 1e) and is provided so as to extend to the upper surface 1b and the lower surface 1c. The transferred conductive paste becomes a base electrode by sintering. Note that the conductive paste for the base electrode is prepared by adding a binder, a solvent, a dispersant, and the like to the metal powder of the base electrode described above and kneading.
  • a plating layer is provided on the surface of the base electrode so as to cover the base electrode.
  • the plating layer is formed on the surface of the base electrode using, for example, an electrolytic plating method or the like.
  • a nickel (Ni) plating layer is formed on the surface of the base electrode, and a tin (Sn) plating layer is formed on the nickel (Ni) plating layer.
  • the multi-layer monolithic ceramic capacitor 10 is obtained by the manufacturing method described above.
  • the present disclosure is not limited to the multi-layered multilayer ceramic capacitor of the first embodiment described above, and various modifications and improvements can be made without departing from the gist of the present disclosure.
  • other embodiments will be described. Note that, among the multi-layer monolithic ceramic capacitors according to other embodiments, the same parts as those of the multi-layer monolithic ceramic capacitor according to Embodiment 1 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the multiple-type multilayer ceramic capacitor 10A is different from the multiple-type multilayer ceramic capacitor 10 in the direction in which the first internal electrode 20 and the second internal electrode 30 are drawn.
  • the first internal electrode 20 is disposed in the laminate 1, and has a first electrode 2A and a second electrode 2B as shown in FIGS. 9 and 11A.
  • the first electrode 2A and the second electrode 2B have a quadrangular shape.
  • the first electrode 2 ⁇ / b> A and the second electrode 2 ⁇ / b> B form a pair and are arranged side by side along the pair of side surfaces in the same plane in the direction orthogonal to the stacking direction in the stacked body 1. That is, the first electrode 2 ⁇ / b> A and the second electrode 2 ⁇ / b> B are arranged side by side in the longitudinal direction of the multilayer body 1.
  • the first electrode 2A has a lead portion 2Aa to the first side surface 1d.
  • the second electrode 2B has a lead portion 2Ba to the second side surface 1e.
  • a first grounding electrode 2C is disposed between the first electrode 2A and the second electrode 2B.
  • “in the same plane” is synonymous with the same layer and means between the same dielectric layers 1a.
  • the first electrode 2A has a rectangular main electrode portion in plan view from the stacking direction, and the lead portion 2Aa is a side portion on the first side surface 1d side of the main electrode portion. To the first side surface 1d. The lead portion 2Aa is drawn to the first side surface 1d so that the end portion is exposed to the first side surface 1d.
  • the second electrode 2B has a rectangular main electrode portion in plan view from the stacking direction, and the lead portion 2Ba is on the second side surface 1e side of the main electrode portion. It extends from the side portion to the second side surface 1e.
  • the lead portion 2Ba is drawn to the second side surface 1e so that the end portion is exposed to the second side surface 1e.
  • the second internal electrode 30 is formed in the stacked body 1 and has a third electrode 3A and a fourth electrode 3B as shown in FIGS. 9 and 11B.
  • the third electrode 3A and the fourth electrode 3B have a quadrangular shape.
  • the third electrode 3 ⁇ / b> A and the fourth electrode 3 ⁇ / b> B are paired and arranged side by side along the pair of side surfaces in the same plane in the direction orthogonal to the stacking direction in the stacked body 1. That is, the third electrode 4 ⁇ / b> A and the fourth electrode 3 ⁇ / b> B are arranged side by side in the longitudinal direction of the multilayer body 1.
  • the third electrode 3A is disposed at a position overlapping the first electrode 2A in the stacking direction, and has a lead portion 3Aa to the second side surface 1e.
  • the fourth electrode 3B is disposed at a position overlapping the second electrode 2B in the stacking direction and has a lead portion 3Ba to the first side surface 1d.
  • the second ground electrode 3C is disposed between the third electrode 3A and the fourth electrode 3B.
  • “in the same plane” is synonymous with the same layer and means between the same dielectric layers 1a.
  • the third electrode 3A is disposed to face the first electrode 2A in the stacking direction
  • the fourth electrode 3B is disposed to face the second electrode 2B in the stacking direction
  • the second As shown in FIG. 10B, the grounding electrode 3C is arranged to face the first grounding electrode 2C in the stacking direction.
  • the third electrode 3A has a rectangular main electrode portion in plan view from the stacking direction, and the lead portion 3Aa is a side portion on the second side face 1e side of the main electrode portion. To the second side surface 1e. The lead portion 3Aa is drawn to the second side surface 1e so that the end portion is exposed to the second side surface 1e.
  • the fourth electrode 3B has a rectangular main electrode portion in plan view from the stacking direction, and the lead portion 3Ba is on the first side surface 1d side of the main electrode portion. It extends from the side to the first side surface 1d.
  • the lead portion 3Ba is drawn to the first side surface 1d so that the end portion is exposed to the first side surface 1d.
  • the multi-layer monolithic ceramic capacitor 10 ⁇ / b> A includes a plurality of first internal electrodes 20 and a plurality of second internal electrodes 30 that are alternately stacked with a dielectric layer 1 a interposed therebetween.
  • a first multilayer ceramic capacitor 6A and a second multilayer ceramic capacitor 6B are arranged in parallel at a predetermined interval in the parallel direction.
  • the first internal electrode 20 includes a first grounding electrode 2C in addition to the first electrode 2A and the second electrode 2B.
  • the first grounding electrode 2C has a quadrangular shape, and is disposed between the first electrode 2A and the second electrode 2B as shown in FIG. 11A.
  • the first grounding electrode 2C has a rectangular main electrode portion in plan view from the stacking direction, and includes a lead portion 2Ca and a lead portion 2Cb.
  • the lead-out part 2Ca extends from the side part on the first side face 1d side of the main electrode part to the first side face 1d, and is drawn out to the first side face 1d so that the end part is exposed to the first side face 1d. ing.
  • the lead portion 2Cb extends from the side portion on the second side face 1e side of the main electrode portion to the second side face 1e, and the end portion is exposed to the second side face 1e so as to be exposed to the second side face 1e. Has been pulled out.
  • the first grounding electrode 2C does not necessarily require the lead portion 2ca and the lead portion 2cb. The first grounding electrode 2C may be drawn out to the first side surface 1d and the second side surface 1e while maintaining the square shape of the main electrode portion.
  • the first electrode 2A and the first grounding electrode 2C are arranged on the same plane with, for example, between 20 ( ⁇ m) and 100 ( ⁇ m). Further, the second electrode 2B and the first grounding electrode 2C are arranged on the same plane with a distance of, for example, 20 ( ⁇ m) to 100 ( ⁇ m).
  • the length of the first grounding electrode 2C in the longitudinal direction (X direction) of the multilayer body 1 is, for example, 600 ( ⁇ m) to 1000 ( ⁇ m).
  • the third electrode 3A is arranged to face the first electrode 2A in the laminating direction, and the fourth electrode 3B is opposed to the second electrode 2B in the laminating direction. Furthermore, the second grounding electrode 3C is disposed to face the first grounding electrode 2C.
  • the second internal electrode 30 includes a second grounding electrode 3C in addition to the third electrode 3A and the fourth electrode 3B.
  • the second grounding electrode 3C has a quadrangular shape and is disposed between the third electrode 4A and the fourth electrode 3B as shown in FIG. 11B.
  • the second grounding electrode 3C has a rectangular main electrode portion in plan view from the stacking direction, and includes a lead portion 3Ca and a lead portion 3Cb.
  • the lead-out part 3Ca extends from the side part on the first side face 1d side of the main electrode part to the first side face 1d, and is pulled out to the first side face 1d so that the end part is exposed to the first side face 1d. ing.
  • the lead portion 3Cb extends from the side portion of the main electrode portion on the second side surface 1e side to the second side surface 1e, and the end portion is exposed to the second side surface 1e so as to be exposed to the second side surface 1e. Has been pulled out. Further, the second grounding electrode 3C does not necessarily require the lead portion 3Ca and the lead portion 3Cb. The second grounding electrode 3C may be drawn out to the first side surface 1d and the second side surface 1e while maintaining the square shape of the main electrode portion.
  • the third electrode 3A and the second grounding electrode 3C are arranged on the same plane with, for example, between 20 ( ⁇ m) and 100 ( ⁇ m).
  • the fourth electrode 3B and the second grounding electrode 3C are arranged on the same plane, for example, with a distance of 20 ( ⁇ m) to 100 ( ⁇ m).
  • the length of the second grounding electrode 3C in the longitudinal direction (X direction) of the multilayer body 1 is, for example, 600 ( ⁇ m) to 1000 ( ⁇ m).
  • the multi-layer monolithic ceramic capacitor 10A includes a plurality of first electrodes 2A and a plurality of third electrodes in the laminating direction in the multilayer body 1 as shown in FIG. 10A. Electrode 3A.
  • the second multilayer ceramic capacitor 6B is formed of a plurality of second electrodes 2B and a plurality of fourth electrodes 3B.
  • the stray capacitance becomes a signal leakage path and crosstalk tends to increase.
  • the first grounding electrode 2C is disposed between the first electrode 2A and the second electrode 2B, and the third electrode 3A and the fourth electrode 3B are disposed.
  • a second grounding electrode 3C is disposed between the two.
  • the first grounding electrode 2C and the second grounding electrode 3C are connected to the first grounding external terminal 5a and the second grounding external terminal 5b, respectively.
  • the first grounding external terminal 5a and the second grounding external terminal 5b are grounded. Therefore, the multi-layer monolithic ceramic capacitor 10 ⁇ / b> A can reduce crosstalk in the same manner as the multi-layer monolithic ceramic capacitor 10.
  • a part of the stray capacitance formed between the first electrode 2A and the second electrode 2B is The stray capacitance between the first electrode 2A and the first grounding electrode 2C and the stray capacitance between the second electrode 2B and the first grounding electrode 2C are divided into the first and second stray capacitances. It can be dropped to the ground end through one grounding electrode 2C.
  • a part of the stray capacitance formed between the third electrode 3A and the fourth electrode 3B is composed of the third electrode 3A and the second ground electrode 3C. And the stray capacitance between the fourth electrode 3B and the second grounding electrode 3C, and dropping each stray capacitance to the ground end through the second grounding electrode 3C. Can do.
  • the multi-layer monolithic ceramic capacitor 10A can reduce the crosstalk generated via the stray capacitance between the adjacent first monolithic ceramic capacitor 6A and the second monolithic ceramic capacitor 6B. .
  • the first ground electrode 2c is disposed between the first electrode 2a and the second electrode 2b, and the second ground electrode 3c is the third electrode 3a.
  • the present invention is not limited to these configurations.
  • the number of electrodes that each of the first internal electrode 2 and the second internal electrode 3 has in the same plane may be three or more.
  • the multiple multilayer ceramic capacitor 10 includes a plurality of first internal electrodes 2 and second internal electrodes 3 in the longitudinal direction (X direction) in the same plane. A plurality of (three or more) electrodes may be arranged, the lead-out portion may be drawn out to the side surface, and a grounding electrode may be arranged between these electrodes.
  • the multi-layered multilayer ceramic capacitor 10B includes a first multilayer ceramic capacitor 6a, a second multilayer ceramic capacitor 6b, and a third multilayer ceramic capacitor 6c arranged in parallel.
  • the lead portions of the first internal electrode 2 and the second internal electrode 3 are alternately staggered on the first side surface 1d and the second side surface 1e, respectively, in the same manner as the multi-layer monolithic ceramic capacitor 10A. It may be arranged.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

多連型積層セラミックコンデンサであって、第１の電極と、第２の電極と、第１の電極と第２の電極の間に配置された第１の接地用電極を含む第１の内部電極と、第３の電極と、第４の電極と、第３の電極と第４の電極の間に配置された第２の接地用電極を含む第２の内部電極と、誘電体層間に複数の第１の内部電極と複数の第２の内部電極とを交互に積層し、並列方向に並設された２個の積層セラミックコンデンサと、を備え、第１の接地用電極および第２の接地用電極が積層体１の一対の側面に配置された、第１の接地用外部端子および第２の接地用外部端子にそれぞれ接続されている。

Description

多連型積層セラミックコンデンサ
　本開示は、積層セラミックコンデンサを単一の積層体内に複数個形成した多連型積層セラミックコンデンサに関する。
　近年、情報処理機器または通信機器等は、多くのセンサが搭載されており、特に、ウエアラブル機器においては生体信号センサが搭載されている。生体信号は、微弱でノイズ成分を多く含んでおり、特性の揃った２ｃｈのＡＤコンバータ回路を用いてセンシング（計測）される。この特性の揃った２ｃｈのＡＤコンバータ回路は、コンデンサ部品として特性の揃ったコンデンサ（マッチドペアコンデンサ）が用いられている。例えば、小型情報機器で、積層セラミックコンデンサを単一の積層体内に複数個形成した多連型積層セラミックコンデンサが用いられている。多連型積層セラミックコンデンサは、材料または製造プロセスの特性バラつきを低減することができるので、内部の複数個の積層セラミックコンデンサの各種特性を揃えることができる。このような多連型積層セラミックコンデンサは、例えば、特許文献１に開示されている。
特開２０００－２７７３８０号公報
　本開示の多連型積層セラミックコンデンサは、積層体と、第１および第２の内部電極と、第１および第２の積層セラミックコンデンサと、第１～第４の信号用外部端子と、を備えている。積層体は、複数の誘電体層が積層された、一対の面、一対の側面および一対の端面を有する直方体状である。第１の内部電極は、前記積層体内の同一面内に前記積層体の長手方向に並べて配置され、前記一対の側面の第１の側面に引き出された第１の電極および第２の電極を有している。第２の内部電極は、前記積層体内の同一面内に前記積層体の長手方向に並べて配置され、前記第１の電極に積層方向で重なる位置に配置されるとともに前記一対の側面の第２の側面に引き出された第３の電極を有している。また、第２の内部電極は、前記第２の電極に積層方向で重なる位置に配置されるとともに前記第２の側面に引き出された第４の電極を有している。第１および第２の積層セラミックコンデンサは、前記誘電体層を挟んで複数の前記第１の内部電極と複数の前記第２の内部電極とを交互に積層し、前記積層体内に並列方向に所定間隔をおいて並設されている。第１の信号用外部端子は、前記第１の側面に配置された、前記第１の電極に接続されている。第２の信号用外部端子は、前記第２の側面の前記第１の信号用外部端子に対向する位置に配置され、前記第３の電極に接続されている。第３の信号用外部端子は、前記第２の側面に配置された、前記第４の電極に接続されている。第４の信号用外部端子は、前記第１の側面の前記第３の信号用外部端子に対向する位置に配置され、前記第２の電極に接続されている。前記第１の内部電極は、前記第１の電極と前記第２の電極との間に配置された、前記一対の側面にそれぞれ引き出された第１の接地用電極を含んでいる。前記第２の内部電極は、前記第３の電極と前記第４の電極との間に、前記第１の接地用電極に積層方向で重なる位置に配置された、前記一対の側面にそれぞれ引き出された第２の接地用電極を含んでいる。前記第１の接地用電極は、前記第１の側面の前記第１の信号用外部端子と前記第４の信号用外部端子との間に位置する第１の接地用外部端子に接続されている。前記第２の接地用電極は、前記第２の側面の前記第２の信号用外部端子と前記第３の信号用外部端子との間に位置する第２の接地用外部端子に接続されている。
　また、本開示の多連型積層セラミックコンデンサは、積層体と、第１および第２の内部電極と、第１および第２の積層セラミックコンデンサと、第１～第４の信号用外部端子と、を備えている。前記積層体は、複数の誘電体層が積層された、一対の面、一対の側面および一対の端面を有する直方体状である。第１の内部電極は、前記積層体内の同一面内に前記積層体の長手方向に並べて配置された、前記一対の側面の第１の側面に引き出された第１の電極および前記一対の側面の第２の側面に引き出された第２の電極を有している。第２の内部電極は、前記積層体内の同一面内に前記積層体の長手方向に並べて配置された、前記第１の電極に積層方向で重なる位置に配置されるとともに前記第２の側面に引き出された第３の電極を有している。また、第２の内部電極は、前記第２の電極に積層方向で重なる位置に配置されるとともに前記第１の側面に引き出された第４の電極を有している。第１および第２の積層セラミックコンデンサは、前記誘電体層を挟んで複数の前記第１の内部電極と複数の前記第２の内部電極とを交互に積層し、前記積層体内に並列方向に所定間隔をおいて並設されている。第１の信号用外部端子は、前記第１の側面に配置された、前記第１の電極に接続されている。第２の信号用外部端子は、前記第２の側面の前記第１の信号用外部端子に対向する位置に配置され、前記第３の電極に接続されている。第３の信号用外部端子は、前記第２の側面に配置された、前記第２の電極に接続されている。第４の信号用外部端子は、前記第１の側面の前記第３の信号用外部端子に対向する位置に配置され、前記第４の電極に接続されている。前記第１の内部電極は、前記第１の電極と前記第２の電極との間に配置された、前記一対の側面にそれぞれ引き出された第１の接地用電極を含んでいる。前記第２の内部電極は、前記第３の電極と前記第４の電極との間に、前記第１の接地用電極に積層方向で重なる位置に配置され、前記一対の側面にそれぞれ引き出された第２の接地用電極を含んでいる。前記第１の接地用電極は、前記第１の側面の前記第１の信号用外部端子と前記第４の信号用外部端子との間に位置する第１の接地用外部端子に接続されている。前記第２の接地用電極は、前記第２の側面の前記第２の信号用外部端子と前記第３の信号用外部端子との間に位置する前記第２の接地用外部端子に接続されている。
実施の形態１に係る多連型積層セラミックコンデンサを示す概略の斜視図である。 図１に示す多連型積層セラミックコンデンサの概略の分解斜視図である。 図１に示す多連型積層セラミックコンデンサのＡ－Ａ線で切断した断面図である。 図１に示す多連型積層セラミックコンデンサのＢ－Ｂ線で切断した断面図である。 図１に示す多連型積層セラミックコンデンサのＣ－Ｃ線で切断した断面図である。 図１に示す多連型積層セラミックコンデンサのＤ－Ｄ線で切断した断面図である。 図１に示す多連型積層セラミックコンデンサのＥ－Ｅ線で切断した第１の内部電極を示す断面図である。 図１に示す多連型積層セラミックコンデンサのＥ－Ｅ線で切断した第２の内部電極を示す断面図である。 シミュレーションに用いた実施の形態１に係る多連型積層セラミックコンデンサの内部電極のパターンを説明するための説明図である。 シミュレーションに用いた接地用電極を備えていない多連型積層セラミックコンデンサの内部電極のパターンを説明するための説明図である。 実施の形態１に係る多連型積層セラミックコンデンサのシミュレーションにより得られたクロストークの結果を示すグラフである。 接地用電極を備えていない多連型積層セラミックコンデンサのシミュレーションにより得られたクロストークの結果を示すグラフである。 実施の形態１に係る多連型積層セラミックコンデンサのシミュレーションにより得られたクロストークの結果を示すグラフである。 接地用電極を備えていない多連型積層セラミックコンデンサのシミュレーションにより得られたクロストークの結果を示すグラフである。 実施の形態２に係る多連型積層セラミックコンデンサの概略の分解斜視図である。 実施の形態２に係る多連型積層セラミックコンデンサの図１のＢ－Ｂ線の相当する線で切断した断面図である。 実施の形態２に係る多連型積層セラミックコンデンサの図１のＣ－Ｃ線の相当する線で切断した断面図である。 実施の形態２に係る多連型積層セラミックコンデンサの図１のＤ－Ｄ線に相当する線で切断した断面図である。 実施の形態２に係る多連型積層セラミックコンデンサの図１のＥ－Ｅ線に相当する線で切断した第１の内部電極を示す断面図である。 実施の形態２に係る多連型積層セラミックコンデンサの図１のＥ－Ｅ線に相当する線で切断した第２の内部電極を示す断面図である。 実施の形態１に係る多連型積層セラミックコンデンサの他の例の図１のＥ－Ｅ線に相当する線で切断した第１の内部電極を示す断面図である。 実施の形態１に係る多連型積層セラミックコンデンサの他の例の図１のＥ－Ｅ線に相当する線で切断した第２の内部電極を示す断面図である。 図１２に示す多連型積層セラミックコンデンサの図１のＡ－Ａ線に相当する線で切断した断面図である。
　多連型積層セラミックコンデンサは、単一の積層体内に複数個の積層セラミックコンデンサが配置されている。例えば、第１および第２の積層セラミックコンデンサを２個備えている場合には、隣り合う積層セラミックコンデンサ間に浮遊容量による電界結合が発生する。また、片方の積層セラミックコンデンサに流れる信号で発生する磁界によって隣り合う積層セラミックコンデンサ間に磁界結合も発生する。このため、第１の積層セラミックコンデンサを流れる信号が第２の積層セラミックコンデンサに漏れるクロストーク（漏話）が発生する。
　本開示の多連型積層セラミックコンデンサは、積層体内の複数個の積層セラミックコンデンサの間に接地用電極を配置している。これにより、本開示の多連型積層セラミックコンデンサは、クロストークを低減することができる。以下、本開示の多連型積層セラミックコンデンサについて、詳細に説明する。
　＜実施の形態１＞
　以下、本開示の実施の形態１に係る多連型積層セラミックコンデンサ１０について、図面を参照しながら説明する。
　多連型積層セラミックコンデンサ１０は、便宜的に、直交座標系ＸＹＺを定義するとともに、Ｚ方向の正側を上方として、上面もしくは下面の用語を用いる。なお、各図面において、同じ部材および同じ部分に関しては、共通の符号を用いて、重複する説明は省略する。
　多連型積層セラミックコンデンサ１０は、図および図２に示すように、積層体１と、第１の内部電極２と、第２の内部電極３と、第１～第４の信号用外部端子４ａ～４ｄと、第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂとを備えている。第１の内部電極２は、第１の電極２ａ、第２の電極２ｂおよび第１の接地用電極２ｃを含んでいる。また、第２の内部電極３は、第３の電極３ａ、第４の電極３ｂおよび第２の接地用電極３ｃを含んでいる。
　積層体１は、複数の誘電体層１ａが積層されて直方体状に形成され、誘電体層１ａとなるセラミックグリーンシートを複数枚積層して焼成することで得られる。このように、積層体１は、直方体状に形成されており、一対の面と、一対の側面と、一対の端面とを有している。一対の面は、互いに対向する上面１ｂおよび下面１ｃである。一対の側面は、上面１ｂおよび下面１ｃに直交し、互いに対向する第１の側面１ｄおよび第２の側面１ｅである。一対の端面は、第１の側面１ｄおよび第２の側面１ｅに直交し、互いに対向する第１の端面１ｆおよび第２の端面１ｇである。また、積層体１は、誘電体層１ａの積層方向（Ｚ方向）に対して、直交する断面（ＸＹ面）となる平面が、図５Ａおよび図５Ｂに示すように長方形状となっている。
　多連型積層セラミックコンデンサ１０は、長手方向（Ｘ方向）の長さが、例えば、０．６（ｍｍ）～２．２（ｍｍ）であり、短手方向（Ｙ方向）の長さが、例えば、０．３（ｍｍ）～１．５（ｍｍ）であり、高さ方向（Ｚ方向）の長さが、例えば、０．３（ｍｍ）～１．２（ｍｍ）である。
　誘電体層１ａは、積層方向（Ｚ方向）からの平面視において長方形状であり、１層当たりの厚みが、例えば、０．５（μｍ）～３（μｍ）である。積層体１は、例えば、１０（層）～１０００（層）の複数の誘電体層１ａを有している。また、積層体１は、第１の内部電極２と第２の内部電極３とがＺ方向に誘電体層１ａを介して積層されている。また、積層体１内の第１の内部電極２および第２の内部電極３の積層数は、多連型積層セラミックコンデンサ１０の特性等に応じて適宜に設定される。
　第１の内部電極２は、積層体１内に配置され、図２および図５Ａに示すように、第１の電極２ａおよび第２の電極２ｂを有している。第１の電極２ａおよび第２の電極２ｂは四角形状である。第１の電極２ａおよび第２の電極２ｂが一対となり、積層体１内の積層方向に対して直交する方向の同一面内に一対の側面に沿って並べて配置されている。すなわち、第１の電極２ａおよび第２の電極２ｂは、積層体１の長手方向に並べて配置されている。
　第１の電極２ａは、第１の側面１ｄへの引出部２ａａを有している。また、第２の電極２ｂは、第１の側面１ｄへの引出部２ｂａを有している。第１の内部電極２は、第１の電極２ａと第２の電極２ｂとの間に第１の接地用電極２ｃが配置されている。なお、ここで、図３に示すように、同一面内とは、同一の層間と同義であり、同一の誘電体層１ａ間にあることをいう。
　第１の電極２ａは、図５Ａに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部２ａａが主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在して設けられている。引出部２ａａは、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。
　また、第２の電極２ｂは、図５Ａに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部２ｂａが主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在して設けられている。引出部２ｂａは、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。引出部２ａａおよび引出部２ｂａの引出し位置は、特に限定されず、例えば、主電極部の第１の側面１ｄ側の辺部の中央部に限らず、端部であってもよい。
　第２の内部電極３は、積層体１内に形成され、図２および図５Ｂに示すように、第３の電極３ａおよび第４の電極３ｂを有している。第３の電極３ａおよび第４の電極３ｂは四角形状である。第３の電極３ａおよび第４の電極３ｂが一対となり、積層体１内の積層方向に対して直交する方向の同一面内に一対の側面に沿って並べて配置されている。すなわち、第３の電極３ａおよび第４の電極３ｂは、積層体１の長手方向に並べて配置されている。第３の電極３ａは、第１の電極２ａに積層方向で重なる位置に配置されるとともに第２の側面１ｅへの引出部３ａａを有している。また、第４の電極３ｂは、第２の電極２ｂに積層方向で重なる位置に配置されるとともに第２の側面１ｅへの引出部３ｂａを有している。第２の内部電極３は、第３の電極３ａと第４の電極３ｂとの間に第２の接地用電極３ｃが配置されている。なお、ここでも同一面内とは、同一の層間と同義であり、同一の誘電体層１ａ間にあることをいう。
　このように、第３の電極３ａは、積層方向に第１の電極２ａに対向して配置され、第４の電極３ｂは、積層方向に第２の電極２ｂに対向して配置されている。また、第２の接地用電極３ｃは、図４Ｂに示すように、積層方向に第１の接地用電極２ｃに対向して配置されている。
　第３の電極３ａは、図５Ｂに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部３ａａが主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在して設けられている。引出部３ａａは、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。
　また、第４の電極３ｂは、図５Ｂに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部３ｂａが主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在して設けられている。引出部３ｂａは、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。引出部３ａａおよび引出部３ｂａの引出し位置は、特に限定されず、例えば、主電極部の第２の側面１ｅ側の辺部の中央部に限らず、端部であってもよい。
　多連型積層セラミックコンデンサ１０は、図３に示すように、誘電体層１ａを挟んで複数の第１の内部電極２と複数の第２の内部電極３とが交互に積層され、積層体１内に並列方向に所定間隔をおいて第１の積層セラミックコンデンサ６ａおよび第２の積層セラミックコンデンサ６ｂが並設されている。
　第１の内部電極２は、第１の電極２ａおよび第２の電極２ｂに加えて、第１の接地用電極２ｃを含んでいる。第１の接地用電極２ｃは、四角形状であり、図５Ａに示すように、第１の電極２ａと第２の電極２ｂとの間に配置されている。第１の接地用電極２ｃは、積層方向から平面視して四角形状の主電極部を有し、引出部２ｃａおよび引出部２ｃｂを備えている。引出部２ｃａは、主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在し、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。また、引出部２ｃｂは、主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在し、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。また、第１の接地用電極２ｃは、必ずしも引出部２ｃａおよび引出部２ｃｂが必要ではない。第１の接地用電極２ｃは、主電極部の四角形状を維持したままで第１の側面１ｄおよび第２の側面１ｅに引き出されてもよい。
　第１の電極２ａと第１の接地用電極２ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第２の電極２ｂと第１の接地用電極２ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第１の接地用電極２ｃは、積層体１の長手方向（Ｘ方向）の長さが、例えば、６００（μｍ）～１０００（μｍ）である。
　第２の内部電極３は、第３の電極３ａおよび第４の電極３ｂに加えて、第２の接地用電極３ｃを含んでいる。第２の接地用電極３ｃは、四角形状であり、図５Ｂに示すように、第３の電極３ａと第４の電極３ｂとの間に配置されている。第２の接地用電極３ｃは、積層方向から平面視して四角形状の主電極部を有し、引出部３ｃａおよび引出部３ｃｂを備えている。引出部３ｃａは、主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在し、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。また、引出部３ｃｂは、主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在し、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。また、第２の接地用電極３ｃは、必ずしも引出部３ｃａおよび引出部３ｃｂが必要ではない。第２の接地用電極３ｃは、主電極部の四角形状を維持したままで第１の側面１ｄおよび第２の側面１ｅに引き出されてもよい。
　第３の電極３ａと第２の接地用電極３ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第４の電極３ｂと第２の接地用電極３ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第２の接地用電極３ｃは、積層体１の長手方向（Ｘ方向）の長さが、例えば、６００（μｍ）～１０００（μｍ）である。
　上述のように、多連型積層セラミックコンデンサ１０は、図４Ａに示すように、積層体１内の積層方向において、第１の積層セラミックコンデンサ６ａが複数の第１の電極２ａおよび複数の第３の電極３ａで形成される。また、多連型積層セラミックコンデンサ１０は、図４Ｃに示すように、第２の積層セラミックコンデンサ６ｂが複数の第２の電極２ｂおよび複数の第４の電極３ｂで形成される。
　第１の内部電極２および第２の内部電極３の導電材料は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）または金（Ａｕ）等の金属材料である。また、第１の内部電極２および第２の内部電極３の導電材料は、これらの金属材料の１種以上を含む、例えば、Ａｇ－Ｐｄ合金等の合金材料である。第１の内部電極２および第２の内部電極３は、同一の金属材料または合金材料を用いてもよい。また、第１の内部電極２および第２の内部電極３は、厚みが、例えば、０．５（μｍ）～２（μｍ）である。
　第１～第４の信号用外部端子４ａ～４ｄは、図１に示すように、積層体１の対向する一対の側面の第１の側面１ｄおよび第２の側面１ｅにそれぞれ配置されている。第１の信号用外部端子４ａおよび第４の信号用外部端子４ｄは、第１の側面１ｄにそれぞれ配置されている。また、第２の信号用外部端子４ｂおよび第３の信号用外部端子４ｃは、第２の側面１ｅにそれぞれ配置されている。第１の信号用外部端子４ａおよび第２の信号用外部端子４ｂは、互いに対向して配置されている。第３の信号用外部端子４ｃおよび第４の信号用外部端子４ｄは、互いに対向して配置されている。第１～第４の信号用外部端子４ａ～４ｄは、図１に示すように、それぞれの端部が積層体１の上面１ｂおよび下面１ｃに延在するように設けられている。
　図５Ａおよび図５Ｂに示すように、第１の信号用外部端子４ａは、第１の電極２ａの引出部２ａａに電気的に接続されている。第２の信号用外部端子４ｂは、第３の電極３ａの引出部３ａａに電気的に接続されている。また、第３の信号用外部端子４ｃは、第４の電極３ｂの引出部３ｂａに電気的に接続されている。第４の信号用外部端子４ｄは、第２の電極２ｂの引出部２ｂａに電気的に接続されている。
　第１の信号用外部端子４ａは、引出部２ａａの第１の側面１ｄへの露出部を覆うように設けられている。第２の信号用外部端子４ｂは、引出部３ａａの第２の側面１ｅへの露出部を覆うように設けられている。また、第３の信号用外部端子４ｃは、引出部３ｂａの第２の側面１ｅへの露出部を覆うように設けられている。第４の信号用外部端子４ｄは、引出部２ｂａの第１の側面１ｄへの露出部を覆うように設けられている。また、第１～第４の信号用外部端子４ａ～４ｄは、多連型積層セラミックコンデンサ１０が搭載される回路基板（図示せず）上の、例えば、信号ライン用電極または電流ライン用電極等に接続されることになる。
　一対の接地用外部端子は、互いに対向する第１の接地用外部端子５ａと第２の接地用外部端子５ｂとを含んでいる。第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂは、図１に示すように、それぞれの端部が積層体１の上面１ｂおよび下面１ｃに延在するように設けられている。
　第１の接地用外部端子５ａは、第１の信号用外部端子４ａと第４の信号用外部端子４ｄとの間に位置し、第１の側面１ｄに配置されている。第２の接地用外部端子５ｂは、第２の信号用外部端子４ｂと第３の信号用外部端子４ｃとの間に位置し、第２の側面１ｅに配置されている。第１の接地用外部端子５ａは、第１の接地用電極２ｃの引出部２ｃａおよび第２の接地用外部端子５ｃの引出部３ｃａに接続されている。第２の接地用外部端子５ｂは、第１の接地用電極２ｃの引出部２ｃｂおよび第２の接地用電極３ｃの引出部３ｃｂに接続されている。
　また、第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂは、例えば、多連型積層セラミックコンデンサ１０が搭載される回路基板（図示せず）上のグランド用電極にそれぞれ接続されることになる。
　第１～第４の信号用外部端子４ａ～４ｄは、下地電極とめっき層とを含んでいる。また、第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂは、下地電極とめっき層とを含んでいる。めっき層は、下地電極を覆うように下地電極の表面上に設けられている。また、めっき層は、下地電極を保護するために設けられる。
　下地電極の導電材料は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）または金（Ａｕ）等の金属材料である。または、下地電極の導電材料は、これらの金属材料の一種以上を含む、例えば、Ａｇ－Ｐｄ合金等の合金材料である。また、下地電極は、同一の金属材料または合金材料を用いてもよい。
　下地電極は、上面１ｂおよび下面１ｃにおける厚みが、例えば、４（μｍ）～１０（μｍ）であり、第１の側面１ｄおよび第２の側面１ｅにおける厚みが、例えば、１０（μｍ）～２５（μｍ）である。
　また、下地電極は、第１の側面１ｄから上面１ｂおよび下面１ｃに延在するように設けられ、また、第２の側面１ｅから上面１ｂおよび下面１ｃに延在するように設けられている。めっき層は、積層体１の表面に形成された下地電極を覆うように下地電極の表面上に設けられている。めっき層は、例えば、ニッケル（Ｎｉ）めっき層、銅（Ｃｕ）めっき層、金（Ａｕ）めっき層またはスズ（Ｓｎ）めっき層等である。また、めっき層は、例えば、電解めっき法を用いて形成される。
　多連型積層セラミックコンデンサ１０は、例えば、めっき層が複数層であり、第１のめっき層と第２のめっき層を有している。このように、めっき層は、第１のめっき層および第１のめっき層の表面に形成された第２のめっき層の積層体である。
　多連型積層セラミックコンデンサ１０は、例えば、第１のめっき層がニッケル（Ｎｉ）めっき層であり、第２のめっき層が錫（Ｓｎ）めっき層であり、第２のめっき層が第１のめっき層を覆うように設けられている。第１のめっき層は、厚みが、例えば、５（μｍ）～１０（μｍ）である。第２のめっき層は、厚みが、例えば、３（μｍ）～５（μｍ）である。めっき層は、下地電極の表面上に単一層で設けられていてもよい。
　多連型積層セラミックコンデンサ１０は、第１の内部電極２の同一面内において、第１の電極２ａと第２の電極２ｂとの間に第１の接地用電極２ｃが配置されている。また、第２の内部電極３の同一面内において、第３の電極３ａと第４の電極３ｂとの間に第２の接地用電極３ｃが配置されている。
　第１の接地用電極２ｃは、引出部２ｃａおよび引出部２ｃｂが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂにそれぞれ接続されている。第２の接地用電極３ｃは、引出部３ｃａおよび引出部３ｃｂが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂにそれぞれ接続されている。このように、多連型積層セラミックコンデンサ１０は、第１の接地用電極２ｃおよび第２の接地用電極３ｃが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂにそれぞれ接続されており、グランド用電極に電流を流す経路を有している。
　多連型積層セラミックコンデンサは、例えば、第１の電極２ａと第２の電極２ｂとの間に第１の接地用電極２ｃが配置されていないと、第１の電極２ａと第２の電極２ｂとの間で浮遊容量が形成されやすい。また、多連型積層セラミックコンデンサは、第３の電極３ａと第４の電極３ｂとの間に第２の接地用電極３ｃが配置されていないと、第３の電極３ａと第４の電極３ｂとの間に浮遊容量が形成されやすい。
　また、多連型積層セラミックコンデンサは、例えば、第１の接地用電極２ｃまたは第２の接地用電極３ｃが配置されていないと、第１の電極２ａと第４の電極３ｂとの間で浮遊容量が形成され、また、第２の電極２ｂと第３の電極３ａとの間に浮遊容量が形成されやすい。
　このように、多連型積層セラミックコンデンサは、隣り合う積層体１内の積層セラミックコンデンサ間で浮遊容量が形成されると、浮遊容量が信号の漏れる経路となりクロストークが大きくなりやすい。
　しかしながら、多連型積層セラミックコンデンサ１０は、第１の電極２ａと第２の電極２ｂとの間に第１の接地用電極２ｃが配置され、また、第３の電極３ａと第４の電極３ｂとの間に第２の接地用電極３ｃが配置されている。さらに、多連型積層セラミックコンデンサ１０は、第１の接地用電極２ｃおよび第２の接地用電極３ｃが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂにそれぞれ接続されている。
　多連型積層セラミックコンデンサ１０は、第１の接地用電極２ｃが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂに接続されている。更に、多連型積層セラミックコンデンサ１０は、第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂが接地される。これにより、多連型積層セラミックコンデンサ１０は、第１の電極２ａと第２の電極２ｂとの間に形成されていた浮遊容量の一部が、第１の電極２ａと第１の接地用電極２ｃとの間の浮遊容量と、第２の電極２ｂと第１の接地用電極２ｃとの間の浮遊容量に分割されて、それぞれの浮遊容量を第１の接地用電極２ｃを通して接地端に落とすことができる。
　また、多連型積層セラミックコンデンサ１０は、第２の接地用電極３ｃが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂに接続されている。更に、多連型積層セラミックコンデンサ１０は、第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂが接地される。これにより、多連型積層セラミックコンデンサ１０は、第３の電極３ａと第４の電極３ｂとの間に形成されていた浮遊容量の一部が、第３の電極３ａと第２の接地用電極３ｃとの間の浮遊容量と、第４の電極３ｂと第２の接地用電極３ｃとの間の浮遊容量に分割されて、それぞれの浮遊容量を第２の接地用電極３ｃを通して接地端に落とすことができる。
　したがって、多連型積層セラミックコンデンサ１０は、隣り合う第１の積層セラミックコンデンサ６ａと第２の積層セラミックコンデンサ６ｂとの間のクロストークを小さくすることができる。
　また、多連型積層セラミックコンデンサ１０は、第１の接地用電極２ｃおよび第２の接地用電極３ｃが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂに接続され、更に、第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂが接地される。これにより、多連型積層セラミックコンデンサ１０は、第１の電極２ａと第２の電極２ｂとの間に形成されていた浮遊容量の一部が、第１の電極２ａと第２の接地用電極３ｃとの間の浮遊容量と、第２の電極２ｂと第２の接地用電極３ｃとの間の浮遊容量に分割されて、それぞれの浮遊容量を第２の接地用電極３ｃを通して接地端に落とすことができる。また、多連型積層セラミックコンデンサ１０は、第３の電極３ａと第４の電極３ｂとの間に形成されていた浮遊容量の一部が、第３の電極３ａと第１の接地用電極２ｃとの間の浮遊容量と、第４の電極３ｂと第１の接地用電極２ｃとの間の浮遊容量に分割されて、それぞれの浮遊容量を第１の接地用電極２ｃを通して接地端に落とすことができる。
　したがって、多連型積層セラミックコンデンサ１０は、隣り合う第１の積層セラミックコンデンサ６ａと第２の積層セラミックコンデンサ６ｂとの間のクロストークを小さくすることができる。
　このように、多連型積層セラミックコンデンサ１０は、隣り合う第１の積層セラミックコンデンサ６ａと第２の積層セラミックコンデンサ６ｂとの間において、浮遊容量を介して発生するクロストークを小さくすることができる。
　ここで、シミュレーションにより得られたクロストークの結果について説明する。
　図６Ａおよび図６Ｂは、本シミュレーションに用いた内部電極のパターンを示している。図６Ａは、実施の形態１に係る多連型積層セラミックコンデンサ１０の内部電極のパターンを示している。第１の内部電極２および第２の内部電極３はそれぞれ第１の接地用電極２ｃおよび第２の接地用電極３ｃを備えている。図６Ｂは、内部電極に接地用電極を備えていない多連型積層セラミックコンデンサの内部電極のパターンを示している。図６Ａは、本開示の一例の多連型積層セラミックコンデンサ１０であり、図６Ｂは、本開示の一例の多連型積層セラミックコンデンサに対して比較の多連型積層セラミックコンデンサの一例である。なお、本シミュレーションにおいて、本開示の一例および比較の一例に用いた多連型積層セラミックコンデンサは、材質および寸法等が同じであり、内部電極パターン以外の他の部分については同じであり、内部電極パターンのみを変更している。
　図７Ａおよび図８Ａは、第１の接地用電極２ｃおよび第２の接地用電極３ｃを備えた場合のクロストークのシミュレーションの結果である。また、図７Ｂおよび図８Ｂは、第１の接地用電極２ｃおよび第２の接地用電極３ｃを備えていない場合のクロストークのシミュレーションの結果である。なお、本シミュレーションにおいて、図中の縦軸の数字は小さくなるほどクロストークが小さくなっていることを示す。
　シミュレーションにおいて、回路構成は、Ｐ１が第１の積層セラミックコンデンサ６ａの第１の信号用外部端子４ａに、Ｐ２が第２の信号用外部端子４ｂに、また、Ｐ３が第２の積層セラミックコンデンサ６ｂの第４の信号用外部端子４ｄに、Ｐ４が第３の信号用外部端子４ｃにそれぞれ対応している。また、Ａは、第１の接地用電極２ｃおよび第２の接地用電極３ｃに対応している。
　図７Ａおよび図７Ｂにおける矢印は、第１の信号用外部端子４ａに接続された第１の電極２ａと第４の信号用外部端子４ｄに接続された第２の電極２ｂとの間のクロストーク経路、第２の信号用外部端子４ｂに接続された第３の電極３ａと第３の信号用外部端子４ｃに接続された第４の電極３ｂとの間のクロストーク経路をそれぞれ示している。図７Ａおよび図７Ｂにおいて、クロストークは、第１の接地用電極２ｃおよび第２の接地用電極３ｃを備えることによって、接地用電極を備えていない場合と比べて、シミュレーションの周波数全域において小さくなっている。
　したがって、多連型積層セラミックコンデンサ１０は、第１の電極２ａと第２の電極２ｂとの間の浮遊容量および第３の電極３ａと第４の電極３ｂとの間の浮遊容量が小さくなり、クロストークを小さくすることができる。
　図８Ａおよび図８Ｂにおける矢印は、第１の信号用外部端子４ａに接続された第１の電極２ａと第３の信号用外部端子４ｃに接続された第４の電極３ｂとの間のクロストーク経路、第４の信号用外部端子４ｄに接続された第２の電極２ｂと第２の信号用外部端子４ｂに接続された第３の電極３ａとの間のクロストーク経路をそれぞれ示している。図８Ａおよび図８Ｂにおいて、クロストークは、第１の接地用電極２ｃおよび第２の接地用電極３ｃを備えることによって、接地用電極を備えていない場合と比べて、シミュレーションの周波数全域において小さくなっている。
　したがって、多連型積層セラミックコンデンサ１０は、第１の電極２ａと第４の電極３ｂとの間の浮遊容量および第２の電極２ｂと第３の電極３ａとの間の浮遊容量が小さくなり、クロストークを小さくすることができる。
　ここで、図１に示す多連型積層セラミックコンデンサ１０の製造方法の一例について説明する。
　複数の第１および第２のセラミックグリーンシートを準備する。第１のセラミックグリーンシートは、第１の内部電極２を形成するものである。また、第２のセラミックグリーンシートは第２の内部電極３を形成するものである。
　複数の第１のセラミックグリーンシートは、セラミックグリーンシート上に、第１の内部電極２の導体ペースト層を第１の内部電極２用の導体ペーストを用いて形成する。なお、第１のセラミックグリーンシートは、多数個の積層型コンデンサ本体を得るために、１枚のセラミックグリーンシート内に第１の内部電極２が複数個形成される。
　また、複数の第２のセラミックグリーンシートは、セラミックグリーンシート上に、第２の内部電極３の導体ペースト層を第２の内部電極３用の導体ペーストを用いて形成する。なお、第２のセラミックグリーンシートには、多数個の積層型コンデンサ本体を得るために、１枚のセラミックグリーンシート内に第２の内部電極３が複数個形成される。
　上述の第１の内部電極２および第２の内部電極３の導体ペースト層は、セラミックグリーンシート上に、例えば、それぞれの導体ペーストを所定のパターン形状でスクリーン印刷法等を用いて形成される。
　セラミックグリーンシートの材料は、例えば、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸カルシウム（ＣａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）またはジルコン酸カルシム（ＣａＺｒＯ3）等の誘電体セラミックスを主成分とするものである。副成分として、例えば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物等が添加されたものであってもよい。
　また、第１および第２のセラミックグリーンシートは、誘電体セラミックスの原料粉末および有機バインダに適当な有機溶剤等を添加して混合することによって泥漿状のセラミックスラリーを作製して、ドクターブレード法等を用いてセラミックスラリーを成形することによって得られる。
　第１の内部電極２用および第２の内部電極３用の導体ペーストは、上述したそれぞれの内部電極の導体材料（金属材料）の粉末に添加剤（誘電体材料）、バインダ、溶剤、分散剤等を加えて混練することで作製される。
　セラミック材料の積層体１は、第１のセラミックグリーンシートと第２のセラミックグリーンシートとを交互に積層して、内部電極を形成していないセラミックグリーンシートを積層方向の最外層にそれぞれ積層することによって作製する。
　このように、複数の第１および第２のセラミックグリーンシートが積層された積層体は、プレスして一体化することによって、多数個の生積層体を含む大型の生積層体となる。この大型の生積層体を切断することによって、図１に示す積層型コンデンサ本体の積層体１となる生積層体を得ることができる。大型の生積層体の切断は、例えば、ダイシングブレード等を用いて行なうことができる。
　そして、積層体１は、生積層体を、例えば、８００（℃）～１３００（℃）で焼成することによって得ることができる。焼成することによって、複数の第１および第２のセラミックグリーンシートが誘電体層１ａとなる。第１の内部電極２の導体ペースト層は、第１の内部電極２となる。第２の内部電極３の導体ペースト層は、第２の内部電極３となる。また、積層体１は、例えば、バレル研磨等の研磨手段を用いて角部または辺部（稜線部）を丸められる。積層体１は、角部または辺部を丸めることによって角部または辺部が欠けにくいものになる。
　下地電極は、下地電極となる導電性ペーストが第１の側面１ｄおよび第２の側面１ｅにそれぞれ設けられる。具体的には、下地電極となる導電性ペーストは、ローラ転写法を用いて、第１の側面１ｄおよび第２の側面１ｅに転写される。導電性ペーストは、第１の側面１ｄ（第２の側面１ｅ）に設けられるとともに、上面１ｂおよび下面１ｃに延在するように設けられる。転写された導電性ペーストは、焼結することによって下地電極になる。なお、下地電極用の導電ペーストは、上述した下地電極の金属材料の粉末にバインダ、溶剤、分散剤等を加えて混練することで作製される。
　さらに、めっき層が、下地電極を覆うように下地電極の表面に設けられる。めっき層は、例えば、電解めっき法等を用いて、下地電極の表面に形成される。下地電極は、例えば、表面にニッケル（Ｎｉ）めっき層とニッケル（Ｎｉ）めっき層上に錫（Ｓｎ）めっき層が形成される。
　上述の製造方法によって、多連型積層セラミックコンデンサ１０が得られることになる。
　本開示は、上述の実施の形態１の多連型積層セラミックコンデンサに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更、改良等が可能である。以下、他の実施の形態について以下に説明する。なお、他の実施の形態に係る多連型積層セラミックコンデンサのうち、実施の形態１に係る多連型積層セラミックコンデンサと同じ部分については、同一の符号を付して適宜説明を省略する。
　＜実施の形態２＞
　以下、本開示の実施の形態２に係る多連型積層セラミックコンデンサ１０Ａについて、図９乃至図１１Ｂを参照しながら説明する。
　多連型積層セラミックコンデンサ１０Ａは、第１の内部電極２０および第２の内部電極３０の引出し方向が多連型積層セラミックコンデンサ１０とは異なっている。
　第１の内部電極２０は、積層体１内に配置され、図９および図１１Ａに示すように、第１の電極２Ａおよび第２の電極２Ｂを有している。第１の電極２Ａおよび第２の電極２Ｂは四角形状である。第１の電極２Ａおよび第２の電極２Ｂが一対となり、積層体１内の積層方向に対して直交する方向の同一面内に一対の側面に沿って並べて配置されている。すなわち、第１の電極２Ａおよび第２の電極２Ｂは、積層体１の長手方向に並べて配置されている。
　第１の電極２Ａは、第１の側面１ｄへの引出部２Ａａを有している。また、第２の電極２Ｂは、第２の側面１ｅへの引出部２Ｂａを有している。第１の内部電極２０は、第１の電極２Ａと第２の電極２Ｂとの間に第１の接地用電極２Ｃが配置されている。なお、ここで、同一面内とは、同一の層間と同義であり、同一の誘電体層１ａ間にあることをいう。
　第１の電極２Ａは、図１１Ａに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部２Ａａが主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在して設けられている。引出部２Ａａは、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。
　また、第２の電極２Ｂは、図１１Ａに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部２Ｂａが主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在して設けられている。引出部２Ｂａは、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。
　第２の内部電極３０は、積層体１内に形成され、図９および図１１Ｂに示すように、第３の電極３Ａおよび第４の電極３Ｂを有している。第３の電極３Ａおよび第４の電極３Ｂは四角形状である。第３の電極３Ａおよび第４の電極３Ｂが一対となり、積層体１内の積層方向に対して直交する方向の同一面内に一対の側面に沿って並べて配置されている。すなわち、第３の電極３Ａおよび第４の電極３Ｂは、積層体１の長手方向に並べて配置されている。第３の電極３Ａは、第１の電極２Ａに積層方向で重なる位置に配置されるとともに第２の側面１ｅへの引出部３Ａａを有している。また、第４の電極３Ｂは、第２の電極２Ｂに積層方向で重なる位置に配置されるとともに第１の側面１ｄへの引出部３Ｂａを有している。第２の内部電極３０は、第３の電極３Ａと第４の電極３Ｂとの間に第２の接地用電極３Ｃが配置されている。なお、ここでも同一面内とは、同一の層間と同義であり、同一の誘電体層１ａ間にあることをいう。
　このように、第３の電極３Ａは、積層方向に第１の電極２Ａに対向して配置され、第４の電極３Ｂは、積層方向に第２の電極２Ｂに対向して配置され、第２の接地用電極３Ｃは、図１０Ｂに示すように、積層方向に第１の接地用電極２Ｃに対向して配置されている。
　第３の電極３Ａは、図１１Ｂに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部３Ａａが主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在して設けられている。引出部３Ａａは、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。
　また、第４の電極３Ｂは、図１１Ｂに示すように、積層方向から平面視して四角形状の主電極部を有しており、引出部３Ｂａが主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在して設けられている。引出部３Ｂａは、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。
　多連型積層セラミックコンデンサ１０Ａは、図９に示すように、誘電体層１ａを挟んで複数の第１の内部電極２０と複数の第２の内部電極３０とが交互に積層され、積層体１内に並列方向に所定間隔をおいて第１の積層セラミックコンデンサ６Ａおよび第２の積層セラミックコンデンサ６Ｂが並設されている。
　第１の内部電極２０は、第１の電極２Ａおよび第２の電極２Ｂに加えて、第１の接地用電極２Ｃを含んでいる。第１の接地用電極２Ｃは、四角形状であり、図１１Ａに示すように、第１の電極２Ａと第２の電極２Ｂとの間に配置されている。第１の接地用電極２Ｃは、積層方向から平面視して四角形状の主電極部を有し、引出部２Ｃａおよび引出部２Ｃｂを備えている。引出部２Ｃａは、主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在し、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。また、引出部２Ｃｂは、主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在し、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。また、第１の接地用電極２Ｃは、必ずしも引出部２ｃａおよび引出部２ｃｂが必要ではない。第１の接地用電極２Ｃは、主電極部の四角形状を維持したままで第１の側面１ｄおよび第２の側面１ｅに引き出されてもよい。
　第１の電極２Ａと第１の接地用電極２Ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第２の電極２Ｂと第１の接地用電極２Ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第１の接地用電極２Ｃは、積層体１の長手方向（Ｘ方向）の長さが、例えば、６００（μｍ）～１０００（μｍ）である。
　このように、多連型積層セラミックコンデンサ１０Ａは、第３の電極３Ａが積層方向で第１の電極２Ａに対向して配置され、第４の電極３Ｂが積層方向で第２の電極２Ｂに対向して配置され、さらに、第２の接地用電極３Ｃが第１の接地用電極２Ｃに対向して配置されている。
　第２の内部電極３０は、第３の電極３Ａおよび第４の電極３Ｂに加えて、第２の接地用電極３Ｃを含んでいる。第２の接地用電極３Ｃは、四角形状であり、図１１Ｂに示すように、第３の電極３Ａと第４の電極３Ｂとの間に配置されている。第２の接地用電極３Ｃは、積層方向から平面視して四角形状の主電極部を有し、引出部３Ｃａおよび引出部３Ｃｂを備えている。引出部３Ｃａは、主電極部の第１の側面１ｄ側の辺部から第１の側面１ｄに延在し、端部が第１の側面１ｄに露出するように第１の側面１ｄに引き出されている。また、引出部３Ｃｂは、主電極部の第２の側面１ｅ側の辺部から第２の側面１ｅに延在し、端部が第２の側面１ｅに露出するように第２の側面１ｅに引き出されている。また、第２の接地用電極３Ｃは、必ずしも引出部３Ｃａおよび引出部３Ｃｂが必要ではない。第２の接地用電極３Ｃは、主電極部の四角形状を維持したままで第１の側面１ｄおよび第２の側面１ｅに引き出されてもよい。
　第３の電極３Ａと第２の接地用電極３Ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第４の電極３Ｂと第２の接地用電極３Ｃは、同一面内において、例えば、２０（μｍ）～１００（μｍ）の間をおいて互いに配置されている。また、第２の接地用電極３Ｃは、積層体１の長手方向（Ｘ方向）の長さが、例えば、６００（μｍ）～１０００（μｍ）である。
　上述のように、多連型積層セラミックコンデンサ１０Ａは、図１０Ａに示すように、積層体１内の積層方向において、第１の積層セラミックコンデンサ６Ａが複数の第１の電極２Ａおよび複数の第３の電極３Ａで形成される。また、多連型積層セラミックコンデンサ１０Ａは、図１０Ｃに示すように、第２の積層セラミックコンデンサ６Ｂが複数の第２の電極２Ｂおよび複数の第４の電極３Ｂで形成される。
　また、上述したように、多連型積層セラミックコンデンサは、隣り合う積層体１内の積層セラミックコンデンサ間で浮遊容量が形成されると、浮遊容量が信号の漏れる経路となりクロストークが大きくなりやすい。
　しかしながら、多連型積層セラミックコンデンサ１０Ａは、第１の電極２Ａと第２の電極２Ｂとの間に第１の接地用電極２Ｃが配置され、また、第３の電極３Ａと第４の電極３Ｂとの間に第２の接地用電極３Ｃが配置されている。さらに、多連型積層セラミックコンデンサ１０Ａは、第１の接地用電極２Ｃおよび第２の接地用電極３Ｃが第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂにそれぞれ接続されている。更に、多連型積層セラミックコンデンサ１０Ａは、第１の接地用外部端子５ａおよび第２の接地用外部端子５ｂが接地される。したがって、多連型積層セラミックコンデンサ１０Ａは、多連型積層セラミックコンデンサ１０と同じようにクロストークを小さくすることができる。
　すなわち、多連型積層セラミックコンデンサ１０Ａは、多連型積層セラミックコンデンサ１０と同じように、第１の電極２Ａと第２の電極２Ｂとの間で形成されていた浮遊容量の一部が、第１の電極２Ａと第１の接地用電極２Ｃとの間の浮遊容量と、第２の電極２Ｂと第１の接地用電極２Ｃとの間の浮遊容量に分割されて、それぞれの浮遊容量を第１の接地用電極２Ｃを通して接地端に落とすことができる。また、多連型積層セラミックコンデンサ１０Ａは、第３の電極３Ａと第４の電極３Ｂとの間に形成されていた浮遊容量の一部が、第３の電極３Ａと第２の接地用電極３Ｃとの間の浮遊容量と、第４の電極３Ｂと第２の接地用電極３Ｃとの間の浮遊容量に分割されて、それぞれの浮遊容量を第２の接地用電極３Ｃを通して接地端に落とすことができる。
　このように、多連型積層セラミックコンデンサ１０Ａは、隣り合う第１の積層セラミックコンデンサ６Ａと第２の積層セラミックコンデンサ６Ｂとの間において、浮遊容量を介して発生するクロストークを小さくすることができる。
　本開示は、上述した実施の形態１および実施の形態２に特に限定されるものではなく、本開示の範囲内で種々の変更および改良が可能である。
　例えば、多連型積層セラミックコンデンサ１０は、第１の接地用電極２ｃが第１の電極２ａと第２の電極２ｂとの間に配置され、第２の接地用電極３ｃが第３の電極３ａと第４の電極３ｂとの間に配置されているが、これらの構成に限定されない。
　本開示の多連型積層セラミックコンデンサ１０（１０Ａ）は、同一面内において第１の内部電極２および第２の内部電極３がそれぞれ有する電極の個数が３個以上であってもよい。例えば、多連型積層セラミックコンデンサ１０は、図１２Ａ、図１２Ｂおよび図１３に示すように、第１の内部電極２および第２の内部電極３において同一面内で長手方向（Ｘ方向）に複数個（３個以上）の電極を配置し、引出部を側面に引き出してそれらの電極の間に接地用電極を配置してもよい。例えば、多連型積層セラミックコンデンサ１０Ｂは、図１３に示すように、第１の積層セラミックコンデンサ６ａ、第２の積層セラミックコンデンサ６ｂおよび第３の積層セラミックコンデンサ６ｃが並設されている。
　また、第１の内部電極２および第２の内部電極３の引出部は、多連型積層セラミックコンデンサ１０Ａと同じ様に、第１の側面１ｄおよび第２の側面１ｅにそれぞれ交互に千鳥状に配列されていてもよい。
１　積層体
１ａ　誘電体層
２、２０　第１の内部電極
２ａ、２Ａ　第１の電極
２ａａ、２Ａａ　引出部
２ｂ、２Ｂ　第２の電極
２ｂａ、２Ｂａ　引出部
２ｃ、２Ｃ　第１の接地用電極
２ｃａ、２ｃｂ、２Ｃａ、２Ｃｂ　引出部
３、３０　第２の内部電極
３ａ、３Ａ　第３の電極
３ａａ、３Ａａ　引出部
３ｂ、３Ｂ　第４の電極
３ｂａ、３Ｂａ　引出部
３ｃ、３Ｃ　第２の接地用電極
３ｃａ、３ｃｂ、２Ｃａ、３Ｃｂ　引出部
４ａ～４ｄ　第１～第４の信号用外部端子
５ａ　第１の接地用外部端子
５ｂ　第２の接地用外部端子
６ａ　第１の積層セラミックコンデンサ
６ｂ　第２の積層セラミックコンデンサ
６ｃ　第３の積層セラミックコンデンサ
１０、１０Ａ、１０Ｂ　多連型積層セラミックコンデンサ

Claims (2)

  1. 　複数の誘電体層が積層された、一対の面、一対の側面および一対の端面を有する直方体状の積層体と、
    該積層体内の同一面内に前記積層体の長手方向に並べて配置された、前記一対の側面の第１の側面に引き出された第１の電極および第２の電極を有する第１の内部電極と、
    前記積層体内の同一面内に前記積層体の長手方向に並べて配置された、前記第１の電極に積層方向で重なる位置に配置されるとともに前記一対の側面の第２の側面に引き出された第３の電極および前記第２の電極に積層方向で重なる位置に配置されるとともに前記第２の側面に引き出された第４の電極を有する第２の内部電極と、
    前記誘電体層を挟んで複数の前記第１の内部電極と複数の前記第２の内部電極とを交互に積層し、前記積層体内に並列方向に所定間隔をおいて並設された第１および第２の積層セラミックコンデンサと、
    前記第１の側面に配置された、前記第１の電極に接続された第１の信号用外部端子と、
    前記第２の側面の前記第１の信号用外部端子に対向する位置に配置された、前記第３の電極に接続された第２の信号用外部端子と、
    前記第２の側面に配置された、前記第４の電極に接続された第３の信号用外部端子と、
    前記第１の側面の前記第３の信号用外部端子に対向する位置に配置された、前記第２の電極に接続された第４の信号用外部端子と、を備えており、
    前記第１の内部電極は、前記第１の電極と前記第２の電極との間に配置された、前記一対の側面にそれぞれ引き出された第１の接地用電極を含んでおり、
    前記第２の内部電極は、前記第３の電極と前記第４の電極との間に、前記第１の接地用電極に積層方向で重なる位置に配置された、前記一対の側面にそれぞれ引き出された第２の接地用電極を含んでおり、
    前記第１の接地用電極は、前記第１の側面の前記第１の信号用外部端子と前記第４の信号用外部端子との間に位置する第１の接地用外部端子に接続され、
    前記第２の接地用電極は、前記第２の側面の前記第２の信号用外部端子と前記第３の信号用外部端子との間に位置する第２の接地用外部端子に接続されていることを特徴とする多連型積層セラミックコンデンサ。
  2. 　複数の誘電体層が積層された、一対の面、一対の側面および一対の端面を有する直方体状の積層体と、
    該積層体内の同一面内に前記積層体の長手方向に並べて配置された、前記一対の側面の第１の側面に引き出された第１の電極および前記一対の側面の第２の側面に引き出された第２の電極を有する第１の内部電極と、
    前記積層体内の同一面内に前記積層体の長手方向に並べて配置された、前記第１の電極に積層方向で重なる位置に配置されるとともに前記第２の側面に引き出された第３の電極および前記第２の電極に積層方向で重なる位置に配置されるとともに前記第１の側面に引き出された第４の電極を有する第２の内部電極と、
    前記誘電体層を挟んで複数の前記第１の内部電極と複数の前記第２の内部電極とを交互に積層し、前記積層体内に並列方向に所定間隔をおいて並設された第１および第２の積層セラミックコンデンサと、
    前記第１の側面に配置された、前記第１の電極に接続された第１の信号用外部端子と、
    前記第２の側面の前記第１の信号用外部端子に対向する位置に配置された、前記第３の電極に接続された第２の信号用外部端子と、
    前記第２の側面に配置された、前記第２の電極に接続された第３の信号用外部端子と、
    前記第１の側面の前記第３の信号用外部端子に対向する位置に配置された、前記第４の電極に接続された第４の信号用外部端子と、を備えており、
    前記第１の内部電極は、前記第１の電極と前記第２の電極との間に配置された、前記一対の側面にそれぞれ引き出された第１の接地用電極を含んでおり、
    前記第２の内部電極は、前記第３の電極と前記第４の電極との間に、前記第１の接地用電極に積層方向で重なる位置に配置された、前記一対の側面にそれぞれ引き出された第２の接地用電極を含んでおり、
    前記第１の接地用電極は、前記第１の側面の前記第１の信号用外部端子と前記第４の信号用外部端子との間に位置する第１の接地用外部端子に接続され、
    前記第２の接地用電極は、前記第２の側面の前記第２の信号用外部端子と前記第３の信号用外部端子との間に位置する第２の接地用外部端子に接続されていることを特徴とする多連型積層セラミックコンデンサ。
PCT/JP2018/016947 2017-04-26 2018-04-26 多連型積層セラミックコンデンサ WO2018199220A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019514612A JPWO2018199220A1 (ja) 2017-04-26 2018-04-26 多連型積層セラミックコンデンサ

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017087326 2017-04-26
JP2017-087326 2017-04-26

Publications (1)

Publication Number Publication Date
WO2018199220A1 true WO2018199220A1 (ja) 2018-11-01

Family

ID=63918540

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/016947 WO2018199220A1 (ja) 2017-04-26 2018-04-26 多連型積層セラミックコンデンサ

Country Status (2)

Country Link
JP (1) JPWO2018199220A1 (ja)
WO (1) WO2018199220A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115621261A (zh) * 2022-11-07 2023-01-17 材料科学姑苏实验室 具有低物理结构敏感性的电容器件及电路结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6217116U (ja) * 1985-07-12 1987-02-02
JPH08124795A (ja) * 1994-10-26 1996-05-17 Mitsubishi Materials Corp 積層コンデンサ
JPH11214254A (ja) * 1998-01-22 1999-08-06 Matsushita Electric Ind Co Ltd 多連型積層セラミックコンデンサ
JPH11214255A (ja) * 1998-01-27 1999-08-06 Matsushita Electric Ind Co Ltd 多連型積層セラミックコンデンサの製造方法
JP2007242801A (ja) * 2006-03-07 2007-09-20 Tdk Corp 積層コンデンサ及びその実装構造

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6217116U (ja) * 1985-07-12 1987-02-02
JPH08124795A (ja) * 1994-10-26 1996-05-17 Mitsubishi Materials Corp 積層コンデンサ
JPH11214254A (ja) * 1998-01-22 1999-08-06 Matsushita Electric Ind Co Ltd 多連型積層セラミックコンデンサ
JPH11214255A (ja) * 1998-01-27 1999-08-06 Matsushita Electric Ind Co Ltd 多連型積層セラミックコンデンサの製造方法
JP2007242801A (ja) * 2006-03-07 2007-09-20 Tdk Corp 積層コンデンサ及びその実装構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115621261A (zh) * 2022-11-07 2023-01-17 材料科学姑苏实验室 具有低物理结构敏感性的电容器件及电路结构

Also Published As

Publication number Publication date
JPWO2018199220A1 (ja) 2019-12-12

Similar Documents

Publication Publication Date Title
JP5551296B1 (ja) 積層セラミックキャパシタ及びその製造方法
JP5420619B2 (ja) 積層セラミックコンデンサ及びその製造方法
CN103247442B (zh) 层叠陶瓷电子部件的制造方法
JP4637674B2 (ja) 積層コンデンサ
KR20150017966A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR20130123661A (ko) 적층 세라믹 전자부품 및 그 제조 방법
KR101630031B1 (ko) 적층 칩 전자부품 및 그 실장 기판
JP2021022588A (ja) コンデンサ素子
JP2010034272A (ja) 積層コンデンサおよび積層コンデンサの等価直列抵抗値の調整方法
JP6466690B2 (ja) 積層型コンデンサ
JP6363444B2 (ja) 積層型コンデンサ
WO2018199220A1 (ja) 多連型積層セラミックコンデンサ
JP2009033044A (ja) 貫通型積層コンデンサ
JP6626966B2 (ja) 積層型コンデンサ
WO2018043397A1 (ja) 積層型コンデンサ
JP7476937B2 (ja) 積層型コイル部品
KR20140120110A (ko) 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판
JP2014207407A (ja) 積層コンデンサアレイ
KR101630038B1 (ko) 적층 칩 전자부품 및 그 실장 기판
JP2015041735A (ja) コンデンサ素子
CN109845101B (zh) 层叠型lc滤波器阵列
JP5295027B2 (ja) 積層型誘電体フィルタ
JP2014165350A (ja) 積層セラミック電子部品の製造方法
KR20140005541A (ko) 적층 세라믹 전자부품 및 그 제조 방법
JP4761904B2 (ja) 積層コンデンサ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18790209

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019514612

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18790209

Country of ref document: EP

Kind code of ref document: A1