WO2018197646A1 - Schaltungsanordnung und verfahren zum ermitteln eines versatzes zwischen zwei signalflanken - Google Patents

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WO2018197646A1
WO2018197646A1 PCT/EP2018/060805 EP2018060805W WO2018197646A1 WO 2018197646 A1 WO2018197646 A1 WO 2018197646A1 EP 2018060805 W EP2018060805 W EP 2018060805W WO 2018197646 A1 WO2018197646 A1 WO 2018197646A1
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Klaus Hofmann
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Technische Universität Darmstadt
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    • G01R19/2509—Details concerning sampling, digitizing or waveform capturing
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    • G04F10/06—Apparatus for measuring unknown time intervals by electric means by measuring phase
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device

Definitions

  • the present invention relates to a circuit arrangement and a method for determining an offset between two signal edges and in particular to a digital circuit for measuring a phase shift between periodic signals with the same frequency or a duty cycle of a digital signal.
  • phase offset For many applications, it is desirable to get an accurate value for a phase offset of two signals of the same frequency. This information is important, for example, in very high clocked computer systems, where different propagation speeds of signals lead to a significant phase offset, which must be taken into account accordingly. An example of this is read or write operations of data in storage devices. But also in other digital signal processing applications, where synchronicity is important, the phase relationships have to be considered.
  • delay lines may be adjusted in a closed loop to achieve compensation for the unwanted phase difference.
  • DLL Delay-Locked-Loop, English
  • PLL Phase-Locked-Loop
  • the phase detector can, for example, be a logical XOR gate, a so-called Bang circuit or a proportional phase detector include. In this case, however, "only" an analog output signal is usually generated which is proportional to the phase error - but does not indicate an absolute value for the phase offset.
  • the measurement of the phase offset is also used in laser distance measurements. This usually produces a signal whose pulse width is proportional to the phase error (similar to an XOR phase detector). The length of these pulses is measured with a much faster clock signal in combination with a counter and related to the length of a period.
  • this procedure is not suitable for the phase measurement of high-speed data interfaces, since a clock signal with a much higher frequency (for example in the 3-digit gigahertz range) than the signal to be measured is required for this purpose.
  • time-to-digital converters are used to determine the phase shift. These are typically based on a so-called delay line (e.g., a so-called vernier delay line) which measures the time offset between a start and a stop signal. Such delay lines usually require calibration and can not be generated from a standard digital cell library.
  • a so-called delay line e.g., a so-called vernier delay line
  • the implementation is very complex because the resolution is highly dependent on the placement and signal routing of the gate.
  • the digitally controlled oscillators are technology-dependent and require a very high area requirement for the circuit as a whole.
  • phase shifts of periodic signals of the same frequency there are still other ways to measure phase shifts of periodic signals of the same frequency.
  • a so-called digital beat can be generated, wherein the signals to be measured are sampled with a closely adjacent frequency.
  • the resulting output signals have a much lower frequency and reflect the phases of the signals to be measured in their own phases.
  • the lower frequency makes the phase much easier to determine, and conventional analog or digital methods can be used. This principle is used for example in DE 102 33 596.
  • a clock signal having a much higher frequency than the signal frequency is used.
  • this high clock rate for example, a time shift of the two signals to be measured by means of a counter can be measured.
  • a disadvantage of this approach is that the required high clock frequency leads to a very high power consumption or that the implementation of a suitable counter for these high frequencies may not be available. This procedure is used, for example, in DE 2 030 105 or also in DE 2 042 163.
  • the present invention relates to a circuit arrangement for determining an offset between two signal edges of at least one digital signal having a signal frequency.
  • the circuit arrangement comprises: an adjusting device, a scanning device, a detection device and a detection device.
  • the adjusting means is for setting or causing adjustment of a sampling frequency of a sampling signal, the sampling frequency being smaller than the signal frequency.
  • the sampling device is used to sample the at least one digital signal at the sampling frequency and to generate at least one output signal.
  • the detection Pure direction is used to detect at least two edges of the at least one output signal.
  • the determination device is used to determine the offset between the at least two detected edges.
  • offset should be interpreted broadly and include any form of temporal separation between signal edges (rising and / or falling). Therefore, the offset may also be a duty cycle, i. indicate a length of a signal value.
  • the adjusting device is designed to select the sampling frequency such that the ratio between sampling frequency and signal frequency is rational (represents a rational number).
  • the ratio of the signal frequency to the sampling frequency is given by: M (N + i) / N or (M N + i) / N, where M and N are integers.
  • M and N are integers.
  • the difference between the two equations is that for the formula M (N + i) / N for M> i the resolution is reduced, while for the formula (MN + i) / N it remains constant.
  • the number N defines the resolution (Nth part of a period can be maximally resolved) and M is a factor for adjusting the sampling rate.
  • the at least one digital signal comprises two signals with the same signal frequency and the at least two edges comprise a first edge of the first digital signal and a second edge of the second digital signal.
  • the first edge and the second edge are each a falling edge or each a rising edge, or the first edge is rising and the second edge is falling.
  • the term "equal” should not necessarily mean a mathematical identity, but rather the terms should be the same except for a tolerance range (eg +/- 1% or +/- 5% or +/- 10%) caused by a jitter can.
  • the at least one digital signal is (only) a signal
  • the at least two edges include a rising edge and a falling edge of the one signal
  • the determining means is configured to be one length to determine a duty cycle.
  • the duty cycle is, for example, the time between two consecutive edges.
  • the falling or rising edge can be, for example, successive edges, but need not. If the period is known, for example, a later falling edge can be used to determine the duty cycle.
  • the determining means comprises a counter and / or a counter to provide counter values at a timing of the sampling signal.
  • the timing indicates, for example, the temporal increment with which the time is measured or the time intervals are counted.
  • the determination device can also be designed to reset the counter when a first edge of the at least two edges has been determined, so that the offset can be determined from a count value at the time of the second edge.
  • the circuit arrangement comprises a subtraction circuit which is designed to subtract from each other counter readings associated with the times of the determination of the first flank and the second flank and to determine therefrom the offset.
  • the detection device comprises a filter in order to filter out a high-frequency component in the output signal in the at least one output signal. For example, regions with rapidly successive state changes (i.e., high frequency components) can be filtered out and stable states (with a certain number of constant values) can be awaited.
  • the determination device can also optionally have an output filter which is designed to perform a low-pass filtering on the output signal.
  • the present invention also relates to a device for determining signal propagation times of digital signals along different signal paths. de in a computing unit, which is clocked with a power stroke.
  • the device comprises: a circuit arrangement as described above, wherein the operating clock determines or is the sampling frequency of the circuit arrangement.
  • the apparatus further comprises a processing unit (or arithmetic unit) for determining the signal propagation time from the determined offset. For example, this device may detect signal propagation times of digital signals (eg, in a data processing unit or computer), which clock may be equal to the clock in the computer.
  • the present invention also relates to a method for determining an offset between two signal edges of at least one digital signal having a signal frequency.
  • the method comprises the steps:
  • the measurement is purely digital and can be generated from a standard cell library. This allows easy implementation and easy transfer between different semiconductor processes.
  • both the resolution and the sample rate can be set according to requirements. - They can be used for phase detectors in DLL circuits, allowing an absolute phase measurement to control a delay line to any particular phase shift (not just i8o ° or 360 0, as in conventional implementations).
  • circuit arrangement requires a significantly lower space requirement than is required in conventional circuits.
  • a particular advantage is that the energy consumption of the circuit is low and also a high degree of robustness is achieved by dispensing with analog elements. Therefore, embodiments are particularly interesting for high-speed and low-energy storage controller or high-speed and low-energy storage.
  • embodiments can be used in particular for transceivers on multigigabit interfaces and for the clock management of so-called IP cores (such as DLL).
  • IP cores such as DLL
  • Fig. 1 shows a circuit arrangement for determining an offset between two signal edges of digital signals according to an embodiment of the present invention.
  • Fig. 2 shows further details of such a circuit arrangement according to further embodiments.
  • Fig. 3 shows another embodiment of the present invention in which there is no subtraction circuit.
  • FIG. 4 shows exemplary signal profiles from the circuit arrangement from FIG. 2.
  • Fig. 5 shows an embodiment of a detection device with a variable filter.
  • Fig. 6 illustrates detection of edges in jittered waveforms.
  • FIG. 7 shows an exemplary embodiment of the detection device for detecting transitions within a signal.
  • FIG. 8 shows an exemplary system diagram for measuring a digital duty cycle.
  • FIG. 9 shows a flowchart for a method for determining an offset of signal edges according to an exemplary embodiment of the present invention.
  • Fig. 1 shows an embodiment of a circuit arrangement which is suitable for determining an offset between two signal edges of at least one digital signal A, B with a signal frequency f.
  • the circuit arrangement comprises: an adjusting means 110 for setting or causing the setting of a sampling frequency f sampling of a sampling signal, the sampling frequency f sampling being smaller than the signal frequency f.
  • the circuit arrangement also comprises a scanning device 120 for scanning the at least one digital signal A, B with the sampling frequency fabtast and for generating at least one output signal Ai, Bi, a detecting device 130 for detecting at least two edges of the at least one output signal Ai, Bi and for providing associated detection signals A2, B2.
  • the circuit arrangement comprises a determination device 140 for determining the offset between the at least two detected edges.
  • Embodiments advantageously utilize a purely digital circuit, wherein the resulting phase shift may be output as an exemplary digital word indicating the relative phase angle or the length of the duty cycle.
  • a sampling signal whose frequency fabtast is lower than that of the signals A, B (fabtast ⁇ f) to be measured is used for this measurement.
  • the two frequencies can be in a fixed (rational) relationship to each other. This ratio determines both the resolution and the sample rate of the measurements.
  • the sampling signal is used to operate a counter which continuously cycles through counts whose number corresponds to the resolution.
  • Embodiments of this circuit arrangement can be used in particular for the following applications (but should not be limited thereto):
  • Embodiments therefore solve the above technical problems by sampling the clock signal (s) to be measured with a third clock signal of lower frequency.
  • the frequency of the sample clock signal may be chosen such that the duration of N clock cycles of that signal is exactly the duration of M * (N + i) or of (M * N + i) clock cycles of the to be measured clock signals, where M is an arbitrary integer> o.
  • a counter with N states can be operated with the sampling clock signal. Whenever one of the two sampled signals changes from "o" to "1", the current value of the counter is transferred to a corresponding register. The difference between these two values thus results in the phase shift of the signals to be measured with a resolution of i / N * 36o °.
  • Fig. 2 shows an example of an embodiment of the circuit arrangement, which implements this measuring principle.
  • the circuitry comprises the scanner 120, the detector 130, the detector 140, a subtraction circuit 145, and a filter circuit 146.
  • the scanner 120 receives the two signals to be measured: signal A and signal B.
  • the scanner 120 receives a sample signal having a sampling frequency fscast , which is adjusted by the adjusting device (not shown in Fig. 2).
  • This sampling frequency fabtast is used to sample the signal A and the signal B.
  • first and second sensing elements 121, 122 e.g., D flip-flop circuits
  • the sampling device 120 thus generates a first output signal Ai (sampled signal A) and a second output signal Bi (sampled signal B), which is output to the detecting device 130.
  • a possible signal course will be explained by way of example with FIG. 4 below.
  • the detection device 130 comprises a first detector element 131 and a second detector element 132. Both the first detector element 131 and the second detector element 132 are clocked with the sampling signal and generate a first detection signal A2 and a second detection signal B2, wherein the detection signals A2, B2 to indicate detecting edges and output to the detection means 140.
  • the determination device 140 comprises a first counter 141, a second counter 142 and a counter 143.
  • the counters 141, 142 are constituted by, for example, a first D flip-flop element and a second D-type flip-flop element, and are clocked by the strobe signal.
  • the counter 143 outputs consecutive counts as a time base.
  • the first counter 141 is designed to combine the first detection signal A2 with the count values of the counter 143 and to output a first counter reading A3 associated with the first detection signal A2.
  • the second counter 142 is configured to combine the second detection signal B2 with the count values of the counter 143 and to output a second counter reading B3 associated with the second detection signal B2.
  • the first judder level A3 and the second count number B3 are output from the detecting circuit 140 to the subtracting circuit 145.
  • the subtraction circuit 145 comprises a subtraction element 145a, which determines the difference between the first meter reading A3 and the second meter reading B3 and outputs the result to the filter circuit 146.
  • the filter circuit 146 comprises a detection element 147 (eg a further D flip-flop) which detects the difference signal from the subtraction circuit 145 and a clock signal generated by the counter 143 (eg the MSB (most significant bit) of the count value) whose frequency ( Sample rate f S at the P ie) is less than fabtast) is clocked to determine the value of the difference (to sample).
  • the result is output to a filter element 148, which is designed to perform a low-pass filtering so as to reduce a dispersion of the measured values (eg due to jittered signals).
  • the filter element 148 can determine an average value for the determined phase difference and output the result as a phase.
  • the circuit elements located to the left of the line M operate at the fast sampling frequency fscast and the elements located to the right of the line M operate with the slower sampling frequency.
  • the exemplary circuit arrangement thus carries out the following steps:
  • the signals to be measured are sampled with the scan signal (by scanner 120).
  • a filtering of the detected signals may be provided in order to avoid false detection (for example due to jittered signals) (by detecting means 130);
  • the values of the counter are stored at the time of the detected transitions in separate registers (counters 141, 142) for the two signals to be measured (by detection means 140).
  • the two stored values (counter readings A3, B3) can be subtracted (by subtraction device 145).
  • low-pass filtering of the results may be provided to reduce the spread of the measurements due to the jittered signals (by filter means 146).
  • Fig. 3 shows another embodiment of the present invention which does not require a subtraction circuit 145 (see Fig. 2).
  • the sampling device 120 and the detection device 130 are configured in the same way as in FIG. 2.
  • the first detection signal A2 and the second detection signal B2 are treated differently in the embodiment of FIG.
  • the second detection signal B2 is used as a reset signal for the counter 143 to reset the count value Nbit in response to the second detection signal B2 and the edge in the second detection signal B2, respectively (the counter starts to count anew).
  • the first detection signal A2 is input to the first counter 141 together with the reset count Nbit, thus detecting a relative count A3.
  • This rela- The counter reading A3 indicates a counter value relative to the detected edge in the second detection signal B2, and as a result, is output to the filter circuit 146 operating in the same manner as described in FIG.
  • the first detection signal A2 can also be used for resetting in order to determine the counter reading B3 for the second detection signal B2 using the relative count value Nut.
  • the embodiment of FIG. 3 only needs a counter 141, since the counter 143 is reset by one of the two detection signals A2, B2.
  • the step sequence for determining the phase difference therefore looks like this:
  • the circuit arrangements of Figs. 2 and 3 do not show the adjusting means 110 which sets the sampling frequency f sampl of the sampling signal to a desired value.
  • the sampling frequency fabtast may depend, for example, on the resolution in the offset determination, wherein the resolution over a whole Number N indicates the steps between o ° and 360 0 phase shift: (LSB adjust Moreover, if a positive integer divider value M is defined to adjust the sampling rate, the setting means 110, the sample fsample frequency 36o ° / N to the following value.
  • fscast ⁇ / [( ⁇ + 1) ⁇ ⁇ ] ⁇ f
  • fabtast ⁇ / ( ⁇ ⁇ ⁇ + ⁇ ) f (1)
  • f is the frequency of the signal A, B to be measured.
  • the logic can be made as simple as possible.
  • the energy requirement of the circuit is reduced by the choice of the divider value M (> i), but the result is a reduced sample rate (with the same resolution).
  • the sample rate is calculated from the selected sampling frequency fabtast and the resolution N such that:
  • both the resolution and the sampling rate can be determined by freely selected frequencies of the sampling signal.
  • the sampling of the signal A leads to the sampled signal Ai (first output signal), which has a value "1" as long as both the signal A and the sampling signal has a value of "i".
  • a value "o” is generated when the signal A has a value of "o” at the timings of the sampling to, ti, t2,....
  • the signal B is sampled.
  • Sampling is again done at times to, ti, t2, ts, t4, t5 where signal B is compared with the sample signal and as long as signal B has a value of "1" at the sampling times, the sampled signal Bi (second output signal ) has a value "1" and if the signal B has a value of "o", the sampled signal Bi also has a value of "o".
  • the signals B2 and A2 are the detection signals which result after a change of the edge in the sampled signals Ai and Bi, wherein the detection signals A2, B2 have a time delay and do not immediately detect the edge.
  • the counter defines the counts o, 1, 2, 3, 4, 5, etc. and thus counts the time increments.
  • the signals A3, B3 are counts (e.g., as a digital word) indicating the times at which the detection signals A2 and B2 detected an edge. From the difference of the counter readings A3 and B3, the phase between the two signals A and B can be determined (by the shown subtraction circuit 145 in FIG. 2).
  • FIG. 5 shows an exemplary embodiment for the detection device 130, which allows the detection of the transitions "o" to "1” (or vice versa) to be filtered in such a way that the influence of jitter is reduced.
  • the detection device 130 shown receives, for this purpose, the output signals A1 / B1, as shown for example in FIG. 3 or FIG. 2, and also the sampling signal.
  • Detection device 130 comprises a multiplicity (for example a number K) of detector blocks 135 which each have an exemplary D flip-flop element 135a as a detection element, which is clocked by the sampling signal and an output signal to an inverting D flip-flop. Item 136 issues.
  • the exemplary detecting means 130 includes a logical AND gate 137 which combines the output of the D flip-flop element 135a and the output of the inverting D flip-flop 136 with each other, and outputs the detection signal A2 / B2 based thereon. Both the D flip-flop element 135a and the inverting D flip-flop element 136 are clocked by the sample signal.
  • a detection signal A2 / B2 is generated when two consecutive "i" states are input as output signals A1 / B1, for example, as shown in FIG the detection signal A2 first assumes a state "1" after the first output signal Ai has assumed two consecutive "i” states, The same applies to the second detection signal B2, which only assumes an "i” state when the second output signal Bi two consecutive "i” states.
  • the AND gate 137 thereby ensures that in the meantime no "o" state (which may be caused by jitter, for example) is taken and a certain number (> i) of "i" states (given by the number of D flip flop elements 135a) follow each other.
  • FIG. 6 illustrates the effects of jitter on the detection of the exemplary "o” to “i” transitions of the sampled signals A, B using exemplary waveforms.
  • the first sampling signal is shown, which, however, not too jumps from the "o" states to the "i" states at the fixed times to, ti, t2, ... but transitions (statistically distributed, for example, due to thermal fluctuations) around these times to, ti, t2.
  • the signal A to be measured is jittery, so that even here the transitions do not occur at a fixed time, but a statistical distribution of the transitions is present.
  • the first output signal Ai (sampled signal) jumps from the "i" state to the "o” state. This is a consequence of the jitter, as can be seen by comparison with FIG. No jitter was present in Fig. 4, so that at time ti the sampled signal Ai remains at the value "1.”
  • the transition from the "o" state to the state This state corresponds to the jitter-free waveform shown in FIG.
  • a similar jittery transition occurs at time t5. 4 shows that at time t5 in a jitter-free state, the sampled signal would have a value of "o.” However, due to the jitter as shown in FIG t5 to a transition from “o” to "1.” This "i” state is undone at time t6 and the "o" state is reached, as also shown in FIG.
  • a detection signal is not output unless there are a predetermined number of "i" states or "o” states.
  • the jittered transition leads to the "o" state at the time ti and not to the output of a detection signal A2 (unlike in Fig. 4)
  • the detection signal A2 is output only at the time t4, as between At time t2 and t4, there are two consecutive "i” states that result in a positive detection signal A2 due to the AND gate 137 (see FIG. 5).
  • the optional filter of FIG. 5 results in disregarding double edges at time ti or unwanted edges at time t5, and only those signals which exhibit stable transitions are used for detection.
  • Another possibility is to scan further signals having a fixed phase relationship with the signals A, B to be measured.
  • one of the signals may be generated by a multi-phase generator. This can be done, for example, with a fixed delay of o °, 90 0 , 180 0 or 270 0 at the outputs.
  • the sample rate then increases in accordance with the number K of phases fsample B -K fscast / N (4)
  • the additional sampled counts become (Counter values) converted according to the known phase relationship of the respective signals to the signals to be measured, ie the known phase shifts are to be considered accordingly (i8o ° at the possibility A or o °, 90 °, i8o °, 270 0 in the possibility B) ,
  • Fig. 7 shows an embodiment for increasing the sample rate by the possibility A, again showing a detecting means 130 in which the first output signals Ai and the second output signals Bi are input.
  • the inverted values for the output signals Ai, Bi are input.
  • the first output signal Ai and the second output signal Bi are input to a D-type flip-flop 135a as described in FIG. 4, and the output thereof is then converted into a first AND gate together with the inverted output of the inverting D flip-flop element 136 137a entered.
  • the first AND gate 137a generates the detection signal A2r / B2r based thereon and depending on the number of the D flip-flop elements 135a, for the rising edge. This is done in the same way as described in FIG.
  • the inverted output signals A1 / B1 are input to a second AND gate 137b along with the inverted output signals of the D-type flip-flop circuit 135a, so that the second AND gate 137b generates a detection signal (a "1" value) when one predetermined number of remaining "o" states is reached. Accordingly, the second AND gate 137b generates an output signal A2 / B2 which is sensitive to the falling transitions that stably remain at the "o" state.
  • a plurality of D flip-flop elements 135a can be arranged one after the other, ie, the detector block 135 can be continued accordingly, so that the detection means 130 shown converts a filter which only generates detection signals A2r / B2r (for rising edges) and A2f / B2f (for falling edges), if a predetermined number (given by number K) of stable states ("i" state or "o" state) are reached.
  • Further exemplary embodiments likewise relate to the detection of the length of a duty cycle or a signal duration (for example a percentage of the "i" state in a total period.)
  • the detected edges are not detected by different signals, but relate It is understood that the falling transition may also correspond to a later succeeding signal transition from "1" to "o” and not necessarily be the following must (eg if the total periods remain constant).
  • FIG. 8 shows an exemplary embodiment of such a circuit arrangement in which the transition from an "o" to an "i” state and the transition from a "1" to an “o” state are detected, and the corresponding ones Counter readings are subtracted from each other.
  • the circuit arrangement of FIG. 8 thus comprises a sampling device 120 in which only one signal A is input, which is clocked with the sampling signal in order to produce a first output signal Ai.
  • the sampler 120 also outputs the inverted output signal.
  • These output signals are input to the detecting means 130, which detects the transitions for both the output signal Ai and the inverted output signal.
  • the corresponding detector element 131 is clocked by the scanning signal as in the other embodiments.
  • the detector element 131 detects the rising edge in the output signal Ai and the falling edge in the inverted output signal, and outputs the result first Detection signals A2r for rising edges and A2f for falling edges.
  • the detection means 140 is constructed in the same way as the detection means 140 of FIG. 2, wherein in this embodiment the input signals refer to a signal A and not to the two signals A, B, as shown in FIG Case was.
  • the subsequent subtraction device 145 and the filter circuit 146 can in turn be constructed in the same way as described in FIG. 2, so that a repeated description is not required here.
  • FIG. 9 shows a flow chart for a method for determining an offset between two signal edges of at least one digital signal having a signal frequency according to an embodiment of the present invention.
  • the method comprises the steps:
  • Setting S110 a sampling frequency of a sampling signal, the sampling frequency being smaller than the signal frequency
  • sensing elements e.g., D flip-flop elements
  • detection elements e.g., D flip-flop elements

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

Es ist eine Schaltungsanordnung zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal (A, B), das eine Signalfrequenz (f) aufweist, offenbart. Die Schaltungsanordnung umfasst:eine Einstelleinrichtung (110) zum Einstellen oder zum Veranlassen des Einstellens einer Abtastfrequenz (fabtast) eines Abtastsignals, wobei die Abtastfrequenz (fabtast) kleiner ist als die Signalfrequenz (f);eine Abtasteinrichtung (120) zum Abtasten des zumindest einen digitalen Signals mit der Abtastfrequenz und zum Erzeugen von zumindest einem Ausgangssignal (A1, B1);eine Detektiereinrichtung (130) zum Detektieren von zumindest zwei Flanken des zumindest einen Ausgangssignals (A1, B1); und eine Ermittlungseinrichtung (140) zum Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.

Description

Schaltungsanordnung und Verfahren zum Ermitteln
eines Versatzes zwischen zwei Signalflanken
Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung und ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken und insbesondere auf eine digitale Schaltung zur Messung einer Phasenverschiebung zwischen periodischen Signalen mit gleicher Frequenz oder einer Einschaltdauer eines digitalen Signals.
Hintergrund
Für viele Anwendungen ist es wünschenswert, einen genauen Wert für einen Phasenversatz von zwei Signalen gleicher Frequenz zu bekommen. Diese Information ist beispielsweise bei sehr hoch getakteten Computeranlagen von Bedeutung, wo unterschiedliche Ausbreitungsgeschwindigkeiten von Signalen zu einem signifikanten Phasenversatz führen, der entsprechend zu berücksichtigen ist. Ein Beispiel hierfür sind Lese- oder Schreib-Operationen von Daten in Speichereinheiten. Aber auch bei anderen Anwendungen in der digitalen Signalverarbeitung, bei denen eine Synchronität wichtig ist, sind die Phasenbeziehungen zu berücksichtigen.
Mit Kenntnis von solchen Phasendifferenzen (z.B. zwischen Taktsignalen) können Verzögerungsleitungen in einer Regelschleife angepasst werden, um eine Kompensation der unerwünschten Phasendifferenz zu erreichen.
Ein Beispiel sind DLL-Schaltungen (DLL = Delay-Locked-Loop, englisch) und in ähnlicher Weise auch PLL-Schaltungen (PLL = Phase-Locked-Loop, englisch), bei denen typischerweise ein Phasendetektor in Kombination mit einer Ladungspumpe und/oder einem Tiefpassfilter verwendet werden. Der Phasendetektor kann beispielsweise ein logisches XOR-Gatter, eine sogenannte Bang- Bang-Schaltung oder einen proportionalen Phasendetektor umfassen. Hierbei wird allerdings in der Regel„nur" ein analoges Ausgangssignal erzeugt, das proportional zum Phasenfehler ist - jedoch keinen absoluten Wert für den Phasenversatz angibt.
Die Messung des Phasenversatzes wird ebenfalls bei Laserentfernungsmessungen genutzt. Hierbei wird meist ein Signal erzeugt, dessen Pulsbreite proportional zum Phasenfehler ist (ähnlich einem XOR- Phasendetektor). Die Länge dieser Pulse wird mit einem deutlich schnelleren Taktsignal in Kombination mit einem Zähler vermessen und in Bezug zur Länge einer Periode gestellt. Diese Vorgehensweise eignet sich jedoch nicht für die Phasenmessung von Hochge- schwindigkeitsdatenschnittstellen, da hierfür ein Taktsignal mit einer deutlich höheren Frequenz (z.B. im 3-stelligen Gigaherzbereich) als der des zu vermessenden Signals benötigt wird. Außerdem ist es technisch sehr aufwendig, solche Signale zu erzeugen. Entsprechende digitale Schaltungen würden - soweit überhaupt umsetzbar - sehr viel Energie verbrauchen.
In manchen konventionellen DLL- oder PLL-Schaltungen werden sogenannte Zeit-zu-Digital-Wandler eingesetzt, um die Phasenverschiebung zu ermitteln. Diese basieren typischerweise auf einer sogenannten Verzögerungsleitung (z.B. eine sogenannte Vernier- Verzögerungsleitung), die den zeitlichen Versatz zwischen einem Start- und einem Stoppsignal misst. Solche Verzögerungsleitungen benötigen in der Regel eine Kalibrierung und können nicht aus einer digitalen Standardzellbibliothek erzeugt werden. Ein rein digitaler Zeit-zu-Digitalwandler ist zwar ebenfalls bekannt, die Umsetzung ist jedoch sehr komplex, da die Auflösung stark von der Platzierung und dem Signalrouting des Gatters abhängt. Außerdem sind die digitalgesteuerten Oszillatoren technologieabhängig und benötigen für die Schaltung insgesamt einen sehr hohen Flächenbedarf.
Im Stand der Technik finden sich noch weitere Möglichkeiten, um Phasenverschiebungen von periodischen Signalen gleicher Frequenz zu messen. Zunächst kann eine sogenannte digitale Schwebung erzeugt werden, wobei die zu vermessenden Signale mit einer dicht benachbarten Frequenz abgetastet werden. Die resultierenden Ausgangssignale (digitale Schwebungen) haben eine deutlich niedrigere Frequenz und spiegeln die Phasen der zu vermessenden Signale in ihren eigenen Phasen wider. Durch die niedrigere Frequenz ist die Phase aber deutlich einfacher zu bestimmen und herkömmliche analoge oder auch digitale Verfahren können genutzt werden. Dieses Prinzip wird beispielsweise in der DE 102 33 596 angewandt.
Bei einem zweiten konventionellen Verfahren wird ein Taktsignal mit einer deutlich höheren Frequenz als die Signalfrequenz verwendet. Mit dieser hohen Taktrate kann beispielsweise eine zeitliche Verschiebung der beiden zu vermessenden Signale mithilfe eines Zählers gemessen werden. Ein Nachteil dieser Vorgehensweise besteht darin, dass die benötigte hohe Taktfrequenz zu einer sehr hohen Leistungsaufnahme führt bzw. dass die Umsetzung eines geeigneten Zählers für diese hohen Frequenzen unter Umständen nicht zur Verfügung steht. Diese Vorgehensweise wird beispielsweise in der DE 2 030 105 oder auch in der DE 2 042 163 angewandt.
Bei einem weiteren konventionellen Verfahren wird zunächst ein analoges Signal erzeugt, welches die Phaseninformation enthält. Anschließend wird mit einer digitalen Logik oder einem Analog-zu-Digital- Wandler das analoge Signal in ein digitales Signal umgewandelt. Durch die Verwendung von analogen Signalen wird das Resultat jedoch in erheblichem Umfang äußeren Einflüssen ausgesetzt sein. Das Resultat ist daher störanfälliger als bei einer reinen Digitalverarbeitung. Ein Beispiel für diese Signalverarbeitung ist in der US 2007/296396 beschrieben.
Es ist ebenfalls möglich, die Phasenverschiebung im Frequenzbereich zu ermitteln, wozu die Signale zunächst Fourier-transformiert werden. Hierzu können zum Beispiel FFT-Elemente genutzt werden (FFT=Fast-Fouri erTransformation). Dies macht die Umsetzung allerding deutlich komplexer als bei anderen Messverfahren. Außerdem müssen die Signale mit einer hohen zeitlichen Auflösung erfasst werden, um eine ausreichende Genauigkeit zu erhalten. Ein Beispiel für diese Vorgehensweise ist in der EP o 791 807 beschrieben.
Bei einem weiteren konventionellen Verfahren wird ein langsameres Taktsignal zur Abtastung genutzt, wobei vier Zähler eingesetzt werden, um die vier möglichen Zustände der beiden abgetasteten Signale in ihrer Länge zu bestimmen (zu zählen). Anschließend wird daraus die Phasenverschiebung ermittelt. Dies hat jedoch den Nachteil, dass ein höherer Logikaufwand erforderlich ist, was wiederum zu einem höheren Flächenbedarf auf der entsprechenden Schaltungsanordnung führt. Ein weiterer Nachteil besteht darin, dass die Auflösung und die Abtastrate nur über die Dauer der Messung verbessert werden können.
Daher besteht ein Bedarf nach weiteren Schaltungsanordnungen, die einen Versatz von zwei digitalen Signalflanken hoher Frequenz ermittelt und zumindest einige der oben genannten Nachteile überwindet.
Zusammenfassung
Zumindest ein Teil der obengenannten Probleme wird durch eine Schaltungsanordnung nach Anspruch 1 und ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken nach Anspruch 12 gelöst.
Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal, das eine Signalfrequenz aufweist. Die Schaltungsanordnung um- fasst: eine Einsteileinrichtung, eine Abtasteinrichtung, eine Detektiereinrichtung und eine Ermittlungseinrichtung. Die Einsteileinrichtung dient zum Einstellen oder zum Veranlassen des Einstellens einer Abtastfrequenz eines Abtastsignals, wobei die Abtastfrequenz kleiner ist als die Signalfrequenz. Die Abtasteinrichtung dient zum Abtasten des zumindest einen digitalen Signals mit der Abtast- frequenz und zum Erzeugen von zumindest einem Ausgangssignal. Die Detektie- reinrichtung dient zum Detektieren von zumindest zwei Flanken des zumindest einen Ausgangssignals. Die Ermittlungseinrichtung dient zum Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.
Der Begriff Versatz soll breit ausgelegt werden und jede Form von zeitlicher Separation zwischen Signalflanken (steigende und/oder fallende) umfassen. Daher kann der Versatz auch eine Signal- oder Einschaltdauer (Duty-Cycle) sein, d.h. eine Länge eines Signalwertes anzeigen.
Optional ist die Einsteileinrichtung ausgebildet, um die Abtastfrequenz derart zu wählen, dass das Verhältnis zwischen Abtastfrequenz und Signalfrequenz rational ist (eine rationale Zahl darstellt). Beispielsweise ist das Verhältnis der Signalfrequenz zur Abtastfrequenz gegeben durch: M (N+i)/N oder (M N+i)/N, wobei M und N ganzzahlig sind. Der Unterschied zwischen den beiden Gleichungen besteht darin, dass sich bei der Formel M(N+i)/N für M>i die Auflösung reduziert, während sie bei der Formel (MN+i)/N konstant bleibt. Die Zahl N definiert beispielsweise die Auflösung (N-te Teil einer Periode kann maximal aufgelöst werden) und M ist ein Faktor zur Anpassung der Abtastrate.
Optional umfasst das zumindest eine digitale Signal zwei Signale mit gleicher Signalfrequenz und die zumindest zwei Flanken umfassen eine erste Flanke des ersten digitalen Signals und eine zweite Flanke des zweiten digitalen Signals. So können z. B. die erste Flanke und die zweite Flanke jeweils eine fallende Flanke oder jeweils eine steigende Flanke sein, oder die erste Flanke ist steigend und die zweite Flanke ist fallend. Der Begriff„gleich" soll nicht zwingend eine mathematische Identität bedeuten. Vielmehr sollen die Begriffe bis auf einen Toleranzbereich gleich sein (z.B. +/- 1 % oder +/- 5% oder +/- 10%), der durch einen Jitter verursacht sein kann.
Optional ist das zumindest eine digitale Signal (nur) ein Signal und die zumindest zwei Flanken umfassen eine ansteigende Flanke und eine fallende Flanke des einen Signals und die Ermittlungseinrichtung ist ausgebildet, um eine Länge eines Arbeitszyklus (duty cycle) zu bestimmen. Der Arbeitszyklus ist zum Beispiel die Zeitdauer zwischen zwei aufeinanderfolgenden Flanken. Die fallende bzw. steigende Flanke können beispielsweise aufeinanderfolgende Flanken sein, müssen es aber nicht. Wenn die Periodendauer bekannt ist, kann beispielsweise auch eine spätere fallende Flanke genutzt werden, um den Arbeitszyklus zu bestimmen.
Optional umfasst die Ermittlungseinrichtung einen Zähler und/oder eine Zähleinrichtung, um Zählerwerte mit einer Taktung des Abtastsignals bereitzustellen. Die Taktung gibt zum Bespiel das zeitliche Inkrement an, mit dem die Zeit gemessen wird bzw. die Zeitabstände gezählt werden. Die Ermittlungseinrichtung kann außerdem ausgebildet sein, um den Zähler zurückzusetzen, wenn eine erste Flanke der zumindest zwei Flanken ermittelt wurde, so dass der Versatz aus einem Zählwert zum Zeitpunkt der zweiten Flanke bestimmbar ist.
Optional umfasst die Schaltungsanordnung eine Subtraktionsschaltung, die ausgebildet ist, um zu den Zeitpunkten der Bestimmung der ersten Flanke und der zweiten Flanke zugehörigen Zählerstände voneinander zu subtrahieren und daraus den Versatz zu bestimmen.
Optional umfasst die Detektiereinrichtung ein Filter, um in dem zumindest einen Ausgangssignal einen hochfrequenten Anteil im Ausgangssignal herauszufil- tern. Beispielsweise können Bereiche mit schnell aufeinander folgenden Zu- standsänderungen (d.h. hochfrequente Anteile) herausgefiltert werden und stabile Zustände (mit einer bestimmten Anzahl von konstanten Werten) abgewartet werden.
Auch die Ermittlungseinrichtung kann optional ein Ausgangsfilter aufweisen, das ausgebildet ist, eine Tiefpassfilterung am Ausgangssignal durchzuführen.
Die vorliegende Erfindung bezieht sich auch auf eine Vorrichtung zum Ermitteln von Signallaufzeiten von digitalen Signalen entlang unterschiedlicher Signalpfa- de in einer Recheneinheit, die mit einem Arbeitstakt getaktet ist. Die Vorrichtung umfasst: eine Schaltungsanordnung, wie sie zuvor beschrieben wurde, wobei der Arbeitstakt die Abtastfrequenz der Schaltungsanordnung bestimmt oder ist. Die Vorrichtung umfasst weiter eine Verarbeitungseinheit (oder Recheneinheit) zum Ermitteln der Signallaufzeit aus dem ermittelten Versatz. Diese Vorrichtung kann beispielsweise Signallaufzeiten von Digitalsignalen ermitteln (z.B. in einer Datenverarbeitungseinheit oder Computer), wobei der Takt gleich dem Takt in dem Computer sein kann.
Die vorliegende Erfindung bezieht sich auch auf ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal, das eine Signalfrequenz aufweist. Das Verfahren umfasst die Schritte:
- Einstellen einer Abtastfrequenz eines Abtastsignals, wobei die Abtastfrequenz kleiner ist als die Signalfrequenz;
- Abtasten des zumindest einen digitalen Signals mit der Abtastfrequenz und Erzeugen von zumindest einem Ausgangssignal;
- Detektieren von zumindest zwei Flanken des zumindest einen Ausgangssignals; und
- Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.
Ausführungsbeispiele der vorliegenden Erfindung ermöglichen die folgenden Vorteile:
- Die Messung erfolgt rein digital und kann aus einer Standardzellbibliothek erzeugt werden. Dies ermöglicht eine einfache Implementierung und einen problemlosen Transfer zwischen verschiedenen Halbleiterprozessen.
- Durch die Wahl einfacher Designparameter können sowohl die Auflösung als auch die Sample-Rate den Anforderungen entsprechend eingestellt werden. - Sie können insbesondere für Phasendetektoren in DLL-Schaltungen eingesetzt werden und erlauben eine absolute Phasenmessung, um eine Verzögerungsleitung auf eine beliebige Phasenverschiebung zu regeln (nicht nur auf i8o° bzw. 3600, wie in üblichen Implementierungen).
- Ebenso ist es möglich, Messungen und Kompensationen von Phasendifferenzen an sogenannten Source-synchronen I/O-Verbindungen durchzuführen, wie sie zum Beispiel bei dem Phase-Training bei (G)DDRX- Standards genutzt werden.
- Insgesamt benötigt die Schaltungsanordnung nach Ausführungsbeispielen einen deutlich geringeren Flächenbedarf als dies bei konventionellen Schaltungen erforderlich ist.
- Ein besonderer Vorteil besteht darin, dass der Energiebedarf der Schaltungsanordnung gering ist und außerdem eine hohe Robustheit durch einen Verzicht auf analoge Elemente erreicht wird. Daher sind Ausführungsbeispiele insbesondere für Hochgeschwindigkeits- und Niederener- giespeicherkontroller oder Hochgeschwindigkeits- und Niederenergiespeicher interessant.
Aufgrund der genannten Vorteile können Ausführungsbeispiele insbesondere für Sender/Empfänger an Multigigabitschnittstellen und für das Taktmanagement von sogenannten IP-Cores (wie zum Beispiel DLL) genutzt werden.
Kurzbeschreibung der Figuren
Die Ausführungsbeispiele der vorliegenden Erfindung werden besser verstanden anhand der folgenden detaillierten Beschreibung und den beiliegenden Zeichnungen der unterschiedlichen Ausführungsbeispiele, die jedoch nicht so verstanden werden sollten, dass sie die Offenbarung auf die spezifischen Ausführungsformen einschränkt, sondern lediglich der Erklärung und dem Verständnis dienen.
Fig. 1 zeigt eine Schaltungsanordnung zum Ermitteln eines Versatzes zwischen zwei Signalflanken von digitalen Signalen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 2 zeigt weitere Details einer solchen Schaltungsanordnung gemäß weiterer Ausführungsbeispiele.
Fig. 3. zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung, bei dem keine Subtraktionsschaltung vorhanden ist.
Fig. 4 zeigt beispielhafte Signalverläufe aus der Schaltungsanordnung aus der Fig. 2.
Fig. 5 zeigt ein Ausführungsbeispiel für eine Detektiereinrichtung mit einem variablen Filter.
Fig. 6 veranschaulicht eine Detektion von Flanken bei Jitter-behafteten Signalverläufen.
Fig. 7 zeigt ein Ausführungsbeispiel der Detektiereinrichtung für eine Detektion von Übergängen innerhalb eines Signals.
Fig. 8 zeigt ein beispielhaftes Systemdiagramm zur Messung eines digitalen Duty-Cycles.
Fig. 9 zeigt ein Flussdiagramm für ein Verfahren zum Ermitteln eines Versatzes von Signalflanken gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Detaillierte Beschreibung
Fig. 1 zeigt ein Ausführungsbeispiel für eine Schaltungsanordnung, die geeignet ist zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal A, B mit einer Signalfrequenz f. Die Schaltungsanordnung umfasst: eine Einsteileinrichtung 110 zum Einstellen oder zum Veranlassen des Einstellens einer Abtastfrequenz fabtast eines Abtastsignals, wobei die Abtastfrequenz fabtast kleiner ist als die Signalfrequenz f. Die Schaltungsanordnung umfasst außerdem eine Abtasteinrichtung 120 zum Abtasten des zumindest einen digitalen Signals A,B mit der Abtastfrequenz fabtast und zum Erzeugen von zumindest einem Ausgangssignal Ai, Bi, eine Detektiereinrichtung 130 zum Detek- tieren von zumindest zwei Flanken des zumindest einen Ausgangssignals Ai, Bi und zum Bereitstellen zugehöriger Detektionssignale A2, B2. Schließlich umfasst die Schaltungsanordnung eine Ermittlungseinrichtung 140 zum Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.
Ausführungsbeispiele nutzen vorteilhafterweise eine rein digitale Schaltung, wobei die resultierende Phasenverschiebung als ein beispielhaftes digitales Wort ausgegeben werden kann, welches den relativen Phasenwinkel oder die Länge des Arbeitszyklus angibt. Für diese Messung wird wie gesagt ein Abtastsignal genutzt, dessen Frequenz fabtast niedriger ist als die der zu messenden Signale A,B (fabtast<f). Die beiden Frequenzen können dabei aber in einem festen (rationalen) Verhältnis zueinander stehen. Dieses Verhältnis legt sowohl die Auflösung als auch die Abtastrate (Sample-Rate) der Messwerte fest. Mit dem Abtastsignal wird ein Zähler betrieben, der kontinuierlich Zählwerte durchläuft, deren Anzahl der Auflösung entsprechen.
Ausführungsbeispiele dieser Schaltungsanordnung können insbesondere für die folgenden Anwendungen genutzt werden (sollen aber nicht darauf beschränkt werden):
- Bestimmung der Phasenverschiebung zwischen zwei periodischen Taktsignalen gleicher Frequenz, und
- Bestimmung der Länge eines Arbeitszyklus oder der Einschaltdauer (duty-cycles).
Ausführungsbeispiele lösen daher die obengenannten technischen Aufgaben dadurch, dass die/das zu vermessenden Taktsignal(e) mit einem dritten Taktsignal mit niedrigerer Frequenz abgetastet werden/wird. Die Frequenz des Abtast-Taktsignals kann derart gewählt werden, dass die Dauer von N Taktzyklen dieses Signals genau der Dauer von M*(N+i) oder von (M*N+i) Taktzyklen der zu vermessenden Taktsignale entspricht, wobei M eine beliebige ganze Zahl > o ist. Außerdem kann mit dem Abtasttaktsignal ein Zähler mit N Zuständen betrieben werden. Immer wenn eines der beiden abgetasteten Signale seinen Wert von„o" zu„1" ändert, wird der aktuelle Wert des Zählers in ein entsprechendes Register übertragen. Die Differenz dieser beiden Werte ergibt somit die Phasenverschiebung der zu vermessenden Signale mit einer Auflösung von i/N*36o°.
Fig. 2 zeigt beispielhaft ein Ausführungsbeispiel für die Schaltungsanordnung, die dieses Messprinzip umsetzt. Die Schaltungsanordnung umfasst die Abtasteinrichtung 120, die Detektiereinrichtung 130, die Ermittlungseinrichtung 140, eine Subtraktionsschaltung 145 und eine Filterschaltung 146. Die Abtasteinrichtung 120 erhält die zwei zu vermessenden Signale: Signal A und Signal B. Außerdem erhält die Abtasteinrichtung 120 ein Abtastsignal mit einer Abtastfrequenz fabtast, die durch die Einsteileinrichtung (nicht gezeigt in der Fig. 2) entsprechend eingestellt wird.
Diese Abtastfrequenz fabtast wird genutzt, um das Signal A und das Signal B abzutasten. Dazu können beispielhaft, wie in der Fig. 2 gezeigt, ein erstes und ein zweites Abtastelement 121, 122 (z.B. D-Flipflop-Schaltungen) genutzt werden. Die Abtasteinrichtung 120 erzeugt somit ein erstes Ausgangssignal Ai (abgetastete Signal A) und ein zweites Ausgangssignal Bi (abgetastete Signal B), welches an die Detektiereinrichtung 130 ausgegeben wird. Ein möglicher Signalverlauf wird beispielhaft mit der Fig. 4 weiter unten erläutert werden.
Die Detektiereinrichtung 130 umfasst ein erstes Detektorelement 131 und ein zweites Detektorelement 132. Sowohl das erste Detektorelement 131 als auch das zweite Detektorelement 132 werden mit dem Abtastsignal getaktet und erzeugen ein erstes Detektionssignal A2 und ein zweites Detektionssignal B2, wobei die Detektionssignale A2, B2 die zu detektierenden Flanken anzeigen und an die Ermittlungseinrichtung 140 ausgegeben werden.
Die Ermittlungseinrichtung 140 umfasst eine erste Zähleinrichtung 141, eine zweite Zähleinrichtung 142 und einen Zähler 143. Die Zähleinrichtungen 141, 142 sind beispielsweise durch ein erstes D-Flipflop-Element und ein zweites D- Flipflop-Element gebildet und werden durch das Abtastsignal getaktet. Der Zähler 143 gibt fortlaufende Zählwerte als Zeitbasis aus.
Die erste Zähleinrichtung 141 ist ausgebildet, um das erste Detektionssignal A2 mit den Zählwerten des Zählers 143 zu kombinieren und einen zu dem ersten Detektionssignal A2 zugehörigen ersten Zählerstand A3 auszugeben. Die zweite Zähleinrichtung 142 ist ausgebildet, um das zweite Detektionssignal B2 mit den Zählwerten des Zählers 143 zu kombinieren und einen zu dem zweiten Detektionssignal B2 zugehörigen zweiten Zählerstand B3 auszugeben.
Der erste Zäherstand A3 und der zweite Zählerstand B3 werden von der Ermittlungsschaltung 140 an die Subtraktionsschaltung 145 ausgegeben. Die Subtraktionsschaltung 145 umfasst ein Subtraktionselement 145a, welches die Differenz zwischen dem ersten Zählerstand A3 und dem zweiten Zählerstand B3 ermittelt und das Ergebnis an die Filterschaltung 146 ausgibt.
Die Filterschaltung 146 umfasst ein Erfassungselement 147 (z.B. einen weiteren D-Flipflop), welcher das Differenzsignal von der Subtraktionsschaltung 145 er- fasst und mit einem vom Zähler 143 generierten Taktsignal (z.B. dem MSB (most significant bit) vom Zählwert), dessen Frequenz (Samplefrequenz fSamPie) niedriger ist als fabtast) getaktet wird, um den Wert der Differenz zu ermitteln (abzutasten). Das Ergebnis wird an ein Filterelement 148 ausgegeben, das ausgebildet ist, um eine Tiefpassfilterung auszuführen, um so eine Streuung der Messwerte (z.B. aufgrund von Jitter-behafteten Signalen) zu verringern. Im einfachsten Fall kann das Filterelement 148 einen Mittelwert für die ermittelte Phasendifferenz ermitteln und das Ergebnis als Phase ausgeben.
In dem gezeigten Ausführungsbeispiel operieren die Schaltungselemente, die links von der Linie M angeordnet sind, mit der schnellen Abtastfrequenz fabtast und die Elemente, die rechts von der Linie M angeordnet sind, mit der langsa- meren Samplefrequenz fSamPie.
Die beispielhafte Schaltungsanordnung führt somit die folgenden Schritte aus:
1. Die zu vermessenden Signale werden mit dem Abtastsignal abgetastet (durch Abtasteinrichtung 120).
2. Die Übergänge:„o" zu„1" oder die Übergänge von„1" zu„o" der abgetasteten Signale werden detektiert (durch Detektiereinrichtung 130).
3. Optional kann eine Filterung der detektierten Signale vorgesehen sein, um eine falsche Detektion beispielsweise aufgrund von Jitter- behafteten Signale zu vermeiden (durch Detektiereinrichtung 130);
4. Die Werte des Zählers werden zum Zeitpunkt der detektierten Übergänge in separaten Registern (Zähleinrichtungen 141, 142) für die beiden zu vermessenden Signale gespeichert (durch Ermittlungseinrichtung 140).
5. Die beiden gespeicherten Werte (Zählerstände A3, B3) können subtrahiert werden (durch Subtraktionseinrichtung 145).
6. Optional kann eine Tiefpassfilterung für die Ergebnisse vorgesehen sein, um die Streuung der Messwerte aufgrund der Jitter-behafteten Signale zu verringern (durch Filtereinrichtung 146).
Fig. 3 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung, bei dem keine Subtraktionsschaltung 145 (siehe Fig. 2) erforderlich ist. Die Abtasteinrichtung 120 und die Detektiereinrichtung 130 sind in gleicher Weise ausgebildet, wie in der Fig. 2. Jedoch wird das erste Detektionssignal A2 und das zweite Detektionssignal B2 bei dem Ausführungsbeispiel der Fig. 3 unterschiedlich behandelt. Das zweite Detektionssignal B2 wird als ein Reset-Signal für den Zähler 143 genutzt, um den Zählwert Nbit ansprechend auf das zweite Detektionssignal B2 bzw. auf die Flanke im zweiten Detektionssignal B2 zurückzusetzen (der Zähler fängt von neuem an zu zählen). Das erste Detektionssignal A2 wird zusammen mit dem zurückgesetzten Zählwert Nbit in die erste Zähleinrichtung 141 eingegeben, die somit einen relativen Zählerstand A3 ermittelt. Dieser relati- ve Zählerstand A3 gibt einen Zählerwert relativ zu der detektierten Flanke im zweiten Detektionssignal B2 an und wird als Ergebnis an die Filterschaltung 146 ausgegeben, die in der gleichen Weise arbeitet, wie in der Fig. 2 beschrieben.
Es versteht sich, dass ebenfalls das erste Detektionssignal A2 zum Zurücksetzen genutzt werden kann, um mit dem relativen Zählwert Nut den Zählerstand B3 für das zweite Detektionssignal B2 zu ermitteln.
Das Ausführungsbeispiel der Fig. 3 braucht daher nur eine Zähleinrichtung 141, da der Zähler 143 durch eines der beiden Detektionssignale A2, B2 zurückgesetzt wird. Die Schrittfolge zur Ermittlung der Phasendifferenz sieht daher wie folgt aus:
1. Abtasten der zu vermessenden Signale A, B mit dem Abtastsignal (durch Abtasteinrichtung 120);
2. Detektion der Übergänge„o" nach„1" oder„1" nach„o" der abgetasteten Signale (durch Detektiereinrichtung 130)
3. Optionale Filterung der detektierten Signale, um eine falsche Detektion aufgrund von Jitter-behafteten Signalen zu vermeiden (durch Detektiereinrichtung 130);
4. Zurücksetzen des Zählers 142 durch eines der beiden abgetasteten Signale (in der Fig. 3 das zweite abgetastete Signal B2) und Speichern des Zählwertes durch das andere abgetastete Signal (durch Ermittlungseinrichtung 140);
5. Optionale Tiefpassfilterung des Ergebnisses, um die Streuung der Messwerte aufgrund der Jitter-behafteten Signale zu verringern (durch Filtereinrichtung 146).
Die Schaltungsanordnungen der Fig. 2 und Fig. 3 zeigen nicht die Einsteileinrichtung 110, die die Abtastfrequenz fabtast des Abtastsignals auf einen gewünschten Wert einstellt. Die Abtastfrequenz fabtast kann beispielsweise von der Auflösung bei der Versatzermittlung abhängen, wobei die Auflösung über eine ganze Zahl N die Stufen zwischen o° und 3600 Phasenverschiebung angibt: ( LSB = 36o°/N. Wenn außerdem ein positiver ganzzahliger Teilerwert M zur Anpassung der Abtastrate definiert wird, dann kann die Einsteileinrichtung 110 die Abtast- frequenz fabtast auf den folgenden Wert einstellen: fabtast = Ν/[(Ν+1)·Μ] · f Oder fabtast = Ν/(Μ·Ν+ι) f (1) wobei f die Frequenz des zu vermessenden Signals A, B ist.
Hierbei ist es von Vorteil, wenn die Zahl N eine Potenz von 2 ist: d.h. N = 2X, wobei x=o, 1, 2, ... beliebig ganzzahlig ist. Auf diese Weise kann die Logik so einfach wie möglich gestaltet werden. Bei vorgegebener Frequenz f der zu vermessenden Signale A, B wird durch die Wahl des Teilerwertes M (>i) der Energiebedarf der Schaltung verringert, wobei jedoch eine verringerte Sample-Rate das Resultat ist (bei gleichbleibender Auflösung).
Die Sample-Rate berechnet sich aus der gewählten Abtastfrequenz fabtast und der Auflösung N derart, dass:
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Im Gegensatz zu den konventionellen Verfahren können somit sowohl die Auflösung als auch die Abtastrate durch freigewählte Frequenzen des Abtastsignals festgelegt werden.
Fig. 4 zeigt beispielhaft mögliche Signalverläufe für das Ausführungsbeispiel aus der Fig. 2 für die Werte: N = 8, M =1.
Zwischen dem Signal A und dem Signal B besteht eine beispielhafte Phasenverschiebung von 2250, wobei die absolute Phase derart gewählt wurde, dass das Signal A dem Wert φ = o° entspricht. Das Abtastsignal unterscheidet sich bei diesem Beispiel (N=8, M=i) um eine Periode auf acht Perioden des Signals A. Die Abtastung des Signals A führt zu dem abgetasteten Signal Ai (erste Ausgangssignal), welches einen Wert„1" aufweist, solange sowohl das Signal A als auch das Abtastsignal einen Wert von„i"aufweist. Ein Wert„o" wird erzeugt, wenn das Signal A einen Wert von„o" zu den Zeitpunkten der Abtastung to, ti, t2, ... aufweist. Ähnlich wird das Signal B abgetastet. Die Abtastung erfolgt wiederum zu den Zeiten to, ti, t2, tß, t4, t5 wobei das Signal B verglichen wird mit dem Abtastsignal und solange das Signal B zu den Abtastzeitpunkten einen Wert„1" aufweist, hat das abgetastete Signal Bi (zweite Ausgangssignal) einen Wert„1" und wenn das Signal B einen Wert von„o" aufweist, hat das abgetastete Signal Bi ebenfalls einen Wert von„o".
Die Signale B2 und A2 sind die Detektionssignale, die sich nach einer Änderung der Flanke in den abgetasteten Signalen Ai und Bi ergeben, wobei die Detektionssignale A2, B2 eine zeitliche Verzögerung aufweisen und nicht sofort die Flanke detektieren. Der Zähler definiert die Zählwerte o, 1, 2, 3, 4, 5 usw. und zählt somit die Zeitinkremente. Die Signale A3, B3 sind Zählerstände (z.B. als ein digitales Wort), die die Zeitpunkte anzeigen, an denen die Detektionssignale A2 und B2 eine Flanke detektiert haben. Aus der Differenz der Zählerstände A3 und B3 kann die Phase zwischen den beiden Signalen A und B ermittelt werden (durch die gezeigte Subtraktionsschaltung 145 in der Fig. 2).
Fig. 5 zeigt ein Ausführungsbeispiel für die Detekiereinrichtung 130, die es erlaubt, die Detektion der Übergänge„o" zu„1" (bzw. umgekehrt) derart zu filtern, dass der Einfluss von Jitter verringert wird. In dem gezeigten Ausführungsbeispiel werden nur Übergänge detektiert, bei denen auf eine„o" zwei oder mehrere „1" folgen. Die gezeigte Detektiereinrichtung 130 erhält dazu die Ausgangssignale A1/B1, wie es beispielsweise in der Fig. 3 oder Fig. 2 gezeigt sind und außerdem das Abtastsignal. Die Detekiereinrichtung 130 umfasst eine Vielzahl (z.B. eine Anzahl K) von Detektorblöcken 135, die jeweils ein beispielhaftes D- Flipflop-Element 135a als Erfassungselement aufweisen, welches durch das Abtastsignal getaktet ist und ein Ausgabesignal an ein invertierendes D-Flipflop- Element 136 ausgibt.
Außerdem umfasst die beispielhafte Detektiereinrichtung 130 ein logisches UND-Gatter 137, welches die Ausgabe des D-Flipflop-Elementes 135a und die Ausgabe des invertierenden D-Flipflops 136 miteinander kombiniert und darauf basierend, das Detektionssignal A2/B2 ausgibt. Sowohl das D-Flipflop-Element 135a als auch das invertierende D-Flipflop-Element 136 werden durch das Abtastsignal getaktet.
Mit der Anzahl der Detektorblöcke 135 kann eingestellt werden, wie viele„1"- Zustände nacheinander folgen müssen, so dass das Detektionssignal A2/B2 einen Wert„1" ausgibt. In dem einfachsten Fall, wenn nur ein Block 135 vorgesehen ist, wird ein Detektionssignal A2/B2 dann erzeugt, wenn zwei aufeinanderfolgende„i"-Zustände als Ausgangssignale A1/B1 eingegeben werden. Dieser Fall ist beispielsweise in der Fig. 4 gezeigt, wo das Detektionssignal A2 erst einen Zustand„1" einnimmt, nachdem das erste Ausgangssignal Ai zwei aufeinanderfolgende„i"-Zustände angenommen hat. Gleiches trifft zu für das zweite Detektionssignal B2, welches erst einen„i"-Zustand annimmt, wenn das zweite Ausgangssignal Bi zwei aufeinanderfolgende„i"-Zustände eingenommen hat.
Es versteht sich, dass durch weitere D-Flipflop-Elemente 135a (d.h. K = 2, 3, ...) , die Anzahl der„i"-Zustände variabel eingestellt werden kann. Das UND-Gatter 137 stellt dabei sicher, dass zwischenzeitlich kein„o"-Zustand (der z.B. durch Jitter verursacht sein kann) eingenommen wird und eine bestimmte Anzahl (>i) von„i"-Zuständen (gegeben durch die Anzahl der D-Flipflop-Elemente 135a) aufeinanderfolgen .
Fig. 6 veranschaulicht die Auswirkungen von Jitter auf die Detektion der beispielhaften„o" nach„i"-Übergänge der abgetasteten Signale A, B anhand von beispielhaften Signalverläufen.
In der Fig. 6 oben ist zunächst das Abtastsignal gezeigt, welches jedoch nicht zu den festen Zeitpunkten to, ti, t2, ... von den„o"-Zuständen auf die„i"-Zustände springt, sondern (beispielsweise aufgrund von thermischen Fluktuationen) statistisch verteilt um diese Zeitpunkte to, ti, t2 herum Übergänge ausführt. Ebenso ist das zu messende Signal A Jitter-behaftet, so dass auch hier die Übergänge nicht zu einem festen Zeitpunkt erfolgen, sondern eine statistische Verteilung der Übergänge vorliegt. Außerdem sind in der Fig. 6 das erste Ausgangssignal Ai zu dem ersten Signal A gezeigt und das erste Detektionssignal A2, welches durch die Detektiereinrichtung 130 erzeugt wird.
Aufgrund des Jitters in dem Abtastsignal oder dem Signal A kommt es dazu, dass zum Zeitpunkt ti, das erste Ausgangssignal Ai (abgetastetes Signal) von dem„i"-Zustand auf den„o"-Zustand springt. Dies ist eine Folge des Jitters, wie es durch einen Vergleich mit der Fig. 4 ersichtlich ist. In der Fig. 4 war kein Jit- ter vorhanden, so dass zum Zeitpunkt ti das abgetastete Signal Ai auf dem Wert „1" bleibt. Zum Zeitpunkt t2 wird in der Fig. 6 der Übergang von dem„o"- Zustand auf den Zustand„1" ausgeführt. Dieser Zustand entspricht dem in der Fig. 4 gezeigten Jitter-freien Signalverlauf.
Ein ähnlich Jitter-behafteter Übergang erfolgt zum Zeitpunkt t5. Durch einen Vergleich mit der Fig. 4 zeigt sich, dass zum Zeitpunkt t5 in einem Jitter-freien Zustand das abgetastete Signal einen Wert„o" hätte. Infolge des Jitters, wie er in der Fig. 6 gezeigt ist, kommt es jedoch zum Zeitpunkt t5 zu einem Übergang von „o" nach„1". Dieser„i"-Zustand wird zum Zeitpunkt t6 wieder rückgängig gemacht und es wird der„o"-Zustand erreicht, wie er ebenfalls in der Fig. 4 gezeigt ist.
Wenn durch die Detektiereinrichtung 130 ein Filter genutzt wird, wie er in der Fig. 5 dargestellt ist, wird ein Detektionssignal erst dann ausgegeben, wenn eine vorgegebene Anzahl von„i"-Zuständen oder„o"-Zuständen vorliegen. In diesem Fall führt der Jitter-behaftete Übergang zu dem„o"-Zustand zum Zeitpunkt ti und nicht zur Ausgabe eines Detektionssignals A2 (anders als in Fig. 4). Stattdessen wird erst zum Zeitpunkt t4 das Detektionssignal A2 ausgegeben, da zwi- schen dem Zeitpunkt t2 und t4 zwei aufeinanderfolgende„i"-Zustände vorliegen, die aufgrund des UND-Gatters 137 (siehe Fig. 5) zu einem positiven Detek- tionssignal A2 führen.
Somit führt das optionale Filter aus der Fig. 5 dazu, dass doppelte Flanken zur Zeit ti bzw. unerwünschte Flanken zur Zeit t5 unberücksichtigt bleiben und nur solche Signale zur Detektion genutzt werden, die stabile Übergänge zeigen.
Für manche Anwendungsfälle ist es sinnvoll, die Sample-Rate zu erhöhen. Bei weiteren Ausführungsbeispielen kann dies wie folgt geschehen:
A. Eine Möglichkeit besteht darin, die Detektion sowohl des Übergangs zwischen einem„o"-Zustand zu einem„i"-Zustand als auch Übergänge zwischen einem„i"-Zustand zu einem„o"-Zustand zu erfassen. Diese Übergänge sollten, unter der Annahme, dass die zu vermessenden Signale eine Duty-Cycle von 50% aufweisen, genau 1800 zueinander phasenverschoben sein. Dadurch kann eine Verdopplung der erzeugten Messwerte erreicht werden; vgl. Gleichung (2):
Figure imgf000021_0001
2 · fabtast /N (3)
B. Eine weitere Möglichkeit besteht darin, die Abtastung weiterer Signale, die eine feste Phasenbeziehung zu den zu vermessenden Signalen A, B haben, vorzunehmen. Beispielsweise kann eines der Signale von einem Multiphasengenerator erzeugt werden. Dies kann z.B. mit einer festen Verzögerung von o°, 900, 1800 oder 2700 an den Ausgängen erfolgen. Die Sample-Rate erhöht sich dann entsprechend der Anzahl K der Phasen fsampleB - K · fabtast /N (4)
Bei beiden Vorgehensweisen werden die zusätzlich abgetasteten Zählerstände (Zählerwerte) entsprechend der bekannten Phasenbeziehung der jeweiligen Signale zu den zu vermessenden Signalen umgerechnet, d.h. die bekannten Phasenverschiebungen sind entsprechend zu berücksichtigen (i8o° bei der Möglichkeit A bzw. o°, 90°, i8o°, 2700 bei der Möglichkeit B).
Fig. 7 zeigt ein Ausführungsbeispiel für die Erhöhung der Sample-Rate durch die Möglichkeit A, wobei wiederum eine Detektiereinrichtung 130 gezeigt ist, in der das erste Ausgangssignale Ai bzw. das zweite Ausgangssignal Bi eingegeben werden. Außerdem werden in die gezeigte Detektiereinrichtung 130 die invertierten Werte für die Ausgangssignale Ai, Bi eingegeben. Dadurch wird es möglich, die Übergänge von„1" nach„o" in der gleichen Weise zu detektieren, wie die ursprünglich beschriebenen Übergänge von dem Zustand„o" nach dem Zustand„1" detektiert wurden.
Das erste Ausgangssignal Ai und das zweite Ausgangssignal Bi werden wie in der Fig. 4 beschrieben in einer D-Flipflop-Element 135a eingegeben, dessen Ausgangssignal wird anschließend zusammen mit dem invertierten Ausgangssignal des invertierenden D-Flipflop-Elements 136 in ein erstes UND-Gatter 137a eingegeben. Das erste UND-Gatter 137a erzeugt darauf basierend und in Abhängigkeit der Anzahl der D-Flipflop-Elemente 135a das Detektionssignal A2r/B2r, und zwar für die ansteigende Flanke (rising edge). Dies erfolgt in der gleichen Weise, wie in der Fig. 5 beschrieben.
Außerdem werden die invertierten Ausgangssignale A1/B1 zusammen mit den invertierten Ausgangssignalen der D-Flipflop-Schaltung 135a in ein zweites UND-Gatter 137b eingegeben, so dass das zweite UND-Gatter 137b ein Detektionssignal erzeugt (einen„1" Wert), wenn eine vorbestimmte Anzahl von verbleibenden„o"-Zuständen erreicht ist. Dementsprechend erzeugt das zweite UND- Gatter 137b ein Ausgangssignal A2/B2, welches sensitiv ist für die fallenden Übergänge, die stabil auf dem Zustand„o" bleiben.
Wie auch in der Fig. 5 beschrieben, können mehrere D-Flipflop-Elemente 135a nacheinander angeordnet sein, d.h. der Detektorblock 135 kann entsprechend fortgesetzt werden, so dass die gezeigte Detektiereinrichtung 130 ein Filter umsetzt, der erst dann Detektionssignale A2r/B2r (für steigende Flanken) und A2f/B2f (für fallende Flanken) erzeugt, wenn eine vorbestimmte Anzahl (gegeben durch Anzahl K) von stabilen Zuständen („i"-Zustand oder„o"-Zustand) erreicht sind.
Weitere Ausführungsbeispiele beziehen sich ebenfalls auf die Erfassung der Länge eines Duty-Cycles oder einer Signaldauer (z.B. eines prozentualen Anteils des„i"-Zustandes an einer Gesamtperiode). In diesem Fall werden die detektier- ten Flanken nicht von unterschiedlichen Signalen erfasst, sondern beziehen sich auf ein Signal A, wobei der Abstand zwischen einem ansteigenden Übergang zu einem abfallenden Übergang gemessen wird. Es versteht sich, dass der fallende Übergang ebenfalls einem später folgenden Signalübergang von„1" nach„o" entsprechen kann und nicht zwingender Weise der folgende sein muss (z.B. wenn die Gesamtperioden konstant bleiben).
Fig. 8 zeigt ein Ausführungsbeispiel für eine solche Schaltungsanordnung, bei der jeweils der Übergang von einem„o"- zu einem„i"-Zustand und der Übergang von einem„1"- nach einem„o"-Zustand detektiert wird und die entsprechenden Zählerstände voneinander subtrahiert werden. Die Schaltungsanordnung der Fig. 8 umfasst somit eine Abtasteinrichtung 120, bei der nur ein Signal A eingegeben wird, welches mit dem Abtastsignal getaktet wird, um ein erstes Ausgangssignal Ai zu erzeugen. Die Abtasteinrichtung 120 gibt außerdem das invertierte Ausgangssignal aus.
Diese Ausgangssignale werden in die Detektiereinrichtung 130 eingegeben, die sowohl für das Ausgangssignal Ai als auch für das invertierte Ausgangssignal die Übergänge detektiert. Das entsprechende Detektorelement 131 wird wie in den anderen Ausführungsbeispielen durch das Abtastsignal getaktet. Das Detektorelement 131 detektiert in dem Ausgangssignal Ai die ansteigende und in dem invertierten Ausgangssignal die fallende Flanke und gibt das Ergebnis als erste Detektionssignale A2r für steigende Flanken und A2f für fallende Flanken aus.
Diese Detektionssignale werden in die Ermittlungseinrichtung 140 eingegeben. Die Ermittlungseinrichtung 140 ist in der gleichen Weise aufgebaut, wie die Ermittlungseinrichtung 140 aus der Fig. 2, wobei in diesem Ausführungsbeispiel die Eingangssignale sich auf ein Signal A beziehen und nicht auf die zwei Signale A,B, wie es in der Fig. 2 der Fall war.
Die nachfolgende Subtraktionseinrichtung 145 und die Filterschaltung 146 können wiederum in der gleichen Weise aufgebaut sein, wie es in der Fig. 2 beschrieben wurde, so dass eine wiederholte Beschreibung hier nicht erforderlich ist.
Fig. 9 zeigt ein Flussdiagramm für ein Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal, das eine Signalfrequenz aufweist, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das Verfahren umfasst die Schritte:
- Einstellen S110 einer Abtastfrequenz eines Abtastsignals, wobei die Abtastfrequenz kleiner ist als die Signalfrequenz;
- Abtasten S120 des zumindest einen digitalen Signals mit der Abtastfrequenz und Erzeugen von zumindest einem Ausgangssignal;
- Detektieren S130 von zumindest zwei Flanken des zumindest einen Ausgangssignals; und
- Ermitteln S140 des Versatzes zwischen den zumindest zwei detektierten Flanken.
Optional können alle zuvor beschrieben Funktionen der Schaltungsvorrichtung als weitere Verfahrensschritte ausgebildet sein. Insbesondere können die zu den Fig. 2 und Fig. 3 beschriebenen Schrittfolgen als weitere optional Verfahrensschritte implementiert sein. Die in der Beschreibung, den Ansprüchen und den Figuren offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.
Bezugszeichenliste
110 Einsteileinrichtung
120 Abtasteinrichtung
121, 122 Abtastelemente (z.B. D-Flipflop-Elemente)
130 Detektiereinrichtung
131, 132 Detektorelemente
135 Detektorblock
135a, 147 Erfassungselemente (z.B. D-Flipflop-Elemente)
136 invertierendes D-Flipflop-Element
137 UND-Gatter
140 Ermittlungseinrichtung
141, 142 Zähleinrichtungen (z.B. D-Flipflop-Elemente)
143 Zähler
148 Filterelement
A, B digitale Signale
f Signalfrequenz
fabtast Abtastfrequenz
Ai, Bi Ausgangssignale
A2,B2 Detektionssignale
A3,B3 Zählerstände

Claims

Ansprüche
Schaltungsanordnung zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal (A, B), das eine Signalfrequenz (f) aufweist, die Schaltungsanordnung umfasst: eine Einsteileinrichtung (110) zum Einstellen oder zum Veranlassen des Einstellens einer Abtastfrequenz (fabtast) eines Abtastsignals, wobei die Abtastfrequenz (fabtast) kleiner ist als die Signalfrequenz (f); eine Abtasteinrichtung (120) zum Abtasten des zumindest einen digitalen Signals mit der Abtastfrequenz und zum Erzeugen von zumindest einem Ausgangssignal (Ai, Bi); eine Detektiereinrichtung (130) zum Detektieren von zumindest zwei Flanken des zumindest einen Ausgangssignals (Ai, Bi) und zum Bereitstellen von zugehörigen Detektionssignalen (A2, B2); und eine Ermittlungseinrichtung (140) zum Ermitteln des Versatzes zwischen den zumindest zwei detektierten Flanken.
Schaltungsanordnung nach Anspruch 1, wobei die Einsteileinrichtung (110) ausgebildet ist, um die Abtastfrequenz derart zu wählen, dass das Verhältnis zwischen Abtastfrequenz (fabtast) und Signalfrequenz rational ist.
Schaltungsanordnung nach Anspruch 2, wobei das Verhältnis der Signalfrequenz (f) zur Abtastfrequenz (fabtast) gegeben ist durch:
Figure imgf000027_0001
wobei M und N ganzzahlig sind.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei das zumindest eine digitale Signal zwei digitale Signale (A, B) mit gleicher Signalfrequenz (f) umfasst und die zumindest zwei Flanken eine erste Flanke des ersten digitalen Signals (A) und eine zweite Flanke des zweiten digitalen Signals (B) umfasst.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei das zumindest eine digitale Signal ein Signal (A) ist und die zumindest zwei Flanken eine Anstiegsflanke und eine fallende Flanke umfasst und die Ermittlungseinrichtung (140) ausgebildet ist, um eine Länge eines Arbeitszyklus zu bestimmen.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei die Ermittlungseinrichtung (140) einen Zähler (143) und zumindest eine Zähleinrichtung (141, 142) umfasst, wobei der Zähler (143) Zählwerte mit einer Taktung des Abtastsignals bereitstellt und die Zähleinrichtung (141, 142) einen Zählerstand (A3, B3) basierend auf dem Detektionssignals (A2, B2) und den Zählwerten ermittelt.
Schaltungsanordnung nach Anspruch 6, wobei die Ermittlungseinrichtung (140) ausgebildet ist, um den Zähler (143) zurückzusetzen, wenn eine erste Flanke der zumindest zwei Flanken ermittelt wurde, so dass der Versatz aus einem Zählwert zum Zeitpunkt der zweiten Flanke bestimmbar ist.
Schaltungsanordnung nach Anspruch 6 oder Anspruch 7, die weiter eine Subtraktionsschaltung (145) umfasst, die ausgebildet ist, um die zu den Zeitpunkten der Bestimmung der ersten Flanke und der zweiten Flanke zugehörigen Zählerständen (A3, B3) voneinander zu subtrahieren und daraus den Versatz zu bestimmen.
Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei die Detektiereinrichtung (130) ein Filter aufweist, der ausgebildet ist, in dem zumindest einen Ausgangssignal (Ai, Bi) einen hochfrequenten Anteil im Ausgangssignal herauszufiltern. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei die Ermittlungseinrichtung (140) ein Ausgangsfilter (146) aufweist, das ausgebildet ist, eine Tiefpassfilterung am ermittelten Versatz durchzuführen.
Vorrichtung zum Ermitteln von Signallaufzeiten von digitalen Signalen (A, B) entlang unterschiedlicher Signalpfade in einer Recheneinheit, die mit einem Arbeitstakt getaktet ist, die Vorrichtung umfasst: eine Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei der Arbeitstakt die Abtastfrequenz (fabtast) der Schaltungsanordnung bestimmt; und eine Verarbeitungseinheit zum Ermitteln der Signallaufzeit aus dem ermittelten Versatz.
Verfahren zum Ermitteln eines Versatzes zwischen zwei Signalflanken von zumindest einem digitalen Signal (A, B), das eine Signalfrequenz (f) aufweist, das Verfahren umfasst die Schritte:
Einstellen (S110) einer Abtastfrequenz (fabtast) eines Abtastsignals, wobei die Abtastfrequenz (fabtast) kleiner ist als die Signalfrequenz (f);
Abtasten (S120) des zumindest einen digitalen Signals (A, B) mit der Abtastfrequenz (fabtast) und Erzeugen von zumindest einem Ausgangssignal (Ai, Bi);
Detektieren (S130) von zumindest zwei Flanken des zumindest einen Ausgangssignals (Ai, Bi); und
Ermitteln (S140) des Versatzes zwischen den zumindest zwei detektierten Flanken.
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2030105A1 (de) 1969-06-20 1971-01-21 International Standard Electric Corp , New York, NY (V St A ) Digitaler Phasenmesser
DE2042163A1 (de) 1969-09-03 1971-03-04 Carrol & Reed Ltd Verfahren und Schaltungsanordnung zur Bestimmung der Phasenverschiebung zwischen zwei von einer einzigen Quelle stammenden Signalen der gleichen Frequenz
EP0791807A2 (de) 1996-02-26 1997-08-27 Fuji Electric Co., Ltd. Vorrichtung zur Messung der Phasenverschiebung zwischen zwei Eingangssignalen
US5723989A (en) * 1993-11-18 1998-03-03 Robert Bosch Gmbh Phase-measurement device
DE10233596A1 (de) 2002-07-24 2004-02-12 Brühn, Xenia Verfahren und Gerät zur hochgenauen Phasen- und Laufzeitmessung durch Schwebungserzeugung mit digitalen Signalen
EP1701169A1 (de) * 2005-03-08 2006-09-13 Synthesys Research, Inc. Verfahren und Vorrichtung zur Messung des Tastverhältnisses
US20070296396A1 (en) 2004-10-01 2007-12-27 Matsushita Electric Industrial Co., Ltd. Phase Difference Measurement Circuit
US20090102514A1 (en) * 2007-10-17 2009-04-23 Lu-Yueh Hsu Duty cycle detecting circuit for pulse width modulation
US8618854B2 (en) * 2010-10-15 2013-12-31 Qualcomm Incorporated Adaptive clock switching to capture asynchronous data within a phase-to-digital converter

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3907781A1 (de) * 1989-03-10 1990-09-20 Battelle Institut E V Verfahren und vorrichtung zur digitalen phasenmessung
FR2661579A1 (fr) * 1990-04-27 1991-10-31 Trt Telecom Radio Electr Dispositif de mise en phase de signaux dans un systeme a doublement du conduit numerique.
DE10035967A1 (de) * 2000-07-24 2001-11-08 Siemens Ag Verfahren und Vorrichtung zum Bestimmen der Phasendifferenz

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2030105A1 (de) 1969-06-20 1971-01-21 International Standard Electric Corp , New York, NY (V St A ) Digitaler Phasenmesser
DE2042163A1 (de) 1969-09-03 1971-03-04 Carrol & Reed Ltd Verfahren und Schaltungsanordnung zur Bestimmung der Phasenverschiebung zwischen zwei von einer einzigen Quelle stammenden Signalen der gleichen Frequenz
US5723989A (en) * 1993-11-18 1998-03-03 Robert Bosch Gmbh Phase-measurement device
EP0791807A2 (de) 1996-02-26 1997-08-27 Fuji Electric Co., Ltd. Vorrichtung zur Messung der Phasenverschiebung zwischen zwei Eingangssignalen
DE10233596A1 (de) 2002-07-24 2004-02-12 Brühn, Xenia Verfahren und Gerät zur hochgenauen Phasen- und Laufzeitmessung durch Schwebungserzeugung mit digitalen Signalen
US20070296396A1 (en) 2004-10-01 2007-12-27 Matsushita Electric Industrial Co., Ltd. Phase Difference Measurement Circuit
EP1701169A1 (de) * 2005-03-08 2006-09-13 Synthesys Research, Inc. Verfahren und Vorrichtung zur Messung des Tastverhältnisses
US20090102514A1 (en) * 2007-10-17 2009-04-23 Lu-Yueh Hsu Duty cycle detecting circuit for pulse width modulation
US8618854B2 (en) * 2010-10-15 2013-12-31 Qualcomm Incorporated Adaptive clock switching to capture asynchronous data within a phase-to-digital converter

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