WO2018182169A1 - 발광소자 및 발광소자의 제조방법 - Google Patents

발광소자 및 발광소자의 제조방법 Download PDF

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WO2018182169A1
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semiconductor
light emitting
film
mask
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사카이시로
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서울바이오시스주식회사
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    • H01L2933/0033—Processes relating to semiconductor body packages

Definitions

  • the present invention relates to a light emitting device and a method of manufacturing the light emitting device.
  • LED Light Emitting Diode
  • LEDs have low power consumption and long lifespan. Therefore, the use of the LED in the luminaire can reduce the power consumption of the luminaire, and can further reduce the frequency of replacing the LED light source.
  • Patent Document 1 describes an LED in which an active layer 44 is disposed between an n-type semiconductor layer 43 and a p-type semiconductor layer 46.
  • this LED light is generated in the active layer 44 by giving a potential difference between the n-side electrode 47 connected to the n-type semiconductor layer 43 and the p-side electrode 48 connected to the p-type semiconductor layer 46. do. The generated light is emitted to the top.
  • Patent Document 1 Japanese Patent Publication No. 2015-15321
  • a light emitting device includes a first semiconductor of a first conductivity type, a second semiconductor of a second conductivity type formed on the first semiconductor and different from the first conductivity type, and the first semiconductor and the A semiconductor structure comprising an active layer interposed between a second semiconductor, a first electrode connected to the first semiconductor, a second electrode connected to the second semiconductor on top of the second semiconductor, the second semiconductor and the first It has a 1st film
  • the first film may be a film including a component of the second semiconductor.
  • the first film may be an oxide film.
  • the oxide layer may have a higher resistance than the second semiconductor, and the conductive path may be formed inside the oxide layer.
  • the second electrode may be surrounded by the oxide film.
  • the oxide film may include a first oxide film and a second oxide film, the thickness of the second oxide film may be greater than the thickness of the first oxide film, and the conductive path may be formed at least on the second oxide film.
  • the second oxide film may be surrounded by the first oxide film.
  • Grooves may be formed in the oxide film between the first oxide film and the second oxide film.
  • the groove may continuously surround the second oxide film along the circumference of the second oxide film.
  • the refractive index of the oxide film may have a value between the refractive index of the second semiconductor and the refractive index of air.
  • a method of manufacturing a light emitting device includes a first semiconductor of a first conductivity type, a second semiconductor of a second conductivity type different from the first conductivity type, which is located on the first semiconductor.
  • a semiconductor structure comprising an active layer interposed between a semiconductor and the second semiconductor, wherein a mask is formed to expose a first region of the second semiconductor, and the first semiconductor layer is oxidized by oxidizing the second semiconductor of the first region.
  • Form a light-transmitting second film in the second semiconductor in the second region covered with the mask remove the mask and electrically connect the second semiconductor over the second semiconductor in the second region.
  • a second electrode to be formed is formed, and a first electrode electrically connected to the first semiconductor is formed.
  • the second layer may be formed by chemical reaction of a portion of the second semiconductor.
  • the second layer may be formed by oxidizing a portion of the second semiconductor.
  • the first oxide film and the second film may be formed in the same process, respectively.
  • the electrical resistance in the thickness direction of the mask may be smaller than the electrical resistance in the thickness direction of the first oxide film.
  • the second layer may be formed with the mask covering the second semiconductor.
  • the second film may include a conductive path, and the second electrode and the second semiconductor may be connected through the conductive path.
  • the mask may have a protrusion formed along a circumference of the pattern of the mask.
  • the protrusion may be formed by heat treatment of the mask.
  • the mask is a resist, and the heat treatment may be a heat treatment of 160 or more.
  • the present invention it is possible to provide a light emitting device and a manufacturing method of the light emitting device which can obtain a high luminous efficiency in a simple manufacturing process.
  • FIG. 1 is a plan view showing the overall configuration of a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line A-A 'of FIG.
  • FIG 3 is a cross-sectional view illustrating a contact portion structure of a p-type semiconductor layer and a p-type electrode of a light emitting device according to an exemplary embodiment of the present invention.
  • FIG. 4 is a cross-sectional view illustrating a detailed layer structure of a light emitting device according to an embodiment of the present invention.
  • FIG. 5 is a plan view illustrating a process of forming a mask in a semiconductor structure in a method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a process of forming a mask in a semiconductor structure in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 7 is a plan view illustrating a process of forming an anodizing electrode and performing a heat treatment in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a process of forming an anodizing electrode and performing a heat treatment in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 9A is a view showing a result of measuring a cross-sectional shape before heat treatment of a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 9B is a view showing a result of measuring a cross-sectional shape after heat treatment of a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 10 is a plan view illustrating a process of forming an oxide film on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 11 is a cross-sectional view illustrating a process of forming an oxide film on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 12 is a view showing an example of a method of forming an oxide film on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 13 is an enlarged cross-sectional view illustrating a state in which an oxide film is formed on a p-type semiconductor layer exposed from a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 14 is an enlarged cross-sectional view illustrating a state in which an oxide film is formed on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 15 is a cross-sectional view illustrating a state in which an oxide film is formed on a p-type semiconductor layer in the method of manufacturing a light emitting device according to the embodiment of the present invention.
  • 16 is a plan view illustrating a process of removing a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 17 is a cross-sectional view illustrating a process of removing a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • FIG. 18 is a plan view illustrating a process of exposing an n-type semiconductor layer in a method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 19 is a cross-sectional view illustrating a process of exposing an n-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 20 is a plan view illustrating a measurement area of a surface shape of an oxide film formed on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 21 is a view showing a result of measuring the surface shape of an oxide film formed on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 22 is an optical micrograph showing a surface state after anodization of a light emitting device according to an embodiment of the present invention.
  • FIG. 23 is a view showing optical characteristics of an oxide film of a light emitting device according to an embodiment of the present invention.
  • 24 is a view showing the electrical characteristics and light emission characteristics of the light emitting device of the Examples and Comparative Examples of the present invention.
  • 25A is an optical micrograph showing the light emitting state of a light emitting device according to one embodiment of the present invention.
  • 25B is an optical micrograph showing the light emission states of one embodiment and a comparative example of the present invention.
  • 26 is a cross-sectional view showing a detailed layer structure of a light emitting device according to a modification of the embodiment of the present invention.
  • FIG. 27 is a cross-sectional view showing a detailed layer structure of a light emitting device according to a modification of the embodiment of the present invention.
  • FIG. 28 is a cross-sectional view showing the overall configuration of a light emitting device according to an embodiment of the present invention.
  • substrate contained in a light emitting element to a semiconductor structure is called “top” or “top”.
  • the direction from the semiconductor structure toward the substrate is referred to as 'bottom' or 'bottom'.
  • the phrases "top” or “bottom” will be used.
  • the vertical relationship between the substrate and the semiconductor structure may be arranged opposite to that shown.
  • substrate is only explaining the vertical relationship of a board
  • a first film is formed between the p-type semiconductor layer 130 and the p-type electrode 160.
  • the first film is light transmissive.
  • a conductive path is formed in the first film.
  • the p-type semiconductor layer 130 and the p-type electrode 160 are electrically connected by the first film.
  • a configuration in which the first film is the oxide film 150 is illustrated, but is not limited to this configuration.
  • the first film may have light transmittance, and may have a conductive path for electrically connecting the p-type semiconductor layer 130 and the p-type electrode 160, and may be a film other than an oxide film.
  • the oxide film 150 is formed on the p-type semiconductor layer 130 by anodic oxidation. Therefore, the semiconductor structure 140 in which the p-type semiconductor layer 130 is formed on the n-type semiconductor layer 110 is used.
  • the oxide film 150 is formed by a method other than the anodic oxidation described below, the vertical relationship between the n-type semiconductor layer 110 and the p-type semiconductor layer 130 is the structure opposite to that shown in FIG. Can be.
  • the light emitting device 10 includes a substrate 100, a semiconductor structure 140, a p-type electrode 160, and an n-type electrode 170.
  • the p-type electrode 160 and the n-type electrode 170 are each formed in plurality.
  • the semiconductor structure 140 and the p-type electrode 160 have a similar shape (pattern) in a plan view.
  • the semiconductor structure 140 and the p-type electrode 160 are substantially U-shaped patterns (or patterns in which a part of a rectangular long side is cut off).
  • the n-type electrode 170 is formed in the convex portion of the U-shaped pattern (or a region in which part of the rectangular long side is cut off).
  • the p-type electrode 160 and the n-type electrode 170 are formed in pairs.
  • the p-type electrode 160 and the n-type electrode 170 need not necessarily be a pair, and one n-type electrode 170 may be formed for the plurality of p-type electrodes 160.
  • the semiconductor structure 140 is formed on the substrate 100.
  • the semiconductor structure 140 includes an n-type semiconductor layer 110, an active layer 120, and a p-type semiconductor layer 130.
  • the p-type semiconductor layer 130 is formed on the n-type semiconductor layer 110.
  • the active layer 120 is formed between the n-type semiconductor layer 110 and the p-type semiconductor layer 130.
  • An oxide film 150 is formed on the p-type semiconductor layer 130.
  • the semiconductor structure 140 includes a plurality of layers in addition to the three layers. The detailed layer structure of the semiconductor structure 140 will be described later.
  • the p-type semiconductor layer 130 and the active layer 120 are removed, and the n-type semiconductor layer 110 is exposed.
  • the film thickness of the n-type semiconductor layer 110 in the region exposed from the p-type semiconductor layer 130 and the active layer 120 is covered by the unexposed regions (ie, the p-type semiconductor layer 130 and the active layer 120). Smaller than the film thickness of the n-type semiconductor layer 110 in the region).
  • the structure of the semiconductor structure 140 may be referred to as mesa.
  • the oxide film 150 has a different film thickness depending on the location.
  • the first oxide film 152, the second oxide film 154, or the groove 156 is expressed according to regions in which the film thickness of the oxide film 150 is different.
  • the first oxide film 152 is formed around the second oxide film 154. That is, in a plan view, the first oxide film 152 is continuous along the circumference of the second oxide film 154 and surrounds the second oxide film 154.
  • the pattern of the second oxide film 154 is present inside the pattern of the first oxide film 152.
  • the pattern circumference of the second oxide film 154 is surrounded by the pattern circumference of the first oxide film 152.
  • a groove 156 is formed between the first oxide film 152 and the second oxide film 154.
  • the groove 156 is continuous along the circumference of the second oxide film 154 in a plan view, and surrounds the second oxide film 154.
  • the first oxide film 152 and the second oxide film 154 are formed in the same process and are formed of the same material.
  • the first oxide film 152 and the second oxide film 154 are referred to as the oxide film 150 when not particularly distinguished.
  • the film thickness of the second oxide film 154 is larger than the film thickness of the first oxide film 152. Although details will be described later, a plurality of conductive paths, such as a plurality of pinholes, are formed in the second oxide film 154. The film thickness of the oxide film in the groove 156 is smaller than the film thickness of the first oxide film 152 and the film thickness of the second oxide film 154. In addition, the detailed shape of the oxide film 150 will be described later.
  • the p-type electrode 160 is formed on the oxide film 150.
  • the oxide film 150 is formed between the p-type semiconductor layer 130 and the p-type electrode 160.
  • the p-type semiconductor layer 130 and the p-type electrode 160 are separated by the oxide film 150.
  • the p-type electrode 160 is a p-type semiconductor through a conductive path formed in the second oxide film 154. Connected to layer 130.
  • the p-type electrode 160 is connected to the p-type semiconductor layer 130 in a region overlapping with the p-type electrode 160 in a plan view.
  • the second oxide film 154 and the groove 156 are covered with the p-type electrode 160. That is, in plan view, the second oxide film 154 and the groove 156 are surrounded by the periphery of the p-type electrode 160. Although the p-type electrode 160 is formed on the first oxide film 152, a part of the first oxide film 152 is exposed from the p-type electrode 160. However, it is not necessary for the first oxide film 152 to be exposed from the p-type electrode 160. That is, when viewed in plan, the pattern of each of the oxide film 150 and the p-type electrode 160 may be the same pattern.
  • the n-type electrode 170 is formed in a region where the n-type semiconductor layer 110 is exposed from the p-type semiconductor layer 130 and the active layer 120.
  • the n-type electrode 170 is connected to the n-type semiconductor layer 110.
  • the n-type electrode 170 is spaced apart from the active layer 120 and the p-type semiconductor layer 130.
  • 3 is a cross-sectional view illustrating a structure of a contact portion between a p-type semiconductor layer and a p-type electrode of a light emitting device according to an embodiment of the present invention.
  • 3 is an enlarged cross-sectional view of an area enclosed by a dotted line border line of FIG. 2.
  • a conductive path 158 is formed in the second oxide film 154. As shown in FIG. 3, the conductive path 158 formed inside the second oxide film 154 is locally present. In the example shown in FIG. 3, the conductive path 158 corresponds to a conductor inside a pinhole formed in the second oxide film 154.
  • the p-type semiconductor layer 130 enters into the conductive path 158 from below, and the p-type electrode 160 enters from above.
  • the p-type semiconductor layer 130 and the p-type electrode 160 are connected inside the conductive path 158.
  • the dotted line 132 of FIG. 3 corresponds to the surface of the p-type semiconductor layer 130 before forming the oxide film 150.
  • the conductive path 158 has a diameter (magnitude in plan view) from the first face 1542 and the second face 1544 of the second oxide film 154 toward the dotted line 132. ) Is small.
  • the oxide film 150 is formed by oxidizing the surface of the p-type semiconductor layer 130. Oxidation proceeds downward from the surface (dashed line 132) of the p-type semiconductor layer 130. When oxidized, the volume expands as oxygen enters the p-type semiconductor layer 130. Therefore, the surface of the oxide film 150 is moved upward from the dotted line 132. As a result, as shown in FIG. 3, the oxide films 150 are formed in the vertical direction with respect to the dotted line 132, respectively.
  • the shape of the conductive path 158 formed in the oxide film 150 when viewed in plan view may be a point shape or may be a linear shape.
  • the shape when the conductive path 158 is viewed in a plane may be, for example, a perforated shape such as a grain boundary.
  • a conductive path connecting the p-type electrode 160 and the p-type semiconductor layer 130 may be formed in the oxide film 150 formed below the p-type electrode 160, and may take various forms in addition to the form shown in FIG. 3. Can be.
  • a sapphire substrate is used as the substrate 100.
  • a substrate such as a silicon substrate, a silicon carbide substrate, a gallium nitride substrate, or an aluminum nitride substrate can be used.
  • n-type gallium nitride is used as the n-type semiconductor layer 110.
  • Indium gallium nitride (InGaN) is used as the active layer 120.
  • P-type gallium nitride (p-GaN) is used as the p-type semiconductor layer 130.
  • n-type semiconductor layer 110 a distortion superlattice of AlGaN / GaN other than n-GaN may be used.
  • AlGaInN may be used as the active layer 120.
  • p-AlGaN / P-GaN / P + -GaN can be used for the p-type semiconductor layer 130.
  • P + -GaN is a semiconductor to which the p-type impurity was added excessively.
  • n-GaN silicon, germanium, tin, tellurium, and selenium may be used as n-type impurities.
  • p-GaN is used as the p-type semiconductor layer 130, magnesium, beryllium, zinc, and carbon may be used as the p-type impurity.
  • FIG. 2 exemplarily illustrates a structure composed of the n-type semiconductor layer 110, the active layer 120, and the p-type semiconductor layer 130
  • the semiconductor structure 140 is illustrated in FIG. 4 in reality.
  • the semiconductor structure 140 includes layers other than the three layers.
  • a detailed layer structure of the semiconductor structure 140 according to the present embodiment will be described with reference to FIG. 4.
  • FIG. 4 is a cross-sectional view showing a detailed layer structure of a light emitting device according to an embodiment of the present invention.
  • a buffer layer 300 is formed between the substrate 100 and the semiconductor structure 140.
  • the semiconductor structure 140 has a u-GaN 310, an n-GaN 320, an InGaN 330, a p-type aluminum gallium nitride (p-AlGaN 340), and a p-GaN 350.
  • U-GaN 310 is gallium nitride that is not doped or intentionally doped.
  • the layer structure of the semiconductor structure 140 shown in FIG. 4 is an example, and the semiconductor structure 140 of this invention is not limited to the structure shown in FIG.
  • the semiconductor structure 140 may include an n-type semiconductor layer, an active layer, and a p-type semiconductor layer, and the layer structure of the semiconductor structure 140 may be appropriately changed.
  • 2 and 4 illustrate a structure in which the p-type semiconductor layer 130 is formed on the n-type semiconductor layer 110, but the p-type semiconductor layer 130 may be formed below the n-type semiconductor layer 110. Can be.
  • the oxide film 150 according to the present embodiment is a film in which the p-type semiconductor layer 130 is oxidized.
  • the film between the p-type semiconductor layer 130 and the p-type electrode 160 is a film having a component of the p-type semiconductor layer 130.
  • the oxide films in the regions corresponding to the first oxide film 152, the second oxide film 154, and the grooves 156 are all oxidized films of the p-type semiconductor layer 130.
  • the refractive index of the oxide film 150 is smaller than the refractive index of the p-type semiconductor layer 130 and larger than the refractive index of air.
  • the refractive index of the oxide film 150 may be 1.2 or more and 2.3 or less. In this embodiment, the refractive index of the oxide film 150 is about 1.55.
  • the refractive index of the p-type semiconductor layer 130 according to the present embodiment is about 2.4.
  • a structure in which the film between the p-type semiconductor layer 130 and the p-type electrode 160 is the oxide film 150 is illustrated, but is not limited to this configuration.
  • a compound such as a carbonized film or a nitride film may be formed instead of the oxide film 150.
  • the carbonization film may be a film in which the p-type semiconductor layer 130 is carbonized.
  • the nitride film may be a film in which the p-type semiconductor layer 130 is nitrided.
  • the film between the p-type semiconductor layer 130 and the p-type electrode 160 may be a film having no component of the p-type semiconductor layer 130.
  • the p-type electrode 160 of the present embodiment a laminated structure of nickel (Ni) and gold (Au) is used.
  • the structure of the p-type electrode 160 is a structure in which Au of about 10 nm is formed on Ni of about 10 nm. Since the p-type electrode 160 is very thin, it has a light transmittance. Therefore, the light generated by the active layer 120 passes through the p-type electrode 160 and exits upward.
  • a pad such as Au thicker than the p-type electrode 160 may be formed on the p-type electrode 160.
  • Ni / Ag / Ru (ruthenium) / Ni / Au or Pt may be used as the p-type electrode 160 in addition to the above materials.
  • n-type electrode 170 of the present embodiment a first stacked electrode of aluminum (Al) and titanium (Ti) and a second stacked electrode of Ni and Au are used. Ti is formed on Al in a 1st laminated electrode. Au is formed on Ni in the 2nd laminated electrode.
  • indium (In), Ti / Al / Ni / Au, or Ti / Al / Mo (molybdenum) / Au may be used in addition to the above materials.
  • In when the light emitting device 10 is experimentally evaluated, In may be used as the n-type electrode 170 simply. Such materials can be used in a single layer or in a stack.
  • heat treatment is performed to activate the semiconductor structure 140.
  • the heat treatment is carried out for 10 minutes under a nitrogen atmosphere, temperature conditions of 750 ° C.
  • 5 and 6 are plan and cross-sectional views illustrating a process of forming a mask in a semiconductor structure in the method of manufacturing a light emitting device according to the embodiment of the present invention.
  • the surface of the semiconductor structure 140 is cleaned and a mask 400 is formed on the semiconductor structure 140.
  • the washing may be carried out by ultrasonic washing with a drug such as acetone, methanol, for example.
  • the pattern of the mask 400 formed here corresponds to the pattern of the p-type electrode 160 formed in the next step.
  • a general resist may be used as the resist.
  • Merck's AZP4210 may be used as the resist.
  • the patterned mask 400 can be obtained by developing.
  • the region exposed from the mask 400 is called the first region 404, and the region where the mask 400 is formed is called the second region 406. That is, the p-type semiconductor layer 130 of the second region 406 is covered with the mask 400.
  • FIGS. 7 and 8 are a plan view and a cross-sectional view showing a process for forming and heat treatment of an electrode for anodic oxidation in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • an electrode 440 used for anodic oxidation is formed on the p-type semiconductor layer 130.
  • heat treatment is performed to lower the contact resistance between the electrode 440 and the p-type semiconductor layer 130.
  • the shape of the patterned mask 400 is changed.
  • heat treatment after the formation of the electrode 440 heat treatment for 10 minutes at 200 ° C.
  • the mask 400 is deformed, and a shape in which the end portions of the mask 400 and the pattern of the mask 400 protrude upward can be obtained. That is, the protrusion 410 is formed along the circumference 402 of the mask 400 by the heat treatment.
  • the sidewalls of the end portions of the patterns of the mask 400 are inclined by the heat treatment to form the inclined surface 412.
  • the heat treatment is not limited to 200 ° C.
  • the heat treatment may be less than 200 ° C, may be 200 ° C or more.
  • heat treatment may be performed at 160 ° C. or more higher than the melting point of In.
  • FIGS. 9A and 9B are views showing a result of measuring a cross-sectional shape before heat treatment of a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 9B is a view showing a result of measuring a cross-sectional shape after mask heat treatment in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • the measurement results shown in FIGS. 9A and 9B are measured along the line B-B ′ of FIG. 7 using the surface shape measuring apparatus Dektak.
  • 9A is a measurement result of the mask 400 before the heat treatment
  • 9B is a measurement result of the mask 400 after the heat treatment.
  • the measurement result 420 of the mask 400 before heat treatment has a relatively flat top shape, and the sidewall shape of the pattern end of the mask 400 is almost vertical.
  • the film thickness of the mask 400 before the heat treatment is about 2.3 mu m regardless of the place.
  • the measurement result 430 of the mask 400 after heat treatment has a protrusion 410 formed near the top end of the mask 400, and the sidewall of the pattern end of the mask 400 is formed. (Inclined surface 412) is inclined.
  • the film thickness of the protrusion 410 is about 2.3 mu m, and the other thicknesses are about 1.9 mu m.
  • an area other than the pattern end portion of the mask 400 (for example, an inner region of the mask 400 pattern) is thinned.
  • the resist when the heat treatment is performed at a predetermined temperature or more, the resist is deteriorated, and the resist is difficult to peel off.
  • the predetermined temperature is about 160. Therefore, the heat treatment of the resist is usually performed below a predetermined temperature, but in this embodiment, the heat treatment of 200 ° C. is performed to change the shape of the mask 400.
  • FIG. 10 and 11 are plan and cross-sectional views illustrating a process of forming an oxide film on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • a lead wire 442 is connected to the electrode 440, and an electron wax 200 is formed near the end of the substrate 100. do.
  • the conductive wire 442 is fixed to the electrode 440 using Ag paste or the like.
  • the electron wax 200 is formed to cover the electrode 440 and the conductive wire 442.
  • substrate 100 is arrange
  • the electron wax 200 covers the side surfaces of the substrate 100 and the semiconductor structure 140, contacts the glass plate 530, and fixes the substrate 100 to the glass plate 530.
  • An insulating resin material can be used for the electroconductive wax 200 of this embodiment.
  • Maruto's shift wax product may be used as the electron wax 200.
  • a potential is supplied to the electrode 440 through the conductive line 442.
  • the resistivity of the n-type semiconductor layer 110 is lower than that of the p-type semiconductor layer 130.
  • the thickness of the n-type semiconductor layer 110 is larger than the thickness of the p-type semiconductor layer 130. That is, in the parallel direction of the surface or the back side of the substrate 100, the electrical resistance of the n-type semiconductor layer 110 is sufficiently lower than the electrical resistance of the p-type semiconductor layer 130. Therefore, the current according to the potential supplied to the electrode 440 flows preferentially to the n-type semiconductor layer 110 and spreads to the entire region of the substrate 100.
  • a voltage exceeding the Schottky barrier (for example, For example, a voltage of 3.4 V or more) may be supplied.
  • FIG. 12 is a view showing one example of a method of forming an oxide film on a p-type semiconductor layer in the method of manufacturing a light emitting device according to the embodiment of the present invention.
  • AGW Anacorus gramineus
  • FIG. 12 AGW (Acorus gramineus) is placed in the container 500.
  • hot water extracts) solution 510 is supplied, and the glass plates 530, 550, and the reference electrode 560 are immersed in the AGW solution 510.
  • the glass plate 530 is provided with a sample 520 (substrate 100 and semiconductor structure 140 shown in FIG. 11).
  • the wiring at the anode of the power source 570 is connected to the electrode 440 of the sample 520 through the conductive wire 442.
  • the cathode 540 is provided in the glass plate 550. Platinum Pt is used as the cathode 540.
  • the reference electrode 560 is connected to the anode of the power source 570.
  • the AGW solution 510 is a solution obtained by mixing 3% tartaric acid aqueous solution: propylene glycol in a ratio of 1: 3, adjusted to pH 7 using ammonia water.
  • the sample 520 When the sample 520 is energized while being immersed in the AGW solution 510, the following reaction occurs on the surface of the p-type semiconductor layer 130 of the sample 520.
  • n-type semiconductor layer 110 anodizes the semiconductor structure 140 formed on the p-type semiconductor layer 130, it is necessary to anodize while irradiating light.
  • the wavelength ⁇ of the irradiated light may be a wavelength satisfying the following expression with respect to the band gap energy Eg of the material to be anodized.
  • 13 is an enlarged cross-sectional view illustrating a state in which an oxide film is formed on a p-type semiconductor layer exposed from a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • 14 is an enlarged cross-sectional view illustrating a state in which an oxide film is formed on a p-type semiconductor layer in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • the interior of the mask 400 is dominant in the current path at the anode. That is, the current flowing through the p-type semiconductor layer 130 in the second region 406 is greater than the current flowing through the p-type semiconductor layer 130 in the first region 404. As a result, as shown in FIG. 14, an oxide film thicker than other regions is formed under the mask 400.
  • the resistivity of the mask 400 varies depending on the position, the film thickness of the oxide film formed according to the resistivity difference is different.
  • the resistivity of the mask 400 in a region where the surface of the mask 400 is flat is lower than the resistivity of the mask 400 in other regions. Therefore, since the p-type semiconductor layer 130 in the region is easily oxidized, a second oxide film 154 thicker than the first oxide film 152 is formed, as shown in FIG. 14.
  • the mask 400 in the region includes a factor that locally inhibits oxidation of the p-type semiconductor layer 130.
  • the resistivity of the mask 400 in the region where the protrusion 410 is formed is higher than that of the mask 400 in the other region. Therefore, since the p-type semiconductor layer 130 under the protrusion 410 is difficult to oxidize, the film thickness of the oxide film in the corresponding region becomes very thin. As a result, the groove 156 is formed.
  • the resistivity of the mask 400 in the region where the inclined surface 412 is formed is lower than that of the mask 400 in the region where the protrusion 410 is formed, and the resistivity of the mask 400 in the region where the surface of the mask 400 is flat. Higher than resistivity Therefore, the film thickness of the oxide film in the region where the inclined surface 412 is formed is thicker than the oxide film of the groove 156 and thinner than the second oxide film 154.
  • the film thickness of the oxide film at the pattern end of the mask 400 is thinner than the film thickness of the oxide film inside the pattern. Accordingly, the oxide film under the mask 400 is not formed by the AGW solution 510 penetrating between the mask 400 and the p-type semiconductor layer 130 from the end of the mask 400, and is not formed by the mask 400. It is thought that it was formed by the current flowing in the film thickness direction.
  • the resistivity of the mask 400 heat treated at 200 ° C. is lower than that of the oxide film 150 formed on the p-type semiconductor layer 130 exposed from the mask 400.
  • the difference in resistivity is determined according to the ratio of "area / thickness" if the resistance of the mask 400 is ignored.
  • FIG. 15 is a cross-sectional view illustrating a state in which an oxide film is formed on a p-type semiconductor layer in the method of manufacturing a light emitting device according to the embodiment of the present invention.
  • the first oxide film 152 is formed in the p-type semiconductor layer 130 of the first region 404, and the p-type semiconductor layer of the second region 406 is formed.
  • An oxide film of the second oxide film 154 and the groove 156 is formed in 130.
  • the conductive path 158 is omitted.
  • the oxide film of the first oxide film 152, the second oxide film 154, and the groove 156 having different film thicknesses is formed in the same process. However, these oxide films may be formed in different processes.
  • 16 and 17 are plan and cross-sectional views illustrating a process of removing a mask in the method of manufacturing a light emitting device according to an embodiment of the present invention.
  • the mask 400 is removed by a remover (for example, a peeling liquid). Electron wax 200 is removed by acetone.
  • a first oxide film 152 is formed in the first region 404 exposed from the mask 400.
  • the second oxide film 154 is formed in the second region 406 covered with the mask 400. That is, in plan view, the second oxide film 154 is surrounded by the first oxide film 152.
  • the groove 156 is formed between the first region 404 and the second region 406, that is, the region of the protrusion 410 formed along the circumference of the mask 400 pattern. In other words, the groove 156 continuously surrounds the second oxide film 154 along the circumference of the second oxide film 154.
  • FIG. 18 and 19 are plan views and cross-sectional views illustrating a process of exposing an n-type semiconductor layer in the method of manufacturing a light emitting device according to the embodiment of the present invention.
  • the electrode 440 of FIG. 17 is removed, and portions of the oxide film 150, the p-type semiconductor layer 130, the active layer 120, and the n-type semiconductor layer 110 are corroded (etched), as shown in FIG. 18.
  • a plurality of mesas M are formed.
  • the periphery of mesa M surrounds groove 156.
  • the oxide film 150, the p-type semiconductor layer 130, and the active layer 120 are formed using the mask 400.
  • mesa M by etching (etching) a portion of the n-type semiconductor layer 110.
  • the pattern of the mesa M is not limited to the shape shown in FIG. 18, and various shapes can be adopted.
  • the p-type electrode 160 is formed on the oxide film 150 of FIGS. 18 and 19 and the n-type electrode 170 on the exposed n-type semiconductor layer 110.
  • the light emitting element 10 can be obtained.
  • 20 is a plan view illustrating a region in which a surface shape of an oxide film formed on a p-type semiconductor layer is measured in the method of manufacturing a light emitting device according to the embodiment of the present invention.
  • 21 is a view showing a result of measuring the surface shape of an oxide film formed on a p-type semiconductor layer in the method of manufacturing a light emitting device according to the embodiment of the present invention.
  • wire of FIG. 20 is FIG.
  • the unit of a horizontal axis is micrometer, and the unit of a vertical axis is k (angstrom).
  • the film thickness of the first oxide film 152 is smaller than that of the second oxide film 154, and a groove 156 is formed between the first oxide film 152 and the second oxide film 154. It is confirmed that it is formed.
  • the measurement result of measuring the second oxide film 154 in the region to the left of the groove 156 appears to be inclined and the film thickness is increased, but this is due to the measurement and the second oxide film 154. Film thickness is not shown.
  • FIG. 22 is an optical micrograph showing a surface state after anodization of a light emitting device according to an embodiment of the present invention.
  • the optical micrograph of FIG. 22 is a view of an area surrounded by a dotted line of FIG. 20, and is an optical micrograph of the mask 400 being removed to expose the oxide film 150 to the surface.
  • the dotted line 408 of FIG. 22 corresponds to the area where the pattern end of the mask 400 was present.
  • the colors in the optical micrographs of the oxide films in the regions corresponding to the first oxide film 152, the second oxide film 154, and the grooves 156 are different. Specifically, the color of the oxide film in the region corresponding to the first oxide film 152 and the groove 156 is blue, and the color of the oxide film in the region corresponding to the second oxide film 154 is white with a slightly reddish color.
  • FIG. 23 is a view showing optical characteristics of the oxide film of the light emitting device according to the embodiment of the present invention.
  • Fig. 23 shows the result of calculating the thickness dependence of the oxide film on the reflectance R and the transmittance T for light having a wavelength of 450 nm (blue) in the structure of GaN ⁇ thin film ⁇ air.
  • the calculation of FIG. 23 was performed based on the following formula.
  • Curve R represents the result of calculating the reflectance.
  • Curve T represents the result of calculating the transmittance.
  • the thin film corresponds to an oxide film (Ga 2 O 3 ).
  • ⁇ , r 1 , r 2 , t 1 , and t 2 are as follows.
  • the thickness of the oxide film is about 74 nm and about 220 nm, the reflectance for light of 450 nm (blue) is low and the transmittance is high. That is, it is assumed that the film thickness of the first oxide film 152 that appears blue in the optical micrograph of FIG. 22 is about 220 nm. Similarly, the film thickness of the oxide film 150 in the region corresponding to the groove 156 is estimated to be about 74 nm.
  • the oxide film 150 can be obtained by anodizing the surface of the p-type semiconductor layer 130.
  • the oxide film 150 may be formed by a method other than anodization.
  • the oxide film 150 may be formed by thermal oxidation on the surface of the p-type semiconductor layer 130 or by introducing oxygen into the p-type semiconductor layer 130 (ion doping method or ion implantation method).
  • a conductive path 158 is formed in the oxide film 150.
  • 24, 25A and 25B show a comparison result between the light emitting element 10 of the embodiment described above and the light emitting element 90 of the comparative example.
  • the comparative example is a light emitting element in which the oxide film 150 is omitted from the light emitting element 10. That is, in the light emitting device 90, the oxide film 150 of FIG. 2 is not formed, and the p-type electrode 160 is in direct contact with the p-type semiconductor layer 130.
  • FIG. 24 is a view showing the electrical characteristics and light emission characteristics of the light emitting device of the embodiment of the present invention and the comparative example.
  • electrical characteristics 602 and light emission characteristics 604 are characteristics of the light emitting element 10 according to the present embodiment.
  • the electrical characteristic 612 and the light emitting characteristic 614 are characteristics of the light emitting element 90 of the comparative example.
  • the characteristics 602 and 604 are graphs of voltage values with respect to current values flowing through the light emitting devices 10 and 90.
  • the light emission characteristics 604 and 614 are graphs that constitute an output value (light emission intensity) of light with respect to a current value flowing through the light emitting elements 10 and 90.
  • the electrical characteristics 602 of the light emitting element 10 according to the present embodiment there is no significant difference between the electrical characteristics 602 of the light emitting element 10 according to the present embodiment and the electrical characteristics 612 of the light emitting element 90 of the comparative example.
  • the voltage value of the electrical characteristic 602 is less than the voltage value of the electrical characteristic 612. That is, although the oxide film 150 is formed between the p-type semiconductor layer 130 and the p-type electrode 160 in the light emitting device 10, it is understood that the presence of the oxide film 150 has a small effect on the electrical characteristics. Can be.
  • the light emitting characteristic 604 of the light emitting element 10 according to the present embodiment is better than the light emitting characteristic 614 of the light emitting element 90 of the comparative example.
  • the light emission characteristic 604 is about 1.7 times the light emission intensity of the light emission characteristic 614. That is, under almost the same power consumption conditions, the light emission intensity of the light emitting element 10 of this embodiment is about 1.7 times higher than the light emission intensity of the light emitting element 90 of the comparative example.
  • 25A and 25B are optical micrographs showing light emitting states of light emitting devices according to examples of the present invention and comparative examples thereof.
  • 25A is an optical photomicrograph showing the light emitting state of the light emitting element 10 according to the present embodiment
  • FIG. 25B is an optical micrograph showing the light emitting state of the light emitting element 90 of the comparative example.
  • the optical micrograph shown in FIG. 25A and FIG. 25B is a state which light-emitting the light emitting element by test. Specifically, the potential is supplied to the p-type electrode 160 by directly contacting the probe 620 to the p-type electrode 160 of each light emitting device. Some of the light emitting devices 10 and 90 in FIGS. 25A and 25B are hidden by the probe 620, but the outer circumference of the light emitting devices 10 and 90 in the region hidden by the probe 620 is shown by a dotted line.
  • FIG. 25A in the light emitting device 10 according to the present embodiment, the lightness of the light emitting area is confirmed.
  • Fig. 25B in the light emitting device 90 of the comparative example, the brightness of the light emitting area is constant (uniform).
  • FIGS. 25A and 25B each have different exposure conditions at the time of photographing, the emission intensity cannot be compared from both photographs, but as shown in FIG. 24, the light emitting device 10 under the same power consumption is shown.
  • FIG. 25A has a light emission intensity higher than the light emitting element 90 (FIG. 25B).
  • the p-type semiconductor layer 130 is uniformly disposed in the region where the p-type electrode 160 is disposed. I think the power is supplied.
  • an oxide film 150 exists between the p-type electrode 160 and the p-type semiconductor layer 130, and the conductive path 158 in the oxide film 150 is occasionally (or unevenly) formed.
  • the light emission is strongly generated in the vicinity of the conductive path 158, and the light emission intensity is weakened in the place away from the conductive path 158. That is, it is thought that the light and shade of the brightness of the light emitting area indicate that the conductive path 158 in the oxide film 150 is intermittent.
  • the oxide film 150 having the conductive path 158 is formed between the p-type semiconductor layer 130 and the p-type electrode 160, thereby forming p.
  • high light emission efficiency can be obtained.
  • a method of manufacturing such a light emitting element 10 a method of heat treatment in which the shape of the resist is changed and anodizing using a resist in which the shape is changed can be used. By using this manufacturing method, it is possible to manufacture a light emitting device having a higher luminous efficiency compared with the conventional structure by a simple process.
  • the use of anodic oxidation as a method of forming the oxide film 150 having the conductive path 158 is just one example, and the oxide film 150 having the conductive path 158 is otherwise used. Can be formed.
  • FIG. 26 is a cross-sectional view showing a detailed layer structure of a light emitting device according to a modification of the embodiment of the present invention.
  • the p-type electrode 160 and the p-type semiconductor layer 130 are formed in the conductive path 158 in a region where the second oxide film 154 is not formed (that is, a pin hole formed in the second oxide film 154).
  • the conductive path 158 can be realized in various forms in which the p-type electrode 160 and the p-type semiconductor layer 130 can be electrically connected. For example, as illustrated in FIG.
  • a defect 159 capable of passing a current exists in the second oxide layer 154, and the defect 159 may function as a conductive path.
  • the film thickness of the second oxide film 154 is substantially constant, and there is a defect 159 which locally serves as a conductive path.
  • the shape of the defect 159 may be a linear shape like the defect 159-1, may be a curved shape like the defect 159-2, and may be a discrete shape like the defect 159-3. Can be.
  • FIG. 27 is a cross-sectional view showing a detailed layer structure of a light emitting device according to a modification of the embodiment of the present invention.
  • 3 and 26 illustrate a configuration in which a conductive path 158 or a defect 159 exists locally in the second oxide film 154, but as shown in FIG. 27, the second oxide film 154 is illustrated.
  • the resistivity of may be lower than that of the first oxide film 152. That is, the entire region of the second oxide film 154 may function as the conductive path 158. In this case, the resistivity of the oxide film in the region corresponding to the groove 156 may be higher than the resistivity of the first oxide film 152.
  • 28 is a cross-sectional view showing a detailed layer structure of a light emitting device according to a modification of the embodiment of the present invention.
  • the light emitting device 10A shown in FIG. 28 is similar to the light emitting device 10 shown in FIG. 2, but the light emitting device 10A has a p-type pad 190A formed on the p-type electrode 160A. And the conductive path 158A is formed in the entire region of the oxide film 150A.
  • the description of the same configuration as the light emitting element 10 shown in FIG. 2 may be omitted.
  • the conductive path 158A in the oxide film 150A is formed in almost all regions of the surface of the p-type semiconductor layer 130A.
  • the p-type electrode 160A is formed on the oxide film 150A.
  • the p-type electrode 160A is connected to the p-type semiconductor layer 130A through the conductive path 158A.
  • the p-type electrode 160A is formed in almost all regions of the surface of the p-type semiconductor layer 130A.
  • the p-type pad 190A is formed on the p-type electrode 160A.
  • the region where the p-type pad 190A is formed is a partial region of the p-type electrode 160A. In other words, most of the region of the p-type electrode 160A is exposed from the p-type pad 190A.
  • the conductive path 158A and the p-type electrode 160A may be appropriately set according to the region to emit light.
  • a conductive material having light transmittance is used.
  • Au / Ni with a film thickness of 50 nm or less is used.
  • the film thicknesses of Au and Ni may be the same or different from each other. In order to obtain good light transmittance, the film thicknesses of Au and Ni are preferably 20 nm or less, respectively.
  • conductive oxides such as ITO (indium tin oxide), IGO (indium gallium oxide), IZO (indium zinc oxide), and GZO (zinc oxide in which gallium is added as an impurity) other than the above materials Semiconductors can be used.
  • the current from the p-type pad 190A is wider than the area of the p-type pad 190A through the p-type electrode 160A. Is dispersed. That is, the p-type electrode 160A suppresses the concentration of current from the p-type pad 190A directly below the p-type pad 190A.

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Abstract

간이적인 제조 공정으로, 높은 발광 효율을 얻을 수 있는 발광소자 및 발광소자의 제조 방법이 제공된다. 발광소자는 제1 도전형의 제1 반도체, 제1 반도체의 상부에 형성되되 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함한 반도체 구조체와, 상기 제1 반도체에 접속된 제1 전극과 상기 제2 반도체의 상부에서 상기 제2 반도체에 접속된 제2 전극과, 상기 제2 반도체와 상기 제2 전극 사이에 형성되되, 상기 제2 반도체와 상기 제2 전극을 전기적으로 접속하는 도전 경로를 포함하는 광 투과성을 가진 제1 막을 가진다.

Description

발광소자 및 발광소자의 제조방법
본 발명은 발광소자 및 발광소자의 제조방법에 관한 것이다.
근래, 에너지 절약화를 위해 조명기구의 광원으로서 LED(Light Emitting Diode)의 개발이 진행되고 있다. 지금까지 광원으로 주로 이용되던 형광등이나 백열구에 비해, LED는 소비 전력이 낮을 뿐만 아니라 수명도 길다. 따라서, 조명기구에 LED가 이용됨으로써 조명기구의 전력 절약화를 도모할 수 있고, 게다가 LED 광원의 교환 빈도를 크게 줄일 수 있다.
예를 들어, 특허 문헌 1에서는 n형 반도체층(43)과 p형 반도체층(46) 사이에 활성층(44)이 배치된 LED가 기재되어 있다. 이 LED에서는 n형 반도체층(43)에 접속된 n측 전극(47)과 p형 반도체층(46)에 접속된 p측 전극(48) 사이에 전위 차를 줌으로써 활성층(44)에서 광이 생성된다. 생성된 광은 상부로 출사(出射)된다.
선행 기술 문헌_특허 문헌 1_일본특허공개공보 제2015-15321호 공보
특허 문헌 1에 기재된 LED에서는 활성층(44)에서 생성된 광이 LED 맨 앞 표면의 p형 반도체층(46)을 통과하여 공기 중으로 나가게 된다. 특허 문헌 1에 기재된 LED는 p형 반도체층(46)의 굴절률과 공기의 굴절률의 차가 크기 때문에, 양쪽 계면에서의 반사에 의해 외부에 나가지 못한 광이 생기게 되어 발광 효율의 저하를 불러 일으킨다. 근래, 특허 문헌 1에 있어서 발생하는 이 문제를 해소하기 위해서 p형 반도체층과 공기 사이에 산화막이 배치된 구조가 주장되고 있다. 하지만, p측 전극과 p형 반도체층의 접촉을 위해서 p형 반도체층의 표면에 형성된 산화막을 가공할 필요가 있고, 제조 공정수가 증가되는 문제가 있었다.
본 발명은 상기 실정에 비추어 간이적인 제조공정으로 높은 발광효율이 얻어지는 발광소자 및 발광소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 발광소자는 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 형성되고 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함하는 반도체 구조체와 상기 제1 반도체에 접속된 제1 전극과 상기 제2 반도체의 상부에서 상기 제2 반도체에 접속된 제2 전극과 상기 제2 반도체와 상기 제2 전극 사이에 형성되고, 상기 제2 반도체와 상기 제2 전극을 전기적으로 접속하는 도전 경로가 형성된 광 투과성을 가진 제1 막을 가진다.
상기 제1 막은 상기 제2 반도체의 성분을 포함하는 막일 수 있다.
상기 제1 막은 산화막일 수 있다.
상기 산화막은 상기 제2 반도체보다 고저항이며, 상기 도전 경로는 상기 산화막 내부에 형성될 수 있다.
평면으로 봤을 때, 상기 제2 전극은 상기 산화막으로 둘러싸일 수 있다.
상기 산화막은 제1 산화막 및 제2 산화막을 포함하고, 상기 제2 산화막의 두께는 상기 제1 산화막의 두께보다 크고, 상기 도전 경로는 적어도 상기 제2 산화막에 형성될 수 있다.
평면으로 봤을 때, 상기 제2 산화막은 상기 제1 산화막으로 둘러싸일 수 있다.
상기 산화막에는 상기 제1 산화막과 상기 제2 산화막 사이에 홈이 형성될 수 있다.
상기 홈은 상기 제2 산화막의 둘레를 따라 연속하여 상기 제2 산화막을 둘러쌀 수 있다.
상기 산화막의 굴절률은 상기 제2 반도체의 굴절률과 공기의 굴절률 사이의 값을 가질 수 있다.
본 발명의 일 실시예에 따른 발광소자의 제조 방법은 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 위치하되 제1 도전형과는 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함하는 반도체 구조체에 있어서, 상기 제2 반도체의 제1 영역을 노출하는 마스크를 형성하고, 상기 제1 영역의 상기 제2 반도체를 산화하여 제1 산화막을 형성하고, 상기 마스크로 덮인 제2 영역의 상기 제2 반도체에 투광성을 갖는 제2 막을 형성하고, 상기 마스크를 제거하고 상기 제2 영역의 상기 제2 반도체 상부에 상기 제2 반도체에 전기적으로 접속되는 제2 전극을 형성하고, 상기 제1 반도체에 전기적으로 접속되는 제1 전극을 형성한다.
상기 제2 막은 상기 제2 반도체의 일부가 화학 반응하여 형성될 수 있다.
상기 제2 막은 상기 제2 반도체의 일부가 산화되어 형성될 수 있다.
상기 제1 산화막 및 상기 제2 막은 각각 동일한 공정으로 형성될 수 있다.
상기 마스크의 두께 방향의 전기저항은 상기 제1 산화막의 두께 방향의 전기저항 보다 작을 수 있다.
상기 제2 막은 상기 마스크가 상기 제2 반도체를 덮은 상태로 형성될 수 있다.
상기 제2 막은 도전성 경로를 포함하고, 상기 도전성 경로를 통해 상기 제2 전극과 상기 제2 반도체가 접속될 수 있다.
상기 마스크는 상기 마스크의 패턴의 둘레를 따라 돌출부가 형성될 수 있다.
상기 돌출부는 상기 마스크의 열처리에 의해 형성될 수 있다.
상기 마스크는 레지스트(resist)이며, 상기 열처리는 160이상의 열처리일 수 있다.
본 발명에 의하면, 간이적인 제조 공정으로 높은 발광 효율을 얻을 수 있는 발광소자 및 발광소자의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광소자의 전체 구성을 나타내는 평면도이다.
도 2는 도 1의 A-A＇선의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광소자의 p형 반도체층과 p형 전극의 컨택트부 구조를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극을 형성해 열처리를 실시하는 공정을 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극을 형성해 열처리를 실시하는 공정을 나타내는 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크의 열처리 전의 단면 형상을 측정한 결과를 나타내는 도면이다.
도 9b는 본 발명의 일 실시예에 따른 발광 소자의 제조 방법에 있어서, 마스크의 열처리 후의 단면 형상을 측정한 결과를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타내는 평면도이다.
도 11은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 방법의 일례를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크로부터 노출된 p형 반도체층 상에 산화막이 형성된 상태를 나타내는 확대 단면도이다.
도 14는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 확대 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 평면도이다.
도 17은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 단면도이다.
도 18은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 평면도이다.
도 19는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 형성된 산화막의 표면 형상을 측정 영역을 나타내는 평면도이다.
도 21은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층상에 형성된 산화막의 표면 형상을 측정한 결과를 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 발광소자의 양극 산화 후의 표면 상태를 나타내는 광학 현미경 사진이다.
도 23은 본 발명의 일 실시예에 따른 발광소자의 산화막의 광학 특성을 나타낸 도면이다.
도 24는 본 발명의 실시예 및 비교예의 발광소자의 전기특성 및 발광 특성을 나타내는 도면이다.
도 25a는 본 발명의 일 실시 형태의 발광 소자의 발광 상태를 나타내는 광학 현미경 사진이다.
도 25b는 본 발명의 일 실시예 및 비교예의 발광 상태를 나타낸 광학 현미경 사진이다.
도 26은 본 발명의 일 실시형태의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 27은 본 발명의 일 실시형태의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 28은 본 발명의 일 실시예에 따른 발광소자의 전체 구성을 나타내는 단면도이다.
이하, 도면을 참조해 본 발명에 관한 발광소자 및 발광소자의 제조방법에 대해 설명한다. 다만, 본 발명의 발광소자 및 발광소자의 제조방법은 많은 다른 형태로 실시하는 것이 가능하고, 이하에 나타낸 실시형태의 기재내용에 한정해 해석되는 것은 아니다. 또한, 본 실시형태에서 참조하는 도면에 있어서, 동일한 부분 또는 동일한 기능을 가진 부분에는 동일한 부호를 붙여, 그 반복된 설명은 생략한다.
본 발명의 각 실시형태에 있어서, 발광소자에 포함된 기판으로부터 반도체 구조체로 향하는 방향을 '상' 또는 '상부'라고 한다. 반대로, 반도체 구조체로부터 기판으로 향하는 방향을 '하' 또는 '하부'라고 한다. 이와 같이, 설명의 편의상, 상부 또는 하부라는 어구를 이용해 설명하지만, 예를 들어 기판과 반도체 구조체의 상하관계가 도시된 것과 반대로 배치되어도 괜찮다. 또한, 이하의 설명에서, 예를 들어, 기판 상의 반도체 구조체라는 표현은 상기와 같이 기판과 반도체 구조체의 상하관계를 설명하고 있는 것에 불과하고, 기판과 반도체 구조체 사이에 다른 부재가 배치되어 있어도 괜찮다.
〈제1 실시예〉
도 1 내지 도 4를 이용하여, 본 발명의 일 실시예에 따른 발광소자의 개요에 대해 설명한다. 제1 실시예에서는 기판(100) 상에 n형 반도체층(110), 활성층(120) 및 p형 반도체층(130)의 순서로 적층된 발광소자(10)에 대해 설명한다. 본 발명에 따른 실시예에서는 p형 반도체층(130)과 p형 전극(160) 사이에 제1 막이 형성되어 있다. 제1 막은 투광성이다. 제1 막에 도전성 경로가 형성된다. 해당 제1 막에 의해 p형 반도체층(130)과 p형 전극(160)이 전기적으로 접속되어 있다. 이하 설명에서는 상기 제1 막이 산화막(150)인 구성을 예시하고 있지만, 이 구성에 한정되지 않는다. 제1 막은 광 투과성을 가지고, p형 반도체층(130)과 p형 전극(160)을 전기적으로 접속하는 도전성 경로를 가지고 있으면 좋고, 산화막 이외의 막이어도 괜찮다.
본 실시형태에서는 양극 산화에 의해 p형 반도체층(130) 상에 산화막(150)을 형성한다. 따라서 p형 반도체층(130)이 n형 반도체층(110) 상에 형성된 반도체 구조체(140)가 이용된다. 다만, 이하에 설명하는 양극 산화 이외의 방법으로 산화막(150)을 형성하는 경우, n형 반도체층(110)과 p형 반도체층(130)의 상하 관계는 도 1에 나타난 구조와 반대의 구조일 수 있다.
［발광소자 10의 구조］
도 1은 본 발명의 실시예에 따른 발광소자의 전체 구성을 나타낸 평면도이다. 도 1에 도시된 바와 같이, 발광소자(10)는 기판(100), 반도체 구조체(140), p형 전극(160) 및 n형 전극(170)을 포함한다. p형 전극(160) 및 n형 전극(170)은 각각 복수로 형성되어 있다. 도 1의 예에서는 반도체 구조체(140) 및 p형 전극(160)은 평면으로 봤을 때 유사한 형상(패턴)을 가지고 있다. 본 실시예에서 반도체 구조체(140) 및 p형 전극(160)은 대략 U자형의 패턴(또는, 직사각형의 긴 변의 일부가 잘려진 패턴)이다. n형 전극(170)은 U자형의 패턴의 철부 (또는, 직사각형의 긴 변의 일부가 잘려진 영역)에 형성되어 있다. p형 전극(160) 및 n형 전극(170)은 한 쌍으로 형성되어 있다. 다만, p형 전극(160) 및 n형 전극(170)은 반드시 한 쌍일 필요는 없고, 복수의 p형 전극(160)에 대해 1개의 n형 전극(170)이 형성되어 있어도 괜찮다.
도 2는 도 1의 A-A＇선의 단면도이다. 도 2에 도시된 바와 같이, 기판(100) 상에 반도체 구조체(140)가 형성되어 있다. 반도체 구조체(140)는 n형 반도체층(110), 활성층(120) 및 p형 반도체층(130)을 포함한다. p형 반도체층(130)은 n형 반도체층(110) 상에 형성되어 있다. 활성층(120)은 n형 반도체층(110)과 p형 반도체층(130) 사이에 형성되어 있다. p형 반도체층(130) 상에 산화막(150)이 형성되어 있다. 또한, 도 2에서는 설명을 간략화 하고 있지만, 반도체 구조체(140)은 상기 세 개의 층 이외에도 복수의 층을 포함한다. 반도체 구조체(140)의 상세한 층 구조는 후술한다.
반도체 구조체(140)는 일부 영역에 있어서 p형 반도체층(130) 및 활성층(120)이 제거되고, n형 반도체층(110)이 노출되어 있다. p형 반도체층(130) 및 활성층(120)으로부터 노출되어 있는 영역의 n형 반도체층(110)의 막 두께는 노출되지 않은 영역(즉, p형 반도체층(130) 및 활성층(120)에 덮인 영역)의 n형 반도체층(110)의 막 두께에 비해서 작다. 또한, 상기 반도체 구조체(140)의 구조를 메사(mesa)라고 할 수 있다.
산화막(150)은 장소에 따라 막 두께가 다르다. 이하 설명에 있어서, 산화막(150)의 막 두께가 다른 영역에 따라 제1 산화막(152), 제2 산화막(154), 또는 홈(156)이라고 표현한다. 제1 산화막(152)은 제2 산화막(154) 주위에 형성되어 있다. 즉, 평면으로 봤을 때, 제1 산화막(152)은 제2 산화막(154)의 둘레에 따라 연속하고 있고, 제2 산화막(154)을 둘러싸고 있다. 바꿔 말하면, 제2 산화막(154)의 패턴은 제1 산화막(152) 패턴의 안쪽에 존재한다. 다시 바꿔 말하면, 제2 산화막(154)의 패턴 둘레는 제1 산화막(152)의 패턴 둘레에 둘러싸여 있다. 제1 산화막(152)과 제2 산화막(154) 사이에 홈(156)이 형성되어 있다. 상세한 내용은 후술하지만, 평면으로 봤을 때 홈(156)은 제2 산화막(154)의 둘레에 따라 연속하고 있고, 제2 산화막(154)를 둘러싸고 있다. 본 실시형태에서는 제1 산화막(152) 및 제2 산화막(154)은 같은 공정으로 형성되고, 동일한 재료로 형성된다. 이하의 설명에서, 제1 산화막(152) 및 제2 산화막(154)은 특히 구별하지 않을 때는 산화막(150)이라고 한다.
제2 산화막(154)의 막 두께는 제1 산화막(152)의 막 두께보다도 크다. 상세한 내용은 후술하지만, 제2 산화막(154)에는 예를 들어, 복수의 핀홀(pinhole)과 같은, 복수의 도전성 경로가 형성되어 있다. 홈(156)에서 산화막의 막 두께는 제1 산화막(152)의 막 두께 및 제2 산화막(154)의 막 두께보다 작다. 또한, 상기 산화막(150)의 상세한 형상은 후술된다.
p형 전극(160)은 산화막(150) 상에 형성되어 있다. 바꿔 말하면, 산화막(150)은 p형 반도체층(130)과 p형 전극(160) 사이에 형성되어 있다. 다시 바꿔 말하면, p형 반도체층(130)과 p형 전극(160)는 산화막(150)에 의해 격리되어 있다 p형 전극(160)은 제2 산화막(154)에 형성된 도전 경로를 통해 p형 반도체층(130)에 접속되어 있다. 바꿔 말하면, p형 전극(160)은 평면으로 봤을 때, p형 전극(160)과 중첩되는 영역으로 p형 반도체층(130)에 접속되어 있다.
제2 산화막(154) 및 홈(156)은 p형 전극(160)으로 덮여 있다. 즉, 평면으로 봤을 때, 제2 산화막(154) 및 홈(156)은 p형 전극(160)의 주변 의해 둘러싸여 있다. 제1 산화막(152) 상에도 p형 전극(160)이 형성되어 있지만, 제1 산화막(152)의 일부는 p형 전극(160)으로부터 노출되어 있다. 다만, 제1 산화막(152)이 p형 전극(160)으로부터 노출되어 있지 않아도 괜찮다. 즉, 평면으로 봤을 때, 산화막(150) 및 p형 전극(160) 각각의 패턴이 같은 패턴이어도 괜찮다.
n형 전극(170)은 n형 반도체층(110)이 p형 반도체층(130) 및 활성층(120)으로부터 노출된 영역에 형성되어 있다. n형 전극(170)은 n형 반도체층(110)에 접속되어 있다. n형 전극(170)은 활성층(120) 및 p형 반도체층(130)으로부터 이격되어 있다.
도 3은 본 발명의 일 실시예에 따른 발광소자의 p형 반도체층과 p형 전극의 접촉부 구조를 나타낸 단면도이다. 도 3의 단면도는 도 2의 점선 테두리 선으로 둘러싼 영역의 확대 단면도이다. 제2 산화막(154)에는 도전 경로(158)가 형성되어 있다. 도 3에 도시된 바와 같이, 제2 산화막(154)의 내부에 형성된 도전 경로(158)는 국소적으로 존재하고 있다. 도 3에 나타낸 예에서는 도전 경로(158)는 제2 산화막(154)에 형성된 핀홀(pinhole) 내부의 도체에 해당한다. 도전 경로(158)에는 그 아래 쪽으로부터 p형 반도체층(130)이 들어가 있고, 그 상측으로부터 p형 전극(160)이 들어가 있다. 도전 경로(158)의 내부에서 p형 반도체층(130)과 p형 전극(160)이 접속되어 있다. 도 3의 점선(132)은 산화막(150)을 형성하기 전의 p형 반도체층(130)의 표면에 상응한다. 도 3에 도시된 바와 같이, 도전 경로(158)는 제2 산화막(154)의 제1 면(1542) 및 제2 면(1544) 각각으로부터 점선(132)에 향해 직경(평면에서 볼 때의 크기)이 작아지는 형상이다.
상세한 것은 후술되지만, 본 실시형태에 있어서, 산화막(150)은 p형 반도체층(130)의 표면을 산화함으로써 형성된다. 산화는 p형 반도체층(130)의 표면 (점선(132))으로부터 아래를 향해 진행된다. 산화될 때, 산소가 p형 반도체층(130) 내부로 들어감으로써 부피가 팽창한다. 따라서 산화막(150)의 표면은 점선(132)로부터 상부로 이동된다. 그 결과, 도 3에 도시된 바와 같이, 산화막(150)은 점선(132)에 대해 상하 방향으로 각각 형성된다.
또한, 산화막(150)에 형성된 도전 경로(158)을 평면으로 봤을 때의 형상은 점 형상일 수 있고, 선 형상일 수 있다. 또한, 도전 경로(158)을 평면으로 봤을 때의 형상은 예를 들어 결정립계와 같이, 망처럼 뚫린 모양일 수 있다. 상기 설명에서는 산화막(150)에 도전 경로(158)가 형성되고, 그 도전 경로(158) 내부에서 p형 반도체층(130)과 p형 전극(160)이 접속된 구성을 예시되었만, 이 구성에 한정되지 않는다. p형 전극(160) 아래에 형성된 산화막(150)에 p형 전극(160)과 p형 반도체층(130)을 접속하는 도전 경로가 형성되어 있을 수 있고, 도 3에 나타낸 형태 이외에도 다양한 형태를 취할 수 있다.
［각 부재의 재질］
본 실시형태에서는 기판(100)으로써 사파이어 기판이 이용된다. 기판(100)으로는 실리콘 기판, 탄화 실리콘 기판, 질화 갈륨 기판, 질화 알루미늄 기판 등의 기판을 이용할 수 있다.
본 실시예에서 n형 반도체층(110)으로는 n형의 질화갈륨(n-GaN)이 이용된다. 활성층(120)으로는 질화인듐갈륨(InGaN)이 이용된다. p형 반도체층(130)으로는 p형의 질화갈륨(p-GaN)이 이용된다. 다만, n형 반도체층(110)으로써 n-GaN 외에 AlGaN/GaN의 왜곡 초격자(歪超格子)를 이용할 수 있다. 활성층(120)으로는 InGaN 외에 AlGaInN를 이용할 수 있다. p형 반도체층(130)으로는 p-GaN 외에 p-AlGaN/P－GaN/P＋－GaN를 이용할 수 있다. 또한, P＋－GaN란 p형의 불순물이 과잉 첨가된 반도체이다.
n형 반도체층(110)으로써 n-GaN이 이용되는 경우, n형의 불순물로써 실리콘, 게르마늄, 주석, 텔루르, 및 셀렌을 이용할 수 있다. p형 반도체층(130)으로써 p-GaN이 이용되는 경우, p형의 불순물로써 마그네슘, 베릴륨, 아연, 및 탄소를 이용할 수 있다.
또한, 도 2에서는 간이적으로 반도체 구조체(140)이 n형 반도체층(110), 활성층(120), 및 p형 반도체층(130)에 의해 구성된 구조를 예시했지만, 실제로는 도 4에 도시된 바와 같이, 반도체 구조체(140)은 상기 세 개의 층 이외의 층을 포함한다. 이하, 도 4를 이용하여 본 실시예에 따른 반도체 구조체(140)의 상세한 층 구조에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 발광소자의 상세한 층 구조를 나타낸 단면도이다. 도 4에 도시된 바와 같이, 기판(100)과 반도체 구조체(140) 사이에 버퍼(buffer)층(300)이 형성되어 있다. 반도체 구조체(140)은 u-GaN(310), n-GaN(320), InGaN(330), p형의 질화알루미늄갈륨(p－AlGaN(340)) 및 p-GaN(350)을 가진다. U-GaN(310)은 불순물이 도핑되어 있지 않거나 또는 의도적으로 도핑되어 있지 않은 질화갈륨이다.
또한, 도 4에 도시된 반도체 구조체(140)의 층 구조는 하나의 예이며, 본 발명의 반도체 구조체(140)은 도 4에 나타낸 구조에 한정되지 않는다. 반도체 구조체(140)는 n형 반도체층, 활성층 및 p형 반도체층을 포함할 수 있고, 반도체 구조체(140)의 층 구조는 적절히 변경될 수 있다. 도 2 및 도 4에서는 p형 반도체층(130)이 n형 반도체층(110)의 상부에 형성된 구조를 예시했지만, p형 반도체층(130)이 n형 반도체층(110)의 하부에 형성될 수 있다.
본 실시예에 따른 산화막(150)은 p형 반도체층(130)이 산화된 막이다. 바꿔 말하면, p형 반도체층(130)과 p형 전극(160) 사이의 막은 p형 반도체층(130)의 성분을 가지는 막이다. 또한, 제1 산화막(152), 제2 산화막(154) 및 홈(156)에 상응하는 영역의 산화막은 모두 p형 반도체층(130)이 산화된 막이다. 산화막(150)의 굴절률은 p형 반도체층(130)의 굴절률보다 작고, 공기의 굴절률보다 크다. 산화막(150)의 굴절률은 1.2 이상 2.3 이하일 수 있다. 본 실시예에서 산화막(150)의 굴절률은 약 1.55이다. 또한, 본 실시예에 따른 p형 반도체층(130)의 굴절률은 약 2.4이다. 본 실시예에서 p형 반도체층(130)과 p형 전극(160) 사이의 막이 산화막(150)인 구성을 예시했지만, 이 구성에 한정되지 않는다. 예를 들어, 산화막(150) 대신 탄화막, 또는 질화막 등의 화합물이 형성될 수 있다. 탄화막은 p형 반도체층(130)이 탄화된 막일 수 있다. 질화막은 p형 반도체층(130)이 질화된 막일 수 있다. p형 반도체층(130)과 p형 전극(160) 사이의 막이 p형 반도체층(130)의 성분을 가지지 않는 막일 수 있다.
본 실시형태의 p형 전극(160)으로써 니켈(Ni) 및 금(Au)의 적층 구조가 이용된다. 더 자세히 설명하면, p형 전극(160)의 구조는 약 10nm의 Ni 상부에 약 10nm의 Au가 형성된 구조이다. p형 전극(160)은 매우 얇기 때문에 광 투과성을 가지고 있다. 따라서, 활성층(120)으로 생성된 광은 p형 전극(160)을 투과하여 상부로 출사(出射)된다. 또한, 도 2에는 도시되어 있지 않지만, p형 전극(160) 상에 p형 전극(160)보다 두꺼운 Au 등의 패드가 형성될 수 있다. p형 전극(160)으로써 상기 재료 이외에 Ni/Ag/Ru(루테늄)/Ni/Au 또는 Pt가 이용될 수 있다.
본 실시형태의 n형 전극(170)으로써 알루미늄(Al) 및 티타늄(Ti)의 제1 적층 전극 및 Ni와 Au의 제2 적층 전극이 이용된다. 제1 적층 전극에서는 Al 상에 Ti가 형성되어 있다. 제2 적층 전극에서는 Ni 상에 Au가 형성되어 있다. n형 전극(170)으로써, 상기 재료 이외에 인듐(In), Ti/Al/Ni/Au, 또는 Ti/Al/Mo(몰리브덴)/Au이 이용될 수 있다. 예를 들어, 발광소자(10)을 시험적으로 평가할 경우, 간이적으로 n형 전극(170)으로써 In이 이용될 수 있다. 이러한 재료는 단층으로 이용될 수 있고 또는 적층으로 이용될 수 있다.
［발광소자 10의 제조 방법］
도 5 내지 도 22를 이용하여, 본 발명에 따른 발광소자의 제조 방법에 대해 설명한다. 우선, 반도체 구조체(140)을 활성화 하기 위해서 열처리를 실시한다. 해당 열처리는 질소 분위기, 750˚C의 온도 조건하에서, 10분간 실시된다.
도 5 및 도 6은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타내는 평면도 및 단면도이다.
우선, 반도체 구조체(140)의 표면을 세척하고, 반도체 구조체(140) 상에 마스크(400)을 형성한다. 상기 세척은 예를 들어 아세톤, 메탄올 등의 약물을 이용한 초음파 세척에 의해 실시될 수 있다. 여기서 형성된 마스크(400)의 패턴은 다음 공정에서 형성되는 p형 전극(160)의 패턴에 대응한다. 마스크(400)로써 일반적인 레지스트(resist)가 이용될 수 있다. 예를 들어, 해당 레지스트로써 Merck사의 AZP4210가 이용될 수 있다. 기판(100)을 회전시키면서 레지스트를 포함한 용액을 도포하고, 노광의 프리 베이크(pre-bake)로 120˚C에서 3분간의 열처리를 실시해, 포토리소그래피(photolithography)에 의해 레지스트를 노광하고, 현상액에 의해 현상함으로써 패터닝 된 마스크(400)를 얻을 수 있다. 이하의 설명에 있어서, 마스크(400)로부터 노출된 영역을 제1 영역(404)이라고 하고, 마스크(400)가 형성된 영역을 제2 영역(406)이라고 한다. 즉, 제2 영역(406)의 p형 반도체층(130)은 마스크(400)로 덮여 있다.
도 7 및 도 8은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극의 형성 및 열처리 실시 공정을 나타낸 평면도 및 단면도이다. 도 7 및 도 8에 도시된 바와 같이, 양극 산화에 이용되는 전극(440)을 p형 반도체층(130) 상에 형성한다. 그리고 전극(440)과 p형 반도체층(130) 사이의 접촉 저항을 낮추기 위해 열처리를 실시한다. 이 열처리에 의해, 패터닝 된 마스크(400)의 형상이 변화된다. 여기에서는 전극(440)으로 In를 이용한다. 전극(440) 형성 후의 열처리로, 200˚C에서 10분간의 열처리를 실시한다. 이 열처리에 의해, 마스크(400)가 변형되고, 마스크(400)와 마스크(400)의 패턴의 단부가 상부로 돌출된 형상을 얻을 수 있다. 즉, 상기 열처리에 의해 마스크(400)의 둘레(402)를 따라 돌출부(410)가 형성된다. 또한, 이러한 열처리에 의해 마스크(400)의 패턴 단부의 측벽이 경사져, 경사면(412)이 형성된다. 또한, 상기 열처리는 200˚C에 한정되지 않는다. 예를 들어, 마스크(400)의 형상이 상기 형상으로 변형되면, 200˚C 미만의 열처리이어도 괜찮고, 200˚C 이상이어도 괜찮다. 예를 들어, 전극(440)으로써 In를 이용했을 경우, In의 융해점보다 높은 160˚C 이상에서 열처리 할 수 있다.
여기서, 상기 200˚C의 열처리에 의해 변형된 마스크(400)의 단면 형상에 대해 도 9a 및 도 9b를 이용하여 설명한다. 도 9a는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크의 열처리 전의 단면 형상을 측정한 결과를 나타낸 도면이다. 도 9b는 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크 열처리 후의 단면 형상을 측정한 결과를 나타낸 도면이다. 도 9a 및 도 9b에 도시된 측정 결과는 표면 형상 측정 장치(Dektak)를 이용하여 도 7의 B-B＇선에 따라 측정된 결과이다. 도 9a는 열처리 전의 마스크(400)의 측정 결과이며, 9b는 열처리 후의 마스크(400)의 측정 결과이다.
도 9a에 도시된 바와 같이, 열처리전의 마스크(400)의 측정 결과(420)는 상면 형상이 비교적 평탄한 형상이며, 마스크(400)의 패턴 단부의 측벽 형상은 거의 수직 형상이다. 측정 결과(420)에서, 열처리 전의 마스크(400)의 막 두께는 장소에 관계없이 약 2.3㎛이다. 반면, 도 9b에 도시된 바와 같이, 열처리 후의 마스크(400)의 측정 결과(430)는 마스크(400)의 상면 단부 근처에 돌출부(410)가 형성되어 있고, 마스크(400)의 패턴 단부의 측벽(경사면(412))은 경사져있다. 돌출부(410)의 막 두께는 약 2.3㎛이며, 그 이외의 막 두께는 약 1.9㎛이다. 즉, 상기 200˚C의 열처리에 의해 마스크(400)의 패턴 단부 부근 이외의 영역(예를 들어, 마스크(400) 패턴의 내부 영역)이 박막화된다. 마스크(400)으로써 레지스트를 이용했을 경우, 소정의 온도 이상의 열처리를 실시하면 레지스트가 변질해, 레지스트가 박리되기 어려워진다. 예를 들어, 마스크(400)으로써 Merck사의 AZP4210가 이용되었을 경우는 상기 소정의 온도는 약 160이다. 따라서, 통상적으로는 레지스트의 열처리를 소정의 온도 미만으로 실시하지만, 본 실시형태에서는 마스크(400)의 형상을 변화시키기 위해서 200˚C의 열처리를 실시하고 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타낸 평면도 및 단면도이다. 도 9b와 같이, 마스크(400)를 변형시킨 후, 전극(440)에 도선(lead wire)(442)을 접속하고, 기판(100)의 단부 부근에 일렉트론 왁스(electron wax)(200)를 형성한다. 도선(442)은 Ag 페이스트 등을 이용해 전극(440)에 고정된다. 일렉트론 왁스(200)는 전극(440) 및 도선(442)을 덮도록 형성된다. 또한, 도 11에는 도시되지 않았지만, 후술되는 유리판(530)(도 12 참조) 상에 기판(100)이 배치된다. 일렉트론 왁스(200)는 기판(100) 및 반도체 구조체(140)의 측면을 덮어 유리판(530)에 접하고, 기판(100)을 유리판(530)에 고정한다. 본 실시예의 일렉트론 왁스(200)로 절연성의 수지 재료가 이용될 수 있다. 예를 들어, 일렉트론 왁스(200)으로써 마루토 사의 시프트 왁스 제품이 이용될 수 있다.
후술되는 양극 산화 시, 도선(442)을 통해 전극(440)에 전위가 공급된다. n형 반도체층(110)의 저항률은 p형 반도체층(130)의 저항률에 비해 낮다. n형 반도체층(110)의 두께는 p형 반도체층(130)의 두께에 비해 크다. 즉, 기판(100)의 표면 또는 뒷면의 평행한 방향에서, n형 반도체층(110)의 전기 저항은 p형 반도체층(130)의 전기 저항에 비해 충분히 낮다. 따라서, 전극(440)에 공급된 전위에 따른 전류는 n형 반도체층(110)에 우선적으로 흘려, 기판(100)의 전 영역으로 퍼진다. 또한, 전극(440)으로 In이 이용되고, p형 반도체층(130)으로 p-GaN이 이용되는 경우, In과 p-GaN의 접촉은 쇼트키 접촉이므로, 쇼트키 장벽을 넘는 전압(예를 들어, 3.4 V 이상의 전압)이 공급될 수 있다.
도 12는 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 방법의 하나의 예를 나타낸 도면이다. 본 실시예에서 양극 산화에 의해 p형 반도체층(130)의 표면을 산화하는 방법에 대해 설명한다. 도 12에 도시된 바와 같이, 용기(500)에 AGW(Acorus gramineus hot water extracts) 용액 510을 공급하고, AGW 용액 510에 유리판(530, 550), 및 참조 전극(560)을 침지시킨다. 유리판(530)에는 시료(520)(도 11에 도시된 기판(100) 및 반도체 구조체(140))가 설치되어 있다. 전원(570)의 양극에서의 배선은 도선(442)를 통해 시료(520)의 전극(440)에 접속된다. 유리판(550)에는 음극(540)이 설치되어 있다. 음극(540)으로 백금(Pt)이 이용된다. 참조 전극(560)은 전원(570)의 양극에 접속되어 있다.
AGW 용액(510)은 3% 주석산 수용액：프로필렌 글리콜을 1：3의 비율로 혼합한 것을, 암모니아 수를 이용하여 pH 7 정도로 조절한 용액이다.
시료(520)을 AGW 용액(510)에 침지시킨 상태로 통전하면, 시료(520)의 p형 반도체층(130) 표면에서는 아래와 같은 반응이 일어난다.
Figure PCTKR2018001682-appb-C000001
n형 반도체층(110)이 p형 반도체층(130)의 상부에 형성된 반도체 구조체(140)를 양극 산화하는 경우는 광을 조사(照射)하면서 양극 산화할 필요가 있다.
조사되는 광의 파장(λ)은 양극 산화되는 대상의 물질의 밴드 갭 에너지(Eg)에 대해 아래의 식을 만족시키는 파장이 될 수 있다.
Figure PCTKR2018001682-appb-I000001
도 13은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크로부터 노출된 p형 반도체층 상에 산화막이 형성된 상태를 나타낸 확대 단면도이다. 도 14는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타낸 확대 단면도이다.
우선, 도 11에 도시된 상태로 양극 산화를 하면, 전류는 마스크(400)으로부터 노출된 영역의 p형 반도체층(130)을 흐르기 때문에, 그 영역의 p형 반도체층(130)에 산화막이 형성된다. 도 13이 그 상태를 나타낸다. 도 13과 같이, p형 반도체층(130)의 표면에 제1 산화막(152)이 형성되면, 제1 산화막(152)이 저항체로써 작용한다. 그 결과 제1 영역(404)의 p형 반도체층(130)에 전류가 흐르기 어려워진다. 본 실시형태에서는 p－GaN의 표면에 형성된 Ga2O3의 저항률이 열처리를 실시한 마스크(400)의 저항률보다 높다. 따라서 제1 산화막(152)이 형성된 후에는 양극에서의 전류 경로는 마스크(400)의 내부가 지배적이게 된다. 즉, 제1 영역(404)의 p형 반도체층(130)에 흐르는 전류에 비해, 제2 영역(406)의 p형 반도체층(130)에 흐르는 전류가 많다. 그 결과, 도 14에 도시된 바와 같이, 마스크(400) 아래에 다른 영역보다 두꺼운 산화막이 형성된다.
다만, 위치에 따라 마스크(400)의 저항률에 차이가 있기 때문에, 그 저항률 차에 따라 형성되는 산화막의 막 두께가 다르다. 예를 들어, 마스크(400)의 표면이 평탄한 영역에서의 마스크(400)의 저항률은 그 외 영역에서의 마스크(400)의 저항률보다 낮다. 따라서, 해당 영역의 p형 반도체층(130)은 산화되기 쉽기 때문에, 도 14에 도시된 바와 같이, 제1 산화막(152)보다 두꺼운 제2 산화막(154)이 형성된다. 또한, 해당 영역의 마스크(400)에는 국소적으로 p형 반도체층(130)의 산화를 저해하는 요인이 포함되어 있다. 그 영향으로 제2 산화막(154)의 내부에 산화되지 않는 영역 또는 전류가 흐르기 쉬운 산화막의 영역(도전 경로(158)에 상응하는 영역)이 형성된다고 생각된다. 또한, 제2 산화막(154)에는 도전 경로(158)가 존재하기 때문에, 제2 산화막(154)의 막 두께가 제1 산화막(152)의 막 두께보다 커져도, 제2 산화막(154)의 산화는 더 진행되고, 제2 산화막(154)의 막 두께가 제1 산화막(152)의 막 두께보다 커진다고 생각된다.
돌출부(410)가 형성된 영역에서의 마스크(400)의 저항률은 그 외 영역에서의 마스크(400)의 저항률보다 높다. 따라서, 돌출부(410) 아래의 p형 반도체층(130)은 산화 되기 어렵기 때문에, 해당 영역의 산화막의 막 두께는 매우 얇아진다. 그 결과, 홈(156)이 형성된다.
경사면(412)이 형성된 영역에서의 마스크(400)의 저항률은 돌출부(410)가 형성된 영역에서의 마스크(400)의 저항률보다 낮고, 마스크(400)의 표면이 평탄한 영역에서의 마스크(400)의 저항률보다 높다. 따라서, 경사면(412)이 형성된 영역의 산화막의 막 두께는 홈(156)의 산화막보다 두껍고, 제2 산화막(154)보다 얇다.
제2 영역(406)에 있어서, 마스크(400)의 패턴 단부의 산화막의 막 두께가 그 패턴 내부의 산화막의 막 두께보다 얇다. 따라서, 마스크(400) 아래의 산화막은 AGW 용액(510)이 마스크(400)의 단부로부터 마스크(400)와 p형 반도체층(130) 사이에 침입하는 것에 의해 형성된 것이 아니고, 마스크(400)의 막 두께 방향으로 전류가 흐름으로써 형성되었다고 생각된다.
상기와 같이, 200˚C에서 열처리된 마스크(400)의 저항률은 마스크(400)로부터 노출된 p형 반도체층(130)에 형성된 산화막(150)의 저항률보다 낮다. 여기서, 이러한 저항률의 차는 마스크(400)의 저항을 무시하면, 「면적/두께」의 비율에 따라 결정된다. 본 실시형태의 제조 방법으로 만든 샘플에서,
「(산화막(150)의 저항률)/(마스크(400)의 저항률)」
= 「(산화막(150)의 면적/산화막(150)의 막 두께)/(마스크(400)의 면적/마스크(400)의 막 두께)」
＝（137,000 ㎛２／0.23 ㎛）／（88,000 ㎛２／1.9 ㎛）
＝13
이다. 다만, 실제 구조에서는 마스크(400)에 저항이 있기 때문에, 실제 「(산화막(150)의 저항률)/(마스크(400)의 저항률)」의 값은 13보다 작은 값이 된다고 생각한다.
도 15는 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 단면도이다. 상기 양극 산화의 결과, 도 15에 도시된 바와 같이, 제1 영역(404)의 p형 반도체층(130)에 제1 산화막(152)이 형성되고, 제2 영역(406)의 p형 반도체층(130)에 제2 산화막(154) 및 홈(156)의 산화막이 형성된다. 또한, 도 15에서는 도전 경로(158)는 생략 되어있다. 상기 제조 방법을 바꿔 말하면, 서로 막 두께가 다른 제1 산화막(152), 제2 산화막(154) 및 홈(156)의 산화막은 동일한 공정으로 형성된다. 다만, 이러한 산화막이 각각 다른 공정으로 형성될 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 평면도 및 단면도이다. 마스크(400)은 리무버(예를 들어 박리액)에 의해 제거된다. 일렉트론 왁스(200)는 아세톤에 의해 제거된다. 도 16에 도시된 바와 같이, 마스크(400)로부터 노출된 제1 영역(404)에 제1 산화막(152)이 형성된다. 마스크(400)으로 덮여 있던 제2 영역(406)에 제2 산화막(154)이 형성된다. 즉, 평면에서 볼 때, 제2 산화막(154)은 제1 산화막(152)으로 둘러싸여 있다. 제1 영역(404)와 제2 영역(406) 사이, 즉, 마스크(400) 패턴의 둘레에 따라 형성된 돌출부(410)의 영역에 홈(156)이 형성된다. 바꿔 말하면, 홈(156)은 제2 산화막(154)의 둘레에 따라 연속하여 제2 산화막(154)를 둘러싸고 있다.
도 18 및 도 19는 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 평면도 및 단면도이다. 도 17의 전극(440)을 제거하고, 산화막(150), p형 반도체층(130), 활성층(120), 및 n형 반도체층(110)의 일부를 부식(에칭)함으로써, 도 18에 도시된 바와 같이, 복수의 메사(M)를 형성한다. 도 18에 도시된 바와 같이, 평면으로 볼 때, 메사(M)의 주변은 홈(156)을 둘러싸고 있다. 메사(M)의 패턴이, 예를 들어 도 7에 도시된 마스크(400)의 패턴과 같은 경우, 마스크(400)을 이용하여 산화막(150), p형 반도체층(130), 활성층(120) 및 n형 반도체층(110)의 일부를 부식(에칭)함으로써 메사(M)를 형성할 수 있다. 메사(M)의 패턴은 도 18에 도시된 형상에 한정되지 않고, 다양한 형상을 채용할 수 있다.
도 18 및 도 19의 산화막(150) 상에 p형 전극(160)을 형성하고, 노출된 n형 반도체층(110) 상에 n형 전극(170)을 형성함으로써, 도 1 및 도 2에 도시된 발광소자(10)를 얻을 수 있다. 또한, p형 전극(160)을 형성하고, 및 n형 전극(170)을 형성한 후에 열처리를 실시하는 것이 바람직하다. 예를 들어, p형 전극(160)을 형성한 후에 500˚C의 열처리를 실시하고, n형 전극(170)을 형성한 후에 400˚C의 열처리를 실시한다. 이러한 열처리에 의해, p형 전극(160)과 p형 반도체층(130) 사이의 접촉 저항 및 n형 전극(170)과 n형 반도체층(110) 사이의 접촉 저항을 낮출 수 있다.
도 20은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 형성된 산화막의 표면 형상을 측정한 영역을 나타낸 평면도이다. 도 21은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 형성된 산화막의 표면 형상을 측정한 결과를 나타낸 도이다.
도 20의 C-C＇선에 따라 Dektak를 이용해 측정한 결과가 도 21이다. 도 21에 있어서, 가로 축의 단위는 ㎛이며, 세로 축의 단위는 Å(옹스트롬)이다. 도 21에 도시된 바와 같이, 제1 산화막(152)의 막 두께는 제2 산화막(154)의 막 두께보다 작고, 제1 산화막(152)과 제2 산화막(154) 사이에 홈(156)이 형성되어 있는 것이 확인되어 있다. 도 21의 측정 결과에 있어서, 홈(156)보다 좌측 영역에서 제2 산화막(154)를 측정한 측정 결과가 경사지고 막 두께가 커져 있는 것처럼 보이지만, 이는 측정에 기인한 것으로, 제2 산화막(154)의 막 두께를 나타낸 것이 아니다.
도 22는 본 발명의 실시예에 따른 발광소자의 양극 산화 후의 표면 상태를 나타낸 광학 현미경 사진이다. 도 22의 광학 현미경 사진은 도 20의 점선으로 둘러싸인 영역을 관측한 것이며, 마스크(400)가 제거되어 산화막(150)이 표면에 노출된 상태의 광학 현미경 사진이다. 도 22의 점선 408은 마스크(400)의 패턴 단부가 존재하던 영역에 상응한다. 도 22에 도시된 바와 같이, 제1 산화막(152), 제2 산화막(154), 홈(156)에 상응하는 영역의 산화막 각각의 광학 현미경 사진에서의 색이 다르다. 구체적으로는, 제1 산화막(152) 및 홈(156)에 상응하는 영역의 산화막의 색은 청색이며, 제2 산화막(154)에 상응하는 영역의 산화막의 색은 약간 붉은기가 있는 흰색이다.
도 23은 본 발명의 실시예에 따른 발광소자의 산화막의 광학 특성을 나타낸 도면이다. 도 23은 GaN\박막\공기의 구조에 있어서, 파장이 450 nm(청색)의 광에 대한 반사율(R) 및 투과율(T)에 대해, 산화막의 두께 의존을 계산한 결과이다. 도 23의 계산은 아래의 계산식에 기초하여 행해졌다. 곡선(R)은 반사율의 계산 결과를 나타낸다. 곡선(T)은 투과율의 계산 결과를 나타낸다. 여기에서는 박막은 산화막(Ga2O3)에 해당한다.
Figure PCTKR2018001682-appb-I000002
여기서 Φ、ｒ１、ｒ２、ｔ１、ｔ２은 각각 아래와 같다.
Figure PCTKR2018001682-appb-I000003
상기 계산식에 있어서, ｎ１＝２．４（ＧａＮ의 굴절률）, ｎ２＝１．５５（박막의 굴절률）, ｎ３＝１（공기의 굴절률）이다.
도 23으로부터 산화막의 막 두께가 약 74 nm, 약 220 nm의 경우에 450 nm(청색)의 광에 대한 반사율이 낮고, 투과율이 높다. 즉, 도 22의 광학 현미경 사진에서 청색으로 보이는 제1 산화막(152)의 막 두께는 약 220 nm라고 추측된다. 마찬가지로, 홈(156)에 상응하는 영역의 산화막(150)의 막 두께는 약 74 nm라고 추측된다.
상기와 같이, 본 실시형태에서는 p형 반도체층(130)의 표면을 양극 산화함으로써 산화막(150)을 얻을 수 있다. 다만, 산화막(150)은 양극 산화 이외의 방법으로 형성할 수도 있다. 예를 들어, p형 반도체층(130) 표면의 열 산화나 p형 반도체층(130)으로 산소를 넣는 것(이온 도핑법이나 이온 인 플랜테이션법)에 의해서 산화막(150)이 형성될 수 있다. 다만, 양극 산화 이외의 방법으로 p형 반도체층(130)을 산화하는 경우에도 산화막(150)에 도전 경로(158)을 형성한다.
［발광소자 10의 전기 특성 및 발광 특성］
도 24, 도 25a 및 도 25b를 이용하여, 발광소자(10)의 전기 특성 및 발광 특성에 대해 설명한다. 도 24, 도 25a 및 도 25b는 상기에서 설명된 실시예의 발광소자(10)와 그 비교 예의 발광소자(90)의 비교 결과를 나타낸다. 또한, 비교 예는 발광소자(10)로부터 산화막(150)이 생략된 발광소자이다. 즉, 발광소자(90)에서는 도 2에서의 산화막(150)이 형성되지 않고, p형 전극(160)이 p형 반도체층(130)에 직접 접촉하고 있다.
도 24는 본 발명의 실시예 및 그 비교 예의 발광소자의 전기 특성 및 발광 특성을 나타낸 도이다. 도 24의 그래프(600)에는 발광소자(10, 90)의 전기 특성 및 발광 특성 모두가 나타나 있다. 도 24에 있어서, 전기 특성(602) 및 발광 특성(604)는 본 실시예에 따른 발광소자(10)의 특성이다. 전기 특성(612) 및 발광 특성(614)는 비교 예의 발광소자(90)의 특성이다. 상기 특성(602, 604)은 발광소자(10, 90)에 흐른 전류 값에 대한 전압 값을 구성한 그래프이다. 발광 특성(604, 614)은 발광소자(10, 90)에 흐른 전류 값에 대한 광의 출력 값(발광 강도)을 구성한 그래프이다.
도 24에 도시된 바와 같이, 본 실시예에 따른 발광소자(10)의 전기 특성(602)과 비교 예의 발광소자(90)의 전기 특성(612) 사이에는 큰 차이는 없다. 그러나 같은 전류 값에 대해 전기 특성(602)의 전압 값은 전기 특성(612)의 전압 값보다 작다. 즉, 발광소자(10)에서는 p형 반도체층(130)와 p형 전극(160) 사이에 산화막(150)이 형성되어 있지만, 산화막(150)의 존재가 전기 특성에 미치는 영향은 작다는 것을 알 수 있다. 본 실시예에 따른 발광소자(10)의 발광 특성(604)은 비교 예의 발광소자(90)의 발광 특성(614)보다 양호하다. 같은 전류 값에서 발광 특성(604)과 발광 특성(614)을 비교하면, 발광 특성(604)은 발광 특성(614)의 약 1.7배의 발광 강도라는 것을 알 수 있다. 즉, 거의 같은 소비 전력의 조건 하에서, 본 실시형태의 발광소자(10)의 발광 강도는 비교 예의 발광소자90)의 발광 강도보다 약 1.7배 높다.
도 25a 및 도 25b는 본 발명의 실시예 및 그 비교 예의 발광소자의 발광 상태를 나타낸 광학 현미경 사진이다. 도 25a는 본 실시예에 다른 발광소자(10)의 발광 상태를 나타낸 광학 현미경 사진이며, 도 25b는 비교 예의 발광소자(90)의 발광 상태를 나타낸 광학 현미경 사진이다. 도 25a 및 도 25b에 나타낸 광학 현미경 사진은 시험적으로 발광소자를 발광시킨 상태이다. 구체적으로 각각의 발광소자의 p형 전극(160)에 직접 프로브(620)를 접촉시킴으로써 p형 전극(160)에 전위가 공급되어 있다. 도 25a 및 도 25b의 발광소자(10, 90)의 일부는 프로브(620)로 감춰져 있지만, 프로브(620)로 감춰진 영역의 발광소자(10, 90)의 외주는 점선으로 도시되어 있다.
도 25a에 도시된 바와 같이, 본 실시예에 따른 발광소자(10)에서는 발광 영역의 밝기에 농담(濃淡)이 확인된다. 한편, 도 25b에 도시된 바와 같이, 비교 예의 발광소자(90)에서는 발광 영역의 밝기는 일정(균일)하다. 또한, 도 25a 및 도 25b 각각의 광학 현미경 사진은 사진 촬영 시의 노광 조건이 다르기 때문에, 양쪽 사진으로부터 발광 강도를 비교 할 수 없지만, 도 24에 도시된 바와 같이, 같은 소비 전력 하에서의 발광소자(10)(도 25a)는 발광소자(90)(도 25b)보다도 발광 강도가 높다. 발광소자(90)에서는 p형 전극(160)과 p형 반도체층(130) 사이에 산화막이 존재하지 않기 때문에, p형 전극(160)이 배치된 영역의 p형 반도체층(130)에 균일하게 전력이 공급되어 있다고 생각한다. 한편, 발광소자(10)에서는 p형 전극(160)과 p형 반도체층(130) 사이의 산화막(150)이 존재하고 있고, 산화막(150) 안의 도전 경로(158)가 간간이(또는 불균일하게) 존재하고 있다(도 3 참조). 평면으로 볼 때, 도전 경로(158)의 부근에서는 강하게 발광하고, 도전 경로(158)로부터 멀어진 곳은 발광 강도가 약해진다고 생각된다. 즉, 발광 영역의 밝기의 농담은 산화막(150) 안의 도전 경로(158)가 간간이 존재하는 것을 나타내고 있다고 생각된다.
상기과 같이, 본 발명의 실시예에 따른 발광소자(10)에 의하면, p형 반도체층(130)과 p형 전극(160) 사이에 도전 경로(158)을 가진 산화막(150)이 형성됨으로써, p형 반도체층(130)과 p형 전극(160)이 직접 접하고 있는 종래 구조에 비해 높은 발광 효율을 얻을 수 있다. 이러한 발광소자(10)를 제조하는 방법으로써, 레지스트의 형상이 변화하는 열처리를 실시해, 형상이 변화한 레지스트를 이용해 양극 산화하는 방법을 이용할 수 있다. 이 제조 방법을 이용함으로써, 간이적인 프로세스로 종래 구조에 비해 발광 효율이 높은 발광소자를 제조할 수 있다. 또한, 상기에서도 서술했지만, 도전 경로(158)를 가진 산화막(150)을 형성하는 방법으로써 양극 산화를 이용하는 것은 하나의 예에 불과하고, 그 외의 방법으로 도전 경로(158)를 가진 산화막(150)을 형성할 수 있다.
[제1 실시예의 변형예 1]
도 26을 이용하여 산화막(150)에 형성된 도전 경로의 변형예에 대해 설명한다. 도 26은 본 발명의 일 실시예의 변형예에 따른 발광소자의 상세한 층 구조를 나타낸 단면도이다. 도 3에서는 도전 경로(158)가 제2 산화막(154)이 형성되어 있지 않은 영역(즉, 제2 산화막(154)에 형성된 핀 홀)에 있어서 p형 전극(160)과 p형 반도체층(130)이 접속된 부분인 예를 나타냈지만, 도전 경로(158)는 p형 전극(160)과 p형 반도체층(130)을 전기적으로 접속할 수 있는, 다양한 형태로 실현 가능하다. 예를 들어, 도 26에 도시된 바와 같이, 제2 산화막(154) 안에 전류가 통과 가능한 결함(159)이 존재하고, 상기 결함(159)이 도전 경로로 기능할 수 있다. 이 경우, 제2 산화막(154)의 막 두께는 대체로 일정하고, 국소적으로 도전 경로로 기능하는 결함(159)이 존재하고 있다. 또한, 결함(159)의 형상은, 결함(159-1)과 같이 직선 형상일 수 있고, 결함(159-2)과 같이 굴곡된 형상일 수 있고, 결함(159-3)과 같이 이산적인 형상일 수 있다.
[제1 실시예의 변형예 2]
도 27을 이용하여 산화막(150)에 형성된 도전 경로(158)의 변형 예에 대해 설명한다. 도 27은 본 발명의 일 실시에의 변형예에 따른 발광소자의 상세한 층 구조를 나타낸 단면도이다. 도 3 및 도 26에서는 제2 산화막(154)의 내부에 국소적으로 도전 경로(158) 또는 결함(159)이 존재하는 구성을 예시했지만, 도 27에 도시된 바와 같이, 제2 산화막(154)의 저항률이 제1 산화막(152)의 저항률보다 낮을 수 있다. 즉, 제2 산화막(154)의 전체 영역이 도전 경로(158)로 기능할 수 있다. 이 경우, 홈(156)에 상응하는 영역의 산화막의 저항률이 제1 산화막(152)의 저항률보다 높을 수 있다.
〈제2 실시형태〉
도 28을 이용하여, 본 발명의 실시예에 따른 발광소자의 개요에 대해 설명한다. 도 28은 본 발명의 일 실시예의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다. 도 28에 도시된 발광소자(10A)는 도 2에 도시된 발광소자(10)와 유사하지만, 발광소자(10A)는 p형 전극(160A) 상에 p형 패드(190A)가 형성되어 있는 점 및 산화막(150A)의 전체 영역에 도전 경로(158A)가 형성되어 있는 점에서 발광소자(10)과 상이하다. 이하의 발광소자(10A)에 대한 설명에 있어서, 도 2에 나타낸 발광소자(10)와 동일한 구성에 대한 설명이 생략될 수 있다.
도 28에 도시된 바와 같이, 산화막(150A) 안의 도전 경로(158A)는 p형 반도체층(130A) 표면의 거의 모든 영역에 형성되어 있다. 산화막(150A) 상에는 p형 전극(160A)이 형성되어 있다. p형 전극(160A)은 도전 경로(158A)를 통해, p형 반도체층(130A)에 접속되어 있다. p형 전극(160A)은 도전 경로(158A)와 마찬가지로, p형 반도체층(130A) 표면의 거의 모든 영역에 형성되어 있다. p형 패드 (190A)는 p형 전극(160A) 상에 형성되어 있다. p형 패드(190A)가 형성되는 영역은 p형 전극(160A)의 일부 영역이다. 바꿔 말하면, p형 전극(160A)의 대부분의 영역이 p형 패드(190A)로부터 노출되어 있다. 도전 경로(158A) 및 p형 전극(160A)는 발광시키고자 하는 영역에 따라 적절히 설정될 수 있다.
p형 전극(160A)로 광 투과성을 가진 도전재료가 이용된다. 예를 들어, 각각의 막 두께가 50 nm 이하의 Au/Ni가 이용된다. Au 및 Ni의 막 두께는 동일하거나, 서로 다를 수 있다. 양호한 광 투과성을 얻기 위해서, Au 및 Ni의 막 두께는 각각 20 nm 이하로 하는 것이 바람직하다. p형 전극(160A)로, 상기 재료 이외에 ITO(산화 인듐·주석), IGO(산화 인듐· 갈륨), IZO(산화 인듐· 아연), GZO(갈륨이 불순물로써 첨가된 산화 아연) 등의 도전성 산화물 반도체가 이용될 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 발광소자(10A)에 의하면, p형 패드(190A)로부터의 전류는 p형 전극(160A)를 통해 p형 패드(190A)의 영역보다 넓은 영역으로 분산된다. 즉, p형 전극(160A)은 p형 패드(190A)로부터의 전류가 p형 패드(190A) 바로 아래에 집중되는 것을 억제한다. 상기 구성에 의해, 발광소자(10A)의 패턴 내(예를 들어, 발광 영역의 중앙부와 단부)에 있어서의 발광 얼룩짐을 억제할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정된 것이 아니고, 취지를 벗어나지 않는 범위에서 적절히 변경하는 것이 가능하다.
부호의 설명
10：발광소자, 90：발광소자, 100：기판, 110：n형 반도체층, 120：활성층, 130：p형 반도체층, 132：점선, 140：반도체 구조체, 150：산화막, 152：제1 산화막, 154：제2 산화막, 156：홈, 158：도전 경로, 159：결함, 160：p형 전극, 170：n형 전극, 180：개구부, 190 A：p형 패드, 200：일렉트론 왁스(electron wax), 300：버퍼층, 310：u-GaN, 320：n-GaN, 330：InGaN, 340：p-AlGaN, 350：p-GaN, 400：마스크, 402：둘레, 404：제1 영역, 406：제2 영역, 408：점선, 410：돌출부, 420：측정 결과, 430：측정 결과, 500：용기, 510：용액, 520：시료, 530：유리판, 540：음극, 550：유리판, 560：참조 전극, 570：전원, 600：그래프, 602：전기 특성, 604：발광 특성, 612：전기 특성, 614：발광 특성, 620：프로브

Claims (20)

  1. 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 형성된 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함한 반도체 구조체;
    상기 제1 반도체에 접속된 제1 전극;
    상기 제2 반도체 상부에서 상기 제2 반도체에 접속된 제2 전극; 및
    상기 제2 반도체와 상기 제2 전극 사이에 형성되고, 상기 제2 반도체와 상기 제2 전극을 전기적으로 접속하는 도전 경로를 포함하는 광 투과성을 가진 제1 막을 가진 발광소자.
  2. 청구항 1에 있어서,
    상기 제1 막은 상기 제2 반도체의 성분을 포함하는 발광소자.
  3. 청구항 1에 있어서
    상기 제1 막은 산화막인 발광소자.
  4. 청구항 3에 있어서,
    상기 산화막은 상기 제2 반도체보다 고저항이며,
    상기 도전 경로는 상기 산화막의 내부에 형성되어 있는 발광소자.
  5. 청구항 4에 있어서,
    평면으로 볼 때, 상기 제2 전극은 상기 산화막에 둘러싸여 있는 발광소자.
  6. 청구항 4에 있어서,
    상기 산화막은 제1 산화막 및 제2 산화막을 포함하고,
    상기 제2 산화막의 막 두께는 상기 제1 산화막의 막 두께보다 크고,
    상기 도전 경로는 적어도 상기 제2 산화막에 형성되어 있는 발광소자.
  7. 청구항 6에 있어서,
    평면으로 볼 때, 상기 제2 산화막은 상기 제1 산화막에 둘러싸여 있는 발광소자.
  8. 청구항 7에 있어서,
    상기 산화막에는 상기 제1 산화막과 상기 제2 산화막 사이에 홈이 형성되어 있는 발광소자.
  9. 청구항 8에 있어서,
    상기 홈은 상기 제2 산화막의 둘레에 따라 연속하여 상기 제2 산화막을 둘러싸고 있는 발광소자.
  10. 청구항 4에 있어서,
    상기 산화막의 굴절률은 상기 제2 반도체의 굴절률과 공기의 굴절률 사이의 값인 발광소자.
  11. 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 위치하되 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함하는 반도체 구조체에 있어서, 상기 제2 반도체의 제1 영역을 노출하는 마스크를 형성하고,
    상기 제1 영역의 상기 제2 반도체를 산화하여 제1 산화막을 형성하고,
    상기 마스크로 덮인 제2 영역의 상기 제2 반도체에 투광성을 갖는 제2 막을 형성하고,
    상기 마스크를 제거하고,
    상기 제2 영역의 상기 제2 반도체 상에 상기 제2 반도체에 전기적으로 접속되는 제2 전극을 형성하고,
    상기 제1 반도체에 전기적으로 접속되는 제1 전극을 형성하는 발광소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제2 막은 상기 제2 반도체의 일부가 화학 반응으로 인해 형성되는 발광소자의 제조 방법.
  13. 청구항 11에 있어서,
    상기 제2 막은 상기 제2 반도체의 일부가 산화되어 형성되는 발광소자의 제조 방법.
  14. 청구항 13에 있어서,
    상기 제1 산화막 및 상기 제2 막은 각각 동일한 공정으로 형성되는 발광소자의 제조 방법.
  15. 청구항 14에 있어서,
    상기 마스크의 막 두께 방향의 전기 저항은 상기 제1 막의 막 두께 방향의 전기 저항보다 작은 발광소자의 제조 방법.
  16. 청구항 15에 있어서,
    상기 제2 막은 상기 마스크가 상기 제2 반도체를 덮은 상태로 형성되는 발광소자의 제조 방법.
  17. 청구항 16에 있어서,
    상기 제2 막은 도전 경로를 포함하고,
    상기 도전 경로를 통해 상기 제2 전극과 상기 제2 반도체가 접속되는 발광소자의 제조 방법.
  18. 청구항 13에 있어서,
    상기 마스크는, 상기 마스크의 패턴의 둘레를 따라 돌출부가 형성되는 발광소자의 제조 방법.
  19. 청구항 18에 있어서,
    상기 돌출부는 상기 마스크의 열처리에 의해 형성되는 발광소자의 제조 방법.
  20. 청구항 19에 있어서,
    상기 마스크는 레지스트이며,
    상기 열처리는 160˚C 이상의 열처리인 발광소자의 제조 방법.
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