WO2021133140A1 - 발광 소자 및 그것을 갖는 led 디스플레이 장치 - Google Patents

발광 소자 및 그것을 갖는 led 디스플레이 장치 Download PDF

Info

Publication number
WO2021133140A1
WO2021133140A1 PCT/KR2020/019198 KR2020019198W WO2021133140A1 WO 2021133140 A1 WO2021133140 A1 WO 2021133140A1 KR 2020019198 W KR2020019198 W KR 2020019198W WO 2021133140 A1 WO2021133140 A1 WO 2021133140A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
emitting stack
electrode
type semiconductor
connection electrode
Prior art date
Application number
PCT/KR2020/019198
Other languages
English (en)
French (fr)
Inventor
장종민
이성현
김창연
Original Assignee
서울바이오시스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스주식회사 filed Critical 서울바이오시스주식회사
Priority to EP20906617.4A priority Critical patent/EP4084097A4/en
Priority to CA3166227A priority patent/CA3166227A1/en
Priority to KR1020227020544A priority patent/KR20220123640A/ko
Priority to JP2022540346A priority patent/JP2023510170A/ja
Priority to CN202080090918.3A priority patent/CN114902434A/zh
Publication of WO2021133140A1 publication Critical patent/WO2021133140A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present disclosure relates to a light emitting element and an LED display device having the same.
  • a light emitting diode is an inorganic light source and is used in various fields such as display devices, vehicle lamps, and general lighting. Light emitting diodes have long lifespan, low power consumption, and fast response speed, so they are rapidly replacing existing light sources.
  • a conventional light emitting diode has been mainly used as a backlight light source in a display device.
  • an LED display that directly implements an image using a light emitting diode has been developed.
  • a display device generally implements various colors by using a mixed color of blue, green, and red.
  • the display device includes a plurality of pixels to implement various images, each pixel has blue, green, and red sub-pixels, a color of a specific pixel is determined through the colors of these sub-pixels, and a combination of these pixels.
  • the LED can emit light of various colors according to its material, so that individual light emitting elements emitting blue, green, and red are arranged on a two-dimensional plane to provide a display device.
  • individual light emitting elements emitting blue, green, and red are arranged on a two-dimensional plane to provide a display device.
  • the number of light emitting devices increases, and the mounting process takes a lot of time.
  • light emitting devices have been generally mounted on a circuit board or the like using a surface mount technology.
  • the surface mounting technique is a technique of bonding a light emitting device on a circuit board using a solder paste.
  • very small light emitting devices referred to as micro LEDs are not suitable for mounting using conventional surface mounting technology because the distance between the bump pads is extremely small. Accordingly, a new technology suitable for mounting light emitting devices having an extremely small size is required.
  • Exemplary embodiments provide a light emitting device suitable for probing and mounting for electrical measurement, and a display device having the same.
  • An exemplary embodiment provides a light emitting device comprising: a first light emitting stack; a second light emitting stack disposed below the first light emitting stack; a third light emitting stack disposed under the second light emitting stack; first to fourth connection electrodes disposed on the first light emitting stack and electrically connected to the first to third light emitting stacks; and bonding metal layers disposed on upper surfaces of the first to fourth connection electrodes, wherein each of the first to fourth connection electrodes includes a groove on the top surface, and the bonding metal layers include the first to fourth connection electrodes, respectively. cover their grooves.
  • An exemplary embodiment provides a display device comprising: a display substrate having bonding pads; and light emitting elements disposed on the display substrate, each of the light emitting elements comprising: a first light emitting stack; a second light emitting stack disposed below the first light emitting stack; a third light emitting stack disposed under the second light emitting stack; first to fourth connection electrodes disposed on the first light emitting stack and electrically connected to the first to third light emitting stacks; and bonding metal layers disposed on upper surfaces of the first to fourth connection electrodes, wherein each of the first to fourth connection electrodes includes a groove on the upper surface, and the bonding metal layers are respectively the first to fourth connection electrodes and the bonding metal layers are eutectically bonded to the bonding pads.
  • 1A is a schematic plan view of a light emitting device according to an embodiment.
  • FIG. 1B and 1C are schematic cross-sectional views taken along line A-A' and B-B' of FIG. 1A, respectively;
  • FIG. 2 is a schematic cross-sectional view of a light emitting stack structure according to an embodiment of the present disclosure.
  • 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, and 14A illustrate a method of manufacturing a light emitting device according to an exemplary embodiment
  • FIGS. 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, and 14B respectively; 12A, 13A and 14A are schematic cross-sectional views taken along line A-A'.
  • Figures 3C, 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, and 14C are the same as Figures 3A, 4A, 5A, 6A, 7A. , Fig. 8A, Fig. 9A, Fig. 10A, Fig. 11A, Fig. 12A, Fig. 13A. and schematic cross-sectional views taken along line B-B' of FIG. 14A.
  • 15A, 15B, 15C, and 15D are schematic cross-sectional views illustrating a method of forming a bonding metal layer according to an exemplary embodiment.
  • 16A and 16B are cross-sectional views for explaining various embodiments of a bonding metal layer.
  • 17A is a schematic plan view illustrating a display device according to an exemplary embodiment.
  • Fig. 17B is a schematic cross-sectional view taken along line C-C' of Fig. 17A;
  • An exemplary embodiment provides a light emitting device comprising: a first light emitting stack; a second light emitting stack disposed below the first light emitting stack; a third light emitting stack disposed under the second light emitting stack; first to fourth connection electrodes disposed on the first light emitting stack and electrically connected to the first to third light emitting stacks; and bonding metal layers disposed on upper surfaces of the first to fourth connection electrodes, wherein each of the first to fourth connection electrodes includes a groove on the top surface, and the bonding metal layers include the first to fourth connection electrodes, respectively. cover their grooves.
  • a mounting process time may be shortened. Furthermore, by adopting the bonding metal layer together with the connecting electrode, it is possible to provide a light emitting device suitable for probing and mounting for electrical measurement.
  • the light emitting device may further include a barrier layer disposed between the bonding metal layer and the connection electrode.
  • the bonding metal layer may at least partially cover the upper surface of the connecting electrode around the groove together with the groove on the upper surface of the connecting electrode.
  • connection electrode may include Cu, and the bonding metal layer may include Au.
  • the first light emitting stack may be electrically connected to the first connecting electrode and the fourth connecting electrode
  • the second light emitting stack may be electrically connected to the second connecting electrode and the fourth connecting electrode
  • the third light emitting stack may be electrically connected to the second connecting electrode and the fourth connecting electrode.
  • the stack may be electrically connected to the third connection electrode and the fourth connection electrode.
  • each of the first to third light emitting stacks may be independently driven.
  • the first to third connection electrodes may be electrically connected to the second conductivity-type semiconductor layer of the first to third light emitting stacks, respectively, and the fourth connection electrode may include the first to third light emitting stacks. It may be electrically connected to the first conductivity type semiconductor layer of the stack.
  • the first to fourth connection electrodes may be disposed in an upper region of the first conductivity-type semiconductor layer of the third light emitting stack.
  • the light emitting device may include: a first pad electrically connecting the first connection electrode to the first light emitting stack; a second pad electrically connecting the second connection electrode to the second light emitting stack; a third pad electrically connecting the third connection electrode to the third light emitting stack; and a fourth pad electrically connecting the fourth connection electrode to the first to third light emitting stacks.
  • the light emitting device may include: a first lower contact electrode in contact with a second conductivity type semiconductor layer of the first light emitting stack; a second lower contact electrode contacting the second conductivity type semiconductor layer of the second light emitting stack; and a third lower contact electrode contacting the second conductivity-type semiconductor layer of the third light emitting stack, wherein the first to third pads are respectively connected to the first to third lower contact electrodes.
  • currents may be evenly distributed in the first to third light emitting stacks.
  • the light emitting device may further include a first upper contact electrode in ohmic contact with the first conductivity type semiconductor layer of the first light emitting stack.
  • the first conductivity-type semiconductor layer of the first light emitting stack may have a recessed region, and the first upper contact electrode may cover the recessed region.
  • the fourth pad may be connected to the first upper contact electrode.
  • An exemplary embodiment provides a display device comprising: a display substrate having bonding pads; and light emitting elements disposed on the display substrate, each of the light emitting elements comprising: a first light emitting stack; a second light emitting stack disposed below the first light emitting stack; a third light emitting stack disposed under the second light emitting stack; first to fourth connection electrodes disposed on the first light emitting stack and electrically connected to the first to third light emitting stacks; and bonding metal layers disposed on upper surfaces of the first to fourth connection electrodes, wherein each of the first to fourth connection electrodes includes a groove on the upper surface, and the bonding metal layers are respectively the first to fourth connection electrodes and the bonding metal layers are eutectically bonded to the bonding pads.
  • the eutectic bonding may be Au and In or Au and Sn eutectic bonding.
  • connection electrode may include Cu, and the bonding metal layer may include Au.
  • the light emitting device may further include a barrier layer disposed between the bonding metal layer and the connection electrode.
  • the bonding metal layer may at least partially cover the upper surface of the connecting electrode around the groove together with the groove on the upper surface of the connecting electrode.
  • the first light emitting stack may be electrically connected to the first connection electrode and the fourth connection electrode
  • the second light emitting stack may be electrically connected to the second connection electrode and the fourth connection electrode
  • the third light emitting stack may be electrically connected to the third connection electrode and the fourth connection electrode
  • the first to third connection electrodes may be electrically connected to the second conductivity type semiconductor layer of the first to third light emitting stacks, respectively, and the fourth connection electrode may be electrically connected to the first conductivity type of the first to third light emitting stacks. It may be electrically connected to the semiconductor layer.
  • the first to fourth connection electrodes may be disposed in an upper region of the first conductivity-type semiconductor layer of the third light emitting stack.
  • the light emitting device may include: a first pad electrically connecting the first connection electrode to the first light emitting stack; a second pad electrically connecting the second connection electrode to the second light emitting stack; a third pad electrically connecting the third connection electrode to the third light emitting stack; and a fourth pad electrically connecting the fourth connection electrode to the first to third light emitting stacks.
  • the light emitting device may include a micro-LED, which, as known in the art, has a light emitting area of 10000 um 2 or less.
  • the micro-LED may have a light emitting area of 4000 um 2 or less, and further, 2500 um 2 or less.
  • FIG. 1A is a schematic plan view of a light emitting device according to an embodiment
  • FIGS. 1B and 1C are schematic cross-sectional views taken along the cut-out lines A-A' and B-B' of FIG. 1A, respectively.
  • the light emitting device 100 includes a light emitting stack structure, a first connecting electrode 20ce, a second connecting electrode 30ce, and a third connecting electrode formed on the light emitting stack structure. 40ce) and a fourth connection electrode 50ce, and bonding metal layers 20cp, 30cp, 40cp, and 50cp are disposed on each connection electrode.
  • the light emitting device 100 may include a first LED sub-unit, a second LED sub-unit, and a third LED sub-unit disposed on the substrate 11 .
  • the first LED sub-unit may include a first light-emitting stack 20
  • the second LED sub-unit may include a second light-emitting stack 30
  • the third LED sub-unit may include a third light-emitting stack 40 .
  • the light emitting stack structure shows three light emitting stacks 20 , 30 , 40
  • the present disclosure is not limited to a specific number of light emitting stacks.
  • the light emitting stack structure may include two or more light emitting stacks.
  • the light emitting device 100 will be described as an example including three light emitting stacks 20 , 30 , and 40 according to an embodiment.
  • the substrate 11 may include a light-transmitting insulating material to transmit light. However, in some embodiments, the substrate 11 may be formed to be translucent or partially transparent to transmit only light of a specific wavelength or transmit only a portion of light of a specific wavelength.
  • the substrate 11 may be a growth substrate capable of epitaxially growing the third light emitting stack 40 , for example, a sapphire substrate. However, the substrate 11 is not limited to the sapphire substrate, and may include various other transparent insulating materials.
  • the substrate 11 may include glass, quartz, silicon, an organic polymer, or an organic-inorganic composite material, for example, silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride.
  • the substrate 11 may include irregularities on its upper surface, for example, it may be a patterned sapphire substrate. By including the unevenness on the upper surface, it is possible to increase the extraction efficiency of light generated by the third light emitting stack 40 in contact with the substrate 11 .
  • the unevenness of the substrate 11 may be adapted to selectively increase the luminous intensity of the third light emitting stack 40 compared to the first light emitting stack 20 and the second light emitting stack 30 . Meanwhile, in another embodiment, the substrate 11 may be removed.
  • the first, second and third light emitting stacks 20 , 30 , 40 are configured to emit light towards the substrate 11 . Accordingly, light emitted from the first light emitting stack 20 may pass through the second and third light emitting stacks 30 and 40 . According to an embodiment, the first, second, and third light emitting stacks 20 , 30 , and 40 may emit light of different peak wavelengths. In one embodiment, the light emitting stack further away from the substrate 11 may reduce light loss by emitting longer wavelength light compared to the light emitting stack closer to the substrate 11 . For example, the first light emitting stack 20 may emit red light, the second light emitting stack 30 may emit green light, and the third light emitting stack 40 may emit blue light.
  • the second light emitting stack 30 may emit light having a shorter wavelength than that of the third light emitting stack 40 . can emit. Accordingly, it is possible to reduce the luminous intensity of the second light emitting stack 30 and increase the luminous intensity of the third light emitting stack 40 , thus dramatically increasing the luminous intensity ratio of light emitted from the first, second and third light emitting stacks. can be changed to For example, the first light-emitting stack 20 may be configured to emit red light, the second light-emitting stack 30 to emit blue light, and the third light-emitting stack 40 to emit green light.
  • the emission area of the first, second, and third light emitting stacks 20 , 30 , and 40 may be about 10000 um 2 or less, further, 4000 um 2 , and further, 2500 um 2 or less.
  • the second light emitting stack 30 emits light having a shorter wavelength than the third light emitting stack 40 , for example, blue light, as an example, but the second light emitting stack 30 is higher than the third light emitting stack 40 . It should be noted that it may emit light of a long wavelength, such as green light.
  • the first light emitting stack 20 includes a first conductivity type semiconductor layer 21 , an active layer 23 , and a second conductivity type semiconductor layer 25 .
  • the first light emitting stack 20 may include, but is not limited to, a semiconductor material emitting red light such as AlGaAs, GaAsP, AlGaInP, and GaP.
  • the first upper contact electrode 21n may be disposed on the first conductivity type semiconductor layer 21 and form an ohmic contact with the first conductivity type semiconductor layer 21 .
  • the first lower contact electrode 25p may be disposed under the second conductivity type semiconductor layer 25 .
  • a portion of the first conductivity type semiconductor layer 21 may be patterned and recessed, and the first upper contact positive electrode 21n may be formed to increase the ohmic contact level of the first conductivity type semiconductor layer 21 .
  • the first upper contact electrode 21n may have a single-layer structure or a multi-layer structure, and may include Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu, or an alloy thereof, for example, Au- It may include a Te alloy or an Au-Ge alloy, but is not limited thereto.
  • the first upper contact electrode 21n may have a thickness of about 100 nm, and may include a metal having a high reflectance to increase light emission efficiency in a downward direction toward the substrate 11 . .
  • the second light emitting stack 30 includes a first conductivity type semiconductor layer 31 , an active layer 33 , and a second conductivity type semiconductor layer 35 .
  • the second light emitting stack 30 may include a semiconductor material emitting blue light, such as GaN, InGaN, ZnSe, etc., but is not limited thereto.
  • the second lower contact electrode 35p is disposed under the second type semiconductor layer 35 of the second light emitting stack 30 .
  • the third light emitting stack 40 includes a first conductivity type semiconductor layer 41 , an active layer 43 , and a second conductivity type semiconductor layer 45 .
  • the third light emitting stack 40 may include a semiconductor material emitting green light, such as GaN, InGaN, GaP, AlGaInP, AlGaP, or the like.
  • the third lower contact electrode 45p is disposed on the second conductivity type semiconductor layer 45 of the third light emitting stack 40 .
  • the first conductivity type semiconductor layers 21 , 31 , 41 and the second conductivity type semiconductor layers 25 of the first, second and third light emitting stacks 20 , 30 and 40 , 35, 45) may each have a single-layer structure or a multi-layer structure, and in some embodiments, may include a superlattice layer.
  • the active layers 23 , 33 , and 43 of the first, second, and third light emitting stacks 20 , 30 , 40 may have a single quantum well structure or a multiple quantum well structure.
  • Each of the first, second, and third lower contact electrodes 25p, 35p, and 45p may include a transparent conductive material that transmits light.
  • the lower contact electrodes 25p, 35p, and 45p may include a transparent conductive oxide (TCO), for example, SnO, InO 2 , ZnO, ITO, ITZO, or the like, but is not limited thereto.
  • TCO transparent conductive oxide
  • the first adhesive layer 61 is disposed between the first light emitting stack 20 and the second light emitting stack 30
  • the second adhesive layer 63 is disposed between the second light emitting stack 30 and the third light emitting stack 40 .
  • the first and second adhesive layers 61 and 63 may include a non-conductive material that transmits light.
  • the first and second adhesive layers 61 , 63 may include an optically clear adhesive (OCA), for example, epoxy, polyimide, SU8, spin-on-glass (SOG), benzocyclobutene (BCB), but is not limited thereto.
  • the first insulating layer 81 , the second insulating layer 83 , and the third insulating layer 85 are the first, second and third light emitting stacks 20 , 30 , 40 .
  • disposed on at least some of the sides of At least one of the first to third insulating layers 81 , 83 , and 85 may include various organic or inorganic insulating materials, such as polyimide, SiO 2 , SiNx, Al 2 O 3 , and the like.
  • at least one of the first to third insulating layers 81 , 83 , and 85 may include a distributed Bragg reflector DBR.
  • At least one of the first to third insulating layers 81 , 83 , and 85 may include a black organic polymer.
  • an electrically floating metal reflective layer is disposed on the first to third insulating layers 81 , 83 , 85 to transmit light emitted from the light emitting stacks 20 , 30 , 40 to the substrate ( 11) can be reflected.
  • at least one of the first to third insulating layers 81 , 83 , and 85 may have a single-layer structure or a multi-layer structure formed of two or more insulating layers having different refractive indices.
  • each of the first, second, and third light emitting stacks 20 , 30 and 40 may be driven independently. More specifically, a common voltage may be applied to one of the first and second conductivity-type semiconductor layers of each light-emitting stack, and an individual light-emitting signal may be applied to the other of the first and second conductivity-type semiconductor layers of each light-emitting stack. may be authorized.
  • the first conductivity type semiconductor layers 21 , 31 , and 41 of each light emitting stack may be n-type
  • the second conductivity type semiconductor layers 25 , 35 , 45 may be It may be p-type.
  • the third light emitting stack 40 may have an oppositely stacked sequence as compared with the first light emitting stack 20 and the second light emitting stack 30 , so that the p-type semiconductor layer 45 is formed as an active layer ( 43), so that the manufacturing process can be simplified.
  • the first conductivity type and the second conductivity type semiconductor layer may be expressed by changing them to n-type and p-type respectively. Furthermore, the n-type and the p-type may be interchanged with each other.
  • the first, second, and third lower contact electrodes 25p, 35p, and 45p respectively connected to the p-type semiconductor layers 25, 35 and 45 of the light emitting stacks are respectively connected to the first to third connecting electrodes 20ce, 30ce, 40ce) to receive light emitting signals corresponding to each.
  • the n-type semiconductor layers 21 , 31 , and 41 of the light emitting stacks may be electrically connected to the fourth connection electrode 50ce in common.
  • the light emitting device 100 has a common n-type light emitting stack structure in which the n-type semiconductor layers 21 , 31 , and 41 of the first, second, and third light emitting stacks 20 , 30 and 40 are connected in common. and may be driven independently of each other. Since it has a common n-type light emitting stack structure, sources of voltages applied to the first, second, and third light emitting stacks 20 , 30 , and 40 may be different from each other.
  • the light emitting device 100 has a common n-type structure, but the present disclosure is not limited thereto.
  • the first conductivity type semiconductor layers 21 , 31 , 41 of each light emitting stack may be p-type, and the second conductivity type semiconductor layers of each light emitting stack (25, 35, 45) may be n-type, thus forming a common p-type light emitting stack structure.
  • the stacking sequence of each light emitting stack is not limited to that illustrated in the drawings and may be variously modified.
  • the light emitting device 100 according to an embodiment of the present disclosure will be described with reference to a common n-type light emitting stack structure.
  • the light emitting device 100 includes a first pad 20pd, a second pad 30pd, a third pad 40pd, and a fourth pad 50pd.
  • the first pad 20pd is electrically connected to the first lower contact electrode 25p through a first contact hole 20CH defined through the first and second insulating layers 81 and 83 .
  • the first connection electrode 20ce is electrically connected to the first pad 20pd through a first through hole 20ct defined through the third insulating layer 85 .
  • the second pad 30pd is electrically connected to the second lower contact electrode 35p through the second contact hole 30CH defined through the first and second insulating layers 81 and 83 .
  • the second connection electrode 30ce is electrically connected to the second pad 30pd through a second through hole 30ct defined through the second insulating layer 83 .
  • the third pad 40pd is electrically connected to the third lower contact electrode 45p through the third contact hole 40CH defined through the first and second insulating layers 81 and 83 .
  • the third connection electrode 40ce is electrically connected to the third pad 40pd through a third through hole 40ct defined through the second insulating layer 83 .
  • the fourth pad 50pd has a first sub contact hole 50CHa defined on the first conductivity-type semiconductor layers 21 , 31 , and 41 of the first, second, and third light emitting stacks 20 , 30 , and 40 . ), the first conductivity-type semiconductor layers 21 and 31 of the first, second, and third light emitting stacks 20 , 30 and 40 through the second sub contact hole 50CHb and the third sub contact hole 50CHc .
  • the first sub contact hole 50CHa may expose the first upper contact electrode 21n, and the fourth pad 50pd may pass through the first sub contact hole 50CHa to the first upper contact electrode 21n.
  • the fourth pad 50pd may be electrically connected to the first conductivity-type semiconductor layers 21 , 31 , and 41 through the sub contact holes 50CHa , 50CHb and 50CHc , and thus the light emitting device 100 .
  • the manufacturing process of the can be simplified.
  • the fourth connection electrode 50ce is electrically connected to the fourth pad 50pd through a fourth through hole 50ct defined through the second insulating layer 83 .
  • connection electrodes 20ce, 30ce, 40ce, 50ce are shown and described as directly contacting the pads 20pd, 30pd, 40pd, and 50pd, respectively, the connection electrodes 20ce, 30ce, 40ce, 50ce) is not directly connected to the pads 20pd, 30pd, 40pd, and 50pd, and other connectors may be interposed therebetween.
  • the first, second, third, and fourth pads 20pd, 30pd, 40pd, and 50pd are spaced apart from each other and insulated. According to one embodiment, each of the first, second, third and fourth pads 20pd, 30pd, 40pd, 50pd is at least one side of the first, second and third light emitting stacks 20, 30, 40. Some of it can be covered. Through this, the heat generated from the first, second, and third light emitting stacks 20 , 30 , and 40 may be easily dissipated.
  • each of the connection electrodes 20ce, 30ce, 40ce, and 50ce may have a substantially elongated shape protruding upward from the substrate 11 .
  • the connection electrodes 20ce, 30ce, 40ce, and 50ce may include a metal such as Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag, or an alloy thereof, but is not limited thereto.
  • each of the connecting electrodes 20ce, 30ce, 40ce, and 50ce includes two or more metals or a plurality of different metal layers to reduce stress from the elongated shape of the connecting electrodes 20ce, 30ce, 40ce, and 50ce. can do.
  • connection electrodes 20ce, 30ce, 40ce, and 50ce may be formed of Cu, which is advantageous in terms of, for example, deposition using plating and cost.
  • Cu forms a native oxide film, which can be removed by flux in the solder paste in a surface mount technique using a solder paste.
  • the distance between the connection electrodes 20ce, 30ce, 40ce, 50ce is about 50 ⁇ m or less, an electrical short between the solder pastes may occur, so that the light emitting device 100 is mounted. not suitable for
  • eutectic bonding technology As a method that can be used to bond light emitting devices of extremely small sizes, such as micro LEDs, eutectic bonding technology can be used. However, the native oxide film on Cu may interfere with eutectic bonding, resulting in bonding defects.
  • bonding metal layers 20cp, 30cp, 40cp, and 50cp are respectively disposed on the connection electrodes 20ce, 30ce, 40ce, and 50ce.
  • the connection electrodes 20ce, 30ce, 40ce, and 50ce may have a recessed region on the upper surface, and the bonding metal layers 20cp, 30cp, 40cp, and 50cp are respectively connected to the connection electrodes 20ce, 30ce, 40ce, 50ce. It may be disposed in the recessed regions of the to protrude outward.
  • the bonding metal layers 20cp, 30cp, 40cp, and 50cp are electrically connected to the connection electrodes 20ce, 30ce, 40ce, 50ce, respectively, and furthermore, a metal layer that can be bonded to the circuit board through eutectic bonding, for example, It may be formed of Au.
  • the pad disposed on the circuit board may include, for example, In or Sn.
  • it may be considered to form the bonding metal layer (20cp, 30cp, 40cp, 50cp) of In or Sn
  • In is difficult to deposit thickly through plating technology, and Sn is probing for measuring the electrical properties of the light emitting device 100 .
  • Sn is probing for measuring the electrical properties of the light emitting device 100 .
  • a barrier layer may be interposed between the connection electrodes 20ce, 30ce, 40ce, and 50ce and the bonding metal layers 20cp, 30cp, 40cp, and 50cp.
  • the barrier layer prevents the bonding metal layers 20cp, 30cp, 40cp, and 50cp from being mixed with the connection electrodes 20ce, 30ce, 40ce, and 50ce. This will be described again later.
  • the connecting electrode 20ce, 30ce, 40ce, and 50ce may overlap a portion of at least one of the first, second, and third light emitting stacks 20, 30, and 40 as shown in the drawings. More specifically, the connection electrodes 20ce, 30ce, 40ce, and 50ce may overlap at least one step formed on a side surface of the light emitting stack structure.
  • connection electrodes 20ce, 30ce, 40ce, and 50ce may be more stably formed on the light emitting stack structure, and heat generated in the light emitting stack structure may be more efficiently dissipated to the outside.
  • connection electrodes 20ce, 30ce, 40ce and 50ce may overlap a side of each of the light emitting stacks 20, 30 and 40, and thus the light emitting stack 20, 30 , 40) efficiently dissipates the heat generated inside to the outside.
  • the connection electrodes 20ce, 30ce, 40ce, and 50ce include a reflective material such as a metal
  • the connection electrodes 20ce, 30ce, 40ce, 50ce are formed from at least one light emitting stack 20 , 30 , 40 . It is possible to reflect the emitted light, thus improving the light efficiency.
  • FIG. 2 is a schematic cross-sectional view of a light emitting stack structure according to an embodiment of the present disclosure.
  • the above-described light emitting device 100 is formed by processing the light emitting stack structure.
  • the light emitting stack structure includes a substrate 11 , a first light emitting stack 20 , a second light emitting stack 30 , and a third third light emitting stack 40 .
  • lower contact electrodes 25p , 35p , and 45p may be disposed on the second conductivity-type semiconductor layers 25 , 35 , and 45 of each of the light emitting stacks 20 , 30 , and 40 .
  • the first conductivity type semiconductor layer 41 , the third active layer 43 , and the second conductivity type semiconductor layer 45 of the third light emitting stack 40 are formed by, for example, a metal organic chemical vapor deposition (MOCVD) method or a molecular method. It may be sequentially grown on the substrate 11 by a beam epitaxy (MBE) method.
  • the third lower contact electrode 45p may be formed on the second conductivity-type semiconductor layer 45 by, for example, a physical vapor deposition method or a chemical vapor deposition method, and is transparent such as SnO, InO 2 , ZnO, ITO, or ITZO.
  • Conductive oxide (TCO) may be included.
  • the substrate 11 includes Al 2 O 3 (eg, a sapphire substrate), and the third lower contact electrode 45p is and a transparent conductive oxide (TCO) such as tin oxide.
  • TCO transparent conductive oxide
  • the first and second light emitting stacks 20 and 30 may be similarly formed by sequentially growing a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer, respectively, on a temporary substrate.
  • the lower contact electrode including the transparent conductive oxide (TCO) may be respectively formed on the second conductivity type semiconductor layer by, for example, a physical vapor deposition method or a chemical vapor deposition method.
  • the first light emitting stack 20 may be attached to the second light emitting stack 30 through a first adhesive layer 61
  • the second light emitting stack 30 may be attached to the third light emitting stack 40 .
  • the temporary substrate on the second light emitting stack 30 is removed.
  • the first light emitting stack 20 grown on another temporary substrate on the second light emitting stack 30 may be attached through the first adhesive layer 61 .
  • the temporary substrate on the first light emitting stack 20 may be removed from the first light emitting stack 20 .
  • first and second light emitting stacks 20 and 30 may be coupled to each other with the first adhesive layer 61 interposed therebetween, and a temporary substrate of the first and second light emitting stacks 20 and 30 . At least one of them may be removed by a laser lift-off process, a chemical process, a mechanical process, or the like.
  • first and second light emitting stacks 20 and 30 may be coupled to the third light emitting stack 40 with the second adhesive layer 63 interposed therebetween, and the first and second light emitting stacks 20 and 30 .
  • the rest of the temporary substrate may be removed by a laser lift-off process, chemical process, mechanical process, or the like.
  • the first to third light emitting stacks 20 , 30 , 40 , the first to third lower contact electrodes 25p , 35p , and 45p , and the adhesive layers 61 and 63 are the same as described above, and thus, detailed descriptions are made to avoid duplication. A description is omitted.
  • 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, and 14A illustrate a method of manufacturing a light emitting device according to an exemplary embodiment.
  • 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, and 14B are FIGS. 3A, 4A, and 14B in accordance with an exemplary embodiment.
  • 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, and 14A are schematic cross-sectional views taken along line A-A' of the corresponding plan views shown in FIGS.
  • FIGS. 3A, 4C, 5C, 6C, 7C, 8C, 9C, 10C, 11C, 12C, 13C, and 14C are FIGS. 3A, 4A, and 14C in accordance with an exemplary embodiment.
  • 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, and 14A are schematic cross-sectional views taken along line B-B' of the corresponding plan views shown in FIGS.
  • the first lower contact electrode 25p is exposed by patterning the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 .
  • the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 may be patterned using photolithography and etching processes. A photolithography process may be performed using the first mask.
  • the first conductivity type semiconductor layer 21 , the active layer 23 , and the second conductivity type semiconductor layer 25 are etched using a dry etching technique. can be After patterning, the first light emitting stack 20 surrounded by the exposed lower contact electrode 25p remains. Although one first light emitting stack 20 is illustrated here, the first light emitting stack 20 may be patterned in each of the light emitting device regions on the substrate 11 .
  • the first light emitting stack 20 may be disposed in a central portion of the light emitting device area, but is not limited thereto.
  • the planar shape of the first light emitting stack 20 may have an elongated shape along one diagonal direction, but is not limited thereto.
  • the first lower contact electrode 25p may be a transparent electrode, and the second conductivity-type semiconductor layer 25 may be a p-type semiconductor layer. Meanwhile, a first conductivity-type semiconductor layer 21 is disposed on the upper surface of the first light emitting stack 20 , and the first conductivity-type semiconductor layer 21 may be an n-type semiconductor layer.
  • the first lower contact electrode 25p is patterned so that a portion of the first lower contact electrode 25p remains around the first light emitting stack 20 .
  • the first lower contact electrode 25p may be patterned using a second mask.
  • the first adhesive layer 61 may also be patterned. Accordingly, the first conductivity-type semiconductor layer 31 may be exposed around the first lower contact electrode 25p.
  • the second lower contact electrode 35p is formed by patterning the first conductivity-type semiconductor layer 31, the active layer 33, and the second conductivity-type semiconductor layer 35. are exposed
  • the first conductivity type semiconductor layer 31 , the active layer 33 , and the second conductivity type semiconductor layer 35 may be patterned using photolithography and etching processes.
  • a photo process may be performed using a third mask, and for example, the first conductivity type semiconductor layer 31 , the active layer 33 , and the second conductivity type semiconductor layer 35 are etched using a dry etching technique. can be After patterning, the second light emitting stack 20 surrounded by the exposed second lower contact electrode 35p remains.
  • the second lower contact electrode 35p is patterned so that a portion of the second lower contact electrode 35p remains around the second light emitting stack 30 .
  • the second lower contact electrode 35p may be patterned using a fourth mask.
  • the second adhesive layer 63 may also be patterned. Accordingly, the third lower contact electrode 45p may be exposed around the second lower contact electrode 35p.
  • the third lower contact electrode 45p is patterned so that the third lower contact electrode 45p remains around the second lower contact electrode 35p.
  • the third lower contact electrode 45p may be patterned using a fifth mask.
  • the first conductivity type semiconductor layer 41 may be exposed by patterning the second conductivity type semiconductor layer 45 and the active layer 43 .
  • the third lower contact electrode 45p may be etched using a wet etching technique, and the second conductivity-type semiconductor layer 45 and the active layer 43 may be etched using a dry etching technique. Accordingly, the first conductivity-type semiconductor layer 41 is exposed around the third lower contact electrode 45p.
  • the first light emitting stack 20 has the smallest area among the light emitting stacks 20 , 30 , 40 .
  • the third light emitting stack 40 may have the largest area among the light emitting stacks 20 , 30 , and 40 , and thus the luminous intensity of the third light emitting stack 40 may be relatively increased.
  • the concepts of the present disclosure are not particularly limited to the relative sizes of the light emitting stacks 20 , 30 and 40 .
  • the first conductivity type semiconductor layer 21 may be, for example, an n++ GaAs layer, and a portion of the upper surface of the n++ GaAs layer may be recessed through wet etching.
  • the first upper contact electrode 21n is formed in the recessed region of the first conductivity type semiconductor layer 21 .
  • the first upper contact electrode 21n may be formed of, for example, AuGe/Ni/Au/Ti, and may have a thickness of, for example, (100 nm/25 nm/100 nm/10 nm).
  • the ohmic contact characteristic may be improved by partially removing the surface of the n++ GaAs layer and allowing the first upper contact electrode 21n to contact the first conductivity-type semiconductor layer 21 in the recessed region.
  • a first insulating layer 81 covering the light emitting stacks 20 , 30 , and 40 is formed.
  • the first insulating layer 81 covers the first upper contact electrode 21n.
  • the first insulating layer 81 may be formed of, for example, SiN, SiO2, Al2O3, or the like to a thickness of about 4000 ⁇ .
  • the first insulating layer 81 and the first conductivity-type semiconductor layer 41 may be patterned to form an isolation region for separating the light emitting device regions. Accordingly, the upper surface of the substrate 11 may be exposed around the first conductivity type semiconductor layer 41 .
  • the second insulating layer 83 may be formed on the first insulating layer 81 .
  • the second insulating layer 83 may cover the side surface of the first conductivity type semiconductor layer 41 to protect the first conductivity type semiconductor layer 41 .
  • the second insulating layer 83 may be formed of SiN, SiO2, Al2O3, or the like.
  • a portion of the first and second insulating layers 81 and 83 may be formed in the first, second, third, and fourth contact holes 20CH, 30CH, 40CH, and 50CH. can be removed to form
  • the first contact hole 20CH is defined on the first lower contact electrode 25p to expose a portion of the first lower contact electrode 25p.
  • the second contact hole 30CH may be defined on the second lower contact electrode 35p to expose the second lower contact electrode 35p.
  • the third contact hole 40CH may be defined on the third lower contact electrode 45p to expose the third lower contact electrode 45p.
  • the fourth contact hole 50CH provides a path for allowing electrical connection to the first conductivity-type semiconductor layers 21 , 31 , and 41 of the first to third light emitting stacks 20 , 30 , and 40 .
  • the fourth contact hole 50CH may include a first sub contact hole 50CHa, a second sub contact hole 50CHb, and a third sub contact hole 50CHc.
  • the first sub contact hole 50CHa may be defined on the first conductivity type semiconductor layer 21 to expose a portion of the first upper contact electrode 21n, and the second sub contact hole 50CHb may be formed on the first conductivity type semiconductor layer 21 .
  • the type semiconductor layer 31 It is defined on the type semiconductor layer 31 to expose a portion of the first conductivity type semiconductor layer 31
  • the third sub contact hole 50CHc is defined on the first conductivity type semiconductor layer 41 to expose the first conductivity type semiconductor layer 31 .
  • a portion of the 1-conductivity-type semiconductor layer 41 may be exposed.
  • first, second, third, and fourth pads 20pd, 30pd, 40pd, and 50pd are formed on the first and second insulating layers 81 and 83. is formed
  • the first, second, third and fourth pads 20pd, 30pd, 40pd and 50pd for example, form a conductive layer on substantially the entire surface of the substrate 11 and use a photolithography and etching process to It can be formed by patterning a conductive layer.
  • the first pad 20pd may be formed to overlap the region where the first contact hole 20CH is formed, and may be connected to the first lower contact electrode 25p through the first contact hole 20CH.
  • the second pad 30pd may be formed to overlap a region where the second contact hole 30CH is formed, and may be connected to the second lower contact electrode layer 35p through the second contact hole 30CH.
  • the third pad 40pd may be formed to overlap a region in which the third contact hole 40CH is formed, and may be connected to the third lower contact electrode 45p through the third contact hole 40CH.
  • the fourth pad 50pd is formed to overlap the region in which the fourth contact hole 50CH is formed, in particular, the region in which the first, second, and third sub contact holes 50CHa, 50CHb, and 50CHc are formed to overlap the first to third regions. It may be electrically connected to the first conductivity-type semiconductor layers 21 , 31 , and 41 of the light emitting stacks 20 , 30 , and 40 .
  • the first to fourth pads 20pd, 30pd, 40pd, and 50pd may include Au, for example, may be formed in a stacked structure of Ti/Ni/Ti/Ni/Ti/Ni/Au/Ti. and the thickness may be, for example, about 100 nm/50 nm/100 nm/50 nm/100 nm/50 nm/3000 nm/10 nm.
  • a third insulating layer 85 may be formed on the second insulating layer 83 .
  • the third insulating layer 85 may be formed of SiNx, SiO2, Al2O3, or the like.
  • the third insulating layer 85 is patterned to expose the first, second, third and fourth through holes 20ct, 30ct, and 40ct exposing the first to fourth pads 20pd, 30pd, 40pd, and 50pd. and 50ct) may be formed.
  • the first through hole 20ct formed on the first pad 20pd exposes a portion of the first pad 20pd.
  • the second through hole 30ct formed on the second pad 30pd exposes a portion of the second pad 30pd.
  • the third through hole 40ct formed on the third pad 40pd exposes a portion of the third pad 40pd.
  • the fourth through hole 50ct formed on the fourth pad 50pd exposes a portion of the fourth pad 50pd.
  • the first, second, third and fourth through-holes 20ct, 30ct, 40ct and 50ct are formed by the first, second, third and fourth pads 20pd, 30pd, 40pd and 50pd) may be respectively defined within the formed region.
  • first, second, third, and fourth through holes 20ct, 30ct, 40ct, and 50ct are formed on the third insulating layer 85 on the first, first Second, third and fourth connection electrodes 20ce, 30ce, 40ce, and 50ce are formed.
  • the first connection electrode 20ce may be formed to overlap a region where the first through hole 20ct is formed, and may be connected to the first pad 20pd through the first through hole 20ct.
  • the second connection electrode 30ce may be formed to overlap a region where the second through hole 30ct is formed, and may be connected to the second pad 30pd through the second through hole 30ct.
  • the third connection electrode 40ce may be formed to overlap a region in which the third through hole 40ct is formed, and may be connected to the third pad 40pd through the third through hole 40ct.
  • the fourth connection electrode 50ce may be formed to overlap the region where the fourth through hole 50ct is formed, and may be connected to the fourth pad 50pd through the fourth through hole 50ct.
  • the first, second, third, and fourth connection electrodes 20ce, 30ce, 40ce, and 50ce may be spaced apart from each other and formed on the light emitting stack structure.
  • the first, second, third and fourth connection electrodes 20ce, 30ce, 40ce, and 50ce are electrically connected to the first, second, third, and fourth pads 20pd, 30pd, 40pd, and 50pd, respectively.
  • An external signal may be transmitted to each light emitting stack 20 , 30 , 40 .
  • a method of forming the first, second, third, and fourth connection electrodes 20ce, 30ce, 40ce, and 50ce is not particularly limited.
  • a seed layer may be deposited as a conductive surface on the light emitting stack structure, and a photoresist pattern may be formed such that the seed layer is exposed at a position where a connection electrode is to be formed.
  • the seed layer may be deposited to a thickness of about 1000 ⁇ , but is not limited thereto.
  • the seed layer may be formed of, for example, Ti/Cu.
  • the seed layer may be plated with a metal such as Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag, or an alloy thereof. Cu is particularly easy to plated and economical.
  • a polishing process may be performed to planarize the upper surface of the connection electrode. Thereafter, the photoresist pattern and the seed layer remaining between the connection electrodes may be removed.
  • each of the connection electrodes 20ce, 30ce, 40ce, and 50ce may have a substantially elongated shape away from the substrate 11 .
  • the connecting electrodes 20ce, 30ce, 40ce may include two or more metals or a plurality of different metal layers to reduce stress from the elongated shape of the connecting electrodes 20ce, 30ce, 40ce, 50ce. have.
  • the present disclosure is not limited to the specific shape of the connection electrodes 20ce, 30ce, 40ce, and 50ce, and in some embodiments, the connection electrode may have various shapes.
  • connection electrodes 20ce, 30ce, 40ce, and 50ce may overlap at least one step formed on a side surface of the light emitting stack structure.
  • the lower surface of the connecting electrode can have a larger width than the upper surface, providing a larger contact area between the connecting electrodes 20ce, 30ce, 40ce and 50ce and the light emitting stack structure to provide the light emitting device 100 .
  • connection electrodes 20cp, 30cp, 40cp, and 50cp are formed on the connection electrodes 20ce, 30ce, 40ce, and 50ce.
  • the upper surfaces of the connection electrodes 20ce, 30ce, 40ce, and 50ce may be partially etched and removed, and bonding metal layers 20cp, 30cp, 40cp, and 50cp may be formed in the recessed region.
  • connection electrodes 20ce, 30ce, 40ce, and 50ce are formed of a metal advantageous for plating, they may not be suitable for bonding. Furthermore, a natural oxide layer is formed on the upper surfaces of the connection electrodes 20ce, 30ce, 40ce, and 50ce, so that poor contact may occur. Therefore, the natural oxide film can be removed by partially removing the top surfaces of the connection electrodes 20ce, 30ce, 40ce, and 50ce, and also, the light emitting device 100 by adopting the bonding metal layers 20cp, 30cp, 40cp, and 50cp. can be easily mounted on a circuit board using eutectic bonding technology. The process of forming the bonding metal layers 20cp, 30cp, 40cp, and 50cp will be described in detail with reference to FIGS. 15A to 15D.
  • the light emitting device 100 may be completed by separating the substrate 11 for each light emitting device area.
  • the substrate 11 may be separated using a laser scribing technique. In other embodiments, the substrate 11 may be removed from the third light emitting stack 40 .
  • 15A, 15B, 15C, and 15D are schematic cross-sectional views for explaining a method of forming a bonding metal layer according to an exemplary embodiment.
  • a method of forming the bonding metal layer 30cp on the connection electrode 30ce will be described as an example.
  • connection electrode 30ce is formed through plating using a photoresist pattern.
  • the connection electrode 30ce formed by plating may have a rough surface as shown. While the connection electrode 30ce is formed through plating, other connection electrodes 20ce, 40ce, and 50ce may also be formed together.
  • connection electrode 30ce may be planarized by polishing the surface. While the surface of the connection electrode 30ce is polished, the surfaces of the connection electrodes 20ce, 40ce, and 50ce may also be polished together.
  • the surface of the connection electrode 30ce is etched to form a groove 30g.
  • a native oxide layer may be formed on the surface of the connection electrode 30ce, and an etching process may be performed to remove the native oxide layer and contaminants.
  • a photoresist pattern covering the edge of the connection electrode 30ce is formed, and the upper surface of the connection electrode 30ce is etched.
  • the connection electrode 30ce is formed of Cu
  • the connection electrode 30ce may be wet-etched using sulfuric acid, a mixed solution of phosphoric acid and fruit water, hydrochloric acid, ammonium peroxide, potassium chloride, a mixed solution of phosphoric acid and hydrogen peroxide, or the like. Accordingly, the natural oxide film on the surface of the connection electrode 30ce can be removed, and the surface roughness can be improved.
  • the groove 30g may be formed, for example, to a depth of 100 nm.
  • a barrier layer 30cb and a bonding metal layer 30cp may be formed using the photoresist pattern, and then the photoresist pattern may be removed. That is, the barrier layer 30cb and the bonding metal layer 30cp may be formed using a lift-off technique.
  • the barrier layer 30cb may include, for example, a single layer or multiple layers of Ti, Ni, W, Cr, Co, or the like.
  • the barrier layer 30cb may be formed of Ni, Ti, or Ti/Ni.
  • the bonding metal layer 30cp may be formed of Au or Au/In. Au is suitable for probing, and for eutectic bonding with In or Sn.
  • connection electrode 30ce a method of forming the bonding metal layer 30cp on the connection electrode 30ce will be described as an example, but the bonding metal layers 20cp, 40cp, and 50cp on the other connection electrodes 20ce, 40ce, 50ce are performed in the same manner. may be formed, and the bonding metal layers 20cp, 30cp, 40cp, and 50cp may be formed together in the same process.
  • 16A and 16B are cross-sectional views for explaining various embodiments of a bonding metal layer.
  • the bonding metal layer 130cp may cover the entire upper surface of the connection electrode 30ce.
  • the barrier layer 130cb may cover the entire upper surface of the connection electrode 30ce, and the bonding metal layer 30cp may be disposed on the barrier layer 130cb. That is, the barrier layer 130cb may cover the upper surface of the connection electrode 30ce outside the groove 30g as well as inside the groove 30g.
  • the groove 30g is formed using a wet etching technique.
  • the first photoresist pattern is removed, and the entire top surface of the connection electrode 30ce is exposed using the second photoresist pattern.
  • the barrier layer 130cb and the bonding metal layer 130cp may be formed using the second photoresist pattern.
  • the barrier layer 230cb and the bonding metal layer 230cp cover the groove 30g of the connection electrode 30ce, and further, the connection electrode 30ce around the groove 30g. ) can be partially covered. Accordingly, the edge of the upper surface of the connection electrode 30ce may be exposed to the outside.
  • the groove 30g is formed using a wet etching technique.
  • the first photoresist pattern is removed, and a portion of the upper surface of the connection electrode 30ce is exposed including the groove 30g using the second photoresist pattern.
  • the barrier layer 230cb and the bonding metal layer 230cp may be formed using the second photoresist pattern.
  • bonding metal layer 30cp Although various embodiments of the bonding metal layer 30cp will be described, a method of forming the bonding metal layer 30cp may be varied and is not limited to the above-described embodiments.
  • FIG. 17A is a schematic plan view for explaining the display apparatus 1000 according to an exemplary embodiment
  • FIG. 17B is a schematic cross-sectional view taken along line C-C' of FIG. 17A.
  • the display apparatus 1000 may include a display substrate 200 and light emitting devices 100 .
  • the light emitting devices 100 may be mounted on the display substrate 200 of a final device such as a display device.
  • the light emitting devices 100 may be mounted on the display substrate 200 individually or collectively.
  • the light emitting devices 100 may be packaged as a group so that a plurality of packages may be mounted on the display substrate 200 .
  • the display substrate 200 may include bonding pads 210 for mounting the light emitting devices 100 .
  • the bonding pads 210 may be formed of, for example, a metal layer including In or Sn.
  • Metal bonding layers 20cp, 30cp, 40cp, and 50cp are bonded on the bonding pads 210 to mount the light emitting device 100 on the display substrate 200 .
  • the bonding pad 210 and the metal bonding layers 20cp, 30cp, 40cp, and 50cp may be attached to each other through eutectic bonding.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)
  • Illuminated Signs And Luminous Advertising (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

발광 소자가 제공하며, 이 발광 소자는, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는다.

Description

발광 소자 및 그것을 갖는 LED 디스플레이 장치
본 개시는 발광 소자 및 그것을 갖는 LED 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 발광 소자들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그러나 각 서브 픽셀에 하나의 발광 소자를 배열할 경우, 발광 소자의 개수가 많아져 실장 공정에 시간이 많이 소요된다.
한편, 발광 소자들은 일반적으로 표면 실장 기술을 이용하여 회로 기판 등에 실장되어 왔다. 표면 실장 기술은 솔더 페이스트를 이용하여 발광 소자를 회로 기판 상에 본딩하는 기술이다. 그러나 마이크로 LED로 지칭되는 극히 작은 발광 소자들은 범프 패드들 사이의 간격이 극히 작기 때문에, 종래의 표면 실장 기술을 이용하여 실장하기에 적합하지 않다. 따라서, 극히 작은 크기의 발광 소자들을 실장하기에 적합한 새로운 기술이 요구된다.
예시적인 실시예들은 실장 공정 시간을 단축할 수 있는 발광 소자 및 디스플레이 장치를 제공한다
예시적인 실시예들은 전기적 측정을 위한 프로빙 및 실장에 적합한 발광 소자 및 그것을 갖는 디스플레이 장치를 제공한다.
예시적인 실시예는 발광 소자를 제공하며, 이 발광 소자는, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는다.
예시적인 실시예는 디스플레이 장치를 제공하는데, 이 디스플레이 장치는 본딩 패드들을 갖는 디스플레이 기판, 및 상기 디스플레이 기판 상에 배치된 발광 소자들을 포함하며, 상기 발광 소자들은 각각, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하고, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮고, 상기 본딩 금속층들이 상기 본딩 패드들에 유테틱 본딩된다.
도 1A는 일 실시예에 따른 발광 소자의 개략적인 평면도이다.
도 1B 및 도 1C는 각각 도 1A의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
도 2는 본 개시의 일 실시예에 따른 발광 스택 구조체의 개략적인 단면도이다.
도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A 및 도 14A는 예시적인 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 3B, 도 4B, 도 5B, 도 6B, 도 7B. 도 8B, 도 9B, 도 10B, 도 11B, 도 12B, 도 13B 및 도 14B는 각각 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A 및 도 14A의 절취선 A-A'를 따라 취해진 개략적인 단면도들이다.
도 3C, 도 4C, 도 5C, 도 6C, 도 7C, 도 8C, 도 9C, 도 10C, 도 11C, 도 12C, 도 13C 및 도 14C는 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A. 및 도 14A의 절취선 B-B'를 따라 취해진 개략적인 단면도들이다.
도 15A, 도 15B, 도 15C 및 도 15D는 일 실시예에 따른 본딩 금속층 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 16A 및 도 16B는 본딩 금속층의 다양한 실시예들을 설명하기 위한 단면도들이다.
도 17A는 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 17B는 도 17A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
예시적인 실시예는 발광 소자를 제공하며, 이 발광 소자는, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는다.
제1 내지 제3 발광 스택들이 적층된 구조를 갖는 발광 소자를 제공함으써 실장 공정 시간을 단축할 수 있다. 나아가, 연결 전극과 함께 본딩 금속층을 채택함으로써 전기적 측정을 위한 프로빙 및 실장에 적합한 발광 소자를 제공할 수 있다.
상기 발광 소자는, 상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮을 수 있다.
상기 연결 전극은 Cu를 포함할 수 있으며, 상기 본딩 금속층은 Au를 포함할 수 있다.
상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있고, 상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있으며, 상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있다.
이에 따라, 제1 내지 제3 발광 스택들을 각각 독립적으로 구동할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결될 수 있고, 상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치될 수 있다.
상기 발광 소자는, 상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드; 상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드; 상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및 상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함할 수 있다. 제1 내지 제4 패드들을 채택함으로써, 제1 내지 제3 발광 스택들과 제1 내지 제4 연결 전극들의 전기적 연결을 쉽게 구현할 수 있다.
상기 발광 소자는, 상기 제1 발광 스택의 제2 도전형 반도체층에 접촉하는 제1 하부 콘택 전극; 상기 제2 발광 스택의 제2 도전형 반도체층에 접촉하는 제2 하부 콘택 전극; 및 상기 제3 발광 스택의 제2 도전형 반도체층에 접촉하는 제3 하부 콘택 전극을 더 포함할 수 있으며, 상기 제1 내지 제3 패드들은 각각 상기 제1 내지 제3 하부 콘택 전극들에 접속될 수 있다.
제1 내지 제3 하부 콘택 전극들을 채택함으로써 제1 내지 제3 발광 스택들에 전류를 고르게 분산시킬 수 있다.
상기 발광 소자는 상기 제1 발광 스택의 제1 도전형 반도체층에 오믹 콘택하는 제1 상부 콘택 전극을 더 포함할 수 있다. 상기 제1 발광 스택의 제1 도전형 반도체층은 리세스된 영역을 가질 수 있으며, 상기 제1 상부 콘택 전극은 상기 리세스된 영역을 덮을 수 있다.
일 실시예에 있어서, 상기 제4 패드는 상기 제1 상부 콘택 전극에 접속할 수 있다.
예시적인 실시예는 디스플레이 장치를 제공하는데, 이 디스플레이 장치는 본딩 패드들을 갖는 디스플레이 기판, 및 상기 디스플레이 기판 상에 배치된 발광 소자들을 포함하며, 상기 발광 소자들은 각각, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하고, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮고, 상기 본딩 금속층들이 상기 본딩 패드들에 유테틱 본딩된다.
일 실시예에 있어서, 상기 유테틱 본딩은 Au와 In 또는 Au와 Sn의 유테틱 본딩일 수 있다.
일 실시예에 있어서, 상기 연결 전극은 Cu를 포함할 수 있으며, 상기 본딩 금속층은 Au를 포함할 수 있다.
상기 발광 소자는 상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮을 수 있다.
일 실시예에 있어서, 상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있고, 상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있으며, 상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있다.
상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결될 수 있고, 상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치될 수 있다.
상기 발광 소자는, 상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드; 상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드; 상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및 상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함할 수 있다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다. 이하에서, 발광 소자는 마이크로-LED를 포함할 수 있으며, 이는 당 기술 분야에 알려져 있듯이, 발광 면적이 10000 um2 이하이다. 다른 실시예들에 있어서, 마이크로-LED는 4000 um2 이하, 나아가 2500 um2 이하의 발광 면적을 가질 수 있다.
도 1A는 일 실시예에 따른 발광 소자의 개략적인 평면도이고, 도 1B 및 도 1C는 각각 도 1A의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
도 1A, 도 1B 및 도 1C를 참조하면, 발광 소자(100)는 발광 스택 구조체, 상기 발광 스택 구조체 상에 형성된 제1 연결 전극(20ce), 제2 연결 전극(30ce), 제3 연결 전극(40ce), 및 제4 연결 전극(50ce)을 포함하며, 각 연결 전극 상에 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 배치된다.
발광 소자(100)는 기판(11) 상에 배치된 제1 LED 서브 유닛, 제2 LED 서브 유닛 및 제3 LED 서브 유닛을 포함할 수 있다. 제1 LED 서브 유닛은 제1 발광 스택(20)을 포함할 수 있으며, 제2 LED 서브 유닛은 제2 발광 스택(30)을 포함할 수 있고, 제3 LED 서브 유닛은 제3 발광 스택(40)을 포함할 수 있다. 상기 발광 스택 구조체는 세 개의 발광 스택들(20, 30, 40)을 도시하지만, 본 개시가 특정 개수의 발광 스택들에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들에 있어서, 발광 스택 구조체는 두 개 또는 더 많은 수의 발광 스택들을 포함할 수 있다. 여기서는 발광 소자(100)가 일 실시예에 따라 세 개의 발광 스택들(20, 30, 40)을 포함하는 것을 예를 들어 설명할 것이다.
기판(11)은 광을 투과하기 위해 광 투과 절연성 물질을 포함할 수 있다. 그러나 몇몇 실시예들에 있어서, 기판(11)은 특정 파장의 광만을 투과하거나 특정 파장의 광의 일부만을 투과하도록 반투명 또는 부분적으로 투명하게 형성될 수도 있다. 기판(11)은 제3 발광 스택(40)을 에피택셜 성장할 수 있는 성장 기판, 예를 들어 사파이어 기판일 수 있다. 다만, 기판(11)은 사파이어 기판에 한정되는 것은 아니며, 다른 다양한 투명 절연 물질을 포함할 수 있다. 예를 들어, 기판(11)은 글래스, 쿼츠, 실리콘, 유기 폴리머, 또는 유기-무기 복합 재료를 포함할 수 있으며, 예를 들어, 탄화실리콘(SiC), 질화갈륨(GaN), 질화인디움갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 산화갈륨(Ga2O3), 또는 실리콘 기판일 수 있다. 또한, 기판(11)은 상면에 요철을 포함할 수 있으며, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 상면에 요철을 포함함으로써 기판(11)에 접한 제3 발광 스택(40)에서 생성된 광의 추출 효율을 증가시킬 수 있다. 기판(11)의 요철은 제1 발광 스택(20) 및 제2 발광 스택(30)에 비해 제3 발광 스택(40)의 광도를 선택적으로 증가시키기 위해 채택될 수 있다. 한편, 다른 실시예에 있어서, 기판(11)은 제거될 수도 있다.
제1, 제2 및 제3 발광 스택들(20, 30, 40)은 기판(11)을 향해 광을 방출하도록 구성된다. 따라서, 제1 발광 스택(20)에서 방출된 광은 제2 및 제3 발광 스택들(30, 40)을 통과할 수 있다. 일 실시예에 따르면, 제1, 제2, 및 제3 발광 스택들(20, 30, 40)은 서로 다른 피크 파장의 광을 방출할 수 있다. 일 실시예에서, 기판(11)으로부터 멀리 떨어진 발광 스택이 기판(11)에 가까운 발광 스택에 비해 더 장 파장의 광을 방출함으로써 광 손실을 줄일 수 있다. 예를 들어, 제1 발광 스택(20)은 적색광을 방출하고, 제2 발광 스택(30)은 녹색광을 방출하며, 제3 발광 스택(40)은 청색광을 방출할 수 있다.
다른 실시예에서, 제1, 제2 및 제3 발광 스택(20, 30, 40)의 색 혼합 비율을 조절하기 위해, 제2 발광 스택(30)이 제3 발광 스택(40)보다 단파장의 광을 방출할 수 있다. 이에 따라, 제2 발광 스택(30)의 광도를 줄이고, 제3 발광 스택(40)의 광도를 증가시킬 수 있으며, 따라서, 제1, 제2 및 제3 발광 스택에서 방출되는 광의 광도 비율을 극적으로 변경할 수 있다. 예를 들어, 제1 발광 스택(20)은 적색광을 방출하고, 제2 발광 스택(30)은 청색광을 방출하고, 제3 발광 스택(40)은 녹색광을 방출하도록 구성될 수 있다. 이에 따라, 청색광의 광도를 상대적으로 줄이고, 녹색광의 광도를 상대적으로 증가시킬 수 있으며, 따라서, 적색, 녹색 및 청색의 광도 비율을 3:6:1에 가까워지도록 쉽게 조절할 수 있다. 더욱이, 제1, 제2 및 제3 발광 스택(20, 30, 40)의 발광 면적은 약 10000 um2 이하일 수 있으며, 나아가, 4000 um2, 더 나아가, 2500 um2 이하일 수 있다. 또한, 기판(11)에 가까울수록 발광 면적이 더 클 수 있으며, 녹색광을 방출하는 제3 발광 스택(40)을 기판(11)에 가장 가깝게 배치함으로써 녹색광의 광도를 더욱 증가시킬 수 있다.
이하에서는 제2 발광 스택(30)이 제3 발광 스택(40)보다 단파장의 광, 예컨대 청색광을 방출하는 것을 예를 들어 설명하지만, 제2 발광 스택(30)이 제3 발광 스택(40)보다 장파장의 광, 예컨대 녹색광을 방출할 수 있음에 유의해야 한다.
제1 발광 스택(20)은 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 포함한다. 일 실시예에 따르면, 제1 발광 스택(20)은 예를 들어, AlGaAs, GaAsP, AlGaInP, 및 GaP와 같은 적색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 상부 콘택 전극(21n)은 제1 도전형 반도체층(21) 상에 배치되고 제1 도전형 반도체층(21)과 오믹 콘택을 형성할 수 있다. 제1 하부 콘택 전극(25p)은 제2 도전형 반도체층(25) 아래에 배치될 수 있다. 일 실시예에 따르면, 제1 도전형 반도체층(21)의 일부는 패터닝되어 리세스될 수 있으며, 제1 상부 콘택 적극(21n)은 오믹 콘택 수준을 증가시키기 위해 제1 도전형 반도체층(21)의 리세스된 영역에 배치될 수 있다. 제1 상부 콘택 전극(21n)은 단일층 구조 또는 다중층 구조를 가질 수 있으며, Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu, 또는 이들의 합금, 예를 들어, Au-Te 합금 또는 Au-Ge 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제1 상부 콘택 전극(21n)은 약 100nm의 두께를 가질 수 있으며, 기판(11)을 향해 아래 방향으로 광 방출 효율을 증가시키기 위해 고 반사율을 가지는 금속을 포함할 수 있다.
제2 발광 스택(30)은 제1 도전형 반도체층(31), 활성층(33), 및 제2 도전형 반도체층(35)을 포함한다. 일 실시예에 따르면, 제2 발광 스택(30)은 GaN, InGaN, ZnSe 등과 같은 청색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 제한되지 않는다. 제2 하부 콘택 전극(35p)은 제2 발광 스택(30)의 제2형 반도체층(35) 아래에 배치된다.
제3 발광 스택(40)은 제1 도전형 반도체층(41), 활성층(43) 및 제2 도전형 반도체층(45)을 포함한다. 일 실시예에 따르면, 제3 발광 스택(40)은 GaN, InGaN, GaP, AlGaInP, AlGaP 등과 같은 녹색광을 방출하는 반도체 물질을 포함할 수 있다. 제3 하부 콘택 전극(45p)은 제3 발광 스택(40)의 제2 도전형 반도체층(45) 상에 배치된다.
일 실시예에 따르면, 제1, 제2 및 제3 발광 스택들(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41) 및 제2 도전형 반도체층들(25, 35, 45) 각각은 단일층 구조 또는 다중층 구조를 가질 수 있으며, 몇몇 실시예들에 있어서, 초격자층을 포함할 수 있다. 더욱이, 제1, 제2 및 제3 발광 스택들(20, 30, 40)의 활성층들(23, 33, 43)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다.
제1, 제2 및 제3 하부 콘택 전극들(25p, 35p, 45p) 각각은 광을 투과시키는 투명 도전 물질을 포함할 수 있다. 예를 들어, 하부 콘택 전극들(25p, 35p, 45p)은 투명 도전성 산화물(TCO), 예컨대, SnO, InO2, ZnO, ITO, ITZO 등을 포함할 수 있으며, 이에 한정되는 것은 아니다.
제1 접착층(61)은 제1 발광 스택(20) 및 제2 발광 스택(30) 사이에 배치되며, 제2 접착층(63)은 제2 발광 스택(30)과 제3 발광 스택(40) 사이에 배치된다. 제1 및 제2 접착층들(61, 63)은 광을 투과시키는 비도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 접착층들(61, 63)은 광학적으로 투명한 접착제(OCA)를 포함할 수 있는데, 예를 들어, 에폭시, 폴리이미드, SU8, 스핀-온-글래스(SOG), 벤조시클로부텐(BCB)을 포함할 수 있으나, 이에 제한되지 않는다.
예시된 실시예에 따르면, 제1 절연층(81), 제2 절연층(83), 및 제3 절연층(85)은 제1, 제2 및 제3 발광 스택들(20, 30, 40)의 측면들의 적어도 일부 상에 배치된다. 제1 내지 제3 절연층(81, 83, 85) 중 적어도 하나는 다양한 유기 또는 무기 절연 물질, 예컨대 폴리이미드, SiO2, SiNx, Al2O3 등을 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(81, 83, 85)의 적어도 하나는 분포 브래그 반사기(DBR)를 포함할 수 있다. 다른 예로서, 제1 내지 제3 절연층들(81, 83, 85) 중 적어도 하나는 흑색 유기 폴리머를 포함할 수 있다. 몇몇 실시예들에 있어서, 전기적으로 플로팅된 금속 반사층이 제1 내지 제3 절연층들(81, 83, 85) 상에 배치되어 발광 스택들(20, 30, 40)에서 방출된 광을 기판(11) 쪽으로 반사시킬 수 있다. 몇몇 실시예들에 있어서, 제1 내지 제3 절연층들(81, 83, 85) 중 적어도 하나는 단일층 구조 또는 서로 다른 굴절률을 갖는 둘 이상의 절연층으로 형성된 다중층 구조를 가질 수 있다.
일 실시예에 따르면, 제1, 제2 및 제3 발광 스택(20, 30 및 40) 각각은 독립적으로 구동될 수 있다. 보다 구체적으로, 각각의 발광 스택의 제1 및 제2 도전형 반도체층 중 하나에 공통 전압이 인가 될 수 있고, 각각의 발광 스택의 제1 및 제2 도전형 반도체층 중 다른 하나에 개별 발광 신호가 인가될 수 있다. 예를 들어, 본 개시의 일 실시예에 따르면, 각 발광 스택의 제1 도전형 반도체층(21, 31, 41)은 n형일 수 있고, 제2 도전형 반도체층(25, 35, 45)은 p형일 수 있다. 이 경우, 제3 발광 스택(40)은 제1 발광 스택(20) 및 제2 발광 스택(30)과 비교하여 반대로 적층된 시퀀스를 가질 수 있으며, 이에 따라 p형 반도체층(45)이 활성층(43)의 상부에 배치되어 제조 공정이 단순화될 수 있다. 이하, 도시된 실시예에 따라, 제1 도전형 및 제2 도전형 반도체층을 각각 n형 및 p형으로 바꾸어 표현할 수 있다. 나아가, n형과 p형은 서로 뒤바뀔 수도 있다.
발광 스택들의 p형 반도체층(25, 35, 45)에 각각 연결된 제1, 제2 및 제3 하부 콘택 전극(25p, 35p, 45p)은 각각 제1 내지 제3 연결 전극들(20ce, 30ce, 40ce)에 전기적으로 연결되어 각각 대응하는 발광 신호를 수신할 수 있다. 한편, 발광 스택들의 n형 반도체층(21, 31, 41)은 제4 연결 전극(50ce)에 공통으로 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(100)는 제1, 제2 및 제3 발광 스택(20, 30, 40)의 n형 반도체층들(21, 31, 41)이 공통으로 연결된 공통 n형 발광 스택 구조체를 가질 수 있으며, 서로 독립적으로 구동될 수 있다. 공통 n형 발광 스택 구조체를 가지므로, 제1, 제2 및 제3 발광 스택(20, 30, 40)에 인가되는 전압의 소스를 서로 다르게 할 수 있다.
도시된 실시예에 따른 발광 소자(100)는 공통 n형 구조를 갖지만, 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 일부 예시적인 실시예들에서, 각각의 발광 스택의 제1 도전형 반도체층들(21, 31, 41)은 p형 일 수 있고, 각각의 발광 스택의 제2 도전형 반도체층들(25, 35, 45)은 n형 일 수 있으며, 따라서, 공통 p형 발광 스택 구조를 형성할 수 있다. 또한, 일부 실시예들에서, 각 발광 스택의 적층 시퀀스는 도면에 도시된 것에 제한되지 않고 다양하게 변형될 수 있다. 이하, 본 개시의 일 실시예에 따른 발광 소자(100)에 대해 공통 n형 발광 스택 구조를 참조하여 설명한다.
도시된 실시예에 따르면, 발광 소자(100)는 제1 패드(20pd), 제2 패드(30pd), 제3 패드(40pd) 및 제4 패드(50pd)를 포함한다. 제1 패드(20pd)는 제1 및 제2 절연층(81, 83)을 통해 정의된 제1 콘택홀(20CH)을 통해 제1 하부 콘택 전극(25p)에 전기적으로 연결된다. 제1 연결 전극(20ce)은 제3 절연층(85)을 통해 정의된 제1 관통홀(20ct)을 통해 제1 패드(20pd)에 전기적으로 연결된다. 제2 패드(30pd)는 제1 및 제2 절연층(81, 83)을 통해 정의된 제2 콘택홀(30CH)을 통해 제2 하부 콘택 전극(35p)에 전기적으로 연결된다. 제2 연결 전극(30ce)은 제2 절연층(83)을 통해 정의된 제2 관통홀(30ct)을 통해 제2 패드(30pd)에 전기적으로 연결된다.
제3 패드(40pd)는 제1 및 제2 절연층(81, 83)을 통해 정의된 제3 콘택홀(40CH)을 통해 제3 하부 콘택 전극(45p)에 전기적으로 연결된다. 제3 연결 전극(40ce)은 제2 절연층(83)을 통해 정의된 제3 관통홀(40ct)을 통해 제3 패드(40pd)에 전기적으로 연결된다. 제4 패드(50pd)는 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41) 상에 정의된 제1 서브 콘택홀(50CHa), 제2 서브 콘택홀(50CHb) 및 제3 서브 콘택홀(50CHc)을 통해 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층(21, 31, 41)에 연결된다. 특히, 제1 서브 콘택홀(50CHa)은 제1 상부 콘택 전극(21n)을 노출시킬 수 있으며, 제4 패드(50pd)는 제1 서브 콘택홀(50CHa)을 통해 제1 상부 콘택 전극(21n)에 연결될 수 있다. 이러한 방식으로, 제4 패드(50pd)는 서브 콘택홀들(50CHa, 50CHb, 50CHc)을 통해 제1 도전형 반도체층들(21, 31, 41)에 전기적으로 연결될 수 있으므로, 발광 소자(100)의 제조 공정이 단순화될 수 있다. 제4 연결 전극(50ce)는 제2 절연층(83)을 통해 정의된 제4 관통홀(50ct)을 통해 제4 패드(50pd)에 전기적으로 연결된다.
본 실시예에서, 연결 전극들(20ce, 30ce, 40ce, 50ce)이 각각 패드들(20pd, 30pd, 40pd, 50pd)에 직접 접촉하는 것으로 도시 및 설명하지만, 연결 전극들(20ce, 30ce, 40ce, 50ce)이 패드들(20pd, 30pd, 40pd, 50pd)에 직접 연결되지 않고, 다른 커넥터가 이들 사이에 개재될 수도 있다.
제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)는 서로 이격되어 있으며 절연되어 있다. 일 실시예에 따르면, 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd) 각각은 제1, 제2 및 제3 발광 스택(20, 30, 40)의 측면의 적어도 일부를 덮을 수 있다. 이를 통해 제1, 제2 및 제3 발광 스택(20, 30 및 40)으로부터 발생된 열의 발산을 용이하게 할 수 있다.
도시된 실시예에 따르면, 각 연결 전극(20ce, 30ce, 40ce 및 50ce)은 기판(11)으로부터 상향으로 돌출된 실질적으로 긴 형상을 가질 수 있다. 연결 전극(20ce, 30ce, 40ce 및 50ce)은 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag 또는 이들의 합금과 같은 금속을 포함할 수 있으나, 이에 제한되지는 않는다. 예를 들어, 연결 전극들(20ce, 30ce, 40ce, 50ce) 각각은 연결 전극들(20ce, 30ce, 40ce, 및 50ce)의 기다란 형상으로부터 응력을 감소시키기 위해 둘 이상의 금속 또는 복수의 상이한 금속층들을 포함할 수 있다. 연결 전극들(20ce, 30ce, 40ce, 50ce)은 예를 들어, 도금을 이용한 증착 및 가격 면에서 유리한 Cu로 형성될 수 있다. Cu는 자연 산화막을 형성하는데, 자연 산화막은 솔더 페이스트를 이용한 표면 실장 기술에서 솔더 페이스트 내의 플럭스에 의해 제거될 수 있다. 그러나, 솔더 페이스트를 이용하는 표면 실장 기술은 연결 전극들(20ce, 30ce, 40ce, 50ce) 사이의 간격이 약 50um 이하일 경우, 솔더 페이스트간의 전기적 단락이 발생될 수 있어, 발광 소자(100)를 실장하기에 적합하지 않다.
마이크로 LED와 같이 극히 작은 크기의 발광 소자를 본딩하기 위해 사용될 수 있는 방법으로 유테틱 본딩 기술을 사용할 수 있다. 그런데, Cu 상의 자연 산화막은 유테틱 본딩을 방해하여 본딩 불량을 초래할 수 있다.
이에 따라, 예시적인 실시예들에 있어서, 연결 전극들(20ce, 30ce, 40ce, 50ce) 상에 각각 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 배치된다. 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상면에 리세스된 영역을 가질 수 있으며, 본딩 금속층들(20cp, 30cp, 40cp, 50cp)은 각각 연결 전극들(20ce, 30ce, 40ce, 50ce)의 리세스된 영역들 내에 배치되어 외부로 돌출될 수 있다.
본딩 금속층들(20cp, 30cp, 40cp, 50cp)은 연결 전극들(20ce, 30ce, 40ce, 50ce)에 각각 전기적으로 접속하며, 나아가, 유테틱 본딩을 통해 회로 기판에 본딩될 수 있는 금속층, 예컨대, Au로 형성될 수 있다. 이 경우, 회로 기판 상에 배치된 패드는 예를 들어, In 또는 Sn을 포함할 수 있다. 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 In 또는 Sn으로 형성하는 것을 고려할 수 있지만, In은 도금 기술을 통해 두껍게 증착하기 어렵고, Sn은 발광 소자(100)의 전기적 특성을 측정하기 위한 프로빙이 곤란하다는 문제가 있다. 따라서, 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 Au로 형성함으로써, 충분한 두께의 본딩 금속층을 형성할 수 있으며, 나아가, 발광 소자(100)의 전기적 특성을 쉽게 측정할 수 있다.
한편, 도시하지는 않았지만, 연결 전극들(20ce, 30ce, 40ce, 50ce)과 본딩 금속층들(20cp, 30cp, 40cp, 50cp) 사이에 장벽층이 개재될 수 있다. 장벽층은 본딩 금속층(20cp, 30cp, 40cp, 50cp)이 연결 전극20ce, 30ce, 40ce, 50ce)과 혼합되는 것을 방지한다. 이에 대해서는 뒤에서 다시 설명된다.
일 실시예에 따르면, 발광 소자(100)가 당업계에 알려진 바와 같이 표면적이 약 10,000 μm2 미만, 또는 다른 실시예에서 약 4,000 μm2 또는 2,500 μm2 미만인 마이크로 LED인 경우, 연결 전극(20ce, 30ce, 40ce, 50ce)은 도면에 도시된 바와 같이 제1, 제2 및 제3 발광 스택(20, 30, 40) 중 적어도 하나의 일부와 중첩될 수 있다. 보다 구체적으로, 연결 전극들(20ce, 30ce, 40ce 및 50ce)은 발광 스택 구조물의 측면에 형성된 적어도 하나의 계단과 중첩 될 수 있다. 이와 같이, 연결 전극의 하면의 면적이 상면보다 크기 때문에, 연결 전극(20ce, 30ce, 40ce, 50ce)과 발광 스택 구조 사이에 더 큰 접촉 면적이 형성될 수 있다. 이에 따라, 발광 스택 구조체 상에 연결 전극(20ce, 30ce, 40ce, 50ce)이 보다 안정적으로 형성될 수 있으며, 발광 스택 구조체에서 발생된 열이 외부로 더 효율적으로 발산될 수 있다.
일부 예시적인 실시예들에서, 연결 전극들(20ce, 30ce, 40ce 및 50ce) 중 적어도 하나는 발광 스택들(20, 30 및 40) 각각의 측면과 중첩할 수 있고, 따라서 발광 스택(20, 30, 40)은 내부에서 발생된 열을 외부로 효율적으로 발산시킨다. 또한, 연결 전극(20ce, 30ce, 40ce, 50ce)이 금속과 같은 반사성 물질을 포함하는 경우, 연결 전극(20ce, 30ce, 40ce, 50ce)은 적어도 하나 이상의 발광 스택들(20, 30, 40)로부터 방출된 광을 반사할 수 있으며, 따라서 광 효율을 개선할 수 있다.
도 2는 본 개시의 일 실시예에 따른 발광 스택 구조체의 개략적인 단면도이다. 전술한 발광 소자(100)는 발광 스택 구조체를 가공하여 형성된다.
도 2를 참조하면, 발광 스택 구조체는 기판(11), 제1, 발광 스택(20), 제2 발광 스택(30) 및 제3 제3 발광 스택(40)을 포함한다. 또한, 각각의 발광 스택(20, 30, 40)의 제2 도전형 반도체층들(25, 35, 45) 상에 하부 콘택 전극들(25p, 35p, 45p)이 배치될 수 있다.
제3 발광 스택(40)의 제1 도전형 반도체층(41), 제3 활성층(43) 및 제2 도전형 반도체층(45)은 예를 들어, 금속 유기 화학 기상 증착(MOCVD) 방법 또는 분자 빔 에피택시(MBE) 방법에 의해 기판(11) 상에 순차적으로 성장될 수 있다. 제3 하부 콘택 전극(45p)은 예를 들어 물리 기상 증착법 또는 화학 기상 증착법에 의해 제2 도전형 반도체층(45) 상에 형성될 수 있으며, SnO, InO2, ZnO, ITO, ITZO 등의 투명 전도성 산화물(TCO)을 포함할 수 있다. 본 개시의 일 실시예에 따른 제3 발광 스택(40)이 녹색을 발광하는 경우, 기판(11)은 Al2O3(예 : 사파이어 기판)을 포함하고, 제3 하부 콘택 전극(45p)은 산화 주석과 같은 투명 전도성 산화물(TCO)을 포함할 수 있다. 제1 및 제2 발광 스택(20, 30)은 임시 기판 상에 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 성장시킴으로써 유사하게 형성될 수 있다. 투명 도전성 산화물(TCO)을 포함하는 하부 콘택 전극은, 예를 들어 물리 기상 증착법 또는 화학 기상 증착법 등에 의해 제2 도전형 반도체층 상에 각각 형성될 수 있다.
일 실시예에 있어서, 제1 발광 스택(20)은 제2 발광 스택(30)에 제1 접착층(61)을 통해 부착될 수 있으며, 제2 발광 스택(30)은 제3 발광 스택(40)에 제2 접착층(63)을 통해 부착될 수 있다. 예를 들어, 기판(11) 상에 제3 발광 스택(40)이 성장된 후, 임시 기판 상에 성장된 제2 발광 스택(30)이 제2 접착층(63)을 통해 제3 발광 스택(40)에 부착될 수 있다. 그 후, 제2 발광 스택(30) 상의 임시 기판은 제거된다. 이어서, 제2 발광 스택(30) 상에 또 다른 임시 기판 상에 성장된 제1 발광 스택(20)이 제1 접착층(61)을 통해 부착될 수 있다. 제1 발광 스택(20) 상의 임시 기판은 제1 발광 스택(20)으로부터 제거될 수 있다.
다른 실시예에 있어서, 제1 및 제2 발광 스택(20, 30)은 제1 접착층(61)을 사이에 두고 서로 결합될 수 있으며, 제1 및 제2 발광 스택(20, 30)의 임시 기판들 중 적어도 하나를 레이저 리프트 오프 공정, 화학 공정, 기계적 공정 등에 의해 제거할 수 있다. 그리고, 제1 및 제2 발광 스택(20, 30)이 제2 접착층(63)을 사이에 두고 제3 발광 스택(40)과 결합할 수 있으며, 제1 및 제2 발광 스택(20, 30)의 나머지 임시 기판이 레이저 리프트 오프 공정, 화학 공정, 기계적 공정 등에 의해 제거될 수 있다.
제1 내지 제3 발광 스택(20, 30, 40), 제1 내지 제3 하부 콘택 전극들(25p, 35p, 45p) 및 접착층들(61, 63)은 앞에서 설명한 것과 동일하므로 중복을 피하기 위해 상세한 설명은 생략한다.
이하에서, 도 2의 발광 스택 구조체를 이용하여 발광 소자(100)를 제조하는 방법을 상세히 설명한다.
도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A, 및 도 14A는 예시적인 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들이다. 도 3B, 도 4B, 도 5B, 도 6B, 도 7B, 도 8B, 도 9B, 도 10B, 도 11B, 도 12B, 도 13B, 및 도 14B는 예시적인 실시예에 따른 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A, 및 도 14A에 도시된 대응 평면도의 절취선 A-A'를 따라 취해진 개략적인 단면도들이다. 도 3C, 도 4C, 도 5C, 도 6C, 도 7C, 도 8C, 도 9C, 도 10C, 도 11C, 도 12C, 도 13C, 및 도 14C는 예시적인 실시예에 따른 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A, 및 도 14A에 도시된 대응 평면도의 절취선 B-B'를 따라 취해진 개략적인 단면도들이다.
도 3A, 도 3B 및 도 3C를 참조하면, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 패터닝하여 제1 하부 컨택 전극(25p)이 노출된다. 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 사진 및 식각 공정을 이용하여 패터닝될 수 있다. 제1 마스크를 사용하여 사진 공정이 수행될 수 있으며, 예를 들어, 건식 식각 기술을 이용하여 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)이 식각될 수 있다. 패터닝 후, 노출된 하부 컨택 전극(25p)으로 둘러싸인 제1 발광 스택(20)이 잔류한다. 여기서는 하나의 제1 발광 스택(20)을 도시하지만, 기판(11) 상의 발광 소자 영역들 각각에서 제1 발광 스택(20)이 패터닝될 수 있다.
제1 발광 스택(20)은 발광 소자 영역의 중앙 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다. 제1 발광 스택(20)의 평면 형상은 일 대각 방향을 따라 기다란 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 하부 컨택 전극(25p)은 투명 전극일 수 있으며, 제2 도전형 반도체층(25)은 p형 반도체층일 수 있다. 한편, 제1 발광 스택(20)의 상면에 제1 도전형 반도체층(21)이 배치되며, 제1 도전형 반도체층(21)은 n형 반도체층일 수 있다.
도 4A, 도 4B, 및 도 4C를 참조하면, 제1 발광 스택(20)의 주위에 제1 하부 콘택 전극(25p)의 일부가 잔류하도록 제1 하부 콘택 전극(25p)을 패터닝한다. 제1 하부 콘택 전극(25p)은 제2 마스크를 이용하여 패터닝될 수 있다. 이때, 제1 접착층(61)도 함께 패터닝될 수 있다. 이에 따라, 제1 하부 콘택 전극(25p)의 주위에 제1 도전형 반도체층(31)이 노출될 수 있다.
도 5A, 도 5B, 및 도 5C를 참조하면, 제1 도전형 반도체층(31), 활성층(33), 및 제2 도전형 반도체층(35)을 패터닝하여 제2 하부 콘택 전극(35p)이 노출된다. 제1 도전형 반도체층(31), 활성층(33) 및 제2 도전형 반도체층(35)은 사진 및 식각 공정을 이용하여 패터닝될 수 있다. 제3 마스크를 사용하여 사진 공정이 수행될 수 있으며, 예를 들어, 건식 식각 기술을 이용하여 제1 도전형 반도체층(31), 활성층(33) 및 제2 도전형 반도체층(35)이 식각될 수 있다. 패터닝 후, 노출된 제2 하부 컨택 전극(35p)으로 둘러싸인 제2 발광 스택(20)이 잔류한다.
도 6A, 도 6B, 및 도 6C를 참조하면, 제2 발광 스택(30)의 주위에 제2 하부 콘택 전극(35p)의 일부가 잔류하도록 제2 하부 콘택 전극(35p)을 패터닝한다. 제2 하부 콘택 전극(35p)은 제4 마스크를 이용하여 패터닝될 수 있다. 이때, 제2 접착층(63)도 함께 패터닝될 수 있다. 이에 따라, 제2 하부 콘택 전극(35p)의 주위에 제3 하부 콘택 전극(45p)이 노출될 수 있다.
도 7A, 도 7B, 및 도 7C를 참조하면, 제2 하부 콘택 전극(35p) 주위에 제3 하부 콘택 전극(45p)이 잔류하도록 제3 하부 콘택 전극(45p)을 패터닝한다. 제3 하부 콘택 전극(45p)은 제5 마스크를 이용하여 패터닝될 수 있다. 나아가, 제2 도전형 반도체층(45) 및 활성층(43)을 패터닝하여 제1 도전형 반도체층(41)을 노출시킬 수 있다. 예를 들어, 제3 하부 콘택 전극(45p)은 습식 식각 기술을 이용하여 식각될 수 있고, 제2 도전형 반도체층(45) 및 활성층(43)은 건식 식각 기술을 이용하여 식각될 수 있다. 이에 따라, 제3 하부 콘택 전극(45p)의 주위에 제1 도전형 반도체층(41)이 노출된다.
도시된 실시예에 따르면, 제1 발광 스택(20)은 발광 스택들(20, 30, 40) 중 가장 작은 면적을 갖는다. 한편, 제3 발광 스택(40)은 발광 스택들(20, 30, 40) 중 가장 큰 면적을 가질 수 있으며, 따라서, 제3 발광 스택(40)의 광도를 상대적으로 증가시킬 수 있다. 그러나, 본 개시의 개념이 발광 스택(20, 30 및 40)의 상대적 크기에 특별히 제한되는 것은 아니다.
도 8A, 도 8B, 및 도 8C를 참조하면, 제1 발광 스택(20)의 제1 도전형 반도체층(21)의 상면의 일부는 제1 상부 콘택 전극(21n)을 형성하기 위해 습식 에칭을 통해 패터닝될 수 있다. 제1 도전형 반도체층(21)은 예를 들어, n++ GaAs층일 수 있으며, n++ GaAs층의 상면 일부가 습식 에칭을 통해 리세스될 수 있다.
제1 상부 콘택 전극(21n)은 제1 도전형 반도체층(21)의 리세스된 영역에 형성된다. 제1 상부 콘택 전극(21n)은 예를 들어, AuGe/Ni/Au/Ti로 형성될 수 있으며, 예컨대 (100nm/25nm/100nm/10nm)의 두께로 형성될 수 있다. n++ GaAs층의 표면을 부분적으로 제거하고, 제1 상부 콘택 전극(21n)을 리세스된 영역 내에서 제1 도전형 반도체층(21)과 접촉하도록 함으로써 오믹 접촉 특성을 향상시킬 수 있다.
도 9A, 도 9B 및 도 9C를 참조하면, 발광 스택들(20, 30, 40)을 덮는 제1 절연층(81)이 형성된다. 제1 절연층(81)은 제1 상부 콘택 전극(21n)을 덮는다. 제1 절연층(81)은 예를 들어, SiN, SiO2, Al2O3 등으로 약 4000Å의 두께로 형성될 수 있다.
이어서, 제1 절연층(81) 및 제1 도전형 반도체층(41)을 패터닝하여 발광 소자 영역들을 분리하기 위한 분리 영역을 형성할 수 있다. 이에 따라, 제1 도전형 반도체층(41)의 주위에 기판(11)의 상면이 노출될 수 있다.
한편, 제2 절연층(83)이 제1 절연층(81) 상에 형성될 수 있다. 제2 절연층(83)은 제1 도전형 반도체층(41)의 측면을 덮어 제1 도전형 반도체층(41)을 보호할 수 있다. 제2 절연층(83)은 SiN, SiO2, Al2O3 등으로 형성될 수 있다.
도 10A, 도 10B, 및 도 10C를 참조하면, 제1 및 제2 절연층(81, 83)의 일부는 제1, 제2, 제3 및 제4 콘택홀(20CH, 30CH, 40CH 및 50CH)을 형성하기 위해 제거될 수 있다. 제1 콘택홀(20CH)은 제1 하부 콘택 전극(25p) 상에 정의되어 제1 하부 콘택 전극(25p)의 일부를 노출시킨다. 제2 콘택홀(30CH)은 제2 하부 콘택 전극(35p) 상에 정의되어 제2 하부 콘택 전극(35p)의 노출시킬 수 있다. 제3 콘택홀(40CH)은 제3 하부 콘택 전극(45p) 상에 정의되어 제3 하부 콘택 전극(45p)의 노출시킬 수 있다.
제4 콘택홀(50CH)은 제1 내지 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41)에 전기적 접속을 허용하기 위한 통로를 제공한다. 제4 콘택홀(50CH)은 제1 서브 콘택홀(50CHa), 제2 서브 콘택홀(50CHb) 및 제3 서브 콘택홀(50CHc)을 포함할 수 있다. 제1 서브 콘택홀(50CHa)은 제1 도전형 반도체층(21) 상에 정의되어 제1 상부 콘택 전극(21n)의 일부를 노출시킬 수 있으며, 제2 서브 콘택홀(50CHb)은 제1 도전형 반도체층(31) 상에 정의되어 제1 도전형 반도체층(31)의 일부를 노출시킬 수 있고, 제3 서브 콘택홀(50CHc)은 제1 도전형 반도체층(41) 상에 정의되어 제1 도전형 반도체층(41)의 일부를 노출시킬 수 있다.
도 11A, 도 11B, 및 도 11C를 참조하면, 제1, 제2, 제3 및 제4 패드들(20pd, 30pd, 40pd 및 50pd)이 제1 및 제2 절연층(81, 83) 상에 형성된다. 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd 및 50pd)는, 예를 들어, 실질적으로 기판(11)의 전면 상에 도전층을 형성하고, 사진 및 식각 공정을 사용하여 도전층을 패터닝함으로써 형성될 수 있다.
제1 패드(20pd)는 제1 콘택홀(20CH)이 형성된 영역과 중첩되도록 형성되어, 제1 콘택홀(20CH)을 통해 제1 하부 콘택 전극(25p)에 연결될 수 있다. 제2 패드(30pd)는 제2 콘택홀(30CH)이 형성된 영역과 중첩되도록 형성되어, 제2 콘택홀(30CH)을 통해 제2 하부 콘택 전극층(35p)에 연결될 수 있다. 제3 패드(40pd)는 제3 콘택홀(40CH)이 형성된 영역과 중첩되도록 형성되어, 제3 콘택홀(40CH)을 통해 제3 하부 콘택 전극(45p)에 연결될 수 있다. 제4 패드(50pd)는 제4 콘택홀(50CH)이 형성된 영역, 특히 제1, 제2 및 제3 서브 콘택홀(50CHa, 50CHb, 50CHc)이 형성된 영역과 중첩되도록 형성되어 제1 내지 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층(21, 31, 41)에 전기적으로 연결될 수 있다.
제1 내지 제4 패드들(20pd, 30pd, 40pd, 50pd)은 Au를 포함할 수 있으며, 예를 들어, Ti/Ni/Ti/Ni/Ti/Ni/Au/Ti의 적층 구조로 형성될 수 있으며, 두께는 예를 들어, 약 100nm/50nm/100nm/50nm/100nm/50nm/3000nm/10nm로 형성될 수 있다.
도 12A, 도 12B, 및 도 12C를 참조하면, 제3 절연층(85)이 제2 절연층(83) 상에 형성될 수 있다. 제3 절연층(85)은 SiNx, SiO2, Al2O3 등으로 형성될 수 있다.
이어서, 제3 절연층(85)은 패터닝되어 제1 내지 제4 패드들(20pd, 30pd, 40pd, 50pd)을 노출시키는 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct 및 50ct)이 형성될 수 있다.
제1 패드(20pd) 상에 형성된 제1 관통홀(20ct)은 제1 패드(20pd)의 일부를 노출시킨다. 제2 패드(30pd) 상에 형성된 제2 관통홀(30ct)은 제2 패드(30pd)의 일부를 노출시킨다. 제3 패드(40pd) 상에 형성된 제3 관통홀(40ct)은 제3 패드(40pd)의 일부를 노출시킨다. 제4 패드(50pd) 상에 형성된 제4 관통홀(50ct)은 제4 패드(50pd)의 일부를 노출시킨다. 도시된 예시적인 실시예에서, 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct 및 50ct)은 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd 및 50pd)가 형성된 영역 내에서 각각 정의될 수 있다.
도 13A, 도 13B, 및 도 13C를 참조하면, 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct, 50ct)이 형성된 제3 절연층(85) 상에 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)이 형성된다. 제1 연결 전극(20ce)은 제1 관통홀(20ct)이 형성된 영역과 중첩되도록 형성되어, 제1 관통홀(20ct)을 통해 제1 패드(20pd)에 연결될 수 있다. 제2 연결 전극(30ce)은 제2 관통홀(30ct)이 형성된 영역과 중첩되도록 형성되어, 제2 관통홀(30ct)을 통해 제2 패드(30pd)에 연결될 수 있다. 제3 연결 전극(40ce)은 제3 관통홀(40ct)이 형성된 영역과 중첩되도록 형성되어, 제3 관통홀(40ct)을 통해 제3 패드(40pd)에 연결될 수 있다. 제4 연결 전극(50ce)은 제4 관통홀(50ct)이 형성된 영역과 중첩되도록 형성되어, 제4 관통홀(50ct)을 통해 제4 패드(50pd)에 연결될 수 있다.
제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)은 서로 이격되며 발광 스택 구조체 상에 형성될 수 있다. 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)은 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)에 각각 전기적으로 연결되어 외부 신호를 각 발광 스택(20, 30, 40)에 전송할 수 있다.
제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce 및 50ce)을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 본 개시의 일 실시예에 따르면, 발광 스택 구조체 상에 시드층이 전도성 표면으로 증착되고, 연결 전극이 형성될 위치에 시드층이 노출되도록 포토레지스트 패턴이 형성될 수 있다. 일 실시예에 따르면, 상기 시드층은 약 1000Å 정도의 두께로 증착될 수 있으나, 이에 한정되는 것은 아니다. 시드층은 예를 들어, Ti/Cu로 형성될 수 있다. 이어서, 시드층 상에 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag와 같은 금속 또는 이들의 합금으로 도금될 수 있다. Cu는 특히, 도금이 용이하고 경제적이다.
한편, 도금이 완료된 후, 연결 전극의 상면을 평탄화하기 위해 연마(polishing) 공정이 수행될 수 있다. 그 후, 연결전극들 사이에 잔류하는 포토레지스트 패턴 및 시드층이 제거 될 수 있다.
도시된 예시적인 실시예에 따르면, 각각의 연결 전극(20ce, 30ce, 40ce 및 50ce)은 기판(11)으로부터 멀어지도록 실질적으로 길쭉한 형상을 가질 수 있다. 다른 예시적인 실시예에서, 연결 전극(20ce, 30ce, 40ce)은 연결 전극(20ce, 30ce, 40ce, 50ce)의 기다란 형상으로부터 응력을 감소시키기 위해 2 개 이상의 금속 또는 복수의 상이한 금속층을 포함할 수 있다. 그러나 본 개시는 연결 전극(20ce, 30ce, 40ce, 50ce)의 특정 형상에 한정되지 않으며, 일부 실시예에서 연결 전극은 다양한 형상을 가질 수 있다.
연결 전극들(20ce, 30ce, 40ce, 50ce)은 발광 스택 구조체의 측면에 형성된 적어도 하나의 스텝과 중첩 될 수 있다. 이러한 방식으로, 연결 전극의 하부 표면은 상부 표면보다 더 큰 폭을 가질 수 있고, 연결 전극(20ce, 30ce, 40ce 및 50ce)과 발광 스택 구조체 사이에 더 큰 접촉 면적을 제공하여 발광 소자(100)가 후속 공정을 견딜 수 있는 보다 안정된 구조를 갖는다.
도 14A, 도 14B, 및 도 14C를 참조하면, 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 연결 전극들(20ce, 30ce, 40ce, 50ce) 상에 형성된다. 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면이 부분적으로 식각되어 제거될 수 있으며, 리세스된 영역에 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 형성될 수 있다.
연결 전극들(20ce, 30ce, 40ce, 50ce)은 도금에 유리한 금속으로 형성됨에 따라, 본딩에 적합하지 않을 수 있다. 나아가, 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면에 자연산화층이 형성되어 접촉 불량이 발생될 수 있다. 따라서, 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면을 부분적으로 제거함으로써 자연산화막을 제거할 수 있으며, 또한, 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 채택함으로써 발광 소자(100)를 회로 기판 상에 유테틱 본딩 기술을 이용하여 쉽게 실장할 수 있다. 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 형성하는 공정에 대해 도 15A 내지 도 15D를 참조하여 상세하게 설명한다.
한편, 기판(11)을 발광 소자 영역별로 분리함으로써 발광 소자(100)가 완성될 수 있다. 기판(11)은 레이저 스크라이빙 기술을 이용하여 분리될 수 있다. 다른 실시예들에 있어서, 제3 발광 스택(40)으로부터 기판(11)이 제거될 수도 있다.
도 15A, 도 15B, 도 15C 및 도 15D는 일 실시예에 따른 본딩 금속층 형성 방법을 설명하기 위한 개략적인 단면도들이다. 여기서는 연결 전극(30ce) 상에 본딩 금속층(30cp)을 형성하는 방법을 예를 들어 설명한다.
우선, 도 15A를 참조하면, 포토 레지스트 패턴을 이용하여 도금을 통해 연결 전극(30ce)이 형성된다. 도금에 의해 형성된 연결 전극(30ce)은 도시한 바와 같이 거친 표면을 가질 수 있다. 연결 전극(30ce)을 도금을 통해 형성하는 동안 다른 연결 전극들(20ce, 40ce, 50ce)도 함께 형성될 수 있다.
도 15B를 참조하면, 연결 전극(30ce)의 표면을 연마하여 그 상면을 평탄화할 수 있다. 연결 전극(30ce)의 표면을 연마하는 동안, 연결 전극(20ce, 40ce, 50ce)의 표면도 함께 연마될 수 있다.
도 15C를 참조하면, 연결 전극(30ce)의 표면을 식각하여 그루브(30g)를 형성한다. 연결 전극(30ce)의 표면에 자연 산화막이 형성될 수 있으며, 이 자연 산화막 및 오염물질을 제거하기 위해 식각 공정이 수행될 수 있다. 예를 들어, 연결 전극(30ce)의 가장자리를 덮는 포토레지스트 패턴을 형성하고, 연결 전극(30ce)의 상면을 식각한다. 연결 전극(30ce)이 Cu로 형성된 경우, 황산, 인산과 과수의 혼합 용액, 염산, 과항산암모늄, 염화칼륨, 인산과 과산화수소의 혼합 용액 등을 이용하여 연결 전극(30ce)을 습식 식각할 수 있다. 이에 따라, 연결 전극(30ce) 표면의 자연산화막을 제거할 수 있으며, 표면 조도를 향상시킬 수 있다. 그루브(30g)는 예컨대 100nm의 깊이로 형성될 수 있다.
도 15D를 참조하면, 상기 포토레지스트 패턴을 이용하여 장벽층(30cb) 및 본딩 금속층(30cp)를 형성할 수 있으며, 그 후, 포토레지스트 패턴을 제거할 수 있다. 즉, 리프트 오프 기술을 이용하여 장벽층(30cb) 및 본딩 금속층(30cp)이 형성될 수 있다.
장벽층(30cb)은 예를 들어, Ti, Ni, W, Cr, Co 등의 단일층 또는 다중층을 포함할 수 있다. 예를 들어, 장벽층(30cb)은 Ni, Ti, 또는 Ti/Ni로 형성될 수 있다.
본딩 금속층(30cp)은 Au, Au/In 으로 형성될 수 있다. Au는 프로빙에 적합하며, In 또는 Sn과 유테틱 본딩에 적합하다.
여기서, 연결 전극(30ce) 상에 본딩 금속층(30cp)을 형성하는 방법을 예를 들어 설명하지만, 다른 연결 전극들(20ce, 40ce, 50ce)에 본딩 금속층(20cp, 40cp, 50cp)이 동일한 방법으로 형성될 수 있으며, 본딩 금속층들(20cp, 30cp, 40cp, 50cp)은 동일 공정에서 함께 형성될 수도 있다.
도 16A 및 도 16B는 본딩 금속층의 다양한 실시예들을 설명하기 위한 단면도들이다.
도 16A를 참조하면, 일 실시예에 있어서, 본딩 금속층(130cp)은 연결 전극(30ce)의 상면 전체를 덮을 수 있다. 장벽층(130cb)이 연결 전극(30ce)의 상면 전체를 덮을 수 있으며, 본딩 금속층(30cp)은 장벽층(130cb) 상에 배치될 수 있다. 즉, 장벽층(130cb)은 그루브(30g) 내부 뿐만 아니라 그루브(30g) 외부의 연결 전극(30ce)의 상면을 덮을 수 있다.
예를 들어, 제1 포토레지스트 패턴을 이용하여 연결 전극(30ce) 상면의 일부를 노출시킨 후, 습식 식각 기술을 이용하여 그루브(30g)를 형성한다. 이어서, 제1 포토레지스트 패턴을 제거하고, 제2 포토레지스트 패턴을 이용하여 연결 전극(30ce)의 상면 전체를 노출시킨다. 그 후, 제2 포토레지스 패턴을 이용하여 장벽층(130cb) 및 본딩 금속층(130cp)을 형성할 수 있다.
도 16B를 참조하면, 일 실시예에 있어서, 장벽층(230cb) 및 본딩 금속층(230cp)은 연결 전극(30ce)의 그루브(30g)를 덮으며, 나아가, 그루브(30g) 주위의 연결 전극(30ce)의 상면을 부분적으로 덮을 수 있다. 따라서, 연결 전극(30ce)의 상면의 가장자리는 외부에 노출될 수 있다.
예를 들어, 제1 포토레지스트 패턴을 이용하여 연결 전극(30ce) 상면의 일부를 노출시킨 후, 습식 식각 기술을 이용하여 그루브(30g)를 형성한다. 이어서, 제1 포토레지스트 패턴을 제거하고, 제2 포토레지스트 패턴을 이용하여 그루브(30g)를 포함하여 연결 전극(30ce)의 상면 일부를 노출시킨다. 그 후, 제2 포토레지스 패턴을 이용하여 장벽층(230cb) 및 본딩 금속층(230cp)을 형성할 수 있다.
본딩 금속층(30cp)의 다양한 실시예들에 대해 설명하지만, 본딩 금속층(30cp)의 형성 방법은 다양할 수 있으며, 위에 설명한 실시예들에 한정되지 않는다.
도 17A는 일 실시예에 따른 디스플레이 장치(1000)를 설명하기 위한 개략적인 평면도이고, 도 17B는 도 17A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 17A 및 도 17B를 참조하면, 디스플레이 장치(1000)는 디스플레이 기판(200) 및 발광 소자들(100)을 포함할 수 있다. 발광 소자들(100)은 디스플레이 장치와 같은 최종 장치의 디스플레이 기판(200) 상에 실장될 수 있다. 발광 소자들(100)은 개별적으로 또는 집단으로 디스플레이 기판(200) 상에 실장될 수 있다. 나아가, 발광 소자들(100)이 그룹으로 패키징되어 복수의 패키지들이 디스플레이 기판(200) 상에 실장될 수도 있다.
디스플레이 기판(200)은 발광 소자들(100)을 실장하기 위한 본딩 패드들(210)을 포함할 수 있다. 본딩 패드들(210)은 예를 들어, In 또는 Sn을 포함하는 금속층으로 형성될 수 있다.
본딩 패드들(210) 상에 금속 본딩층들(20cp, 30cp, 40cp, 50cp)이 본딩되어 발광 소자(100)가 디스플레이 기판(200)에 실장된다. 본딩 패드(210)와 금속 본딩층(20cp, 30cp, 40cp, 50cp)은 유테틱 본딩을 통해 서로 부착될 수 있다.
특정 예시적인 실시예들 및 구현들이 본 명세서에서 설명되었지만, 다른 실시예들 및 수정들이 이 설명으로부터 명백할 것이다. 따라서, 본 개시는 이러한 실시예로 제한되지 않으며, 첨부된 청구 범위의 더 넓은 범위 및 당업자에게 명백한 다양한 명백한 수정 및 등가의 구성을 포함한다.

Claims (20)

  1. 제1 발광 스택;
    상기 제1 발광 스택 하부에 배치된 제2 발광 스택;
    상기 제2 발광 스택 하부에 배치된 제3 발광 스택;
    상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및
    상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되,
    상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고,
    상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는 발광 소자.
  2. 청구항 1에 있어서,
    상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함하는 발광 소자.
  3. 청구항 1에 있어서,
    상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮는 발광 소자.
  4. 청구항 1에 있어서,
    상기 연결 전극은 Cu를 포함하고, 상기 본딩 금속층은 Au를 포함하는 발광 소자.
  5. 청구항 1에 있어서,
    상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결되고,
    상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결되며,
    상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결된 발광 소자.
  6. 청구항 5에 있어서,
    상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결되고,
    상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결된 발광 소자.
  7. 청구항 6에 있어서,
    상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치된 발광 소자.
  8. 청구항 6에 있어서,
    상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드;
    상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드;
    상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및
    상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함하는 발광 소자.
  9. 청구항 8에 있어서,
    상기 제1 발광 스택의 제2 도전형 반도체층에 접촉하는 제1 하부 콘택 전극;
    상기 제2 발광 스택의 제2 도전형 반도체층에 접촉하는 제2 하부 콘택 전극; 및
    상기 제3 발광 스택의 제2 도전형 반도체층에 접촉하는 제3 하부 콘택 전극을 더 포함하고,
    상기 제1 내지 제3 패드들은 각각 상기 제1 내지 제3 하부 콘택 전극들에 접속된 발광 소자.
  10. 청구항 9에 있어서,
    상기 제1 발광 스택의 제1 도전형 반도체층에 오믹 콘택하는 제1 상부 콘택 전극을 더 포함하되,
    상기 제1 발광 스택의 제1 도전형 반도체층은 리세스된 영역을 갖고,
    상기 제1 상부 콘택 전극은 상기 리세스된 영역을 덮는 발광 소자.
  11. 청구항 10에 있어서,
    상기 제4 패드는 상기 제1 상부 콘택 전극에 접속하는 발광 소자.
  12. 본딩 패드들을 갖는 디스플레이 기판; 및
    상기 디스플레이 기판 상에 배치된 발광 소자들을 포함하되,
    상기 발광 소자들은 각각,
    제1 발광 스택;
    상기 제1 발광 스택 하부에 배치된 제2 발광 스택;
    상기 제2 발광 스택 하부에 배치된 제3 발광 스택;
    상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및
    상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하고,
    상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고,
    상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮고,
    상기 본딩 금속층들이 상기 본딩 패드들에 유테틱 본딩된 디스플레이 장치.
  13. 청구항 12에 있어서,
    상기 유테틱 본딩은 Au와 In 또는 Au와 Sn의 유테틱 본딩인 디스플레이 장치.
  14. 청구항 13에 있어서,
    상기 연결 전극은 Cu를 포함하고, 상기 본딩 금속층은 Au를 포함하는 디스플레이 장치.
  15. 청구항 12에 있어서,
    상기 발광 소자는 상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함하는 디스플레이 장치.
  16. 청구항 12에 있어서,
    상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮는 디스플레이 장치.
  17. 청구항 12에 있어서,
    상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결되고,
    상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결되며,
    상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결된 디스플레이 장치.
  18. 청구항 17에 있어서,
    상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결되고,
    상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결된 디스플레이 장치.
  19. 청구항 18에 있어서,
    상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치된 디스플레이 장치.
  20. 청구항 18에 있어서,
    상기 발광 소자는,
    상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드;
    상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드;
    상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및
    상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함하는 디스플레이 장치.
PCT/KR2020/019198 2019-12-28 2020-12-28 발광 소자 및 그것을 갖는 led 디스플레이 장치 WO2021133140A1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP20906617.4A EP4084097A4 (en) 2019-12-28 2020-12-28 LIGHT-EMITTING ELEMENT AND LED DISPLAY DEVICE INCLUDING SAME
CA3166227A CA3166227A1 (en) 2019-12-28 2020-12-28 Light-emitting element and led display device including same
KR1020227020544A KR20220123640A (ko) 2019-12-28 2020-12-28 발광 소자 및 그것을 갖는 led 디스플레이 장치
JP2022540346A JP2023510170A (ja) 2019-12-28 2020-12-28 発光素子およびそれを有するｌｅｄディスプレイ装置
CN202080090918.3A CN114902434A (zh) 2019-12-28 2020-12-28 发光元件以及包括该发光元件的led显示装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201962954406P 2019-12-28 2019-12-28
US62/954,406 2019-12-28
US202063000044P 2020-03-26 2020-03-26
US63/000,044 2020-03-26
US17/133,623 2020-12-23
US17/133,623 US11688840B2 (en) 2019-12-28 2020-12-23 Light emitting device and led display apparatus having the same

Publications (1)

Publication Number Publication Date
WO2021133140A1 true WO2021133140A1 (ko) 2021-07-01

Family

ID=76546717

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/019198 WO2021133140A1 (ko) 2019-12-28 2020-12-28 발광 소자 및 그것을 갖는 led 디스플레이 장치

Country Status (7)

Country Link
US (2) US11688840B2 (ko)
EP (1) EP4084097A4 (ko)
JP (1) JP2023510170A (ko)
KR (1) KR20220123640A (ko)
CN (2) CN114902434A (ko)
CA (1) CA3166227A1 (ko)
WO (1) WO2021133140A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476299B2 (en) * 2020-08-31 2022-10-18 Hong Kong Beida Jade Bird Display Limited Double color micro LED display panel
WO2023229194A1 (ko) * 2022-05-27 2023-11-30 삼성전자주식회사 마이크로 발광 다이오드를 포함하는 디스플레이 모듈

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176045A (ja) * 2010-02-23 2011-09-08 Fujifilm Corp 積層型半導体発光素子
KR20160053138A (ko) * 2014-10-31 2016-05-13 서울바이오시스 주식회사 고효율 발광 장치
KR101958419B1 (ko) * 2013-01-29 2019-03-14 삼성전자 주식회사 반도체 발광 소자
US20190103510A1 (en) * 2016-04-04 2019-04-04 Samsung Electronics Co., Ltd. Led light source module and display device
US20190189596A1 (en) * 2017-12-20 2019-06-20 Seoul Viosys Co., Ltd. Led unit for display and display apparatus having the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2726126A1 (fr) * 1994-10-24 1996-04-26 Mitsubishi Electric Corp Procede de fabrication de dispositifs a diodes electroluminescentes a lumiere visible
KR100298205B1 (ko) * 1998-05-21 2001-08-07 오길록 고집적삼색발광소자및그제조방법
US20070170444A1 (en) * 2004-07-07 2007-07-26 Cao Group, Inc. Integrated LED Chip to Emit Multiple Colors and Method of Manufacturing the Same
KR102303983B1 (ko) * 2014-09-22 2021-09-23 삼성전자주식회사 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
DE102016104280A1 (de) * 2016-03-09 2017-09-14 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
KR102530759B1 (ko) * 2016-06-14 2023-05-11 삼성전자주식회사 발광소자 패키지 및 그 제조방법
US11527519B2 (en) * 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10777531B2 (en) * 2018-12-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Package contact structure, semiconductor package and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176045A (ja) * 2010-02-23 2011-09-08 Fujifilm Corp 積層型半導体発光素子
KR101958419B1 (ko) * 2013-01-29 2019-03-14 삼성전자 주식회사 반도체 발광 소자
KR20160053138A (ko) * 2014-10-31 2016-05-13 서울바이오시스 주식회사 고효율 발광 장치
US20190103510A1 (en) * 2016-04-04 2019-04-04 Samsung Electronics Co., Ltd. Led light source module and display device
US20190189596A1 (en) * 2017-12-20 2019-06-20 Seoul Viosys Co., Ltd. Led unit for display and display apparatus having the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4084097A4 *

Also Published As

Publication number Publication date
CN213878132U (zh) 2021-08-03
US20230282797A1 (en) 2023-09-07
CN114902434A (zh) 2022-08-12
US11688840B2 (en) 2023-06-27
US20210202815A1 (en) 2021-07-01
JP2023510170A (ja) 2023-03-13
KR20220123640A (ko) 2022-09-08
CA3166227A1 (en) 2021-07-01
EP4084097A1 (en) 2022-11-02
EP4084097A4 (en) 2024-01-24

Similar Documents

Publication Publication Date Title
WO2021085935A1 (ko) 디스플레이용 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2014092448A1 (ko) 광추출 효율이 향상된 발광다이오드
WO2021086026A1 (ko) Led 디스플레이 장치
WO2020036421A1 (ko) 발광 소자
WO2020162687A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2020231131A1 (en) Light emitting package
WO2020231108A1 (en) Light emitting chip
WO2020036423A1 (ko) 발광 소자
WO2009131319A2 (ko) 반도체 발광소자
WO2020166985A1 (ko) 디스플레이용 발광 소자 전사 방법 및 디스플레이 장치
WO2020231107A1 (en) Led chip and manufacturing method of the same
WO2020231173A1 (en) Led chip package and manufacturing method of the same
WO2021080311A1 (ko) Led 디스플레이 장치
WO2021054702A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 발광 패키지
WO2021118139A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2020055143A1 (ko) 발광 소자
WO2021085993A1 (ko) 디스플레이용 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2020091507A1 (ko) 발광 소자
WO2021137654A1 (ko) 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2020235857A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2020185006A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2021133140A1 (ko) 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2021133124A1 (ko) Led 디스플레이 장치
EP3970204A1 (en) Light emitting chip
WO2021033949A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20906617

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 3166227

Country of ref document: CA

ENP Entry into the national phase

Ref document number: 2022540346

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2020906617

Country of ref document: EP

Effective date: 20220728