KR20220123640A - 발광 소자 및 그것을 갖는 led 디스플레이 장치 - Google Patents

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이성현
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Abstract

발광 소자가 제공하며, 이 발광 소자는, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는다.

Description

발광 소자 및 그것을 갖는 LED 디스플레이 장치
본 개시는 발광 소자 및 그것을 갖는 LED 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 발광 소자들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그러나 각 서브 픽셀에 하나의 발광 소자를 배열할 경우, 발광 소자의 개수가 많아져 실장 공정에 시간이 많이 소요된다.
한편, 발광 소자들은 일반적으로 표면 실장 기술을 이용하여 회로 기판 등에 실장되어 왔다. 표면 실장 기술은 솔더 페이스트를 이용하여 발광 소자를 회로 기판 상에 본딩하는 기술이다. 그러나 마이크로 LED로 지칭되는 극히 작은 발광 소자들은 범프 패드들 사이의 간격이 극히 작기 때문에, 종래의 표면 실장 기술을 이용하여 실장하기에 적합하지 않다. 따라서, 극히 작은 크기의 발광 소자들을 실장하기에 적합한 새로운 기술이 요구된다.
예시적인 실시예들은 실장 공정 시간을 단축할 수 있는 발광 소자 및 디스플레이 장치를 제공한다
예시적인 실시예들은 전기적 측정을 위한 프로빙 및 실장에 적합한 발광 소자 및 그것을 갖는 디스플레이 장치를 제공한다.
예시적인 실시예는 발광 소자를 제공하며, 이 발광 소자는, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는다.
예시적인 실시예는 디스플레이 장치를 제공하는데, 이 디스플레이 장치는 본딩 패드들을 갖는 디스플레이 기판, 및 상기 디스플레이 기판 상에 배치된 발광 소자들을 포함하며, 상기 발광 소자들은 각각, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하고, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮고, 상기 본딩 금속층들이 상기 본딩 패드들에 유테틱 본딩된다.
도 1A는 일 실시예에 따른 발광 소자의 개략적인 평면도이다.
도 1B 및 도 1C는 각각 도 1A의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
도 2는 본 개시의 일 실시예에 따른 발광 스택 구조체의 개략적인 단면도이다.
도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A 및 도 14A는 예시적인 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 3B, 도 4B, 도 5B, 도 6B, 도 7B. 도 8B, 도 9B, 도 10B, 도 11B, 도 12B, 도 13B 및 도 14B는 각각 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A 및 도 14A의 절취선 A-A'를 따라 취해진 개략적인 단면도들이다.
도 3C, 도 4C, 도 5C, 도 6C, 도 7C, 도 8C, 도 9C, 도 10C, 도 11C, 도 12C, 도 13C 및 도 14C는 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A. 및 도 14A의 절취선 B-B'를 따라 취해진 개략적인 단면도들이다.
도 15A, 도 15B, 도 15C 및 도 15D는 일 실시예에 따른 본딩 금속층 형성 방법을 설명하기 위한 개략적인 단면도들이다.
도 16A 및 도 16B는 본딩 금속층의 다양한 실시예들을 설명하기 위한 단면도들이다.
도 17A는 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 17B는 도 17A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
예시적인 실시예는 발광 소자를 제공하며, 이 발광 소자는, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는다.
제1 내지 제3 발광 스택들이 적층된 구조를 갖는 발광 소자를 제공함으써 실장 공정 시간을 단축할 수 있다. 나아가, 연결 전극과 함께 본딩 금속층을 채택함으로써 전기적 측정을 위한 프로빙 및 실장에 적합한 발광 소자를 제공할 수 있다.
상기 발광 소자는, 상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮을 수 있다.
상기 연결 전극은 Cu를 포함할 수 있으며, 상기 본딩 금속층은 Au를 포함할 수 있다.
상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있고, 상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있으며, 상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있다.
이에 따라, 제1 내지 제3 발광 스택들을 각각 독립적으로 구동할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결될 수 있고, 상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치될 수 있다.
상기 발광 소자는, 상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드; 상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드; 상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및 상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함할 수 있다. 제1 내지 제4 패드들을 채택함으로써, 제1 내지 제3 발광 스택들과 제1 내지 제4 연결 전극들의 전기적 연결을 쉽게 구현할 수 있다.
상기 발광 소자는, 상기 제1 발광 스택의 제2 도전형 반도체층에 접촉하는 제1 하부 콘택 전극; 상기 제2 발광 스택의 제2 도전형 반도체층에 접촉하는 제2 하부 콘택 전극; 및 상기 제3 발광 스택의 제2 도전형 반도체층에 접촉하는 제3 하부 콘택 전극을 더 포함할 수 있으며, 상기 제1 내지 제3 패드들은 각각 상기 제1 내지 제3 하부 콘택 전극들에 접속될 수 있다.
제1 내지 제3 하부 콘택 전극들을 채택함으로써 제1 내지 제3 발광 스택들에 전류를 고르게 분산시킬 수 있다.
상기 발광 소자는 상기 제1 발광 스택의 제1 도전형 반도체층에 오믹 콘택하는 제1 상부 콘택 전극을 더 포함할 수 있다. 상기 제1 발광 스택의 제1 도전형 반도체층은 리세스된 영역을 가질 수 있으며, 상기 제1 상부 콘택 전극은 상기 리세스된 영역을 덮을 수 있다.
일 실시예에 있어서, 상기 제4 패드는 상기 제1 상부 콘택 전극에 접속할 수 있다.
예시적인 실시예는 디스플레이 장치를 제공하는데, 이 디스플레이 장치는 본딩 패드들을 갖는 디스플레이 기판, 및 상기 디스플레이 기판 상에 배치된 발광 소자들을 포함하며, 상기 발광 소자들은 각각, 제1 발광 스택; 상기 제1 발광 스택 하부에 배치된 제2 발광 스택; 상기 제2 발광 스택 하부에 배치된 제3 발광 스택; 상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및 상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하고, 상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고, 상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮고, 상기 본딩 금속층들이 상기 본딩 패드들에 유테틱 본딩된다.
일 실시예에 있어서, 상기 유테틱 본딩은 Au와 In 또는 Au와 Sn의 유테틱 본딩일 수 있다.
일 실시예에 있어서, 상기 연결 전극은 Cu를 포함할 수 있으며, 상기 본딩 금속층은 Au를 포함할 수 있다.
상기 발광 소자는 상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮을 수 있다.
일 실시예에 있어서, 상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있고, 상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있으며, 상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결될 수 있다.
상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결될 수 있고, 상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치될 수 있다.
상기 발광 소자는, 상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드; 상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드; 상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및 상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함할 수 있다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다. 이하에서, 발광 소자는 마이크로-LED를 포함할 수 있으며, 이는 당 기술 분야에 알려져 있듯이, 발광 면적이 10000 um2 이하이다. 다른 실시예들에 있어서, 마이크로-LED는 4000 um2 이하, 나아가 2500 um2 이하의 발광 면적을 가질 수 있다.
도 1A는 일 실시예에 따른 발광 소자의 개략적인 평면도이고, 도 1B 및 도 1C는 각각 도 1A의 절취선 A-A' 및 B-B'를 따라 취해진 개략적인 단면도들이다.
도 1A, 도 1B 및 도 1C를 참조하면, 발광 소자(100)는 발광 스택 구조체, 상기 발광 스택 구조체 상에 형성된 제1 연결 전극(20ce), 제2 연결 전극(30ce), 제3 연결 전극(40ce), 및 제4 연결 전극(50ce)을 포함하며, 각 연결 전극 상에 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 배치된다.
발광 소자(100)는 기판(11) 상에 배치된 제1 LED 서브 유닛, 제2 LED 서브 유닛 및 제3 LED 서브 유닛을 포함할 수 있다. 제1 LED 서브 유닛은 제1 발광 스택(20)을 포함할 수 있으며, 제2 LED 서브 유닛은 제2 발광 스택(30)을 포함할 수 있고, 제3 LED 서브 유닛은 제3 발광 스택(40)을 포함할 수 있다. 상기 발광 스택 구조체는 세 개의 발광 스택들(20, 30, 40)을 도시하지만, 본 개시가 특정 개수의 발광 스택들에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들에 있어서, 발광 스택 구조체는 두 개 또는 더 많은 수의 발광 스택들을 포함할 수 있다. 여기서는 발광 소자(100)가 일 실시예에 따라 세 개의 발광 스택들(20, 30, 40)을 포함하는 것을 예를 들어 설명할 것이다.
기판(11)은 광을 투과하기 위해 광 투과 절연성 물질을 포함할 수 있다. 그러나 몇몇 실시예들에 있어서, 기판(11)은 특정 파장의 광만을 투과하거나 특정 파장의 광의 일부만을 투과하도록 반투명 또는 부분적으로 투명하게 형성될 수도 있다. 기판(11)은 제3 발광 스택(40)을 에피택셜 성장할 수 있는 성장 기판, 예를 들어 사파이어 기판일 수 있다. 다만, 기판(11)은 사파이어 기판에 한정되는 것은 아니며, 다른 다양한 투명 절연 물질을 포함할 수 있다. 예를 들어, 기판(11)은 글래스, 쿼츠, 실리콘, 유기 폴리머, 또는 유기-무기 복합 재료를 포함할 수 있으며, 예를 들어, 탄화실리콘(SiC), 질화갈륨(GaN), 질화인디움갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 산화갈륨(Ga2O3), 또는 실리콘 기판일 수 있다. 또한, 기판(11)은 상면에 요철을 포함할 수 있으며, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 상면에 요철을 포함함으로써 기판(11)에 접한 제3 발광 스택(40)에서 생성된 광의 추출 효율을 증가시킬 수 있다. 기판(11)의 요철은 제1 발광 스택(20) 및 제2 발광 스택(30)에 비해 제3 발광 스택(40)의 광도를 선택적으로 증가시키기 위해 채택될 수 있다. 한편, 다른 실시예에 있어서, 기판(11)은 제거될 수도 있다.
제1, 제2 및 제3 발광 스택들(20, 30, 40)은 기판(11)을 향해 광을 방출하도록 구성된다. 따라서, 제1 발광 스택(20)에서 방출된 광은 제2 및 제3 발광 스택들(30, 40)을 통과할 수 있다. 일 실시예에 따르면, 제1, 제2, 및 제3 발광 스택들(20, 30, 40)은 서로 다른 피크 파장의 광을 방출할 수 있다. 일 실시예에서, 기판(11)으로부터 멀리 떨어진 발광 스택이 기판(11)에 가까운 발광 스택에 비해 더 장 파장의 광을 방출함으로써 광 손실을 줄일 수 있다. 예를 들어, 제1 발광 스택(20)은 적색광을 방출하고, 제2 발광 스택(30)은 녹색광을 방출하며, 제3 발광 스택(40)은 청색광을 방출할 수 있다.
다른 실시예에서, 제1, 제2 및 제3 발광 스택(20, 30, 40)의 색 혼합 비율을 조절하기 위해, 제2 발광 스택(30)이 제3 발광 스택(40)보다 단파장의 광을 방출할 수 있다. 이에 따라, 제2 발광 스택(30)의 광도를 줄이고, 제3 발광 스택(40)의 광도를 증가시킬 수 있으며, 따라서, 제1, 제2 및 제3 발광 스택에서 방출되는 광의 광도 비율을 극적으로 변경할 수 있다. 예를 들어, 제1 발광 스택(20)은 적색광을 방출하고, 제2 발광 스택(30)은 청색광을 방출하고, 제3 발광 스택(40)은 녹색광을 방출하도록 구성될 수 있다. 이에 따라, 청색광의 광도를 상대적으로 줄이고, 녹색광의 광도를 상대적으로 증가시킬 수 있으며, 따라서, 적색, 녹색 및 청색의 광도 비율을 3:6:1에 가까워지도록 쉽게 조절할 수 있다. 더욱이, 제1, 제2 및 제3 발광 스택(20, 30, 40)의 발광 면적은 약 10000 um2 이하일 수 있으며, 나아가, 4000 um2, 더 나아가, 2500 um2 이하일 수 있다. 또한, 기판(11)에 가까울수록 발광 면적이 더 클 수 있으며, 녹색광을 방출하는 제3 발광 스택(40)을 기판(11)에 가장 가깝게 배치함으로써 녹색광의 광도를 더욱 증가시킬 수 있다.
이하에서는 제2 발광 스택(30)이 제3 발광 스택(40)보다 단파장의 광, 예컨대 청색광을 방출하는 것을 예를 들어 설명하지만, 제2 발광 스택(30)이 제3 발광 스택(40)보다 장파장의 광, 예컨대 녹색광을 방출할 수 있음에 유의해야 한다.
제1 발광 스택(20)은 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 포함한다. 일 실시예에 따르면, 제1 발광 스택(20)은 예를 들어, AlGaAs, GaAsP, AlGaInP, 및 GaP와 같은 적색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 상부 콘택 전극(21n)은 제1 도전형 반도체층(21) 상에 배치되고 제1 도전형 반도체층(21)과 오믹 콘택을 형성할 수 있다. 제1 하부 콘택 전극(25p)은 제2 도전형 반도체층(25) 아래에 배치될 수 있다. 일 실시예에 따르면, 제1 도전형 반도체층(21)의 일부는 패터닝되어 리세스될 수 있으며, 제1 상부 콘택 적극(21n)은 오믹 콘택 수준을 증가시키기 위해 제1 도전형 반도체층(21)의 리세스된 영역에 배치될 수 있다. 제1 상부 콘택 전극(21n)은 단일층 구조 또는 다중층 구조를 가질 수 있으며, Al, Ti, Cr, Ni, Au, Ag, Sn, W, Cu, 또는 이들의 합금, 예를 들어, Au-Te 합금 또는 Au-Ge 합금을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제1 상부 콘택 전극(21n)은 약 100nm의 두께를 가질 수 있으며, 기판(11)을 향해 아래 방향으로 광 방출 효율을 증가시키기 위해 고 반사율을 가지는 금속을 포함할 수 있다.
제2 발광 스택(30)은 제1 도전형 반도체층(31), 활성층(33), 및 제2 도전형 반도체층(35)을 포함한다. 일 실시예에 따르면, 제2 발광 스택(30)은 GaN, InGaN, ZnSe 등과 같은 청색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 제한되지 않는다. 제2 하부 콘택 전극(35p)은 제2 발광 스택(30)의 제2형 반도체층(35) 아래에 배치된다.
제3 발광 스택(40)은 제1 도전형 반도체층(41), 활성층(43) 및 제2 도전형 반도체층(45)을 포함한다. 일 실시예에 따르면, 제3 발광 스택(40)은 GaN, InGaN, GaP, AlGaInP, AlGaP 등과 같은 녹색광을 방출하는 반도체 물질을 포함할 수 있다. 제3 하부 콘택 전극(45p)은 제3 발광 스택(40)의 제2 도전형 반도체층(45) 상에 배치된다.
일 실시예에 따르면, 제1, 제2 및 제3 발광 스택들(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41) 및 제2 도전형 반도체층들(25, 35, 45) 각각은 단일층 구조 또는 다중층 구조를 가질 수 있으며, 몇몇 실시예들에 있어서, 초격자층을 포함할 수 있다. 더욱이, 제1, 제2 및 제3 발광 스택들(20, 30, 40)의 활성층들(23, 33, 43)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다.
제1, 제2 및 제3 하부 콘택 전극들(25p, 35p, 45p) 각각은 광을 투과시키는 투명 도전 물질을 포함할 수 있다. 예를 들어, 하부 콘택 전극들(25p, 35p, 45p)은 투명 도전성 산화물(TCO), 예컨대, SnO, InO2, ZnO, ITO, ITZO 등을 포함할 수 있으며, 이에 한정되는 것은 아니다.
제1 접착층(61)은 제1 발광 스택(20) 및 제2 발광 스택(30) 사이에 배치되며, 제2 접착층(63)은 제2 발광 스택(30)과 제3 발광 스택(40) 사이에 배치된다. 제1 및 제2 접착층들(61, 63)은 광을 투과시키는 비도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 접착층들(61, 63)은 광학적으로 투명한 접착제(OCA)를 포함할 수 있는데, 예를 들어, 에폭시, 폴리이미드, SU8, 스핀-온-글래스(SOG), 벤조시클로부텐(BCB)을 포함할 수 있으나, 이에 제한되지 않는다.
예시된 실시예에 따르면, 제1 절연층(81), 제2 절연층(83), 및 제3 절연층(85)은 제1, 제2 및 제3 발광 스택들(20, 30, 40)의 측면들의 적어도 일부 상에 배치된다. 제1 내지 제3 절연층(81, 83, 85) 중 적어도 하나는 다양한 유기 또는 무기 절연 물질, 예컨대 폴리이미드, SiO2, SiNx, Al2O3 등을 포함할 수 있다. 예를 들어, 제1 내지 제3 절연층들(81, 83, 85)의 적어도 하나는 분포 브래그 반사기(DBR)를 포함할 수 있다. 다른 예로서, 제1 내지 제3 절연층들(81, 83, 85) 중 적어도 하나는 흑색 유기 폴리머를 포함할 수 있다. 몇몇 실시예들에 있어서, 전기적으로 플로팅된 금속 반사층이 제1 내지 제3 절연층들(81, 83, 85) 상에 배치되어 발광 스택들(20, 30, 40)에서 방출된 광을 기판(11) 쪽으로 반사시킬 수 있다. 몇몇 실시예들에 있어서, 제1 내지 제3 절연층들(81, 83, 85) 중 적어도 하나는 단일층 구조 또는 서로 다른 굴절률을 갖는 둘 이상의 절연층으로 형성된 다중층 구조를 가질 수 있다.
일 실시예에 따르면, 제1, 제2 및 제3 발광 스택(20, 30 및 40) 각각은 독립적으로 구동될 수 있다. 보다 구체적으로, 각각의 발광 스택의 제1 및 제2 도전형 반도체층 중 하나에 공통 전압이 인가 될 수 있고, 각각의 발광 스택의 제1 및 제2 도전형 반도체층 중 다른 하나에 개별 발광 신호가 인가될 수 있다. 예를 들어, 본 개시의 일 실시예에 따르면, 각 발광 스택의 제1 도전형 반도체층(21, 31, 41)은 n형일 수 있고, 제2 도전형 반도체층(25, 35, 45)은 p형일 수 있다. 이 경우, 제3 발광 스택(40)은 제1 발광 스택(20) 및 제2 발광 스택(30)과 비교하여 반대로 적층된 시퀀스를 가질 수 있으며, 이에 따라 p형 반도체층(45)이 활성층(43)의 상부에 배치되어 제조 공정이 단순화될 수 있다. 이하, 도시된 실시예에 따라, 제1 도전형 및 제2 도전형 반도체층을 각각 n형 및 p형으로 바꾸어 표현할 수 있다. 나아가, n형과 p형은 서로 뒤바뀔 수도 있다.
발광 스택들의 p형 반도체층(25, 35, 45)에 각각 연결된 제1, 제2 및 제3 하부 콘택 전극(25p, 35p, 45p)은 각각 제1 내지 제3 연결 전극들(20ce, 30ce, 40ce)에 전기적으로 연결되어 각각 대응하는 발광 신호를 수신할 수 있다. 한편, 발광 스택들의 n형 반도체층(21, 31, 41)은 제4 연결 전극(50ce)에 공통으로 전기적으로 연결될 수 있다. 이에 따라, 발광 소자(100)는 제1, 제2 및 제3 발광 스택(20, 30, 40)의 n형 반도체층들(21, 31, 41)이 공통으로 연결된 공통 n형 발광 스택 구조체를 가질 수 있으며, 서로 독립적으로 구동될 수 있다. 공통 n형 발광 스택 구조체를 가지므로, 제1, 제2 및 제3 발광 스택(20, 30, 40)에 인가되는 전압의 소스를 서로 다르게 할 수 있다.
도시된 실시예에 따른 발광 소자(100)는 공통 n형 구조를 갖지만, 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 일부 예시적인 실시예들에서, 각각의 발광 스택의 제1 도전형 반도체층들(21, 31, 41)은 p형 일 수 있고, 각각의 발광 스택의 제2 도전형 반도체층들(25, 35, 45)은 n형 일 수 있으며, 따라서, 공통 p형 발광 스택 구조를 형성할 수 있다. 또한, 일부 실시예들에서, 각 발광 스택의 적층 시퀀스는 도면에 도시된 것에 제한되지 않고 다양하게 변형될 수 있다. 이하, 본 개시의 일 실시예에 따른 발광 소자(100)에 대해 공통 n형 발광 스택 구조를 참조하여 설명한다.
도시된 실시예에 따르면, 발광 소자(100)는 제1 패드(20pd), 제2 패드(30pd), 제3 패드(40pd) 및 제4 패드(50pd)를 포함한다. 제1 패드(20pd)는 제1 및 제2 절연층(81, 83)을 통해 정의된 제1 콘택홀(20CH)을 통해 제1 하부 콘택 전극(25p)에 전기적으로 연결된다. 제1 연결 전극(20ce)은 제3 절연층(85)을 통해 정의된 제1 관통홀(20ct)을 통해 제1 패드(20pd)에 전기적으로 연결된다. 제2 패드(30pd)는 제1 및 제2 절연층(81, 83)을 통해 정의된 제2 콘택홀(30CH)을 통해 제2 하부 콘택 전극(35p)에 전기적으로 연결된다. 제2 연결 전극(30ce)은 제2 절연층(83)을 통해 정의된 제2 관통홀(30ct)을 통해 제2 패드(30pd)에 전기적으로 연결된다.
제3 패드(40pd)는 제1 및 제2 절연층(81, 83)을 통해 정의된 제3 콘택홀(40CH)을 통해 제3 하부 콘택 전극(45p)에 전기적으로 연결된다. 제3 연결 전극(40ce)은 제2 절연층(83)을 통해 정의된 제3 관통홀(40ct)을 통해 제3 패드(40pd)에 전기적으로 연결된다. 제4 패드(50pd)는 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41) 상에 정의된 제1 서브 콘택홀(50CHa), 제2 서브 콘택홀(50CHb) 및 제3 서브 콘택홀(50CHc)을 통해 제1, 제2 및 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층(21, 31, 41)에 연결된다. 특히, 제1 서브 콘택홀(50CHa)은 제1 상부 콘택 전극(21n)을 노출시킬 수 있으며, 제4 패드(50pd)는 제1 서브 콘택홀(50CHa)을 통해 제1 상부 콘택 전극(21n)에 연결될 수 있다. 이러한 방식으로, 제4 패드(50pd)는 서브 콘택홀들(50CHa, 50CHb, 50CHc)을 통해 제1 도전형 반도체층들(21, 31, 41)에 전기적으로 연결될 수 있으므로, 발광 소자(100)의 제조 공정이 단순화될 수 있다. 제4 연결 전극(50ce)는 제2 절연층(83)을 통해 정의된 제4 관통홀(50ct)을 통해 제4 패드(50pd)에 전기적으로 연결된다.
본 실시예에서, 연결 전극들(20ce, 30ce, 40ce, 50ce)이 각각 패드들(20pd, 30pd, 40pd, 50pd)에 직접 접촉하는 것으로 도시 및 설명하지만, 연결 전극들(20ce, 30ce, 40ce, 50ce)이 패드들(20pd, 30pd, 40pd, 50pd)에 직접 연결되지 않고, 다른 커넥터가 이들 사이에 개재될 수도 있다.
제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)는 서로 이격되어 있으며 절연되어 있다. 일 실시예에 따르면, 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd) 각각은 제1, 제2 및 제3 발광 스택(20, 30, 40)의 측면의 적어도 일부를 덮을 수 있다. 이를 통해 제1, 제2 및 제3 발광 스택(20, 30 및 40)으로부터 발생된 열의 발산을 용이하게 할 수 있다.
도시된 실시예에 따르면, 각 연결 전극(20ce, 30ce, 40ce 및 50ce)은 기판(11)으로부터 상향으로 돌출된 실질적으로 긴 형상을 가질 수 있다. 연결 전극(20ce, 30ce, 40ce 및 50ce)은 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag 또는 이들의 합금과 같은 금속을 포함할 수 있으나, 이에 제한되지는 않는다. 예를 들어, 연결 전극들(20ce, 30ce, 40ce, 50ce) 각각은 연결 전극들(20ce, 30ce, 40ce, 및 50ce)의 기다란 형상으로부터 응력을 감소시키기 위해 둘 이상의 금속 또는 복수의 상이한 금속층들을 포함할 수 있다. 연결 전극들(20ce, 30ce, 40ce, 50ce)은 예를 들어, 도금을 이용한 증착 및 가격 면에서 유리한 Cu로 형성될 수 있다. Cu는 자연 산화막을 형성하는데, 자연 산화막은 솔더 페이스트를 이용한 표면 실장 기술에서 솔더 페이스트 내의 플럭스에 의해 제거될 수 있다. 그러나, 솔더 페이스트를 이용하는 표면 실장 기술은 연결 전극들(20ce, 30ce, 40ce, 50ce) 사이의 간격이 약 50um 이하일 경우, 솔더 페이스트간의 전기적 단락이 발생될 수 있어, 발광 소자(100)를 실장하기에 적합하지 않다.
마이크로 LED와 같이 극히 작은 크기의 발광 소자를 본딩하기 위해 사용될 수 있는 방법으로 유테틱 본딩 기술을 사용할 수 있다. 그런데, Cu 상의 자연 산화막은 유테틱 본딩을 방해하여 본딩 불량을 초래할 수 있다.
이에 따라, 예시적인 실시예들에 있어서, 연결 전극들(20ce, 30ce, 40ce, 50ce) 상에 각각 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 배치된다. 연결 전극들(20ce, 30ce, 40ce, 50ce)은 상면에 리세스된 영역을 가질 수 있으며, 본딩 금속층들(20cp, 30cp, 40cp, 50cp)은 각각 연결 전극들(20ce, 30ce, 40ce, 50ce)의 리세스된 영역들 내에 배치되어 외부로 돌출될 수 있다.
본딩 금속층들(20cp, 30cp, 40cp, 50cp)은 연결 전극들(20ce, 30ce, 40ce, 50ce)에 각각 전기적으로 접속하며, 나아가, 유테틱 본딩을 통해 회로 기판에 본딩될 수 있는 금속층, 예컨대, Au로 형성될 수 있다. 이 경우, 회로 기판 상에 배치된 패드는 예를 들어, In 또는 Sn을 포함할 수 있다. 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 In 또는 Sn으로 형성하는 것을 고려할 수 있지만, In은 도금 기술을 통해 두껍게 증착하기 어렵고, Sn은 발광 소자(100)의 전기적 특성을 측정하기 위한 프로빙이 곤란하다는 문제가 있다. 따라서, 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 Au로 형성함으로써, 충분한 두께의 본딩 금속층을 형성할 수 있으며, 나아가, 발광 소자(100)의 전기적 특성을 쉽게 측정할 수 있다.
한편, 도시하지는 않았지만, 연결 전극들(20ce, 30ce, 40ce, 50ce)과 본딩 금속층들(20cp, 30cp, 40cp, 50cp) 사이에 장벽층이 개재될 수 있다. 장벽층은 본딩 금속층(20cp, 30cp, 40cp, 50cp)이 연결 전극20ce, 30ce, 40ce, 50ce)과 혼합되는 것을 방지한다. 이에 대해서는 뒤에서 다시 설명된다.
일 실시예에 따르면, 발광 소자(100)가 당업계에 알려진 바와 같이 표면적이 약 10,000 μm2 미만, 또는 다른 실시예에서 약 4,000 μm2 또는 2,500 μm2 미만인 마이크로 LED인 경우, 연결 전극(20ce, 30ce, 40ce, 50ce)은 도면에 도시된 바와 같이 제1, 제2 및 제3 발광 스택(20, 30, 40) 중 적어도 하나의 일부와 중첩될 수 있다. 보다 구체적으로, 연결 전극들(20ce, 30ce, 40ce 및 50ce)은 발광 스택 구조물의 측면에 형성된 적어도 하나의 계단과 중첩 될 수 있다. 이와 같이, 연결 전극의 하면의 면적이 상면보다 크기 때문에, 연결 전극(20ce, 30ce, 40ce, 50ce)과 발광 스택 구조 사이에 더 큰 접촉 면적이 형성될 수 있다. 이에 따라, 발광 스택 구조체 상에 연결 전극(20ce, 30ce, 40ce, 50ce)이 보다 안정적으로 형성될 수 있으며, 발광 스택 구조체에서 발생된 열이 외부로 더 효율적으로 발산될 수 있다.
일부 예시적인 실시예들에서, 연결 전극들(20ce, 30ce, 40ce 및 50ce) 중 적어도 하나는 발광 스택들(20, 30 및 40) 각각의 측면과 중첩할 수 있고, 따라서 발광 스택(20, 30, 40)은 내부에서 발생된 열을 외부로 효율적으로 발산시킨다. 또한, 연결 전극(20ce, 30ce, 40ce, 50ce)이 금속과 같은 반사성 물질을 포함하는 경우, 연결 전극(20ce, 30ce, 40ce, 50ce)은 적어도 하나 이상의 발광 스택들(20, 30, 40)로부터 방출된 광을 반사할 수 있으며, 따라서 광 효율을 개선할 수 있다.
도 2는 본 개시의 일 실시예에 따른 발광 스택 구조체의 개략적인 단면도이다. 전술한 발광 소자(100)는 발광 스택 구조체를 가공하여 형성된다.
도 2를 참조하면, 발광 스택 구조체는 기판(11), 제1, 발광 스택(20), 제2 발광 스택(30) 및 제3 제3 발광 스택(40)을 포함한다. 또한, 각각의 발광 스택(20, 30, 40)의 제2 도전형 반도체층들(25, 35, 45) 상에 하부 콘택 전극들(25p, 35p, 45p)이 배치될 수 있다.
제3 발광 스택(40)의 제1 도전형 반도체층(41), 제3 활성층(43) 및 제2 도전형 반도체층(45)은 예를 들어, 금속 유기 화학 기상 증착(MOCVD) 방법 또는 분자 빔 에피택시(MBE) 방법에 의해 기판(11) 상에 순차적으로 성장될 수 있다. 제3 하부 콘택 전극(45p)은 예를 들어 물리 기상 증착법 또는 화학 기상 증착법에 의해 제2 도전형 반도체층(45) 상에 형성될 수 있으며, SnO, InO2, ZnO, ITO, ITZO 등의 투명 전도성 산화물(TCO)을 포함할 수 있다. 본 개시의 일 실시예에 따른 제3 발광 스택(40)이 녹색을 발광하는 경우, 기판(11)은 Al2O3(예 : 사파이어 기판)을 포함하고, 제3 하부 콘택 전극(45p)은 산화 주석과 같은 투명 전도성 산화물(TCO)을 포함할 수 있다. 제1 및 제2 발광 스택(20, 30)은 임시 기판 상에 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 순차적으로 성장시킴으로써 유사하게 형성될 수 있다. 투명 도전성 산화물(TCO)을 포함하는 하부 콘택 전극은, 예를 들어 물리 기상 증착법 또는 화학 기상 증착법 등에 의해 제2 도전형 반도체층 상에 각각 형성될 수 있다.
일 실시예에 있어서, 제1 발광 스택(20)은 제2 발광 스택(30)에 제1 접착층(61)을 통해 부착될 수 있으며, 제2 발광 스택(30)은 제3 발광 스택(40)에 제2 접착층(63)을 통해 부착될 수 있다. 예를 들어, 기판(11) 상에 제3 발광 스택(40)이 성장된 후, 임시 기판 상에 성장된 제2 발광 스택(30)이 제2 접착층(63)을 통해 제3 발광 스택(40)에 부착될 수 있다. 그 후, 제2 발광 스택(30) 상의 임시 기판은 제거된다. 이어서, 제2 발광 스택(30) 상에 또 다른 임시 기판 상에 성장된 제1 발광 스택(20)이 제1 접착층(61)을 통해 부착될 수 있다. 제1 발광 스택(20) 상의 임시 기판은 제1 발광 스택(20)으로부터 제거될 수 있다.
다른 실시예에 있어서, 제1 및 제2 발광 스택(20, 30)은 제1 접착층(61)을 사이에 두고 서로 결합될 수 있으며, 제1 및 제2 발광 스택(20, 30)의 임시 기판들 중 적어도 하나를 레이저 리프트 오프 공정, 화학 공정, 기계적 공정 등에 의해 제거할 수 있다. 그리고, 제1 및 제2 발광 스택(20, 30)이 제2 접착층(63)을 사이에 두고 제3 발광 스택(40)과 결합할 수 있으며, 제1 및 제2 발광 스택(20, 30)의 나머지 임시 기판이 레이저 리프트 오프 공정, 화학 공정, 기계적 공정 등에 의해 제거될 수 있다.
제1 내지 제3 발광 스택(20, 30, 40), 제1 내지 제3 하부 콘택 전극들(25p, 35p, 45p) 및 접착층들(61, 63)은 앞에서 설명한 것과 동일하므로 중복을 피하기 위해 상세한 설명은 생략한다.
이하에서, 도 2의 발광 스택 구조체를 이용하여 발광 소자(100)를 제조하는 방법을 상세히 설명한다.
도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A, 및 도 14A는 예시적인 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들이다. 도 3B, 도 4B, 도 5B, 도 6B, 도 7B, 도 8B, 도 9B, 도 10B, 도 11B, 도 12B, 도 13B, 및 도 14B는 예시적인 실시예에 따른 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A, 및 도 14A에 도시된 대응 평면도의 절취선 A-A'를 따라 취해진 개략적인 단면도들이다. 도 3C, 도 4C, 도 5C, 도 6C, 도 7C, 도 8C, 도 9C, 도 10C, 도 11C, 도 12C, 도 13C, 및 도 14C는 예시적인 실시예에 따른 도 3A, 도 4A, 도 5A, 도 6A, 도 7A, 도 8A, 도 9A, 도 10A, 도 11A, 도 12A, 도 13A, 및 도 14A에 도시된 대응 평면도의 절취선 B-B'를 따라 취해진 개략적인 단면도들이다.
도 3A, 도 3B 및 도 3C를 참조하면, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 패터닝하여 제1 하부 컨택 전극(25p)이 노출된다. 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 사진 및 식각 공정을 이용하여 패터닝될 수 있다. 제1 마스크를 사용하여 사진 공정이 수행될 수 있으며, 예를 들어, 건식 식각 기술을 이용하여 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)이 식각될 수 있다. 패터닝 후, 노출된 하부 컨택 전극(25p)으로 둘러싸인 제1 발광 스택(20)이 잔류한다. 여기서는 하나의 제1 발광 스택(20)을 도시하지만, 기판(11) 상의 발광 소자 영역들 각각에서 제1 발광 스택(20)이 패터닝될 수 있다.
제1 발광 스택(20)은 발광 소자 영역의 중앙 부분에 배치될 수 있으나, 이에 한정되는 것은 아니다. 제1 발광 스택(20)의 평면 형상은 일 대각 방향을 따라 기다란 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 하부 컨택 전극(25p)은 투명 전극일 수 있으며, 제2 도전형 반도체층(25)은 p형 반도체층일 수 있다. 한편, 제1 발광 스택(20)의 상면에 제1 도전형 반도체층(21)이 배치되며, 제1 도전형 반도체층(21)은 n형 반도체층일 수 있다.
도 4A, 도 4B, 및 도 4C를 참조하면, 제1 발광 스택(20)의 주위에 제1 하부 콘택 전극(25p)의 일부가 잔류하도록 제1 하부 콘택 전극(25p)을 패터닝한다. 제1 하부 콘택 전극(25p)은 제2 마스크를 이용하여 패터닝될 수 있다. 이때, 제1 접착층(61)도 함께 패터닝될 수 있다. 이에 따라, 제1 하부 콘택 전극(25p)의 주위에 제1 도전형 반도체층(31)이 노출될 수 있다.
도 5A, 도 5B, 및 도 5C를 참조하면, 제1 도전형 반도체층(31), 활성층(33), 및 제2 도전형 반도체층(35)을 패터닝하여 제2 하부 콘택 전극(35p)이 노출된다. 제1 도전형 반도체층(31), 활성층(33) 및 제2 도전형 반도체층(35)은 사진 및 식각 공정을 이용하여 패터닝될 수 있다. 제3 마스크를 사용하여 사진 공정이 수행될 수 있으며, 예를 들어, 건식 식각 기술을 이용하여 제1 도전형 반도체층(31), 활성층(33) 및 제2 도전형 반도체층(35)이 식각될 수 있다. 패터닝 후, 노출된 제2 하부 컨택 전극(35p)으로 둘러싸인 제2 발광 스택(20)이 잔류한다.
도 6A, 도 6B, 및 도 6C를 참조하면, 제2 발광 스택(30)의 주위에 제2 하부 콘택 전극(35p)의 일부가 잔류하도록 제2 하부 콘택 전극(35p)을 패터닝한다. 제2 하부 콘택 전극(35p)은 제4 마스크를 이용하여 패터닝될 수 있다. 이때, 제2 접착층(63)도 함께 패터닝될 수 있다. 이에 따라, 제2 하부 콘택 전극(35p)의 주위에 제3 하부 콘택 전극(45p)이 노출될 수 있다.
도 7A, 도 7B, 및 도 7C를 참조하면, 제2 하부 콘택 전극(35p) 주위에 제3 하부 콘택 전극(45p)이 잔류하도록 제3 하부 콘택 전극(45p)을 패터닝한다. 제3 하부 콘택 전극(45p)은 제5 마스크를 이용하여 패터닝될 수 있다. 나아가, 제2 도전형 반도체층(45) 및 활성층(43)을 패터닝하여 제1 도전형 반도체층(41)을 노출시킬 수 있다. 예를 들어, 제3 하부 콘택 전극(45p)은 습식 식각 기술을 이용하여 식각될 수 있고, 제2 도전형 반도체층(45) 및 활성층(43)은 건식 식각 기술을 이용하여 식각될 수 있다. 이에 따라, 제3 하부 콘택 전극(45p)의 주위에 제1 도전형 반도체층(41)이 노출된다.
도시된 실시예에 따르면, 제1 발광 스택(20)은 발광 스택들(20, 30, 40) 중 가장 작은 면적을 갖는다. 한편, 제3 발광 스택(40)은 발광 스택들(20, 30, 40) 중 가장 큰 면적을 가질 수 있으며, 따라서, 제3 발광 스택(40)의 광도를 상대적으로 증가시킬 수 있다. 그러나, 본 개시의 개념이 발광 스택(20, 30 및 40)의 상대적 크기에 특별히 제한되는 것은 아니다.
도 8A, 도 8B, 및 도 8C를 참조하면, 제1 발광 스택(20)의 제1 도전형 반도체층(21)의 상면의 일부는 제1 상부 콘택 전극(21n)을 형성하기 위해 습식 에칭을 통해 패터닝될 수 있다. 제1 도전형 반도체층(21)은 예를 들어, n++ GaAs층일 수 있으며, n++ GaAs층의 상면 일부가 습식 에칭을 통해 리세스될 수 있다.
제1 상부 콘택 전극(21n)은 제1 도전형 반도체층(21)의 리세스된 영역에 형성된다. 제1 상부 콘택 전극(21n)은 예를 들어, AuGe/Ni/Au/Ti로 형성될 수 있으며, 예컨대 (100nm/25nm/100nm/10nm)의 두께로 형성될 수 있다. n++ GaAs층의 표면을 부분적으로 제거하고, 제1 상부 콘택 전극(21n)을 리세스된 영역 내에서 제1 도전형 반도체층(21)과 접촉하도록 함으로써 오믹 접촉 특성을 향상시킬 수 있다.
도 9A, 도 9B 및 도 9C를 참조하면, 발광 스택들(20, 30, 40)을 덮는 제1 절연층(81)이 형성된다. 제1 절연층(81)은 제1 상부 콘택 전극(21n)을 덮는다. 제1 절연층(81)은 예를 들어, SiN, SiO2, Al2O3 등으로 약 4000Å의 두께로 형성될 수 있다.
이어서, 제1 절연층(81) 및 제1 도전형 반도체층(41)을 패터닝하여 발광 소자 영역들을 분리하기 위한 분리 영역을 형성할 수 있다. 이에 따라, 제1 도전형 반도체층(41)의 주위에 기판(11)의 상면이 노출될 수 있다.
한편, 제2 절연층(83)이 제1 절연층(81) 상에 형성될 수 있다. 제2 절연층(83)은 제1 도전형 반도체층(41)의 측면을 덮어 제1 도전형 반도체층(41)을 보호할 수 있다. 제2 절연층(83)은 SiN, SiO2, Al2O3 등으로 형성될 수 있다.
도 10A, 도 10B, 및 도 10C를 참조하면, 제1 및 제2 절연층(81, 83)의 일부는 제1, 제2, 제3 및 제4 콘택홀(20CH, 30CH, 40CH 및 50CH)을 형성하기 위해 제거될 수 있다. 제1 콘택홀(20CH)은 제1 하부 콘택 전극(25p) 상에 정의되어 제1 하부 콘택 전극(25p)의 일부를 노출시킨다. 제2 콘택홀(30CH)은 제2 하부 콘택 전극(35p) 상에 정의되어 제2 하부 콘택 전극(35p)의 노출시킬 수 있다. 제3 콘택홀(40CH)은 제3 하부 콘택 전극(45p) 상에 정의되어 제3 하부 콘택 전극(45p)의 노출시킬 수 있다.
제4 콘택홀(50CH)은 제1 내지 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층들(21, 31, 41)에 전기적 접속을 허용하기 위한 통로를 제공한다. 제4 콘택홀(50CH)은 제1 서브 콘택홀(50CHa), 제2 서브 콘택홀(50CHb) 및 제3 서브 콘택홀(50CHc)을 포함할 수 있다. 제1 서브 콘택홀(50CHa)은 제1 도전형 반도체층(21) 상에 정의되어 제1 상부 콘택 전극(21n)의 일부를 노출시킬 수 있으며, 제2 서브 콘택홀(50CHb)은 제1 도전형 반도체층(31) 상에 정의되어 제1 도전형 반도체층(31)의 일부를 노출시킬 수 있고, 제3 서브 콘택홀(50CHc)은 제1 도전형 반도체층(41) 상에 정의되어 제1 도전형 반도체층(41)의 일부를 노출시킬 수 있다.
도 11A, 도 11B, 및 도 11C를 참조하면, 제1, 제2, 제3 및 제4 패드들(20pd, 30pd, 40pd 및 50pd)이 제1 및 제2 절연층(81, 83) 상에 형성된다. 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd 및 50pd)는, 예를 들어, 실질적으로 기판(11)의 전면 상에 도전층을 형성하고, 사진 및 식각 공정을 사용하여 도전층을 패터닝함으로써 형성될 수 있다.
제1 패드(20pd)는 제1 콘택홀(20CH)이 형성된 영역과 중첩되도록 형성되어, 제1 콘택홀(20CH)을 통해 제1 하부 콘택 전극(25p)에 연결될 수 있다. 제2 패드(30pd)는 제2 콘택홀(30CH)이 형성된 영역과 중첩되도록 형성되어, 제2 콘택홀(30CH)을 통해 제2 하부 콘택 전극층(35p)에 연결될 수 있다. 제3 패드(40pd)는 제3 콘택홀(40CH)이 형성된 영역과 중첩되도록 형성되어, 제3 콘택홀(40CH)을 통해 제3 하부 콘택 전극(45p)에 연결될 수 있다. 제4 패드(50pd)는 제4 콘택홀(50CH)이 형성된 영역, 특히 제1, 제2 및 제3 서브 콘택홀(50CHa, 50CHb, 50CHc)이 형성된 영역과 중첩되도록 형성되어 제1 내지 제3 발광 스택(20, 30, 40)의 제1 도전형 반도체층(21, 31, 41)에 전기적으로 연결될 수 있다.
제1 내지 제4 패드들(20pd, 30pd, 40pd, 50pd)은 Au를 포함할 수 있으며, 예를 들어, Ti/Ni/Ti/Ni/Ti/Ni/Au/Ti의 적층 구조로 형성될 수 있으며, 두께는 예를 들어, 약 100nm/50nm/100nm/50nm/100nm/50nm/3000nm/10nm로 형성될 수 있다.
도 12A, 도 12B, 및 도 12C를 참조하면, 제3 절연층(85)이 제2 절연층(83) 상에 형성될 수 있다. 제3 절연층(85)은 SiNx, SiO2, Al2O3 등으로 형성될 수 있다.
이어서, 제3 절연층(85)은 패터닝되어 제1 내지 제4 패드들(20pd, 30pd, 40pd, 50pd)을 노출시키는 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct 및 50ct)이 형성될 수 있다.
제1 패드(20pd) 상에 형성된 제1 관통홀(20ct)은 제1 패드(20pd)의 일부를 노출시킨다. 제2 패드(30pd) 상에 형성된 제2 관통홀(30ct)은 제2 패드(30pd)의 일부를 노출시킨다. 제3 패드(40pd) 상에 형성된 제3 관통홀(40ct)은 제3 패드(40pd)의 일부를 노출시킨다. 제4 패드(50pd) 상에 형성된 제4 관통홀(50ct)은 제4 패드(50pd)의 일부를 노출시킨다. 도시된 예시적인 실시예에서, 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct 및 50ct)은 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd 및 50pd)가 형성된 영역 내에서 각각 정의될 수 있다.
도 13A, 도 13B, 및 도 13C를 참조하면, 제1, 제2, 제3 및 제4 관통홀(20ct, 30ct, 40ct, 50ct)이 형성된 제3 절연층(85) 상에 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)이 형성된다. 제1 연결 전극(20ce)은 제1 관통홀(20ct)이 형성된 영역과 중첩되도록 형성되어, 제1 관통홀(20ct)을 통해 제1 패드(20pd)에 연결될 수 있다. 제2 연결 전극(30ce)은 제2 관통홀(30ct)이 형성된 영역과 중첩되도록 형성되어, 제2 관통홀(30ct)을 통해 제2 패드(30pd)에 연결될 수 있다. 제3 연결 전극(40ce)은 제3 관통홀(40ct)이 형성된 영역과 중첩되도록 형성되어, 제3 관통홀(40ct)을 통해 제3 패드(40pd)에 연결될 수 있다. 제4 연결 전극(50ce)은 제4 관통홀(50ct)이 형성된 영역과 중첩되도록 형성되어, 제4 관통홀(50ct)을 통해 제4 패드(50pd)에 연결될 수 있다.
제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)은 서로 이격되며 발광 스택 구조체 상에 형성될 수 있다. 제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce, 50ce)은 제1, 제2, 제3 및 제4 패드(20pd, 30pd, 40pd, 50pd)에 각각 전기적으로 연결되어 외부 신호를 각 발광 스택(20, 30, 40)에 전송할 수 있다.
제1, 제2, 제3 및 제4 연결 전극(20ce, 30ce, 40ce 및 50ce)을 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 본 개시의 일 실시예에 따르면, 발광 스택 구조체 상에 시드층이 전도성 표면으로 증착되고, 연결 전극이 형성될 위치에 시드층이 노출되도록 포토레지스트 패턴이 형성될 수 있다. 일 실시예에 따르면, 상기 시드층은 약 1000Å 정도의 두께로 증착될 수 있으나, 이에 한정되는 것은 아니다. 시드층은 예를 들어, Ti/Cu로 형성될 수 있다. 이어서, 시드층 상에 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag와 같은 금속 또는 이들의 합금으로 도금될 수 있다. Cu는 특히, 도금이 용이하고 경제적이다.
한편, 도금이 완료된 후, 연결 전극의 상면을 평탄화하기 위해 연마(polishing) 공정이 수행될 수 있다. 그 후, 연결전극들 사이에 잔류하는 포토레지스트 패턴 및 시드층이 제거 될 수 있다.
도시된 예시적인 실시예에 따르면, 각각의 연결 전극(20ce, 30ce, 40ce 및 50ce)은 기판(11)으로부터 멀어지도록 실질적으로 길쭉한 형상을 가질 수 있다. 다른 예시적인 실시예에서, 연결 전극(20ce, 30ce, 40ce)은 연결 전극(20ce, 30ce, 40ce, 50ce)의 기다란 형상으로부터 응력을 감소시키기 위해 2 개 이상의 금속 또는 복수의 상이한 금속층을 포함할 수 있다. 그러나 본 개시는 연결 전극(20ce, 30ce, 40ce, 50ce)의 특정 형상에 한정되지 않으며, 일부 실시예에서 연결 전극은 다양한 형상을 가질 수 있다.
연결 전극들(20ce, 30ce, 40ce, 50ce)은 발광 스택 구조체의 측면에 형성된 적어도 하나의 스텝과 중첩 될 수 있다. 이러한 방식으로, 연결 전극의 하부 표면은 상부 표면보다 더 큰 폭을 가질 수 있고, 연결 전극(20ce, 30ce, 40ce 및 50ce)과 발광 스택 구조체 사이에 더 큰 접촉 면적을 제공하여 발광 소자(100)가 후속 공정을 견딜 수 있는 보다 안정된 구조를 갖는다.
도 14A, 도 14B, 및 도 14C를 참조하면, 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 연결 전극들(20ce, 30ce, 40ce, 50ce) 상에 형성된다. 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면이 부분적으로 식각되어 제거될 수 있으며, 리세스된 영역에 본딩 금속층들(20cp, 30cp, 40cp, 50cp)이 형성될 수 있다.
연결 전극들(20ce, 30ce, 40ce, 50ce)은 도금에 유리한 금속으로 형성됨에 따라, 본딩에 적합하지 않을 수 있다. 나아가, 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면에 자연산화층이 형성되어 접촉 불량이 발생될 수 있다. 따라서, 연결 전극들(20ce, 30ce, 40ce, 50ce)의 상면을 부분적으로 제거함으로써 자연산화막을 제거할 수 있으며, 또한, 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 채택함으로써 발광 소자(100)를 회로 기판 상에 유테틱 본딩 기술을 이용하여 쉽게 실장할 수 있다. 본딩 금속층(20cp, 30cp, 40cp, 50cp)을 형성하는 공정에 대해 도 15A 내지 도 15D를 참조하여 상세하게 설명한다.
한편, 기판(11)을 발광 소자 영역별로 분리함으로써 발광 소자(100)가 완성될 수 있다. 기판(11)은 레이저 스크라이빙 기술을 이용하여 분리될 수 있다. 다른 실시예들에 있어서, 제3 발광 스택(40)으로부터 기판(11)이 제거될 수도 있다.
도 15A, 도 15B, 도 15C 및 도 15D는 일 실시예에 따른 본딩 금속층 형성 방법을 설명하기 위한 개략적인 단면도들이다. 여기서는 연결 전극(30ce) 상에 본딩 금속층(30cp)을 형성하는 방법을 예를 들어 설명한다.
우선, 도 15A를 참조하면, 포토 레지스트 패턴을 이용하여 도금을 통해 연결 전극(30ce)이 형성된다. 도금에 의해 형성된 연결 전극(30ce)은 도시한 바와 같이 거친 표면을 가질 수 있다. 연결 전극(30ce)을 도금을 통해 형성하는 동안 다른 연결 전극들(20ce, 40ce, 50ce)도 함께 형성될 수 있다.
도 15B를 참조하면, 연결 전극(30ce)의 표면을 연마하여 그 상면을 평탄화할 수 있다. 연결 전극(30ce)의 표면을 연마하는 동안, 연결 전극(20ce, 40ce, 50ce)의 표면도 함께 연마될 수 있다.
도 15C를 참조하면, 연결 전극(30ce)의 표면을 식각하여 그루브(30g)를 형성한다. 연결 전극(30ce)의 표면에 자연 산화막이 형성될 수 있으며, 이 자연 산화막 및 오염물질을 제거하기 위해 식각 공정이 수행될 수 있다. 예를 들어, 연결 전극(30ce)의 가장자리를 덮는 포토레지스트 패턴을 형성하고, 연결 전극(30ce)의 상면을 식각한다. 연결 전극(30ce)이 Cu로 형성된 경우, 황산, 인산과 과수의 혼합 용액, 염산, 과항산암모늄, 염화칼륨, 인산과 과산화수소의 혼합 용액 등을 이용하여 연결 전극(30ce)을 습식 식각할 수 있다. 이에 따라, 연결 전극(30ce) 표면의 자연산화막을 제거할 수 있으며, 표면 조도를 향상시킬 수 있다. 그루브(30g)는 예컨대 100nm의 깊이로 형성될 수 있다.
도 15D를 참조하면, 상기 포토레지스트 패턴을 이용하여 장벽층(30cb) 및 본딩 금속층(30cp)를 형성할 수 있으며, 그 후, 포토레지스트 패턴을 제거할 수 있다. 즉, 리프트 오프 기술을 이용하여 장벽층(30cb) 및 본딩 금속층(30cp)이 형성될 수 있다.
장벽층(30cb)은 예를 들어, Ti, Ni, W, Cr, Co 등의 단일층 또는 다중층을 포함할 수 있다. 예를 들어, 장벽층(30cb)은 Ni, Ti, 또는 Ti/Ni로 형성될 수 있다.
본딩 금속층(30cp)은 Au, Au/In 으로 형성될 수 있다. Au는 프로빙에 적합하며, In 또는 Sn과 유테틱 본딩에 적합하다.
여기서, 연결 전극(30ce) 상에 본딩 금속층(30cp)을 형성하는 방법을 예를 들어 설명하지만, 다른 연결 전극들(20ce, 40ce, 50ce)에 본딩 금속층(20cp, 40cp, 50cp)이 동일한 방법으로 형성될 수 있으며, 본딩 금속층들(20cp, 30cp, 40cp, 50cp)은 동일 공정에서 함께 형성될 수도 있다.
도 16A 및 도 16B는 본딩 금속층의 다양한 실시예들을 설명하기 위한 단면도들이다.
도 16A를 참조하면, 일 실시예에 있어서, 본딩 금속층(130cp)은 연결 전극(30ce)의 상면 전체를 덮을 수 있다. 장벽층(130cb)이 연결 전극(30ce)의 상면 전체를 덮을 수 있으며, 본딩 금속층(30cp)은 장벽층(130cb) 상에 배치될 수 있다. 즉, 장벽층(130cb)은 그루브(30g) 내부 뿐만 아니라 그루브(30g) 외부의 연결 전극(30ce)의 상면을 덮을 수 있다.
예를 들어, 제1 포토레지스트 패턴을 이용하여 연결 전극(30ce) 상면의 일부를 노출시킨 후, 습식 식각 기술을 이용하여 그루브(30g)를 형성한다. 이어서, 제1 포토레지스트 패턴을 제거하고, 제2 포토레지스트 패턴을 이용하여 연결 전극(30ce)의 상면 전체를 노출시킨다. 그 후, 제2 포토레지스 패턴을 이용하여 장벽층(130cb) 및 본딩 금속층(130cp)을 형성할 수 있다.
도 16B를 참조하면, 일 실시예에 있어서, 장벽층(230cb) 및 본딩 금속층(230cp)은 연결 전극(30ce)의 그루브(30g)를 덮으며, 나아가, 그루브(30g) 주위의 연결 전극(30ce)의 상면을 부분적으로 덮을 수 있다. 따라서, 연결 전극(30ce)의 상면의 가장자리는 외부에 노출될 수 있다.
예를 들어, 제1 포토레지스트 패턴을 이용하여 연결 전극(30ce) 상면의 일부를 노출시킨 후, 습식 식각 기술을 이용하여 그루브(30g)를 형성한다. 이어서, 제1 포토레지스트 패턴을 제거하고, 제2 포토레지스트 패턴을 이용하여 그루브(30g)를 포함하여 연결 전극(30ce)의 상면 일부를 노출시킨다. 그 후, 제2 포토레지스 패턴을 이용하여 장벽층(230cb) 및 본딩 금속층(230cp)을 형성할 수 있다.
본딩 금속층(30cp)의 다양한 실시예들에 대해 설명하지만, 본딩 금속층(30cp)의 형성 방법은 다양할 수 있으며, 위에 설명한 실시예들에 한정되지 않는다.
도 17A는 일 실시예에 따른 디스플레이 장치(1000)를 설명하기 위한 개략적인 평면도이고, 도 17B는 도 17A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 17A 및 도 17B를 참조하면, 디스플레이 장치(1000)는 디스플레이 기판(200) 및 발광 소자들(100)을 포함할 수 있다. 발광 소자들(100)은 디스플레이 장치와 같은 최종 장치의 디스플레이 기판(200) 상에 실장될 수 있다. 발광 소자들(100)은 개별적으로 또는 집단으로 디스플레이 기판(200) 상에 실장될 수 있다. 나아가, 발광 소자들(100)이 그룹으로 패키징되어 복수의 패키지들이 디스플레이 기판(200) 상에 실장될 수도 있다.
디스플레이 기판(200)은 발광 소자들(100)을 실장하기 위한 본딩 패드들(210)을 포함할 수 있다. 본딩 패드들(210)은 예를 들어, In 또는 Sn을 포함하는 금속층으로 형성될 수 있다.
본딩 패드들(210) 상에 금속 본딩층들(20cp, 30cp, 40cp, 50cp)이 본딩되어 발광 소자(100)가 디스플레이 기판(200)에 실장된다. 본딩 패드(210)와 금속 본딩층(20cp, 30cp, 40cp, 50cp)은 유테틱 본딩을 통해 서로 부착될 수 있다.
특정 예시적인 실시예들 및 구현들이 본 명세서에서 설명되었지만, 다른 실시예들 및 수정들이 이 설명으로부터 명백할 것이다. 따라서, 본 개시는 이러한 실시예로 제한되지 않으며, 첨부된 청구 범위의 더 넓은 범위 및 당업자에게 명백한 다양한 명백한 수정 및 등가의 구성을 포함한다.

Claims (20)

  1. 제1 발광 스택;
    상기 제1 발광 스택 하부에 배치된 제2 발광 스택;
    상기 제2 발광 스택 하부에 배치된 제3 발광 스택;
    상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및
    상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하되,
    상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고,
    상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮는 발광 소자.
  2. 청구항 1에 있어서,
    상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함하는 발광 소자.
  3. 청구항 1에 있어서,
    상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮는 발광 소자.
  4. 청구항 1에 있어서,
    상기 연결 전극은 Cu를 포함하고, 상기 본딩 금속층은 Au를 포함하는 발광 소자.
  5. 청구항 1에 있어서,
    상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결되고,
    상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결되며,
    상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결된 발광 소자.
  6. 청구항 5에 있어서,
    상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결되고,
    상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결된 발광 소자.
  7. 청구항 6에 있어서,
    상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치된 발광 소자.
  8. 청구항 6에 있어서,
    상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드;
    상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드;
    상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및
    상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함하는 발광 소자.
  9. 청구항 8에 있어서,
    상기 제1 발광 스택의 제2 도전형 반도체층에 접촉하는 제1 하부 콘택 전극;
    상기 제2 발광 스택의 제2 도전형 반도체층에 접촉하는 제2 하부 콘택 전극; 및
    상기 제3 발광 스택의 제2 도전형 반도체층에 접촉하는 제3 하부 콘택 전극을 더 포함하고,
    상기 제1 내지 제3 패드들은 각각 상기 제1 내지 제3 하부 콘택 전극들에 접속된 발광 소자.
  10. 청구항 9에 있어서,
    상기 제1 발광 스택의 제1 도전형 반도체층에 오믹 콘택하는 제1 상부 콘택 전극을 더 포함하되,
    상기 제1 발광 스택의 제1 도전형 반도체층은 리세스된 영역을 갖고,
    상기 제1 상부 콘택 전극은 상기 리세스된 영역을 덮는 발광 소자.
  11. 청구항 10에 있어서,
    상기 제4 패드는 상기 제1 상부 콘택 전극에 접속하는 발광 소자.
  12. 본딩 패드들을 갖는 디스플레이 기판; 및
    상기 디스플레이 기판 상에 배치된 발광 소자들을 포함하되,
    상기 발광 소자들은 각각,
    제1 발광 스택;
    상기 제1 발광 스택 하부에 배치된 제2 발광 스택;
    상기 제2 발광 스택 하부에 배치된 제3 발광 스택;
    상기 제1 발광 스택 상부에 배치되고, 상기 제1 내지 제3 발광 스택들에 전기적으로 연결된 제1 내지 제4 연결 전극들; 및
    상기 제1 내지 제4 연결 전극들 상면에 배치된 본딩 금속층들을 포함하고,
    상기 제1 내지 제4 연결 전극들은 각각 상면에 그루브를 포함하고,
    상기 본딩 금속층들은 각각 상기 제1 내지 제4 연결 전극들의 그루브를 덮고,
    상기 본딩 금속층들이 상기 본딩 패드들에 유테틱 본딩된 디스플레이 장치.
  13. 청구항 12에 있어서,
    상기 유테틱 본딩은 Au와 In 또는 Au와 Sn의 유테틱 본딩인 디스플레이 장치.
  14. 청구항 13에 있어서,
    상기 연결 전극은 Cu를 포함하고, 상기 본딩 금속층은 Au를 포함하는 디스플레이 장치.
  15. 청구항 12에 있어서,
    상기 발광 소자는 상기 본딩 금속층과 상기 연결 전극 사이에 배치된 장벽층을 더 포함하는 디스플레이 장치.
  16. 청구항 12에 있어서,
    상기 본딩 금속층은 상기 연결 전극 상면의 그루브와 함께, 상기 그루브 주위의 상기 연결 전극 상면을 적어도 부분적으로 덮는 디스플레이 장치.
  17. 청구항 12에 있어서,
    상기 제1 발광 스택은 상기 제1 연결 전극 및 제4 연결 전극에 전기적으로 연결되고,
    상기 제2 발광 스택은 상기 제2 연결 전극 및 제4 연결 전극에 전기적으로 연결되며,
    상기 제3 발광 스택은 상기 제3 연결 전극 및 제4 연결 전극에 전기적으로 연결된 디스플레이 장치.
  18. 청구항 17에 있어서,
    상기 제1 내지 제3 연결 전극들은 각각 제1 내지 제3 발광 스택의 제2 도전형 반도체층에 전기적으로 연결되고,
    상기 제4 연결 전극은 상기 제1 내지 제3 발광 스택의 제1 도전형 반도체층에 전기적으로 연결된 디스플레이 장치.
  19. 청구항 18에 있어서,
    상기 제1 내지 제4 연결 전극들은 제3 발광 스택의 제1 도전형 반도체층 상부 영역 내에 배치된 디스플레이 장치.
  20. 청구항 18에 있어서,
    상기 발광 소자는,
    상기 제1 연결 전극을 상기 제1 발광 스택에 전기적으로 연결하는 제1 패드;
    상기 제2 연결 전극을 상기 제2 발광 스택에 전기적으로 연결하는 제2 패드;
    상기 제3 연결 전극을 상기 제3 발광 스택에 전기적으로 연결하는 제3 패드; 및
    상기 제4 연결 전극을 상기 제1 내지 제3 발광 스택들에 전기적으로 연결하는 제4 패드를 더 포함하는 디스플레이 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476299B2 (en) * 2020-08-31 2022-10-18 Hong Kong Beida Jade Bird Display Limited Double color micro LED display panel
WO2023229194A1 (ko) * 2022-05-27 2023-11-30 삼성전자주식회사 마이크로 발광 다이오드를 포함하는 디스플레이 모듈

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2726126A1 (fr) * 1994-10-24 1996-04-26 Mitsubishi Electric Corp Procede de fabrication de dispositifs a diodes electroluminescentes a lumiere visible
KR100298205B1 (ko) * 1998-05-21 2001-08-07 오길록 고집적삼색발광소자및그제조방법
US20070170444A1 (en) * 2004-07-07 2007-07-26 Cao Group, Inc. Integrated LED Chip to Emit Multiple Colors and Method of Manufacturing the Same
JP2011176045A (ja) 2010-02-23 2011-09-08 Fujifilm Corp 積層型半導体発光素子
KR101958419B1 (ko) 2013-01-29 2019-03-14 삼성전자 주식회사 반도체 발광 소자
KR102303983B1 (ko) * 2014-09-22 2021-09-23 삼성전자주식회사 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR102256591B1 (ko) 2014-10-31 2021-05-27 서울바이오시스 주식회사 고효율 발광 장치
DE102016104280A1 (de) * 2016-03-09 2017-09-14 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
KR102513080B1 (ko) 2016-04-04 2023-03-24 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치
KR102530759B1 (ko) * 2016-06-14 2023-05-11 삼성전자주식회사 발광소자 패키지 및 그 제조방법
US11527519B2 (en) * 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US11552057B2 (en) 2017-12-20 2023-01-10 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10777531B2 (en) * 2018-12-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Package contact structure, semiconductor package and manufacturing method thereof

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