WO2020185006A1 - 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 - Google Patents

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 Download PDF

Info

Publication number
WO2020185006A1
WO2020185006A1 PCT/KR2020/003451 KR2020003451W WO2020185006A1 WO 2020185006 A1 WO2020185006 A1 WO 2020185006A1 KR 2020003451 W KR2020003451 W KR 2020003451W WO 2020185006 A1 WO2020185006 A1 WO 2020185006A1
Authority
WO
WIPO (PCT)
Prior art keywords
led stack
semiconductor layer
type semiconductor
led
connector
Prior art date
Application number
PCT/KR2020/003451
Other languages
English (en)
French (fr)
Inventor
장종민
신찬섭
이섬근
이호준
Original Assignee
서울바이오시스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스주식회사 filed Critical 서울바이오시스주식회사
Priority to BR112021018020A priority Critical patent/BR112021018020A2/pt
Priority to MX2021010505A priority patent/MX2021010505A/es
Priority to KR1020217025290A priority patent/KR20210127932A/ko
Priority to EP20771030.2A priority patent/EP3940775A4/en
Priority to CN202080020179.0A priority patent/CN113557606A/zh
Priority to JP2021555039A priority patent/JP7460650B2/ja
Publication of WO2020185006A1 publication Critical patent/WO2020185006A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/163—Wearable computers, e.g. on a belt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/1613—Constructional details or arrangements for portable computers
    • G06F1/1633—Constructional details or arrangements of portable computers not specific to the type of enclosures covered by groups G06F1/1615 - G06F1/1626
    • G06F1/1637—Details related to the display arrangement, including those related to the mounting of the display in the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/017—Head mounted
    • G02B2027/0178—Eyeglass type
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B27/00—Optical systems or apparatus not provided for by any of the groups G02B1/00 - G02B26/00, G02B30/00
    • G02B27/01—Head-up displays
    • G02B27/017—Head mounted
    • G02B27/0172—Head mounted characterised by optical features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present disclosure relates to a light emitting element for a display and a display device, and more particularly, to a light emitting element for a display having a stacked structure of a plurality of LEDs, and a display device having the same.
  • Light-emitting diodes are inorganic light sources and are used in various fields such as display devices, vehicle lamps, and general lighting. Light-emitting diodes have the advantages of long lifespan, low power consumption, and fast response speed, so they are rapidly replacing existing light sources.
  • a display device implements various colors using a mixed color of blue, green, and red.
  • a display device includes a plurality of pixels to implement various images, and each pixel includes blue, green, and red sub-pixels, and a color of a specific pixel is determined through the colors of these sub-pixels, and a combination of these pixels.
  • the LED can emit light of various colors according to its material, and thus individual LED chips emitting blue, green, and red colors can be arranged on a two-dimensional plane to provide a display device.
  • individual LED chips emitting blue, green, and red colors can be arranged on a two-dimensional plane to provide a display device.
  • the number of LED chips increases, and the mounting process takes a lot of time.
  • the sub-pixels are arranged on a two-dimensional plane, an area occupied by one pixel including blue, green, and red sub-pixels is relatively wide. Therefore, in order to arrange sub-pixels within a limited area, the area of each LED chip must be reduced. However, the reduction in the size of the LED chip may make it difficult to mount the LED chip, and furthermore, a reduction in the light emitting area is caused.
  • the problem to be solved by the present disclosure is to provide a light emitting device and a display device for a display capable of increasing the area of each sub-pixel within a limited pixel area.
  • Another problem to be solved by the present disclosure is to provide a display light emitting device and a display device capable of shortening a mounting process time.
  • Another problem to be solved by the present disclosure is to provide a light emitting device and a display device for a display capable of increasing a process yield.
  • a light emitting device for a display includes: a first LED stack; A second LED stack located under the first LED stack; A third LED stack positioned under the second LED stack; And bump pads disposed on the first LED stack, wherein all of the first to third LED stacks are a first conductivity type semiconductor layer and a second conductivity type semiconductor layer positioned under the first conductivity type semiconductor layer.
  • the first LED stack includes a first conductive type semiconductor layer exposed through the second conductive type semiconductor layer, and has upper through holes penetrating the first conductive type semiconductor layer
  • the second The LED stack includes a first conductive type semiconductor layer exposed through the second conductive type semiconductor layer, and has lower through holes penetrating through the first conductive type semiconductor layer
  • the third LED stack includes a second conductive type semiconductor layer.
  • the bump pads include first to third bump pads and common bump pads, wherein the first bump pad is a second conductivity of the first LED stack And the second bump pad is electrically connected to the second conductive semiconductor layer of the second LED stack through an upper through hole of the first LED stack, and the third bump pad is Electrically connected to the second conductive type semiconductor layer of the third LED stack through an upper through hole of the first LED stack and a lower through hole of the second LED stack, and the common bump pad includes the first to third It is electrically connected in common to the exposed first conductivity type semiconductor layers of the LED stacks.
  • a display device includes: a circuit board; And a plurality of light emitting devices arranged on the circuit board, wherein each of the light emitting devices is a light emitting device described above, and the bump pads are electrically connected to the circuit board.
  • FIG. 1 is a schematic perspective view illustrating display devices according to exemplary embodiments of the present disclosure.
  • FIG. 2 is a schematic plan view illustrating a display panel according to an exemplary embodiment of the present disclosure.
  • 3A is a schematic plan view illustrating a light emitting device according to an exemplary embodiment of the present disclosure.
  • 3B, 3C, and 3D are schematic cross-sectional views taken along the cut lines A-A', B-B' and C-C' of FIG. 3A, respectively.
  • 4A, 4B, and 4C are schematic cross-sectional views illustrating stacks of first to third LEDs grown on growth substrates according to an exemplary embodiment of the present disclosure.
  • 5a, 5b, 5c, 5d, 6a, 6a, 6a, 6a, 7a, 7b, 7c, 7d, 8a, 8b, 8c, 8d, 9a, 9b, 9c, 9d, 10a, 10b, 10c, 10d, 11a , 11b, 11c, 11d, 12a, 12b, 12c, 12d, 13a, 13b, 13c, and 13d are schematic plan views and cross-sectional views for explaining a method of manufacturing a light emitting device for a display according to an embodiment of the present disclosure. .
  • FIG. 14 is a schematic cross-sectional view for describing a light emitting device mounted on a circuit board.
  • 15A, 15B, and 15C are schematic cross-sectional views illustrating a method of transferring a light emitting device to a circuit board.
  • a light emitting device for a display includes: a first LED stack; A second LED stack located under the first LED stack; A third LED stack positioned under the second LED stack; And bump pads disposed on the first LED stack, wherein all of the first to third LED stacks are a first conductivity type semiconductor layer and a second conductivity type semiconductor layer positioned under the first conductivity type semiconductor layer.
  • the first LED stack includes a first conductive type semiconductor layer exposed through the second conductive type semiconductor layer, and has upper through holes penetrating the first conductive type semiconductor layer
  • the second The LED stack includes a first conductive type semiconductor layer exposed through the second conductive type semiconductor layer, and has lower through holes penetrating through the first conductive type semiconductor layer
  • the third LED stack includes a second conductive type semiconductor layer.
  • the bump pads include first to third bump pads and common bump pads, wherein the first bump pad is a second conductivity of the first LED stack And the second bump pad is electrically connected to the second conductive semiconductor layer of the second LED stack through an upper through hole of the first LED stack, and the third bump pad is Electrically connected to the second conductive type semiconductor layer of the third LED stack through an upper through hole of the first LED stack and a lower through hole of the second LED stack, and the common bump pad includes the first to third It is electrically connected in common to the exposed first conductivity type semiconductor layers of the LED stacks.
  • a second LED stack is disposed under the first LED stack and a third LED stack is disposed under the second LED stack, but the light emitting device may be flip-bonded, and thus, It should be noted that the top and bottom positions of these first to third LED stacks can be reversed.
  • the light emitting area of each sub-pixel can be increased without increasing the pixel area.
  • the manufacturing process can be stabilized and light loss can be prevented. .
  • the first LED stack may emit light having a longer wavelength than that of the second LED stack, and the second LED stack may emit light having a longer wavelength than the third LED stack.
  • the first, second, and third LED stacks may emit red light, green light, and blue light, respectively.
  • the first LED stack may emit light having a longer wavelength than that of the third LED stack, and the second LED stack may emit light having a shorter wavelength than the third LED stack.
  • the first, second, and third LED stacks may emit red light, blue light, and green light, respectively.
  • the first to third LED stacks can be independently driven, and light generated from the first LED stack passes through the second LED stack and the third LED stack and is emitted to the outside, and the second LED Light generated in the stacking may pass through the third LED stack and be emitted to the outside.
  • the common bump pad is connected to the first conductive type semiconductor layer of the second LED stack through an upper through hole of the first LED stack, and the third LED stack is connected to the lower through hole of the second LED stack. It can be connected to the first conductivity type semiconductor layer.
  • the light emitting device may include: a second transparent electrode interposed between the first LED stack and the second LED stack and in ohmic contact with the second conductive type semiconductor layer of the second LED stack; And a third transparent electrode interposed between the second LED stack and the third LED stack and in ohmic contact with the second conductivity type semiconductor layer of the third LED stack, wherein the second and third LEDs
  • the bump pads may be electrically connected to the second and third transparent electrodes, respectively.
  • the light emitting device may further include a first transparent electrode positioned on the first LED stack and making ohmic contact with the second conductive type semiconductor layer of the first LED stack, and the first bump pad includes the first It can be electrically connected to the transparent electrode.
  • any one of the first to third transparent electrodes may be formed of a material different from other transparent electrodes.
  • the first transparent electrode may be formed of indium-tin-oxide (ITO), and the second and third transparent electrodes may be formed of ZnO.
  • the second and third transparent electrodes may be recessed to have a narrower area than the second conductive semiconductor layer of the second LED stack and the second conductive semiconductor layer of the third LED stack, respectively.
  • the first transparent electrode may also be recessed to have a smaller area than the second conductive type semiconductor layer of the first LED stack.
  • the light emitting device may further include an insulating layer covering side surfaces of the first to third LED stacks, the insulating layer being in contact with side surfaces of the first conductive type semiconductor layers of the first to third LED stacks, Side surfaces of the second and third transparent electrodes may be spaced apart from the insulating layer.
  • the light-emitting device may include an n-electrode pad disposed on the first conductive type semiconductor layer of the third LED stack; And a lower p electrode pad disposed on the third transparent electrode, and an upper surface of the n electrode pad may be positioned at the same height as an upper surface of the lower p electrode pad.
  • the upper surface of the n-electrode pad and the upper surface of the lower p-electrode pad are positioned at the same height, thereby preventing any one of the pads from being damaged during the manufacturing process.
  • the light emitting device may further include a first bonding layer interposed between the second LED stack and the third LED stack; And a second bonding layer interposed between the first LED stack and the second LED stack, wherein the lower through holes of the second LED stack pass through the first bonding layer, respectively, and the n electrode pad and The lower p electrode pad may be exposed.
  • the light emitting device may include: a lower common connector connected to the first conductivity type semiconductor layer of the second LED stack and the n electrode pad of the third LED stack; A lower p connector connected to the lower p electrode pad; And an upper p electrode pad positioned on the second transparent electrode, wherein the lower common connector and the lower p connector respectively include the n electrode pad and the lower through hole of the second LED stack. It can be electrically connected to the p electrode pad.
  • upper through holes of the first LED stack may respectively pass through the second bonding layer to expose the lower common connector, the lower p connector, and the upper p electrode pad.
  • Areas of the upper p electrode pad, the lower common connector, and the lower p connector exposed by the upper through holes of the first LED stack may be positioned at the same height.
  • the light emitting device may further include first to third upper connectors and upper common connectors disposed on the first LED stack, wherein the first upper connector is a second conductivity type semiconductor of the first LED stack Electrically connected to the floor,
  • the second upper connector, the third upper connector, and the upper common connector are each electrically connected to the upper p electrode pad, the lower p connector, and the lower common connector through upper through holes of the first LED stack, ,
  • the bump pads may be disposed on the first to third upper connectors and the upper common connector, respectively.
  • the bump pads may be located on flat portions of the first to third upper connectors and the upper common connector, respectively.
  • the light emitting device may further include an upper insulating layer covering the first to third upper connectors and the upper common connector, and the upper insulating layer is the first to third upper connectors and the upper common connector May have openings exposing the bump pads, and each of the bump pads may be disposed within the openings.
  • the light emitting device may further include an intermediate insulating layer disposed between the first LED stack and the upper connectors, the intermediate insulating layer penetrating the side surface of the light emitting device and the top of the first LED stack It may have openings covering sidewalls of the holes and exposing the upper p electrode pad, the lower p connector, and the lower common connector.
  • the first to third LED stacks may be separated from the growth substrate.
  • a display device includes: a circuit board; And a plurality of light emitting devices arranged on the circuit board, wherein each of the light emitting devices is a light emitting device described above, and the bump pads are electrically connected to the circuit board.
  • FIG. 1 is a schematic perspective view illustrating display devices according to exemplary embodiments of the present disclosure.
  • the light emitting device of the present disclosure is not particularly limited, but may be particularly used in a VR display device such as a smart watch 1000a, a VR headset 1000b, or an AR display device such as augmented reality glasses 1000c.
  • a display panel for implementing an image is mounted in the display device.
  • 2 is a schematic plan view illustrating a display panel according to an exemplary embodiment of the present disclosure.
  • the display panel includes a circuit board 101 and light-emitting elements 100.
  • the circuit board 101 may include a circuit for passive matrix driving or active matrix driving.
  • the circuit board 101 may include wirings and resistors therein.
  • the circuit board 101 may include wiring, transistors, and capacitors.
  • the circuit board 101 may also have pads on its upper surface for allowing electrical connection to a circuit disposed therein.
  • the plurality of light emitting devices 100 are arranged on the circuit board 101.
  • Each light-emitting element 100 constitutes one pixel.
  • the light-emitting element 100 has bump pads 73, and the bump pads 73 are electrically connected to the circuit board 101.
  • the bump pads 73 may be bonded to the pads exposed on the circuit board 101.
  • the spacing between the light-emitting elements 100 may be at least wider than the width of the light-emitting elements.
  • FIGS. 3A, 3B, 3C, and 3D are schematic plan view illustrating a light emitting device 100 according to an embodiment of the present disclosure
  • FIGS. 3B, 3C, and 3D are cut lines A-A', BB', and C-C of FIG. 3A, respectively. These are schematic cross-sectional views taken along'.
  • bump pads 73r, 73b, 73g, and 73c are shown and described as being disposed above, but the light emitting device 100 is illustrated in FIG. 2.
  • flip bonding is performed on the circuit board 101.
  • bump pads 73r, 73b, 73g, and 73c are disposed below.
  • the light emitting device 100 includes a first LED stack 23, a second LED stack 33, a third LED stack 43, and a first transparent electrode ( 25), second transparent electrode 35, third transparent electrode 45, n electrode pad 47a, lower p electrode pad 47b, upper p electrode pad 53g, lower p connector 53b, lower Common connector 53c, upper common connector 63c, first upper connector 63r, second upper connector 63g, third upper connector 63b, first bonding layer 49, second bonding layer ( 59), a lower insulating layer 51, an intermediate insulating layer 61, an upper insulating layer 71, and bump pads 73r, 73b, 73g, and 73c. Further, the light emitting device 100 includes upper through holes 23h1, 23h2, and 23h3 penetrating through the first LED stack 23 and lower through holes 33h1 and 33h2 penetrating the second LED stack 33. Can include.
  • first to third LED stacks 23, 33, and 43 are stacked in a vertical direction. Meanwhile, each of the LED stacks 23, 33, and 43 is grown on different growth substrates, but in the embodiments of the present disclosure, the growth substrates do not remain on the final light emitting device 100 and are all removed. Therefore, the light emitting device 100 does not include a growth substrate.
  • the present disclosure is not necessarily limited thereto, and at least one growth substrate may be included.
  • the first LED stack 23, the second LED stack 33, and the third LED stack 43 are each of a first conductive type semiconductor layer 23a, 33a, or 43a, and a second conductive type semiconductor layer 23b, 33b. , Or 43b) and an active layer (not shown) interposed therebetween.
  • the active layer may in particular have a multiple quantum well structure.
  • the second LED stack 33 is disposed under the first LED stack 23, and the third LED stack 43 is disposed under the second LED stack 33. Light generated by the first to third LED stacks 23, 33, and 43 is finally emitted to the outside through the third LED stack 43.
  • the first LED stack 23 emits light of a longer wavelength compared to the second and third LED stacks 33 and 43, and the second LED stack 33 is a third LED stack 43 ), it can emit longer wavelength light.
  • the first LED stack 23 may be an inorganic light emitting diode emitting red light
  • the second LED stack 33 is an inorganic light emitting diode emitting green light
  • the third LED stack 43 is an inorganic light emitting diode emitting blue light. It may be a light emitting diode.
  • the first LED stack 23 may include an AlGaInP-based well layer
  • the second LED stack 33 may include an AlGaInP-based or AlGaInN-based well layer
  • the third LED stack 43 may include AlGaInN It may include a series of well layers.
  • the light generated from the first LED stack 23 is the second and third LED stacks. (33, 43) can be transmitted to the outside.
  • the second LED stack 33 emits light of a longer wavelength compared to the third LED stack 43
  • the light generated by the second LED stack 33 passes through the third LED stack 43 to the outside. Can be released.
  • the first LED stack 23 emits light of a longer wavelength compared to the second and third LED stacks 33 and 43, and the second LED stack 33 is the third LED stack 43 ), it can emit short wavelength light.
  • the first LED stack 23 may be an inorganic light emitting diode emitting red light
  • the second LED stack 33 is an inorganic light emitting diode emitting blue light
  • the third LED stack 43 is an inorganic light emitting diode emitting green light. It may be a light emitting diode.
  • the first LED stack 23 may include an AlGaInP-based well layer
  • the second LED stack 33 may include an AlGaInN-based well layer
  • the third LED stack 43 may include an AlGaInP-based or AlGaInN-based well layer. It may include a series of well layers.
  • Some of the light generated in the second LED stack 33 may be absorbed in the third LED stack 43, and thus, the luminous intensity of the light emitted from the second LED stack 33 is determined by the first or third LED stack 23 , 43) can be relatively lower than the intensity of the light emitted. Accordingly, it is possible to control the luminous intensity ratio of light emitted from the first to third LED stacks 23, 33, and 43.
  • the first conductivity-type semiconductor layers 23a, 33a, and 43a of each LED stack 23, 33, or 43 are n-type semiconductor layers
  • the second conductivity-type semiconductor layers 23b, 33b, and 43b are p-type. It is a semiconductor layer.
  • the top surface of the first LED stack 23 is the p-type semiconductor layer 23b
  • the top surface of the second LED stack 33 is the p-type semiconductor layer 33b
  • the upper surface of 43 is the p-type semiconductor layer 43b. That is, in the first to third LED stacks 23, 33, and 43, n-type and p-type semiconductor layers are stacked in the same direction. Process stability can be secured by arranging the semiconductor layers of the first LED stack 23 and the second LED stack 33 in the same order as the semiconductor layers of the third LED stack 43, and the manufacturing method will be described. It will be described in detail later.
  • the first LED stack 23 includes a mesa-etched region through which the second conductivity-type semiconductor layer 23b is removed to expose the first conductivity-type semiconductor layer 23a.
  • the upper through holes 23h1, 23h2, and 23h3 may be formed in the mesa etching region, and thus, sidewalls of the upper through holes 23h1, 23h2 and 23h3 may have a stepped structure.
  • the upper common connector 63c is electrically connected to the first conductivity type semiconductor layer 23a exposed in the mesa etching region, which will be described again later.
  • the second LED stack 33 includes a mesa-etched region from which the second conductivity-type semiconductor layer 33b is removed to expose an upper surface of the first conductivity-type semiconductor layer 33a.
  • the third LED stack 43 also includes a mesa-etched region from which the second conductivity-type semiconductor layer 43b is removed to expose the top surface of the first conductivity-type semiconductor layer 43a.
  • the lower through-holes 33h1 and 33h2 may be formed in the mesa etching region, and thus, sidewalls of the lower through-holes 33h1 and 33h2 may have a stepped structure.
  • the third LED stack 43 may have a flat lower surface, but is not limited thereto.
  • the surface of the first conductivity-type semiconductor layer 43a may include irregularities, and light extraction efficiency may be improved by the irregularities.
  • the irregularities formed on the surface of the first conductivity type semiconductor layer 43a may be formed by separating the patterned sapphire substrate, but is not limited thereto, and may be additionally formed through texturing after separating the growth substrate.
  • the second LED stack 33 may also have a first conductivity type semiconductor layer 33a having a textured surface.
  • the first LED stack 23, the second LED stack 33, and the third LED stack 43 overlap each other and may have a light emitting area of substantially the same size.
  • the emission area of the first LED stack 23 may be smaller than the emission area of the second LED stack 33 due to the upper through holes 23h1, 23h2, and 23h3 and the lower through holes 33h1 and 33h2.
  • the emission area of the second LED stack 33 may be smaller than the emission area of the third LED stack 43.
  • the side surface of the light-emitting device 100 may be inclined so that the width increases from the first LED stack 23 to the third LED stack 43, and accordingly, the light emitting area of the third LED stack 43 It may be larger than the light emitting area of the first LED stack 23.
  • the inclination angle formed by the side surface of the light emitting device 100 with respect to the upper surface of the third LED stack 43 may be about 75 degrees to 90 degrees. If the inclination angle is less than 75 degrees, the light emitting area of the first LED stack 23 is too small to reduce the size of the light emitting device 100.
  • the first transparent electrode 25 is disposed on the first LED stack 23.
  • the first transparent electrode 25 makes ohmic contact with the second conductivity type semiconductor layer 23b of the first LED stack 23.
  • the first transparent electrode 25 may be formed using a metal layer or a transparent oxide layer such as indium tin oxide (ITO).
  • ITO indium tin oxide
  • the first transparent electrode 25 may cover almost the entire area of the second conductivity type semiconductor layer 23b.
  • the first transparent electrode 25 may be omitted.
  • the second transparent electrode 35 makes ohmic contact with the second conductivity type semiconductor layer 33b of the second LED stack 33. As shown, the second transparent electrode 35 contacts the upper surface of the second LED stack 33 between the first LED stack 23 and the second LED stack 33.
  • the second transparent electrode 35 may be formed of a metal layer or a conductive oxide layer transparent to red light. Examples of the conductive oxide layer include SnO2, InO2, ITO, ZnO, and IZO.
  • the second transparent electrode 35 may be formed of ZnO, and ZnO may be formed as a single crystal on the second LED stack 33, and thus has excellent electrical and optical properties compared to a metal layer or other conductive oxide layer.
  • ZnO since ZnO has a strong bonding force to the second LED stack 33, it remains undamaged even when the growth substrate is separated using laser lift-off.
  • the second transparent electrode 35 may be partially removed along the edge of the second LED stack 33, and accordingly, the outer side of the second transparent electrode 35 is not exposed to the outside, and the lower It is covered with an insulating layer 51. That is, a side surface of the second transparent electrode 35 is recessed inward than a side surface of the second LED stack 33, and a region in which the second transparent electrode 35 is recessed is the lower insulating layer 51 and the second It is filled with a bonding layer 59. Meanwhile, the second transparent electrode 35 is also recessed near the mesa-etched area of the second LED stack 33, and the recessed area is filled with the lower insulating layer 51 and the second bonding layer 59.
  • the third transparent electrode 45 makes ohmic contact with the second conductivity type semiconductor layer 43b of the third LED stack 33.
  • the third transparent electrode 45 may be positioned between the second LED stack 33 and the third LED stack 43 and contacts the upper surface of the third LED stack 43.
  • the third transparent electrode 45 may be formed of a metal layer or a conductive oxide layer transparent to red light and green light. Examples of the conductive oxide layer include SnO2, InO2, ITO, ZnO, and IZO.
  • the third transparent electrode 45 may be formed of ZnO, and since ZnO may be formed as a single crystal on the third LED stack 43, it has excellent electrical and optical properties compared to a metal layer or other conductive oxide layer. In particular, since ZnO has a strong bonding force to the third LED stack 43, it remains undamaged even when the growth substrate is separated using laser lift-off.
  • the third transparent electrode 45 may be partially removed along the edge of the third LED stack 43, and accordingly, the outer side of the third transparent electrode 45 is not exposed to the outside, and the first bonding It is covered with a layer 49. That is, the side surface of the 23rd transparent electrode 45 is recessed inward than the side surface of the third LED stack 43, and the area in which the third transparent electrode 45 is recessed is filled with the first bonding layer 49. . Meanwhile, the third transparent electrode 45 is also recessed near the mesa-etched region of the third LED stack 43, and the recessed region is filled with the first bonding layer 49.
  • the first transparent electrode 25 may also be recessed in advance.
  • the second transparent electrode 35 and the third transparent electrode 45 may be formed of the same kind of conductive oxide layer, for example, ZnO, and the first transparent electrode 25 may be formed of the second and It may be formed of a conductive oxide layer different from the third transparent electrodes 35 and 45, such as ITO.
  • the present disclosure is not limited thereto, and all of the first to third transparent electrodes 25, 35, and 45 may be of the same type, or at least one may be of a different type.
  • the first to third transparent electrodes 25, 35, and 45 may be formed using techniques such as thermal evaporation, sputtering, sol-gel method, hydrothermal synthesis, or the like.
  • a transparent electrode formed through a chemical thin film forming method such as a hydrothermal synthesis method may be formed as a porous thin film. Voids in the porous thin film act to improve the light extraction efficiency of the LED stack, and further, can relieve stress.
  • Voids can be controlled to be distributed in locations to enhance the optical properties of the LED stack.
  • the voids may be distributed close to the second conductivity type semiconductor layer side at a point of half of the transparent electrode.
  • the transparent electrode formed by the hydrothermal synthesis method may have voids and may have crystallinity, and in particular, may be formed as a single crystal.
  • the voids may be distributed relatively evenly over a large area.
  • a transparent electrode in which voids are distributed exhibits improved light extraction efficiency compared to a transparent electrode without voids.
  • Such a transparent electrode may be, for example, a ZnO layer or a doped ZnO layer.
  • Doped ZnO layer is, for example, silver (Ag), indium (In), tin (Sn), zinc (Zn), cadmium (Cd), gallium (Ga), aluminum (Al), magnesium (Mg), titanium At least among (Ti), molybdenum (Mo), nickel (Ni), copper (Cu), gold (Au), platinum (Pt), rhodium (Rh), iridium (Ir), ruthenium (Ru), and palladium (Pd)
  • silver Ag
  • Sn zinc
  • Zn zinc
  • Cd cadmium
  • gallium Ga
  • magnesium (Mg) titanium At least among (Ti), molybdenum (Mo), nickel (Ni), copper (Cu), gold (Au), platinum (Pt), rhodium (Rh), iridium (Ir), ruthenium (Ru), and palladium (Pd)
  • the ZnO layer may also include a ZnO seed layer and a ZnO bulk layer.
  • the ZnO seed layer has a relatively continuous surface.
  • the ZnO seed layer and the ZnO bulk layer form a single crystal structure.
  • the ZnO seed layer and the ZnO bulk layer do not exhibit any interface between the ZnO seed layer and the ZnO bulk layer.
  • the ZnO seed layer has a thickness of several hundred angstroms.
  • the ZnO seed layer may have a thickness of less than 200 angstroms, for example.
  • the ZnO bulk layer may have a thickness of 1 ⁇ m or less.
  • the ZnO bulk layer has a thickness of 8000 Angstroms or less.
  • the n-electrode pad 47a makes ohmic contact with the first conductivity type semiconductor layer 43a of the third LED stack 43.
  • the n-electrode pad 47a may be disposed on the first conductivity type semiconductor layer 43a exposed through the second conductivity type semiconductor layer 43b, that is, in the mesa etching region.
  • the n-electrode pad 47a may be formed of, for example, Cr/Au/Ti.
  • the upper surface of the n-electrode pad 47a may be higher than the upper surface of the second conductivity type semiconductor layer 43b, and further, the upper surface of the third transparent electrode 45.
  • the thickness of the n-electrode pad 47a may be about 2 ⁇ m or more.
  • the n-electrode pad 47a may have a truncated cone shape, but is not limited thereto, and may have various shapes such as a square truncated cone, a cylindrical shape, and a square cylindrical shape.
  • the lower p electrode pad 47b may be formed of the same material as the n electrode pad 47a, provided that the upper surface of the lower p electrode pad 47b may be positioned at the same height as the n electrode pad 47a, Accordingly, the thickness of the lower p electrode pad 47b may be smaller than that of the n electrode pad 47a. That is, the thickness of the lower p electrode pad 47b may be substantially the same as the thickness of the portion of the n electrode pad 47a protruding above the second transparent electrode 45. For example, the thickness of the lower p electrode pad 47b may be about 1.2 ⁇ m or less.
  • the lower p electrode pad 47b and the n electrode pad (47a) can be exposed at the same time.
  • the heights of the n-electrode pad 47a and the lower p-electrode pad 47b are different, one of the electrode pads may be greatly damaged in the etching process. Therefore, by matching the heights of the n-electrode pad 47a and the lower p-electrode pad 47b to be substantially the same, it is possible to prevent any one of the electrode pads from being greatly damaged.
  • the first bonding layer 49 couples the second LED stack 33 to the third LED stack 43.
  • the first bonding layer 49 may couple them between the first conductivity type semiconductor layer 33a and the third transparent electrode 35.
  • the first bonding layer 49 may partially contact the second conductivity type semiconductor layer 43b and may partially contact the first conductivity type semiconductor layer 43a exposed in the mesa etching region. Furthermore, the first bonding layer 49 may cover the n electrode pad 47a and the lower p electrode pad 47b.
  • the first bonding layer 49 may be formed of a transparent organic material layer or a transparent inorganic material layer.
  • the organic material layer include SU8, poly(methylmethacrylate: PMMA), polyimide, parylene, and benzocyclobutene (BCB), and the inorganic material layer includes Al2O3, SiO2, SiNx, etc. Can be lifted.
  • the first bonding layer 49 may be formed of spin-on-glass (SOG).
  • the lower through hole 33h1 and the lower through hole 33h2 penetrate through the second LED stack 33 and the first bonding layer 49 to expose the n electrode pad 47a and the lower p electrode pad 47b, respectively.
  • the lower through-holes 33h1 and 33h2 may be formed in the mesa etching region, and thus, the lower through-holes 33h1 and 33h2 may have stepped sidewalls.
  • the lower insulating layer 51 is formed on the second LED stack 33 and covers the second transparent electrode 35.
  • the lower insulating layer 51 also covers sidewalls of the lower through holes 33h1 and 33h2.
  • the lower insulating layer 51 may have openings 51a exposing the n electrode pad 47a, the lower p electrode pad 47b, the first conductivity type semiconductor layer 33a, and the second transparent electrode 35. have.
  • the lower insulating layer 51 may be formed of a silicon oxide film or a silicon nitride film, and may be formed to a thickness of, for example, about 800 nm.
  • the lower common connector 53c is disposed on the lower insulating layer 51 and exposed through the openings 51a of the lower insulating layer 51 and the first conductivity type semiconductor layer 33a and the n-electrode pad ( 47a).
  • the lower common connector 53c is connected to the first conductivity type semiconductor layer 33a in the mesa-etched region of the second LED stack 33, and also to the n-electrode pad 47a through the lower through hole 33h1. Connect.
  • the lower p connector 53b is disposed on the lower insulating layer 51 and may be connected to the exposed lower p electrode pad 47b through the opening 51a of the lower insulating layer 51. At least a part of the lower p connector 53b is positioned on the lower insulating layer 51.
  • the upper p electrode pad 53g may be disposed on the second transparent electrode 35 in the opening 51a of the lower insulating layer 51.
  • the upper p-electrode pad 53g may have a narrower width than the opening 51a and may be disposed within the opening 51a.
  • the present disclosure is not limited thereto, and the width of the upper p electrode pad 53g may be larger than the width of the opening 51a, and a part of the upper p electrode pad 53g is located on the lower insulating layer 51 You may.
  • the lower common connector 53c, the lower p connector 53b, and the upper p electrode pad 53g may be formed together with the same material in the same process. These may be formed of, for example, Ni/Au/Ti, and may be formed to a thickness of about 2 ⁇ m. However, the present disclosure is not limited thereto, and in order to match the height of the lower common connector 53c and the lower p connector 53b with the height of the upper p electrode pad 53g, the upper p electrode pad 53g is used as the lower common connector ( 53c) and the lower p connector 53b may be formed in a separate process.
  • the second bonding layer 59 bonds the first LED stack 23 to the second LED stack 33.
  • the second bonding layer 59 may be disposed between the first conductivity type semiconductor layer 23a and the lower insulating layer 51.
  • the second bonding layer 59 may also cover the lower common connector 53c, the lower p connector 53b, and the upper p electrode pad 53g.
  • the second bonding layer 59 may also partially contact the second transparent electrode 35 exposed through the opening 51a of the lower insulating layer 51.
  • the second bonding layer 59 may be formed of the same material as the material previously described for the first bonding layer 49, and detailed descriptions will be omitted to avoid redundancy.
  • the second bonding layer 59 when the first transparent electrode 25 is disposed downward, the second bonding layer 59 includes the first transparent electrode 25, the lower common connector 53c, and the lower p connector 53b. ) And the upper p electrode pad 53g. In this case, an electrical short may occur between the first transparent electrode 25 and the lower common connector 53c, the lower p connector 53b, and the upper p electrode pad 53g. Accordingly, Malfunction may occur.
  • the first transparent electrode 25 is disposed between the first LED stack 23 and the second LED stack 33 instead of being disposed on the upper surface, the first transparent electrode 25 is electrically connected to the first transparent electrode 25. 1
  • the LED stack 23 should be etched to expose the first transparent electrode 25.
  • first transparent electrode 25 It is necessary to form the first transparent electrode 25 relatively thick in order to expose the first transparent electrode 25 so that the first transparent electrode 25 is not penetrated while etching the first LED stack 23. Accordingly, while the light generated by the first LED stack 23 passes through the first transparent electrode 25, light loss may occur severely.
  • the first transparent electrode 25 is disposed above, so that the second bonding layer 59 is formed with the first conductivity type semiconductor layer 23a, the lower common connector 53c, and the lower p connector 53b. And the upper p electrode pad 53g. Accordingly, it is possible to prevent an electrical short between the first LED stack 23 and the second LED stack 33, thereby preventing malfunction of sub-pixels.
  • the thickness of the first transparent electrode 25 can be made relatively thin, and the first transparent electrode 25 There is no fear of damage, so the process can be further stabilized.
  • the first transparent electrode 25 deviates from the emission path of the light generated by the first LED stack 23, and thus, light loss due to the first transparent electrode 25 can be avoided.
  • the upper through holes 23h1, 23h2, and 23h3 pass through the first LED stack 23.
  • the upper through-holes 23h1, 23h2, and 23h3 may penetrate the first LED stack 23 and may penetrate the second bonding layer 59.
  • the upper through hole 23h1 exposes the upper p electrode pad 53g
  • the upper through hole 23h2 exposes the lower p connector 53b
  • the upper through hole 23h3 exposes the lower common connector 53c. Let it. Areas of the upper p electrode pad 53g, the lower p connector 53b, and the lower common connector 53c exposed by the upper through holes 23h1, 23h2, and 23h3 may be positioned at the same height.
  • the upper through holes 23h1, 23h2, and 23h3 through an etching process, before any one component, for example, the upper p electrode pad 53 is exposed, another component, such as the lower p connector 53b, is exposed.
  • the lower common connector 53c can be prevented from being severely damaged, thereby stabilizing the process.
  • the upper through-holes 23h1, 23h2, and 23h3 remove the second conductivity-type semiconductor layer 23b by mesa etching to expose the first conductivity-type semiconductor layer 23a, and then the exposed first conductivity-type semiconductor layer ( It may be formed by etching 23a). That is, the upper through holes 23h1, 23h2, and 23h3 may be formed in the mesa etching region of the first LED stack 23. Accordingly, sidewalls of the upper through holes 23h1, 23h2, and 23h3 may have a stepped structure as shown in FIG. 3B. One of the mesa etching regions exposes the first conductivity type semiconductor layer 23a on the bottom.
  • the intermediate insulating layer 61 covers the first LED stack 23 and the first transparent electrode 25, and covers the sidewalls of the mesa etching region and the sidewalls of the upper through holes 23h1, 23h2, and 23h3.
  • the intermediate insulating layer 61 may also cover side surfaces of the first to third LED stacks 23, 33, 43.
  • the intermediate insulating layer 61 may be patterned to have openings 61a exposing bottom portions of each of the upper through holes 23h1, 23h2, and 23h3.
  • the upper p electrode pad 53g, the lower p connector 53b, and the lower common connector 53c are exposed in the upper through holes 23h1, 23h2, and 23h3 by the openings 61a.
  • the intermediate insulating layer 61 may have an opening 61b exposing the first conductivity type semiconductor layer 23a in the mesa etching region.
  • the intermediate insulating layer 61 may have an opening 61c exposing the first transparent electrode 25.
  • the intermediate insulating layer 61 may be formed of an aluminum oxide film, a silicon oxide film, or a silicon nitride film, and may be formed, for example, to a thickness of about 800 nm.
  • the first upper connector 63r, the second upper connector 63g, the third upper connector 63b, and the upper common connector 63c are disposed on the intermediate insulating layer 61.
  • the first upper connector 63r is connected to the exposed first transparent electrode 25 through the opening 61c of the intermediate insulating layer 61, and the second upper connector 63g, the third upper connector 63b, and
  • the upper common connector 63c is connected to the upper p electrode pad 53g, the lower p connector 53b, and the lower common connector 53c exposed through the openings 61a, 61b, and 61c of the intermediate insulating layer 61, respectively.
  • the upper common connector 63c may be connected to the first conductivity type semiconductor layer 23a exposed through the opening 61b.
  • the first upper connector 63r, the second upper connector 63g, the third upper connector 63b, and the upper common connector 63c may be formed of the same material in the same process.
  • AuGe/Ni/ It can be formed of Au/Ti.
  • AuGe may make ohmic contact to the first conductivity type semiconductor layer 23a.
  • AuGe may be formed to a thickness of about 100nm, Ni/Au/Ti may be formed to a thickness of about 2um.
  • AuTe may be used instead of AuGe.
  • the upper insulating layer 71 covers the intermediate insulating layer 61 and covers the first upper connector 63r, the second upper connector 63g, the third upper connector 63b, and the upper common connector 63c.
  • the upper insulating layer 71 may also cover the intermediate insulating layer 61 on the side surfaces of the first to third LED stacks 23, 33, and 43.
  • the upper insulating layer 71 may have openings 71a exposing the first upper connector 63r, the second upper connector 63g, the third upper connector 63b, and the upper common connector 63c.
  • the openings 71a of the upper insulating layer 71 are generally disposed on flat surfaces of the first upper connector 63r, the second upper connector 63g, the third upper connector 63b, and the upper common connector 63c. Can be.
  • the upper insulating layer 71 may be formed of a silicon oxide film or a silicon nitride film, and may be formed to be thinner than the intermediate insulating layer 61, for example, to a thickness of about 400 nm.
  • the bump pads 73r, 73g, 73b, and 73c each include a first upper connector 63r, a second upper connector 63g, and a third upper connector 63b within the openings 71a of the upper insulating layer 71, respectively. ) And the upper common connector 63c to be electrically connected to them.
  • the first bump pad 73r may be electrically connected to the second conductivity type semiconductor layer 23b of the first LED stack 23 through the first upper connector 63r and the first transparent electrode 25.
  • the second bump pad 73g is a second conductive type semiconductor layer 33b of the second LED stack 33 through the second upper connector 63g, the upper p electrode pad 53g, and the second transparent electrode 35 Can be electrically connected to.
  • the third bump pad 73b is the second of the third LED stack 43 through the third upper connector 63b, the lower p connector 53b, the lower p electrode pad 47b, and the third transparent electrode 45. It may be electrically connected to the conductive semiconductor layer 43b.
  • the common bump pad 73c is electrically connected to the first conductivity type semiconductor layer 23a of the first LED stack 23 through the upper common connector 63c, and the second common bump pad 73c through the lower common connector 53c. Electrically connected to the first conductivity type semiconductor layer 33a of the LED stack 33, and further, electrical to the first conductivity type semiconductor layer 43a of the third LED stack 43 through the n electrode pad 47a. You can connect to it.
  • the first to third bump pads 73r, 73g, and 73b are electrically connected to the second conductive semiconductor layers 23b, 33b, and 43b of the first to third LED stacks 23, 33, and 43, respectively.
  • the common bump pad 73c is electrically connected to the first conductivity type semiconductor layers 23a, 33a, 43a of the first to third LED stacks 23, 33, and 43 in common.
  • the bump pads 73r, 73g, 73b, and 73c may be disposed in the openings 71a of the upper insulating layer 71, and upper surfaces of the bump pads may be flat surfaces.
  • the bump pads 73r, 73g, 73b, and 73c may be positioned on a flat surface of the first to third upper connectors 63r, 63g, and 63b and the upper common connector 63c.
  • the bump pads 73r, 73g, 73b, and 73c may be formed of Au/In.
  • Au may be formed to a thickness of 3 ⁇ m
  • In may be formed to a thickness of about 1 ⁇ m.
  • the light emitting device 100 may be bonded to pads on the circuit board 101 using In. In the present embodiment, bonding of the bump pads using In will be described, but the bonding is not limited to In, and may be bonded using Pb or AuSn.
  • the upper surfaces of the bump pads 73r, 73g, 73b, and 73c are described and illustrated as being flat, but the present disclosure is not limited thereto.
  • upper surfaces of the bump pads 73r, 73g, 73b, and 73c may be irregular, and some of the bump pads may be located on the upper insulating layer 71.
  • the first LED stack 23 is electrically connected to the bump pads 73r and 73c
  • the second LED stack 33 is electrically connected to the bump pads 73g and 73c
  • the third LED stack 43 is electrically connected to the bump pads 73b and 73c.
  • the cathodes of the first LED stack 23, the second LED stack 33, and the third LED stack 43 are electrically connected to the common bump pad 73c
  • the anodes are the first to third bump pads. They are electrically connected to the fields 73r, 73b, and 73g, respectively. Accordingly, the first to third LED stacks 23, 33, and 43 can be independently driven.
  • 4A, 4B, and 4C are schematic cross-sectional views illustrating stacks of first to third LEDs grown on growth substrates according to an exemplary embodiment of the present disclosure.
  • a first LED stack 23 including a first conductivity type semiconductor layer 23a and a second conductivity type semiconductor layer 23b is grown on a first substrate 21.
  • An active layer (not shown) may be interposed between the first conductivity type semiconductor layer 23a and the second conductivity type semiconductor layer 23b.
  • the first substrate 21 may be a substrate that can be used to grow the first LED stack 23, for example a GaAs substrate.
  • the first conductivity-type semiconductor layer 23a and the second conductivity-type semiconductor layer 23b may be formed of an AlGaInAs-based or AlGaInP-based semiconductor layer, and the active layer may include, for example, an AlGaInP-based well layer.
  • the first LED stack 23 may have a composition ratio of AlGaInP to emit red light, for example.
  • the first transparent electrode 25 may be formed on the second conductivity type semiconductor layer 23b. As described above, the first transparent electrode 25 may be formed of a metal layer or a conductive oxide layer that transmits light generated by the first LED stack 23, for example, red light. For example, the first transparent electrode 25 may be formed of indium-tin oxide (ITO).
  • ITO indium-tin oxide
  • a second LED stack 33 including a first conductivity type semiconductor layer 33a and a second conductivity type semiconductor layer 33b is grown on the second substrate 31.
  • An active layer (not shown) may be interposed between the first conductivity type semiconductor layer 33a and the second conductivity type semiconductor layer 33b.
  • the second substrate 31 may be a substrate that can be used to grow the second LED stack 33, such as a sapphire substrate, a GaN substrate or a GaAs substrate.
  • the first conductivity-type semiconductor layer 33a and the second conductivity-type semiconductor layer 33b may be formed of an AlGaInAs-based or AlGaInP-based semiconductor layer, an AlGaInN-based semiconductor layer, and the active layer is, for example, an AlGaInP-based well layer or AlGaInN It may include a series of well layers.
  • the second LED stack 33 may have a composition ratio of AlGaInP or AlGaInN to emit green light, for example.
  • a second transparent electrode 35 may be formed on the second conductivity type semiconductor layer 33b.
  • the second transparent electrode 35 may be formed of a metal layer or a conductive oxide layer that transmits light generated by the first LED stack 23, for example, red light.
  • the second transparent electrode 35 may be formed of ZnO.
  • a third LED stack 43 including a first conductivity type semiconductor layer 43a and a second conductivity type semiconductor layer 43b is grown on the third substrate 41.
  • An active layer (not shown) may be interposed between the first conductivity type semiconductor layer 43a and the second conductivity type semiconductor layer 43b.
  • the third substrate 41 may be a substrate that can be used to grow the third LED stack 43, such as a sapphire substrate, a SiC substrate or a GaN substrate.
  • the third substrate 41 may be a flat sapphire substrate, but may be a patterned sapphire substrate.
  • the first conductivity-type semiconductor layer 43a and the second conductivity-type semiconductor layer 43b may be formed of an AlGaInN-based semiconductor layer, and the active layer may include, for example, an AlGaInN-based well layer.
  • the third LED stack 43 may have a composition ratio of AlGaInN to emit blue light, for example.
  • a third transparent electrode 45 may be formed on the second conductivity type semiconductor layer 43b.
  • the third transparent electrode 45 may be formed of a metal layer or a conductive oxide layer that transmits light generated by the first and second LED stacks 23 and 33, for example, red light and green light.
  • the third transparent electrode 45 may be formed of ZnO.
  • the first to third LED stacks 23, 33, and 43 are grown on different growth substrates 21, 31, and 41, respectively, and thus, the order of the manufacturing process is not limited.
  • the third transparent electrode 45 and the second conductivity-type semiconductor layer 43b are patterned using photographic and etching techniques to form a first conductivity-type semiconductor layer. (43a) is exposed.
  • This process corresponds to, for example, a mesa etching process. It can be performed using a photoresist pattern as an etching mask.
  • the third transparent electrode 45 is first etched by a wet etching technique, and then the second conductive semiconductor layer 43b is etched by a dry etching technique using the same etching mask. I can. Accordingly, the third transparent electrode 45 may be recessed from the mesa etching region. In FIG.
  • the edge of the mesa is shown and the edge of the third transparent electrode 45 is not shown in order to simplify the drawing.
  • the third transparent electrode 45 is wet-etched using the same etching mask, it can be easily understood that the edge of the third transparent electrode 45 will be recessed from the edge of the mesa to the inside of the mesa. Since the same etch mask is used, the number of photographic processes does not increase, and process cost can be saved.
  • the present disclosure is not limited thereto, and an etching mask for a mesa etching process and an etching mask for etching the third transparent electrode 45 may be used, respectively.
  • the n-electrode pad 47a and the lower p-electrode pad 47b are formed on the first conductivity type semiconductor layer 43a and the third transparent electrode 45, respectively.
  • the n electrode pad 47a and the lower p electrode pad 47b may have different thicknesses.
  • the upper surfaces of the n electrode pad 47a and the lower p electrode pad 47b may be positioned at the same height.
  • the second LED stack described with reference to FIG. 4B on the third LED stack 43 described with reference to FIGS. 5A, 5B, 5C, and 5D ( 33) is bonded.
  • the second LED stack 33 is bonded to a temporary substrate using a TBDB (temporary bonding/debonding) technique, and the second substrate 31 is first removed from the second LED stack 33.
  • the second substrate 31 can be removed using, for example, a laser lift-off technique. After the second substrate 31 is removed, a roughened surface may be formed on the surface of the first conductivity type semiconductor layer 33a.
  • the first conductivity type semiconductor layer 33a of the second LED stack 33 bonded to the temporary substrate may be disposed facing the third LED stack 43 to be bonded to the third LED stack 43 .
  • the second LED stack 33 and the third LED stack 43 are bonded to each other by the first bonding layer 49.
  • the temporary substrate can also be removed using a laser lift-off technique. Accordingly, the second LED stack 33 may be disposed on the third LED stack 43 in a form in which the second transparent electrode 35 is disposed on the upper surface.
  • the second transparent electrode 35 is formed of ZnO having excellent adhesion.
  • the second transparent electrode 35 and the second conductivity type semiconductor layer 33b are patterned to expose the first conductivity type semiconductor layer 33a.
  • the second transparent electrode 35 and the second conductivity-type semiconductor layer 33b may be patterned using photographic and etching techniques. This process may be performed using wet etching and dry etching techniques in the same manner as the mesa etching process in which the third transparent electrode 45 and the second conductive semiconductor layer 43b are etched previously.
  • the second transparent electrode 35 is first etched by a wet etching technique, and then the second conductive semiconductor layer 33b is etched by a dry etching technique using the same etching mask. I can. Accordingly, the second transparent electrode 35 may be recessed from the mesa etching region. In FIG. 6A, the edge of the mesa is shown and the edge of the second transparent electrode 35 is not shown to simplify the drawing. However, since the second transparent electrode 35 is wet-etched using the same etching mask, it can be easily understood that the edge of the second transparent electrode 35 will be recessed from the edge of the mesa to the inside of the mesa.
  • the present disclosure is not limited thereto, and an etching mask for a mesa etching process and an etching mask for etching the second transparent electrode 35 may be used, respectively.
  • the mesa-etched region of the second LED stack 33 may partially overlap the mesa-etched region of the third LED stack 43.
  • a part of the mesa-etched region of the second LED stack 33 may be formed on the n-electrode pad 47a.
  • another part of the mesa etching region may be located on the lower p electrode pad 47b.
  • a part of the mesa-etched region of the second LED stack 33 may be located on the mesa region of the third LED stack 43.
  • lower through holes 33h1 and 33h2 penetrating the second LED stack 33 are formed.
  • the lower through holes 33h1 and 33h2 penetrate through the first bonding layer 49 to expose the n electrode pad 47a and the lower p electrode pad 47b.
  • the lower through holes 33h1 and 33h2 may be formed in the mesa etching region, and thus, a stepped structure may be formed on the sidewalls of the lower through holes 33h1 and 33h2.
  • a lower insulating layer 51 is formed on the second LED stack 33.
  • the lower insulating layer 51 covers the second transparent electrode 35 and covers the second conductivity type semiconductor layer 33b.
  • the lower insulating layer 51 covers sidewalls of the lower through holes 33h1 and 33h2.
  • the lower insulating layer 51 includes openings 51a exposing the second transparent electrode 35, the first conductivity type semiconductor layer 33a, the n electrode pad 47a, and the lower p electrode pad 47b. Have.
  • a lower common connector 53c, a lower p connector 53b, and an upper p electrode pad 53g are formed on the lower insulating layer 51.
  • the lower common connector 53c, the lower p connector 53b, and the upper p electrode pad 53g may be formed together with the same material.
  • the present disclosure is not limited thereto, and may be formed of different materials in different processes.
  • the upper p electrode pad 53g may be formed thicker in order to match the height of the upper surface of the upper p electrode pad 53g to the same as the upper surface height of the lower p connector 53b or the lower common connector 53c.
  • the upper p electrode pad 53g may be disposed on the second transparent electrode 35 exposed through the opening 51a. Furthermore, a part of the upper p electrode pad 53g may be formed to be positioned on the lower insulating layer 51.
  • the lower p connector 53b is connected to the exposed lower p electrode pad 47b through the opening 51a and is partially disposed on the lower insulating layer 51.
  • the lower common connector 53c is connected to the first conductivity type semiconductor layer 33a and the n electrode pad 47a exposed through the openings 51a, and is partially disposed on the lower insulating layer 51.
  • the first LED stack 23 described in FIG. 4A is bonded to the second LED stack 33.
  • the first LED stack 23 is bonded to a temporary substrate using a TBDB (temporary bonding/debonding) technique, and the first substrate 21 is first removed from the first LED stack 23.
  • the first substrate 21 may be removed using, for example, a wet or dry etching technique. After the first substrate 21 is removed, semiconductor layers that absorb light generated by the first LED stack 23 may also be removed. Subsequently, a roughened surface may be formed on the exposed surface of the first conductivity type semiconductor layer 23a.
  • the first conductivity-type semiconductor layer 23a of the first LED stack 23 bonded to the temporary substrate may be disposed facing the second LED stack 33 to be bonded to the second LED stack 33 .
  • the first LED stack 23 and the second LED stack 33 are bonded to each other by a second bonding layer 59.
  • the temporary substrate can also be removed using a laser lift-off technique. Accordingly, the first LED stack 23 may be disposed on the second LED stack 33 in a form in which the first transparent electrode 25 is disposed on the upper surface.
  • the second bonding layer 59 is in contact with the first conductivity-type semiconductor layer 23a, the lower insulating layer 51, the lower p connector 53b, the upper p electrode pad 53g, and the lower common connector. In contact with 53c, further, the second transparent electrode 35 exposed around the upper p-electrode pad 53g may be in contact.
  • first transparent electrode 25 and the second conductivity type semiconductor layer 23b are patterned to expose the first conductivity type semiconductor layer 23a.
  • the first transparent electrode 25 and the second conductivity type semiconductor layer 23b may be patterned using photographic and etching techniques. This process may be performed using wet etching and dry etching techniques in the same manner as the mesa etching process in which the third transparent electrode 45 and the second conductive semiconductor layer 43b are etched previously.
  • the first transparent electrode 25 is first etched by a wet etching technique, and then the second conductive semiconductor layer 23b is etched by a dry etching technique using the same etching mask. I can. Accordingly, the first transparent electrode 25 may be recessed from the mesa etching region. In FIG. 9A, the edge of the mesa is shown and the edge of the first transparent electrode 25 is not shown in order to simplify the drawing. However, since the first transparent electrode 25 is wet-etched using the same etching mask, it can be easily understood that the edge of the first transparent electrode 25 will be recessed from the edge of the mesa to the inside of the mesa.
  • the present disclosure is not limited thereto, and an etching mask for a mesa etching process and an etching mask for etching the first transparent electrode 25 may be used, respectively.
  • upper through holes 23h1, 23h2, and 23h3 penetrating the first LED stack 23 are formed using an etching technique.
  • the upper through holes 23h1, 23h2, and 23h3 penetrate through the second bonding layer 59 to expose the upper p electrode pad 53g, the lower p connector 53b, and the lower common connector 53c, respectively. Areas of the upper p electrode pad 53g, the lower p connector 53b, and the lower common connector 53c exposed by the upper through holes 23h1, 23h2, and 23h3 may be positioned at the same height. Accordingly, the upper through-holes 23h1, 23h2, and 23h3 may have substantially the same depth, and may be formed together in the same process.
  • the upper through holes 23h1, 23h2, and 23h3 may be formed in the mesa etching region, and thus, sidewalls of these upper through holes may have a stepped structure like the lower through holes 33h1 and 33h2.
  • separation grooves for defining regions of the light emitting device 100 are formed by an isolation process.
  • the separation groove may expose the third substrate 41 along the circumference of the first to third LED stacks 23, 33, and 43.
  • a first LED stack 23, a second bonding layer 59, a lower insulating layer 51, a second LED stack 33, a first bonding layer 49, and a third LED stack Separation grooves can be formed by sequentially removing 43).
  • the first transparent electrode 25, the second transparent electrode 35, and the third transparent electrode 45 are not exposed during the isolation process, and thus, are not damaged by the etching gas.
  • the second and third transparent electrodes 35 and 45 are formed of ZnO, ZnO may be easily damaged by an etching gas.
  • the second and third transparent electrodes 35 and 45 are recessed in advance to prevent them from being exposed to the etching gas.
  • the first to third LED stacks 23, 33, and 43 are sequentially patterned through the isolation process, but the present disclosure is not necessarily limited thereto.
  • the second conductivity type semiconductor layers 23b, 33b, and 43b of the first to third LED stacks 23, 33, and 43 may be removed in advance in a mesa etching process.
  • the third LED stack 43 may be removed in advance in the region where the separation groove is to be formed, and the separation groove is formed before bonding the first LED stack 23.
  • the second LED stack 33 may be removed from the area in advance.
  • the region from which the third LED stack 43 is removed may be filled with the first bonding layer 49, and the region from which the second LED stack 33 is removed may be filled with the second bonding layer 59. . Accordingly, in the isolation process, the second and third LED stacks 33 and 43 may not be exposed.
  • an intermediate insulating layer 61 is formed on the first LED stack 23 and the first transparent electrode 25.
  • the intermediate insulating layer 61 includes side surfaces of the first to third LED stacks 23, 33 and 43 exposed through the separation groove, side surfaces of the first and second bonding layers 49 and 59, and A side surface of the lower insulating layer 51 may be covered.
  • the intermediate insulating layer 61 may also cover sidewalls of the upper through holes 23h1, 23h2, and 23h3. However, the intermediate insulating layer 61 exposes the openings 61a exposing the bottoms of the upper through holes 23h1, 23h2, and 23h3, and the first conductive semiconductor layer 23a of the first LED stack 23
  • the patterning is performed to have an opening 61b to be formed and an opening 61c exposing the first transparent electrode 25.
  • the openings 61a expose the upper p electrode pad 53g, the lower p connector 53b, and the lower common connector 53c in the upper through holes 23h1, 23h2, and 23h3.
  • First to third upper connectors 63r, 63g, and 63b and upper common connectors 63c are formed on the intermediate insulating layer 61.
  • the first upper connector 63r is connected to the first transparent electrode 25
  • the second upper connector 63g is connected to the upper p electrode pad 53g
  • the third upper connector 63b is connected to the lower P connector ( 53b).
  • the upper common connector 63c may be connected to the lower common connector 53c.
  • an intermediate insulating layer 61 and an upper insulating layer 71 covering the connectors 63r, 63g, 63b, and 63c are formed.
  • the upper insulating layer 71 may also cover the intermediate insulating layer 61 on side surfaces of the first to third LED stacks 23, 33, and 43.
  • the upper insulating layer 71 may be patterned to have openings 71a exposing the first to third upper connectors 63r, 63g, and 63b and the upper common connector 63c.
  • bump pads 73r, 73g, 73b, and 73c are formed in the openings 71a, respectively.
  • the first bump pad 73r is disposed on the first upper connector 63r
  • the second bump pad 73g is disposed on the second upper connector 63g
  • the third bump pad 73b is disposed on the third It is disposed on the upper connector 63b.
  • the common bump pad 73c is disposed on the upper common connector 63c.
  • the light emitting device 100 separated from the substrate 41 is completed by bonding the light emitting device 100 on the circuit board 101 and separating the substrate 41.
  • a schematic virtual cross-sectional view of the light emitting device 100 bonded to the circuit board 101 is shown in FIG. 14.
  • each of the light emitting devices 100 constitutes one pixel capable of emitting blue light, green light, and red light, and a plurality of pixels are arranged on the circuit board 101 to provide a display panel.
  • a plurality of light-emitting elements 100 may be formed on the substrate 41, and these light-emitting elements 100 are not transferred to the circuit board 101 one by one, but transferred to the circuit board 101 as a group.
  • Can be. 15A, 15B, and 15C are schematic cross-sectional views illustrating a method of transferring a light emitting device to a circuit board. Here, a method of transferring the light-emitting elements 100 formed on the substrate 41 to the circuit board 101 as a group will be described.
  • FIG. 15A as described through the method of manufacturing a light emitting device, when the processes of FIGS. 13A, 13B, 13C, and 13D are completed, a plurality of light emitting devices 100 are separated on the substrate 41 Separated and arranged by
  • a circuit board 101 having pads on the upper surface is provided.
  • the pads are arranged on the circuit board 101 to correspond to the alignment positions of the pixels for the display.
  • the spacing of the light emitting elements 100 arranged on the substrate 41 is denser than the spacing of pixels in the circuit board 101.
  • the bump pads of the light emitting devices 100 are bonded to the pads on the circuit board 101.
  • the bump pads and the pads may be bonded using In bonding. Meanwhile, since there is no pad to be bonded, the light emitting devices 100 positioned between the pixel regions are kept away from the circuit board 101.
  • the mask 201 may be disposed on the substrate 41, and the light transmitting region irradiated with the laser may be disposed to correspond to the bonded light emitting devices 100. Therefore, the laser may be selectively irradiated to the light emitting devices 100 bonded to the pads.
  • the light-emitting elements 100 are transferred to the circuit board 101 by separating the light-emitting elements 100 irradiated with the laser from the substrate 41. Accordingly, a display panel in which the light emitting elements 100 are aligned on the circuit board 101 is provided. The display panel may be mounted on various display devices as described with reference to FIG. 1.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및 제1 LED 적층 상에 배치된 범프 패드들을 포함하되, 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고, 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고, 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고, 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 범프 패드들은 상부 관통홀들 및 하부 관통홀들을 이용하여 제2 LED 적층 및 제3 LED 적층에 전기적으로 접속된다.

Description

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
본 개시는 디스플레이용 발광 소자 및 디스플레이 장치에 관한 것으로 특히, 복수의 LED들의 적층 구조를 가지는 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 LED 칩들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그러나 각 서브 픽셀에 하나의 LED 칩을 배열할 경우, LED 칩의 개수가 많아져 실장 공정에 시간이 많이 소요된다.
또한, 서브 픽셀들을 2차원 평면상에 배열하기 때문에, 청색, 녹색 및 적색 서브 픽셀들을 포함하는 하나의 픽셀이 점유하는 면적이 상대적으로 넓어진다. 따라서, 제한된 면적 내에 서브 픽셀들을 배열하기 위해서는 각 LED 칩의 면적을 줄여야 한다. 그러나 LED 칩의 크기 감소는 LED 칩의 실장을 어렵게 만들 수 있으며, 나아가, 발광 면적의 감소를 초래한다.
본 개시가 해결하고자 하는 과제는, 제한된 픽셀 면적 내에서 각 서브 픽셀의 면적을 증가시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 실장 공정 시간을 단축할 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 공정 수율을 증대시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및 상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되, 상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고, 상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고, 상기 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고, 상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되, 상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속된다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이며, 상기 범프 패드들이 상기 회로 기판에 전기적으로 접속된다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 3a는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 3b, 도 3c 및 도 3d는 각각 도 3a의 절취선 A-A', B-B' 및 C-C'를 따라 취해진 개략적인 단면도들이다.
도 4a, 도 4b 및 도 4c는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들을 설명하기 위한 개략적인 단면도들이다.
도 5a, 5b, 5c, 5d, 6a, 6a, 6a, 6a, 7a, 7b, 7c, 7d, 8a, 8b, 8c, 8d, 9a, 9b, 9c, 9d, 10a, 10b, 10c, 10d, 11a, 11b, 11c, 11d, 12a, 12b, 12c, 12d, 13a, 13b, 13c 및 13d는 본 개시의 일 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 14는 회로 기판 상에 실장된 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 15a, 도 15b, 및 도 15c는 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및 상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되, 상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고, 상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고, 상기 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고, 상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되, 상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속된다.
본 명세서에서는 설명의 편의를 위해 제1 LED 적층 아래에 제2 LED 적층이 배치되고, 제2 LED 적층 아래에 제3 LED 적층이 배치된 것으로 설명하지만, 발광 소자는 플립 본딩될 수 있으며, 따라서, 이들 제1 내지 제3 LED 적층의 상하 위치가 뒤바뀔 수 있다는 것에 유의해야 한다.
제1 내지 제3 LED 적층들을 서로 적층함으로써 픽셀 면적을 증가시키지 않으면서 각 서브 픽셀의 발광 면적을 증가시킬 수 있다.
또한, 상기 제1 내지 제3 LED 적층들이 모두 상기 제1 도전형 반도체층 아래에 제2 도전형 반도체층이 배치된 구조를 갖기 때문에, 제조 공정을 안정화시킬 수 있으며, 광 손실을 방지할 수 있다.
일 실시예에 있어서, 상기 제1 LED 적층은 상기 제2 LED 적층보다 장파장의 광을 방출하고, 상기 제2 LED 적층은 상기 제3 LED 적층보다 장파장의 광을 방출할 수 있다. 예컨대, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 녹색광 및 청색광을 발할 수 있다. 다른 실시예에 있어서, 상기 제1 LED 적층은 상기 제3 LED 적층보다 장파장의 광을 방출하고, 상기 제2 LED 적층은 상기 제3 LED 적층보다 단파장의 광을 방출할 수 있다. 예컨대, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 발할 수 있다.
한편, 상기 제1 내지 제3 LED 적층들은 독립적으로 구동 가능하며, 상기 제1 LED 적층에서 생성된 광은 상기 제2 LED 적층 및 상기 제3 LED 적층을 투과하여 외부로 방출되고, 상기 제2 LED 적층에서 생성된 광은 상기 제3 LED 적층을 투과하여 외부로 방출될 수 있다.
상기 공통 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제1 도전형 반도체층에 접속됨과 아울러, 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제1 도전형 반도체층에 접속될 수 있다.
상기 발광 소자는, 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재되며, 상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재되며, 상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함할 수 있으며, 상기 제2 및 제3 범프 패드들은 각각 상기 제2 및 제3 투명 전극들에 전기적으로 접속될 수 있다.
상기 발광 소자는, 상기 제1 LED 적층 상에 위치하여 상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극을 더 포함할 수 있으며, 상기 제1 범프 패드는 상기 제1 투명 전극에 전기적으로 접속될 수 있다.
일 실시예에서, 상기 제1 내지 제3 투명 전극 중 어느 하나는 다른 투명 전극들과 다른 재료로 형성될 수 있다. 예를 들어, 상기 제1 투명 전극은 ITO(indium-tin-oxide)로 형성되고, 상기 제2 및 제3 투명 전극은 ZnO로 형성될 수 있다.
일 실시예에 있어서, 상기 제2 및 제3 투명 전극들은 각각 제2 LED 적층의 제2 도전형 반도체층 및 제3 LED 적층의 제2 도전형 반도체층보다 좁은 면적을 갖도록 리세스될 수 있다. 상기 제1 투명 전극 또한 상기 제1 LED 적층의 제2 도전형 반도체층보다 좁은 면적을 갖도록 리세스될 수 있다.
제2 및 제3 투명 전극들을 리세스시킴으로써 제조 공정 동안 식각 가스에 의해 이들이 손상되는 것을 방지할 수 있다.
상기 발광 소자는 상기 제1 내지 제3 LED 적층들의 측면을 덮는 절연층을 더 포함할 수 있으며, 상기 절연층은 상기 제1 내지 제3 LED 적층들의 제1 도전형 반도체층들의 측면에 접하되, 상기 제2 및 제3 투명 전극의 측면들은 상기 절연층으로부터 이격될 수 있다.
한편, 상기 발광 소자는, 상기 제3 LED 적층의 제1 도전형 반도체층 상에 배치된 n 전극 패드; 및 상기 제3 투명 전극 상에 배치된 하부 p 전극 패드를 더 포함할 수 있으며, 상기 n 전극 패드의 상면은 상기 하부 p 전극 패드의 상면과 동일 높이에 위치할 수 있다.
상기 n 전극 패드의 상면과 하부 p 전극 패드의 상면이 동일 높이에 위치하도록 함으로써 제조 공정 동안 이들 중 어느 하나의 패드가 손상되는 것을 방지할 수 있다.
상기 발광 소자는 또한 상기 제2 LED 적층과 제3 LED 적층 사이에 개재된 제1 본딩층; 및 상기 제1 LED 적층과 제2 LED 적층 사이에 개재된 제2 본딩층을 더 포함할 수 있으며, 상기 제2 LED 적층의 하부 관통홀들은 각각 상기 제1 본딩층을 관통하여 상기 n 전극 패드 및 하부 p 전극 패드를 노출시킬 수 있다.
이에 더하여, 상기 발광 소자는, 상기 제2 LED 적층의 제1 도전형 반도체층 및 상기 제3 LED 적층의 n 전극 패드에 접속된 하부 공통 커넥터; 상기 하부 p 전극 패드에 접속된 하부 p 커넥터; 및 상기 제2 투명 전극 상에 위치하는 상부 p 전극 패드를 더 포함할 수 있으며, 상기 하부 공통 커넥터 및 상기 하부 p 커넥터는 각각 상기 제2 LED 적층의 하부 관통홀을 통해 상기 n 전극 패드 및 상기 하부 p 전극 패드에 전기적으로 접속될 수 있다.
또한, 상기 제1 LED 적층의 상부 관통홀들은 각각 상기 제2 본딩층을 관통하여 상기 하부 공통 커넥터, 상기 하부 p 커넥터 및 상기 상부 p 전극 패드를 노출시킬 수 있다.
상기 제1 LED 적층의 상부 관통홀들에 의해 노출되는 상기 상부 p 전극 패드, 상기 하부 공통 커넥터 및 상기 하부 p 커넥터의 영역들은 서로 동일 높이에 위치할 수 있다.
상기 발광 소자는, 상기 제1 LED 적층 상에 배치된 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 더 포함할 수 있으며, 상기 제1 상부 커넥터는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
상기 제2 상부 커넥터, 상기 제3 상부 커넥터 및 상기 상부 공통 커넥터는 각각 상기 제1 LED 적층의 상부 관통홀들을 통해 상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 상기 하부 공통 커넥터에 전기적으로 접속되며, 상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터 상에 배치될 수 있다.
일 실시예에 있어서, 상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터의 평탄한 부분 상에 위치할 수 있다.
또한, 상기 발광 소자는, 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 덮는 상부 절연층을 더 포함할 수 있으며, 상기 상부 절연층은 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 노출시키는 개구부들을 가질 수 있고, 상기 범프 패드들은 각각 상기 개구부들 내에 배치될 수 있다.
나아가, 상기 발광 소자는, 상기 제1 LED 적층과 상기 상부 커넥터들 사이에 배치된 중간 절연층을 더 포함할 수 있으며, 상기 중간 절연층은 상기 발광 소자의 측면 및 상기 제1 LED 적층의 상부 관통홀들의 측벽을 덮되, 상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 하부 공통 커넥터를 노출시키는 개구부들을 가질 수 있다.
본 개시에 있어서, 상기 제1 내지 제3 LED 적층들은 성장 기판으로부터 분리된 것일 수 있다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이며, 상기 범프 패드들이 상기 회로 기판에 전기적으로 접속된다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
본 개시의 발광 소자는, 특별히 한정되는 것은 아니나, 특히, 스마트 워치(1000a), VR 헤드셋(1000b)과 같은 VR 디스플레이 장치, 또는 증강 현실 안경(1000c)과 같은 AR 디스플레이 장치 내에 사용될 수 있다.
디스플레이 장치 내에는 이미지를 구현하기 위한 디스플레이 패널이 실장된다. 도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 디스플레이 패널은 회로 기판(101) 및 발광 소자들(100)을 포함한다.
회로 기판(101)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 회로 기판(101)은 내부에 배선 및 저항을 포함할 수 있다. 다른 실시예에 있어서, 회로 기판(101)은 배선, 트랜지스터들 및 커패시터들을 포함할 수 있다. 회로 기판(101)은 또한 내부에 배치된 회로에 전기적 접속을 허용하기 위한 패드들을 상면에 가질 수 있다.
복수의 발광 소자들(100)은 회로 기판(101) 상에 정렬된다. 각각의 발광 소자(100)는 하나의 픽셀을 구성한다. 발광 소자(100)는 범프 패드들(73)을 가지며, 범프 패드들(73)이 회로 기판(101)에 전기적으로 접속된다. 예컨대, 범프 패드들(73)은 회로 기판(101) 상에 노출된 패드들에 본딩될 있다.
발광 소자들(100) 사이의 간격은 적어도 발광 소자의 폭보다 넓을 수 있다.
발광 소자(100)의 구체적인 구성에 대해 도 3a, 도 3b, 도 3c 및 도 3d를 참조하여 설명한다. 도 3a는 본 개시의 일 실시예에 따른 발광 소자(100)를 설명하기 위한 개략적인 평면도이고, 도 3b, 도 3c 및 도 3d는 각각 도 3a의 절취선 A-A', B-B' 및 C-C'를 따라 취해진 개략적인 단면도들이다. 설명의 편의를 위해, 도 3a, 도 3b, 도 3c 및 도 3d에서 범프 패드들(73r, 73b, 73g, 73c)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자(100)는 도 2에 도시한 바와 같이 회로 기판(101) 상에 플립 본딩되며, 이 경우, 범프 패드들(73r, 73b, 73g, 73c)이 아래쪽에 배치된다.
도 3a, 도 3b, 도 3c 및 도 3d를 참조하면, 발광 소자(100)는 제1 LED 적층(23), 제2 LED 적층(33), 제3 LED 적층(43), 제1 투명 전극(25), 제2 투명 전극(35), 제3 투명 전극(45), n 전극 패드(47a), 하부 p 전극 패드(47b), 상부 p 전극 패드(53g), 하부 p 커넥터(53b), 하부 공통 커넥터(53c), 상부 공통 커넥터(63c), 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b), 제1 본딩층(49), 제2 본딩층(59), 하부 절연층(51), 중간 절연층(61), 상부 절연층(71) 및 범프 패드들(73r, 73b, 73g, 73c)을 포함할 수 있다. 나아가, 발광 소자(100)는 제1 LED 적층(23)을 관통하는 상부 관통홀들(23h1, 23h2, 23h3), 제2 LED 적층(33)을 관통하는 하부 관통홀들(33h1, 33h2)을 포함할 수 있다.
도 3b에 도시되듯이, 본 개시의 실시예들은 제1 내지 제3 LED 적층들(23, 33, 43)이 수직 방향으로 적층된다. 한편, 각 LED 적층들(23, 33, 43)은 서로 다른 성장 기판 상에서 성장된 것이지만, 본 개시의 실시예들에서 성장 기판들은 최종 발광 소자(100)에 잔류하지 않고 모두 제거된다. 따라서, 발광 소자(100)는 성장 기판을 포함하지 않는다. 그러나 본 개시가 반드시 이에 한정되는 것은 아니며, 적어도 하나의 성장 기판이 포함될 수도 있다.
제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 각각 제1 도전형 반도체층(23a, 33a, 또는 43a), 제2 도전형 반도체층(23b, 33b, 또는 43b) 및 이들 사이에 개재된 활성층(도시하지 않음)을 포함한다. 활성층은 특히 다중 양자우물 구조를 가질 수 있다.
제1 LED 적층(23) 아래에 제2 LED 적층(33)이 배치되고, 제2 LED 적층(33) 아래에 제3 LED 적층(43)이 배치된다. 제1 내지 제3 LED 적층(23, 33, 43)에서 생성된 광은 최종적으로 제3 LED 적층(43)을 통해 외부로 방출된다.
일 실시예에 있어서, 제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하고, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 장파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(33)은 녹색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 청색광을 발하는 무기 발광 다이오드일 수 있다. 제1 LED 적층(23)은 AlGaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(33)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(43)은 AlGaInN 계열의 우물층을 포함할 수 있다.
제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하므로, 제1 LED 적층(23)에서 생성된 광은 제2 및 제3 LED 적층들(33, 43)을 투과하여 외부로 방출될 수 있다. 또한, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 장파장의 광을 방출하므로, 제2 LED 적층(33)에서 생성된 광은 제3 LED 적층(43)을 투과하여 외부로 방출될 수 있다.
다른 실시예에 있어서, 제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하고, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 단파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(33)은 청색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 녹색광을 발하는 무기 발광 다이오드일 수 있다. 제1 LED 적층(23)은 AlGaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(33)은 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(43)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있다.
제2 LED(33) 적층에서 생성된 광의 일부는 제3 LED 적층(43)에서 흡수될 수 있으며, 따라서, 제2 LED 적층(33)에서 방출되는 광의 광도를 제1 또는 제3 LED 적층(23, 43)에서 방출되는 광의 광도에 비해 상대적으로 낮출 수 있다. 이에 따라, 제1 내지 제3 LED 적층들(23, 33, 43)에서 방출되는 광의 광도 비율을 제어할 수 있다.
한편, 각 LED 적층(23, 33 또는 43)의 제1 도전형 반도체층(23a, 33a, 43a)은 각각 n형 반도체층이고, 제2 도전형 반도체층(23b, 33b, 43b)은 p형 반도체층이다. 또한, 본 실시예에 있어서, 제1 LED 적층(23)의 상면은 p형 반도체층(23b)이고, 제2 LED 적층(33)의 상면은 p형 반도체층(33b)이며, 제3 LED 적층(43)의 상면은 p형 반도체층(43b)이다. 즉, 제1 내지 제3 LED 적층들(23, 33, 43)은 모두 동일한 방향으로 n형 및 p형 반도체층들이 적층되어 있다. 제1 LED 적층(23) 및 제2 LED 적층(33)의 반도체층들을 제3 LED 적층(43)의 반도체층들과 동일한 순서로 배치함으로써 공정 안정성을 확보할 수 있으며, 이에 대해서는 제조 방법을 설명하면서 뒤에서 상세하게 설명된다.
제1 LED 적층(23)은 제2 도전형 반도체층(23b) 제거되어 제1 도전형 반도체층(23a)을 노출시키는 메사 식각 영역을 포함한다. 상부 관통홀들(23h1, 23h2, 23h3)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 상부 관통홀들(23h1, 23h2, 23h3)의 측벽은 단차진 구조를 가질 수 있다. 또한, 메사 식각 영역에 노출된 제1 도전형 반도체층(23a)에 상부 공통 커넥터(63c)가 전기적으로 접속되며 이에 대해서는 뒤에서 다시 설명한다.
제2 LED 적층(33)은 제2 도전형 반도체층(33b)이 제거되어 제1 도전형 반도체층(33a)의 상면을 노출시키는 메사 식각 영역을 포함한다. 제3 LED 적층(43) 또한, 제2 도전형 반도체층(43b)이 제거되어 제1 도전형 반도체층(43a)의 상면을 노출시키는 메사 식각 영역을 포함한다. 하부 관통홀들(33h1, 33h2)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 하부 관통홀들(33h1, 33h2)의 측벽은 단차진 구조를 가질 수 있다.
한편, 제3 LED 적층(43)은 평탄한 하부면을 가실 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 도전형 반도체층(43a)의 표면에 요철을 포함할 수 있으며, 이 요철에 의해 광 추출 효율이 향상될 수 있다. 제1 도전형 반도체층(43a)의 표면에 형성된 요철은 패터닝된 사파이어 기판을 분리함으로써 형성된 것일 수도 있으나, 반드시 이에 한정되는 것은 아니며, 성장 기판을 분리한 후 텍스쳐링을 통해 추가로 형성된 것일 수도 있다. 제2 LED 적층(33) 또한, 표면이 텍스쳐링된 제1 도전형 반도체층(33a)을 가질 수 있다.
나아가, 본 실시예에서, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 서로 중첩하며 또한, 대체로 동일한 크기의 발광 면적을 가질 수 있다. 다만, 상부 관통홀들(23h1, 23h2, 23h3) 및 하부 관통홀들(33h1, 33h2)에 의해 제1 LED 적층(23)의 발광 면적이 제2 LED 적층(33)의 발광 면적보다 작을 수 있으며, 제2 LED 적층(33)의 발광 면적이 제3 LED 적층(43)의 발광 면적보다 작을 수 있다. 또한, 발광 소자(100)의 측면은 제1 LED 적층(23)에서 제3 LED 적층(43)으로 갈 수록 폭이 넓어지도록 경사질 수 있으며, 이에 따라, 제3 LED 적층(43)의 발광 면적이 제1 LED 적층(23)의 발광 면적보다 더 클 수 있다. 제3 LED 적층(43)의 상면에 대해 발광 소자(100)의 측면이 이루는 경사각은 약 75도 내지 90도일 수 있다. 경사각이 75도보다 작으면 제1 LED 적층(23)의 발광 면적이 너무 작아져 발광 소자(100)의 크기를 줄이기 어렵다.
제1 투명 전극(25)은 제1 LED 적층(23) 상에 배치된다. 제1 투명 전극(25)은 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 오믹 콘택한다. 제1 투명 전극(25)은 인디움주석 산화물(ITO) 등의 투명 산화물층이나 금속층을 이용하여 형성될 수 있다. 제1 투명 전극(25)은 제2 도전형 반도체층(23b)의 거의 전 영역을 덮을 수 있다. 제1 투명 전극(25)은 생략될 수도 있다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 오믹 콘택한다. 도시한 바와 같이, 제2 투명 전극(35)은 제1 LED 적층(23)과 제2 LED 적층(33) 사이에서 제2 LED 적층(33)의 상면에 접촉한다. 제2 투명 전극(35)은 적색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있는데, ZnO는 제2 LED 적층(33) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제2 LED 적층(33)에 대한 접합력이 강해 레이저 리프트 오프를 이용하여 성장기판을 분리해도 손상 받지 않고 남아 있는다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제2 투명 전극(35)의 바깥쪽 측면은 외부에 노출되지 않고, 하부 절연층(51)으로 덮인다. 즉, 제2 투명 전극(35)의 측면은 제2 LED 적층(33)의 측면보다 내측으로 리세스되며, 제2 투명 전극(35)이 리세스된 영역은 하부 절연층(51) 및 제2 본딩층(59)으로 채워진다. 한편, 제2 LED 적층(33)의 메사 식각 영역 근처에서도 제2 투명 전극(35)이 리세스되며, 리세스된 영역은 하부 절연층(51) 및 제2 본딩층(59)으로 채워진다.
제3 투명 전극(45)은 제3 LED 적층(33)의 제2 도전형 반도체층(43b)에 오믹 콘택한다. 제3 투명 전극(45)은 제2 LED 적층(33)과 제3 LED 적층(43) 사이에 위치할 수 있으며, 제3 LED 적층(43)의 상면에 접촉한다. 제3 투명 전극(45)은 적색광 및 녹색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있는데, ZnO는 제3 LED 적층(43) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제3 LED 적층(43)에 대한 접합력이 강해 레이저 리프트 오프를 이용하여 성장기판을 분리해도 손상받지 않고 남아 있는다.
제3 투명 전극(45)은 제3 LED 적층(43)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제3 투명 전극(45)의 바깥쪽 측면은 외부에 노출되지 않고, 제1 본딩층(49)으로 덮인다. 즉, 제23 투명 전극(45)의 측면은 제3 LED 적층(43)의 측면보다 내측으로 리세스되며, 제3 투명 전극(45)이 리세스된 영역은 제1 본딩층(49)으로 채워진다. 한편, 제3 LED 적층(43)의 메사 식각 영역 근처에서도 제3 투명 전극(45)이 리세스되며, 리세스된 영역은 제1 본딩층(49)으로 채워진다.
제2 투명 전극(35) 및 제3 투명 전극(45)을 위와 같이 리세스함으로써 이들의 측면이 식각 가스에 노출되는 것을 방지하여 발광 소자(100)의 공정 수율을 향상시킬 수 있다. 제1 투명 전극(25) 또한 미리 리세스될 수 있다.
한편, 본 실시예에 있어서, 제2 투명 전극(35) 및 제3 투명 전극(45)은 동종의 도전성 산화물층, 예컨대, ZnO로 형성될 수 있으며, 제1 투명 전극(25)은 제2 및 제3 투명 전극(35, 45)과 다른 종류의 도전성 산화물층, 예컨대 ITO로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 이들 제1 내지 제3 투명 전극들(25, 35, 45)은 모두 동종일 수도 있고, 적어도 하나가 다른 종류일 수도 있다.
제1 내지 제3 투명 전극(25, 35, 45)은 열증착, 스퍼터링, 솔-겔(sol-gel)법, 수열합성(Hydrothermal synthesis) 등의 기술을 이용하여 형성될 수 있다. 특히, 수열합성법과 같은 화학적 박막 형성방법을 통해 형성된 투명 전극은 다공성 박막으로 형성될 수 있다. 다공성 박막 내의 보이드들은 LED 적층의 광추출 효율을 향상시키도록 작용하며, 나아가, 스트레스를 완화할 수 있다.
보이드들은 LED 적층의 광학 특성을 강화하기 위한 위치에 분포되도록 제어될 수 있다. 보이드들은 대체로 투명 전극의 1/2 지점에서 제2 도전형 반도체층측에 가깝게 분포될 수 있다. 수열합성법으로 형성된 투명 전극은 보이드들을 가지면서도 결정성을 가질 수 있으며, 특히, 단결정으로 형성될 수 있다.
일 실시예에서, 보이드들은 넓은 영역에 걸쳐 상대적으로 균일하게 분포할 수 있다. 보이드들이 분포된 투명 전극은 보이드들이 없는 투명 전극에 비해 개선된 광 추출 효율을 나타낸다. 이러한 투명 전극은 예를 들어, ZnO층 또는 도핑된 ZnO층일 수 있다. 도핑된 ZnO층은 예를 들어, 은(Ag), 인듐(In), 주석(Sn), 아연(Zn), 카드뮴(Cd), 갈륨(Ga), 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 동(Cu), 금(Au), 백금(Pt), 로듐(Rh), 이리듐(Ir), 루테늄(Ru) 및 팔라듐(Pd) 중 적어도 하나를 도펀트로 포함할 수 있다.
일 실시예에서, ZnO층은 또한 ZnO 시드층과 ZnO 벌크층을 포함할 수 있다 ZnO 시드층은 상대적으로 연속 표면을 가진다. 또한, ZnO 시드층과 ZnO 벌크 층은 단결정 구조를 형성한다. 일 실시예에서, ZnO 시드층과 ZnO 벌크 층은 ZnO 시드층과 ZnO 벌크 층간의 어떠한 계면도 나타내지 않는다. 일 실시예에서, ZnO 시드층은 몇 백 옹스트롬의 두께를 가지고 있다. ZnO 시드층은 예를 들어 200 옹스트롬 이하의 두께를 가질 수 있다. 한편, ZnO 벌크 층은 1 μm이하의 두께를 가질 수 있다. 일 실시예에서, ZnO 벌크층은 8000 옹스트롬 이하의 두께를 가진다.
n 전극 패드(47a)는 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 오믹 콘택한다. n 전극 패드(47a)는 제2 도전형 반도체층(43b)을 통해 노출된 제1 도전형 반도체층(43a) 상에, 즉 메사 식각 영역에 배치될 수 있다. n 전극 패드(47a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다. n 전극 패드(47a)의 상면은 제2 도전형 반도체층(43b)의 상면, 나아가, 제3 투명 전극(45)의 상면보다 높을 수 있다. 예컨대, n 전극 패드(47a)의 두께는 약 2um 이상일 수 있다. n 전극 패드(47a)는 원뿔대 형상일 수 있으나, 이에 한정되는 것은 아니며, 사각뿔대, 원통형, 사각통형 등 다양한 형상을 가질 수 있다.
하부 p 전극 패드(47b)는 n 전극 패드(47a)와 동일한 재료로 형성될 수 있다, 다만, 하부 p 전극 패드(47b)의 상면은 n 전극 패드(47a)와 동일한 높이에 위치할 수 있으며, 따라서, 하부 p 전극 패드(47b)의 두께는 n 전극 패드(47a)보다 작을 수 있다. 즉, 하부 p 전극 패드(47b)의 두께는 대략 제2 투명 전극(45) 위로 돌출된 n 전극 패드(47a) 부분의 두께와 같을 수 있다. 예를 들어, 하부 p 전극 패드(47b)의 두께는 약 1.2um 이하일 수 있다. 하부 p 전극 패드(47b)의 상면이 n 전극 패드(47a)의 상면과 동일 높이에 위치하도록 함으로써 하부 관통홀들(33h1, 33h2)을 형성할 때, 하부 p 전극 패드(47b)와 n 전극 패드(47a)가 동시에 노출되도록 할 수 있다. n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이가 다를 경우, 어느 하나의 전극 패드가 식각 공정에서 크게 손상 받을 수 있다. 따라서, n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이를 대략 동일하게 맞춤으로써 어느 하나의 전극 패드가 크게 손상되는 것을 방지할 수 있다.
제1 본딩층(49)은 제2 LED 적층(33)을 제3 LED 적층(43)에 결합한다. 제1 본딩층(49)은 제1 도전형 반도체층(33a)과 제3 투명 전극(35) 사이에서 이들을 결합시킬 수 있다. 제1 본딩층(49)은 제2 도전형 반도체층(43b)에 부분적으로 접할 수 있으며, 메사 식각 영역에 노출된 제1 도전형 반도체층(43a)에 부분적으로 접할 수 있다. 나아가, 제1 본딩층(49)은 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 덮을 수 있다.
제1 본딩층(49)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있으며, 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 제1 본딩층(49)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
하부 관통홀(33h1) 및 하부 관통홀(33h2)은 제2 LED 적층(33) 및 제1 본딩층(49)을 관통하여 각각 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시킨다. 앞서 설명한 바와 같이, 하부 관통홀들(33h1, 33h2)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 하부 관통홀들(33h1, 33h2)은 단차진 측벽을 가질 수 있다.
하부 절연층(51)은 제2 LED 적층(33) 상에 형성되며, 제2 투명 전극(35)을 덮는다. 하부 절연층(51)은 또한 하부 관통홀들(33h1, 33h2)의 측벽을 덮는다. 하부 절연층(51)은 n 전극 패드(47a), 하부 p 전극 패드(47b), 제1 도전형 반도체층(33a) 및 제2 투명 전극(35)을 노출시키는 개구부들(51a)을 가질 수 있다. 하부 절연층(51)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 예컨대 약 800nm의 두께로 형성될 수 있다.
하부 공통 커넥터(53c)는 하부 절연층(51) 상에 상에 배치되며, 하부 절연층(51)의 개구부들(51a)을 통해 노출된 제1 도전형 반도체층(33a) 및 n 전극 패드(47a)에 접속할 수 있다. 하부 공통 커넥터(53c)는 제2 LED 적층(33)의 메사 식각 영역 내에서 제1 도전형 반도체층(33a)에 접속하며, 아울러, 하부 관통홀(33h1)을 통해 n 전극 패드(47a)에 접속한다.
하부 p 커넥터(53b)는 하부 절연층(51) 상에 배치되며, 하부 절연층(51)의 개구부(51a)를 통해 노출된 하부 p 전극 패드(47b)에 접속할 수 있다. 하부 p 커넥터(53b)의 적어도 일부는 하부 절연층(51) 상에 위치한다.
한편, 상부 p 전극 패드(53g)는 하부 절연층(51)의 개구부(51a) 내에서 제2 투명 전극(35) 상에 배치될 수 있다. 도 3a 및 도 3b에 도시한 바와 같이, 상부 p 전극 패드(53g)는 개구부(51a)에 비해 좁은 폭을 갖고 개구부(51a) 내에 배치될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 상부 p 전극 패드(53g)의 폭이 개구부(51a)의 폭보다 클 수 있으며, 상부 p 전극 패드(53g)의 일부가 하부 절연층(51) 상에 위치할 수도 있다.
하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)는 동일 공정에서 동일 재료로 함께 형성될 수 있다. 이들은 예를 들어, Ni/Au/Ti로 형성될 수 있으며, 약 2um의 두께로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 하부 공통 커넥터(53c) 및 하부 p 커넥터(53b)의 높이와 상부 p 전극 패드(53g)의 높이를 맞추기 위해 상부 p 전극 패드(53g)를 하부 공통 커넥터(53c) 및 하부 p 커넥터(53b)와 분리된 공정에서 형성할 수도 있다.
제2 본딩층(59)은 제1 LED 적층(23)을 제2 LED 적층(33)에 결합한다. 도시한 바와 같이, 제2 본딩층(59)은 제1 도전형 반도체층(23a)과 하부 절연층(51) 사이에 배치될 수 있다. 제2 본딩층(59)은 또한 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)를 덮을 수 있다. 제2 본딩층(59)은 또한 하부 절연층(51)의 개구부(51a)를 통해 노출된 제2 투명 전극(35)에 부분적으로 접할 수 있다. 제2 본딩층(59)은 앞서 제1 본딩층(49)에 대해 설명한 재료와 동일한 재료로 형성될 수 있으며, 중복을 피하기 위해 상세한 설명은 생략한다.
본 실시예와 달리, 제1 투명 전극(25)이 아래로 향하도록 배치될 경우, 제2 본딩층(59)은 제1 투명 전극(25)과 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g) 사이에 위치한다. 이 경우, 제1 투명 전극(25)과 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g) 사이에 전기적 단락(short)이 발생할 수 있으며, 이에 따라, 서브 픽셀의 오동작이 발생할 수 있다. 또한, 제1 투명 전극(25)이 상면에 배치되는 대신 제1 LED 적층(23)과 제2 LED 적층(33) 사이에 배치될 경우, 제1 투명 전극(25)에 전기적을 접속을 위해 제1 LED 적층(23)을 식각하여 제1 투명 전극(25)을 노출시켜야 한다. 제1 LED 적층(23)을 식각하면서 제1 투명 전극(25)이 관통되지 않도록 제1 투명 전극(25)을 노출하기 위해 제1 투명 전극(25)을 상대적으로 두껍게 형성할 필요가 있다. 이에 따라, 제1 LED 적층(23)에서 생성된 광이 제1 투명 전극(25)을 투과하는 동안 광 손실이 심하게 발생할 수 있다..
이에 반해, 본 실시예에서는 제1 투명 전극(25)이 위쪽에 배치됨으로써 제2 본딩층(59)이 제1 도전형 반도체층(23a)과 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g) 사이에 위치한다. 이에 따라, 제1 LED 적층(23)과 제2 LED 적층(33) 사이의 전기적 단락을 방지할 수 있어, 서브 픽셀들의 오동작을 방지할 수 있다.
더욱이, 제1 LED 적층(23)을 관통하면서 제1 투명 전극(25)을 노출시킬 필요가 없으므로, 제1 투명 전극(25)의 두께를 상대적으로 얇게 할 수 있으며, 제1 투명 전극(25)이 손상될 염려가 없어 공정을 더욱 안정화시킬 수 있다.
또한, 제1 LED 적층(23)에서 생성된 광은 제2 LED 적층(33) 및 제3 LED 적층(43)을 통해 외부로 방출된다. 이에 따라, 본 실시예에서, 제1 투명 전극(25)은 제1 LED 적층(23)에서 생성된 광의 출사 경로에서 벗어나며, 따라서, 제1 투명 전극(25)에 의한 광 손실을 피할 수 있다.
한편, 상부 관통홀들(23h1, 23h2, 23h3)은 제1 LED 적층(23)을 관통한다. 상부 관통홀들(23h1, 23h2, 23h3)은 제1 LED 적층(23)을 관통함과 아울러, 제2 본딩층(59)을 관통할 수 있다. 상부 관통홀(23h1)은 상부 p 전극 패드(53g)를 노출시키며, 상부 관통홀(23h2)은 하부 p 커넥터(53b)를 노출시키고, 상부 관통홀(23h3)은 하부 공통 커넥터(53c)를 노출시킨다. 상부 관통홀들(23h1, 23h2, 23h3)에 의해 노출되는 상부 p 전극 패드(53g), 하부 p 커넥터(53b), 및 하부 공통 커넥터(53c)의 영역들은 서로 동일 높이에 위치할 수 있다. 이에 따라, 상부 관통홀들(23h1, 23h2, 23h3)을 식각 공정을 통해 형성하는 동안 어느 하나의 구성 요소, 예컨대 상부 p 전극 패드(53)가 노출되기 전에 다른 구성요소, 예컨대 하부 p 커넥터(53b) 또는 하부 공통 커넥터(53c)가 심하게 손상되는 것을 방지할 수 있어 공정을 안정화시킬 수 있다.
상부 관통홀들(23h1, 23h2, 23h3)은 제2 도전형 반도체층(23b)을 메사 식각으로 제거하여 제1 도전형 반도체층(23a)을 노출시키고, 이어서 노출된 제1 도전형 반도체층(23a)을 식각하여 형성될 수 있다. 즉, 상부 관통홀들(23h1, 23h2, 23h3)은 제1 LED 적층(23)의 메사 식각 영역 내에 형성될 수 있다. 이에 따라, 상부 관통홀들(23h1, 23h2, 23h3)의 측벽은 도 3b에 도시한 바와 같이 단차진 구조를 가질 수 있다. 메사 식각 영역 중 하나는 바닥에 제1 도전형 반도체층(23a)을 노출시킨다.
중간 절연층(61)은 제1 LED 적층(23) 및 제1 투명 전극(25)을 덮으며, 메사 식각 영역의 측벽 및 상부 관통홀들(23h1, 23h2, 23h3)의 측벽을 덮는다. 중간 절연층(61)은 또한 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들을 덮을 수 있다. 중간 절연층(61)은 각각의 상부 관통홀들(23h1, 23h2, 23h3)의 바닥부를 노출시키는 개구부들(61a)을 갖도록 패터닝될 수 있다. 상기 개구부들(61a)에 의해 상부 관통홀들(23h1, 23h2, 23h3) 내에서 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)가 노출된다. 나아가, 중간 절연층(61)은 메사 식각 영역 내에서 제1 도전형 반도체층(23a)을 노출시키는 개구부(61b)를 가질 수 있다. 또한, 중간 절연층(61)은 제1 투명 전극(25)을 노출시키는 개구부(61c)를 가질 수 있다.
중간 절연층(61)은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 예를 들어, 약 800nm의 두께로 형성될 수 있다.
제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)는 중간 절연층(61) 상에 배치된다. 제1 상부 커넥터(63r)는 중간 절연층(61)의 개구부(61c)를 통해 노출된 제1 투명 전극(25)에 접속하고, 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)는 각각 중간 절연층(61)의 개구부들(61a, 61b, 61c)을 통해 노출된 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)에 접속한다. 나아가, 상부 공통 커넥터(63c)는 개구부(61b)에 노출된 제1 도전형 반도체층(23a)에 접속할 수 있다.
제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)는 동일 공정에서 동일 재료로 형성될 수 있으며, 예를 들어, AuGe/Ni/Au/Ti로 형성될 수 있다. AuGe는 제1 도전형 반도체층(23a)에 오믹 콘택할 수 있다. AuGe는 약 100nm의 두께로 형성될 수 있으며, Ni/Au/Ti는 약 2um의 두께로 형성될 수 있다. AuGe 대신에 AuTe가 사용될 수도 있다.
상부 절연층(71)은 중간 절연층(61)을 덮으며, 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)를 덮는다. 상부 절연층(71)은 또한 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들에서 중간 절연층(61)을 덮을 수 있다. 상부 절연층(71)은 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c) 노출시키는 개구부들(71a)을 가질 수 있다. 상부 절연층(71)의 개구부들(71a)은 대체로 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)의 평평한 면들 상에 배치될 수 있다. 상부 절연층(71)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 중간 절연층(61)보다 얇게, 예를 들어, 약 400nm의 두께로 형성될 수 있다.
범프 패드들(73r, 73g, 73b, 73c)은 각각 상부 절연층(71)의 개구부들(71a) 내에서 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c) 상에 배치되어 이들에 전기적으로 접속될 수 있다.
제1 범프 패드(73r)는 제1 상부 커넥터(63r) 및 제1 투명 전극(25)을 통해 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 전기적으로 접속될 수 있다.
제2 범프 패드(73g)는 제2 상부 커넥터(63g), 상부 p 전극 패드(53g) 및 제2 투명 전극(35)을 통해 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 전기적으로 접속될 수 있다.
제3 범프 패드(73b)는 제3 상부 커넥터(63b), 하부 p 커넥터(53b), 하부 p 전극 패드(47b) 및 제3 투명 전극(45)을 통해 제3 LED 적층(43)의 제2 도전형 반도체층(43b)에 전기적으로 접속될 수 있다.
공통 범프 패드(73c)는 상부 공통 커넥터(63c)를 통해 제1 LED 적층(23)의 제1 도전형 반도체층(23a)에 전기적으로 접속되며, 또한, 하부 공통 커넥터(53c)를 통해 제2 LED 적층(33)의 제1 도전형 반도체층(33a)에 전기적으로 접속하고, 나아가, n 전극 패드(47a)를 통해 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 전기적으로 접속할 수 있다.
즉, 제1 내지 제3 범프 패드들(73r, 73g, 73b)은 각각 제1 내지 제3 LED 스택(23, 33, 43)의 제2 도전형 반도체층들(23b, 33b, 43b)에 전기적으로 접속되며, 공통 범프 패드(73c)는 제1 내지 제3 LED 스택(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)에 공통으로 전기적으로 접속된다.
상기 범프 패드들(73r, 73g, 73b, 73c)은 상부 절연층(71)의 개구부들(71a) 내에 배치될 수 있으며, 범프 패드들의 상면은 평탄한 면일 수 있다. 범프 패드들(73r, 73g, 73b, 73c)은 제1 내지 제3 상부 커넥터들(63r, 63g, 63b) 및 상부 공통 커넥터(63c)의 평탄한 면 상에 위치할 수 있다. 상기 범프 패드들(73r, 73g, 73b, 73c)은 Au/In으로 형성될 수 있으며, 예컨대 Au는 3um의 두께로 형성되고, In은 약 1um의 두께로 형성될 수 있다. 발광 소자(100)는 In을 이용하여 회로 기판(101) 상의 패드들에 본딩될 수 있다. 본 실시예에 있어서, In을 이용하여 범프 패드들을 본딩하는 것에 대해 설명하지만, In에 한정되는 것은 아니며, Pb 또는 AuSn을 이용하여 본딩될 수도 있다.
본 실시예에 있어서, 범프 패드들(73r, 73g, 73b, 73c)의 상면이 평탄한 것으로 설명 및 도시하지만, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 범프 패드들(73r, 73g, 73b, 73c)의 상면이 불규칙한 면일 수도 있고, 범프 패드들의 일부가 상부 절연층(71) 상에 위치할 수도 있다.
본 실시예에 따르면, 제1 LED 적층(23)은 범프 패드들(73r, 73c)에 전기적으로 연결되고, 제2 LED 적층(33)은 범프 패드들(73g, 73c)에 전기적으로 연결되며, 제3 LED 적층(43)은 범프 패드들(73b, 73c)에 전기적으로 연결된다. 이에 따라, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)의 캐소드들이 공통 범프 패드(73c)에 전기적으로 접속되고, 애노드들이 제1 내지 제3 범프 패드들(73r, 73b, 73g)에 각각 전기적으로 접속한다. 따라서, 제1 내지 제3 LED 적층들(23, 33, 43)은 독립적으로 구동될 수 있다.
이하에서 설명되는 발광 소자(100)의 제조 방법을 통해 발광 소자(100)의 구조에 대해서도 더 상세하게 이해될 것이다. 도 4a, 도 4b 및 도 4c는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들을 설명하기 위한 개략적인 단면도들이다.
우선, 도 4a를 참조하면, 제1 기판(21) 상에 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)을 포함하는 제1 LED 적층(23)이 성장된다. 제1 도전형 반도체층(23a)과 제2 도전형 반도체층(23b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제1 기판(21)은 제1 LED 적층(23)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 GaAs 기판일 수 있다. 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층을 포함할 수 있다. 제1 LED 적층(23)은 예컨대 적색광을 발하도록 AlGaInP의 조성비가 정해질 수 있다.
제2 도전형 반도체층(23b) 상에 제1 투명 전극(25)이 형성될 수 있다. 제1 투명 전극(25)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 예컨대, 제1 투명 전극(25)은 ITO(indium-tin oxide)로 형성될 수 있다.
한편, 제2 기판(31) 상에 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)을 포함하는 제2 LED 적층(33)이 성장된다. 제1 도전형 반도체층(33a)과 제2 도전형 반도체층(33b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제2 기판(31)은 제2 LED 적층(33)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, GaN 기판 또는 GaAs 기판일 수 있다. 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층, AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층 또는 AlGaInN 계열의 우물층을 포함할 수 있다. 제2 LED 적층(33)은 예컨대 녹색광을 발하도록 AlGaInP 또는 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(33b) 상에 제2 투명 전극(35)이 형성될 수 있다. 제2 투명 전극(35)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있다.
한편, 제3 기판(41) 상에 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)을 포함하는 제3 LED 적층(43)이 성장된다. 제1 도전형 반도체층(43a)과 제2 도전형 반도체층(43b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제3 기판(41)은 제3 LED 적층(43)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, SiC 기판 또는 GaN 기판일 수 있다. 일 실시예에서, 제3 기판(41)은 평평한 사파이어 기판일 수 있으나, 패터닝된 사파이어 기판일 수도 있다. 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)은 AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInN 계열의 우물층을 포함할 수 있다. 제3 LED 적층(43)은 예컨대 청색광을 발하도록 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(43b) 상에 제3 투명 전극(45)이 형성될 수 있다. 제3 투명 전극(45)은 앞서 설명한 바와 같이 제1 및 제2 LED 적층(23, 33)에서 생성된 광, 예컨대 적색광 및 녹색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있다.
제1 내지 제3 LED 적층들(23, 33, 43)은 각각 서로 다른 성장 기판들(21, 31, 41) 상에서 성장되며, 따라서, 그 제조 공정 순서는 제한되지 않는다.
이하에서는 성장 기판들(21, 31, 41) 상에 성장된 제1 내지 제3 LED 적층들(23, 33, 43)을 이용하여 발광 소자(100)를 제조하는 방법을 설명한다. 이하에서는 주로 하나의 발광 소자(100) 영역에 대해 도시 및 설명하지만, 당업자라면 성장 기판들(21, 31, 41) 상에 성장된 LED 적층들(23, 33, 43)을 이용하여 동일 제조 공정에서 복수의 발광 소자들(100)이 일괄적으로 제조될 수 있음을 이해할 것이다.
도 5a, 5b, 5c, 5d, 6A, 6b, 6c, 6d, 7A, 7b, 7c, 7d, 8a, 8b, 8c, 8d, 9a, 9b, 9c, 9d, 10A, 10b, 10c, 10d, 11A, 11b, 11c, 11d, 12A, 12b, 12c, 12d, 13A, 13b, 13c 및 13d는 본 개시의 일 실시예에 따른 디스플레이용 발광 소자(100)를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 여기서, 단면도들은 각각 도 3b, 도 3c 및 도 3d의 단면도들에 대응하도록 도시하였다.
우선, 도 5a, 도 5b, 도 5c 및 도 5d를 참조하면, 사진 및 식각 기술을 이용하여 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 패터닝하여 제1 도전형 반도체층(43a)을 노출시킨다. 이 공정은 예컨대 메사 식각 공정에 해당된다. 포토 레지스트 패턴을 식각 마스크로 사용하여 수행될 수 있다. 예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제3 투명 전극(45)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(43b)을 식각할 수 있다. 이에 따라, 제3 투명 전극(45)은 메사 식각 영역으로부터 리세스될 수 있다. 도 5a에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제3 투명 전극(45)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제3 투명 전극(45)을 습식식각하므로, 제3 투명 전극(45)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제3 투명 전극(45)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
이어서, n 전극 패드(47a) 및 하부 p 전극 패드(47b)가 각각 제1 도전형 반도체층(43a) 및 제3 투명 전극(45) 상에 형성된다. n 전극 패드(47a)와 하부 p 전극 패드(47b)는 서로 다른 두께로 형성될 수 있다. 특히, n 전극 패드(47a)와 하부 p 전극 패드(47b)의 상면이 동일 높이에 위치할 수 있다.
도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 도 5a, 도 5b, 도 5c 및 도 5d를 참조하여 설명한 제3 LED 적층(43) 상에 도 4b를 참조하여 설명한 제2 LED 적층(33)이 본딩된다. TBDB(temporary bonding/debonding) 기술을 이용하여 임시 기판에 제2 LED 적층(33)을 본딩하고 제2 기판(31)이 제2 LED 적층(33)으로부터 먼저 제거된다. 제2 기판(31)은 예를 들어 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 제2 기판(31)이 제거된 후, 제1 도전형 반도체층(33a)의 표면에 거칠어진 면이 형성될 수 있다. 그 후, 임시 기판에 본딩된 제2 LED 적층(33)의 제1 도전형 반도체층(33a)이 제3 LED 적층(43)을 향하도록 배치되어 제3 LED 적층(43)에 본딩될 수 있다. 제2 LED 적층(33)과 제3 LED 적층(43)은 제1 본딩층(49)에 의해 서로 본딩된다. 제2 LED 적층(33)을 본딩한 후, 임시 기판도 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 이에 따라, 제2 투명 전극(35)이 상면에 배치된 형태로 제2 LED 적층(33)이 제3 LED 적층(43)에 배치될 수 있다.
ITO의 경우, 레이저 리프트 오프 기술을 이용하여 제2 기판(31)을 분리할 때, 제2 LED 적층(33)으로부터 ITO가 박리될 수 있다. 따라서, 레이저 리프트 오프 기술을 이용하여 제2 기판(31)을 제거할 경우, 제2 투명 전극(35)은 접합력이 우수한 ZnO로 형성된 것이 유리하다.
이어서, 제2 투명 전극(35) 및 제2 도전형 반도체층(33b)을 패터닝하여 제1 도전형 반도체층(33a)을 노출시킨다. 제2 투명 전극(35) 및 제2 도전형 반도체층(33b)은 사진 및 식각 기술을 이용하여 패터닝될 수 있다. 이 공정은 앞서 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 식각한 메사 식각 공정과 같은 방법으로 습식 식각 및 건식 식각 기술을 이용하여 수행될 수 있다.
예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제2 투명 전극(35)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(33b)을 식각할 수 있다. 이에 따라, 제2 투명 전극(35)은 메사 식각 영역으로부터 리세스될 수 있다. 도 6a에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제2 투명 전극(35)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제2 투명 전극(35)을 습식식각하므로, 제2 투명 전극(35)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제2 투명 전극(35)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
도 6a에 도시된 바와 같이, 제2 LED 적층(33)의 메사 식각 영역은 제3 LED 적층(43)의 메사 식각 영역과 일부 중첩될 수 있다. 예를 들어, 제2 LED 적층(33)의 메사 식각 영역의 일부는 n 전극 패드(47a) 상부에 형성될 수 있다. 또한, 메사 식각 영역의 또 다른 일부는 하부 p 전극 패드(47b) 상부에 위치할 수 있다. 이에 더하여, 제2 LED 적층(33)의 메사 식각 영역의 일부는 제3 LED 적층(43)의 메사 영역 상에 위치할 수 있다.
도 7a, 도 7b, 도 7c 및 도 7d를 참조하면, 제2 LED 적층(33)을 관통하는 하부 관통홀들(33h1, 33h2)이 형성된다. 하부 관통홀들(33h1, 33h2)은 제1 본딩층(49)을 관통하여 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시킨다. 하부 관통홀들(33h1, 33h2)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 하부 관통홀들(33h1, 33h2)의 측벽에 단차진 구조가 형성될 수 있다.
하부 p 전극 패드(47b)와 n 전극 패드(47a)의 상면들이 동일 높이에 위치하므로, 하부 관통홀들(33h1, 33h2)을 형성하는 동안 어느 하나의 패드가 먼저 노출되어 손상되는 것을 방지할 수 있다.
도 8a, 도 8b, 도 8c 및 도 8d를 참조하면, 제2 LED 적층(33) 상에 하부 절연층(51)이 형성된다. 하부 절연층(51)은 제2 투명 전극(35)을 덮고, 제2 도전형 반도체층(33b)을 덮는다. 또한, 하부 절연층(51)은 하부 관통홀들(33h1, 33h2)의 측벽을 덮는다. 한편, 하부 절연층(51)은 제2 투명 전극(35), 제1 도전형 반도체층(33a), n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시키는 개구부들(51a)을 갖는다.
이어서, 하부 절연층(51) 상에 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)가 형성된다. 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)는 동일 재료로 함께 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 서로 다른 공정에서 다른 재료로 형성될 수도 있다. 예컨대, 상부 p 전극 패드(53g)의 상면 높이를 하부 p 커넥터(53b)나 하부 공통 커넥터(53c)의 상면 높이와 동일하게 맞추기 위해 상부 p 전극 패드(53g)를 더 두껍게 형성할 수도 있다.
상부 p 전극 패드(53g)는 개구부(51a)에 노출된 제2 투명 전극(35) 상에 배치될 수 있다. 나아가, 상부 p 전극 패드(53g)의 일부가 하부 절연층(51) 상에 위치하도록 형성될 수도 있다.
하부 p 커넥터(53b)는 개구부(51a)를 통해 노출된 하부 p 전극 패드(47b)에 접속됨과 아울러, 하부 절연층(51) 상에 일부가 배치된다. 하부 공통 커넥터(53c)는 개구부들(51a)을 통해 노출된 제1 도전형 반도체층(33a) 및 n 전극 패드(47a)에 접속하며, 하부 절연층(51) 상에 일부가 배치된다.
도 9a, 도 9b, 도 9c 및 도 9d를 참조하면, 도 4a에서 설명된 제1 LED 적층(23)이 제2 LED 적층(33)에 본딩된다. TBDB(temporary bonding/debonding) 기술을 이용하여 임시 기판에 제1 LED 적층(23)을 본딩하고 제1 기판(21)이 제1 LED 적층(23)으로부터 먼저 제거된다. 제1 기판(21)은 예를 들어 습식 또는 건식 식각 기술을 이용하여 제거될 수 있다. 제1 기판(21)이 제거된 후, 제1 LED 적층(23)에서 생성된 광을 흡수하는 반도체층들도 제거될 수 있다. 이어서, 노출된 제1 도전형 반도체층(23a)의 표면에 거칠어진 면이 형성될 수도 있다. 그 후, 임시 기판에 본딩된 제1 LED 적층(23)의 제1 도전형 반도체층(23a)이 제2 LED 적층(33)을 향하도록 배치되어 제2 LED 적층(33)에 본딩될 수 있다. 제1 LED 적층(23)과 제2 LED 적층(33)은 제2 본딩층(59)에 의해 서로 본딩된다. 제1 LED 적층(23)을 본딩한 후, 임시 기판도 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 이에 따라, 제1 투명 전극(25)이 상면에 배치된 형태로 제1 LED 적층(23)이 제2 LED 적층(33)에 배치될 수 있다.
이에 따라, 제2 본딩층(59)은 제1 도전형 반도체층(23a)에 접함과 아울러, 하부 절연층(51), 하부 p 커넥터(53b), 상부 p 전극 패드(53g) 및 하부 공통 커넥터(53c)에 접하며, 나아가, 상부 p 전극 패드(53g) 주위에 노출된 제2 투명 전극(35)에 접할 수 있다.
이어서, 제1 투명 전극(25) 및 제2 도전형 반도체층(23b)을 패터닝하여 제1 도전형 반도체층(23a)을 노출시킨다. 제1 투명 전극(25) 및 제2 도전형 반도체층(23b)은 사진 및 식각 기술을 이용하여 패터닝될 수 있다. 이 공정은 앞서 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 식각한 메사 식각 공정과 같은 방법으로 습식 식각 및 건식 식각 기술을 이용하여 수행될 수 있다.
예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제1 투명 전극(25)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(23b)을 식각할 수 있다. 이에 따라, 제1 투명 전극(25)은 메사 식각 영역으로부터 리세스될 수 있다. 도 9a에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제1 투명 전극(25)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제1 투명 전극(25)을 습식식각하므로, 제1 투명 전극(25)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제1 투명 전극(25)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
도 10a. 도 10b, 도 10c 및 도 10d를 참조하면, 식각 기술을 이용하여 제1 LED 적층(23)을 관통하는 상부 관통홀들(23h1, 23h2, 23h3)이 형성된다. 상부 관통홀들(23h1, 23h2, 23h3)은 제2 본딩층(59)을 관통하여 각각 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)를 노출시킨다. 상부 관통홀들(23h1, 23h2, 23h3)에 의해 노출되는 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)의 영역들은 서로 동일 높이에 위치할 수 있다. 이에 따라, 상부 관통홀들(23h1, 23h2, 23h3)은 대체로 깊이가 서로 동일할 수 있으며, 동일 공정에서 함께 형성될 수 있다.
상부 관통홀들(23h1, 23h2, 23h3)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 이들 상부 관통홀들의 측벽은 하부 관통홀들(33h1, 33h2)과 같이 단차진 구조를 가질 수 있다.
도 11a, 도 11b, 도 11c 및 도 11d를 참조하면, 아이솔레이션 공정에 의해 발광 소자(100) 영역을 정의하기 위한 분리 홈이 형성된다. 분리 홈은 제1 내지 제3 LED 적층들(23, 33, 43)의 둘레를 따라 제3 기판(41)을 노출시킬 수 있다. 발광 소자 영역들 사이에서 제1 LED 적층(23), 제2 본딩층(59), 하부 절연층(51), 제2 LED 적층(33), 제1 본딩층(49), 제3 LED 적층(43)을 차례로 제거함으로써 분리 홈이 형성될 수 있다. 제1 투명 전극(25), 제2 투명 전극(35) 및 제3 투명 전극(45)은 아이솔레이션 공정을 수행하는 동안 노출되지 않으며, 따라서, 식각 가스에 의해 손상되지 않는다. 제2 및 제3 투명 전극(35, 45)이 ZnO로 형성될 경우, ZnO는 식각 가스에 의해 쉽게 손상될 수 있다. 그러나, 본 개시는 제2 및 제3 투명 전극들(35, 45)을 미리 리세스시킴으로써 이들이 식각 가스에 노출되는 것을 방지할 수 있다.
본 실시예에 있어서, 아이솔레이션 공정을 통해 1 내지 제3 LED 적층들(23, 33, 43)이 차례로 패터닝되는 것으로 설명하지만, 본 개시가 반드시 이것에 한정되는 것은 아니다. 예를 들어, 제1 내지 제3 LED 적층들(23, 33, 43)의 제2 도전형 반도체층들(23b, 33b, 43b)은 메사 식각 공정에서 미리 제거될 수도 있다. 또한, 제2 LED 적층(33)을 본딩하기 전에 분리 홈이 형성될 영역에서 제3 LED 적층(43)이 미리 제거될 수도 있으며, 제1 LED 적층(23)을 본딩하기 전에 분리 홈이 형성될 영역에서 제2 LED 적층(33)이 미리 제거될 수도 있다. 이 경우, 제3 LED 적층(43)이 제거된 영역은 제1 본딩층(49)으로 채워질 수 있으며, 제2 LED 적층(33)이 제거된 영역은 제2 본딩층(59)으로 채워질 수 있다. 이에 따라, 아이솔레이션 공정에서 제2 및 제3 LED 적층들(33, 43)은 노출되지 않을 수 있다.
도 12a, 도 12b, 도 12c 및 도 12d를 참조하면, 중간 절연층(61)이 제1 LED 적층(23) 및 제1 투명 전극(25) 상에 형성된다. 중간 절연층(61)은 분리 홈을 통해 노출된 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들, 제1 및 제2 본딩층들(49, 59)의 측면들, 및 하부 절연층(51)의 측면을 덮을 수 있다.
중간 절연층(61)은 또한 상부 관통홀들(23h1, 23h2, 23h3)의 측벽들을 덮을 수 있다. 다만, 중간 절연층(61)은 상부 관통홀들(23h1, 23h2, 23h3)의 바닥을 노출시키는 개구부들(61a), 제1 LED 적층(23)의 제1 도전형 반도체층(23a)을 노출시키는 개구부(61b) 및 제1 투명 전극(25)을 노출시키는 개구부(61c)를 갖도록 패터닝된다. 개구부들(61a)은 상부 관통홀들(23h1, 23h2, 23h3) 내에서 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)를 노출시킨다.
중간 절연층(61) 상에 제1 내지 제3 상부 커넥터들(63r, 63g, 63b) 및 상부 공통 커넥터(63c)가 형성된다. 제1 상부 커넥터(63r)는 제1 투명 전극(25)에 접속되며, 제2 상부 커넥터(63g)는 상부 p 전극 패드(53g)에 접속되고, 제3 상부 커넥터(63b)는 하부 P 커넥터(53b)에 접속될 수 있다. 한편, 상부 공통 커넥터(63c)는 하부 공통 커넥터(53c)에 접속될 수 있다.
도 13a, 도 13b, 도 13c 및 도 13d를 참조하면, 중간 절연층(61) 및 커넥터들(63r, 63g, 63b, 63c)을 덮는 상부 절연층(71)이 형성된다. 상부 절연층(71)은 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들에서도 중간 절연층(61)을 덮을 수 있다. 다만, 상부 절연층(71)은 제1 내지 제3 상부 커넥터들(63r, 63g, 63b) 및 상부 공통 커넥터(63c)를 노출시키는 개구부들(71a)을 갖도록 패터닝될 수 있다.
이어서, 상기 개구부들(71a) 내에 각각 범프 패드들(73r, 73g, 73b, 73c)이 형성된다. 제1 범프 패드(73r)는 제1 상부 커넥터(63r) 상에 배치되고, 제2 범프 패드(73g)는 제2 상부 커넥터(63g) 상에 배치되며, 제3 범프 패드(73b)는 제3 상부 커넥터(63b) 상에 배치된다. 공통 범프 패드(73c)는 상부 공통 커넥터(63c) 상에 배치된다.
이어서, 발광 소자(100)를 회로 기판(101) 상에 본딩하고, 기판(41)을 분리함으로써 기판(41)으로부터 분리된 발광 소자(100)가 완성된다. 회로기판(101)에 본딩된 발광 소자(100)의 개략적인 가상 단면도가 도 14에 도시되어 있다.
도 14는 단일의 발광 소자(100)가 회로 기판(101) 상에 배치된 것을 도시하지만, 회로 기판(101) 상에는 복수의 발광 소자들(100)이 실장된다. 각각의 발광소자들(100)은 청색광, 녹색광 및 적색광을 방출할 수 있는 하나의 픽셀을 구성하며, 회로 기판(101) 상에 복수의 픽셀들이 정렬되어 디스플레이 패널이 제공된다.
한편, 기판(41) 상에는 복수의 발광 소자들(100)이 형성될 수 있으며, 이들 발광 소자들(100)은 하나씩 회로 기판(101)으로 전사되는 것이 아니라 집단으로 회로 기판(101) 상에 전사될 수 있다. 도 15a, 도 15b, 및 도 15c는 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다. 여기서는 기판(41) 상에 형성된 발광 소자들(100)을 집단으로 회로 기판(101)으로 전사하는 방법이 설명된다.
도 15a를 참조하면, 발광 소자 제조 방법을 통해 설명한 바와 같이, 도 13a, 도 13b, 도 13c 및 도 13d의 공정이 완료되면, 기판(41) 상에 복수의 발광 소자들(100)이 분리 홈에 의해 분리되어 정렬된다.
한편, 상면에 패드들을 갖는 회로 기판(101)이 제공된다. 패드들은 디스플레이를 위한 픽셀들의 정렬 위치에 대응하도록 회로 기판(101) 상에 배열된다. 일반적으로 기판(41) 상에 정렬된 발광 소자들(100)의 간격은 회로 기판(101) 내의 픽셀들의 간격에 비해 더 조밀하다.
도 15b를 참조하면, 발광 소자들(100)의 범프 패드들을 회로 기판(101) 상의 패드들에 본딩한다. 범프 패드들과 패드들은 In 본딩을 이용하여 본딩될 수 있다. 한편, 픽셀 영역 사이에 위치하는 발광 소자들(100)은 본딩될 패드가 없기 때문에 회로 기판(101)으로부터 떨어진 상태를 유지한다.
이어서, 기판(41) 상에 단일 또는 다중 레이저가 조사된다. 예를 들어, 마스크(201)가 기판(41) 상에 배치될 수 있으며, 레이저 조사되는 광 투과 영역은 본딩된 발광 소자들(100)에 대응하도록 배치될 수 있다. 따라서, 패드들에 본딩된 발광 소자들(100)에 선택적으로 레이저가 조사될 수 있다. 그 후, 레이저가 조사된 발광 소자들(100)을 기판(41)으로부터 분리함으로써 발광 소자들(100)이 회로 기판(101)으로 전사된다. 이에 따라, 회로 기판(101) 상에 발광 소자들(100)이 정렬된 디스플레이 패널이 제공된다. 디스플레이 패널은 도 1을 참조하여 설명한 바와 같은 다양한 디스플레이 장치에 실장될 수 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (21)

  1. 제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및
    상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되,
    상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고,
    상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고,
    상기 제2 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고,
    상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며,
    상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되,
    상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속되는 디스플레이용 발광 소자.
  2. 청구항 1에 있어서,
    상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 녹색광 및 청색광을 발하는 디스플레이용 발광 소자.
  3. 청구항 1에 있어서,
    상기 제1 내지 제3 LED 적층들은 독립적으로 구동 가능하며,
    상기 제1 LED 적층에서 생성된 광은 상기 제2 LED 적층 및 상기 제3 LED 적층을 투과하여 외부로 방출되고,
    상기 제2 LED 적층에서 생성된 광은 상기 제3 LED 적층을 투과하여 외부로 방출되는 디스플레이용 발광 소자.
  4. 청구항 1에 있어서,
    상기 공통 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제1 도전형 반도체층에 접속됨과 아울러, 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제1 도전형 반도체층에 접속되는 디스플레이용 발광 소자.
  5. 청구항 1에 있어서,
    상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재되며, 상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및
    상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재되며, 상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함하고,
    상기 제2 및 제3 범프 패드들은 각각 상기 제2 및 제3 투명 전극들에 전기적으로 접속된 디스플레이용 발광 소자.
  6. 청구항 5에 있어서,
    상기 제1 LED 적층 상에 위치하여 상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극을 더 포함하고,
    상기 제1 범프 패드는 상기 제1 투명 전극에 전기적으로 접속된 디스플레이용 발광 소자.
  7. 청구항 6에 있어서,
    상기 제1 내지 제3 투명 전극 중 어느 하나는 다른 투명 전극들과 다른 재료로 형성된 디스플레이용 발광 소자.
  8. 청구항 7에 있어서,
    상기 제1 투명 전극은 ITO로 형성되고, 상기 제2 및 제3 투명 전극은 ZnO로 형성된 디스플레이용 발광 소자.
  9. 청구항 5에 있어서,
    상기 제2 및 제3 투명 전극들은 각각 제2 LED 적층의 제2 도전형 반도체층 및 제3 LED 적층의 제2 도전형 반도체층보다 좁은 면적을 갖도록 리세스된 디스플레이용 발광 소자.
  10. 청구항 9에 있어서,
    상기 제1 내지 제3 LED 적층들의 측면을 덮는 절연층을 더 포함하되,
    상기 절연층은 상기 제1 내지 제3 LED 적층들의 제1 도전형 반도체층들의 측면에 접하되, 상기 제2 및 제3 투명 전극의 측면들은 상기 절연층으로부터 이격된 디스플레이용 발광 소자.
  11. 청구항 5에 있어서,
    상기 제3 LED 적층의 제1 도전형 반도체층 상에 배치된 n 전극 패드; 및
    상기 제3 투명 전극 상에 배치된 하부 p 전극 패드를 더 포함하되,
    상기 n 전극 패드의 상면은 상기 하부 p 전극 패드의 상면과 동일 높이에 위치하는 디스플레이용 발광 소자.
  12. 청구항 11에 있어서,
    상기 제2 LED 적층과 제3 LED 적층 사이에 개재된 제1 본딩층; 및
    상기 제1 LED 적층과 제2 LED 적층 사이에 개재된 제2 본딩층을 더 포함하고,
    상기 제2 LED 적층의 하부 관통홀들은 각각 상기 제1 본딩층을 관통하여 상기 n 전극 패드 및 하부 p 전극 패드를 노출시키는 디스플레이용 발광 소자.
  13. 청구항 12에 있어서,
    상기 제2 LED 적층의 제1 도전형 반도체층 및 상기 제3 LED 적층의 n 전극 패드에 접속된 하부 공통 커넥터;
    상기 하부 p 전극 패드에 접속된 하부 p 커넥터; 및
    상기 제2 투명 전극 상에 위치하는 상부 p 전극 패드를 더 포함하되,
    상기 하부 공통 커넥터 및 상기 하부 p 커넥터는 각각 상기 제2 LED 적층의 하부 관통홀을 통해 상기 n 전극 패드 및 상기 하부 p 전극 패드에 전기적으로 접속된 디스플레이용 발광 소자.
  14. 청구항 13에 있어서,
    상기 제1 LED 적층의 상부 관통홀들은 각각 상기 제2 본딩층을 관통하여 상기 하부 공통 커넥터, 상기 하부 p 커넥터 및 상기 상부 p 전극 패드를 노출시키는 디스플레이용 발광 소자.
  15. 청구항 14에 있어서,
    상기 제1 LED 적층의 상부 관통홀들에 의해 노출되는 상기 상부 p 전극 패드, 상기 하부 공통 커넥터 및 상기 하부 p 커넥터의 영역들은 서로 동일 높이에 위치하는 디스플레이용 발광 소자.
  16. 청구항 14에 있어서,
    상기 제1 LED 적층 상에 배치된 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 더 포함하되,
    상기 제1 상부 커넥터는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제2 상부 커넥터, 상기 제3 상부 커넥터 및 상기 상부 공통 커넥터는 각각 상기 제1 LED 적층의 상부 관통홀들을 통해 상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 상기 하부 공통 커넥터에 전기적으로 접속되며,
    상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터 상에 배치된 디스플레이용 발광 소자.
  17. 청구항 16에 있어서,
    상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터의 평탄한 부분 상에 위치하는 디스플레이용 발광 소자.
  18. 청구항 17에 있어서,
    상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 덮는 상부 절연층을 더 포함하되,
    상기 상부 절연층은 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 노출시키는 개구부들을 가지며,
    상기 범프 패드들은 각각 상기 개구부들 내에 배치된 디스플레이용 발광 소자.
  19. 청구항 18에 있어서,
    상기 제1 LED 적층과 상기 상부 커넥터들 사이에 배치된 중간 절연층을 더 포함하되,
    상기 중간 절연층은 상기 발광 소자의 측면 및 상기 제1 LED 적층의 상부 관통홀들의 측벽을 덮되,
    상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 하부 공통 커넥터를 노출시키는 개구부들을 가지는 디스플레이용 발광 소자.
  20. 청구항 1에 있어서,
    상기 제1 내지 제3 LED 적층들은 성장 기판으로부터 분리된 디스플레이용 발광 소자.
  21. 회로 기판; 및
    상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되,
    상기 발광 소자들은 각각
    제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및
    상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되,
    상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고,
    상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고,
    상기 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고,
    상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며,
    상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되,
    상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속되며,
    상기 범프 패드들이 상기 회로 기판에 본딩된 디스플레이 장치.
PCT/KR2020/003451 2019-03-13 2020-03-12 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 WO2020185006A1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
BR112021018020A BR112021018020A2 (pt) 2019-03-13 2020-03-12 Dispositivo emissor de luz para exibição e aparelho de exibição incluindo o mesmo
MX2021010505A MX2021010505A (es) 2019-03-13 2020-03-12 Elemento emisor de luz para pantalla y dispositivo de visualizacion que incluye el mismo.
KR1020217025290A KR20210127932A (ko) 2019-03-13 2020-03-12 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
EP20771030.2A EP3940775A4 (en) 2019-03-13 2020-03-12 LIGHT EMITTING ELEMENT FOR A DISPLAY AND DISPLAY DEVICE THEREFOR
CN202080020179.0A CN113557606A (zh) 2019-03-13 2020-03-12 显示器用发光元件及具有其的显示装置
JP2021555039A JP7460650B2 (ja) 2019-03-13 2020-03-12 ディスプレイ用発光素子及びそれを有するディスプレイ装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962817704P 2019-03-13 2019-03-13
US62/817,704 2019-03-13
US16/815,823 2020-03-11
US16/815,823 US11211528B2 (en) 2019-03-13 2020-03-11 Light emitting device for display and display apparatus having the same

Publications (1)

Publication Number Publication Date
WO2020185006A1 true WO2020185006A1 (ko) 2020-09-17

Family

ID=72423543

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/003451 WO2020185006A1 (ko) 2019-03-13 2020-03-12 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치

Country Status (8)

Country Link
US (2) US11211528B2 (ko)
EP (1) EP3940775A4 (ko)
JP (1) JP7460650B2 (ko)
KR (1) KR20210127932A (ko)
CN (2) CN211929519U (ko)
BR (1) BR112021018020A2 (ko)
MX (1) MX2021010505A (ko)
WO (1) WO2020185006A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489002B2 (en) * 2019-10-29 2022-11-01 Seoul Viosys Co., Ltd. LED display apparatus
KR20220100870A (ko) * 2019-11-15 2022-07-18 서울바이오시스 주식회사 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
US11437353B2 (en) * 2019-11-15 2022-09-06 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110086486A1 (en) * 2008-06-10 2011-04-14 Ho-Jin Lee Methods of Forming Integrated Circuit Chips Having Vertically Extended Through-Substrate Vias Therein
US20120146045A1 (en) * 2010-12-08 2012-06-14 Kabushiki Kaisha Toshiba Semiconductor light emitting device
JP2014175427A (ja) * 2013-03-07 2014-09-22 Toshiba Corp 半導体発光素子及びその製造方法
US20140284633A1 (en) * 2013-03-25 2014-09-25 Miracle Technology Co. Stacked light emitting diode array structure
KR20170115142A (ko) * 2016-04-04 2017-10-17 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625201A (en) * 1994-12-12 1997-04-29 Motorola Multiwavelength LED devices and methods of fabrication
US7271420B2 (en) 2004-07-07 2007-09-18 Cao Group, Inc. Monolitholic LED chip to emit multiple colors
US8058663B2 (en) 2007-09-26 2011-11-15 Iii-N Technology, Inc. Micro-emitter array based full-color micro-display
US7732803B2 (en) 2008-05-01 2010-06-08 Bridgelux, Inc. Light emitting device having stacked multiple LEDS
US9941319B2 (en) * 2010-10-13 2018-04-10 Monolithic 3D Inc. Semiconductor and optoelectronic methods and devices
KR101293647B1 (ko) 2012-07-27 2013-08-13 삼성코닝정밀소재 주식회사 투명 전도성 산화물 박막 기판, 그 제조방법, 이를 포함하는 유기전계발광소자 및 광전지
JP2015012244A (ja) 2013-07-01 2015-01-19 株式会社東芝 半導体発光素子
DE102016104280A1 (de) 2016-03-09 2017-09-14 Osram Opto Semiconductors Gmbh Bauelement und Verfahren zur Herstellung eines Bauelements
KR20190001050A (ko) * 2017-06-26 2019-01-04 주식회사 루멘스 칩 적층 구조를 갖는 led 픽셀 소자
US11527519B2 (en) * 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10892296B2 (en) * 2017-11-27 2021-01-12 Seoul Viosys Co., Ltd. Light emitting device having commonly connected LED sub-units
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10886327B2 (en) * 2017-12-14 2021-01-05 Seoul Viosys Co., Ltd. Light emitting stacked structure and display device having the same
US10862006B2 (en) * 2018-08-17 2020-12-08 Seoul Viosys Co., Ltd. Light emitting device
US10879419B2 (en) * 2018-08-17 2020-12-29 Seoul Viosys Co., Ltd. Light emitting device
US11430929B2 (en) * 2018-09-14 2022-08-30 Seoul Viosys Co., Ltd. Light emitting device having a stacked structure
US11502230B2 (en) * 2018-11-02 2022-11-15 Seoul Viosys Co., Ltd. Light emitting device
US11158665B2 (en) * 2018-11-05 2021-10-26 Seoul Viosys Co., Ltd. Light emitting device
US11271136B2 (en) * 2018-11-07 2022-03-08 Seoul Viosys Co., Ltd Light emitting device
US11967605B2 (en) * 2018-11-13 2024-04-23 Seoul Viosys Co., Ltd. Light emitting device
US11362073B2 (en) * 2019-02-08 2022-06-14 Seoul Viosys Co., Ltd. Light emitting device including multiple transparent electrodes for display and display apparatus having the same
US11387383B2 (en) * 2019-02-14 2022-07-12 Seoul Viosys Co., Ltd. Method of transferring light emitting device for display and display apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110086486A1 (en) * 2008-06-10 2011-04-14 Ho-Jin Lee Methods of Forming Integrated Circuit Chips Having Vertically Extended Through-Substrate Vias Therein
US20120146045A1 (en) * 2010-12-08 2012-06-14 Kabushiki Kaisha Toshiba Semiconductor light emitting device
JP2014175427A (ja) * 2013-03-07 2014-09-22 Toshiba Corp 半導体発光素子及びその製造方法
US20140284633A1 (en) * 2013-03-25 2014-09-25 Miracle Technology Co. Stacked light emitting diode array structure
KR20170115142A (ko) * 2016-04-04 2017-10-17 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3940775A4 *

Also Published As

Publication number Publication date
KR20210127932A (ko) 2021-10-25
CN113557606A (zh) 2021-10-26
JP7460650B2 (ja) 2024-04-02
JP2022524838A (ja) 2022-05-10
US11211528B2 (en) 2021-12-28
EP3940775A1 (en) 2022-01-19
US20220158031A1 (en) 2022-05-19
BR112021018020A2 (pt) 2021-11-23
US20200295228A1 (en) 2020-09-17
CN211929519U (zh) 2020-11-13
MX2021010505A (es) 2022-01-18
EP3940775A4 (en) 2022-12-14

Similar Documents

Publication Publication Date Title
WO2020162687A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2020166985A1 (ko) 디스플레이용 발광 소자 전사 방법 및 디스플레이 장치
WO2021085935A1 (ko) 디스플레이용 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2020185006A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2020036421A1 (ko) 발광 소자
WO2014025195A1 (ko) 웨이퍼 레벨의 발광 다이오드 어레이 및 그의 제조방법
WO2012039555A2 (en) Wafer-level light emitting diode package and method of fabricating the same
WO2020231131A1 (en) Light emitting package
WO2014092448A1 (ko) 광추출 효율이 향상된 발광다이오드
WO2021086026A1 (ko) Led 디스플레이 장치
WO2021033949A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2017138707A1 (ko) 고출력 발광 다이오드 및 그것을 갖는 발광 모듈
WO2020235857A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2016204482A1 (ko) 복수의 파장변환부를 포함하는 발광 소자 및 그 제조 방법
WO2021118139A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2020036423A1 (ko) 발광 소자
WO2021060878A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
WO2021054702A1 (ko) 디스플레이용 발광 소자 및 그것을 가지는 발광 패키지
WO2021137654A1 (ko) 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2016148424A1 (ko) 금속 벌크를 포함하는 발광 소자
WO2020091507A1 (ko) 발광 소자
WO2020055143A1 (ko) 발광 소자
WO2021080311A1 (ko) Led 디스플레이 장치
WO2018174425A1 (ko) 분포 브래그 반사기 적층체를 구비하는 발광 다이오드
WO2021172909A1 (ko) 다중 파장 발광 소자 및 그것을 제조하는 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20771030

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021555039

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

REG Reference to national code

Ref country code: BR

Ref legal event code: B01A

Ref document number: 112021018020

Country of ref document: BR

ENP Entry into the national phase

Ref document number: 2020771030

Country of ref document: EP

Effective date: 20211013

ENP Entry into the national phase

Ref document number: 112021018020

Country of ref document: BR

Kind code of ref document: A2

Effective date: 20210910