KR20210127932A - 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 - Google Patents

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 Download PDF

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KR20210127932A
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장성규
신찬섭
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이호준
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Abstract

일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및 제1 LED 적층 상에 배치된 범프 패드들을 포함하되, 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고, 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고, 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고, 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 범프 패드들은 상부 관통홀들 및 하부 관통홀들을 이용하여 제2 LED 적층 및 제3 LED 적층에 전기적으로 접속된다.

Description

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
본 개시는 디스플레이용 발광 소자 및 디스플레이 장치에 관한 것으로 특히, 복수의 LED들의 적층 구조를 가지는 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 최근 발광 다이오드를 이용하여 직접 이미지를 구현하는 LED 디스플레이가 개발되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 LED 칩들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그러나 각 서브 픽셀에 하나의 LED 칩을 배열할 경우, LED 칩의 개수가 많아져 실장 공정에 시간이 많이 소요된다.
또한, 서브 픽셀들을 2차원 평면상에 배열하기 때문에, 청색, 녹색 및 적색 서브 픽셀들을 포함하는 하나의 픽셀이 점유하는 면적이 상대적으로 넓어진다. 따라서, 제한된 면적 내에 서브 픽셀들을 배열하기 위해서는 각 LED 칩의 면적을 줄여야 한다. 그러나 LED 칩의 크기 감소는 LED 칩의 실장을 어렵게 만들 수 있으며, 나아가, 발광 면적의 감소를 초래한다.
본 개시가 해결하고자 하는 과제는, 제한된 픽셀 면적 내에서 각 서브 픽셀의 면적을 증가시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 실장 공정 시간을 단축할 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 공정 수율을 증대시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및 상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되, 상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고, 상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고, 상기 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고, 상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되, 상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속된다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이며, 상기 범프 패드들이 상기 회로 기판에 전기적으로 접속된다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 3a는 본 개시의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 3b, 도 3c 및 도 3d는 각각 도 3a의 절취선 A-A', B-B' 및 C-C'를 따라 취해진 개략적인 단면도들이다.
도 4a, 도 4b 및 도 4c는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들을 설명하기 위한 개략적인 단면도들이다.
도 5a, 5b, 5c, 5d, 6a, 6a, 6a, 6a, 7a, 7b, 7c, 7d, 8a, 8b, 8c, 8d, 9a, 9b, 9c, 9d, 10a, 10b, 10c, 10d, 11a, 11b, 11c, 11d, 12a, 12b, 12c, 12d, 13a, 13b, 13c 및 13d는 본 개시의 일 실시예에 따른 디스플레이용 발광 소자를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 14는 회로 기판 상에 실장된 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 15a, 도 15b, 및 도 15c는 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 LED 적층; 상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층; 상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및 상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되, 상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고, 상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고, 상기 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고, 상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되, 상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고, 상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속된다.
본 명세서에서는 설명의 편의를 위해 제1 LED 적층 아래에 제2 LED 적층이 배치되고, 제2 LED 적층 아래에 제3 LED 적층이 배치된 것으로 설명하지만, 발광 소자는 플립 본딩될 수 있으며, 따라서, 이들 제1 내지 제3 LED 적층의 상하 위치가 뒤바뀔 수 있다는 것에 유의해야 한다.
제1 내지 제3 LED 적층들을 서로 적층함으로써 픽셀 면적을 증가시키지 않으면서 각 서브 픽셀의 발광 면적을 증가시킬 수 있다.
또한, 상기 제1 내지 제3 LED 적층들이 모두 상기 제1 도전형 반도체층 아래에 제2 도전형 반도체층이 배치된 구조를 갖기 때문에, 제조 공정을 안정화시킬 수 있으며, 광 손실을 방지할 수 있다.
일 실시예에 있어서, 상기 제1 LED 적층은 상기 제2 LED 적층보다 장파장의 광을 방출하고, 상기 제2 LED 적층은 상기 제3 LED 적층보다 장파장의 광을 방출할 수 있다. 예컨대, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 녹색광 및 청색광을 발할 수 있다. 다른 실시예에 있어서, 상기 제1 LED 적층은 상기 제3 LED 적층보다 장파장의 광을 방출하고, 상기 제2 LED 적층은 상기 제3 LED 적층보다 단파장의 광을 방출할 수 있다. 예컨대, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 발할 수 있다.
한편, 상기 제1 내지 제3 LED 적층들은 독립적으로 구동 가능하며, 상기 제1 LED 적층에서 생성된 광은 상기 제2 LED 적층 및 상기 제3 LED 적층을 투과하여 외부로 방출되고, 상기 제2 LED 적층에서 생성된 광은 상기 제3 LED 적층을 투과하여 외부로 방출될 수 있다.
상기 공통 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제1 도전형 반도체층에 접속됨과 아울러, 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제1 도전형 반도체층에 접속될 수 있다.
상기 발광 소자는, 상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재되며, 상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및 상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재되며, 상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함할 수 있으며, 상기 제2 및 제3 범프 패드들은 각각 상기 제2 및 제3 투명 전극들에 전기적으로 접속될 수 있다.
상기 발광 소자는, 상기 제1 LED 적층 상에 위치하여 상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극을 더 포함할 수 있으며, 상기 제1 범프 패드는 상기 제1 투명 전극에 전기적으로 접속될 수 있다.
일 실시예에서, 상기 제1 내지 제3 투명 전극 중 어느 하나는 다른 투명 전극들과 다른 재료로 형성될 수 있다. 예를 들어, 상기 제1 투명 전극은 ITO(indium-tin-oxide)로 형성되고, 상기 제2 및 제3 투명 전극은 ZnO로 형성될 수 있다.
일 실시예에 있어서, 상기 제2 및 제3 투명 전극들은 각각 제2 LED 적층의 제2 도전형 반도체층 및 제3 LED 적층의 제2 도전형 반도체층보다 좁은 면적을 갖도록 리세스될 수 있다. 상기 제1 투명 전극 또한 상기 제1 LED 적층의 제2 도전형 반도체층보다 좁은 면적을 갖도록 리세스될 수 있다.
제2 및 제3 투명 전극들을 리세스시킴으로써 제조 공정 동안 식각 가스에 의해 이들이 손상되는 것을 방지할 수 있다.
상기 발광 소자는 상기 제1 내지 제3 LED 적층들의 측면을 덮는 절연층을 더 포함할 수 있으며, 상기 절연층은 상기 제1 내지 제3 LED 적층들의 제1 도전형 반도체층들의 측면에 접하되, 상기 제2 및 제3 투명 전극의 측면들은 상기 절연층으로부터 이격될 수 있다.
한편, 상기 발광 소자는, 상기 제3 LED 적층의 제1 도전형 반도체층 상에 배치된 n 전극 패드; 및 상기 제3 투명 전극 상에 배치된 하부 p 전극 패드를 더 포함할 수 있으며, 상기 n 전극 패드의 상면은 상기 하부 p 전극 패드의 상면과 동일 높이에 위치할 수 있다.
상기 n 전극 패드의 상면과 하부 p 전극 패드의 상면이 동일 높이에 위치하도록 함으로써 제조 공정 동안 이들 중 어느 하나의 패드가 손상되는 것을 방지할 수 있다.
상기 발광 소자는 또한 상기 제2 LED 적층과 제3 LED 적층 사이에 개재된 제1 본딩층; 및 상기 제1 LED 적층과 제2 LED 적층 사이에 개재된 제2 본딩층을 더 포함할 수 있으며, 상기 제2 LED 적층의 하부 관통홀들은 각각 상기 제1 본딩층을 관통하여 상기 n 전극 패드 및 하부 p 전극 패드를 노출시킬 수 있다.
이에 더하여, 상기 발광 소자는, 상기 제2 LED 적층의 제1 도전형 반도체층 및 상기 제3 LED 적층의 n 전극 패드에 접속된 하부 공통 커넥터; 상기 하부 p 전극 패드에 접속된 하부 p 커넥터; 및 상기 제2 투명 전극 상에 위치하는 상부 p 전극 패드를 더 포함할 수 있으며, 상기 하부 공통 커넥터 및 상기 하부 p 커넥터는 각각 상기 제2 LED 적층의 하부 관통홀을 통해 상기 n 전극 패드 및 상기 하부 p 전극 패드에 전기적으로 접속될 수 있다.
또한, 상기 제1 LED 적층의 상부 관통홀들은 각각 상기 제2 본딩층을 관통하여 상기 하부 공통 커넥터, 상기 하부 p 커넥터 및 상기 상부 p 전극 패드를 노출시킬 수 있다.
상기 제1 LED 적층의 상부 관통홀들에 의해 노출되는 상기 상부 p 전극 패드, 상기 하부 공통 커넥터 및 상기 하부 p 커넥터의 영역들은 서로 동일 높이에 위치할 수 있다.
상기 발광 소자는, 상기 제1 LED 적층 상에 배치된 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 더 포함할 수 있으며, 상기 제1 상부 커넥터는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
상기 제2 상부 커넥터, 상기 제3 상부 커넥터 및 상기 상부 공통 커넥터는 각각 상기 제1 LED 적층의 상부 관통홀들을 통해 상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 상기 하부 공통 커넥터에 전기적으로 접속되며, 상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터 상에 배치될 수 있다.
일 실시예에 있어서, 상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터의 평탄한 부분 상에 위치할 수 있다.
또한, 상기 발광 소자는, 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 덮는 상부 절연층을 더 포함할 수 있으며, 상기 상부 절연층은 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 노출시키는 개구부들을 가질 수 있고, 상기 범프 패드들은 각각 상기 개구부들 내에 배치될 수 있다.
나아가, 상기 발광 소자는, 상기 제1 LED 적층과 상기 상부 커넥터들 사이에 배치된 중간 절연층을 더 포함할 수 있으며, 상기 중간 절연층은 상기 발광 소자의 측면 및 상기 제1 LED 적층의 상부 관통홀들의 측벽을 덮되, 상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 하부 공통 커넥터를 노출시키는 개구부들을 가질 수 있다.
본 개시에 있어서, 상기 제1 내지 제3 LED 적층들은 성장 기판으로부터 분리된 것일 수 있다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판; 및 상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되, 상기 발광 소자들은 각각 위에서 설명한 발광 소자이며, 상기 범프 패드들이 상기 회로 기판에 전기적으로 접속된다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
본 개시의 발광 소자는, 특별히 한정되는 것은 아니나, 특히, 스마트 워치(1000a), VR 헤드셋(1000b)과 같은 VR 디스플레이 장치, 또는 증강 현실 안경(1000c)과 같은 AR 디스플레이 장치 내에 사용될 수 있다.
디스플레이 장치 내에는 이미지를 구현하기 위한 디스플레이 패널이 실장된다. 도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 디스플레이 패널은 회로 기판(101) 및 발광 소자들(100)을 포함한다.
회로 기판(101)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 회로 기판(101)은 내부에 배선 및 저항을 포함할 수 있다. 다른 실시예에 있어서, 회로 기판(101)은 배선, 트랜지스터들 및 커패시터들을 포함할 수 있다. 회로 기판(101)은 또한 내부에 배치된 회로에 전기적 접속을 허용하기 위한 패드들을 상면에 가질 수 있다.
복수의 발광 소자들(100)은 회로 기판(101) 상에 정렬된다. 각각의 발광 소자(100)는 하나의 픽셀을 구성한다. 발광 소자(100)는 범프 패드들(73)을 가지며, 범프 패드들(73)이 회로 기판(101)에 전기적으로 접속된다. 예컨대, 범프 패드들(73)은 회로 기판(101) 상에 노출된 패드들에 본딩될 있다.
발광 소자들(100) 사이의 간격은 적어도 발광 소자의 폭보다 넓을 수 있다.
발광 소자(100)의 구체적인 구성에 대해 도 3a, 도 3b, 도 3c 및 도 3d를 참조하여 설명한다. 도 3a는 본 개시의 일 실시예에 따른 발광 소자(100)를 설명하기 위한 개략적인 평면도이고, 도 3b, 도 3c 및 도 3d는 각각 도 3a의 절취선 A-A', B-B' 및 C-C'를 따라 취해진 개략적인 단면도들이다. 설명의 편의를 위해, 도 3a, 도 3b, 도 3c 및 도 3d에서 범프 패드들(73r, 73b, 73g, 73c)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자(100)는 도 2에 도시한 바와 같이 회로 기판(101) 상에 플립 본딩되며, 이 경우, 범프 패드들(73r, 73b, 73g, 73c)이 아래쪽에 배치된다.
도 3a, 도 3b, 도 3c 및 도 3d를 참조하면, 발광 소자(100)는 제1 LED 적층(23), 제2 LED 적층(33), 제3 LED 적층(43), 제1 투명 전극(25), 제2 투명 전극(35), 제3 투명 전극(45), n 전극 패드(47a), 하부 p 전극 패드(47b), 상부 p 전극 패드(53g), 하부 p 커넥터(53b), 하부 공통 커넥터(53c), 상부 공통 커넥터(63c), 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b), 제1 본딩층(49), 제2 본딩층(59), 하부 절연층(51), 중간 절연층(61), 상부 절연층(71) 및 범프 패드들(73r, 73b, 73g, 73c)을 포함할 수 있다. 나아가, 발광 소자(100)는 제1 LED 적층(23)을 관통하는 상부 관통홀들(23h1, 23h2, 23h3), 제2 LED 적층(33)을 관통하는 하부 관통홀들(33h1, 33h2)을 포함할 수 있다.
도 3b에 도시되듯이, 본 개시의 실시예들은 제1 내지 제3 LED 적층들(23, 33, 43)이 수직 방향으로 적층된다. 한편, 각 LED 적층들(23, 33, 43)은 서로 다른 성장 기판 상에서 성장된 것이지만, 본 개시의 실시예들에서 성장 기판들은 최종 발광 소자(100)에 잔류하지 않고 모두 제거된다. 따라서, 발광 소자(100)는 성장 기판을 포함하지 않는다. 그러나 본 개시가 반드시 이에 한정되는 것은 아니며, 적어도 하나의 성장 기판이 포함될 수도 있다.
제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 각각 제1 도전형 반도체층(23a, 33a, 또는 43a), 제2 도전형 반도체층(23b, 33b, 또는 43b) 및 이들 사이에 개재된 활성층(도시하지 않음)을 포함한다. 활성층은 특히 다중 양자우물 구조를 가질 수 있다.
제1 LED 적층(23) 아래에 제2 LED 적층(33)이 배치되고, 제2 LED 적층(33) 아래에 제3 LED 적층(43)이 배치된다. 제1 내지 제3 LED 적층(23, 33, 43)에서 생성된 광은 최종적으로 제3 LED 적층(43)을 통해 외부로 방출된다.
일 실시예에 있어서, 제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하고, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 장파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(33)은 녹색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 청색광을 발하는 무기 발광 다이오드일 수 있다. 제1 LED 적층(23)은 AlGaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(33)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(43)은 AlGaInN 계열의 우물층을 포함할 수 있다.
제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하므로, 제1 LED 적층(23)에서 생성된 광은 제2 및 제3 LED 적층들(33, 43)을 투과하여 외부로 방출될 수 있다. 또한, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 장파장의 광을 방출하므로, 제2 LED 적층(33)에서 생성된 광은 제3 LED 적층(43)을 투과하여 외부로 방출될 수 있다.
다른 실시예에 있어서, 제1 LED 적층(23)은 제2 및 제3 LED 적층들(33, 43)에 비해 장파장의 광을 방출하고, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 단파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 적층(23)은 적색광을 발하는 무기 발광 다이오드일 수 있으며, 제2 LED 적층(33)은 청색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 녹색광을 발하는 무기 발광 다이오드일 수 있다. 제1 LED 적층(23)은 AlGaInP 계열의 우물층을 포함할 수 있으며, 제2 LED 적층(33)은 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(43)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있다.
제2 LED(33) 적층에서 생성된 광의 일부는 제3 LED 적층(43)에서 흡수될 수 있으며, 따라서, 제2 LED 적층(33)에서 방출되는 광의 광도를 제1 또는 제3 LED 적층(23, 43)에서 방출되는 광의 광도에 비해 상대적으로 낮출 수 있다. 이에 따라, 제1 내지 제3 LED 적층들(23, 33, 43)에서 방출되는 광의 광도 비율을 제어할 수 있다.
한편, 각 LED 적층(23, 33 또는 43)의 제1 도전형 반도체층(23a, 33a, 43a)은 각각 n형 반도체층이고, 제2 도전형 반도체층(23b, 33b, 43b)은 p형 반도체층이다. 또한, 본 실시예에 있어서, 제1 LED 적층(23)의 상면은 p형 반도체층(23b)이고, 제2 LED 적층(33)의 상면은 p형 반도체층(33b)이며, 제3 LED 적층(43)의 상면은 p형 반도체층(43b)이다. 즉, 제1 내지 제3 LED 적층들(23, 33, 43)은 모두 동일한 방향으로 n형 및 p형 반도체층들이 적층되어 있다. 제1 LED 적층(23) 및 제2 LED 적층(33)의 반도체층들을 제3 LED 적층(43)의 반도체층들과 동일한 순서로 배치함으로써 공정 안정성을 확보할 수 있으며, 이에 대해서는 제조 방법을 설명하면서 뒤에서 상세하게 설명된다.
제1 LED 적층(23)은 제2 도전형 반도체층(23b) 제거되어 제1 도전형 반도체층(23a)을 노출시키는 메사 식각 영역을 포함한다. 상부 관통홀들(23h1, 23h2, 23h3)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 상부 관통홀들(23h1, 23h2, 23h3)의 측벽은 단차진 구조를 가질 수 있다. 또한, 메사 식각 영역에 노출된 제1 도전형 반도체층(23a)에 상부 공통 커넥터(63c)가 전기적으로 접속되며 이에 대해서는 뒤에서 다시 설명한다.
제2 LED 적층(33)은 제2 도전형 반도체층(33b)이 제거되어 제1 도전형 반도체층(33a)의 상면을 노출시키는 메사 식각 영역을 포함한다. 제3 LED 적층(43) 또한, 제2 도전형 반도체층(43b)이 제거되어 제1 도전형 반도체층(43a)의 상면을 노출시키는 메사 식각 영역을 포함한다. 하부 관통홀들(33h1, 33h2)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 하부 관통홀들(33h1, 33h2)의 측벽은 단차진 구조를 가질 수 있다.
한편, 제3 LED 적층(43)은 평탄한 하부면을 가실 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 도전형 반도체층(43a)의 표면에 요철을 포함할 수 있으며, 이 요철에 의해 광 추출 효율이 향상될 수 있다. 제1 도전형 반도체층(43a)의 표면에 형성된 요철은 패터닝된 사파이어 기판을 분리함으로써 형성된 것일 수도 있으나, 반드시 이에 한정되는 것은 아니며, 성장 기판을 분리한 후 텍스쳐링을 통해 추가로 형성된 것일 수도 있다. 제2 LED 적층(33) 또한, 표면이 텍스쳐링된 제1 도전형 반도체층(33a)을 가질 수 있다.
나아가, 본 실시예에서, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)은 서로 중첩하며 또한, 대체로 동일한 크기의 발광 면적을 가질 수 있다. 다만, 상부 관통홀들(23h1, 23h2, 23h3) 및 하부 관통홀들(33h1, 33h2)에 의해 제1 LED 적층(23)의 발광 면적이 제2 LED 적층(33)의 발광 면적보다 작을 수 있으며, 제2 LED 적층(33)의 발광 면적이 제3 LED 적층(43)의 발광 면적보다 작을 수 있다. 또한, 발광 소자(100)의 측면은 제1 LED 적층(23)에서 제3 LED 적층(43)으로 갈 수록 폭이 넓어지도록 경사질 수 있으며, 이에 따라, 제3 LED 적층(43)의 발광 면적이 제1 LED 적층(23)의 발광 면적보다 더 클 수 있다. 제3 LED 적층(43)의 상면에 대해 발광 소자(100)의 측면이 이루는 경사각은 약 75도 내지 90도일 수 있다. 경사각이 75도보다 작으면 제1 LED 적층(23)의 발광 면적이 너무 작아져 발광 소자(100)의 크기를 줄이기 어렵다.
제1 투명 전극(25)은 제1 LED 적층(23) 상에 배치된다. 제1 투명 전극(25)은 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 오믹 콘택한다. 제1 투명 전극(25)은 인디움주석 산화물(ITO) 등의 투명 산화물층이나 금속층을 이용하여 형성될 수 있다. 제1 투명 전극(25)은 제2 도전형 반도체층(23b)의 거의 전 영역을 덮을 수 있다. 제1 투명 전극(25)은 생략될 수도 있다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 오믹 콘택한다. 도시한 바와 같이, 제2 투명 전극(35)은 제1 LED 적층(23)과 제2 LED 적층(33) 사이에서 제2 LED 적층(33)의 상면에 접촉한다. 제2 투명 전극(35)은 적색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있는데, ZnO는 제2 LED 적층(33) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제2 LED 적층(33)에 대한 접합력이 강해 레이저 리프트 오프를 이용하여 성장기판을 분리해도 손상 받지 않고 남아 있는다.
한편, 제2 투명 전극(35)은 제2 LED 적층(33)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제2 투명 전극(35)의 바깥쪽 측면은 외부에 노출되지 않고, 하부 절연층(51)으로 덮인다. 즉, 제2 투명 전극(35)의 측면은 제2 LED 적층(33)의 측면보다 내측으로 리세스되며, 제2 투명 전극(35)이 리세스된 영역은 하부 절연층(51) 및 제2 본딩층(59)으로 채워진다. 한편, 제2 LED 적층(33)의 메사 식각 영역 근처에서도 제2 투명 전극(35)이 리세스되며, 리세스된 영역은 하부 절연층(51) 및 제2 본딩층(59)으로 채워진다.
제3 투명 전극(45)은 제3 LED 적층(33)의 제2 도전형 반도체층(43b)에 오믹 콘택한다. 제3 투명 전극(45)은 제2 LED 적층(33)과 제3 LED 적층(43) 사이에 위치할 수 있으며, 제3 LED 적층(43)의 상면에 접촉한다. 제3 투명 전극(45)은 적색광 및 녹색광에 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있는데, ZnO는 제3 LED 적층(43) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제3 LED 적층(43)에 대한 접합력이 강해 레이저 리프트 오프를 이용하여 성장기판을 분리해도 손상받지 않고 남아 있는다.
제3 투명 전극(45)은 제3 LED 적층(43)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제3 투명 전극(45)의 바깥쪽 측면은 외부에 노출되지 않고, 제1 본딩층(49)으로 덮인다. 즉, 제23 투명 전극(45)의 측면은 제3 LED 적층(43)의 측면보다 내측으로 리세스되며, 제3 투명 전극(45)이 리세스된 영역은 제1 본딩층(49)으로 채워진다. 한편, 제3 LED 적층(43)의 메사 식각 영역 근처에서도 제3 투명 전극(45)이 리세스되며, 리세스된 영역은 제1 본딩층(49)으로 채워진다.
제2 투명 전극(35) 및 제3 투명 전극(45)을 위와 같이 리세스함으로써 이들의 측면이 식각 가스에 노출되는 것을 방지하여 발광 소자(100)의 공정 수율을 향상시킬 수 있다. 제1 투명 전극(25) 또한 미리 리세스될 수 있다.
한편, 본 실시예에 있어서, 제2 투명 전극(35) 및 제3 투명 전극(45)은 동종의 도전성 산화물층, 예컨대, ZnO로 형성될 수 있으며, 제1 투명 전극(25)은 제2 및 제3 투명 전극(35, 45)과 다른 종류의 도전성 산화물층, 예컨대 ITO로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 이들 제1 내지 제3 투명 전극들(25, 35, 45)은 모두 동종일 수도 있고, 적어도 하나가 다른 종류일 수도 있다.
제1 내지 제3 투명 전극(25, 35, 45)은 열증착, 스퍼터링, 솔-겔(sol-gel)법, 수열합성(Hydrothermal synthesis) 등의 기술을 이용하여 형성될 수 있다. 특히, 수열합성법과 같은 화학적 박막 형성방법을 통해 형성된 투명 전극은 다공성 박막으로 형성될 수 있다. 다공성 박막 내의 보이드들은 LED 적층의 광추출 효율을 향상시키도록 작용하며, 나아가, 스트레스를 완화할 수 있다.
보이드들은 LED 적층의 광학 특성을 강화하기 위한 위치에 분포되도록 제어될 수 있다. 보이드들은 대체로 투명 전극의 1/2 지점에서 제2 도전형 반도체층측에 가깝게 분포될 수 있다. 수열합성법으로 형성된 투명 전극은 보이드들을 가지면서도 결정성을 가질 수 있으며, 특히, 단결정으로 형성될 수 있다.
일 실시예에서, 보이드들은 넓은 영역에 걸쳐 상대적으로 균일하게 분포할 수 있다. 보이드들이 분포된 투명 전극은 보이드들이 없는 투명 전극에 비해 개선된 광 추출 효율을 나타낸다. 이러한 투명 전극은 예를 들어, ZnO층 또는 도핑된 ZnO층일 수 있다. 도핑된 ZnO층은 예를 들어, 은(Ag), 인듐(In), 주석(Sn), 아연(Zn), 카드뮴(Cd), 갈륨(Ga), 알루미늄(Al), 마그네슘(Mg), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 동(Cu), 금(Au), 백금(Pt), 로듐(Rh), 이리듐(Ir), 루테늄(Ru) 및 팔라듐(Pd) 중 적어도 하나를 도펀트로 포함할 수 있다.
일 실시예에서, ZnO층은 또한 ZnO 시드층과 ZnO 벌크층을 포함할 수 있다 ZnO 시드층은 상대적으로 연속 표면을 가진다. 또한, ZnO 시드층과 ZnO 벌크 층은 단결정 구조를 형성한다. 일 실시예에서, ZnO 시드층과 ZnO 벌크 층은 ZnO 시드층과 ZnO 벌크 층간의 어떠한 계면도 나타내지 않는다. 일 실시예에서, ZnO 시드층은 몇 백 옹스트롬의 두께를 가지고 있다. ZnO 시드층은 예를 들어 200 옹스트롬 이하의 두께를 가질 수 있다. 한편, ZnO 벌크 층은 1 μm이하의 두께를 가질 수 있다. 일 실시예에서, ZnO 벌크층은 8000 옹스트롬 이하의 두께를 가진다.
n 전극 패드(47a)는 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 오믹 콘택한다. n 전극 패드(47a)는 제2 도전형 반도체층(43b)을 통해 노출된 제1 도전형 반도체층(43a) 상에, 즉 메사 식각 영역에 배치될 수 있다. n 전극 패드(47a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다. n 전극 패드(47a)의 상면은 제2 도전형 반도체층(43b)의 상면, 나아가, 제3 투명 전극(45)의 상면보다 높을 수 있다. 예컨대, n 전극 패드(47a)의 두께는 약 2um 이상일 수 있다. n 전극 패드(47a)는 원뿔대 형상일 수 있으나, 이에 한정되는 것은 아니며, 사각뿔대, 원통형, 사각통형 등 다양한 형상을 가질 수 있다.
하부 p 전극 패드(47b)는 n 전극 패드(47a)와 동일한 재료로 형성될 수 있다, 다만, 하부 p 전극 패드(47b)의 상면은 n 전극 패드(47a)와 동일한 높이에 위치할 수 있으며, 따라서, 하부 p 전극 패드(47b)의 두께는 n 전극 패드(47a)보다 작을 수 있다. 즉, 하부 p 전극 패드(47b)의 두께는 대략 제2 투명 전극(45) 위로 돌출된 n 전극 패드(47a) 부분의 두께와 같을 수 있다. 예를 들어, 하부 p 전극 패드(47b)의 두께는 약 1.2um 이하일 수 있다. 하부 p 전극 패드(47b)의 상면이 n 전극 패드(47a)의 상면과 동일 높이에 위치하도록 함으로써 하부 관통홀들(33h1, 33h2)을 형성할 때, 하부 p 전극 패드(47b)와 n 전극 패드(47a)가 동시에 노출되도록 할 수 있다. n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이가 다를 경우, 어느 하나의 전극 패드가 식각 공정에서 크게 손상 받을 수 있다. 따라서, n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이를 대략 동일하게 맞춤으로써 어느 하나의 전극 패드가 크게 손상되는 것을 방지할 수 있다.
제1 본딩층(49)은 제2 LED 적층(33)을 제3 LED 적층(43)에 결합한다. 제1 본딩층(49)은 제1 도전형 반도체층(33a)과 제3 투명 전극(35) 사이에서 이들을 결합시킬 수 있다. 제1 본딩층(49)은 제2 도전형 반도체층(43b)에 부분적으로 접할 수 있으며, 메사 식각 영역에 노출된 제1 도전형 반도체층(43a)에 부분적으로 접할 수 있다. 나아가, 제1 본딩층(49)은 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 덮을 수 있다.
제1 본딩층(49)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있으며, 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 제1 본딩층(49)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
하부 관통홀(33h1) 및 하부 관통홀(33h2)은 제2 LED 적층(33) 및 제1 본딩층(49)을 관통하여 각각 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시킨다. 앞서 설명한 바와 같이, 하부 관통홀들(33h1, 33h2)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 하부 관통홀들(33h1, 33h2)은 단차진 측벽을 가질 수 있다.
하부 절연층(51)은 제2 LED 적층(33) 상에 형성되며, 제2 투명 전극(35)을 덮는다. 하부 절연층(51)은 또한 하부 관통홀들(33h1, 33h2)의 측벽을 덮는다. 하부 절연층(51)은 n 전극 패드(47a), 하부 p 전극 패드(47b), 제1 도전형 반도체층(33a) 및 제2 투명 전극(35)을 노출시키는 개구부들(51a)을 가질 수 있다. 하부 절연층(51)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 예컨대 약 800nm의 두께로 형성될 수 있다.
하부 공통 커넥터(53c)는 하부 절연층(51) 상에 상에 배치되며, 하부 절연층(51)의 개구부들(51a)을 통해 노출된 제1 도전형 반도체층(33a) 및 n 전극 패드(47a)에 접속할 수 있다. 하부 공통 커넥터(53c)는 제2 LED 적층(33)의 메사 식각 영역 내에서 제1 도전형 반도체층(33a)에 접속하며, 아울러, 하부 관통홀(33h1)을 통해 n 전극 패드(47a)에 접속한다.
하부 p 커넥터(53b)는 하부 절연층(51) 상에 배치되며, 하부 절연층(51)의 개구부(51a)를 통해 노출된 하부 p 전극 패드(47b)에 접속할 수 있다. 하부 p 커넥터(53b)의 적어도 일부는 하부 절연층(51) 상에 위치한다.
한편, 상부 p 전극 패드(53g)는 하부 절연층(51)의 개구부(51a) 내에서 제2 투명 전극(35) 상에 배치될 수 있다. 도 3a 및 도 3b에 도시한 바와 같이, 상부 p 전극 패드(53g)는 개구부(51a)에 비해 좁은 폭을 갖고 개구부(51a) 내에 배치될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 상부 p 전극 패드(53g)의 폭이 개구부(51a)의 폭보다 클 수 있으며, 상부 p 전극 패드(53g)의 일부가 하부 절연층(51) 상에 위치할 수도 있다.
하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)는 동일 공정에서 동일 재료로 함께 형성될 수 있다. 이들은 예를 들어, Ni/Au/Ti로 형성될 수 있으며, 약 2um의 두께로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 하부 공통 커넥터(53c) 및 하부 p 커넥터(53b)의 높이와 상부 p 전극 패드(53g)의 높이를 맞추기 위해 상부 p 전극 패드(53g)를 하부 공통 커넥터(53c) 및 하부 p 커넥터(53b)와 분리된 공정에서 형성할 수도 있다.
제2 본딩층(59)은 제1 LED 적층(23)을 제2 LED 적층(33)에 결합한다. 도시한 바와 같이, 제2 본딩층(59)은 제1 도전형 반도체층(23a)과 하부 절연층(51) 사이에 배치될 수 있다. 제2 본딩층(59)은 또한 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)를 덮을 수 있다. 제2 본딩층(59)은 또한 하부 절연층(51)의 개구부(51a)를 통해 노출된 제2 투명 전극(35)에 부분적으로 접할 수 있다. 제2 본딩층(59)은 앞서 제1 본딩층(49)에 대해 설명한 재료와 동일한 재료로 형성될 수 있으며, 중복을 피하기 위해 상세한 설명은 생략한다.
본 실시예와 달리, 제1 투명 전극(25)이 아래로 향하도록 배치될 경우, 제2 본딩층(59)은 제1 투명 전극(25)과 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g) 사이에 위치한다. 이 경우, 제1 투명 전극(25)과 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g) 사이에 전기적 단락(short)이 발생할 수 있으며, 이에 따라, 서브 픽셀의 오동작이 발생할 수 있다. 또한, 제1 투명 전극(25)이 상면에 배치되는 대신 제1 LED 적층(23)과 제2 LED 적층(33) 사이에 배치될 경우, 제1 투명 전극(25)에 전기적을 접속을 위해 제1 LED 적층(23)을 식각하여 제1 투명 전극(25)을 노출시켜야 한다. 제1 LED 적층(23)을 식각하면서 제1 투명 전극(25)이 관통되지 않도록 제1 투명 전극(25)을 노출하기 위해 제1 투명 전극(25)을 상대적으로 두껍게 형성할 필요가 있다. 이에 따라, 제1 LED 적층(23)에서 생성된 광이 제1 투명 전극(25)을 투과하는 동안 광 손실이 심하게 발생할 수 있다..
이에 반해, 본 실시예에서는 제1 투명 전극(25)이 위쪽에 배치됨으로써 제2 본딩층(59)이 제1 도전형 반도체층(23a)과 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g) 사이에 위치한다. 이에 따라, 제1 LED 적층(23)과 제2 LED 적층(33) 사이의 전기적 단락을 방지할 수 있어, 서브 픽셀들의 오동작을 방지할 수 있다.
더욱이, 제1 LED 적층(23)을 관통하면서 제1 투명 전극(25)을 노출시킬 필요가 없으므로, 제1 투명 전극(25)의 두께를 상대적으로 얇게 할 수 있으며, 제1 투명 전극(25)이 손상될 염려가 없어 공정을 더욱 안정화시킬 수 있다.
또한, 제1 LED 적층(23)에서 생성된 광은 제2 LED 적층(33) 및 제3 LED 적층(43)을 통해 외부로 방출된다. 이에 따라, 본 실시예에서, 제1 투명 전극(25)은 제1 LED 적층(23)에서 생성된 광의 출사 경로에서 벗어나며, 따라서, 제1 투명 전극(25)에 의한 광 손실을 피할 수 있다.
한편, 상부 관통홀들(23h1, 23h2, 23h3)은 제1 LED 적층(23)을 관통한다. 상부 관통홀들(23h1, 23h2, 23h3)은 제1 LED 적층(23)을 관통함과 아울러, 제2 본딩층(59)을 관통할 수 있다. 상부 관통홀(23h1)은 상부 p 전극 패드(53g)를 노출시키며, 상부 관통홀(23h2)은 하부 p 커넥터(53b)를 노출시키고, 상부 관통홀(23h3)은 하부 공통 커넥터(53c)를 노출시킨다. 상부 관통홀들(23h1, 23h2, 23h3)에 의해 노출되는 상부 p 전극 패드(53g), 하부 p 커넥터(53b), 및 하부 공통 커넥터(53c)의 영역들은 서로 동일 높이에 위치할 수 있다. 이에 따라, 상부 관통홀들(23h1, 23h2, 23h3)을 식각 공정을 통해 형성하는 동안 어느 하나의 구성 요소, 예컨대 상부 p 전극 패드(53)가 노출되기 전에 다른 구성요소, 예컨대 하부 p 커넥터(53b) 또는 하부 공통 커넥터(53c)가 심하게 손상되는 것을 방지할 수 있어 공정을 안정화시킬 수 있다.
상부 관통홀들(23h1, 23h2, 23h3)은 제2 도전형 반도체층(23b)을 메사 식각으로 제거하여 제1 도전형 반도체층(23a)을 노출시키고, 이어서 노출된 제1 도전형 반도체층(23a)을 식각하여 형성될 수 있다. 즉, 상부 관통홀들(23h1, 23h2, 23h3)은 제1 LED 적층(23)의 메사 식각 영역 내에 형성될 수 있다. 이에 따라, 상부 관통홀들(23h1, 23h2, 23h3)의 측벽은 도 3b에 도시한 바와 같이 단차진 구조를 가질 수 있다. 메사 식각 영역 중 하나는 바닥에 제1 도전형 반도체층(23a)을 노출시킨다.
중간 절연층(61)은 제1 LED 적층(23) 및 제1 투명 전극(25)을 덮으며, 메사 식각 영역의 측벽 및 상부 관통홀들(23h1, 23h2, 23h3)의 측벽을 덮는다. 중간 절연층(61)은 또한 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들을 덮을 수 있다. 중간 절연층(61)은 각각의 상부 관통홀들(23h1, 23h2, 23h3)의 바닥부를 노출시키는 개구부들(61a)을 갖도록 패터닝될 수 있다. 상기 개구부들(61a)에 의해 상부 관통홀들(23h1, 23h2, 23h3) 내에서 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)가 노출된다. 나아가, 중간 절연층(61)은 메사 식각 영역 내에서 제1 도전형 반도체층(23a)을 노출시키는 개구부(61b)를 가질 수 있다. 또한, 중간 절연층(61)은 제1 투명 전극(25)을 노출시키는 개구부(61c)를 가질 수 있다.
중간 절연층(61)은 알루미늄 산화막, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 예를 들어, 약 800nm의 두께로 형성될 수 있다.
제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)는 중간 절연층(61) 상에 배치된다. 제1 상부 커넥터(63r)는 중간 절연층(61)의 개구부(61c)를 통해 노출된 제1 투명 전극(25)에 접속하고, 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)는 각각 중간 절연층(61)의 개구부들(61a, 61b, 61c)을 통해 노출된 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)에 접속한다. 나아가, 상부 공통 커넥터(63c)는 개구부(61b)에 노출된 제1 도전형 반도체층(23a)에 접속할 수 있다.
제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)는 동일 공정에서 동일 재료로 형성될 수 있으며, 예를 들어, AuGe/Ni/Au/Ti로 형성될 수 있다. AuGe는 제1 도전형 반도체층(23a)에 오믹 콘택할 수 있다. AuGe는 약 100nm의 두께로 형성될 수 있으며, Ni/Au/Ti는 약 2um의 두께로 형성될 수 있다. AuGe 대신에 AuTe가 사용될 수도 있다.
상부 절연층(71)은 중간 절연층(61)을 덮으며, 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)를 덮는다. 상부 절연층(71)은 또한 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들에서 중간 절연층(61)을 덮을 수 있다. 상부 절연층(71)은 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c) 노출시키는 개구부들(71a)을 가질 수 있다. 상부 절연층(71)의 개구부들(71a)은 대체로 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c)의 평평한 면들 상에 배치될 수 있다. 상부 절연층(71)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 중간 절연층(61)보다 얇게, 예를 들어, 약 400nm의 두께로 형성될 수 있다.
범프 패드들(73r, 73g, 73b, 73c)은 각각 상부 절연층(71)의 개구부들(71a) 내에서 제1 상부 커넥터(63r), 제2 상부 커넥터(63g), 제3 상부 커넥터(63b) 및 상부 공통 커넥터(63c) 상에 배치되어 이들에 전기적으로 접속될 수 있다.
제1 범프 패드(73r)는 제1 상부 커넥터(63r) 및 제1 투명 전극(25)을 통해 제1 LED 적층(23)의 제2 도전형 반도체층(23b)에 전기적으로 접속될 수 있다.
제2 범프 패드(73g)는 제2 상부 커넥터(63g), 상부 p 전극 패드(53g) 및 제2 투명 전극(35)을 통해 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 전기적으로 접속될 수 있다.
제3 범프 패드(73b)는 제3 상부 커넥터(63b), 하부 p 커넥터(53b), 하부 p 전극 패드(47b) 및 제3 투명 전극(45)을 통해 제3 LED 적층(43)의 제2 도전형 반도체층(43b)에 전기적으로 접속될 수 있다.
공통 범프 패드(73c)는 상부 공통 커넥터(63c)를 통해 제1 LED 적층(23)의 제1 도전형 반도체층(23a)에 전기적으로 접속되며, 또한, 하부 공통 커넥터(53c)를 통해 제2 LED 적층(33)의 제1 도전형 반도체층(33a)에 전기적으로 접속하고, 나아가, n 전극 패드(47a)를 통해 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 전기적으로 접속할 수 있다.
즉, 제1 내지 제3 범프 패드들(73r, 73g, 73b)은 각각 제1 내지 제3 LED 스택(23, 33, 43)의 제2 도전형 반도체층들(23b, 33b, 43b)에 전기적으로 접속되며, 공통 범프 패드(73c)는 제1 내지 제3 LED 스택(23, 33, 43)의 제1 도전형 반도체층들(23a, 33a, 43a)에 공통으로 전기적으로 접속된다.
상기 범프 패드들(73r, 73g, 73b, 73c)은 상부 절연층(71)의 개구부들(71a) 내에 배치될 수 있으며, 범프 패드들의 상면은 평탄한 면일 수 있다. 범프 패드들(73r, 73g, 73b, 73c)은 제1 내지 제3 상부 커넥터들(63r, 63g, 63b) 및 상부 공통 커넥터(63c)의 평탄한 면 상에 위치할 수 있다. 상기 범프 패드들(73r, 73g, 73b, 73c)은 Au/In으로 형성될 수 있으며, 예컨대 Au는 3um의 두께로 형성되고, In은 약 1um의 두께로 형성될 수 있다. 발광 소자(100)는 In을 이용하여 회로 기판(101) 상의 패드들에 본딩될 수 있다. 본 실시예에 있어서, In을 이용하여 범프 패드들을 본딩하는 것에 대해 설명하지만, In에 한정되는 것은 아니며, Pb 또는 AuSn을 이용하여 본딩될 수도 있다.
본 실시예에 있어서, 범프 패드들(73r, 73g, 73b, 73c)의 상면이 평탄한 것으로 설명 및 도시하지만, 본 개시가 이에 한정되는 것은 아니다. 예컨대, 범프 패드들(73r, 73g, 73b, 73c)의 상면이 불규칙한 면일 수도 있고, 범프 패드들의 일부가 상부 절연층(71) 상에 위치할 수도 있다.
본 실시예에 따르면, 제1 LED 적층(23)은 범프 패드들(73r, 73c)에 전기적으로 연결되고, 제2 LED 적층(33)은 범프 패드들(73g, 73c)에 전기적으로 연결되며, 제3 LED 적층(43)은 범프 패드들(73b, 73c)에 전기적으로 연결된다. 이에 따라, 제1 LED 적층(23), 제2 LED 적층(33) 및 제3 LED 적층(43)의 캐소드들이 공통 범프 패드(73c)에 전기적으로 접속되고, 애노드들이 제1 내지 제3 범프 패드들(73r, 73b, 73g)에 각각 전기적으로 접속한다. 따라서, 제1 내지 제3 LED 적층들(23, 33, 43)은 독립적으로 구동될 수 있다.
이하에서 설명되는 발광 소자(100)의 제조 방법을 통해 발광 소자(100)의 구조에 대해서도 더 상세하게 이해될 것이다. 도 4a, 도 4b 및 도 4c는 본 개시의 일 실시예에 따라 성장 기판들 상에 성장된 제1 내지 제3 LED 적층들을 설명하기 위한 개략적인 단면도들이다.
우선, 도 4a를 참조하면, 제1 기판(21) 상에 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)을 포함하는 제1 LED 적층(23)이 성장된다. 제1 도전형 반도체층(23a)과 제2 도전형 반도체층(23b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제1 기판(21)은 제1 LED 적층(23)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 GaAs 기판일 수 있다. 제1 도전형 반도체층(23a) 및 제2 도전형 반도체층(23b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층을 포함할 수 있다. 제1 LED 적층(23)은 예컨대 적색광을 발하도록 AlGaInP의 조성비가 정해질 수 있다.
제2 도전형 반도체층(23b) 상에 제1 투명 전극(25)이 형성될 수 있다. 제1 투명 전극(25)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 예컨대, 제1 투명 전극(25)은 ITO(indium-tin oxide)로 형성될 수 있다.
한편, 제2 기판(31) 상에 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)을 포함하는 제2 LED 적층(33)이 성장된다. 제1 도전형 반도체층(33a)과 제2 도전형 반도체층(33b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제2 기판(31)은 제2 LED 적층(33)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, GaN 기판 또는 GaAs 기판일 수 있다. 제1 도전형 반도체층(33a) 및 제2 도전형 반도체층(33b)은 AlGaInAs 계열 또는 AlGaInP 계열의 반도체층, AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInP 계열의 우물층 또는 AlGaInN 계열의 우물층을 포함할 수 있다. 제2 LED 적층(33)은 예컨대 녹색광을 발하도록 AlGaInP 또는 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(33b) 상에 제2 투명 전극(35)이 형성될 수 있다. 제2 투명 전극(35)은 앞서 설명한 바와 같이 제1 LED 적층(23)에서 생성된 광, 예컨대 적색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제2 투명 전극(35)은 ZnO로 형성될 수 있다.
한편, 제3 기판(41) 상에 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)을 포함하는 제3 LED 적층(43)이 성장된다. 제1 도전형 반도체층(43a)과 제2 도전형 반도체층(43b) 사이에 활성층(도시하지 않음)이 개재될 수 있다.
제3 기판(41)은 제3 LED 적층(43)을 성장시키기 위해 사용될 수 있는 기판, 예컨대 사파이어 기판, SiC 기판 또는 GaN 기판일 수 있다. 일 실시예에서, 제3 기판(41)은 평평한 사파이어 기판일 수 있으나, 패터닝된 사파이어 기판일 수도 있다. 제1 도전형 반도체층(43a) 및 제2 도전형 반도체층(43b)은 AlGaInN 계열의 반도체층으로 형성될 수 있으며, 활성층은 예컨대 AlGaInN 계열의 우물층을 포함할 수 있다. 제3 LED 적층(43)은 예컨대 청색광을 발하도록 AlGaInN의 조성비가 정해질 수 있다.
제2 도전형 반도체층(43b) 상에 제3 투명 전극(45)이 형성될 수 있다. 제3 투명 전극(45)은 앞서 설명한 바와 같이 제1 및 제2 LED 적층(23, 33)에서 생성된 광, 예컨대 적색광 및 녹색광을 투과하는 금속층 또는 도전성 산화물층으로 형성될 수 있다. 특히, 제3 투명 전극(45)은 ZnO로 형성될 수 있다.
제1 내지 제3 LED 적층들(23, 33, 43)은 각각 서로 다른 성장 기판들(21, 31, 41) 상에서 성장되며, 따라서, 그 제조 공정 순서는 제한되지 않는다.
이하에서는 성장 기판들(21, 31, 41) 상에 성장된 제1 내지 제3 LED 적층들(23, 33, 43)을 이용하여 발광 소자(100)를 제조하는 방법을 설명한다. 이하에서는 주로 하나의 발광 소자(100) 영역에 대해 도시 및 설명하지만, 당업자라면 성장 기판들(21, 31, 41) 상에 성장된 LED 적층들(23, 33, 43)을 이용하여 동일 제조 공정에서 복수의 발광 소자들(100)이 일괄적으로 제조될 수 있음을 이해할 것이다.
도 5a, 5b, 5c, 5d, 6A, 6b, 6c, 6d, 7A, 7b, 7c, 7d, 8a, 8b, 8c, 8d, 9a, 9b, 9c, 9d, 10A, 10b, 10c, 10d, 11A, 11b, 11c, 11d, 12A, 12b, 12c, 12d, 13A, 13b, 13c 및 13d는 본 개시의 일 실시예에 따른 디스플레이용 발광 소자(100)를 제조하는 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 여기서, 단면도들은 각각 도 3b, 도 3c 및 도 3d의 단면도들에 대응하도록 도시하였다.
우선, 도 5a, 도 5b, 도 5c 및 도 5d를 참조하면, 사진 및 식각 기술을 이용하여 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 패터닝하여 제1 도전형 반도체층(43a)을 노출시킨다. 이 공정은 예컨대 메사 식각 공정에 해당된다. 포토 레지스트 패턴을 식각 마스크로 사용하여 수행될 수 있다. 예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제3 투명 전극(45)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(43b)을 식각할 수 있다. 이에 따라, 제3 투명 전극(45)은 메사 식각 영역으로부터 리세스될 수 있다. 도 5a에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제3 투명 전극(45)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제3 투명 전극(45)을 습식식각하므로, 제3 투명 전극(45)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제3 투명 전극(45)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
이어서, n 전극 패드(47a) 및 하부 p 전극 패드(47b)가 각각 제1 도전형 반도체층(43a) 및 제3 투명 전극(45) 상에 형성된다. n 전극 패드(47a)와 하부 p 전극 패드(47b)는 서로 다른 두께로 형성될 수 있다. 특히, n 전극 패드(47a)와 하부 p 전극 패드(47b)의 상면이 동일 높이에 위치할 수 있다.
도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 도 5a, 도 5b, 도 5c 및 도 5d를 참조하여 설명한 제3 LED 적층(43) 상에 도 4b를 참조하여 설명한 제2 LED 적층(33)이 본딩된다. TBDB(temporary bonding/debonding) 기술을 이용하여 임시 기판에 제2 LED 적층(33)을 본딩하고 제2 기판(31)이 제2 LED 적층(33)으로부터 먼저 제거된다. 제2 기판(31)은 예를 들어 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 제2 기판(31)이 제거된 후, 제1 도전형 반도체층(33a)의 표면에 거칠어진 면이 형성될 수 있다. 그 후, 임시 기판에 본딩된 제2 LED 적층(33)의 제1 도전형 반도체층(33a)이 제3 LED 적층(43)을 향하도록 배치되어 제3 LED 적층(43)에 본딩될 수 있다. 제2 LED 적층(33)과 제3 LED 적층(43)은 제1 본딩층(49)에 의해 서로 본딩된다. 제2 LED 적층(33)을 본딩한 후, 임시 기판도 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 이에 따라, 제2 투명 전극(35)이 상면에 배치된 형태로 제2 LED 적층(33)이 제3 LED 적층(43)에 배치될 수 있다.
ITO의 경우, 레이저 리프트 오프 기술을 이용하여 제2 기판(31)을 분리할 때, 제2 LED 적층(33)으로부터 ITO가 박리될 수 있다. 따라서, 레이저 리프트 오프 기술을 이용하여 제2 기판(31)을 제거할 경우, 제2 투명 전극(35)은 접합력이 우수한 ZnO로 형성된 것이 유리하다.
이어서, 제2 투명 전극(35) 및 제2 도전형 반도체층(33b)을 패터닝하여 제1 도전형 반도체층(33a)을 노출시킨다. 제2 투명 전극(35) 및 제2 도전형 반도체층(33b)은 사진 및 식각 기술을 이용하여 패터닝될 수 있다. 이 공정은 앞서 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 식각한 메사 식각 공정과 같은 방법으로 습식 식각 및 건식 식각 기술을 이용하여 수행될 수 있다.
예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제2 투명 전극(35)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(33b)을 식각할 수 있다. 이에 따라, 제2 투명 전극(35)은 메사 식각 영역으로부터 리세스될 수 있다. 도 6a에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제2 투명 전극(35)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제2 투명 전극(35)을 습식식각하므로, 제2 투명 전극(35)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제2 투명 전극(35)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
도 6a에 도시된 바와 같이, 제2 LED 적층(33)의 메사 식각 영역은 제3 LED 적층(43)의 메사 식각 영역과 일부 중첩될 수 있다. 예를 들어, 제2 LED 적층(33)의 메사 식각 영역의 일부는 n 전극 패드(47a) 상부에 형성될 수 있다. 또한, 메사 식각 영역의 또 다른 일부는 하부 p 전극 패드(47b) 상부에 위치할 수 있다. 이에 더하여, 제2 LED 적층(33)의 메사 식각 영역의 일부는 제3 LED 적층(43)의 메사 영역 상에 위치할 수 있다.
도 7a, 도 7b, 도 7c 및 도 7d를 참조하면, 제2 LED 적층(33)을 관통하는 하부 관통홀들(33h1, 33h2)이 형성된다. 하부 관통홀들(33h1, 33h2)은 제1 본딩층(49)을 관통하여 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시킨다. 하부 관통홀들(33h1, 33h2)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 하부 관통홀들(33h1, 33h2)의 측벽에 단차진 구조가 형성될 수 있다.
하부 p 전극 패드(47b)와 n 전극 패드(47a)의 상면들이 동일 높이에 위치하므로, 하부 관통홀들(33h1, 33h2)을 형성하는 동안 어느 하나의 패드가 먼저 노출되어 손상되는 것을 방지할 수 있다.
도 8a, 도 8b, 도 8c 및 도 8d를 참조하면, 제2 LED 적층(33) 상에 하부 절연층(51)이 형성된다. 하부 절연층(51)은 제2 투명 전극(35)을 덮고, 제2 도전형 반도체층(33b)을 덮는다. 또한, 하부 절연층(51)은 하부 관통홀들(33h1, 33h2)의 측벽을 덮는다. 한편, 하부 절연층(51)은 제2 투명 전극(35), 제1 도전형 반도체층(33a), n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시키는 개구부들(51a)을 갖는다.
이어서, 하부 절연층(51) 상에 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)가 형성된다. 하부 공통 커넥터(53c), 하부 p 커넥터(53b) 및 상부 p 전극 패드(53g)는 동일 재료로 함께 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 서로 다른 공정에서 다른 재료로 형성될 수도 있다. 예컨대, 상부 p 전극 패드(53g)의 상면 높이를 하부 p 커넥터(53b)나 하부 공통 커넥터(53c)의 상면 높이와 동일하게 맞추기 위해 상부 p 전극 패드(53g)를 더 두껍게 형성할 수도 있다.
상부 p 전극 패드(53g)는 개구부(51a)에 노출된 제2 투명 전극(35) 상에 배치될 수 있다. 나아가, 상부 p 전극 패드(53g)의 일부가 하부 절연층(51) 상에 위치하도록 형성될 수도 있다.
하부 p 커넥터(53b)는 개구부(51a)를 통해 노출된 하부 p 전극 패드(47b)에 접속됨과 아울러, 하부 절연층(51) 상에 일부가 배치된다. 하부 공통 커넥터(53c)는 개구부들(51a)을 통해 노출된 제1 도전형 반도체층(33a) 및 n 전극 패드(47a)에 접속하며, 하부 절연층(51) 상에 일부가 배치된다.
도 9a, 도 9b, 도 9c 및 도 9d를 참조하면, 도 4a에서 설명된 제1 LED 적층(23)이 제2 LED 적층(33)에 본딩된다. TBDB(temporary bonding/debonding) 기술을 이용하여 임시 기판에 제1 LED 적층(23)을 본딩하고 제1 기판(21)이 제1 LED 적층(23)으로부터 먼저 제거된다. 제1 기판(21)은 예를 들어 습식 또는 건식 식각 기술을 이용하여 제거될 수 있다. 제1 기판(21)이 제거된 후, 제1 LED 적층(23)에서 생성된 광을 흡수하는 반도체층들도 제거될 수 있다. 이어서, 노출된 제1 도전형 반도체층(23a)의 표면에 거칠어진 면이 형성될 수도 있다. 그 후, 임시 기판에 본딩된 제1 LED 적층(23)의 제1 도전형 반도체층(23a)이 제2 LED 적층(33)을 향하도록 배치되어 제2 LED 적층(33)에 본딩될 수 있다. 제1 LED 적층(23)과 제2 LED 적층(33)은 제2 본딩층(59)에 의해 서로 본딩된다. 제1 LED 적층(23)을 본딩한 후, 임시 기판도 레이저 리프트 오프 기술을 이용하여 제거될 수 있다. 이에 따라, 제1 투명 전극(25)이 상면에 배치된 형태로 제1 LED 적층(23)이 제2 LED 적층(33)에 배치될 수 있다.
이에 따라, 제2 본딩층(59)은 제1 도전형 반도체층(23a)에 접함과 아울러, 하부 절연층(51), 하부 p 커넥터(53b), 상부 p 전극 패드(53g) 및 하부 공통 커넥터(53c)에 접하며, 나아가, 상부 p 전극 패드(53g) 주위에 노출된 제2 투명 전극(35)에 접할 수 있다.
이어서, 제1 투명 전극(25) 및 제2 도전형 반도체층(23b)을 패터닝하여 제1 도전형 반도체층(23a)을 노출시킨다. 제1 투명 전극(25) 및 제2 도전형 반도체층(23b)은 사진 및 식각 기술을 이용하여 패터닝될 수 있다. 이 공정은 앞서 제3 투명 전극(45) 및 제2 도전형 반도체층(43b)을 식각한 메사 식각 공정과 같은 방법으로 습식 식각 및 건식 식각 기술을 이용하여 수행될 수 있다.
예를 들어, 식각 마스크를 형성한 후, 습식 식각 기술로 제1 투명 전극(25)을 먼저 식각하고, 이어서 동일 식각 마스크를 이용하여 건식 식각 기술로 제2 도전형 반도체층(23b)을 식각할 수 있다. 이에 따라, 제1 투명 전극(25)은 메사 식각 영역으로부터 리세스될 수 있다. 도 9a에는 도면을 간략하게 나타내기 위해 메사의 가장자리를 도시하고 제1 투명 전극(25)의 가장자리를 도시하지 않았다. 그러나 동일한 식각 마스크를 사용하여 제1 투명 전극(25)을 습식식각하므로, 제1 투명 전극(25)의 가장자리가 메사의 가장자리로부터 메사 내측으로 리세스될 것임을 쉽게 이해할 수 있다. 동일한 식각 마스크를 이용하므로, 사진 공정 수가 증가하지 않아 공정 비용을 절약할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 메사 식각 공정을 위한 식각 마스크와 제1 투명 전극(25)을 식각하기 위한 식각 마스크를 각각 사용할 수도 있다.
도 10a. 도 10b, 도 10c 및 도 10d를 참조하면, 식각 기술을 이용하여 제1 LED 적층(23)을 관통하는 상부 관통홀들(23h1, 23h2, 23h3)이 형성된다. 상부 관통홀들(23h1, 23h2, 23h3)은 제2 본딩층(59)을 관통하여 각각 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)를 노출시킨다. 상부 관통홀들(23h1, 23h2, 23h3)에 의해 노출되는 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)의 영역들은 서로 동일 높이에 위치할 수 있다. 이에 따라, 상부 관통홀들(23h1, 23h2, 23h3)은 대체로 깊이가 서로 동일할 수 있으며, 동일 공정에서 함께 형성될 수 있다.
상부 관통홀들(23h1, 23h2, 23h3)은 메사 식각 영역 내에 형성될 수 있으며, 따라서, 이들 상부 관통홀들의 측벽은 하부 관통홀들(33h1, 33h2)과 같이 단차진 구조를 가질 수 있다.
도 11a, 도 11b, 도 11c 및 도 11d를 참조하면, 아이솔레이션 공정에 의해 발광 소자(100) 영역을 정의하기 위한 분리 홈이 형성된다. 분리 홈은 제1 내지 제3 LED 적층들(23, 33, 43)의 둘레를 따라 제3 기판(41)을 노출시킬 수 있다. 발광 소자 영역들 사이에서 제1 LED 적층(23), 제2 본딩층(59), 하부 절연층(51), 제2 LED 적층(33), 제1 본딩층(49), 제3 LED 적층(43)을 차례로 제거함으로써 분리 홈이 형성될 수 있다. 제1 투명 전극(25), 제2 투명 전극(35) 및 제3 투명 전극(45)은 아이솔레이션 공정을 수행하는 동안 노출되지 않으며, 따라서, 식각 가스에 의해 손상되지 않는다. 제2 및 제3 투명 전극(35, 45)이 ZnO로 형성될 경우, ZnO는 식각 가스에 의해 쉽게 손상될 수 있다. 그러나, 본 개시는 제2 및 제3 투명 전극들(35, 45)을 미리 리세스시킴으로써 이들이 식각 가스에 노출되는 것을 방지할 수 있다.
본 실시예에 있어서, 아이솔레이션 공정을 통해 1 내지 제3 LED 적층들(23, 33, 43)이 차례로 패터닝되는 것으로 설명하지만, 본 개시가 반드시 이것에 한정되는 것은 아니다. 예를 들어, 제1 내지 제3 LED 적층들(23, 33, 43)의 제2 도전형 반도체층들(23b, 33b, 43b)은 메사 식각 공정에서 미리 제거될 수도 있다. 또한, 제2 LED 적층(33)을 본딩하기 전에 분리 홈이 형성될 영역에서 제3 LED 적층(43)이 미리 제거될 수도 있으며, 제1 LED 적층(23)을 본딩하기 전에 분리 홈이 형성될 영역에서 제2 LED 적층(33)이 미리 제거될 수도 있다. 이 경우, 제3 LED 적층(43)이 제거된 영역은 제1 본딩층(49)으로 채워질 수 있으며, 제2 LED 적층(33)이 제거된 영역은 제2 본딩층(59)으로 채워질 수 있다. 이에 따라, 아이솔레이션 공정에서 제2 및 제3 LED 적층들(33, 43)은 노출되지 않을 수 있다.
도 12a, 도 12b, 도 12c 및 도 12d를 참조하면, 중간 절연층(61)이 제1 LED 적층(23) 및 제1 투명 전극(25) 상에 형성된다. 중간 절연층(61)은 분리 홈을 통해 노출된 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들, 제1 및 제2 본딩층들(49, 59)의 측면들, 및 하부 절연층(51)의 측면을 덮을 수 있다.
중간 절연층(61)은 또한 상부 관통홀들(23h1, 23h2, 23h3)의 측벽들을 덮을 수 있다. 다만, 중간 절연층(61)은 상부 관통홀들(23h1, 23h2, 23h3)의 바닥을 노출시키는 개구부들(61a), 제1 LED 적층(23)의 제1 도전형 반도체층(23a)을 노출시키는 개구부(61b) 및 제1 투명 전극(25)을 노출시키는 개구부(61c)를 갖도록 패터닝된다. 개구부들(61a)은 상부 관통홀들(23h1, 23h2, 23h3) 내에서 상부 p 전극 패드(53g), 하부 p 커넥터(53b) 및 하부 공통 커넥터(53c)를 노출시킨다.
중간 절연층(61) 상에 제1 내지 제3 상부 커넥터들(63r, 63g, 63b) 및 상부 공통 커넥터(63c)가 형성된다. 제1 상부 커넥터(63r)는 제1 투명 전극(25)에 접속되며, 제2 상부 커넥터(63g)는 상부 p 전극 패드(53g)에 접속되고, 제3 상부 커넥터(63b)는 하부 P 커넥터(53b)에 접속될 수 있다. 한편, 상부 공통 커넥터(63c)는 하부 공통 커넥터(53c)에 접속될 수 있다.
도 13a, 도 13b, 도 13c 및 도 13d를 참조하면, 중간 절연층(61) 및 커넥터들(63r, 63g, 63b, 63c)을 덮는 상부 절연층(71)이 형성된다. 상부 절연층(71)은 제1 내지 제3 LED 적층들(23, 33, 43)의 측면들에서도 중간 절연층(61)을 덮을 수 있다. 다만, 상부 절연층(71)은 제1 내지 제3 상부 커넥터들(63r, 63g, 63b) 및 상부 공통 커넥터(63c)를 노출시키는 개구부들(71a)을 갖도록 패터닝될 수 있다.
이어서, 상기 개구부들(71a) 내에 각각 범프 패드들(73r, 73g, 73b, 73c)이 형성된다. 제1 범프 패드(73r)는 제1 상부 커넥터(63r) 상에 배치되고, 제2 범프 패드(73g)는 제2 상부 커넥터(63g) 상에 배치되며, 제3 범프 패드(73b)는 제3 상부 커넥터(63b) 상에 배치된다. 공통 범프 패드(73c)는 상부 공통 커넥터(63c) 상에 배치된다.
이어서, 발광 소자(100)를 회로 기판(101) 상에 본딩하고, 기판(41)을 분리함으로써 기판(41)으로부터 분리된 발광 소자(100)가 완성된다. 회로기판(101)에 본딩된 발광 소자(100)의 개략적인 가상 단면도가 도 14에 도시되어 있다.
도 14는 단일의 발광 소자(100)가 회로 기판(101) 상에 배치된 것을 도시하지만, 회로 기판(101) 상에는 복수의 발광 소자들(100)이 실장된다. 각각의 발광소자들(100)은 청색광, 녹색광 및 적색광을 방출할 수 있는 하나의 픽셀을 구성하며, 회로 기판(101) 상에 복수의 픽셀들이 정렬되어 디스플레이 패널이 제공된다.
한편, 기판(41) 상에는 복수의 발광 소자들(100)이 형성될 수 있으며, 이들 발광 소자들(100)은 하나씩 회로 기판(101)으로 전사되는 것이 아니라 집단으로 회로 기판(101) 상에 전사될 수 있다. 도 15a, 도 15b, 및 도 15c는 발광 소자를 회로 기판에 전사하는 방법을 설명하기 위한 개략적인 단면도들이다. 여기서는 기판(41) 상에 형성된 발광 소자들(100)을 집단으로 회로 기판(101)으로 전사하는 방법이 설명된다.
도 15a를 참조하면, 발광 소자 제조 방법을 통해 설명한 바와 같이, 도 13a, 도 13b, 도 13c 및 도 13d의 공정이 완료되면, 기판(41) 상에 복수의 발광 소자들(100)이 분리 홈에 의해 분리되어 정렬된다.
한편, 상면에 패드들을 갖는 회로 기판(101)이 제공된다. 패드들은 디스플레이를 위한 픽셀들의 정렬 위치에 대응하도록 회로 기판(101) 상에 배열된다. 일반적으로 기판(41) 상에 정렬된 발광 소자들(100)의 간격은 회로 기판(101) 내의 픽셀들의 간격에 비해 더 조밀하다.
도 15b를 참조하면, 발광 소자들(100)의 범프 패드들을 회로 기판(101) 상의 패드들에 본딩한다. 범프 패드들과 패드들은 In 본딩을 이용하여 본딩될 수 있다. 한편, 픽셀 영역 사이에 위치하는 발광 소자들(100)은 본딩될 패드가 없기 때문에 회로 기판(101)으로부터 떨어진 상태를 유지한다.
이어서, 기판(41) 상에 단일 또는 다중 레이저가 조사된다. 예를 들어, 마스크(201)가 기판(41) 상에 배치될 수 있으며, 레이저 조사되는 광 투과 영역은 본딩된 발광 소자들(100)에 대응하도록 배치될 수 있다. 따라서, 패드들에 본딩된 발광 소자들(100)에 선택적으로 레이저가 조사될 수 있다. 그 후, 레이저가 조사된 발광 소자들(100)을 기판(41)으로부터 분리함으로써 발광 소자들(100)이 회로 기판(101)으로 전사된다. 이에 따라, 회로 기판(101) 상에 발광 소자들(100)이 정렬된 디스플레이 패널이 제공된다. 디스플레이 패널은 도 1을 참조하여 설명한 바와 같은 다양한 디스플레이 장치에 실장될 수 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (21)

  1. 제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및
    상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되,
    상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고,
    상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고,
    상기 제2 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고,
    상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며,
    상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되,
    상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속되는 디스플레이용 발광 소자.
  2. 청구항 1에 있어서,
    상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 녹색광 및 청색광을 발하는 디스플레이용 발광 소자.
  3. 청구항 1에 있어서,
    상기 제1 내지 제3 LED 적층들은 독립적으로 구동 가능하며,
    상기 제1 LED 적층에서 생성된 광은 상기 제2 LED 적층 및 상기 제3 LED 적층을 투과하여 외부로 방출되고,
    상기 제2 LED 적층에서 생성된 광은 상기 제3 LED 적층을 투과하여 외부로 방출되는 디스플레이용 발광 소자.
  4. 청구항 1에 있어서,
    상기 공통 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제1 도전형 반도체층에 접속됨과 아울러, 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제1 도전형 반도체층에 접속되는 디스플레이용 발광 소자.
  5. 청구항 1에 있어서,
    상기 제1 LED 적층과 상기 제2 LED 적층 사이에 개재되며, 상기 제2 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제2 투명 전극; 및
    상기 제2 LED 적층과 상기 제3 LED 적층 사이에 개재되며, 상기 제3 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제3 투명 전극을 더 포함하고,
    상기 제2 및 제3 범프 패드들은 각각 상기 제2 및 제3 투명 전극들에 전기적으로 접속된 디스플레이용 발광 소자.
  6. 청구항 5에 있어서,
    상기 제1 LED 적층 상에 위치하여 상기 제1 LED 적층의 제2 도전형 반도체층에 오믹 콘택하는 제1 투명 전극을 더 포함하고,
    상기 제1 범프 패드는 상기 제1 투명 전극에 전기적으로 접속된 디스플레이용 발광 소자.
  7. 청구항 6에 있어서,
    상기 제1 내지 제3 투명 전극 중 어느 하나는 다른 투명 전극들과 다른 재료로 형성된 디스플레이용 발광 소자.
  8. 청구항 7에 있어서,
    상기 제1 투명 전극은 ITO로 형성되고, 상기 제2 및 제3 투명 전극은 ZnO로 형성된 디스플레이용 발광 소자.
  9. 청구항 5에 있어서,
    상기 제2 및 제3 투명 전극들은 각각 제2 LED 적층의 제2 도전형 반도체층 및 제3 LED 적층의 제2 도전형 반도체층보다 좁은 면적을 갖도록 리세스된 디스플레이용 발광 소자.
  10. 청구항 9에 있어서,
    상기 제1 내지 제3 LED 적층들의 측면을 덮는 절연층을 더 포함하되,
    상기 절연층은 상기 제1 내지 제3 LED 적층들의 제1 도전형 반도체층들의 측면에 접하되, 상기 제2 및 제3 투명 전극의 측면들은 상기 절연층으로부터 이격된 디스플레이용 발광 소자.
  11. 청구항 5에 있어서,
    상기 제3 LED 적층의 제1 도전형 반도체층 상에 배치된 n 전극 패드; 및
    상기 제3 투명 전극 상에 배치된 하부 p 전극 패드를 더 포함하되,
    상기 n 전극 패드의 상면은 상기 하부 p 전극 패드의 상면과 동일 높이에 위치하는 디스플레이용 발광 소자.
  12. 청구항 11에 있어서,
    상기 제2 LED 적층과 제3 LED 적층 사이에 개재된 제1 본딩층; 및
    상기 제1 LED 적층과 제2 LED 적층 사이에 개재된 제2 본딩층을 더 포함하고,
    상기 제2 LED 적층의 하부 관통홀들은 각각 상기 제1 본딩층을 관통하여 상기 n 전극 패드 및 하부 p 전극 패드를 노출시키는 디스플레이용 발광 소자.
  13. 청구항 12에 있어서,
    상기 제2 LED 적층의 제1 도전형 반도체층 및 상기 제3 LED 적층의 n 전극 패드에 접속된 하부 공통 커넥터;
    상기 하부 p 전극 패드에 접속된 하부 p 커넥터; 및
    상기 제2 투명 전극 상에 위치하는 상부 p 전극 패드를 더 포함하되,
    상기 하부 공통 커넥터 및 상기 하부 p 커넥터는 각각 상기 제2 LED 적층의 하부 관통홀을 통해 상기 n 전극 패드 및 상기 하부 p 전극 패드에 전기적으로 접속된 디스플레이용 발광 소자.
  14. 청구항 13에 있어서,
    상기 제1 LED 적층의 상부 관통홀들은 각각 상기 제2 본딩층을 관통하여 상기 하부 공통 커넥터, 상기 하부 p 커넥터 및 상기 상부 p 전극 패드를 노출시키는 디스플레이용 발광 소자.
  15. 청구항 14에 있어서,
    상기 제1 LED 적층의 상부 관통홀들에 의해 노출되는 상기 상부 p 전극 패드, 상기 하부 공통 커넥터 및 상기 하부 p 커넥터의 영역들은 서로 동일 높이에 위치하는 디스플레이용 발광 소자.
  16. 청구항 14에 있어서,
    상기 제1 LED 적층 상에 배치된 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 더 포함하되,
    상기 제1 상부 커넥터는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제2 상부 커넥터, 상기 제3 상부 커넥터 및 상기 상부 공통 커넥터는 각각 상기 제1 LED 적층의 상부 관통홀들을 통해 상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 상기 하부 공통 커넥터에 전기적으로 접속되며,
    상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터 상에 배치된 디스플레이용 발광 소자.
  17. 청구항 16에 있어서,
    상기 범프 패드들은 각각 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터의 평탄한 부분 상에 위치하는 디스플레이용 발광 소자.
  18. 청구항 17에 있어서,
    상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 덮는 상부 절연층을 더 포함하되,
    상기 상부 절연층은 상기 제1 내지 제3 상부 커넥터들 및 상부 공통 커넥터를 노출시키는 개구부들을 가지며,
    상기 범프 패드들은 각각 상기 개구부들 내에 배치된 디스플레이용 발광 소자.
  19. 청구항 18에 있어서,
    상기 제1 LED 적층과 상기 상부 커넥터들 사이에 배치된 중간 절연층을 더 포함하되,
    상기 중간 절연층은 상기 발광 소자의 측면 및 상기 제1 LED 적층의 상부 관통홀들의 측벽을 덮되,
    상기 상부 p 전극 패드, 상기 하부 p 커넥터, 및 하부 공통 커넥터를 노출시키는 개구부들을 가지는 디스플레이용 발광 소자.
  20. 청구항 1에 있어서,
    상기 제1 내지 제3 LED 적층들은 성장 기판으로부터 분리된 디스플레이용 발광 소자.
  21. 회로 기판; 및
    상기 회로 기판 상에 정렬된 복수의 발광 소자들을 포함하되,
    상기 발광 소자들은 각각
    제1 LED 적층;
    상기 제1 LED 적층의 아래에 위치하는 제2 LED 적층;
    상기 제2 LED 적층의 아래에 위치하는 제3 LED 적층; 및
    상기 제1 LED 적층 상에 배치된 범프 패드들을 포함하되,
    상기 제1 내지 제3 LED 적층들은 모두 제1 도전형 반도체층 및 상기 제1 도전형 반도체층 아래에 위치하는 제2 도전형 반도체층을 포함하고,
    상기 제1 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 상부 관통홀들을 갖고,
    상기 제2 LED 적층은 2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며, 또한, 제1 도전형 반도체층을 관통하는 하부 관통홀들을 갖고,
    상기 제3 LED 적층은 제2 도전형 반도체층을 통해 노출된 제1 도전형 반도체층을 포함하며,
    상기 범프 패드들은 제1 내지 제3 범프 패드들과 공통 범프 패드들을 포함하되,
    상기 제1 범프 패드는 상기 제1 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제2 범프 패드는 상기 제1 LED 적층의 상부 관통홀을 통해 상기 제2 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 제3 범프 패드는 상기 제1 LED 적층의 상부 관통홀 및 상기 제2 LED 적층의 하부 관통홀을 통해 상기 제3 LED 적층의 제2 도전형 반도체층에 전기적으로 접속되고,
    상기 공통 범프 패드는 상기 제1 내지 제3 LED 적층들의 노출된 제1 도전형 반도체층들에 공통으로 전기적으로 접속되며,
    상기 범프 패드들이 상기 회로 기판에 본딩된 디스플레이 장치.
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