KR20220078558A - 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 - Google Patents

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 Download PDF

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Abstract

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치를 개시한다. 일 실시예에 따른 디스플레이 장치는, 회로 기판 및 상기 회로 기판 상에 배열된 복수의 픽셀들을 포함하며, 상기 픽셀들 중 적어도 하나는, 제1 발광 소자 및 상기 제1 발광 소자로부터 횡방향으로 이격된 제2 발광 소자를 포함하며, 상기 제1 발광 소자는 제1 피크 파장의 광을 생성하는 제1 LED 적층을 갖고, 상기 제2 발광 소자는 제2 피크 파장의 광을 생성하는 제2 LED 적층, 및 상기 제2 LED 적층 상에 위치하며, 제3 피크 파장의 광을 생성하는 제3 LED 적층을 포함한다.

Description

디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치
본 개시는 디스플레이용 발광 소자 및 디스플레이 장치에 관한 것으로 특히, LED들의 적층 구조를 가지는 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
한편, 종래의 발광 다이오드는 디스플레이 장치에서 백라이트 광원으로 주로 사용되어 왔다. 그러나 백라이트 광원을 사용하는 디스플레이 장치의 경우, 광도의 제약으로 밝은 곳에서 화면을 인지하기 어렵고 또한 자체 발광되는 구조가 아니므로 우수한 화질의 디스플레이를 구현하지 못하는 문제점이 있다. 백라이트 광원을 사용하는 디스플레이의 단점을 해결하기 위해, 최근에는 청색, 녹색 및 적색 발광 다이오드들이 직접 픽셀로 작용하여 이미지를 구현하는 마이크로 LED에 대한 연구가 활발히 진행되고 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
LED는 그 재료에 따라 다양한 색상의 광을 방출할 수 있어, 청색, 녹색 및 적색을 방출하는 개별 LED 칩들을 2차원 평면상에 배열하여 디스플레이 장치를 제공할 수 있다. 그러나 각 서브 픽셀에 하나의 LED 칩을 배열할 경우, LED 칩의 개수가 많아져 실장 공정에 시간이 많이 소요된다. 통상, 마이크로 LED의 경우, 수백 만개에서 수천 만개의 LED 들을 기판에 실장해야 하는데, 이에 따라 생산성 저하 등의 문제를 피할 수 없으며, 결과적으로 제품 가격 상승으로 이어질 수 밖에 없다.
나아가, 서브 픽셀들을 2차원 평면상에 배열하기 때문에, 청색, 녹색 및 적색 서브 픽셀들을 포함하는 하나의 픽셀이 점유하는 면적이 상대적으로 넓어진다. 따라서, 제한된 면적 내에 서브 픽셀들을 배열하기 위해서는 각 LED 칩의 면적을 줄여야 한다. 그러나 LED 칩의 크기 감소는 LED 칩의 실장을 어렵게 만들 수 있으며, 나아가, 발광 면적의 감소를 초래하여 광도가 떨어질 수 있다.
한편, 다양한 색상을 구현하는 디스플레이 장치는 고품질 백색광을 일관되게 제공할 필요가 있다. 종래 TV는 D65의 표준 백색광을 구현하기 위해 3:6:1의 RGB 혼합비를 사용하였다. 즉, 청색의 광도에 비해 적색의 광도가 상대적으로 더 높고, 녹색광의 광도가 상대적으로 가장 높다. 그런데, 현재 사용되는 LED 칩은 일반적으로 청색 LED의 광도가 다른 LED들에 비해 상대적으로 매우 높기 때문에, LED 칩들을 이용한 디스플레이 장치에서 RGB 혼합비를 맞추기 어려운 문제가 있다.
본 개시가 해결하고자 하는 과제는, 제한된 픽셀 면적 내에서 각 서브 픽셀의 면적을 증가시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 실장 공정 시간을 단축할 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, 공정 수율을 증대시킬 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 과제는, RGB 혼합비를 용이하게 제어할 수 있는 디스플레이용 발광 소자 및 디스플레이 장치를 제공하는 것이다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판 및 상기 회로 기판 상에 배열된 복수의 픽셀들을 포함하며, 상기 픽셀들 중 적어도 하나는, 제1 발광 소자 및 상기 제1 발광 소자로부터 횡방향으로 이격된 제2 발광 소자를 포함하며, 상기 제1 발광 소자는 제1 피크 파장의 광을 생성하는 제1 LED 적층을 갖고, 상기 제2 발광 소자는 제2 피크 파장의 광을 생성하는 제2 LED 적층, 및 상기 제2 LED 적층 상에 위치하며, 제3 피크 파장의 광을 생성하는 제3 LED 적층을 포함한다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하는 하부 LED 적층; 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하고 상기 하부 LED 적층 상에 배치된 상부 LED 적층; 및 상기 하부 LED 적층과 상기 상부 LED 적층을 본딩하는 본딩 물질층을 포함하고, 단지 두 개의 피크 파장들의 광만을 방출한다.
본 개시의 또 다른 실시예에 따른 디스플레이 장치는, 회로 기판 및 상기 회로 기판 상에 배열된 복수의 픽셀들을 포함하며, 상기 픽셀들 중 적어도 하나는, 제1 피크 파장의 광을 생성하는 제1 LED 적층; 상기 제1 LED 적층으로부터 횡방향으로 이격되며, 제2 피크 파장의 광을 생성하는 제2 LED 적층; 및 상기 제2 LED 적층 상에 위치하며, 제3 피크 파장의 광을 생성하는 제3 LED 적층을 포함한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 3A는 본 개시의 일 실시예에 따른 제1 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 3B는 도 3A의 절취선 A-A'를 따라 취해진 개략적인 단면도이다.
도 4A, 도 4B 및 도 4C는 본 개시의 다양한 실시예들에 따른 제1 발광 소자를 설명하기 위한 개략적인 단면도들이다.
도 5A는 본 개시의 일 실시예에 따른 제2 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 5B는 도 5A의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도 6A 및 도 6B는 본 개시의 다양한 실시예들에 따른 제2 발광 소자를 설명하기 위한 개략적인 단면도들이다.
도 7은 본 개시의 또 다른 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 일 실시예에 따른 디스플레이 장치는, 회로 기판 및 상기 회로 기판 상에 배열된 복수의 픽셀들을 포함하며, 상기 픽셀들 중 적어도 하나는, 제1 발광 소자 및 상기 제1 발광 소자로부터 횡방향으로 이격된 제2 발광 소자를 포함하며, 상기 제1 발광 소자는 제1 피크 파장의 광을 생성하는 제1 LED 적층을 갖고, 상기 제2 발광 소자는 제2 피크 파장의 광을 생성하는 제2 LED 적층, 및 상기 제2 LED 적층 상에 위치하며, 제3 피크 파장의 광을 생성하는 제3 LED 적층을 포함한다.
제2 LED 적층 및 제3 LED 적층이 서로 중첩하는 제2 발광 소자를 채택함으로써, 발광 소자들의 실장 공정 수를 감소시킬 수 있으며, 또한, 픽셀 면적을 증가시키지 않으면서 각 서브 픽셀의 발광 면적을 증가시킬 수 있다.
상기 제1 피크 파장은 상기 제2 및 제3 피크 파장에 비해 장파장일 수 있다. 장파장을 갖는 제1 LED 적층은 제2 및 제3 LED 적층들에 비해 상대적으로 낮은 전압하에서 동작한다. 따라서, 제2 및 제3 LED 적층을 제2 발광 소자 내에 서로 중첩하여 배치하고, 제1 LED 적층을 제2 발광 소자로부터 이격시켜 배치함으로써 서로 다른 전원을 이용하여 제1 및 제2 발광 소자들을 구동하기에 적합할 수 있다. 그러나 본 개시가 서로 다른 전원을 이용하여 제1 발광 소자와 제2 발광 소자를 구동하는 것에 한정되는 것은 아니다.
일 실시예에 있어서, 상기 제2 피크 파장은 상기 제3 피크 파장에 비해 장파장일 수 있다. 상대적으로 장파장인 제2 피크 파장의 광은 제3 LED 적층을 통해 광 손실 없이 외부로 쉽게 방출될 수 있다. 다른 실시예에 있어서, 상기 제2 피크 파장은 상기 제3 피크 파장에 비해 단파장일 수 있다. 상대적으로 단파장인 제2 피크 파장의 광은 제3 LED 적층을 통과하면서 일부 손실될 수 있으며, 이에 따라, 제2 피크 파장의 광의 광도가 감소할 수 있다. 이에 따라, 외부로 방출되는 제2 피크 파장의 광의 광도를 감소시켜, 제2 피크 파장의 광과 제3 피크 파장의 광의 광도를 조절할 수 있다.
예컨대, 상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 방출할 수 있다.
상기 디스플레이 장치는 상기 제1 발광 소자 및 제2 발광 소자의 측면을 덮는 광 차단 물질을 더 포함할 수 있다. 나아가, 상기 광 차단 물질은 상기 제1 발광 소자 및 제2 발광 소자의 상면을 덮을 수 있다.
일 실시예에 있어서, 상기 제1 발광 소자의 상면보다 상기 제2 발광 소자의 상면이 더 높게 위치할 수 있다. 다른 실시예에 있어서, 상기 제1 발광 소자와 제2 발광 소자의 상면은 실질적으로 동일 높이에 위치할 수 있다.
한편, 상기 제1 내지 제3 LED 적층은 각각 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함할 수 있으며, 상기 제2 발광 소자는 상기 제2 및 제3 LED 적층의 제2 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 애노드 전극 또는 제1 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 캐소드 전극을 포함할 수 있다.
공통 캐소드 전극 또는 공통 애노드 전극을 채택함으로써 본딩 패드의 개수를 줄일 수 있다.
나아가, 상기 제1 LED 적층의 제1 도전형 반도체층 또는 제2 도전형 반도체층은 상기 공통 애노드 전극 또는 상기 공통 캐소드 전극에 전기적으로 연결될 수 있다.
특정 실시예에 있어서, 상기 제1 발광 소자는 터널 접합을 이용하여 적층된 적어도 두 개의 활성층을 포함할 수 있다. 이에 따라, 상기 제1 발광 소자의 광도를 증가시킬 수 있다.
일 실시예에 있어서, 상기 제2 LED 적층의 제2 도전형 반도체층과 상기 제3 LED 적층의 제2 도전형 반도체층은 본딩에 의해 서로 전기적으로 연결될 수 있다.
한편, 상기 회로 기판은 디스플레이되는 화면에 대해 좌우 방향(x) 및 상하 방향(z)을 가지며, 상기 제1 발광 소자와 제2 발광 소자는 상하 방향으로 배열될 수 있다. 이에 따라, 디스플레이 되는 화면에서 좌우 방향의 색 편차를 줄일 수 있다.
본 개시의 일 실시예에 따른 디스플레이용 발광 소자는, 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하는 하부 LED 적층; 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하고 상기 하부 LED 적층 상에 배치된 상부 LED 적층; 상기 하부 LED 적층과 상기 상부 LED 적층을 본딩하는 본딩 물질층; 및 상기 하부 및 상부 LED 적층의 제2 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 애노드 전극 또는 상기 하부 및 상부 LED 적층의 제1 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 캐소드 전극을 포함하며, 단지 두 개의 피크 파장들의 광만을 방출한다.
상기 두 개의 피트 파장들의 광은 녹색광 및 청색광일 수 있다. 일 실시예에 있어서, 상기 하부 LED 적층은 녹색광을 방출하고, 상기 상부 LED 적층은 청색광을 방출할 수 있으며, 상기 청색광이 상기 하부 LED 적층을 통과하여 외부로 방출될 수 있다. 그러나 다른 실시예에 있어서, 하부 LED 적층이 청색광을 방출하고, 상부 LED 적층이 녹색광을 방출할 수도 있다.
한편, 상기 디스플레이용 발광 소자는 상기 하부 및 상부 LED 적층의 상기 제1 도전형 반도체층들 또는 제2 도전형 반도체층들에 각각 전기적으로 연결된 개별 전극들을 더 포함할 수 있다.
이에 따라, 상기 하부 LED 적층과 상부 LED 적층은 개별 전극들 및 공통 전극을 이용하여 독립적으로 구동될 수 있다.
상기 디스플레이용 발광 소자는 상기 하부 LED 적층 아래에 위치하는 기판을 더 포함할 수 있으며, 상기 기판은 상기 하부 LED 적층의 성장 기판일 수 있다.
본 개시의 또 다른 실시예에 따른 디스플레이 장치는, 회로 기판 및 상기 회로 기판 상에 배열된 복수의 픽셀들을 포함하며, 상기 픽셀들 중 적어도 하나는, 제1 피크 파장의 광을 생성하는 제1 LED 적층; 상기 제1 LED 적층으로부터 횡방향으로 이격되며, 제2 피크 파장의 광을 생성하는 제2 LED 적층; 및 상기 제2 LED 적층 상에 위치하며, 제3 피크 파장의 광을 생성하는 제3 LED 적층을 포함한다.
상기 회로 기판은 디스플레이되는 화면에 대해 좌우 방향(x) 및 상하 방향(z)을 가지며, 상기 제1 LED 적층과 상기 제2 LED 적층은 상하 방향으로 배열될 수 있다.
한편, 상기 제3 피크 파장은 상기 제2 피크 파장보다 장파장일 수 있다.
이하 도면을 참조하여 본 개시의 실시예들에 대해 구체적으로 설명한다.
도 1은 본 개시의 실시예들에 따른 디스플레이 장치들을 설명하기 위한 개략적인 사시도들이다.
본 개시의 발광 소자는, 특별히 한정되는 것은 아니나, 특히, 스마트 워치(1000a), VR 헤드셋(1000b)과 같은 VR 디스플레이 장치, 또는 증강 현실 안경(1000c)과 같은 AR 디스플레이 장치 내에 사용될 수 있다.
디스플레이 장치 내에는 이미지를 구현하기 위한 디스플레이 패널이 실장된다. 도 2는 본 개시의 일 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 디스플레이 패널은 회로 기판(101) 및 픽셀들(100)을 포함한다.
회로 기판(101)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 회로 기판(101)은 내부에 배선 및 저항을 포함할 수 있다. 다른 실시예에 있어서, 회로 기판(101)은 배선, 트랜지스터들 및 커패시터들을 포함할 수 있다. 회로 기판(101)은 또한 내부에 배치된 회로에 전기적 접속을 허용하기 위한 패드들을 상면에 가질 수 있다.
복수의 픽셀들(100)은 회로 기판(101) 상에 정렬된다. 각각의 픽셀(100)은 제1 발광 소자(100R) 및 제2 발광 소자(100GB)를 포함할 수 있다. 모든 픽셀(100)이 제1 발광 소자(100R) 및 제2 발광 소자(100GB)를 포함할 수 있으나, 본 개시는 이에 한정되는 것은 아니며, 적어도 하나의 픽셀(100)이 제1 및 제2 발광 소자(100R, 100GB)를 포함하는 한 본 개시의 범위에 속한다.
제2 발광 소자(100GB)는 제1 발광 소자(100R)로부터 횡방향으로 이격된다. 특히, 디스플레이 되는 화면을 기준으로 좌우 방향(x) 및 상하 방향(z)을 정의할 때, 제1 발광 소자(100R)와 제2 발광 소자(100GB)는 도 2에 도시한 바와 같이, 상하 방향(z)으로 배열될 수 있다. 즉, 제2 발광 소자(100GB)는 제1 발광 소자(100R)로부터 상하 방향으로 이격될 수 있다. 제1 발광 소자(100R) 아래에 제2 발광 소자(100GB)가 배치된 것으로 도시하지만, 이에 한정되는 것은 아니며, 제1 발광 소자(100R)가 제2 발광 소자(100GB) 아래에 배치될 수도 있다. 일반적으로 디스플레이되는 화면을 볼 때, 상하 방향보다는 좌우 방향의 색편차가 사용자에게 더 민감하게 인식될 수 있다. 따라서, 제1 발광 소자(100R)와 제2 발광 소자(100GB)를 상하 방향으로 배열함으로써 좌우 방향(x)에서 색 편차가 발생되는 것을 방지할 수 있다.
제1 발광 소자(100R) 및 제2 발광 소자(100GB)의 구체적인 구성에 대해 이하에서 상세하게 설명한다.
도 3A는 제1 발광 소자(100R)를 설명하기 위한 개략적인 평면도이고, 도 3B는 도 3A의 절취선 A-A'를 따라 취해진 개략적인 단면도이다.
설명의 편의를 위해, 범프 패드들(30a, 30b)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자(100R)는 도 2에 도시한 바와 같이 회로 기판(101) 상에 플립 본딩되며, 이 경우, 범프 패드들(30a, 30b)이 제1 발광 소자(100R)의 아래쪽에 배치될 것이다. 나아가, 특정 실시예에서, 범프 패드들(30a, 30b)은 생략될 수도 있다.
도 3A 및 도 3B를 참조하면, 제1 발광 소자(100R)는 제1 LED 적층(23R), 오믹 전극(25), 절연층(27), 커넥터들(29a, 29b) 및 범프 패드들(30a, 30b)을 포함할 수 있다. 제1 LED 적층(23R)은 제1 도전형 반도체층(23a), 제2 도전형 반도체층(23b) 및 활성층(23c)을 포함한다.
제1 LED 적층(23R)은 제1 피크 파장의 광을 방출한다. 여기서, 제1 피크 파장의 광은 적색광일 수 있다. 이를 위해, 제1 LED 적층(23R)은 AlGaInP 계열의 우물층을 포함할 수 있다.
오믹 전극(25)은 제2 도전형 반도체층(23b)에 오믹 콘택한다. 오믹 전극(25)은 제1 LED 적층(23)에서 생성된 광을 반사시키는 반사 금속층을 포함할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 오믹 전극(25)은 인디움주석 산화물(ITO) 등의 투명 산화물층이나 금속층을 이용하여 형성될 수도 있다. 오믹 전극(25)은 제2 도전형 반도체층(23b)의 거의 전면을 덮을 수 있으며, 따라서, 제1 발광 소자(100R) 내에서 전류를 넓게 분산시킬 수 있다.
한편, 커넥터(29a)는 제1 도전형 반도체층(23a)에 전기적으로 연결될 수 있다. 커넥터(29a)는 제2 도전형 반도체층(23b) 및 활성층(23c)을 관통하는 관통홀을 통해 제1 도전형 반도체층(23a)에 접속할 수 있으나, 이에 한정되는 것은 아니며, 메사 식각을 통해 노출된 제1 도전형 반도체층(23a)에 접속할 수도 있다. 또한, 도시하지는 않았지만, 제1 도전형 반도체층(23a) 상에 오믹 전극이 추가로 형성되고, 커넥터(29a)는 오믹 전극에 접속할 수도 있다.
한편, 커넥터(29a)는 절연층(27)에 의해 제2 도전형 반도체층(23b) 및 활성층(23c)으로부터 절연될 수 있다. 절연층(27)은 또한 제2 도전형 반도체층(23b) 및 오믹 전극(25)을 덮을 수 있다. 도시한 바와 같이, 커넥터(29a)는 절연층(27) 상에 상대적으로 넓은 패드를 가질 수 있다.
커넥터(29b)는 오믹 전극(25)에 전기적으로 접속할 수 있다. 도시한 바와 같이, 커넥터(29b)는 절연층(27)을 통해 오믹 전극(25)에 접속할 수 있다. 커넥터(29b)는 절연층(27) 상에 상대적으로 넓은 패드를 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 커넥터(29b)는 직접 오믹 전극(25) 상에 형성될 수도 있다.
한편, 범프 패드들(30a 30b)이 각각 커넥터들(29a, 29b) 상에 배치될 수 있다. 범프 패드들(30a, 30b)은 제1 발광 소자(100R)를 회로 기판(101) 상에 본딩할 때, 본딩 패드로 사용될 수 있다. 다른 실시예에 있어서, 범프 패드들(30a, 30b)이 생략되고, 커넥터들(29a, 29b)이 본딩 패드로 사용될 수도 있다.
본 실시예에 따른 제1 발광 소자(100R)는 예컨대 GaAs 기판과 같은 성장 기판 상에 제1 도전형 반도체층(23a), 활성층(23c) 및 제2 도전형 반도체층(23b)을 성장시킨 후, 오믹 전극(25), 커넥터들(29a, 29b) 및 범프 패드들(30a, 30b)을 형성한 후, 성장 기판을 제거하여 형성될 수 있다. 따라서, 제1 발광 소자(100R)는 성장 기판을 포함하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 그 구조 및 형상은 다양할 수 있다.
도 4A, 도 4B 및 도 4C는 본 개시의 다양한 실시예들에 따른 제1 발광 소자를 설명하기 위한 개략적인 단면도들이다.
도 4A를 참조하면, 본 실시예에 따른 제1 발광 소자(100R')는 성장 기판(21)을 포함할 수 있다. 성장 기판(21)은 예를 들어, GaAs 기판일 수 있으나, 이에 한정되는 것은 아니다.
한편, 커넥터들 및 범프 패드들은 활성층(23c)에서 생성된 광이 외부로 방출될 수 있도록 성장 기판(21) 상부 또는 하부에 형성될 수 있다.
도 4B를 참조하면, 본 실시예에 따른 제1 발광 소자(100R")는 성장 기판(21) 대신 윈도우 창(121)을 포함하는 것에 차이가 있다. 예를 들어, 도 4A와 같이 성장 기판(21) 상에 제1 도전형 반도체층(23a), 활성층(23c) 및 제2 도전형 반도체층(23b)을 성장한 후, 제2 도전형 반도체층(23b) 상에 윈도우 창(121)을 형성할 수 있으며, 그 후, 성장 기판(21)을 제거하여 제1 발광 소자(100R")를 제공할 수 있다.
활성층(23c)에서 생성된 광은 윈도우 창(121)을 통해 외부로 방출될 수 있으며, 이를 위해, 커넥터들 및 범프 패드들은 윈도우 창(121)을 통해 광이 방출되도록 제1 도전형 반도체층(23a) 하부에 형성될 수 있다.
도 4C를 참조하면, 본 실시예에 따른 제1 발광 소자(100R'")는 터널 접합에 의해 형성된 두 개의 활성층(23c, 23c')을 포함한다. 예를 들어, 성장 기판 상에 차례로, 제1 도전형 반도체층(23a), 활성층(23c), 제2 도전형 반도체층(23b), 제1 도전형 반도체층(23a'), 활성층(23c') 및 제2 도전형 반도체층(23b')을 성장시켜 제1 LED 적층(23R')을 형성할 수 있으며, 제2 도전형 반도체층(23b)과 제1 도전형 반도체층(23a')이 터널 접합층에 의해 접합될 수 있다.
한편, 도 4B를 참조하여 설명한 바와 같이, 윈도우층(121)이 형성되고, 성장 기판은 제거되어 도 4C의 적층 구조를 갖는 제1 발광 소자(100R'")가 제공될 수 있다. 그러나 본 개시는 이에 한정되는 것은 아니며, 윈도우층(121) 형성 없이 성장 기판이 제거될 수도 있고, 성장 기판을 제거하지 않고 남겨둘 수도 있다.
도 5A는 본 개시의 일 실시예에 따른 제2 발광 소자를 설명하기 위한 개략적인 평면도이고, 도 5B는 도 5A의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
설명의 편의를 위해, 범프 패드들(63a, 63b, 63c)이 위쪽에 배치된 것으로 도시 및 설명하지만, 발광 소자(100GB)는 도 2에 도시한 바와 같이 회로 기판(101) 상에 플립 본딩되며, 이 경우, 범프 패드들(63a, 63b, 63c)이 제2 발광 소자(100GB)의 아래쪽에 배치될 것이다. 나아가, 특정 실시예에서, 범프 패드들(63a, 63b, 63c)은 생략될 수도 있다.
도 5A 및 도 5B를 참조하면, 제2 발광 소자(100GB)는 제2 LED 적층(33), 제3 LED 적층(43), 제2 오믹 전극(35), 제3 오믹 전극(45), n 전극 패드(47a), 하부 p 전극 패드(47b), 상부 p 전극 패드(37b), 본딩층(49), 하부 절연층(51), 측벽 절연층(53), 매립층들(55a, 55b, 55c, 55d), 커넥터들(57a, 57b, 57c), 상부 절연층(61) 및 범프 패드들(63a, 63b, 63c)을 포함할 수 있다.
도 5B에 도시되듯이, 본 개시의 실시예들에 있어서, 제2 LED 적층(33)과 제3 LED 적층(43)은 수직 방향으로 중첩한다. 한편, 각 LED 적층(33, 43)은 서로 다른 성장 기판 상에서 성장된 것이지만, 제2 LED 적층(33)이 성장된 성장 기판은 제2 LED 적층(33)으로부터 분리된다. 또한, 기판(41)은 제3 LED 적층(43)을 성장하기 위한 성장 기판일 수 있으며, 제2 발광 소자(100GB) 내에 잔류할 수도 있고, 제거될 수도 있다.
제2 LED 적층(33) 및 제3 LED 적층(43)은 각각 제1 도전형 반도체층(33a, 또는 43a), 제2 도전형 반도체층(33b, 또는 43b) 및 이들 사이에 개재된 활성층(도시하지 않음)을 포함한다. 활성층은 특히 다중 양자우물 구조를 가질 수 있다. 본 명세서에서, 각 LED 적층(23, 33 또는 43)의 제1 도전형 반도체층(23a, 33a, 43a)은 n형 반도체층이고, 제2 도전형 반도체층(23b, 33b, 43b)은 p형 반도체층이다.
일 실시예에서, 제2 LED 적층(33) 아래에 제3 LED 적층(43)이 배치된다. 따라서, 제2 LED 적층(33)은 상부 LED 적층, 제3 LED 적층(43)은 하부 LED 적층으로 지칭될 수도 있다. 다만, 도 2에 도시한 바와 같이, 제2 발광 소자(100GB)가 회로 기판(101) 상에 실장될 경우, 제2 발광 소자(100GB)의 상하 방향이 반전될 수 있음에 주의해야 한다.
제2 및 제3 LED 적층(33, 43)에서 생성된 광은 최종적으로 제3 LED 적층(43)을 통해 외부로 방출될 수 있다. 즉, 제3 LED 적층(43)에서 생성된 광은 직접 외부로 방출될 수 있으며, 제2 LED 저층(33)에서 생성된 광은 제3 LED 적층(43)을 통과하여 외부로 방출될 수 있다.
제2 및 제3 LED 적층들(33, 43)은 제1 LED 적층(23R)에서 방출되는 제1 피크 파장의 광보다 단파장의 광을 방출할 수 있다. 나아가, 일 실시예에 있어서, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 장파장인 제2 피크 파장의 광을 방출하고, 제3 LED 적층(43)은 제1 및 제2 피크 파장에 비해 단파장인 제3 피크 파장의 광을 방출할 수 있다. 예를 들어, 제2 LED 적층(33)은 녹색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 청색광을 발하는 무기 발광 다이오드일 수 있다. 제2 LED 적층(33)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있고, 제3 LED 적층(43)은 AlGaInN 계열의 우물층을 포함할 수 있다. 제2 LED 적층(33)이 제3 LED 적층(43)에 비해 장파장의 광을 방출하므로, 제2 LED 적층(33)에서 생성된 광은 제3 LED 적층(43)을 투과하여 외부로 방출될 수 있다.
다른 실시예에 있어서, 제2 LED 적층(33)은 제3 LED 적층(43)에 비해 단파장인 제2 피크 파장의 광을 방출하고, 제3 LED 적층(43)은 제2 피크 파장에 비해 장파장인 제3 피크 파장의 광을 방출할 수 있다. 예를 들어, 제2 LED 적층(33)은 청색광을 발하는 무기 발광 다이오드이고, 제3 LED 적층(43)은 녹색광을 발하는 무기 발광 다이오드일 수 있다. 제3 LED 적층(43)은 AlGaInP 계열 또는 AlGaInN 계열의 우물층을 포함할 수 있고, 제2 LED 적층(33)은 AlGaInN 계열의 우물층을 포함할 수 있다. 제2 LED 적층(33)이 제3 LED 적층(43)에 비해 단파장의 광을 방출하므로, 제2 LED 적층(33)에서 생성된 광의 일부는 제3 LED 적층(43)에 흡수되어 손실될 수 있다.
일반적으로, 청색광을 방출하는 LED의 외부 양자 효율은 녹색광을 방출하는 LED의 외부 양자 효율에 비해 상대적으로 높다. 제2 LED 적층(33)이 녹색광을 방출하고, 제3 LED 적층(43)이 청색광을 방출할 경우, 녹색광과 청색광의 광도 비율이 디스플레이에서 요구되는 혼합비율을 충족하지 못할 수 있다. 예를 들어, 디스플레이에서 요구되는 광도의 혼합비는 대체로 적색:녹색:청색의 광도 비율이 3:6:1에 가깝게 결정된다. 그런데, 청색광의 광도가 과도하게 높을 경우, 이 광도 혼합비를 충족하기 어렵게 되어 양호한 색상의 이미지를 구현하기 어렵게 된다. 따라서, 제2 LED 적층(33)이 청색광을 방출하고 제3 LED 적층(43)이 녹색광을 방출하도록 제2 발광 소자(100GB)를 형성함으로써, 청색광의 일부가 제3 LED 적층(43)에 의해 흡수되어 손실되도록 할 수 있으며, 따라서, 청색광의 광도를 줄여, 광도 혼합비를 조절할 수 있다.
나아가, 광도 혼합비를 조절하기 위해, 제2 LED 적층(33)의 발광 면적을 제3 LED 적층(43)의 발광면적보다 작게 할 수도 있다.
한편, 본 실시예에 있어서, 제2 LED 적층(33)의 상면은 p형 반도체층(33b)이며, 제3 LED 적층(43)의 상면은 p형 반도체층(43b)이다. 제2 LED 적층(33)의 반도체층들을 제3 LED 적층(43)의 반도체층들과 동일한 순서로 배치함으로써 공정 안정성을 확보할 수 있다. 제2 LED 적층(33)을 제3 LED 적층(43)과 동일 순서로 적층하기 위해, TBDB(temporary bonding & debonding) 기술이 사용될 수 있다.
제2 LED 적층(33)은 제2 도전형 반도체층(33b)이 제거되어 제1 도전형 반도체층(33a)의 상면을 노출시키는 메사 식각 영역을 포함할 수 있다. 도 5B에 도시되듯이, 제2 LED 적층(33)의 메사 식각 영역을 관통하여 매립층들(55a, 55b)이 형성되며, 또한, 제2 LED 적층(33)의 메사 식각 영역 상에 매립층(55c)이 형성될 수 있다. 매립층 형성을 위해 제2 LED 적층(33)을 관통하는 관통홀들이 형성될 수 있다. 관통홀들은 메사 식각 영역에 노출된 제1 도전형 반도체층(33a)을 관통하도록 형성될 수 있으나, 반드시 이에 한정되는 것은 아니며, 제2 도전형 반도체층(33b) 및 제1 도전형 반도체층(33a)을 모두 관통할 수도 있다.
제3 LED 적층(43) 또한, 제2 도전형 반도체층(43b)이 제거되어 제1 도전형 반도체층(43a)의 상면을 노출시키는 메사 식각 영역을 포함할 수 있다.
제2 발광 소자(100GB)의 측면은 제2 LED 적층(33)에서 제3 LED 적층(43)으로 갈 수록 폭이 넓어지도록 경사질 수 있으며, 이에 따라, 제3 LED 적층(43)의 발광 면적이 제2 LED 적층(33)의 발광 면적보다 더 클 수 있다. 제3 LED 적층(43)의 상면에 대해 제2 발광 소자(100GB)의 측면이 이루는 경사각은 약 75도 내지 90도일 수 있다. 경사각이 75도보다 작으면 제2 LED 적층(33)의 발광 면적이 너무 작아져 제2 발광 소자(100GB)의 크기를 줄이기 어렵다.
한편, 제2 오믹 전극(35)은 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 오믹 콘택한다. 도시한 바와 같이, 제2 오믹 전극(35)은 제2 LED 적층(33)의 상면에 접촉한다. 제2 오믹 전극(35)은 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 제2 오믹 전극(35)은 또한 Al, 또는 Ag 등과 같은 반사 금속층을 포함할 수 있다.
제3 오믹 전극(45)은 제3 LED 적층(43)의 제2 도전형 반도체층(43b)에 오믹 콘택한다. 제3 오믹 전극(45)은 제2 LED 적층(33)과 제3 LED 적층(43) 사이에 위치할 수 있으며, 제3 LED 적층(43)의 상면에 접촉한다. 제3 오믹 전극(45)은 제2 LED 적층(33)에서 방출되는 광에 대해 투명한 금속층 또는 도전성 산화물층으로 형성될 수 있다. 도전성 산화물층의 예로는 SnO2, InO2, ITO, ZnO, IZO 등을 들 수 있다. 특히, 제3 오믹 전극(45)은 ZnO로 형성될 수 있는데, ZnO는 제3 LED 적층(43) 상에 단결정으로 형성될 수 있어 금속층이나 다른 도전성 산화물층에 비해 전기적 및 광학적 특성이 우수하다. 특히, ZnO는 제3 LED 적층(43)에 대한 접합력이 강해 레이저 리프트 오프를 이용하여 성장기판을 분리해도 손상 받지 않고 남아 있는다.
제3 오믹 전극(45)은 제3 LED 적층(43)의 가장자리를 따라 부분적으로 제거될 수 있으며, 이에 따라, 제3 오믹 전극(45)의 바깥쪽 측면은 외부에 노출되지 않고, 본딩층(49)으로 덮일 수 있다. 즉, 제3 오믹 전극(45)의 측면은 제3 LED 적층(43)의 측면보다 내측으로 리세스되며, 제3 오믹 전극(45)이 리세스된 영역은 본딩층(49)으로 채워질 수 있다. 한편, 제3 LED 적층(43)의 메사 식각 영역 근처에서도 제3 오믹 전극(45)이 리세스되며, 리세스된 영역은 본딩층(49)으로 채워질 수 있다.
n 전극 패드(47a)는 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 오믹 콘택한다. n 전극 패드(47a)는 제2 도전형 반도체층(43b)을 통해 노출된 제1 도전형 반도체층(43a) 상에, 즉 메사 식각 영역에 배치될 수 있다. n 전극 패드(47a)는 예를 들어, Cr/Au/Ti로 형성될 수 있다. n 전극 패드(47a)의 상면은 제2 도전형 반도체층(43b)의 상면, 나아가, 제3 오믹 전극(45)의 상면보다 높을 수 있다. 예컨대, n 전극 패드(47a)의 두께는 약 2um 이상일 수 있다. n 전극 패드(47a)는 원뿔대 형상일 수 있으나, 이에 한정되는 것은 아니며, 사각뿔대, 원통형, 사각통형 등 다양한 형상을 가질 수 있다. 다른 실시예에 있어서, n 전극 패드(47a)는 생략될 수도 있다.
하부 p 전극 패드(47b)는 n 전극 패드(47a)와 동일한 재료로 형성될 수 있다, 다만, 하부 p 전극 패드(47b)의 상면은 n 전극 패드(47a)와 동일한 높이에 위치할 수 있으며, 따라서, 하부 p 전극 패드(47b)의 두께는 n 전극 패드(47a)보다 작을 수 있다. 즉, 하부 p 전극 패드(47b)의 두께는 대략 제2 오믹 전극(45) 위로 돌출된 n 전극 패드(47a) 부분의 두께와 같을 수 있다. 예를 들어, 하부 p 전극 패드(47b)의 두께는 약 1.2um 이하일 수 있다. 하부 p 전극 패드(47b)의 상면이 n 전극 패드(47a)의 상면과 동일 높이에 위치하도록 함으로써 제2 LED 적층(33)을 관통하는 관통홀들을 형성할 때, 하부 p 전극 패드(47b)와 n 전극 패드(47a)가 동시에 노출되도록 할 수 있다. n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이가 다를 경우, 어느 하나의 전극 패드가 식각 공정에서 크게 손상 받을 수 있다. 따라서, n 전극 패드(47a)와 하부 p 전극 패드(47b)의 높이를 대략 동일하게 맞춤으로써 어느 하나의 전극 패드가 크게 손상되는 것을 방지할 수 있다.
본딩층(49)은 제2 LED 적층(33)을 제3 LED 적층(43)에 결합한다. 본딩층(49)은 제1 도전형 반도체층(33a)과 제3 오믹 전극(45) 사이에서 이들을 결합시킬 수 있다. 본딩층(49)은 제2 도전형 반도체층(43b)에 부분적으로 접할 수 있으며, 메사 식각 영역에 노출된 제1 도전형 반도체층(43a)에 부분적으로 접할 수 있다. 나아가, 본딩층(49)은 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 덮을 수 있다.
본딩층(49)은 투명 유기물층으로 형성되거나, 투명 무기물층으로 형성될 수 있다. 유기물층은 SU8, 폴리메틸메타아크릴레이트(poly(methylmethacrylate): PMMA), 폴리이미드, 파릴렌, 벤조시클로부틴(Benzocyclobutene:BCB) 등을 예로 들 수 있으며, 무기물층은 Al2O3, SiO2, SiNx 등을 예로 들 수 있다. 또한, 본딩층(49)은 스핀-온-글래스(SOG)로 형성될 수도 있다.
상부 p 전극 패드(37b)는 제2 오믹 전극(35) 상에 배치될 수 있다. 도 5B에 도시한 바와 같이, 상부 p 전극 패드(37b)는 하부 절연층(51)에 의해 덮일 수 있다. 상부 p 전극 패드(37b)는 예를 들어, Ni/Au/Ti로 형성될 수 있으며, 약 2um의 두께로 형성될 수 있다.
하부 절연층(51)은 제2 LED 적층(33) 상에 형성되며, 제2 오믹 전극(35)을 덮는다. 하부 절연층(51)은 또한, 제2 LED 적층(33)의 메사 식각 영역을 덮어 평탄한 상부면을 제공할 수 있다. 하부 절연층(51)은 예를 들어 SiO2로 형성될 수 있다.
하부 절연층(51)을 관통하는 관통홀들이 형성되고, 관통홀들 내에 매립층들(55a, 55b, 55c, 55d)가 형성될 수 있다. 적어도 2개의 관통홀들이 하부 절연층(51), 제2 LED 적층(33) 및 제1 본딩층(49)을 관통하여 각각 n 전극 패드(47a) 및 하부 p 전극 패드(47b)를 노출시킨다. 또한, 적어도 하나의 관통홀은 제2 LED 적층(33)의 제1 도전형 반도체층(33a)을 노출시킨다. 나아가, 적어도 하나의 관통홀은 상부 p 전극 패드(37b)를 노출시킨다.
측벽 절연층(53)은 관통홀들의 측벽을 덮으며, 관통홀들의 바닥을 노출시키는 개구부들을 갖는다. 측벽 절연층(53)은 예컨대, 화학증착 기술 또는 원자층 증착 기술을 사용하여 형성될 수 있으며, 예를 들어, Al2O3, SiO2, Si3N4 등으로 형성될 수 있다. 일부 관통홀 내의 측벽 절연층(53)은 생략될 수도 있다. 특히, n 전극 패드(47a)를 노출시키는 관통홀 내의 측벽 절연층(53)이나, 제1 도전형 반도체층(33a)을 노출시키는 관통홀 내의 측벽 절연층, 또는 상부 p 전극 패드(37b)를 노출시키는 관통홀 내의 측벽 절연층(53)은 생략될 수도 있다.
매립층들(55a, 55b, 55c, 55d)은 각각 관통홀들을 채울 수 있다. 매립층(55b)은 측벽 절연층(53)에 의해 제2 LED 적층(33)으로부터 절연된다.
매립층(55a)은 n 전극 패드(47a)에 전기적으로 접속되고, 매립층(55b)은 하부 p 전극 패드(47b)에 전기적으로 접속되며, 매립층(55c)은 제2 LED 적층(33)의 제1 도전형 반도체층(33a)에 전기적으로 접속될 수 있다. 또한, 매립층(55d)은 상부 p 전극 패드(37b)에 전기적으로 접속될 수 있다.
매립층들(55a, 55b, 55c, 55d)은 화학 기계 연마 기술을 이용하여 형성될 수 있다. 예를 들어, 시드층을 형성하고 도금기술을 이용하여 관통홀들을 채운 후, 화학기계 연마 기술을 이용하여 하부 절연층(51) 상의 금속층들을 제거함으로써 매립층들(55a, 55b, 55c, 55d)이 형성될 수 있다. 나아가, 시드층을 형성하기 전에 금속 배리어층이 형성될 수도 있다.
매립층들(55a, 55b, 55c, 55d)은 동일 공정을 통해 함께 형성될 수 있다. 이에 따라, 매립층들(55a, 55b, 55c, 55d)은 상면이 하부 절연층(51)과 대체로 나란할 수 있다. 그러나, 본 개시가 본 실시예에 한정되는 것은 아니며, 매립층들(55a, 55b, 55c, 55d)이 서로 다른 공정을 통해 형성될 수도 있다.
커넥터들(57a, 57b, 57c)은 하부 절연층(51) 상에 형성된다. 공통 커넥터(57c)는 매립층(55a) 및 매립층(55c)에 공통으로 접속되며, 커넥터(57a)는 매립층(55b)에 접속되고, 커넥터(57b)는 매립층(55d)에 접속될 수 있다.
공통 커넥터(57c) 및 매립층들(55a, 55c)에 의해 제2 LED 적층(33)의 제1 도전형 반도체층(33a) 및 제3 LED 적층(43)의 제1 도전형 반도체층(43a)이 서로 전기적으로 연결된다. 한편, 커넥터들(57a, 57b)은 서로 전기적으로 이격되며, 각각 제2 도전형 반도체층들(33b, 43b)에 전기적으로 연결된다.
커넥터들(57a, 57b, 57c)는 동일 공정에서 동일 재료로 형성될 수 있으며, 예를 들어, Ni/Au/Ti의 다층 구조로 형성될 수 있다.
상부 절연층(61)은 하부 절연층(51)을 덮으며, 커넥터들(57a, 57b, 57c)을 덮는다. 상부 절연층(61)은 또한 제2 및 제3 LED 적층들(33, 43)의 측면들을 덮을 수 있다. 상부 절연층(61)은 커넥터들(57a, 57b, 57c) 노출시키는 개구부들을 가질 수 있다. 상부 절연층(61)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 예를 들어, 약 400nm의 두께로 형성될 수 있다.
범프 패드들(63a, 63b, 63c)은 각각 상부 절연층(61)의 개구부들 내에서 커넥터들(57a, 57b, 57c) 상에 배치되어 이들에 전기적으로 접속될 수 있다.
제1 범프 패드(63a)는 상부 커넥터(57a), 매립층(55b), 하부 p 전극 패드(47b) 및 제3 오믹 전극(45)을 통해 제3 LED 적층(43)의 제2 도전형 반도체층(43b)에 전기적으로 접속될 수 있다. 제2 범프 패드(63b)는 커넥터(57b), 매립층(55d), 및 제2 오믹 전극(35)을 통해 제2 LED 적층(33)의 제2 도전형 반도체층(33b)에 전기적으로 접속될 수 있다.
공통 범프 패드(63c)는 공통 커넥터(57c), 매립층들(55a, 55c), 하부 n 전극 패드(47a)를 제2 및 제3 LED 적층(33, 43)의 제1 도전형 반도체층들(33a, 43a)에 공통으로 전기적으로 접속될 수 있다.
즉, 제1 및 제 범프 패드(63a, 63b)은 각각 제2 및 제3 LED 적층(33, 43)의 제2 도전형 반도체층들(33b, 43b)에 전기적으로 접속되며, 공통 범프 패드(63c)는 제2 및 제3 LED 적층(33, 43)의 제1 도전형 반도체층들(33a, 43a)에 공통으로 전기적으로 접속된다.
상기 범프 패드들(63a, 63b, 63c)은 상부 절연층(61)의 개구부들) 내에 배치될 수 있으며, 범프 패드들의 상면은 평탄한 면일 수 있다. 범프 패드들(63a, 63b, 63c)은 커넥터들(57a, 57b, 57c)의 평탄한 면 상에 위치할 수 있다. 상기 범프 패드들(63a, 63b, 63c)은 Au/In으로 형성될 수 있으며, 예컨대 Au는 3um의 두께로 형성되고, In은 약 1um의 두께로 형성될 수 있다. 제2 발광 소자(100GB)는 In을 이용하여 회로 기판(101) 상의 패드들에 본딩될 수 있다. 본 실시예에 있어서, In을 이용하여 범프 패드들을 본딩하는 것에 대해 설명하지만, In에 한정되는 것은 아니며, Pb 또는 AuSn을 이용하여 본딩될 수도 있다.
본 실시예에 따르면, 제1 LED 적층(23)은 범프 패드들(30a, 30b)에 전기적으로 연결되고, 제2 LED 적층(33)은 범프 패드들(63b, 63c)에 전기적으로 연결되며, 제3 LED 적층(43)은 범프 패드들(63a, 63c)에 전기적으로 연결되며, 따라서, 제1 내지 제3 LED 적층들(23, 33, 43)을 독립적으로 구동할 수 있다.
한편, 본 실시예에 있어서, 제2 발광 소자(100GB)는 제2 LED 적층(33) 및 제3 LED 적층(43)의 제1 도전형 반도체층(33a, 43a)이 공통으로 전기적으로 연결된 것으로, 공통 캐소드 전극 및 개별 애노도 전극들을 포함한다. 나아가, 제1 발광 소자(100R)의 제1 도전형 반도체층(23a)이 회로 기판(101)을 통해 공통 캐소드 전극에 전기적으로 연결될 수 있다. 공통 캐소드 전극을 채택할 경우, 제1 발광 소자(100R)와 제2 발광 소자(100GB)를 서로 다른 구동 전원을 이용하여 구동할 수 있다. 따라서, 제1 발광 소자(100R)는 제2 발광 소자(100GB)로부터 전기적으로 이격될 수도 있다.
그러나 본 개시가 이에 한정되는 것은 아니며, 제2 발광 소자(100GB)는 공통 애노드 전극 및 개별 캐소드 전극들 포함할 수도 있고, 제1 발광 소자(100R)의 제2 도전형 반도체층(23b)이 회로 기판(101)을 통해 공통 애노드 전극에 전기적으로 연결될 수도 있다.
본 실시예에서, 범프 패드들(63a, 63b, 63c)이 형성된 것을 예를 들어 설명하지만, 범프 패드들은 생략될 수도 있다. 특히, 이방성 전도성 필름이나 이방성 전도성 페이스트 등을 이용하여 제2 발광 소자(100GB)를 회로 기판(101)에 본딩할 경우, 범프 패드들이 생략되고, 커넥터들(57a, 57b, 57c)이 직접 본딩될 수도 있다. 이에 따라, 본딩 면적을 증가시킬 수 있다.
도 6A 및 도 6B는 본 개시의 다양한 실시예들에 따른 제2 발광 소자를 설명하기 위한 개략적인 단면도들이다.
도 6A를 참조하면, 본 실시예에 따른 제2 발광 소자(100GB')는 도 5A 및 도 5B를 참조하여 설명한 제2 발광 소자(100GB)와 대체로 유사하나, 제2 LED 적층(33)의 순서가 바뀐 것에 차이가 있다. 즉, 제2 오믹 전극(35)이 제3 LED 적층(43)을 향하도록 배치되며, 제1 도전형 반도체층(33a)이 제2 도전형 반도체층(33b) 상에 위치한다.
제2 발광 소자(100GB')는 TBDB 공정을 사용하지 않고, 성장 기판 상에 형성된 제2 LED 적층(33)을 제3 LED 적층(43)을 마주보도록 본딩층(149)을 이용하여 본딩한 후, 제2 LED 적층(33)으로부터 성장 기판을 제거하여 형성될 수 있다.
그 후, 공통 캐소드 전극 또는 공통 애노드 전극을 갖도록 제2 LED 적층(33) 및 제3 LED 적층(43)에 접속하는 전극들이 형성될 수 있다.
본 실시예에 있어서, 제2 오믹 전극(35)과 제3 오믹 전극(45)이 서로 본딩층(149)에 의해 본딩된다. 본 실시예에 있어서, 본딩층(149)는 앞서 설명한 본딩층(49)과 동일 물질일 수 있다.
한편, 제2 오믹 전극(35)이 제2 LED 적층(33)에서 생성된 광의 진행 경로 상에 배치되므로, 제2 LED 적층(33)에서 생성된 광을 투과시키는 투명 산화물층 또는 금속층으로 형성될 필요가 있다.
도 6B를 참조하면, 본 실시예에 따른 제2 발광 소자(100GB")는 제2 LED 적층(33)과 제3 LED 적층(43)이 도전 물질층(50)에 의해 본딩된다. 도전 물질층(50)은 투명 산화물층 또는 금속층일 수 있다. 예를 들어, 도전 물질층(50)은 인디움주석산화물(ITO)층일 수 있으며, 따라서, 제2 도전형 반도체층들(33b, 43b)이 서로 전기적으로 연결될 수 있다.
본 실시예에서, 매립층(155c) 및 공통 커넥터(157c)는 도전 물질층(50)에 전기적으로 연결될 수 있으며, 따라서, 공통 애노드 전극이 제공될 수 있다. 한편, 매립층(155a) 및 커넥터(157a)는 제3 LED 적층(43)의 제1 도전형 반도체층(43a)에 전기적으로 연결되고, 매립층(155b) 및 커넥터(157b)는 제2 LED 적층(33)의 제1 도전형 반도체층(33a)에 전기적으로 연결된다.
도 7은 본 개시의 또 다른 실시예에 따른 디스플레이 패널을 설명하기 위한 개략적인 단면도이다.
도 7을 참조하면, 본 실시예에 따른 디스플레이 패널은 도 2를 참조하여 설명한 디스플레이 패널과 유사하며, 다만 광 차단 물질(200)을 더 포함하는 것에 차이가 있다.
회로 기판(101)은 표면에 노출된 패드들(103)을 포함할 수 있으며, 제1 발광 소자(100R) 및 제2 발광 소자(100GB)는 범프 패드들(30, 63)을 이용하여 패드들(103)에 본딩될 수 있다.
앞서 설명한 바와 같이, 제1 발광 소자(100R)는 두 개의 범프 패드들(30)을 포함하고, 제2 발광 소자(100GB)는 세 개의 범프 패드들(63)을 포함할 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한 범프 패드들(63) 이외에 커넥터들(29a, 29b, 57a, 57b, 57c)이 패드들(103)에 본딩될 수도 있다.
한편, 제1 발광 소자(100R)가 본딩되는 패드들과 제2 발광 소자(100GB)가 본딩되는 패드들이 서로 분리된 것으로 도시하지만, 제1 발광 소자(100R)가 본딩되는 패드들 중 하나와 제2 발광 소자(100GB)가 본딩되는 패드들 중 하나는 서로 연결될 수도 있다. 이를 통해, 제1 발광 소자(100R)와 제2 발광 소자(100GB)가 공통 캐소드 또는 공통 애노드 구조로 연결될 수 있다.
한편, 도 7에 도시되듯이, 회로 기판(101) 상에 배치된 제1 발광 소자(100R) 및 제2 발광 소자(100GB)는 그 상면이 실질적으로 동일 높이에 위치할 수 있다. 따라서, 제1 발광 소자(100R)를 통해 방출되는 제1 피크 파장의 광 및 제2 발광 소자(100GB)를 통해 방출되는 제2 및 제3 피크 파장의 광이 서로 동일 높이에서 외부로 방출될 수 있다.
한편, 광 차단 물질(200)은 제1 발광 소자(100R) 및 제2 발광 소자(100GB)의 측면을 덮는다. 광 차단 물질(200)은 제1 발광 소자(100R) 및 제2 발광 소자(100GB)의 측면으로 방출되는 광을 차단하여 발광 소자들 간의 간섭을 방지한다. 광 차단 물질(200)은 또한 도 7에 도시되듯이, 제1 발광 소자(100R) 및 제2 발광 소자(100GB)의 상면을 덮을 수도 있다. 다만, 제1 발광 소자(100R) 및 제2 발광 소자(100GB)의 상면을 덮는 광 차단 물질(200)의 두께는 제한되며, 따라서, 제1 및 제2 발광 소자들(100G, 100GB)에서 방출되는 광은 광 차단 물질을 통과하여 외부로 방출될 수 있다.
광 차단 물질(200)은 광 반사 물질 또는 광 흡수 물질로 형성될 수 있다. 예를 들어, 광 차단 물질(200)은 흑색 에폭시 몰딩재일 수 있다.
본 실시예에 있어서, 제1 발광 소자(100R)와 제2 발광 소자(100GB)의 상면이 동일 높이에 배치된 것으로 도시 및 설명하지만, 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 제2 발광 소자(100GB)의 상면은 제1 발광 소자(100R)의 상면보다 더 높게 위치할 수 있다. 이에 따라, 제1 발광 소자들(100R)을 먼저 실장하고, 제2 발광 소자들(100GB)을 실장할 때, 제1 발광 소자들(100R)이 손상되는 것을 방지할 수 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (21)

  1. 회로 기판 및 상기 회로 기판 상에 배열된 복수의 픽셀들을 포함하는 디스플레이 장치에 있어서,
    상기 픽셀들 중 적어도 하나는
    제1 발광 소자 및 상기 제1 발광 소자로부터 횡방향으로 이격된 제2 발광 소자를 포함하며,
    상기 제1 발광 소자는 제1 피크 파장의 광을 생성하는 제1 LED 적층을 갖고,
    상기 제2 발광 소자는 제2 피크 파장의 광을 생성하는 제2 LED 적층, 및 상기 제2 LED 적층 상에 위치하며, 제3 피크 파장의 광을 생성하는 제3 LED 적층을 포함하는 디스플레이 장치.
  2. 청구항 1에 있어서,
    상기 제1 피크 파장은 상기 제2 및 제3 피크 파장에 비해 장파장인 디스플레이 장치.
  3. 청구항 2에 있어서,
    상기 제2 피크 파장은 상기 제3 피크 파장에 비해 단파장인 디스플레이 장치.
  4. 청구항 3에 있어서,
    상기 제1, 제2 및 제3 LED 적층들은 각각 적색광, 청색광 및 녹색광을 발하는 디스플레이 장치.
  5. 청구항 1에 있어서,
    상기 제1 발광 소자 및 제2 발광 소자의 측면을 덮는 광 차단 물질을 더 포함하는 디스플레이 장치.
  6. 청구항 5에 있어서,
    상기 광 차단 물질은 상기 제1 발광 소자 및 제2 발광 소자의 상면을 덮는 디스플레이 장치.
  7. 청구항 1에 있어서,
    상기 제1 발광 소자의 상면보다 상기 제2 발광 소자의 상면이 더 높게 위치하는 디스플레이 장치.
  8. 청구항 1에 있어서,
    상기 제1 발광 소자와 제2 발광 소자의 상면은 실질적으로 동일 높이에 위치하는 디스플레이 장치.
  9. 청구항 1에 있어서,
    상기 제1 내지 제3 LED 적층은 각각 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하고,
    상기 제2 발광 소자는 상기 제2 및 제3 LED 적층의 제2 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 애노드 전극 또는 제1 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 캐소드 전극을 포함하는 디스플레이 장치.
  10. 청구항 9에 있어서,
    상기 제1 LED 적층의 제1 도전형 반도체층 또는 제2 도전형 반도체층은 상기 공통 애노드 전극 또는 상기 공통 캐소드 전극에 전기적으로 연결된 디스플레이 장치.
  11. 청구항 9에 있어서,
    상기 제1 발광 소자는 터널 접합을 이용하여 적층된 적어도 두 개의 활성층을 포함하는 디스플레이 장치.
  12. 청구항 9에 있어서,
    상기 제2 LED 적층의 제2 도전형 반도체층과 상기 제3 LED 적층의 제2 도전형 반도체층은 본딩에 의해 서로 전기적으로 연결된 디스플레이 장치.
  13. 청구항 1에 있어서,
    상기 회로 기판은 디스플레이되는 화면에 대해 좌우 방향(x) 및 상하 방향(z)을 가지며, 상기 제1 발광 소자와 제2 발광 소자는 상하 방향으로 배열된 디스플레이 장치.
  14. 제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하는 하부 LED 적층;
    제1 도전형 반도체층 및 제2 도전형 반도체층을 포함하고 상기 하부 LED 적층 상에 배치된 상부 LED 적층;
    상기 하부 LED 적층과 상기 상부 LED 적층을 본딩하는 본딩 물질층; 및
    상기 하부 및 상부 LED 적층의 제2 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 애노드 전극 또는 제1 도전형 반도체층들에 공통으로 전기적으로 연결된 공통 캐소드 전극을 포함하며,
    단지 두 개의 피크 파장들의 광만을 방출하는 디스플레이용 발광 소자.
  15. 청구항 14에 있어서,
    상기 두 개의 피트 파장들의 광은 녹색광 및 청색광인 디스플레이용 발광 소자.
  16. 청구항 15에 있어서,
    상기 하부 LED 적층은 녹색광을 방출하고, 상기 상부 LED 적층은 청색광을 방출하며,
    상기 청색광이 상기 하부 LED 적층을 통과하여 외부로 방출되는 디스플레이용 발광 소자.
  17. 청구항 14에 있어서,
    상기 제1 도전형 반도체층들 또는 제2 도전형 반도체층들에 각각 전기적으로 연결된 개별 전극들을 더 포함하는 디스플레이용 발광 소자.
  18. 청구항 14에 있어서,
    상기 하부 LED 적층 아래에 위치하는 기판을 더 포함하되,
    상기 기판은 상기 하부 LED 적층의 성장 기판인 디스플레이용 발광 소자.
  19. 회로 기판 및 상기 회로 기판 상에 배열된 복수의 픽셀들을 포함하는 디스플레이 장치에 있어서,
    상기 픽셀들 중 적어도 하나는,
    제1 피크 파장의 광을 생성하는 제1 LED 적층;
    상기 제1 LED 적층으로부터 횡방향으로 이격되며, 제2 피크 파장의 광을 생성하는 제2 LED 적층; 및
    상기 제2 LED 적층 상에 위치하며, 제3 피크 파장의 광을 생성하는 제3 LED 적층을 포함하는 디스플레이 장치.
  20. 청구항 19에 있어서,
    상기 회로 기판은 디스플레이되는 화면에 대해 좌우 방향(x) 및 상하 방향(z)을 가지며, 상기 제1 LED 적층과 상기 제2 LED 적층은 상하 방향으로 배열된 디스플레이 장치.
  21. 청구항 19에 있어서,
    상기 제3 피크 파장의 광은 상기 제2 피크 파장의 광보다 장파장인 디스플레이 장치.
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