CN213071133U - 显示器用发光元件及显示装置 - Google Patents

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李剡劤
张成逵
柳龙禑
蔡钟炫
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Abstract

本实用新型涉及一种显示器用发光元件及显示装置。根据一实施例的显示器用发光元件包括：第一LED叠层；第二LED叠层；第三LED叠层；第一接合层，夹设于第二LED叠层与第三LED叠层之间；第二接合层，夹设于第一LED叠层与第二LED叠层之间；第一平坦化层，夹设于第二接合层与第二LED叠层之间；第二平坦化层，布置于第一LED叠层上；第一下部掩埋过孔，贯通第一平坦化层、第二LED叠层及第一接合层而分别电连接于第三LED叠层的第一导电型半导体层及第二导电型半导体层；以及上部掩埋过孔，贯通第二平坦化层及第一LED叠层，其中，第一下部掩埋过孔及上部掩埋过孔的上端的宽度大于对应的贯通孔的宽度。

Description

显示器用发光元件及显示装置
技术领域
本实用新型涉及一种显示器用发光元件及显示装置，尤其涉及一种具有LED的层叠结构的显示器用发光元件及具有其的显示装置。
背景技术
发光二极管作为无机光源，被多样地用于诸如显示装置、车辆用灯具、一般照明等的多种领域。发光二极管具有寿命长、功耗低且响应速度快的优点，因此正快速地替代现有光源。
另外，现有的发光二极管在显示器装置中主要用作背光源。但是，最近正在开发利用发光二极管直接实现图像的LED显示器。
显示器装置通常利用蓝色、绿色及红色的混合色实现多样的颜色。显示器装置为了实现多样的图像而包括多个像素，各个像素配备蓝色、绿色及红色的子像素，并且通过这些子像素的颜色来确定特定像素的颜色，通过这些像素的组合来实现图像。
LED可以根据其材料发出多样颜色的光，从而可以通过将发出蓝色、绿色及红色的单个LED芯片排列于二维平面上来提供显示器装置。但是当在各个子像素中排列一个LED芯片时，LED芯片的数量增加，从而在贴装工艺中花费很多时间。
并且，由于将子像素排列在二维平面上，因此包括蓝色子像素、绿色子像素及红色子像素的一个像素所占据的面积也相对变宽。因此，为了在有限的面积内排列子像素，应减小每个LED芯片的面积。但是减小LED芯片的面积会使LED芯片的贴装变得困难，进而导致发光面积的减小。
实用新型内容
本实用新型期望解决的技术问题在于提供一种能够在有限的像素面积内增加各个子像素的面积的显示器用发光元件及显示装置。
本实用新型期望解决的又一技术问题在于提供一种能够缩短贴装工艺时间的显示器用发光元件及显示装置。
本实用新型期望解决的又一技术问题在于提供一种能够增大工艺良率的显示器用发光元件及显示装置。
根据本实用新型的一实施例的显示器用发光元件包括：第一LED叠层；第二LED叠层，位于所述第一LED叠层之下；第三LED叠层，位于所述第二LED叠层之下；第一接合层，夹设于所述第二LED叠层与所述第三LED叠层之间；第二接合层，夹设于所述第一LED叠层与所述第二LED叠层之间；第一平坦化层，夹设于所述第二接合层与所述第二LED叠层之间；第二平坦化层，布置于所述第一LED叠层上；第一下部掩埋过孔，贯通所述第一平坦化层、所述第二LED叠层及第一接合层而分别电连接于所述第三LED叠层的第一导电型半导体层及第二导电型半导体层；以及上部掩埋过孔，贯通所述第二平坦化层及所述第一LED叠层，其中，所述第一下部掩埋过孔及上部掩埋过孔的上端的宽度大于对应的贯过孔的宽度。
在一实施例中，所述第一LED叠层、所述第二LED叠层及所述第三LED叠层可以分别发出红色光、蓝色光及绿色光。
另外，所述发光元件还可以包括：下部连接器，覆盖所述第一下部掩埋过孔，所述上部掩埋过孔中的一部分上部掩埋过孔连接于所述下部连接器。
在一实施例中，所述第一下部掩埋过孔为两个，所述上部掩埋过孔为四个，所述上部掩埋过孔中的两个可以布置为与所述第一下部掩埋过孔重叠。
另外，所述发光元件还可以包括：第三下部连接器，与所述第一下部掩埋过孔隔开，并且电连接于所述第二LED叠层的第二导电型半导体层，所述上部掩埋过孔中的一个可以电连接于所述第三下部连接器。
进而，所述第一平坦化层可以划分为多个区域，所述第一平坦化层的一区域可以夹设于所述第二LED叠层与所述第三下部连接器之间，所述第三下部连接器在所述第一平坦化层的一区域的周围可以电连接于所述第二LED叠层。
在一实施例中，所述发光元件还可以包括：第二下部掩埋过孔，贯通所述第一平坦化层及所述第二LED叠层的第二导电型半导体层并电连接于所述第二LED叠层的第一导电型半导体层，所述第二下部掩埋过孔可以电连接于所述下部连接器中的一个。
在本实施例中，所述第一平坦化层可以是连续的。
另外，所述第一下部掩埋过孔及所述上部掩埋过孔可以分别在对应的贯通孔内被侧壁绝缘层围绕。
进而，所述侧壁绝缘层可以越接近贯通孔的底部越薄。
所述发光元件还可以包括：第一透明电极，欧姆接触于所述第一LED叠层的第二导电型半导体层；第二透明电极，欧姆接触于所述第二LED叠层的第二导电型半导体层；以及第三透明电极，欧姆接触于所述第三LED叠层的第二导电型半导体层，所述第二透明电极可以具有暴露所述第二LED叠层的第二导电型半导体层的开口部，所述第一下部掩埋过孔可以通过所述第二透明电极的开口部。
所述发光元件可以包括：多个上部连接器，布置于所述第一LED叠层上，所述上部连接器可以覆盖所述上部掩埋过孔并分别电连接于所述上部掩埋过孔。
进而，所述发光元件还可以包括：凸起垫，分别布置于所述上部连接器上。
所述凸起垫可以包括：第一凸起垫，共同地电连接于所述第一LED叠层至所述第三LED叠层的第一导电型半导体层；第二凸起垫至第四凸起垫，分别电连接于所述第一LED叠层至所述第三LED叠层的第二导电型半导体层。
另外，所述发光元件还可以包括：第一n电极垫，布置于所述第一LED叠层的第一导电型半导体层上，所述上部连接器中的一个可以电连接所述上部掩埋过孔和所述第一n电极垫。
在一实施例中，所述上部连接器可以包括Au或者Au合金。
另外，所述第一下部掩埋过孔的上表面平行于所述第一平坦化层的上表面，所述上部掩埋过孔的上表面平行于所述第二平坦化层的上表面。
并且，所述第一LED叠层至所述第三LED叠层可以与生长基板分离。
所述发光元件还可以包括：下部绝缘层，夹设于所述第三LED叠层与所述第一接合层之间并与所述第一接合层相接触；以及中间绝缘层，夹设于所述第二LED叠层与所述第二接合层之间并与所述第二接合层相接触。
根据本实用新型的一实施例的显示装置包括：电路基板；以及多个发光元件，整齐排列于所述电路基板上，其中，所述多个发光元件中的每一个包括：第一LED叠层；第二LED叠层，位于所述第一LED叠层之下；第三LED叠层，位于所述第二LED叠层之下；第一接合层，夹设于所述第二LED叠层与所述第三LED叠层之间；第二接合层，夹设于所述第一LED叠层与所述第二LED叠层之间；第一平坦化层，夹设于所述第二接合层与所述第二LED叠层之间；第二平坦化层，布置于所述第一LED叠层上；第一下部掩埋过孔，贯通所述第一平坦化层、所述第二LED叠层及第一接合层而分别电连接于所述第三LED叠层的第一导电型半导体层及第二导电型半导体层；以及上部掩埋过孔，贯通所述第二平坦化层及所述第一LED叠层，其中，所述第一下部掩埋过孔及上部掩埋过孔的上端的宽度大于对应的贯通孔的宽度。
根据本实用新型的一实施例的显示用发光元件及显示装置，通过将第一LED叠层至第三LED叠层彼此重叠，能够在不增加像素面积的情况下增加各个子像素的发光面积。
根据本实用新型的一实施例的显示用发光元件及显示装置，能够缩短贴装工艺时间。
根据本实用新型的一实施例的显示用发光元件及显示装置，能够增大工艺良率。
附图说明
图1是用于说明根据本实用新型的实施例的显示装置的示意性的立体图。
图2是用于说明根据本实用新型的一实施例的显示面板的示意性的平面图。
图3是用于说明根据本实用新型的一实施例的发光元件的示意性的平面图。
图4A及图4B是分别沿图3的截取线A-A′及B-B′而截取的示意性的剖面图。
图5A、图5B及图5C是用于说明根据本实用新型的一实施例的在生长基板上生长的第一LED叠层至第三LED叠层的示意性的剖面图。
图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B及图16C是用于说明根据本实用新型的一实施例的制造显示器用发光元件的方法的示意性的平面图及剖面图。
图17A、图17B、图17C及图17D是用于说明根据本实用新型的实施例的掩埋过孔的形成工艺的示意性的剖面图。
图18是用于说明掩埋在接触孔的过孔的SEM图像。
图19是用于说明掩埋的过孔的SEM图像。
图20是用于说明根据本实用新型的又一实施例的发光元件的示意性的平面图。
图21A及图21B是分别沿图20的截取线C-C′及D-D′而截取的示意性的剖面图。
图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B及图27C是用于说明根据本实用新型的又一实施例的制造显示器用发光元件的方法的示意性的平面图及剖面图。
图28是用于说明贴装于电路基板上的发光元件的示意性的剖面图。
图29A、图29B及图29C是用于说明根据本实用新型的一实施例的将发光元件转印到电路基板的方法的示意性的剖面图。
图30是用于说明根据本实用新型的又一实施例的将发光元件转印到电路基板的方法的示意性的剖面图。
具体实施方式
以下，参照附图详细说明本实用新型的实施例。为了能够将本实用新型的思想充分传递给本实用新型所属技术领域的通常技术人员，作为示例提供以下介绍的实施例。因此，本实用新型并不局限于如下所述的实施例，其可以具体化为其他形态。另外，在附图中，可能为了便利而夸张示出构成要素的宽度、长度、厚度等。并且，当记载为一个构成要素位于另一构成要素的“上部”或“之上”时，不仅包括各构成要素均“直接”位于另一构成要素的“上部”或“之上”的情形，还包括各构成要素与另一构成要素之间夹设有又一构成要素的情形。在整个说明书中，相同的附图标记表示相同的构成要素。
根据本实用新型的一实施例的显示器用发光元件包括：第一LED叠层；第二LED叠层，位于所述第一LED叠层之下；第三LED叠层，位于所述第二LED叠层之下；第一接合(bonding)层，夹设于所述第二LED叠层与所述第三LED叠层之间；第二接合层，夹设于所述第一LED叠层与所述第二LED叠层之间；第一平坦化层，夹设于所述第二接合层与所述第二LED叠层之间；第二平坦化层，布置于所述第一LED叠层上；第一下部掩埋过孔，贯通所述第一平坦化层、所述第二LED叠层及第一接合层而分别电连接于所述第三LED叠层的第一导电型半导体层及第二导电型半导体层；以及上部掩埋过孔，贯通所述第二平坦化层及所述第一LED叠层，其中，所述第一下部掩埋过孔及所述上部掩埋过孔的上端的宽度大于对应的贯通孔的宽度。
为了便于说明，在本说明书中说明为在第一LED叠层之下布置有第二LED叠层，在第二LED叠层之下布置有第三LED叠层，但是发光元件可以倒装接合，因此，应当注意的是，其第一LED叠层至第三LED叠层的上下位置可以被颠倒。
通过将第一LED叠层至第三LED叠层彼此堆叠，能够在不增加像素面积的情况下增加各个子像素的发光面积。进而，可通过增加掩埋过孔的上端的宽度来帮助掩埋过孔的电连接。
在一实施例中，所述第一LED叠层相比于所述第二LED叠层可以发出更长波长的光，所述第二LED叠层相比于所述第三LED叠层可以发出更长波长的光。例如，所述第一LED叠层、所述第二LED叠层及所述第三LED叠层可以分别发出红色光、绿色光及蓝色光。
在另一实施例中，所述第一LED叠层、第二LED叠层及第三LED叠层可以分别发出红色光、蓝色光及绿色光。通过第二LED叠层发出蓝色光以及第三LED叠层发出绿色光，可以减小从第二LED叠层生成的光的发光强度，从而可以调节颜色混合比。
另外，所述发光元件还可以包括覆盖所述第一下部掩埋过孔的下部连接器，所述上部掩埋过孔中的一部分上部掩埋过孔可以连接于所述下部连接器。通过采用所述下部连接器，可以强化上部掩埋过孔的电连接，进而，可以提高形成上部掩埋过孔的工艺的可靠性。
在一实施例中，所述第一下部掩埋过孔为两个，所述上部掩埋过孔为四个，所述上部掩埋过孔中两个可以布置为与所述第一下部掩埋过孔重叠。通过重叠第一下部掩埋过孔和上部掩埋过孔，可以减少因掩埋过孔导致的光损失。
另外，所述发光元件还可以包括：第三下部连接器，与所述第一下部掩埋过孔隔开，并且电连接于所述第二LED叠层的第二导电型半导体层，所述上部掩埋过孔中的一个可以电连接于所述第三下部连接器。
进而，所述第一平坦化层可以划分为多个区域，所述第一平坦化层的一区域可以夹设于所述第二LED叠层和所述第三下部连接器之间，所述第三下部连接器可以在所述第一平坦化层的一区域周围电连接于所述第二LED叠层。
在一实施例中，所述发光元件还可以包括：第二下部掩埋过孔，贯通所述第一平坦化层及所述第二LED叠层的第二导电型半导体层而电连接于所述第二LED叠层的第一导电型半导体层，所述第二下部掩埋过孔可以电连接于所述下部连接器中的一个。在本实施例中，所述第一平坦化层可以是连续的。
另外，所述第一下部掩埋过孔及所述上部掩埋过孔分别可以在对应的贯通孔内被侧壁绝缘层围绕。进而，所述侧壁绝缘层可以越接近贯通孔的底面越薄。
所述发光元件还可以包括：第一透明电极，欧姆接触于所述第一LED叠层的第二导电型半导体层；第二透明电极，欧姆接触于所述第二LED叠层的第二导电型半导体层；以及第三透明电极，欧姆接触于所述第三LED叠层的第二导电型半导体层，其中，所述第二透明电极可以具有暴露所述第二LED叠层的第二导电型半导体层的开口部，所述第一下部掩埋过孔可以通过所述第二透明电极的开口部的内部区域。
所述发光元件可以包括布置于所述第一LED叠层上的多个上部连接器，所述上部连接器可以覆盖所述上部掩埋过孔而分别电连接于所述上部掩埋过孔。
进而，所述发光元件还可以包括分别布置于所述上部连接器上的凸起垫。
所述凸起垫可以包括：第一凸起垫，共同地电连接于所述第一LED叠层至第三LED叠层；第二凸起垫至第四凸起垫，分别电连接于所述第一LED叠层至第三LED叠层的第二导电型半导体层。
另外，所述发光元件还可以包括布置于所述第一LED叠层的第一导电型半导体层上的第一n电极垫，所述上部连接器中的一个可以电连接所述上部掩埋过孔和所述第一n电极垫。
在一实施例中，所述上部连接器可以包括反射从所述第一LED叠层生成光的反射金属层，例如，所述反射金属层可以包括Au或者Au合金。
另外，所述第一下部掩埋过孔的上表面可以平行于所述第一平坦化层的上表面，所述上部掩埋过孔的上表面可以平行于所述第二平坦化层的上表面。
并且，所述第一LED叠层至第三LED叠层可以是从生长基板分离的。进而，所述发光元件可以不保留生长基板。
所述发光元件还可以包括：下部绝缘层，夹设于所述第三LED叠层与所述第一接合层之间并与所述第一接合层相接触；以及中间绝缘层，夹设于所述第二LED叠层与所述第二接合层之间并与所述第二接合层相接触。所述下部绝缘层及中间绝缘层分别可以增大针对第一接合层及第二接合层的接合力。
根据本实用新型的一实施例的显示装置包括：电路基板；以及多个发光元件，整齐排列于所述电路基板上，其中，所述发光元件分别是上述说明的发光元件。
以下，参照附图对本实用新型的实施例进行具体说明。
图1是用于说明根据本实用新型的实施例的显示装置的示意性的立体图。
本实用新型的发光元件并不会被特别地限定，但是尤其可以用于诸如智能手表1000a、VR头戴式设备1000b之类的VR显示装置，或者诸如增强现实眼镜1000c之类的AR显示装置中。
在显示装置内贴装有用于实现图像的显示面板。图2是用于说明根据本实用新型的一实施例的显示面板的示意性的平面图。
参照图2，显示面板包括电路基板101及发光元件100。
电路基板101可以包括用于无源矩阵驱动或者有源矩阵驱动的电路。在一实施例中，电路基板101可以在内部包括布线及电阻器。在另一实施例中，电路基板101可以包括布线、晶体管及电容器。电路基板101还可以在上表面具有用于允许电连接于布置在内部的电路的垫。
多个发光元件100整齐排列于电路基板101之上。各个发光元件100构成一个像素。发光元件100具有凸起垫73，并且凸起垫73电连接于电路基板101。例如，凸起垫73可以接合于暴露于电路基板101上的垫。
发光元件100之间的间隔至少比发光元件的宽度宽。
参照图3、图4A及图4B对发光元件100的具体构成进行说明。图3是用于说明根据本实用新型的一实施例的发光元件100的示意性的平面图，图4A及图4B是为了分别说明根据本实用新型的一实施例的发光元件100而沿图3的截取线A-A′及B-B′而截取的示意性的剖面图。
为了便于说明，示出并说明为凸起垫73a、73b、73c、73d布置于上方，但是发光元件100如图2所示地倒装接合于电路基板101上，在此情况下，凸起垫73a、73b、73c、73d布置于下方。进而，在特定实施例中，凸起垫73a、73b、73c、73d可以被省略。并且，虽然一起示出基板41，但是基板41也可以被省略。
参照图3、图4A及图4B，发光元件100可以包括第一LED叠层23、第二LED叠层33、第三LED叠层43、第一透明电极25、第二透明电极35、第三透明电极45、第一n电极垫27a、第二n电极垫37a、第三n电极垫47a、下部p电极垫47b、第一下部连接器39a、第二下部连接器39b以及第三下部连接器39c、第一下部掩埋过孔55a、55b、上部掩埋过孔65a、65b、65c、65d、第一侧壁绝缘层53、第一上部连接器67a、第二上部连接器67b、第三上部连接器67c及第四上部连接器67d、第一接合层49、第二接合层59、下部绝缘层48、中间绝缘层58、上部绝缘层71、下部平坦化层51、上部平坦化层61及凸起垫73a、73b、73c、73d。进一步，发光元件100可以包括贯通第一LED叠层23的贯通孔23h1、23h2、23h3、23h4和贯通第二LED叠层33的贯通孔33h1、33h2。
如图4A及图4B所示，在本实用新型的实施例中，第一LED叠层23、第二LED叠层33及第三LED叠层43沿垂直方向层叠。另外，各个LED叠层23、33、43虽然在彼此不同的生长基板上生长，但是，在本实用新型的实施例中，生长基板全部被去除而不残留在最终的发光元件100。因此，发光元件100不包括生长基板。但是，本实用新型并不局限于此，可以包括至少一个生长基板。
第一LED叠层23、第二LED叠层33及第三LED叠层43中的每一个包括第一导电型半导体层23a、33a或者43a、第二导电型半导体层23b、33b或者43b以及夹设于其之间的活性层(未示出)。尤其，活性层可以具有多量子阱结构。
第一LED叠层23之下布置有第二LED叠层33，第二LED叠层33之下布置有第三LED叠层43。从第一LED叠层23、第二LED叠层及第三LED叠层43生成的光最终通过第三LED叠层43而发出到外部。
在一实施例中，第一LED叠层23相比于第二LED叠层33及第三LED叠层43可以发出更长波长的光，第二LED叠层33相比于第三LED叠层43可以发出更长波长的光。例如，第一LED叠层23可以是发出红色光的无机发光二极管，第二LED叠层33可以是发出绿色光的无机发光二极管，第三LED叠层43可以是发出蓝色光的无机发光二极管。
在另一实施例中，为了调节从第一LED叠层23、第二LED叠层33以及第三LED叠层43发出的光的颜色混合比，第二LED叠层33相比于第三LED叠层43可以发出更短波长的光。据此，可以减小从第二LED叠层33发出的光的发光强度，可以增加从第三LED叠层43发出的光的发光强度。据此，可以可观地变更从第一LED叠层23、第二LED叠层33以及第三LED叠层43发出的光的发光强度比。例如，可以构成为第一LED叠层23发出红色光、第二LED叠层33发出蓝色光、第三LED叠层43发出绿色光。
以下将举例说明第二LED叠层33相比于第三LED叠层43发出更短波长的光，例如，发出蓝色光，但是需要注意的是，第二LED叠层33相比于第三LED叠层43可以发出更长波长的光，例如，发出绿色光。
第一LED叠层23可以包括AlGaInP系的阱层，第二LED叠层33可以包括AlGaInN系的阱层，第三LED叠层43可以包括AlGaInP系或者AlGaInN系的阱层。
由于第一LED叠层23相比于第二LED叠层33及第三LED叠层43发出更长波长的光，从第一LED叠层23生成的光可以透射第二LED叠层33及第三LED叠层43而发出到外部。并且，由于第二LED叠层33相比于第三LED叠层43发出更短波长的光，从第二LED叠层33生成的光的一部分可以被第三LED叠层43吸收而损失，因此，可以减小从第二LED叠层33生成的光的发光强度。另外，由于从第三LED叠层43生成的光不经过第一LED叠层23及第二LED叠层33而发出到外部，可以增加其发光强度。
另外，各个LED叠层23、33或者43的第一导电型半导体层23a、33a、43a分别是n型半导体层，第二导电型半导体层23b、33b、43b是p型半导体层。并且，在本实施例中，第一LED叠层23的上面是n型半导体层23a，第二LED叠层33的上面是p型半导体层33b，第三LED叠层43的上面是p型半导体层43b。即，第一LED叠层23的层叠顺序与第二LED叠层33及第三LED叠层43的层叠顺序相反。通过将第二LED叠层33的半导体层以与第三LED叠层43的半导体层相同的顺序布置，从而可以确保工艺稳定性，对此，在说明制造方法时将在后面进行详细说明。
第二LED叠层33包括通过去除第二导电型半导体层33b而使第一导电型半导体层33a的上表面暴露的台面蚀刻区域。如图3及图4B所示，在暴露于台面蚀刻区域第一导电型半导体层33a上可以布置有第二n电极垫37a。并且，第三LED叠层43也可以包括通过去除第二导电型半导体层43b而使第一导电型半导体层43a的上表面暴露的台面蚀刻区域，并且暴露的第一导电型半导体层43a上可以布置有第三n电极垫47。与此相反，第一LED叠层23可以不包括台面蚀刻区域。
另外，第三LED叠层43可以具有平坦的下部面，但是并不局限于此。例如，在第一导电型半导体层43a的表面可以包括凹凸，并且可以通过该凹凸来提高光提取效率。第一导电型半导体层43a的表面凹凸可以通过分离图案化的蓝宝石基板来形成，但是并不局限于此，可以在分离生长基板之后通过纹理化追加形成。并且，第二LED叠层33也可以具有表面被纹理化的第一导电型半导体层33a。
在本实施例中，第一LED叠层23、第二LED叠层33及第三LED叠层43彼此重叠，并且可以具有大致相似大小的发光面积。只是，可以借由台面蚀刻区域、贯通孔23h1、23h2、23h3、23h4及贯通孔33h1、33h2来调节第一LED叠层23至第三LED叠层43的发光面积。例如，第一LED叠层23及第三LED叠层43的发光面积可以大于第二LED叠层33的发光面积，因此，与从第二LED叠层33生成的光相比，可以进一步增加从第一LED叠层23或者第三LED叠层43生成的光的发光强度。
第一透明电极25可以布置于第一LED叠层23与第二LED叠层33之间。第一透明电极25可以欧姆接触于第一LED叠层23的第二导电型半导体层23b，并且透射从第一LED叠层23生成的光。第一透明电极可以利用铟锡氧化物(ITO)等透明氧化物层或者金属层形成。第一透明电极25可以覆盖第一LED叠层23的第二导电型半导体层23b的全面，其侧面可以与第一LED叠层23的侧面对齐地布置。即，第一透明电极25的侧面可以不被第二接合层59覆盖。进一步，贯通孔23h1、23h2、23h3可以贯通第二透明电极25，因此，第二透明电极25可以暴露于这些贯通孔的侧壁。另外，贯通孔23h4可以暴露第一透明电极25的上表面。但是，本实用新型并不局限于此，可以通过沿第一LED叠层23的边缘位置而局部地去除第一透明电极25，来使第一透明电极25的侧面被第二接合层59覆盖。并且，可以通过在形成贯通孔23h1、23h2、23h3的区域预先将第一透明电极25图案化并去除，来防止在贯通孔23h1、23h2、23h3的侧壁暴露第一透明电极25。
另外，第二透明电极35欧姆接触于第二LED叠层33的第二导电型半导体层33b。如图所示，第二透明电极35在第一LED叠层23与第二LED叠层33之间接触于第二LED叠层33的上表面。第二透明电极35可以形成为对红色光透明的金属层或者导电性氧化物层。导电性氧化物层的可以列举SnO2、InO2、ITO、ZnO、IZO等。尤其，第二透明电极35可以利用ZnO形成，ZnO可以以单晶形成在第二LED叠层33上，因此，与金属层或者另一导电性氧化物层相比，ZnO的电学及光学特性优异。此外，ZnO对第二LED叠层33的接合力较强，因此能够提高发光元件的可靠性。
另外，第二透明电极35可以沿第二LED叠层33的边缘位置而被部分去除，据此，第二透明电极35的外侧侧面可以不暴露于外部而被中间绝缘层58覆盖。即，第二透明电极35的侧面比第二LED叠层33的侧面向内侧凹陷，并且第二透明电极35的凹陷的区域可以被中间绝缘层58和/或第二接合层59填充。另外，第二透明电极35在第二LED叠层33的台面蚀刻区域附近也被凹陷，并且凹陷的区域可以被中间绝缘层58或第二接合层59填充。
第三透明电极45欧姆接触于第三LED叠层33的第二导电型半导体层43b。第三透明电极45可以位于第二LED叠层33和第三LED叠层43之间，并接触于第三LED叠层43的上表面。第三透明电极45可以利用对红色光及绿色光透明的金属层或者导电性氧化物层形成。导电性氧化物层的可以列举SnO2、InO2、ITO、ZnO、IZO等。尤其，第三透明电极45可以利用ZnO形成，ZnO可以在第三LED叠层43上形成为单晶，因此，与金属层或者另一导电性氧化物层相比，ZnO的电学及光学特性优异。尤其，ZnO对第三LED叠层43的接合力较强，因此能够提高发光元件的可靠性。
第三透明电极45可以沿第三LED叠层43的边缘位置而被局部地去除，据此，第三透明电极45的外侧侧面可以不暴露于外部而被下部绝缘层48或者第一接合层49覆盖。即，第三透明电极45的侧面比第三LED叠层43的侧面向内侧凹陷，并且第三透明电极45凹陷的区域可以被下部绝缘层48和/或第一接合层49填充。另外，第三透明电极45在第三LED叠层43的台面蚀刻区域附近也被凹陷，并且凹陷的区域可以被下部绝缘层48或第一接合层49填充。
通过如上所述地使第二透明电极35及第三透明电极45凹陷，可以防止其侧面暴露于蚀刻气体，从而可以提高发光元件100的工艺良率。
另外，在本实施例中，第二透明电极35及第三透明电极45可以利用相同类型的导电性氧化物层形成，例如，可以利用ZnO形成，并且第一透明电极25可以利用与第二透明电极35及第三透明电极45种类不同的导电性氧化物层形成，例如，可以利用ITO形成。但是，本实用新型并不局限于此，这些第一透明电极25至第三透明电极45可以全部是相同种类，也可以是至少一个是另一种类。
第一电极垫27a欧姆接触于第一LED叠层23的第一导电型半导体层23a。例如，第一电极垫27a可以包括AuGe或者AuTe。
第二电极垫37a欧姆接触于第二LED叠层33的第一导电型半导体层33a。第二电极垫37a可以布置于借由台面蚀刻而暴露的第一导电型半导体层33a上。例如，第二电极垫37a可以利用Cr/Au/Ti/形成。
第三n电极垫47a欧姆接触于第三LED叠层43的第一导电型半导体层43a。第三n电极垫47a可以布置于通过第二导电型半导体层43b暴露的第一导电型半导体层43a上，即，可以布置于台面蚀刻区域。例如，第三n电极垫47a可以利用例如Cr/Au/Ti/形成。第三n电极垫47a的上表面可以高于第二导电型半导体层43b的上表面，进一步，可以高于第三透明电极45的上表面。例如，第三n电极垫47a的厚度可以是约2μm以上。第三n电极垫47a可以是圆锥台形状，但并不局限于此，可以具有诸如四角锥台、圆筒形、四棱柱等多样的形状。
下部p电极垫47b可以利用与第三n电极垫47a相同的材料形成，然而，下部p电极垫47b的上表面可以位于与第三n电极垫47a大致相同的高度，因此，下部p电极垫47b的厚度可以小于第三n电极垫47a。即，下部p电极垫47b的厚度可以大致相同于第三n电极垫47a的向第二透明电极45的上方突出的部分的厚度。例如，下部p电极垫47b的厚度可以是约1.2μm以下。通过使下部p电极垫47b的上表面位于与第三n电极垫47a的上表面相同的高度，从而在形成贯通孔33h1、33h2时，可以使下部p电极垫47b和第三n电极垫47a同时暴露。当第三n电极垫47a和下部p电极垫47b的高度不同时，一个电极垫可能在蚀刻工艺中严重受损。因此，可以通过使第三n电极垫47a和下部p电极垫47b的高度对齐为大致相同来防止一个电极垫被严重受损。
下部绝缘层48覆盖第三LED叠层43的上表面。并且，下部绝缘层48也可以覆盖第三透明电极45，可以覆盖第三n电极垫47a及下部p电极垫47b。下部绝缘层48可以具有暴露第三n电极垫47a及下部p电极垫47b的开口部。下部绝缘层48可以保护第三LED叠层43及第三透明电极45。进一步，下部绝缘层48可以包括能够提高对第一接合层49的粘附力的物质，例如，包括SiO2。在若干实施例中，下部绝缘层48可以被省略。
第一接合层49将第二LED叠层33结合于第三LED叠层43。第一接合层49可以在第一导电型半导体层33a与第三透明电极35之间将其结合。第一接合层49可以接触于下部绝缘层48，并且可以局部地接触于第三n电极垫47a及下部p电极垫47b。在下部绝缘层48被省略的情况下，第一接合层49可以局部地接触于第三透明电极45及暴露于台面蚀刻区域的第一导电型半导体层43a。
第一接合层49可以利用透明有机物层形成，或者可以利用透明无机物层形成。有机物层可以列举SU8、PMMA：poly(methylmethacrylate)、聚酰亚胺，聚对二甲苯，苯并环丁烯(BCB：Benzocyclobutene)等，无机物层可以列举Al2O3、SiO2、SiNx等。并且，第一接合层49也可以利用旋涂玻璃(SOG)形成。
第一平坦化层51可以布置于第二LED叠层33上。尤其，第一平坦化层51布置于第二导电型半导体层33b的上部区域而与台面蚀刻区域隔开。第一平坦化层51可以借由图案化而分为多个岛。在本实施例中，第一平坦化层51可以分三个区域而布置。
贯通孔33h1、33h2可以贯通第一平坦化层51、第二LED叠层33及第一接合层49并且暴露第三n电极垫47a及下部p电极垫47b。
第一侧壁绝缘层53覆盖贯通孔33h1、33h2的侧壁，并具有暴露贯通孔的底部的开口部。第一侧壁绝缘层53例如可以使用化学沉积技术或者原子层沉积技术来形成，并且例如可以利用Al2O3、SiO2、Si3N4等形成。
第一下部掩埋过孔55a、55b分别可以填充贯通孔33h1、33h2。第一下部掩埋过孔55a、55b可以借由第一侧壁绝缘层53而与第二LED叠层33绝缘。第一下部掩埋过孔55a可以电连接于第三n电极垫47a，第一下部掩埋过孔55b可以电连接于下部p电极垫47b。
第一下部掩埋过孔55a、55b可以利用化学机械抛光技术来形成。例如，可以通过如下的方式形成第一下部掩埋过孔55a、55b，即，形成种子层并利用镀覆金属技术用Cu等的导电材料填充贯通孔33h1、33h2之后，利用化学机械抛光技术来去除第一平坦化层51上的金属层。如图4A及图4B所示，第一下部掩埋过孔55a、55b可以在贯通孔33h1、33h2的入口具有相对更宽的宽度，据此，可以强化电连接。
第一下部掩埋过孔55a、55b可以通过同一工艺而一起形成。据此，第一下部掩埋过孔55a、55b的上表面可以与第一平坦化层51大致对齐。后面将更加详细说明形成下部掩埋过孔的工艺。但是，本实用性不局限于本实施例，可通过彼此不同的工艺形成。
中间绝缘层58形成于第二LED叠层33上，并且覆盖第二透明电极35、第一平坦化层51及第二n电极垫37a。并且，中间绝缘层58也可以覆盖第二LED叠层33的台面蚀刻区域。中间绝缘层58可以具有暴露下部掩埋过孔及第二n电极垫37a的开口部。例如，中间绝缘层58可以利用SiO2形成。中间绝缘层58可以保护第二LED叠层33及第二透明电极35，进一步，可以提高第二接合层59的粘附力。
在第一平坦化层51的各个区域上布置有下部连接器39a、39b、39c。第一下部连接器39a可以电连接于第一下部掩埋过孔55a，并且也可以沿横方向延伸而电连接于第二n电极垫37a。据此，第三LED叠层43的第一导电型半导体层43a和第二LED叠层33的第一导电型半导体层33a可以共同地电连接。第一下部连接器39a可以覆盖第一下部掩埋过孔55a。
第二下部连接器39b电连接于第一下部掩埋过孔55b。第二下部连接器39b可以覆盖第一下部掩埋过孔55b。
第三下部连接器39c电连接于第二透明电极35。如图4A所示，第三下部连接器39c可以形成为围绕第一平坦化层51，可以沿第一平坦化层51的周围而连接于第二透明电极35。由于第三下部连接器39c布置于第一平坦化层51之上，所以可以使第三下部连接器39c的上端高度大致相同于第一下部连接器39a或者第二下部连接器39b的上端高度。
第二接合层59将第一LED叠层23结合于第二LED叠层33。如图所示，第二接合层59可以布置于第一透明电极25和中间绝缘层58之间。并且，第二接合层59可以覆盖第一下部连接器39a至第三下部连接器39c。第二接合层59可以利用上述对第一接合层49说明的材料相同的材料形成，为了避免重复，将省略详细的说明。
第二平坦化层61覆盖第一LED叠层23。与第一平坦化层51不同，第二平坦化层61可以连续地形成。第二平坦化层61可以利用铝氧化膜、硅氧化膜或者硅氮化膜形成。第二平坦化层61可以具有暴露第一n电极垫27a的开口部。
另外，贯通孔23h1、23h2、23h3、23h4贯通第二平坦化层61及第一LED叠层23。进一步，贯通孔23h1、23h2、23h3贯通第一透明电极25及第二接合层59而暴露下部连接器39a、39b、39c，并且贯通孔23h4可以暴露第一透明电极25。例如，贯通孔23h1为了提供用于允许对第一下部掩埋过孔55a的电连接的通路而形成，贯通孔23h2为了提供用于允许对第一下部掩埋过孔55b的电连接的通路而形成，贯通孔23h3为了提供用于允许对第二透明电极35的电连接的通路而形成。
另外，贯通孔23h4为了提供用于允许对第一透明电极25的电连接的通路而形成。贯通孔23h4不贯通第一透明电极25。但是本实用新型并不局限于此，只要是贯通孔23h4提供用于对第一透明电极25的电连接的通路，也可以贯通第一透明电极25。
第二侧壁绝缘层63覆盖贯通孔23h1、23h2、23h3、23h4的侧壁，并且具有暴露贯通孔的底部的开口部。在本实施例中，需要注意的是，第二侧壁绝缘层63不形成于第二平坦化层61的开口部61a的侧壁。但是，本实用新型并不局限于此，第二侧壁绝缘层63也可以形成于第二平坦化层61的开口部61a的侧壁。例如，第二侧壁绝缘层63可以利用化学气相沉积技术或者原子层沉积技术形成，例如，可以利用Al2O3、SiO2、Si3N4等形成。
上部掩埋过孔65a、65b、65c、65d分别可以填充贯通孔23h1、23h2、23h3、23h4。上部掩埋过孔65a、65b、65c、65d借由第二侧壁绝缘层63而与第一LED叠层23电绝缘。
另外，上部掩埋过孔65a通过第一下部连接器39a而电连接于第一下部掩埋过孔55a，上部掩埋过孔65b通过第二下部连接器39b而电连接于第一下部掩埋过孔55b，上部掩埋过孔65c通过第三下部连接器39c而电连接于第二透明电极35。并且，上部掩埋过孔65d可以电连接于第一透明电极25。
上部掩埋过孔65a、65b、65c、65d可以利用化学机械抛光技术形成。例如，可以通过如下方式形成上部掩埋过孔65a、65b、65c、65d，即，形成种子层并利用镀覆金属技术填充贯通孔23h1、23h2、23h3、23h4之后，利用化学机械抛光技术来去除第二平坦化层61上的金属层。进一步，也可以在形成种子层之前形成金属阻挡层。
上部掩埋过孔65a、65b、65c、65d可以通过同一工艺而一起形成，并且可以与第二平坦化层61大致对齐。但是，本实用新型并不局限于本实施例，也可以通过彼此不同的工艺形成。
第一上部连接器67a、第二上部连接器67b、第三上部连接器67c以及第四上部连接器67d布置于第二平坦化层61上。第一上部连接器67a可以电连接于上部掩埋过孔65a，第二上部连接器67b可以电连接于上部掩埋过孔65b，第三上部连接器67c可以电连接于上部掩埋过孔65c，第四上部连接器67d可以电连接于上部掩埋过孔65d。如图所示，第一上部连接器67a至第四上部连接器67d分别可以覆盖上部掩埋过孔65a、65b、65c、65d。另外，第一上部连接器67a可以通过第二平坦化层61的开口部而电连接于第一n电极垫27a。据此，第一LED叠层23至第三LED叠层43的第一导电型半导体层23a、33a、43a可以彼此共同地电连接。
第一上部连接器67a、第二上部连接器67b、第三上部连接器67c及第四上部连接器67d可以在相同工艺中利用相同材料(例如，Ni/Au/Ti)形成。
上部绝缘层71可以覆盖第一LED叠层23、第二平坦化层61，并且可以覆盖第一上部连接器67a至第四上部连接器67d。并且，上部绝缘层71也可以覆盖第一透明电极25的侧面。上部绝缘层71可以具有暴露第一上部连接器67a、第二上部连接器67b、第三上部连接器67c及第四上部连接器67d的开口部71a。上部绝缘层71的开口部71a大致可以布置于第一上部连接器67a、第二上部连接器67b、第三上部连接器67c及第四上部连接器67d的平坦的面上。上部绝缘层71可以利用硅氧化膜或者硅氮化膜形成，可以比第二平坦化层61更薄，例如，可以以约400nm的厚度形成。
凸起垫73a、73b、73c、73d分别可以在上部绝缘层71的开口部71a内布置于第一上部连接器67a、第二上部连接器67b、第三上部连接器67c以及第四上部连接器67d上并电连接于这些上部连接器。
第一凸起垫73a通过第一上部连接器67a电连接于上部掩埋过孔65a及第一n电极垫27a，据此，共同地电连接于第一LED叠层23至第三LED叠层43的第一导电型半导体层23a、33a、43a。
第二凸起垫73b可以通过第二上部连接器67b、上部掩埋过孔65b、第二下部连接器39b、第一下部掩埋过孔55b、下部p电极垫47b及第三透明电极45而电连接于第三LED叠层43的第二导电型半导体层43b。
第三凸起垫73c可以通过第三上部连接器67c、上部掩埋过孔65c、第三下部连接器39c及第二透明电极35而电连接于第二LED叠层33的第二导电型半导体层33b。
第四凸起垫73d可以通过第四上部连接器67d及第一透明电极25而电连接于第一LED叠层23的第二导电型半导体层23b。
即，第二凸起垫73b至第四凸起垫73d分别电连接于第一LED叠层23至第三LED叠层43的第二导电型半导体层23b、33b、43b，第一凸起垫73a共同地电连接于第一LED叠层23至第三LED叠层43的第一导电型半导体层23a、33a、43a。
凸起垫73a、73b、73c、73d可以覆盖上部绝缘层71的开口部71a，一部分可以布置于上部绝缘层71上。与此不同，凸起垫73a、73b、73c、73d也可以布置于开口部71a内，据此，凸起垫的上表面可以是平坦的面。
凸起垫73a、73b、73c、73d可以利用Au/In形成，例如，Au可以以3μm的厚度形成，In可以以1μm的厚度形成。发光元件100可以利用In接合于电路基板101上的垫。在本实施例中，对利用In接合凸起垫进行说明，但是，并不局限于In，也可以利用Pb或者AuSn接合。
根据本实施例，第一LED叠层23电连接于凸起垫73a、73d，第二LED叠层33电连接于凸起垫73a、73c，第三LED叠层43电连接于凸起垫73a、73b。据此，第一LED叠层23、第二LED叠层33及第三LED叠层43的阴极共同地电连接于第一凸起垫73a，阳极分别电连接于第二凸起垫73b至第四凸起垫73d。因此，第一LED叠层23至第三LED叠层43可以被单独驱动。
在本实施例中，以形成凸起垫73a、73b、73c、73d为例进行说明，但是凸起垫也可以被省略。尤其，在利用各向异性导电膜或者各向异性导电膏等接合于电路基板的情况下，凸起垫可以被省略，并且上部连接器67a、67b、67c、67d直接被接合。据此，可以增加接合面积。
以下将具体说明发光元件100的制造方法。通过下面说明的制造方法可以更详细地理解发光元件100的结构。图5A、图5B及图5C是用于说明根据本实用新型的一实施例的在生长基板上生长的第一LED叠层23至第三LED叠层43的示意性的剖面图。
首先，参照图5A，在第一基板21上生长包括第一导电型半导体层23a及第二导电型半导体层23b的第一LED叠层23。在第一导电型半导体层23a与第二导电型半导体层23b之间可以夹设有活性层(未示出)。
第一基板21可以是用来生长第一LED叠层23的基板，例如，可以是GaAs基板。第一导电型半导体层23a及第二导电型半导体层23B可以利用AlGaInAs系或者AlGaInP系的半导体层形成，例如，活性层可以包括AlGaInP系的阱层。例如，可以确定AlGaInP的组成比来使第一LED叠层23发出红色光。
在第二导电型半导体层23b上可以形成有第一透明电极25。如上所述，第一透明电极25可以利用透射从第一LED叠层23生成的光(例如，红色光)的金属层或者导电性氧化物层形成。例如，第一透明电极25可以利用ITO(indium-tin oxide)形成。
参照图5B，在第二基板31上生长包括第一导电型半导体层33a及第二导电型半导体层33b的第二LED叠层33。在第一导电型半导体层33a与第二导电型半导体层33b之间可以夹设有活性层(未示出)。
第二基板31可以是为了生长第二LED叠层33而使用的基板，例如，可以是蓝宝石基板、SiC基板或者GaN基板。在一实施例中，第二基板31可以是平坦的蓝宝石基板，但是也可以是图案化的蓝宝石基板。第一导电型半导体层33a及第二导电型半导体层33b可以利用AlGaInN系的半导体层形成，例如，活性层可以包括AlGaInN系的阱层。例如，可以确定AlGaInN的组成比来使第二LED叠层发出蓝色光。
在第二导电型半导体层33b上可以形成有第二透明电极35。如上所述，第二透明电极35可以利用透射从第一LED叠层23生成的光(例如，红色光)的金属层或者导电性氧化物层来形成。尤其，第二透明电极35可以利用ZnO来形成。
参照图5C，在第三基板41上生长包括第一导电型半导体层43a及第二导电型半导体层43b的第三LED叠层43。在第一导电型半导体层43a与第二导电型半导体层43b之间可以夹设有活性层(未示出)。
第三基板41可以是为了生长第三LED叠层43而使用的基板，例如，可以是蓝宝石基板、GaN基板或者GaAs基板。第一导电型半导体层43a及第二导电型半导体层43b可以利用AlGaInAs系的半导体层或者AlGaInP系的半导体层、AlGaInN系的半导体层来形成，例如，活性层可以包括AlGaInP系的阱层或者AlGaInN系的阱层。例如，可以确定AlGaInP或者AlGaInN的组成比来使第三LED叠层发出绿色光。
在第二导电型半导体层43b上可以形成有第三透明电极45。如上所述，第三透明电极45可以利用透射从第一LED叠层23以及第二LED叠层33生成的光(例如，红色光或者蓝色光)的金属层或者导电性氧化物层来形成。尤其，第三透明电极45可以利用ZnO形成。
第一LED叠层23至第三LED叠层43分别可以在彼此不同的生长基板21、31、41上生长，因此，其制造工艺顺序不受限制。
以下说明利用在生长基板21、31、41上生长的第一LED叠层23至第三LED叠层43来制造发光元件100的方法。以下主要对一个发光元件100区域示出并说明，但是本领域技术人员可以理解的是，可以利用在生长基板21、31、41上生长的LED叠层23、33、43在相同的制造工艺中一同制造多个发光元件100。
图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B及图16C是用于说明根据本实用新型的一实施例的制造显示器用发光元件的方法的示意性的平面图及剖面图。在此，剖面图对应于图3的截取线A-A′或者B-B′。
首先，参照图6A、图6B及图6C，利用光刻及蚀刻技术将第三透明电极45及第二导电型半导体层43b图案化并暴露第一导电型半导体层43a。例如，该工艺对应于台面蚀刻工艺。可以使用光致抗蚀剂图案(photoresist pattern)作为蚀刻掩模(etching mask)来进行蚀刻。例如，在形成蚀刻掩模之后，可以通过湿蚀刻技术首先蚀刻第三透明电极45，然后可以使用相同的蚀刻掩模通过干蚀刻技术蚀刻第二导电型半导体层43b。据此，第三透明电极45可以从台面蚀刻区域凹陷。在图6A中，为了简单地示出附图，示出了台面的边缘位置，并且未示出第三透明电极45的边缘位置。然而，由于使用相同的蚀刻掩模对第三透明电极45进行湿蚀刻，因此可以容易地理解，第三透明电极45的边缘位置从台面的边缘位置向台面内侧凹陷。由于使用相同的蚀刻掩模，因此不会增加光刻工艺的数量，从而可以节省工艺成本。然而，本实用新型并不局限于此，也可以分别使用用于台面蚀刻工艺的蚀刻掩模和用于蚀刻第三透明电极45的蚀刻掩模。
随后，第三n电极垫47a及下部p电极垫47b分别形成于第一导电型半导体层43a及第三透明电极45上。第三n电极垫47a和下部p电极垫47b可以形成为具有不同的厚度。尤其，第三n电极垫47a和下部p电极垫47b的上表面可以位于大致相同的高度。
另外，可以形成用于限定发光元件区域的分离区域。例如，可以沿着分离区域去除第一导电型半导体层43a，并且可以暴露基板41的上表面。
进一步，在第三LED叠层43上可以形成下部绝缘层48。下部绝缘层48可以覆盖暴露的基板41的上表面，并且可以覆盖第三透明电极45及第三LED叠层43的上表面和侧表面。进一步，在下部绝缘层48可以形成有使第三n电极垫47a及下部p电极垫47b暴露的开口部。
参照图7A、图7B及图7C，在参照图6A、图6B及图6C说明的第三LED叠层43上接合参照图5B说明的第二LED叠层33。利用临时接合/去接合(TBDB：temporary bonding/debonding)技术在临时基板上接合第二LED叠层33，首先从第二LED叠层33去除第二基板31。例如，可以利用激光剥离(Laser lift-off)技术去除第二基板31。在去除第二基板31之后，在第一导电型半导体层33a的表面可能形成有粗糙的面。此后，接合到临时基板的第二LED叠层33的第一导电型半导体层33a可以布置为面向第三LED叠层43，从而接合到第三LED叠层43。第二LED叠层33和第三LED叠层43借由第一接合层49而彼此接合。在接合第二LED叠层33之后，也可以利用激光剥离技术来去除临时基板。据此，第二LED叠层33可以以第二透明电极35布置于第二LED叠层33的上表面的形态布置于第三LED叠层43。
随后，可以将第二透明电极35图案化而形成开口部35a、35b。开口部35a布置于第三n电极垫47a的上部，开口部35b布置于下部p电极垫47b的上部。预先形成开口部35a、35b，从而在之后形成贯通孔33h1、33h2时，可以防止第二透明电极35暴露于贯通孔。
参照图8A、图8B和图8C，第一平坦化层51形成于第二透明电极35上。第一平坦化层51可以具有大致平坦的上表面，并且可以形成为绝缘层。
随后，形成贯通第一平坦化层51、第二LED叠层33及第一接合层49的贯通孔33h1、33h2。贯通孔33h1、33h2贯通第二透明电极35的开口部35a、35b的内部，因此，第二透明电极35不暴露于贯通孔33h1、33h2的侧壁。贯通孔33h1、33h2分别使第三n电极垫47a及下部p电极垫47b暴露。
另外，形成第一侧壁绝缘层53。第一侧壁绝缘层53首先可以形成为覆盖第一平坦化层51的上部及贯通孔33h1、33h2的侧壁及底面。例如，第一侧壁绝缘层53可以利用化学气相沉积技术或原子层沉积技术形成。
随后，利用干蚀刻技术对第一侧壁绝缘层53进行地毯式蚀刻。据此，形成于贯通孔33h1、33h2的底部的第一侧壁绝缘层53被去除，第三n电极垫47a及下部p电极垫47b被暴露。成型于第一平坦化层51上的第一侧壁绝缘层53可以在地毯式蚀刻期间全部被去除，也可以在贯通孔33h1、33h2的入口附近去除第一平坦化层51的一部分。据此，贯通孔33h1、33h2的入口可以具有比底部更宽的宽度。对此将在下面参照图17A至图17D进行详细说明。
此后，可以利用种子层和镀覆金属技术形成掩埋贯通孔33h1、33h2的第一下部掩埋过孔55a、55b。可以利用化学机械抛光技术去除形成在第一平坦化层51上的种子层和镀覆金属层。
参照图9A、图9B和图9C，将第一平坦化层51图案化来去除第一平坦化层51的一部分，从而第一平坦化层51可以以岛的形态保留在多个区域中。在形成第一下部掩埋过孔55a，55b的区域保留有第一平坦化层51，并且，第一平坦化层51的一部分可以保留在将形成连接到第二透明电极35的下部连接器39c的区域。另外，通过将第一平坦化层51图案化而第二透明电极35的上表面被暴露。
参照图10A、图10B及图10C，通过台面蚀刻而部分地去除第二透明电极及第二导电型半导体层33b，从而暴露第一导电型半导体层33a。第二透明电极35及第二导电型半导体层33b可以利用光刻及蚀刻技术而被图案化。该工艺可以利用与之前蚀刻第三透明电极45及第二导电型半导体层43b的台面蚀刻工艺相同的方法，利用湿蚀刻及干蚀刻技术来执行。
例如，在形成蚀刻掩模之后，可以首先利用湿蚀刻技术蚀刻第二透明电极35，然后使用相同的蚀刻掩模通过干蚀刻技术蚀刻第二导电型半导体层33b。据此，第二透明电极35可以从台面蚀刻区域凹陷。在图11A中，为了简单地示出附图，示出了台面的边缘位置，并且未示出第二透明电极35的边缘位置。然而，由于使用相同的蚀刻掩模对第二透明电极35进行湿蚀刻，因此可以容易地理解，第二透明电极35的边缘位置从台面的边缘位置向台面内侧凹陷。由于使用相同的蚀刻掩模，因此不会增加光刻工艺的数量，从而可以节省工艺成本。然而，本实用新型并不局限于此，也可以分别使用用于台面蚀刻工艺的蚀刻掩模和用于蚀刻第二透明电极35的蚀刻掩模。
第二LED叠层33的台面蚀刻区域可以与第三LED叠层43的台面蚀刻区域部分重叠，但大致彼此分离。尤其，第二LED叠层33的台面蚀刻区域的一部分可以在横方向上与第三n电极垫47a和下部p电极垫47b隔开。在借由台面蚀刻而暴露的第一导电型半导体层33a上可以形成有第二n电极垫37a。
另外，在第二LED叠层33上可以形成有中间绝缘层58。中间绝缘层58覆盖借由台面蚀刻而暴露的第一导电型半导体层33a的一部分区域，进一步，可以覆盖第二导电型半导体层33b及第二透明电极35，并且可以覆盖第一平坦化层51及第二n电极垫37a。中间绝缘层58可以具有暴露第一下部掩埋过孔55a、55b的开口部58a、58b，并且，可以具有暴露第二n电极垫37a的开口部58d。并且，中间绝缘层58可以具有与第一下部掩埋过孔55a、55b隔开布置的第一平坦化层51以及暴露第一平坦化层51的周围区域的开口部58c。
参照图12A、图12B及图12C，在第一平坦化层51上形成下部连接器39a、39b、39c。第一下部连接器39a电连接于第一下部掩埋过孔55a，并向横方向延伸而电连接于第二n电极垫37a。第一下部连接器39a可以借由中间绝缘层58与第二透明电极35及第二导电型半导体层33b绝缘。
此后，可以形成用于限定发光元件区域的分离区域。例如，可以沿着分离区域去除第一导电型半导体层33a，并且可以暴露第一接合层49的上表面。另外，虽然未图示，也可以追加覆盖第一导电型半导体层33a的侧面及中间绝缘层58的绝缘层。该绝缘层可以形成为具有暴露下部连接器39a、39b、39c的开口部。
参照图13A、图13B和图13C，图5A中说明的第一LED叠层23接合于第二LED叠层33。第一LED叠层23与第二LED叠层33可以利用第二接合层59以第一透明电极25朝向第二LED叠层33的方式接合。据此，第二接合层59可以与第一透明电极25相接触的同时，接触于中间绝缘层58及下部连接器39a、39b、39c。
另外，从第一LED叠层23去除第一基板21。例如，可以利用蚀刻技术去除第一基板21。在去除第一基板21之后，可以在第一导电型半导体层23a的一部分区域上形成第一n电极垫27a。第一n电极垫27a可以形成为欧姆接触于第一导电型半导体层23a。
参照图14A、图14B和图14C，形成覆盖第一LED叠层23及第一n电极垫27a的第二平坦化层61。第二平坦化层61形成为具有大致平坦的上表面。
随后，形成贯通第二平坦化层61及第一LED叠层23的贯通孔23h1、23h2、23h3、23h4。贯通孔23h1、23h2、23h3可以贯通第一透明电极25及第二接合层59而分别暴露下部连接器39a、39b、39c。另外，贯通孔23h4可以暴露第一透明电极25。
贯通孔23h1、23h2、23h3可以通过相同的工序一起形成，贯通孔23h4可以通过与贯通孔23h1、23h2、23h3不同的工序形成。
随后，形成第二侧壁绝缘层63及上部掩埋过孔65a、65b、65c、65d。形成第二侧壁绝缘层63及上部掩埋过孔65a、65b、65c、65d的工艺与前面的形成第一侧壁绝缘层53及第一下部掩埋过孔55a、55b的工序大致类似，因此在此省略详细说明。
参照图15A、图15B及图15C，将第二平坦化层61图案化而形成暴露第一n电极垫27a的开口部61a。第二平坦化层61可以利用光刻和蚀刻技术而被图案化。
随后，形成上部连接器67a、67b、67c、67d。上部连接器67a、67b、67c、67d可以包括反射金属层，因此，可以反射从第一LED叠层23生成的光，从而改善光提取效率。例如，上部连接器67a、67b、67c、67d可以包括Au或Au合金。
上部连接器67a可以将上部掩埋过孔65a电连接于第一n电极垫27a。上部连接器67b、67c、67d可以分别连接于上部掩埋过孔65b、65c、65d。
另外，可以沿着分离区域蚀刻第二平坦化层61、第一LED叠层23及第一透明电极25。例如，可以预先将第二平坦化层61图案化，随后将第一LED叠层23及第一透明电极25图案化，从而划分发光元件区域。在形成开口部61a时，可以沿着分离区域预先将第二平坦化层61图案化。据此，可以暴露第二接合层59的上表面。
随后，形成上部绝缘层71。上部绝缘层71覆盖第一透明电极25、第一LED叠层23及第二平坦化层61，进一步，可以覆盖上部连接器67a、67b、67c、67d。进一步，上部绝缘层71可以被图案化为具有暴露上部连接器67a、67b、67c、67d的开口部71a。
随后，可以形成覆盖所述开口部71a的凸起垫73a、73b、73c、73d。第一凸起垫73a布置于第一上部连接器67a上，第二凸起垫73b布置于第二上部连接器67b上，第三凸起垫73c布置于第三上部连接器67c上。第四凸起垫73d布置于第四上部连接器67d上。
随后，通过沿着分离区域而去除第一接合层及第二接合层49、59来在基板41上形成多个彼此分离的发光元件100，通过将发光元件100接合于电路基板101上并分离基板41来完成从基板41分离的发光元件100。接合于电路基板101的发光元件100的示意性的剖面图在图28中示出，对此将在下文中详细说明。
本实用新型的实施例利用掩埋过孔55a、55b、65a、65b、65c、65d实现电连接。以下将详细说明形成掩埋过孔的工艺。
图17A、图17B、17C、及图17D是用于说明根据本实用新型的实施例的掩埋过孔的形成工艺的示意性的剖面图。
首先，参照图17A，在底层S上形成平坦化层51或61。底层S可以包括第一LED叠层23或第二LED叠层33。可以通过将平坦化层51或61图案化来形成定义蚀刻区域的硬掩模(Hardmask)，并且可以通过使用硬掩模作为蚀刻掩模来形成贯通孔H。贯通孔H可以暴露用于电连接的要素，例如，第三n电极垫47a或下部p电极垫47b或下部连接器39a、39b、39c。
参照图17B，随后，形成侧壁绝缘层53或63。侧壁绝缘层53或63可以形成于平坦化层51或61的上表面，进一步，可以形成于贯通孔H的侧壁及底部。侧壁绝缘层53或63借由层覆盖特性而可以形成为在贯通孔H的入口比底部更厚。
参照图17C，利用干蚀刻技术对侧壁绝缘层53或63进行地毯式蚀刻。借由地毯式蚀刻而去除沉积在贯通孔H的底部的侧壁绝缘层，并且，去除布置于平坦化层51或61的上表面的侧壁绝缘层。进一步，可以去除平坦化层51或61的贯通孔H的入口附近的一部分。据此，入口的宽度W2可以大于贯通孔H的宽度W1。由于入口的宽度W2增加，因此利用镀覆金属技术的掩埋过孔的形成会更加容易。
参照图17D，可以在平坦化层51或61和贯通孔H中形成种子层，并且可以利用镀覆金属技术形成填充贯通孔H的镀覆金属层。随后，通过使用化学蚀刻技术去除平坦化层51或61上的镀覆金属层和种子层，从而可以形成如图17D所示的掩埋过孔55或65。
图18是用于说明掩埋在接触孔的过孔的SEM图像。示出了如下内容：如参照图17A至图17D所述的形成了贯通孔H并形成了掩埋过孔，并且在通过使用化学机械抛光技术去除平坦化层上表面的镀覆金属层之前的平坦化层。
参照图18，可以确认贯通孔借由镀覆金属层而很好地被掩埋。进一步，可以确认贯通孔的入口的宽度W2大于贯通孔的宽度W1，并且，可以确认侧壁绝缘层的厚度越靠近贯通孔的底部越薄。
图19是用于说明掩埋的过孔的SEM图像。图19示出了在化学机械抛光硅基板上形成孔并沉积侧壁绝缘层之后，形成种子层和镀覆金属层，然后利用化学机械抛光技术去除种子层和镀覆金属层之后的掩埋过孔形状。在此，没有对侧壁绝缘层进行地毯式蚀刻而形成了掩埋过孔。
参照图19，可以确认掩埋过孔的上表面平行于其周边的侧壁绝缘层的上表面，因此，可以看出，可以利用化学机械抛光技术在贯通孔内形成掩埋过孔。
图20是用于说明根据本实用新型的又一实施例的发光元件200的示意性的平面图，图21A及图21B是分别沿图20的截取线C-C′及D-D′而截取的示意性的剖面图。
参照图20、图21A及图21B，根据本实施例的发光元件200与上述的发光元件100大致类似，但是，与第一平坦化层51以岛的形式分成多个区域的前述实施例相比，不同之处在于本实施例的第一平坦化层151是连续的。为此，第二LED叠层33不具有暴露第一导电型半导体层33a的台面蚀刻区域，并且，欧姆接触于第一导电型半导体层33a的第二电极垫37a将被省略。
另外，形成有贯通第一平坦化层151及第二导电型半导体层33b而暴露第一导电型半导体层33a的贯通孔33h3，该贯通孔33h3被第二下部掩埋过孔55c掩埋。下部连接器39a通过电连接第一下部掩埋过孔55a和第二下部掩埋过孔55c，而共同地电连接第一导电型半导体层33a、43a。
第二透明电极35可以以覆盖第二导电型半导体层33b的上表面且不暴露于贯通孔33h1、33h2、33h3的侧壁的方式预先被图案化。例如，在形成第一平坦化层151之前，第二透明电极35可以以在将要形成贯通孔33h1、33h2、33h3的区域具有开口部的方式被图案化。
另外，在本实施例中，上部p电极垫37b可以布置于第二透明电极35上，下部连接器39c可以电连接于上部p电极垫37b。为了允许下部连接器39c的电连接，第一平坦化层151可以具有暴露上部p电极垫37b的开口部。
另外，在本实施例中省略了中间绝缘层58，但是本实用新型并不局限于此。例如，可以增加覆盖第二LED叠层33、第二平坦化层151及下部连接器39a、39b、39c的中间绝缘层。为了允许上部掩埋过孔65a、65b、65c的电连接，中间绝缘层形成为具有暴露下部连接器39a、39b、39c的开口部。
根据本实施例，通过连续地形成第一平坦化层151并形成第二下部掩埋过孔55c，可以在第一平坦化层151的平坦的表面上形成下部连接器39a。
图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B及图27C是用于说明根据本实用新型的又一实施例的制造显示用发光元件的方法的示意性的平面图及剖面图。其中，剖面图对应于图20的截取线C-C′或者D-D′。
首先，如先前参照图5A、图5B和图5C所述，第一LED叠层23、第二LED叠层33以及第三LED叠层43分别生长在基板21、31、41上，并形成透明电极25、35、45。
随后，参照图22A、图22B及图22C，如先前参照图6A、图6B及图6C所述，通过台面蚀刻工艺暴露第一导电型半导体层43a，第三n电极垫47a及下部p电极垫47b分别形成于第一导电型半导体层43a及第三透明电极45上。并且，可以形成用于限定发光元件区域的分离区域，并且可以形成下部绝缘层48。
参照图23A、图23B及图23C，首先，如参照图6A、图6B及图6C所述，在第三LED叠层43上接合参照图5B说明的第二LED叠层33。
随后，可以将第二透明电极35图案化而形成暴露第二导电型半导体层33b的开口部35a、35b、35c。开口部35a布置于第三n电极垫47a上部，开口部35b布置于下部p电极垫47b上部。在本实施例中，用于暴露第一导电型半导体层33a的台面蚀刻工艺被省略。只是，在前述的实施例中，在形成有第二n电极垫37a的区域上部增加开口部35c。并且，第二透明电极35可以沿着分离区域而预先被去除，从而以发光元件200区域为单位被分离。
并且，在第二透明电极35上形成上部p电极垫37b。上部p电极垫37b可以欧姆接触于第二透明电极35。在另一实施例中，也可以省略上部p电极垫37b。
参照图24A、图24B及图24C，形成覆盖第二透明电极35的第一平坦化层151。第一平坦化层151覆盖上部p电极垫27b并覆盖开口部35a、35b、35c。
随后，形成贯通第一平坦化层151、第二LED叠层33及第一接合层49的贯通孔33h1、33h2、33h3及贯通第一平坦化层151和第二导电型半导体层33b而暴露第一导电型半导体层33a的贯通孔33h3。贯通孔33h1、33h2通过第二透明电极35的开口部35a、35b的内部区域，贯通孔33h3通过第二透明电极35的开口部35c的内部区域。
此后，可以形成第一侧壁绝缘层53及下部掩埋过孔55a、55b、55c。由于第一下部掩埋过孔55a、55b与参照图8A、图8B及图8C说明相同，因此将省略其详细说明。另外，第二下部掩埋过孔55c电连接于第一导电型半导体层33a。
参照图25A、图25B及图25C，下部连接器39a、39b、39c形成于第一平坦化层151上。第一下部连接器39a可以电连接于第一下部掩埋过孔55a，同时可以向横方向延伸而电连接于第二下部掩埋过孔55c。第一下部连接器39a可以借由第一平坦化层151而与第二透明电极35及第二导电型半导体层33b绝缘。
另外，在本实施例中，第三下部连接器39c可以电连接于通过第一平坦化层151的开口部暴露的上部p电极垫37b。第一平坦化层151可以预先被图案化来暴露上部p电极垫37b。在省略上部p电极垫37b的情况下，第三下部连接器39c可以直接连接于第二透明电极35。
第一平坦化层151也可以沿着分离区域而被去除，据此，如图25B及图25C所示，第二导电型半导体层33b可以被暴露。
参照图26A、图26B及图26C，可以形成用于限定发光元件区域的分离区域。例如，可以沿着分离区域而去除第二导电型半导体层33b及第一导电型半导体层33a，并且可以暴露第一接合层49的上表面。另外，虽然未图示，也可以增加覆盖第二LED叠层33、第一平坦化层151及下部连接器39a、39b、39c的绝缘层。该绝缘层可以形成为具有暴露下部连接器39a、39b、39c的开口部。
参照图27A、图27B及图27C，图5A中说明的第一LED叠层23接合于第二LED叠层33，通过进行与参照图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C说明的工艺相同的工艺，形成第一n电极垫27a、第二平坦化层61、上部掩埋过孔65a、65b、65c、65d、上部连接器67a、67b、67c、67d、上部绝缘层71及凸起垫73a、73b、73c、73d。由于对此的详细描述与上述相同，因此将省略该详细描述。
随后，通过沿着分离区域而去除第一接合层49及第二接合层59而在基板41上形成多个彼此分离的发光元件200，并且通过将发光元件200接合于电路基板101上并分离基板41，从而完成与基板41分离的发光元件200。
图28示出了单个发光元件100布置于电路基板101上，但是在电路基板101上贴装有多个发光元件100。各个发光元件100构成能够发出蓝色光、绿色光及红色光的一个像素，在电路基板101上整齐排列多个像素而提供显示面板。在此虽然列举发光元件100进行说明，但是也可以布置发光元件200。
另外，在基板41上可以形成有多个发光元件100，这些发光元件100不是逐个地转印到电路基板101，而是可以集体转印到电路板101上。图29A、图29B及图29C是用于说明根据本实用新型的一实施例的将发光元件转印到电路基板的方法的示意性的剖面图。这里，将说明形成在基板41上的发光元件100或200集体转印到电路基板101的方法。
参照29A，如图16A、16B及图16C所述，若在基板41上完成发光元件100的制造工艺，则在基板41上多个发光元件100借由分离槽分离并被排设。
另外，提供在上表面具有垫的电路基板101。垫以对应于用于显示的像素的整齐排列位置的方式排列于电路板101上。通常，整齐排列在基板41上的发光元件100的间距比电路基板101内的像素的间距更密集。
参照图29B，发光元件100的凸起垫接合于电路基板101上的垫。凸起垫与垫可以利用焊料接合或者铟(In)接合来接合。另外，由于位于像素区域之间的发光元件100不具有将要接合的垫，因此维持与电路基板101隔开的状态。
随后，对基板41上照射激光。激光选择性地照射到接合到垫的发光元件100。为此，可以在基板41上形成具有选择性地暴露发光元件100的开口部的掩模。
此后，将用激光照射的发光元件100与基板41分离，从而发光元件100转印到电路基板101。据此，如图29C所示，提供在电路板101上整齐排列有发光元件100的显示面板。显示面板可以贴装到参考图1说明的多样的显示装置中。
在本实施例中，列举发光元件100进行说明，但是也可以转印发光元件200。
图30是用于说明根据又一实施例的发光元件转印方法的示意性的剖面图。
参照图30，根据本实施例的发光元件转印方法的不同之处在于，利用各向异性导电性粘附膜或各向异性导电性粘附膏而将发光元件接合于垫。即，在垫上提供各向异性导电性粘附膜或粘附膏121，并且发光元件100可以通过各向异性导电性粘附膜或粘附膏121粘附于垫。发光元件100借由各向异性导电性粘附膜或粘附膏121内的导电物质而电连接于垫。
在本实施例中，凸起垫73a、73b、73c、73d可以被省略，上部连接器67a、67b、67c、67d可以通过导电物质电连接于垫。
以上，已对本实用新型的多样的实施例进行了说明，但是本实用新型并不局限于这些实施例。并且，在不脱离本实用新型的技术思想的范围内，对一个实施例说明的事项或构成要素也可以应用于其他实施例。

Claims (20)

1.一种显示器用发光元件，其特征在于，包括：
第一LED叠层；
第二LED叠层，位于所述第一LED叠层之下；
第三LED叠层，位于所述第二LED叠层之下；
第一接合层，夹设于所述第二LED叠层与所述第三LED叠层之间；
第二接合层，夹设于所述第一LED叠层与所述第二LED叠层之间；
第一平坦化层，夹设于所述第二接合层与所述第二LED叠层之间；
第二平坦化层，布置于所述第一LED叠层上；
第一下部掩埋过孔，贯通所述第一平坦化层、所述第二LED叠层及第一接合层而分别电连接于所述第三LED叠层的第一导电型半导体层及第二导电型半导体层；以及
上部掩埋过孔，贯通所述第二平坦化层及所述第一LED叠层，
其中，所述第一下部掩埋过孔及上部掩埋过孔的上端的宽度大于对应的贯通孔的宽度。
2.根据权利要求1所述的显示器用发光元件，其特征在于，
所述第一LED叠层、所述第二LED叠层及所述第三LED叠层分别发出红色光、蓝色光及绿色光。
3.根据权利要求1所述的显示器用发光元件，其特征在于，还包括：
下部连接器，覆盖所述第一下部掩埋过孔，
所述上部掩埋过孔中的一部分上部掩埋过孔连接于所述下部连接器。
4.根据权利要求3所述的显示器用发光元件，其特征在于，
所述第一下部掩埋过孔为两个，所述上部掩埋过孔为四个，所述上部掩埋过孔中的两个布置为与所述第一下部掩埋过孔重叠。
5.根据权利要求3所述的显示器用发光元件，其特征在于，还包括：
第三下部连接器，与所述第一下部掩埋过孔隔开，并且电连接于所述第二LED叠层的第二导电型半导体层，
所述上部掩埋过孔中的一个电连接于所述第三下部连接器。
6.根据权利要求5所述的显示器用发光元件，其特征在于，
所述第一平坦化层划分为多个区域，
所述第一平坦化层的一区域夹设于所述第二LED叠层与所述第三下部连接器之间，
所述第三下部连接器在所述第一平坦化层的一区域的周围电连接于所述第二LED叠层。
7.根据权利要求3所述的显示器用发光元件，其特征在于，还包括：
第二下部掩埋过孔，贯通所述第一平坦化层及所述第二LED叠层的第二导电型半导体层并电连接于所述第二LED叠层的第一导电型半导体层，
所述第二下部掩埋过孔电连接于所述下部连接器中的一个。
8.根据权利要求7所述的显示器用发光元件，其特征在于，
所述第一平坦化层是连续的。
9.根据权利要求1所述的显示器用发光元件，其特征在于，
所述第一下部掩埋过孔及所述上部掩埋过孔分别在对应的贯通孔内被侧壁绝缘层围绕。
10.根据权利要求9所述的显示器用发光元件，其特征在于，
所述侧壁绝缘层越接近贯通孔的底部越薄。
11.根据权利要求1所述的显示器用发光元件，其特征在于，还包括：
第一透明电极，欧姆接触于所述第一LED叠层的第二导电型半导体层；
第二透明电极，欧姆接触于所述第二LED叠层的第二导电型半导体层；以及
第三透明电极，欧姆接触于所述第三LED叠层的第二导电型半导体层，
所述第二透明电极具有暴露所述第二LED叠层的第二导电型半导体层的开口部，所述第一下部掩埋过孔通过所述第二透明电极的开口部。
12.根据权利要求1所述的显示器用发光元件，其特征在于，包括：
多个上部连接器，布置于所述第一LED叠层上，
所述上部连接器覆盖所述上部掩埋过孔并分别电连接于所述上部掩埋过孔。
13.根据权利要求12所述的显示器用发光元件，其特征在于，还包括：
凸起垫，分别布置于所述上部连接器上。
14.根据权利要求13所述的显示器用发光元件，其特征在于，
所述凸起垫包括：第一凸起垫，共同地电连接于所述第一LED叠层至所述第三LED叠层的第一导电型半导体层；第二凸起垫至第四凸起垫，分别电连接于所述第一LED叠层至所述第三LED叠层的第二导电型半导体层。
15.根据权利要求13所述的显示器用发光元件，其特征在于，还包括：
第一n电极垫，布置于所述第一LED叠层的第一导电型半导体层上，
所述上部连接器中的一个电连接所述上部掩埋过孔和所述第一n电极垫。
16.根据权利要求12所述的显示器用发光元件，其特征在于，
所述上部连接器包括Au或者Au合金。
17.根据权利要求1所述的显示器用发光元件，其特征在于，
所述第一下部掩埋过孔的上表面平行于所述第一平坦化层的上表面，
所述上部掩埋过孔的上表面平行于所述第二平坦化层的上表面。
18.根据权利要求1所述的显示器用发光元件，其特征在于，
所述第一LED叠层至所述第三LED叠层与生长基板分离。
19.根据权利要求1所述的显示器用发光元件，其特征在于，还包括：
下部绝缘层，夹设于所述第三LED叠层与所述第一接合层之间并与所述第一接合层相接触；以及
中间绝缘层，夹设于所述第二LED叠层与所述第二接合层之间并与所述第二接合层相接触。
20.一种显示装置，其特征在于，包括：
电路基板；以及
多个发光元件，整齐排列于所述电路基板上，
其中，所述多个发光元件中的每一个包括：
第一LED叠层；
第二LED叠层，位于所述第一LED叠层之下；
第三LED叠层，位于所述第二LED叠层之下；
第一接合层，夹设于所述第二LED叠层与所述第三LED叠层之间；
第二接合层，夹设于所述第一LED叠层与所述第二LED叠层之间；
第一平坦化层，夹设于所述第二接合层与所述第二LED叠层之间；
第二平坦化层，布置于所述第一LED叠层上；
第一下部掩埋过孔，贯通所述第一平坦化层、所述第二LED叠层及第一接合层而分别电连接于所述第三LED叠层的第一导电型半导体层及第二导电型半导体层；以及
上部掩埋过孔，贯通所述第二平坦化层及所述第一LED叠层，
其中，所述第一下部掩埋过孔及上部掩埋过孔的上端的宽度大于对应的贯通孔的宽度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008263127A (ja) * 2007-04-13 2008-10-30 Toshiba Corp Ｌｅｄ装置
KR20130104612A (ko) * 2012-03-14 2013-09-25 서울바이오시스 주식회사 발광 다이오드 및 그것을 제조하는 방법
JP2014175427A (ja) * 2013-03-07 2014-09-22 Toshiba Corp 半導体発光素子及びその製造方法
JP6537883B2 (ja) 2015-05-14 2019-07-03 スタンレー電気株式会社 半導体発光素子および半導体発光素子アレイ
KR102513080B1 (ko) 2016-04-04 2023-03-24 삼성전자주식회사 Led 광원 모듈 및 디스플레이 장치
WO2018064805A1 (en) 2016-10-08 2018-04-12 Goertek. Inc Display device and electronics apparatus
JP6760141B2 (ja) 2017-03-07 2020-09-23 信越半導体株式会社 発光素子及びその製造方法
KR20190001050A (ko) * 2017-06-26 2019-01-04 주식회사 루멘스 칩 적층 구조를 갖는 led 픽셀 소자
US11527519B2 (en) * 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10892296B2 (en) * 2017-11-27 2021-01-12 Seoul Viosys Co., Ltd. Light emitting device having commonly connected LED sub-units
US10748881B2 (en) * 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US11552057B2 (en) * 2017-12-20 2023-01-10 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US11552061B2 (en) * 2017-12-22 2023-01-10 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US11430929B2 (en) * 2018-09-14 2022-08-30 Seoul Viosys Co., Ltd. Light emitting device having a stacked structure
US11502230B2 (en) * 2018-11-02 2022-11-15 Seoul Viosys Co., Ltd. Light emitting device
US11158665B2 (en) * 2018-11-05 2021-10-26 Seoul Viosys Co., Ltd. Light emitting device
US11362073B2 (en) * 2019-02-08 2022-06-14 Seoul Viosys Co., Ltd. Light emitting device including multiple transparent electrodes for display and display apparatus having the same
US11387383B2 (en) * 2019-02-14 2022-07-12 Seoul Viosys Co., Ltd. Method of transferring light emitting device for display and display apparatus
US11211528B2 (en) * 2019-03-13 2021-12-28 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
US11508778B2 (en) * 2019-05-21 2022-11-22 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
US20210043678A1 (en) * 2019-08-07 2021-02-11 Seoul Viosys Co., Ltd. Led display panel and led display apparatus having the same
US11482566B2 (en) * 2019-08-20 2022-10-25 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
US11817435B2 (en) * 2019-10-28 2023-11-14 Seoul Viosys Co., Ltd. Light emitting device for display and LED display apparatus having the same
US11489002B2 (en) * 2019-10-29 2022-11-01 Seoul Viosys Co., Ltd. LED display apparatus
US20210175280A1 (en) * 2019-12-09 2021-06-10 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same
US11631714B2 (en) * 2019-12-29 2023-04-18 Seoul Viosys Co., Ltd. Light emitting device for display and unit pixel having the same
US11862616B2 (en) * 2020-02-26 2024-01-02 Seoul Viosys Co., Ltd. Multi wavelength light emitting device and method of fabricating the same
US11961873B2 (en) * 2020-05-11 2024-04-16 Seoul Viosys Co., Ltd. Light emitting device for display and display apparatus having the same

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