KR20180111419A - 발광소자 및 발광소자의 제조방법 - Google Patents
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Abstract
본 발명은 간이적인 제조 공정으로, 높은 발광 효율을 얻을 수 있는 발광소자 및 발광소자의 제조 방법을 제공하는 것과 관련된다.
발광소자는 제1 도전형의 제1 반도체, 제1 반도체의 상부에 형성되되 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함한 반도체 구조체와, 상기 제1 반도체에 접속된 제1 전극과 상기 제2 반도체의 상부에서 상기 제2 반도체에 접속된 제2 전극과, 상기 제2 반도체와 상기 제2 전극 사이에 형성되되, 상기 제2 반도체와 상기 제2 전극을 전기적으로 접속하는 도전 경로를 포함하는 광 투과성을 가진 제1 막을 가진다.
Description
본 발명은 발광소자 및 발광소자의 제조방법에 관한 것이다.
근래, 에너지 절약화를 위해 조명기구의 광원으로서 LED(Light Emitting Diode)의 개발이 진행되고 있다. 지금까지 광원으로 주로 이용되던 형광등이나 백열구에 비해, LED는 소비 전력이 낮을 뿐만 아니라 수명도 길다. 따라서, 조명기구에 LED가 이용됨으로써 조명기구의 전력 절약화를 도모할 수 있고, 게다가 LED 광원의 교환 빈도를 크게 줄일 수 있다.
예를 들어, 특허 문헌 1에서는 n형 반도체층(43)과 p형 반도체층(46) 사이에 활성층(44)이 배치된 LED가 기재되어 있다. 이 LED에서는 n형 반도체층(43)에 접속된 n측 전극(47)과 p형 반도체층(46)에 접속된 p측 전극(48) 사이에 전위 차를 줌으로써 활성층(44)에서 광이 생성된다. 생성된 광은 상부로 출사(出射)된다.
특허 문헌 1에 기재된 LED에서는 활성층에서 생성된 광이 LED 맨 앞 표면의 p형 반도체층을 통과하여 공기 중으로 나가게 된다. p형 반도체층의 굴절률과 공기의 굴절률의 차가 크기 때문에, 양쪽 계면에서의 반사에 의해 외부에 나가지 못한 광이 생기게 되어 발광 효율의 저하를 불러 일으킨다. 근래, 특허 문헌 1에 있어서 발생하는 이 문제를 해소하기 위해서 p형 반도체층과 공기 사이에 산화막이 배치된 구조가 주장되고 있다. 하지만, p측 전극과 p형 반도체층의 접촉을 위해서 p형 반도체층의 표면에 형성된 산화막을 가공할 필요가 있고, 제조 공정수가 증가되는 문제가 있었다.
본 발명은 상기 실정에 비추어 간이적인 제조공정으로 높은 발광효율이 얻어지는 발광소자 및 발광소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 발광소자는 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 형성되고 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함하는 반도체 구조체와 상기 제1 반도체에 접속된 제1 전극과 상기 제2 반도체의 상부에서 상기 제2 반도체에 접속된 제2 전극과 상기 제2 반도체와 상기 제2 전극 사이에 형성되고, 상기 제2 반도체와 상기 제2 전극을 전기적으로 접속하는 도전 경로가 형성된 광 투과성을 가진 제1 막을 가진다.
상기 제1 막은 상기 제2 반도체의 성분을 포함하는 막일 수 있다.
상기 제1 막은 산화막일 수 있다.
상기 산화막은 상기 제2 반도체보다 고저항이며, 상기 도전 경로는 상기 산화막 내부에 형성될 수 있다.
평면으로 봤을 때, 상기 제2 전극은 상기 산화막으로 둘러싸일 수 있다.
상기 산화막은 제1 산화막 및 제2 산화막을 포함하고, 상기 제2 산화막의 두께는 상기 제1 산화막의 두께보다 크고, 상기 도전 경로는 적어도 상기 제2 산화막에 형성될 수 있다.
평면으로 봤을 때, 상기 제2 산화막은 상기 제1 산화막으로 둘러싸일 수 있다.
상기 산화막에는 상기 제1 산화막과 상기 제2 산화막 사이에 홈이 형성될 수 있다.
상기 홈은 상기 제2 산화막의 둘레를 따라 연속하여 상기 제2 산화막을 둘러쌀 수 있다.
상기 산화막의 굴절률은 상기 제2 반도체의 굴절률과 공기의 굴절률 사이의 값을 가질 수 있다.
본 발명의 일 실시예에 따른 발광소자의 제조 방법은 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 위치하되 제1 도전형과는 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함하는 반도체 구조체에 있어서, 상기 제2 반도체의 제1 영역을 노출하는 마스크를 형성하고, 상기 제1 영역의 상기 제2 반도체에 광 투과성을 가지는 제1 막을 형성하고, 상기 마스크로 덮인 제2 영역의 상기 제2 반도체를 산화하여 제2 막을 형성하고, 상기 마스크를 제거하고 상기 제2 영역의 상기 제2 반도체 상부에 상기 제2 반도체에 전기적으로 접속되는 제2 전극을 형성하고, 상기 제1 반도체에 전기적으로 접속되는 제1 전극을 형성한다.
상기 제1 막은 상기 제2 반도체의 일부가 화학 반응하여 형성될 수 있다.
상기 제1 막은 상기 제2 반도체의 일부가 산화되어 형성될 수 있다.
상기 제1 막 및 상기 제2 막은 각각 동일한 공정으로 형성될 수 있다.
상기 마스크의 두께 방향의 전기저항은 상기 제1 막의 두께 방향의 전기저항 보다 작을 수 있다.
상기 제2 막은 상기 마스크가 상기 제2 반도체를 덮은 상태로 형성될 수 있다.
상기 제2 막은 도전성 경로를 포함하고, 상기 도전성 경로를 통해 상기 제2 전극과 상기 제2 반도체가 접속될 수 있다.
상기 마스크는 상기 마스크의 패턴의 둘레를 따라 돌출부가 형성될 수 있다.
상기 돌출부는 상기 마스크의 열처리에 의해 형성될 수 있다.
상기 마스크는 레지스트(resist)이며, 상기 열처리는 160이상의 열처리일 수 있다.
본 발명에 의하면, 간이적인 제조 공정으로 높은 발광 효율을 얻을 수 있는 발광소자 및 발광소자의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광소자의 전체 구성을 나타내는 평면도이다.
도 2는 도 1의 A-A＇선의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광소자의 p형 반도체층과 p형 전극의 컨택트부 구조를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극을 형성해 열처리를 실시하는 공정을 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극을 형성해 열처리를 실시하는 공정을 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크의 열처리 전후의 단면 형상을 측정한 결과를 나타내는 도이다.
도 10은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타내는 평면도이다.
도 11은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 방법의 일례를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크로부터 노출된 p형 반도체층 상에 산화막이 형성된 상태를 나타내는 확대 단면도이다.
도 14는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 확대 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 평면도이다.
도 17은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 단면도이다.
도 18은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 형성된 산화막의 표면 형상을 측정 영역을 나타내는 평면도이다.
도 21은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층상에 형성된 산화막의 표면 형상을 측정한 결과를 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 발광소자의 양극 산화 후의 표면 상태를 나타내는 광학 현미경 사진이다.
도 23은 본 발명의 일 실시예에 따른 발광소자의 산화막의 광학 특성을 나타낸 도면이다.
도 24는 본 발명의 실시예 및 비교예의 발광소자의 전기특성 및 발광 특성을 나타내는 도면이다.
도 25는 본 발명의 실시예 및 비교예의 발광소자의 발광 상태를 나타낸 광학 현미경 사진이다.
도 26은 본 발명의 일 실시형태의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 27은 본 발명의 일 실시형태의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 28은 본 발명의 일 실시예에 따른 발광소자의 전체 구성을 나타내는 단면도이다.
도 2는 도 1의 A-A＇선의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광소자의 p형 반도체층과 p형 전극의 컨택트부 구조를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극을 형성해 열처리를 실시하는 공정을 나타내는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극을 형성해 열처리를 실시하는 공정을 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크의 열처리 전후의 단면 형상을 측정한 결과를 나타내는 도이다.
도 10은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타내는 평면도이다.
도 11은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타내는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 방법의 일례를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크로부터 노출된 p형 반도체층 상에 산화막이 형성된 상태를 나타내는 확대 단면도이다.
도 14는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 확대 단면도이다.
도 15는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 단면도이다.
도 16은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 평면도이다.
도 17은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 단면도이다.
도 18은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 단면도이다.
도 19는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 단면도이다.
도 20은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 형성된 산화막의 표면 형상을 측정 영역을 나타내는 평면도이다.
도 21은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층상에 형성된 산화막의 표면 형상을 측정한 결과를 나타내는 도면이다.
도 22는 본 발명의 일 실시예에 따른 발광소자의 양극 산화 후의 표면 상태를 나타내는 광학 현미경 사진이다.
도 23은 본 발명의 일 실시예에 따른 발광소자의 산화막의 광학 특성을 나타낸 도면이다.
도 24는 본 발명의 실시예 및 비교예의 발광소자의 전기특성 및 발광 특성을 나타내는 도면이다.
도 25는 본 발명의 실시예 및 비교예의 발광소자의 발광 상태를 나타낸 광학 현미경 사진이다.
도 26은 본 발명의 일 실시형태의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 27은 본 발명의 일 실시형태의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다.
도 28은 본 발명의 일 실시예에 따른 발광소자의 전체 구성을 나타내는 단면도이다.
이하, 도면을 참조해 본 발명에 관한 발광소자 및 발광소자의 제조방법에 대해 설명한다. 다만, 본 발명의 발광소자 및 발광소자의 제조방법은 많은 다른 형태로 실시하는 것이 가능하고, 이하에 나타낸 실시형태의 기재내용에 한정해 해석되는 것은 아니다. 또한, 본 실시형태에서 참조하는 도면에 있어서, 동일한 부분 또는 동일한 기능을 가진 부분에는 동일한 부호를 붙여, 그 반복된 설명은 생략한다.
본 발명의 각 실시형태에 있어서, 발광소자에 포함된 기판으로부터 반도체 구조체로 향하는 방향을 '상' 또는 '상부'라고 한다. 반대로, 반도체 구조체로부터 기판으로 향하는 방향을 '하' 또는 '하부'라고 한다. 이와 같이, 설명의 편의상, 상부 또는 하부라는 어구를 이용해 설명하지만, 예를 들어 기판과 반도체 구조체의 상하관계가 도시된 것과 반대로 배치되어도 괜찮다. 또한, 이하의 설명에서, 예를 들어, 기판 상의 반도체 구조체라는 표현은 상기와 같이 기판과 반도체 구조체의 상하관계를 설명하고 있는 것에 불과하고, 기판과 반도체 구조체 사이에 다른 부재가 배치되어 있어도 괜찮다.
〈제1 실시예〉
도 1 내지 도 4를 이용하여, 본 발명의 일 실시예에 따른 발광소자의 개요에 대해 설명한다. 제1 실시예에서는 기판(100) 상에 n형 반도체층(110), 활성층(120) 및 p형 반도체층(130)의 순서로 적층된 발광소자(10)에 대해 설명한다. 본 발명에 따른 실시예에서는 p형 반도체층(130)과 p형 전극(160) 사이에 도전 경로가 형성되되 광 투과성을 가진 제1 막이 형성되어 있고, 해당 제1 막에 의해 p형 반도체층(130)과 p형 전극(160)이 전기적으로 접속되어 있다. 이하 설명에서는 상기 제1 막이 산화막인 구성을 예시하고 있지만, 이 구성에 한정되지 않는다. 제1 막은 광 투과성을 가지고, p형 반도체층(130)과 p형 전극(160)을 전기적으로 접속하는 도전성 경로를 가지고 있으면 좋고, 산화막 이외의 막이어도 괜찮다.
본 실시형태에서는 양극 산화에 의해 p형 반도체층(130) 상에 산화막(150)을 형성하기 때문에, p형 반도체층(130)이 n형 반도체층(110) 상에 형성된 반도체 구조체(140)을 이용하고 있다. 다만, 이하에 설명하는 양극 산화 이외의 방법으로 산화막(150)을 형성하는 경우, n형 반도체층(110)과 p형 반도체층(130)의 상하 관계는 도 1에 나타낸 것과 반대여도 괜찮다.
［발광소자 10의 구조］
도 1은 본 발명의 실시예에 따른 발광소자의 전체 구성을 나타낸 평면도이다. 도 1에 도시된 바와 같이, 발광소자(10)는 기판(100), 반도체 구조체(140), p형 전극(160) 및 n형 전극(170)을 포함한다. p형 전극(160) 및 n형 전극(170)은 각각 복수로 형성되어 있다. 도 1의 예에서는 반도체 구조체(140) 및 p형 전극(160)은 평면으로 봤을 때 유사한 형상을 가지고 있다. 반도체 구조체(140) 및 p형 전극(160)은 대략 U자형의 패턴(또는, 직사각형의 긴 변의 일부가 잘려진 패턴)으로 형성되어 있다. n형 전극(170)은 U자형의 패턴의 철부(또는, 직사각형의 긴 변의 일부가 잘려진 영역)에 형성되어 있다. p형 전극(160) 및 n형 전극(170)은 한 쌍으로 형성되어 있다. 다만, p형 전극(160) 및 n형 전극(170)은 반드시 한 쌍일 필요는 없고, 복수의 p형 전극(160)에 대해 1개의 n형 전극(170)이 형성되어 있어도 괜찮다.
도 2는 도 1의 A-A＇선의 단면도이다. 도 2에 도시된 바와 같이, 기판(100) 상에 반도체 구조체(140)가 형성되어 있다. 반도체 구조체(140)는 n형 반도체층(110), 활성층(120) 및 p형 반도체층(130)을 포함한다. p형 반도체층(130)은 n형 반도체층(110) 상에 형성되어 있다. 활성층(120)은 n형 반도체층(110)과 p형 반도체층(130) 사이에 형성되어 있다. p형 반도체층(130) 상에 산화막(150)이 형성되어 있다. 또한, 도 2에서는 설명을 간략화 하고 있지만, 반도체 구조체(140)은 상기 세 개의 층 이외에도 복수의 층을 포함한다. 반도체 구조체(140)의 상세한 층 구조는 후술한다.
반도체 구조체(140)은 일부 영역에 있어서 p형 반도체층(130) 및 활성층(120)이 제거되고, n형 반도체층(110)이 노출되어 있다. p형 반도체층(130) 및 활성층(120)으로부터 노출되어 있는 영역의 n형 반도체층(110)의 막 두께는 노출되지 않은 영역의 n형 반도체층(110)의 막 두께에 비해서 작다. 또한, 상기 반도체 구조체(140)의 구조를 메사(mesa)라고 할 수 있다.
산화막(150)은 장소에 따라 막 두께가 다르다. 이하 설명에 있어서, 산화막(150)의 막 두께가 다른 영역에 따라 제1 산화막(152), 제2 산화막(154), 또는 홈(156)이라고 표현한다. 제1 산화막(152)은 제2 산화막(154) 주위에 형성되어 있다. 즉, 평면으로 봤을 때, 제1 산화막(152)은 제2 산화막(154)의 둘레에 따라 연속하고 있고, 제2 산화막(154)을 둘러싸고 있다. 바꿔 말하면, 제2 산화막(154)의 패턴은 제1 산화막(152) 패턴의 안쪽에 존재한다. 다시 바꿔 말하면, 제2 산화막(154)의 패턴 둘레는 제1 산화막(152)의 패턴 둘레에 둘러싸여 있다. 제1 산화막(152)과 제2 산화막(154) 사이에 홈(156)이 형성되어 있다. 상세한 내용은 후술하지만, 평면으로 봤을 때 홈(156)은 제2 산화막(154)의 둘레에 따라 연속하고 있고, 제2 산화막(154)를 둘러싸고 있다. 본 실시형태에서는 제1 산화막(152) 및 제2 산화막(154)은 같은 공정으로 형성되고, 동일한 재료로 형성된다. 이하의 설명에서, 제1 산화막(152) 및 제2 산화막(154)은 특히 구별하지 않을 때는 산화막(150)이라고 한다.
제2 산화막(154)의 막 두께는 제1 산화막(152)의 막 두께보다도 크다. 상세한 내용은 후술하지만, 제2 산화막(154)에는 예를 들어, 복수의 핀홀(pinhole)과 같은, 복수의 도전성 경로가 형성되어 있다. 홈(156)에서 산화막의 막 두께는 제1 산화막(152)의 막 두께 및 제2 산화막(154)의 막 두께보다 작다. 또한, 상기 산화막(150)의 상세한 형상은 후술된다.
p형 전극(160)은 산화막(150) 상에 형성되어 있다. 바꿔 말하면, 산화막(150)은 p형 반도체층(130)과 p형 전극(160) 사이에 형성되어 있다. 다시 바꿔 말하면, p형 반도체층(130)과 p형 전극(160)는 산화막(150)에 의해 격리되어 있다 p형 전극(160)은 제2 산화막(154)에 형성된 도전 경로를 통해 p형 반도체층(130)에 접속되어 있다. 바꿔 말하면, p형 전극(160)은 평면으로 봤을 때, p형 전극(160)과 중첩되는 영역으로 p형 반도체층(130)에 접속되어 있다.
제2 산화막(154) 및 홈(156)은 p형 전극(160)으로 덮여 있다. 즉, 평면으로 봤을 때, 제2 산화막(154) 및 홈(156)은 p형 전극(160)에 의해 둘러싸여 있다. 제1 산화막(152) 상에도 p형 전극(160)이 형성되어 있지만, 제1 산화막(152)의 일부는 p형 전극(160)으로부터 노출되어 있다. 다만, 제1 산화막(152)이 p형 전극(160)으로부터 노출되어 있지 않아도 괜찮다. 즉, 평면으로 봤을 때, 산화막(150) 및 p형 전극(160) 각각의 패턴이 같은 패턴이어도 괜찮다.
n형 전극(170)은 n형 반도체층(110)이 p형 반도체층(130) 및 활성층(120)으로부터 노출된 영역에 형성되어 있고, n형 반도체층(110)에 접속되어 있다. n형 전극(170)은 활성층(120) 및 p형 반도체층(130)으로부터 이격되어 있다.
도 3은 본 발명의 일 실시예에 따른 발광소자의 p형 반도체층과 p형 전극의 접촉부 구조를 나타낸 단면도이다. 도 3의 단면도는 도 2의 점선 테두리 선으로 둘러싼 영역의 확대 단면도이다. 제2 산화막(154)에는 도전 경로(158)가 형성되어 있다. 도 3에 도시된 바와 같이, 제2 산화막(154)의 내부에 형성된 도전 경로(158)는 국소적으로 존재하고 있다. 도 3에 나타낸 예에서는 도전 경로(158)는 제2 산화막(154)에 형성된 핀홀(pinhole) 내부에 상응한다. 도전 경로(158)에는 그 아래 쪽으로부터 p형 반도체층(130)이 들어가 있고, 그 상측으로부터 p형 전극(160)이 들어가 있다. 도전 경로(158)의 내부에서 p형 반도체층(130)과 p형 전극(160)이 접속되어 있다. 도 3의 점선(132)은 산화막(150)을 형성하기 전의 p형 반도체층(130)의 표면에 상응한다. 도 3에 도시된 바와 같이, 도전 경로(158)는 제2 산화막(154)의 제1 면(1542) 및 제2 면(1544) 각각으로부터 점선(132)에 향해 지름이 작아지는 형상이다.
상세한 것은 후술되지만, 본 실시형태에 있어서, 산화막(150)은 p형 반도체층(130)의 표면을 산화함으로써 형성된다. 산화는 p형 반도체층(130)의 표면 (점선(132))으로부터 아래를 향해 진행된다. 산화될 때, 산소가 p형 반도체층(130) 내부로 들어감으로써 부피가 팽창되기 때문에, 산화막(150)의 표면은 점선(132)로부터 상부로 이동된다. 그 결과, 도 3에 도시된 바와 같이, 산화막(150)은 점선(132)에 대해 상하 방향으로 각각 형성된다.
또한, 산화막(150)에 형성된 도전 경로(158)을 평면으로 봤을 때의 형상은 점 형상일 수 있고, 선 형상일 수 있다. 또한, 도전 경로(158)을 평면으로 봤을 때의 형상은 예를 들어 결정립계와 같이, 망처럼 뚫린 모양일 수 있다. 상기 설명에서는 산화막(150)에 도전 경로(158)가 형성되고, 그 도전 경로(158) 내부에서 p형 반도체층(130)과 p형 전극(160)이 접속된 구성을 예시되었만, 이 구성에 한정되지 않는다. p형 전극(160) 아래에 형성된 산화막(150)에 p형 전극(160)과 p형 반도체층(130)을 접속하는 도전 경로가 형성되어 있을 수 있고, 도 3에 나타낸 형태 이외에도 다양한 형태를 취할 수 있다.
［각 부재의 재질］
본 실시형태에서는 기판(100)으로써 사파이어 기판이 이용된다. 기판(100)으로는 실리콘 기판, 탄화 실리콘 기판, 질화 갈륨 기판, 질화 알루미늄 기판 등의 기판을 이용할 수 있다.
본 실시예에서 n형 반도체층(110)으로는 n형의 질화갈륨(n-GaN)이 이용된다. 활성층(120)으로는 질화인듐갈륨(InGaN)이 이용된다. p형 반도체층(130)으로는 p형의 질화갈륨(p-GaN)이 이용된다. 다만, n형 반도체층(110)으로써 n-GaN 외에 AlGaN/GaN의 왜곡 초격자(歪超格子)를 이용할 수 있다. 활성층(120)으로는 InGaN 외에 AlGaInN를 이용할 수 있다. p형 반도체층(130)으로는 p-GaN 외에 p-AlGaN/P－GaN/P＋－GaN를 이용할 수 있다. 또한, P＋－GaN란 p형의 불순물이 과잉 첨가된 반도체이다.
n형 반도체층(110)으로써 n-GaN이 이용되는 경우, n형의 불순물로써 실리콘, 게르마늄, 주석, 텔루르, 및 셀렌을 이용할 수 있다. p형 반도체층(130)으로써 p-GaN이 이용되는 경우, p형의 불순물로써 마그네슘, 베릴륨, 아연, 및 탄소를 이용할 수 있다.
또한, 도 2에서는 간이적으로 반도체 구조체(140)이 n형 반도체층(110), 활성층(120), 및 p형 반도체층(130)에 의해 구성된 구조를 예시했지만, 실제로는 도 4에 도시된 바와 같이, 반도체 구조체(140)은 상기 세 개의 층 이외의 층을 포함한다. 이하, 도 4를 이용하여 본 실시예에 따른 반도체 구조체(140)의 상세한 층 구조에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 발광소자의 상세한 층 구조를 나타낸 단면도이다. 도 4에 도시된 바와 같이, 기판(100)과 반도체 구조체(140) 사이에 버퍼(buffer)층(300)이 형성되어 있다. 반도체 구조체(140)은 u-GaN(310), n-GaN(320), InGaN(330), p형의 질화알루미늄갈륨(p－AlGaN(340)) 및 p-GaN(350)을 가진다. U-GaN(310)은 불순물이 도핑되어 있지 않거나 또는 의도적으로 도핑되어 있지 않은 질화갈륨이다.
또한, 도 4에 도시된 반도체 구조체(140)의 층 구조는 하나의 예이며, 본 발명의 반도체 구조체(140)은 도 4에 나타낸 구조에 한정되지 않는다. 반도체 구조체(140)는 n형 반도체층, 활성층 및 p형 반도체층을 포함할 수 있고, 반도체 구조체(140)의 층 구조는 적절히 변경될 수 있다. 도 2 및 도 4에서는 p형 반도체층(130)이 n형 반도체층(110)의 상부에 형성된 구조를 예시했지만, p형 반도체층(130)이 n형 반도체층(110)의 하부에 형성될 수 있다.
본 실시예에 따른 산화막(150)은 p형 반도체층(130)이 산화된 막이다. 바꿔 말하면, p형 반도체층(130)과 p형 전극(160) 사이의 막은 p형 반도체층(130)의 성분을 가지는 막이다. 또한, 제1 산화막(152), 제2 산화막(154) 및 홈(156)에 상응하는 영역의 산화막은 모두 p형 반도체층(130)이 산화된 막이다. 산화막(150)의 굴절률은 p형 반도체층(130)의 굴절률보다 작고, 공기의 굴절률보다 크다. 산화막(150)의 굴절률은 1.2 이상 2.3 이하일 수 있다. 본 실시예에서 산화막(150)의 굴절률은 약 1.55이다. 또한, 본 실시예에 따른 p형 반도체층(130)의 굴절률은 약 2.4이다. 본 실시예에서 p형 반도체층(130)과 p형 전극(160) 사이의 막이 산화막(150)인 구성을 예시했지만, 이 구성에 한정되지 않는다. 예를 들어, 산화막(150) 대신 탄화막, 또는 질화막 등의 화합물이 형성될 수 있다. 탄화막은 p형 반도체층(130)이 탄화된 막일 수 있다. 질화막은 p형 반도체층(130)이 질화된 막일 수 있다. p형 반도체층(130)과 p형 전극(160) 사이의 막이 p형 반도체층(130)의 성분을 가지지 않는 막일 수 있다.
본 실시형태의 p형 전극(160)으로써 니켈(Ni) 및 금(Au)의 적층 구조가 이용된다. 더 자세히 설명하면, p형 전극(160)의 구조는 약 10nm의 Ni 상부에 약 10nm의 Au가 형성된 구조이다. p형 전극(160)은 매우 얇기 때문에 광 투과성을 가지고 있다. 따라서, 활성층(120)으로 생성된 광은 p형 전극(160)을 투과하여 상부로 출사(出射)된다. 또한, 도 2에는 도시되어 있지 않지만, p형 전극(160) 상에 p형 전극(160)보다 두꺼운 Au 등의 패드가 형성될 수 있다. p형 전극(160)으로써 상기 재료 이외에 Ni/Ag/Ru(루테늄)/Ni/Au 또는 Pt가 이용될 수 있다.
본 실시형태의 n형 전극(170)으로써 알루미늄(Al) 및 티타늄(Ti)의 제1 적층 전극 및 Ni와 Au의 제2 적층 전극이 이용된다. 제1 적층 전극에서는 Al 상에 Ti가 형성되어 있다. 제2 적층 전극에서는 Ni 상에 Au가 형성되어 있다. n형 전극(170)으로써, 상기 재료 이외에 인듐(In), Ti/Al/Ni/Au, 또는 Ti/Al/Mo(몰리브덴)/Au이 이용될 수 있다. 예를 들어, 발광소자(10)을 시험적으로 평가할 경우, 간이적으로 n형 전극(170)으로써 In이 이용될 수 있다. 이러한 재료는 단층으로 이용될 수 있고 또는 적층으로 이용될 수 있다.
［발광소자 10의 제조 방법］
도 5 내지 도 22를 이용하여, 본 발명에 따른 발광소자의 제조 방법에 대해 설명한다. 우선, 반도체 구조체(140)을 활성화 하기 위해서 열처리를 실시한다. 해당 열처리는 질소 분위기, 750의 온도 조건하에서, 10분간 실시된다.
도 5 및 도 6은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, 반도체 구조체에 마스크를 형성하는 공정을 나타내는 평면도 및 단면도이다.
우선, 반도체 구조체(140)의 표면을 세척하고, 반도체 구조체(140) 상에 마스크(400)을 형성한다. 상기 세척은 예를 들어 아세톤, 메탄올 등의 약물을 이용한 초음파 세척에 의해 실시될 수 있다. 여기서 형성된 마스크(400)의 패턴은 다음 공정에서 형성되는 p형 전극(160)의 패턴에 대응한다. 마스크(400)로써 일반적인 레지스트(resist)가 이용될 수 있다. 예를 들어, 해당 레지스트로써 Merck사의 AZP4210가 이용될 수 있다. 기판(100)을 회전시키면서 레지스트를 포함한 용매를 도포하고, 노광의 프리 베이크(pre-bake)로 120에서 3분간의 열처리를 실시해, 포토리소그래피(photolithography)에 의해 레지스트를 노광하고, 현상액에 의해 현상함으로써 패터닝 된 마스크(400)를 얻을 수 있다. 이하의 설명에 있어서, 마스크(400)로부터 노출된 영역을 제1 영역(404)이라고 하고, 마스크(400)가 형성된 영역을 제2 영역(406)이라고 한다. 즉, 제2 영역(406)의 p형 반도체층(130)은 마스크(400)로 덮여 있다.
도 7 및 도 8은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, 양극 산화용 전극의 형성 및 열처리 실시 공정을 나타낸 평면도 및 단면도이다. 도 7 및 도 8에 도시된 바와 같이, 양극 산화에 이용되는 전극(440)을 p형 반도체층(130) 상에 형성한다. 그리고 전극(440)과 p형 반도체층(130) 사이의 접촉 저항을 낮추기 위해 열처리를 실시한다. 이 열처리에 의해, 패터닝 된 마스크(400)의 형상이 변화된다. 여기에서는 전극(440)으로 In를 이용한다. 전극(440) 형성 후의 열처리로, 200에서 10분간의 열처리를 실시한다. 이 열처리에 의해, 마스크(400)가 변형되고, 마스크(400)의 패턴의 단부가 상부로 돌출된 형상을 얻을 수 있다. 즉, 상기 열처리에 의해 마스크(400)의 둘레(402)를 따라 돌출부(410)가 형성된다. 또한, 이러한 열처리에 의해 마스크(400)의 패턴 단부의 측벽이 경사져, 경사면(412)이 형성된다. 또한, 상기 열처리는 200에 한정되지 않는다. 예를 들어, 마스크(400)의 형상이 상기 형상으로 변형되면, 200 미만의 열처리이어도 괜찮고, 200 이상이어도 괜찮다. 예를 들어, 전극(440)으로써 In를 이용했을 경우, In의 융해점보다 높은 160 이상에서 열처리 할 수 있다.
여기서, 상기 200의 열처리에 의해 변형된 마스크(400)의 단면 형상에 대해 도 9를 이용해 설명한다. 도 9는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크의 열처리 전후의 단면 형상을 측정한 결과를 나타낸 도면이다. 도 9a 및 도 9b에 도시된 측정 결과는 표면 형상 측정 장치(Dektak)를 이용하여 도 7의 B-B＇선에 따라 측정된 결과이다. 도 9a는 열처리 전의 마스크(400)의 측정 결과이며, 9b는 열처리 후의 마스크(400)의 측정 결과이다.
도 9a에 도시된 바와 같이, 열처리전의 마스크(400)의 측정 결과(420)는 상면 형상이 비교적 평탄한 형상이며, 마스크(400)의 패턴 단부의 측벽 형상은 거의 수직 형상이다. 측정 결과(420)에서, 열처리 전의 마스크(400)의 막 두께는 장소에 관계없이 약 2.3㎛이다. 반면, 도 9b에 도시된 바와 같이, 열처리 후의 마스크(400)의 측정 결과(430)는 상면 단부 근처에 돌출부(410)가 형성되어 있고, 마스크(400)의 패턴 단부의 측벽(경사면(412))은 경사져있다. 돌출부(410)의 막 두께는 약 2.3㎛이며, 그 이외의 막 두께는 약 1.9㎛이다. 즉, 상기 200의 열처리에 의해 마스크(400)의 패턴 단부 부근 이외의 영역이 박막화된다. 마스크(400)으로써 레지스트를 이용했을 경우, 소정의 온도 이상의 열처리를 실시하면 레지스트가 변질해, 레지스트가 박리되기 어려워진다. 예를 들어, 마스크(400)으로써 Merck사의 AZP4210가 이용되었을 경우는 상기 소정의 온도는 약 160이다. 따라서, 통상적으로는 레지스트의 열처리를 소정의 온도 미만으로 실시하지만, 본 실시형태에서는 마스크(400)의 형상을 변화시키기 위해서 200의 열처리를 실시하고 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 공정을 나타낸 평면도 및 단면도이다. 도 9b와 같이, 마스크(400)를 변형시킨 후, 전극(440)에 도선(lead wire)(442)을 접속하고, 기판(100)의 단부 부근에 일렉트론 왁스(electron wax)(200)를 형성한다. 도선(442)은 Ag 페이스트 등을 이용해 전극(440)에 고정된다. 일렉트론 왁스(200)는 전극(440) 및 도선(442)을 덮도록 형성된다. 또한, 도 11에는 도시되지 않았지만, 후술되는 유리판(530) 상에 기판(100)이 배치된다. 일렉트론 왁스(200)는 기판(100) 및 반도체 구조체(140)의 측면을 덮어 유리판(530)에 접하고, 기판(100)을 유리판(530)에 고정한다. 본 실시예의 일렉트론 왁스(200)로 절연성의 수지 재료가 이용될 수 있다. 예를 들어, 일렉트론 왁스(200)으로써 마루토 사의 시프트 왁스 제품이 이용될 수 있다.
또한, 후술되는 양극 산화 시, 도선(442)을 통해 전극(440)에 전위가 공급된다. 여기서, n형 반도체층(110)의 저항률은 p형 반도체층(130)의 저항률에 비해 낮고, n형 반도체층(110)의 두께는 p형 반도체층(130)의 두께에 비해 크다. 즉, 기판(100)의 표면 또는 뒷면의 방향에 있어서, n형 반도체층(110)의 전기 저항은 p형 반도체층(130)의 전기 저항에 비해 충분히 낮다. 따라서, 전극(440)에 공급된 전위에 따른 전류는 n형 반도체층(110)에 우선적으로 흘려, 기판(100)의 전 영역으로 퍼진다. 또한, 전극(440)으로 In이 이용되고, p형 반도체층(130)으로 p-GaN이 이용되는 경우, In과 p-GaN의 접촉은 쇼트키 접촉이므로, 쇼트키 장벽을 넘는 전압(예를 들어, 3.4 V 이상의 전압)이 공급될 수 있다.
도 12는 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막을 형성하는 방법의 하나의 예를 나타낸 도면이다. 본 실시예에서 양극 산화에 의해 p형 반도체층(130)의 표면을 산화하는 방법에 대해 설명한다. 도 12에 도시된 바와 같이, 용기(500)에 AGW(Acorus gramineus hot water extracts) 용액 510을 공급하고, AGW 용액 510에 유리판(530, 550), 및 참조 전극(560)을 침지시킨다. 유리판(530)에는 도 11에 도시된 것처럼 시료(520) (기판(100) 및 반도체 구조체(140))가 설치되어 있다. 전원(570)의 양극에서의 배선은 도선(442)를 통해 시료(520)의 전극(440)에 접속된다. 유리판(550)에는 음극(540)이 설치되어 있다. 음극(540)으로 백금(Pt)이 이용된다. 참조 전극(560)은 전원(570)의 양극에 접속되어 있다.
AGW 용액(510)은 3% 주석산 수용액：프로필렌 글리콜을 1：3의 비율로 혼합한 것을, 암모니아 수를 이용하여 pH 7 정도로 조절한 것이다.
시료(520)을 AGW 용액(510)에 침지시킨 상태로 통전하면, 시료(520)의 p형 반도체층(130) 표면에서는 아래와 같은 반응이 일어난다.
[화학식]
２ＧａＮ＋６ｈ＋ → ２Ｇａ３ ＋＋Ｎ２
２Ｇａ３ ＋＋６ＯＨ－ → Ｇａ２Ｏ３＋３Ｈ２Ｏ
※
ｈ＋：홀
상기 반응에 의해, p형 반도체층(130)의 GaN가 Ｇａ２Ｏ３로 치환되어, p형 반도체층(130)의 산화가 진행된다. 상기 양극 산화에서는 전류 값이 일정하게 되도록 전압이 제어된다.
또한, n형 반도체층(110)이 p형 반도체층(130)의 상부에 형성된 반도체 구조체(140)를 양극 산화하는 경우는 광을 조사(照射)하면서 양극 산화할 필요가 있다.
조사되는 광의 파장(λ)은 양극 산화되는 대상의 물질의 밴드 갭 에너지(Eg)에 대해 아래의 식을 만족시키는 파장이 될 수 있다.
λ（㎛）＜ １．２３９８／Ｅｇ（ｅＶ）
도 13은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크로부터 노출된 p형 반도체층 상에 산화막이 형성된 상태를 나타낸 확대 단면도이다. 도 14는 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타낸 확대 단면도이다.
우선, 도 11에 도시된 상태로 양극 산화를 하면, 전류는 마스크(400)으로부터 노출된 영역의 p형 반도체층(130)을 흐르기 때문에, 그 영역의 p형 반도체층(130)에 산화막이 형성된다. 도 13이 그 상태를 나타낸다. 도 13과 같이, p형 반도체층(130)의 표면에 제1 산화막(152)이 형성되면, 제1 산화막(152)이 저항체로써 작용하기 때문에, 제1 영역(404)의 p형 반도체층(130)에 전류가 흐르기 어려워진다. 본 실시형태에서는 p－GaN의 표면에 형성된 Ga2O3의 저항률이 열처리를 실시한 마스크(400)의 저항률보다 높기 때문에, 양극 산화중의 전류 경로는 마스크(400)의 내부가 지배적이게 된다. 즉, 제1 영역(404)의 p형 반도체층(130)에 흐르는 전류에 비해, 제2 영역(406)의 p형 반도체층(130)에 흐르는 전류가 많다. 그 결과, 도 14에 도시된 바와 같이, 마스크(400) 아래에 다른 영역보다 두꺼운 산화막이 형성된다.
다만, 위치에 따라 마스크(400)의 저항률에 차이가 있기 때문에, 그 저항률 차에 따라 형성되는 산화막의 막 두께가 다르다. 예를 들어, 마스크(400)의 표면이 평탄한 영역에서의 마스크(400)의 저항률은 그 외 영역에서의 마스크(400)의 저항률보다 낮다. 따라서, 해당 영역의 p형 반도체층(130)은 산화되기 쉽고, 도 14에 도시된 바와 같이, 제1 산화막(152)보다 두꺼운 제2 산화막(154)이 형성된다. 또한, 해당 영역의 마스크(400)에는 국소적으로 p형 반도체층(130)의 산화를 저해하는 요인이 포함되어 있고, 그 영향으로 제2 산화막(154)의 내부에 산화되지 않는 영역 또는 전류가 흐르기 쉬운 산화막의 영역(도전 경로(158)에 상응하는 영역)이 형성된다고 생각된다. 또한, 제2 산화막(154)에는 도전 경로(158)가 존재하기 때문에, 제2 산화막(154)의 막 두께가 제1 산화막(152)의 막 두께보다 커져도, 제2 산화막(154)의 산화는 더 진행되고, 제2 산화막(154)의 막 두께가 제1 산화막(152)의 막 두께보다 커진다고 생각된다.
돌출부(410)가 형성된 영역에서의 마스크(400)의 저항률은 그 외 영역에서의 마스크(400)의 저항률보다 높다. 따라서, 돌출부(410) 아래의 p형 반도체층(130)은 산화 되기 어렵고, 해당 영역의 산화막의 막 두께는 매우 얇아진다. 그 결과, 홈(156)이 형성된다. 경사면(412)이 형성된 영역에서의 마스크(400)의 저항률은 돌출부(410)가 형성된 영역에서의 마스크(400)의 저항률보다 낮고, 마스크(400)의 표면이 평탄한 영역에서의 마스크(400)의 저항률보다 높다. 따라서, 해당 영역의 산화막의 막 두께는 홈(156)의 산화막보다 두껍고, 제2 산화막(154)보다 얇다. 제2 영역(406)에 있어서, 마스크(400)의 패턴 단부의 산화막의 막 두께가 그 패턴 내부의 산화막의 막 두께보다 얇다. 따라서, 마스크(400) 아래의 산화막은 AGW 용액(510)이 마스크(400)의 단부로부터 마스크(400)와 p형 반도체층(130) 사이에 침입하는 것에 의해 형성된 것이 아니고, 마스크(400)의 막 두께 방향으로 전류가 흐름으로써 형성되었다고 생각된다.
상기와 같이, 200에서 열처리된 마스크(400)의 저항률은 마스크(400)로부터 노출된 p형 반도체층(130)에 형성된 산화막(150)의 저항률보다 낮다. 여기서, 이러한 저항률의 차는 마스크(400)의 저항을 무시하면, 「면적/두께」의 비이다. 본 실시형태의 제조 방법으로 만든 샘플에서,
「(산화막(150)의 저항률)/(마스크(400)의 저항률)」
= 「(산화막(150)의 면적/산화막(150)의 막 두께)/(마스크(400)의 면적/마스크(400)의 막 두께)」
＝（137,000 ㎛２／0.23 ㎛）／（88,000 ㎛２／1.9 ㎛）
＝13
이다. 다만, 실제 구조에서는 마스크(400)에 저항이 있기 때문에, 실제 「(산화막(150)의 저항률)/(마스크(400)의 저항률)」의 값은 13보다 작은 값이 된다고 생각한다.
도 15는 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 산화막이 형성된 상태를 나타내는 단면도이다. 상기 양극 산화의 결과, 도 15에 도시된 바와 같이, 제1 영역(404)의 p형 반도체층(130)에 제1 산화막(152)이 형성되고, 제2 영역(406)의 p형 반도체층(130)에 제2 산화막(154) 및 홈(156)의 산화막이 형성된다. 또한, 도 15에서는 도전 경로(158)는 생략 되어있다. 상기 제조 방법을 바꿔 말하면, 서로 막 두께가 다른 제1 산화막(152), 제2 산화막(154) 및 홈(156)의 산화막은 동일한 공정으로 형성된다. 다만, 이러한 산화막이 각각 다른 공정으로 형성될 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 발광소자의 제조 방법에 있어서, 마스크를 제거하는 공정을 나타내는 평면도 및 단면도이다. 마스크(400)은 리무버(예를 들어 박리액)에 의해 제거되고, 일렉트론 왁스(200)는 아세톤에 의해 제거된다. 도 16에 도시된 바와 같이, 마스크(400)로부터 노출된 제1 영역(404)에 제1 산화막(152)이 형성되고, 마스크(400)으로 덮여 있던 제2 영역(406)에 제2 산화막(154)이 형성된다. 즉, 평면에서 볼 때, 제2 산화막(154)은 제1 산화막(152)으로 둘러싸여 있다. 제1 영역(404)와 제2 영역(406) 사이, 즉, 마스크(400) 패턴의 둘레에 따라 형성된 돌출부(410)의 영역에 홈(156)이 형성된다. 바꿔 말하면, 홈(156)은 제2 산화막(154)의 둘레에 따라 연속하여 제2 산화막(154)를 둘러싸고 있다.
도 18 및 도 19는 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, n형 반도체층을 노출하는 공정을 나타내는 평면도 및 단면도이다. 도 17의 전극(440)을 제거하고, 산화막(150), p형 반도체층(130), 활성층(120), 및 n형 반도체층(110)의 일부를 부식(에칭)함으로써, 도 18에 도시된 바와 같이, 복수의 메사(M)를 형성한다. 도 18에 도시된 바와 같이, 평면으로 볼 때, 메사(M)는 홈(156)을 둘러싸고 있다. 메사(M)의 패턴이, 예를 들어 도 7에 도시된 마스크(400)의 패턴과 같은 경우, 마스크(400)을 이용하여 산화막(150), p형 반도체층(130), 활성층(120) 및 n형 반도체층(110)의 일부를 부식(에칭)함으로써 메사(M)를 형성할 수 있다. 또한, 메사(M)의 패턴은 도 18에 도시된 형상에 한정되지 않고, 다양한 형상을 채용할 수 있다.
도 18 및 도 19의 산화막(150) 상에 p형 전극(160)을 형성하고, 노출된 n형 반도체층(110) 상에 n형 전극(170)을 형성함으로써, 도 1 및 도 2에 도시된 발광소자(10)를 얻을 수 있다. 또한, p형 전극(160)을 형성하고, 및 n형 전극(170)을 형성한 후에 열처리를 실시하는 것이 바람직하다. 예를 들어, p형 전극(160)을 형성한 후에 500의 열처리를 실시하고, n형 전극(170)을 형성한 후에 400의 열처리를 실시한다. 이러한 열처리에 의해, p형 전극(160)과 p형 반도체층(130) 사이의 접촉 저항 및 n형 전극(170)과 n형 반도체층(110) 사이의 접촉 저항을 낮출 수 있다.
도 20은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 형성된 산화막의 표면 형상을 측정한 영역을 나타낸 평면도이다. 도 21은 본 발명의 실시예에 따른 발광소자의 제조 방법에 있어서, p형 반도체층 상에 형성된 산화막의 표면 형상을 측정한 결과를 나타낸 도이다.
도 20의 C-C＇선에 따라 Dektak를 이용해 측정한 결과가 도 21이다. 도 21에 있어서, 가로 축의 단위는 ㎛이며, 세로 축의 단위는 Å(옹스트롬)이다. 도 21에 도시된 바와 같이, 제1 산화막(152)의 막 두께는 제2 산화막(154)의 막 두께보다 작고, 제1 산화막(152)과 제2 산화막(154) 사이에 홈(156)이 형성되어 있는 것이 확인되어 있다. 또한, 도 21의 측정 결과에 있어서, 홈(156)보다 좌측 영역에서 제2 산화막(154)를 측정한 측정 결과가 경사지고 막 두께가 커져 있는 것처럼 보이지만, 이는 측정에 기인한 것으로, 제2 산화막(154)의 막 두께를 나타낸 것이 아니다.
도 22는 본 발명의 실시예에 따른 발광소자의 양극 산화 후의 표면 상태를 나타낸 광학 현미경 사진이다. 도 22의 광학 현미경 사진은 도 20의 점선으로 둘러싸인 영역을 관측한 것이며, 마스크(400)가 제거되어 산화막(150)이 표면에 노출된 상태의 광학 현미경 사진이다. 도 22의 점선 408은 마스크(400)의 패턴 단부가 존재하던 영역에 상응한다. 도 22에 도시된 바와 같이, 제1 산화막(152), 제2 산화막(154), 홈(156)에 상응하는 영역의 산화막 각각의 광학 현미경 사진에서의 색이 다르다. 구체적으로는, 제1 산화막(152) 및 홈(156)에 상응하는 영역의 산화막의 색은 청색이며, 제2 산화막(154)에 상응하는 영역의 산화막의 색은 약간 붉은기가 있는 흰색이다.
도 23은 본 발명의 실시예에 따른 발광소자의 산화막의 광학 특성을 나타낸 도면이다. 도 23은 GaN＼박막＼공기의 구조에 있어서, 파장이 450 nm(청색)의 광에 대한 반사율(R) 및 투과율(T)의 산화막의 막두께 의존을 계산한 결과이다. 또한, 도 23의 계산은 아래의 계산식에 기초하여 행해졌다. 곡선(R)은 반사율의 계산 결과를 나타내고, 곡선(T)은 투과율의 계산 결과를 나타낸다. 또한, 여기에서는 박막은 산화막(Ga2O3)에 해당한다.
여기서 ø、ｒ１、ｒ２、ｔ１、ｔ２은 각각 아래와 같다.
상기 계산식에 있어서, ｎ１＝２．４（ＧａＮ의 굴절률）, ｎ２＝１．５５（박막의 굴절률）, ｎ３＝１（공기의 굴절률）이다.
도 23으로부터 산화막의 막 두께가 약 74 nm, 약 220 nm의 경우에 450 nm(청색)의 광에 대한 반사율이 낮고, 투과율이 높다. 즉, 도 22의 광학 현미경 사진에서 청색으로 보이는 제1 산화막(152)의 막 두께는 약 220 nm라고 추측되고, 홈(156)에 상응하는 영역의 산화막(150)의 막 두께는 약 74 nm라고 추측된다.
*상기와 같이, 본 실시형태에서는 p형 반도체층(130)의 표면을 양극 산화함으로써 산화막(150)을 얻을 수 있다. 다만, 산화막(150)은 양극 산화 이외의 방법으로 형성할 수도 있다. 예를 들어, p형 반도체층(130) 표면의 열 산화나 p형 반도체층(130)으로 산소를 넣는 것(이온 도핑법이나 이온 인 플랜테이션법)에 의해서 산화막(150)이 형성될 수 있다. 다만, 양극 산화 이외의 방법으로 p형 반도체층(130)을 산화하는 경우에도 산화막(150)에 도전 경로(158)을 형성한다.
［발광소자 10의 전기 특성 및 발광 특성］
도 24 및 도 25를 이용하여, 발광소자(10)의 전기 특성 및 발광 특성에 대해 설명한다. 도 24 및 도 25에서는 상기에서 설명된 실시예의 발광소자(10)와 그 비교 예의 발광소자(90)의 비교 결과를 나타낸다. 또한, 비교 예는 발광소자(10)로부터 산화막(150)이 생략된 발광소자이다. 즉, 발광소자(90)에서는 도 2에서의 산화막(150)이 형성되지 않고, p형 전극(160)이 p형 반도체층(130)에 직접 접촉하고 있다.
도 24는 본 발명의 실시예 및 그 비교 예의 발광소자의 전기 특성 및 발광 특성을 나타낸 도이다. 도 24의 그래프(600)에는 발광소자(10, 90)의 전기 특성 및 발광 특성 모두가 나타나 있다. 도 24에 있어서, 전기 특성(602) 및 발광 특성(604)는 본 실시예에 따른 발광소자(10)의 특성이며, 전기 특성(612) 및 발광 특성(614)는 비교 예의 발광소자(90)의 특성이다. 상기 특성(602, 604)은 발광소자(10, 90)에 흐른 전류 값에 대한 전압 값을 구성한 그래프이다. 발광 특성(604, 614)은 발광소자(10, 90)에 흐른 전류 값에 대한 광의 출력 값(발광 강도)을 구성한 그래프이다.
도 24에 도시된 바와 같이, 본 실시예에 따른 발광소자(10)의 전기 특성(602)과 비교 예의 발광소자(90)의 전기 특성(612) 사이에는 큰 차이는 없고, 같은 전류 값에 대해 전기 특성(602)의 전압 값은 전기 특성(612)의 전압 값보다 작다. 즉, 발광소자(10)에서는 p형 반도체층(130)와 p형 전극(160) 사이에 산화막(150)이 형성되어 있지만, 산화막(150)의 존재가 전기 특성에 미치는 영향은 작다는 것을 알 수 있다. 또한, 본 실시예에 따른 발광소자(10)의 발광 특성(604)은 비교 예의 발광소자(90)의 발광 특성(614)보다 양호하다. 같은 전류 값에서 발광 특성(604)과 발광 특성(614)을 비교하면, 발광 특성(604)은 발광 특성(614)의 약 1.7배의 발광 강도라는 것을 알 수 있다. 즉, 거의 같은 소비 전력의 조건 하에서, 본 실시형태의 발광소자(10)의 발광 강도는 비교 예의 발광소자90)의 발광 강도보다 약 1.7배 높다.
도 25는 본 발명의 실시예 및 그 비교 예의 발광소자의 발광 상태를 나타낸 광학 현미경 사진이다. 도 25a는 본 실시예에 다른 발광소자(10)의 발광 상태를 나타낸 광학 현미경 사진이며, 도 25b는 비교 예의 발광소자(90)의 발광 상태를 나타낸 광학 현미경 사진이다. 도 25에 나타낸 광학 현미경 사진은 시험적으로 발광소자를 발광시킨 상태이며, 각각의 발광소자의 p형 전극(160)에 직접 프로브(620)를 접촉시킴으로써 p형 전극(160)에 전위가 공급되어 있다. 도 25의 발광소자(10, 90_의 일부는 프로브(620)로 감춰져 있지만, 프로브(620)로 감춰진 영역의 발광소자(10, 90)의 외주는 점선으로 도시되어 있다.
도 25a에 도시된 바와 같이, 본 실시예에 따른 발광소자(10)에서는 발광 영역의 밝기에 농담(濃淡)이 확인된다. 한편, 도 25b에 도시된 바와 같이, 비교 예의 발광소자(90)에서는 발광 영역의 밝기는 일정(균일)하다. 또한, 도 25a 및 도 25b 각각의 광학 현미경 사진은 사진 촬영 시의 노광 조건이 다르기 때문에, 양쪽 사진으로부터 발광 강도를 비교할 수 없지만, 도 24에 도시된 바와 같이, 같은 소비 전력 하에서의 발광소자(10)는 발광소자(90)보다도 발광 강도가 높다. 발광소자(90)에서는 p형 전극(160)과 p형 반도체층(130) 사이에 산화막이 존재하지 않기 때문에, p형 전극(160)이 배치된 영역의 p형 반도체층(130)에 균일하게 전력이 공급되어 있다고 생각한다. 한편, 발광소자(10)에서는 p형 전극(160)과 p형 반도체층(130) 사이의 산화막(150)이 존재하고 있고, 산화막(150) 안의 도전 경로(158)가 간간이(또는 불균일하게) 존재하고 있다(도 3 참조). 평면으로 볼 때, 도전 경로(158)의 부근에서는 강하게 발광하고, 도전 경로(158)로부터 멀어진 곳은 발광 강도가 약해진다고 생각된다. 즉, 발광 영역의 밝기의 농담은 산화막(150) 안의 도전 경로(158)가 간간이 존재하는 것을 나타내고 있다고 생각된다.
상기과 같이, 본 발명의 실시예에 따른 발광소자(10)에 의하면, p형 반도체층(130)과 p형 전극(160) 사이에 도전 경로(158)을 가진 산화막(150)이 형성됨으로써, p형 반도체층(130)과 p형 전극(160)이 직접 접하고 있는 종래 구조에 비해 높은 발광 효율을 얻을 수 있다. 이러한 발광소자(10)를 제조하는 방법으로써, 레지스트의 형상이 변화하는 열처리를 실시해, 형상이 변화한 레지스트를 이용해 양극 산화하는 방법을 이용할 수 있다. 이 제조 방법을 이용함으로써, 간이적인 프로세스로 종래 구조에 비해 발광 효율이 높은 발광소자를 제조할 수 있다. 또한, 상기에서도 서술했지만, 도전 경로(158)를 가진 산화막(150)을 형성하는 방법으로써 양극 산화를 이용하는 것은 하나의 예에 불과하고, 그 외의 방법으로 도전 경로(158)를 가진 산화막(150)을 형성할 수 있다.
[제1 실시예의 변형예 1]
도 26을 이용하여 산화막(150)에 형성된 도전 경로(158)의 변형예에 대해 설명한다. 도 26은 본 발명의 일 실시예의 변형예에 따른 발광소자의 상세한 층 구조를 나타낸 단면도이다. 도 3에서는 도전 경로(158)는 제2 산화막(154)이 형성되어 있지 않은 영역(즉, 제2 산화막(154)에 형성된 핀 홀)에 있어서 p형 전극(160)과 p형 반도체층(130)이 접속된 부분인 예를 나타냈지만, 도전 경로(158)는 p형 전극(160)과 p형 반도체층(130)을 전기적으로 접속할 수 있는, 다양한 형태로 실현 가능하다. 예를 들어, 도 26에 도시된 바와 같이, 제2 산화막(154) 안에 전류가 통과 가능한 결함(159)이 존재하고, 상기 결함(159)이 도전 경로로 기능할 수 있다. 이 경우, 제2 산화막(154)의 막 두께는 대체로 일정하고, 국소적으로 도전 경로로 기능하는 결함(159)이 존재하고 있다. 또한, 결함(159)의 형상은, 결함(159-1)과 같이 직선 형상일 수 있고, 결함(159-2)과 같이 굴곡된 형상일 수 있고, 결함(159-3)과 같이 이산적인 형상일 수 있다.
[제1 실시예의 변형예 2]
도 27을 이용하여 산화막(150)에 형성된 도전 경로(158)의 변형 예에 대해 설명한다. 도 27은 본 발명의 일 실시에의 변형예에 따른 발광소자의 상세한 층 구조를 나타낸 단면도이다. 도 3 및 도 26에서는 제2 산화막(154)의 내부에 국소적으로 도전 경로(158)가 존재하는 구성을 예시했지만, 도 27에 도시된 바와 같이, 제2 산화막(154)의 저항률이 제1 산화막(152)의 저항률보다 낮을 수 있다. 즉, 제2 산화막(154)의 전체 영역이 도전 경로(158)로 기능할 수 있다. 이 경우, 홈(156)에 상응하는 영역의 산화막의 저항률이 제1 산화막(152)의 저항률보다 높을 수 있다.
〈제2 실시형태〉
도 28을 이용하여, 본 발명의 실시예에 따른 발광소자의 개요에 대해 설명한다. 도 28은 본 발명의 일 실시예의 변형예에 따른 발광소자의 상세한 층 구조를 나타내는 단면도이다. 도 28에 도시된 발광소자(10A)는 도 2에 도시된 발광소자(10)와 유사하지만, 발광소자(10A)는 p형 전극(160A) 상에 p형 패드(190A)가 형성되어 있는 점 및 산화막(150A)의 전체 영역에 도전 경로(158A)가 형성되어 있는 점에서 발광소자(10)과 상이하다. 이하의 발광소자(10A)에 대한 설명에 있어서, 도 2에 나타낸 발광소자(10)와 동일한 구성에 대한 설명이 생략될 수 있다.
도 28에 도시된 바와 같이, 산화막(150A) 안의 도전 경로(158A)는 p형 반도체층(130A) 표면의 거의 모든 영역에 형성되어 있다. 산화막(150A) 상에는 p형 전극(160A)이 형성되어 있다. p형 전극(160A)은 도전 경로(158A)를 통해, p형 반도체층(130A)에 접속되어 있다. p형 전극(160A)은 도전 경로(158A)와 마찬가지로, p형 반도체층(130A) 표면의 거의 모든 영역에 형성되어 있다. p형 패드 (190A)는 p형 전극(160A) 상에 형성되어 있다. p형 패드(190A)는 p형 전극(160A)의 일부 영역에 형성된다. 바꿔 말하면, p형 전극(160A)의 대부분의 영역이 p형 패드(190A)로부터 노출되어 있다. 또한, 도전 경로(158A) 및 p형 전극(160A)는 발광시키고자 하는 영역에 따라 적절히 설정될 수 있다.
p형 전극(160A)로 광 투과성을 가진 도전재료가 이용된다. 예를 들어, 각각의 막 두께가 50 nm 이하의 Au/Ni가 이용된다. Au 및 Ni의 막 두께는 동일하거나, 서로 다를 수 있다. 양호한 광 투과성을 얻기 위해서, Au 및 Ni의 막 두께는 각각 20 nm 이하로 하는 것이 바람직하다. p형 전극(160A)로, 상기 재료 이외에 ITO(산화 인듐ㆍ 주석), IGO(산화 인듐ㆍ 갈륨), IZO(산화 인듐ㆍ 아연), GZO(갈륨이 불순물로써 첨가된 산화 아연) 등의 도전성 산화물 반도체가 이용될 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 발광소자(10A)에 의하면, p형 패드(190A)로부터의 전류는 p형 전극(160A)를 통해 p형 패드(190A)의 영역보다 넓은 영역으로 분산된다. 즉, p형 전극(160A)은 p형 패드(190A)로부터의 전류가 p형 패드(190A) 바로 아래에 집중되는 것을 억제한다. 상기 구성에 의해, 발광소자(10A)의 패턴 내(예를 들어, 발광 영역의 중앙부와 단부)에 있어서의 발광 얼룩짐을 억제할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정된 것이 아니고, 취지를 벗어나지 않는 범위에서 적절히 변경하는 것이 가능하다.
10：발광소자, 90：발광소자, 100：기판, 110：n형 반도체층, 120：활성층, 130：p형 반도체층, 132：점선, 140：반도체 구조체, 150：산화막, 152：제1 산화막, 154：제2 산화막, 156：홈, 158：도전 경로, 159：결함, 160：p형 전극, 170：n형 전극, 180：개구부, 190 A：p형 패드, 200：일렉트론 왁스(electron wax), 300：버퍼층, 310：u-GaN, 320：n-GaN, 330：InGaN, 340：p-AlGaN, 350：p-GaN, 400：마스크, 402：둘레, 404：제1 영역, 406：제2 영역, 408：점선, 410：돌출부, 420：측정 결과, 430：측정 결과, 500：용기, 510：용액, 520：시료, 530：유리판, 540：음극, 550：유리판, 560：참조 전극, 570：전원, 600：그래프, 602：전기 특성, 604：발광 특성, 612：전기 특성, 614：발광 특성, 620：프로브
Claims (20)
- 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 형성된 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함한 반도체 구조체;
상기 제1 반도체에 접속된 제1 전극;
상기 제2 반도체 상부에서 상기 제2 반도체에 접속된 제2 전극; 및
상기 제2 반도체와 상기 제2 전극 사이에 형성되고, 상기 제2 반도체와 상기 제2 전극을 전기적으로 접속하는 도전 경로를 포함하는 광 투과성을 가진 제1 막을 가진 발광소자. - 청구항 1에 있어서,
상기 제1 막은 상기 제2 반도체의 성분을 포함하는 발광소자. - 청구항 1에 있어서
상기 제1 막은 산화막인 발광소자. - 청구항 3에 있어서,
상기 산화막은 상기 제2 반도체보다 고저항이며,
상기 도전 경로는 상기 산화막의 내부에 형성되어 있는 발광소자. - 청구항 4에 있어서,
평면으로 볼 때, 상기 제2 전극은 상기 산화막에 둘러싸여 있는 발광소자. - 청구항 4에 있어서,
상기 산화막은 제1 산화막 및 제2 산화막을 포함하고,
상기 제2 산화막의 막 두께는 상기 제1 산화막의 막 두께보다 크고,
상기 도전 경로는 적어도 상기 제2 산화막에 형성되어 있는 발광소자. - 청구항 6에 있어서,
평면으로 볼 때, 상기 제2 산화막은 상기 제1 산화막에 둘러싸여 있는 발광소자. - 청구항 7에 있어서,
상기 산화막에는 상기 제1 산화막과 상기 제2 산화막 사이에 홈이 형성되어 있는 발광소자. - 청구항 8에 있어서,
상기 홈은 상기 제2 산화막의 둘레에 따라 연속하여 상기 제2 산화막을 둘러싸고 있는 발광소자. - 청구항 4에 있어서,
상기 산화막의 굴절률은 상기 제2 반도체의 굴절률과 공기의 굴절률 사이의 값인 발광소자. - 제1 도전형의 제1 반도체, 상기 제1 반도체 상에 위치하되 상기 제1 도전형과 다른 제2 도전형의 제2 반도체 및 상기 제1 반도체와 상기 제2 반도체 사이에 개재된 활성층을 포함하는 반도체 구조체에 있어서, 상기 제2 반도체의 제1 영역을 노출하는 마스크를 형성하고,
상기 제1 영역의 상기 제2 반도체에 광 투과성을 가지는 제1 막을 형성하고, 상기 마스크로 덮인 제2 영역의 상기 제2 반도체를 산화하여 제2 막을 형성하고,
상기 마스크를 제거하고,
상기 제2 영역의 상기 제2 반도체 상에 상기 제2 반도체에 전기적으로 접속되는 제2 전극을 형성하고,
상기 제1 반도체에 전기적으로 접속되는 제1 전극을 형성하는 발광소자의 제조 방법. - 청구항 11에 있어서,
상기 제1 막은 상기 제2 반도체의 일부가 화학 반응으로 인해 형성되는 발광소자의 제조 방법. - 청구항 11에 있어서,
상기 제1 막은 상기 제2 반도체의 일부가 산화되어 형성되는 발광소자의 제조 방법. - 청구항 13에 있어서,
상기 제1 막 및 상기 제2 막은 각각 동일한 공정으로 형성되는 발광소자의 제조 방법. - 청구항 14에 있어서,
상기 마스크의 막 두께 방향의 전기 저항은 상기 제1 막의 막 두께 방향의 전기 저항보다 작은 발광소자의 제조 방법. - 청구항 15에 있어서,
상기 제2 막은 상기 마스크가 상기 제2 반도체를 덮은 상태로 형성되는 발광소자의 제조 방법. - 청구항 16에 있어서,
상기 제2 막은 도전 경로를 포함하고,
상기 도전 경로를 통해 상기 제2 전극과 상기 제2 반도체가 접속되는 발광소자의 제조 방법. - 청구항 13에 있어서,
상기 마스크는, 상기 마스크의 패턴의 둘레를 따라 돌출부가 형성되는 발광소자의 제조 방법. - 청구항 18에 있어서,
상기 돌출부는 상기 마스크의 열처리에 의해 형성되는 발광소자의 제조 방법. - 청구항 19에 있어서,
상기 마스크는 레지스트이며,
상기 열처리는 160 이상의 열처리인 발광소자의 제조 방법.
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