WO2018139277A1 - 半導体チップ - Google Patents

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    • H10W44/216—Waveguides, e.g. strip lines

Definitions

  • the present technology relates to a semiconductor chip, and more particularly to a semiconductor chip capable of ensuring a low-impedance current path in an I / O ring.
  • I / F interface
  • ESD Electro Static Discharge
  • Such an I / O ring secures a low-impedance current path as an ESD current path so that elements included in the core circuit are not destroyed even when a high voltage is applied between the terminals.
  • Patent Document 1 describes a semiconductor chip having a configuration in which a surge current is diverted from one processing circuit and discharged to ground through a ground pad of another processing circuit.
  • the present technology has been made in view of such a situation, and makes it possible to secure a low-impedance current path in an I / O ring while suppressing attenuation of a high-frequency signal.
  • the semiconductor chip of the present technology is electrically connected to the I / O ring surrounding the core circuit, the first and second pads serving as the input / output terminals of the high-frequency signal, the first and second pads, and the core circuit.
  • a high-frequency signal transmission line connected to the I / O ring, and the high-frequency signal transmission line is formed above the I / O ring.
  • the high-frequency signal transmission line includes a signal line electrically connected to the first pad and the core circuit, and a first ground plane electrically connected to the second pad and the core circuit. And a microstrip line.
  • the first ground plane may be formed above the I / O ring and below the signal line.
  • the high-frequency signal transmission line is at least a layer above the first ground plane, extends along the signal line on both sides or one side of the signal line, and is electrically connected to the first ground plane. It is possible to further have two ground planes.
  • the first and second pads may constitute a GSG (Ground Signal Ground) pad.
  • the first and second pads may constitute GSSG (Ground Signal Signal Signal) pads.
  • the first and second pads may constitute a GS (Ground Signal) pad.
  • the first ground plane may be formed so as to extend just below the first and second pads.
  • the high-frequency signal transmission line includes a signal line electrically connected to the first pad and the core circuit, and a ground plane electrically connected to the second pad and the core circuit. It can be a coplanar waveguide.
  • the signal line and the ground line can be formed on the same plane as the upper layer than the I / O ring.
  • the first and second pads may constitute a GSG (Ground Signal Ground) pad.
  • the core circuit may be provided with an ESD (Electro-Static Discharge) protection circuit connected to the first pad and the I / O ring.
  • ESD Electro-Static Discharge
  • the high-frequency signal transmission line is electrically connected to the first and second pads serving as input / output terminals for the high-frequency signal and the core circuit surrounded by the I / O ring, and the I / O It is formed in a layer above the O-ring.
  • the present technology it is possible to secure a low-impedance current path in the I / O ring while suppressing attenuation of the high-frequency signal.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 1 shows a configuration example of a semiconductor chip having an I / O ring.
  • the semiconductor chip 1 in FIG. 1 includes a core circuit 11 having various processing functions and an I / O ring 12.
  • the I / O ring 12 includes a power supply wiring VDD and a ground wiring GND that surround the core circuit 11.
  • a plurality of pads 21 as input / output terminals for exchanging signals between the core circuit 11 and the outside thereof are arranged on the outer periphery of the I / O ring 12.
  • ESD protection circuit 22 is provided between each pad 21 and the core circuit 11.
  • the ESD protection circuit 22 is connected to each of the power supply wiring VDD and the ground wiring GND of the I / O ring 12.
  • a high frequency signal (RF signal) is applied to the pad 21-2. Entered.
  • FIG. 3 shows a configuration in the vicinity of the RF I / O surrounded by a broken line in FIG.
  • the upper part of FIG. 3 shows a plan view of the vicinity of the RF I / O
  • the lower part of FIG. 3 shows a cross-sectional view taken along line XY in the plan view of the upper part of FIG.
  • the pad 21-2 to which the RF signal is input and the core circuit 11 are electrically connected by a signal line SL.
  • the semiconductor chip 1 has a cross-sectional structure including a thin film wiring layer 31, a thick film wiring layer 32, and a passivation layer 33.
  • the ESD protection circuit 22 is formed below the I / O ring 12 formed in the thin film wiring layer 31. Further, the signal line SL is formed in the thick film wiring layer 32 above the thin film wiring layer 31. Although not shown, the signal line SL and the ESD protection circuit 22 are electrically connected.
  • the RF signal when an RF signal is input to the pad 21-2, the RF signal is greatly attenuated by the parasitic capacitance of the ESD protection circuit 22.
  • an ESD protection circuit 22 a corresponding to the pad 21-2 is provided in the core circuit 11.
  • FIG. 5 shows a configuration in the vicinity of RF I / O surrounded by a broken line in FIG.
  • the upper part of FIG. 5 shows a plan view in the vicinity of the RF I / O
  • the lower part of FIG. 5 shows a cross-sectional view along line XY in the plan view of the upper part of FIG.
  • the pad 21-2 to which the RF signal is input and the core circuit 11 are electrically connected by a signal line SL.
  • a ground plane 41 is provided in the thin film wiring layer 31 below the thick film wiring layer 32 where the signal line SL is formed.
  • the ground surface 41 is formed in a region where the wiring of the I / O ring 12 is cut in the thin film wiring layer 31.
  • the ground surface 41 is electrically connected to the core circuit 11, and is electrically connected to the pads 21-1 and 21-3 through the ground surface 42 provided in the thick film wiring layer 32.
  • the signal line SL and the ground plane 41 constitute a microstrip line as an RF signal transmission line.
  • FIG. 6 shows a configuration example of the semiconductor chip of the first embodiment to which the present technology is applied.
  • the 6 includes a core circuit 111 having various processing functions and an I / O ring 112 formed on a semiconductor substrate such as a Si substrate.
  • the I / O ring 112 includes a power supply wiring VDD and a ground wiring GND that surround the core circuit 111.
  • a plurality of pads 121 which are input / output terminals for exchanging signals between the core circuit 111 and the outside thereof are arranged on the outer periphery of the I / O ring 112.
  • an ESD protection circuit 122 is provided between each pad 121 and the core circuit 111.
  • the ESD protection circuit 122 is composed of, for example, a GGMOS (GateroundGrounded MOS) transistor and is connected to the power supply wiring VDD and the ground wiring GND of the I / O ring 112.
  • GGMOS GateroundGrounded MOS
  • an ESD protection circuit 122a corresponding to the pad 121-2 is provided in the core circuit 111.
  • the ESD protection circuit 122a is composed of an inductor for a high frequency circuit or the like, and is connected to the pad 121-2 and the I / O ring 112.
  • pads 121-1 to 121-3 are used as an RF I / O constituting the GSG pad, and an RF signal is input to the pad 121-2.
  • FIG. 7 shows a configuration in the vicinity of the RF I / O surrounded by a broken line in FIG.
  • the upper part of FIG. 7 shows a plan view of the vicinity of the RF I / O
  • the lower part of FIG. 7 shows a sectional view taken along line XY in the plan view of the upper part of FIG.
  • the pad 121-2 to which the RF signal is input and the core circuit 111 are electrically connected by a signal line SL.
  • the semiconductor chip 101 has a cross-sectional structure including a thin film wiring layer 131, a thick film wiring layer 132, and a passivation layer 133.
  • An I / O ring 112 is formed on the thin film wiring layer 131.
  • the I / O ring 112 is composed of five wiring layers.
  • a ground surface 141 made of a metal such as Cu is provided above the I / O ring 112.
  • the ground plane 141 is formed on a part of the uppermost wiring layer among the five wiring layers constituting the I / O ring 112. ing.
  • the ground plane 141 is formed in a layer above four of the five wiring layers constituting the I / O ring 112.
  • the ground surface 141 is electrically connected to the core circuit 111, and is also electrically connected to the pads 121-1 and 121-3 via the ground surface 142 provided in the thick film wiring layer 132.
  • the ground surface 142 is made of a metal such as Cu, has a two-layer structure, and is formed to extend on both sides of the signal line SL. As a result, return paths are formed between the pad 121-2 and the pad 121-1, and between the pad 121-2 and the pad 121-3, respectively.
  • the signal line SL and the ground plane 141 constitute a microstrip line as an RF signal transmission line connected to the GSG pad and the core circuit 111.
  • the RF I / O can be configured without cutting a part of the wiring of the I / O ring 112. Therefore, as shown in FIG.
  • the ESD current can be discharged through the low-impedance current path P as a path, and low in the I / O ring while suppressing attenuation of the high-frequency signal. It becomes possible to secure an impedance current path.
  • the characteristic impedance of the microstrip line configured as described above is appropriately designed to match the impedance of the external circuit connected to the pad 121-2.
  • the wiring width w of the signal line SL can be increased as the distance d between the signal line SL and the ground plane 141 is increased.
  • the signal line SL is decreased as the distance d between the signal line SL and the ground plane 141 is decreased.
  • the wiring width w of SL needs to be reduced.
  • the wiring layer of the I / O ring 112 since the wiring layer of the I / O ring 112 needs to be thin, the electrical resistance of the I / O ring 112 increases, but the transmission loss of the RF signal can be reduced.
  • the transmission loss of the RF signal increases, but the wiring layer of the I / O ring 112 can be thickened, so that the electrical resistance of the I / O ring 112 can be reduced.
  • the distance d between the signal line SL and the ground plane 141 and the wiring width w of the signal line SL are in a trade-off relationship.
  • the ground surfaces 141 and 142 are separated from the ground wiring GND of the I / O ring 112. As a result, isolation from other power supply wirings can be ensured.
  • FIG. 8 shows a configuration in the vicinity of the RF I / O in the semiconductor chip of the second embodiment.
  • the ground surface 151 is electrically connected to the core circuit 111, while being electrically connected to the pads 121-1 and 121-3 via the ground surface 152 provided above the ground surface 151 in the thick film wiring layer 132. Connected.
  • the ground surface 152 having a single layer structure is formed extending along both sides of the signal line SL.
  • the signal line SL and the ground plane 151 constitute a microstrip line as an RF signal transmission line connected to the GSG pad and the core circuit 111.
  • the ground plane of the microstrip line is simply set to I / I as in this embodiment. It can be formed on the thick wiring layer 32 above the O-ring 112.
  • FIG. 9 shows the configuration in the vicinity of the RF I / O in the semiconductor chip of the third embodiment.
  • the ground plane 141 of the thin film wiring layer 131 is formed so as to extend directly below the pad 121-2 to which the RF signal is input, and further directly below the pads 121-1, 121-3. .
  • the Si layer is directly under the pad that becomes RF I / O, the accuracy of simulation such as electromagnetic field analysis at the design stage may be reduced. On the other hand, the accuracy of these analyzes can be improved by forming a metal layer directly under the pad that becomes RF I / O.
  • FIG. 10 shows the configuration in the vicinity of the RF I / O in the semiconductor chip of the fourth embodiment.
  • two pads 121-2a and 121-2b are provided as pads to which an RF signal is input.
  • the pad 121-2a and the core circuit 111 are electrically connected by a signal line SLa, and the pad 121-2b and the core circuit 111 are electrically connected by a signal line SLb.
  • the pads 121-1, 121-2a, 121-2b, and 121-3 are used as RF I / Os that constitute GSSG (Ground / Signal / Signal / Ground) pads.
  • a differential RF signal can be input to the core circuit 111.
  • FIG. 11 shows a configuration in the vicinity of the RF I / O in the semiconductor chip of the fifth embodiment.
  • a ground surface 142 connected to the pad 121-3 is formed on the thick film wiring layer 132 so as to extend on one side thereof along the signal line SL.
  • pads 121-2 and 121-3 are used as RF I / O constituting a GS (Ground Signal) pad, and a return path is formed only between the pads 121-2 and 121-3.
  • FIG. 12 shows the configuration in the vicinity of the RF I / O in the semiconductor chip of the sixth embodiment.
  • a ground plane 171 is provided in a part of the layer above the I / O ring 112 (the uppermost layer among the five wiring layers). .
  • the thick film wiring layer 132 is not provided with a ground plane, and the ground plane 171 is directly connected to the core circuit 111 and the pads 121-1 and 121-3.
  • the signal line SL and the ground plane 171 constitute a microstrip line as an RF signal transmission line.
  • FIG. 13 shows a configuration near the RF I / O in the semiconductor chip of the seventh embodiment.
  • a ground plane 181 is provided on the same plane as the signal line SL.
  • the ground plane 181 has a two-layer structure and is formed to extend on both sides along the signal line SL.
  • Each of the ground planes 181 is electrically connected to the core circuit 111 and the pads 121-1 and 121-3. It is connected.
  • the signal line SL and the ground plane 181 constitute a coplanar waveguide as an RF signal transmission line connected to the GSG pad and the core circuit 111.
  • the RF I / O can be configured without cutting a part of the wiring of the I / O ring 112, so that the I / O ring can be reduced while suppressing the attenuation of the high frequency signal. It becomes possible to secure an impedance current path.
  • the ESD protection circuit 122a corresponding to the pad to which the RF signal is input is provided in the core circuit 111.
  • an RF signal transmission line such as a microstrip line or a coplanar waveguide may be formed above the I / O ring 112. Therefore, the ESD protection circuit 122a may be formed below the I / O ring 112, similarly to the configuration shown in FIG.
  • this technique can take the following structures.
  • the high-frequency signal transmission line is A signal line electrically connected to the first pad and the core circuit;
  • the semiconductor chip according to (1), wherein the semiconductor chip is a microstrip line having a first ground plane electrically connected to the second pad and the core circuit.
  • the high-frequency signal transmission line is A second ground plane that extends at least on both sides or one side of the signal line along the signal line and is electrically connected to the first ground plane at least above the first ground plane;
  • the semiconductor chip according to (2) or (3) (5) The semiconductor chip according to any one of (2) to (4), wherein the first and second pads constitute a GSG (Ground Signal Ground) pad. (6) The semiconductor chip according to any one of (2) to (4), wherein the first and second pads constitute a GSSG (Ground Signal Signal Ground) pad. (7) The semiconductor chip according to any one of (2) to (4), wherein the first and second pads constitute a GS (Ground Signal) pad.
  • the high-frequency signal transmission line is A signal line electrically connected to the first pad and the core circuit;
  • the semiconductor chip according to (9), wherein the signal line and the ground line are formed in the upper layer and on the same plane as the I / O ring.
  • the core circuit includes an ESD (Electro-Static Discharge) protection circuit connected to the first pad and the I / O ring.

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Abstract

本技術は、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することができるようにする半導体チップに関する。 半導体チップは、コア回路を包囲するＩ／Ｏリングと、高周波信号の入出力端子となる第１および第２のパッドと、第１および第２のパッドとコア回路とに電気的に接続される高周波信号伝送線路とを備える。高周波信号伝送線路は、Ｉ／Ｏリングより上層に形成される。本技術は、ＲＦ信号の入出力を行う半導体チップに適用することができる。

Description

半導体チップ
　本技術は、半導体チップに関し、特に、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することができるようにする半導体チップに関する。
　従来、チップの内部と外部との間で信号をやりとりするＩ／Ｆ（インターフェース）として、チップ外周に入出力端子をもつ半導体チップが知られている。入出力端子の内側には、静電気放電に対する保護を行うＥＳＤ（Electro Static Discharge）保護回路を有するＩ／Ｏリングが構成される。Ｉ／Ｏリングの内側には、種々の処理機能を有するコア回路が配置される。
　このようなＩ／Ｏリングにより、端子間に高電圧がかかった場合であっても、コア回路が備える素子が破壊されないように、ＥＳＤ電流の経路として、低インピーダンスの電流経路が確保される。
　例えば、特許文献１には、サージ電流を１つの処理回路から迂回させ、他の処理回路の接地パッドを介してグランドに放電させる構成を有する半導体チップが記載されている。
　一方、ミリ波などの高周波信号の入出力端子（ＲＦ（Radio Frequency） Ｉ／Ｏ）においては、インピーダンスの不連続による高周波信号の減衰を抑える必要がある。高周波信号の減衰を抑えるためには、伝送線路として、マイクロストリップラインなどの伝送線路が広く用いられている。
特開２０１４－９６５２１号公報
　しかしながら、Ｉ／Ｏリングを備える半導体チップにおいて、高周波信号の減衰を抑えるための伝送線路を形成する場合、Ｉ／Ｏリングの配線の一部をカットする必要があった。この場合、高電圧がかかる端子の配置によっては、ＥＳＤ電流の経路のインピーダンスが高くなるおそれがあった。
　本技術は、このような状況に鑑みてなされたものであり、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することができるようにするものである。
　本技術の半導体チップは、コア回路を包囲するＩ／Ｏリングと、高周波信号の入出力端子となる第１および第２のパッドと、前記第１および第２のパッドと前記コア回路とに電気的に接続される高周波信号伝送線路とを備え、前記高周波信号伝送線路は、前記Ｉ／Ｏリングより上層に形成される。
　前記高周波信号伝送線路は、前記第１のパッドと前記コア回路とに電気的に接続される信号線と、前記第２のパッドと前記コア回路とに電気的に接続される第１のグランド面とを有するマイクロストリップラインであるようにすることができる。
　前記第１のグランド面は、前記Ｉ／Ｏリングより上層で、かつ、前記信号線より下層に形成されるようにすることができる。
　前記高周波信号伝送線路は、少なくとも前記第１のグランド面より上層で、前記信号線に沿って前記信号線の両側または片側で延在し、前記第１のグランド面と電気的に接続される第２のグランド面をさらに有するようにすることができる。
　前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成するようにすることができる。
　前記第１および第２のパッドは、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成するようにすることができる。
　前記第１および第２のパッドは、ＧＳ（Ground Signal）パッドを構成するようにすることができる。
　前記第１のグランド面は、前記第１および第２のパッドの直下にまで広がって形成されるようにすることができる。
　前記高周波信号伝送線路は、前記第１のパッドと前記コア回路とに電気的に接続される信号線と、前記第２のパッドと前記コア回路とに電気的に接続されるグランド面とを有するコプレーナ導波路であるようにすることができる。
　前記信号線および前記グランド線は、前記Ｉ／Ｏリングより上層で、かつ、同一面上に形成されるようにすることができる。
　前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成するようにすることができる。
　前記コア回路には、前記第１のパッドと前記Ｉ／Ｏリングとに接続されたＥＳＤ（Electro-Static Discharge）保護回路を設けることができる。
　本技術においては、高周波信号伝送線路が、高周波信号の入出力端子となる第１および第２のパッドと、Ｉ／Ｏリングに包囲された前記コア回路とに電気的に接続され、前記Ｉ／Ｏリングより上層に形成される。
　本技術によれば、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
Ｉ／Ｏリングを備える半導体チップの構成例を示す図である。 半導体チップの第１の従来例について説明する図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 半導体チップの第２の従来例について説明する図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 本技術を適用した半導体チップの構成例を示す図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。 ＲＦ Ｉ／Ｏ近傍の構成を示す平面図および断面図である。
　以下、図面を参照しながら、本技術の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。
　また、以下の順序で説明を行う。
　　１．従来技術とその課題
　　２．第１の実施形態
　　３．第２の実施形態
　　４．第３の実施形態
　　５．第４の実施形態
　　６．第５の実施形態
　　７．第６の実施形態
　　８．第７の実施形態
＜１．従来技術とその課題＞
　図１は、Ｉ／Ｏリングを備える半導体チップの構成例を示している。
　図１の半導体チップ１は、種々の処理機能を有するコア回路１１と、Ｉ／Ｏリング１２とを備えている。Ｉ／Ｏリング１２は、コア回路１１を包囲する電源配線ＶＤＤおよびグランド配線ＧＮＤからなる。
　Ｉ／Ｏリング１２の外周には、コア回路１１とその外部との間で信号をやりとりするための入出力端子であるパッド２１が複数配置される。
　また、各パッド２１とコア回路１１との間には、ＥＳＤ保護回路２２が設けられる。ＥＳＤ保護回路２２は、Ｉ／Ｏリング１２の電源配線ＶＤＤおよびグランド配線ＧＮＤそれぞれに接続されている。
　このような半導体チップ１において、ある１つのパッド２１と、他の１つのパッド２１との間に高電圧がかかった場合、ＥＳＤ電流は、ＥＳＤ保護回路２２を介して、Ｉ／Ｏリング１２を経路として放電される。
　例えば、図２に示されるように、パッド２１－４とパッド２１－１との間に高電圧がかかった場合、ＥＳＤ電流は、低インピーダンスの電流経路Ｐ１を経路として放電される。
　ここで、図２において、パッド２１－１乃至２１－３が、ＧＳＧ（Ground Signal Ground）パッドを構成するＲＦ Ｉ／Ｏとして用いられる場合、パッド２１－２には、高周波信号（ＲＦ信号）が入力される。
　図３は、図２中、破線で囲まれるＲＦ Ｉ／Ｏ近傍の構成を示している。図３上段には、ＲＦ Ｉ／Ｏ近傍の平面図が示されており、図３下段には、図３上段の平面図における線分Ｘ－Ｙでの断面図が示されている。
　図３上段に示されるように、ＲＦ信号が入力されるパッド２１－２とコア回路１１とは、信号線ＳＬにより電気的に接続されている。
　また、図３下段に示されるように、半導体チップ１は、薄膜配線層３１、厚膜配線層３２、およびパッシベーション層３３からなる断面構造を有している。ＥＳＤ保護回路２２は、薄膜配線層３１に形成されるＩ／Ｏリング１２より下層に形成されている。また、信号線ＳＬは、薄膜配線層３１より上層の厚膜配線層３２に形成されている。なお、図示はしないが、信号線ＳＬとＥＳＤ保護回路２２とは電気的に接続されている。
　このような構造の半導体チップ１において、パッド２１－２にＲＦ信号が入力された場合、ＲＦ信号は、ＥＳＤ保護回路２２の寄生容量により大きく減衰してしまう。
　そこで、図４に示されるように、Ｉ／Ｏリングの配線の一部をカットし、ＲＦ信号の減衰を抑えるためのＲＦ信号伝送線路を形成する。図４の例では、コア回路１１内に、パッド２１－２に対応するＥＳＤ保護回路２２ａが設けられている。
　図５は、図４中、破線で囲まれるＲＦ Ｉ／Ｏ近傍の構成を示している。図５上段には、ＲＦ Ｉ／Ｏ近傍の平面図が示されており、図５下段には、図５上段の平面図における線分Ｘ－Ｙでの断面図が示されている。
　図５上段に示されるように、ＲＦ信号が入力されるパッド２１－２とコア回路１１とは、信号線ＳＬにより電気的に接続されている。
　また、図５下段に示されるように、信号線ＳＬが形成される厚膜配線層３２より下層の薄膜配線層３１には、グランド面４１が設けられている。グランド面４１は、薄膜配線層３１において、Ｉ／Ｏリング１２の配線がカットされた領域に形成される。グランド面４１は、コア回路１１と電気的に接続される一方、厚膜配線層３２に設けられるグランド面４２を介して、パッド２１－１，２１－３と電気的に接続されている。
　すなわち、図５の例では、信号線ＳＬとグランド面４１とは、ＲＦ信号伝送線路として、マイクロストリップラインを構成している。
　このような構造により、パッド２１－２にＲＦ信号が入力される場合であっても、ＲＦ信号の減衰を抑えることができる。
　しかしながら、Ｉ／Ｏリング１２の配線の一部がカットされているため、図４に示されるように、パッド２１－４とパッド２１－１との間に高電圧がかかった場合、ＥＳＤ電流は、高インピーダンスの電流経路Ｐ２を経路として放電されることになる。
　そこで、以下においては、ＲＦ信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保する構成について説明する。
＜２．第１の実施形態＞
　図６は、本技術を適用した第１の実施形態の半導体チップの構成例を示している。
　図６の半導体チップ１０１は、Ｓｉ基板などの半導体基板上に形成された、種々の処理機能を有するコア回路１１１と、Ｉ／Ｏリング１１２とを備えている。Ｉ／Ｏリング１１２は、コア回路１１１を包囲する電源配線ＶＤＤおよびグランド配線ＧＮＤからなる。
　Ｉ／Ｏリング１１２の外周には、コア回路１１１とその外部との間で信号をやりとりするための入出力端子であるパッド１２１が複数配置される。
　また、各パッド１２１とコア回路１１１との間には、ＥＳＤ保護回路１２２が設けられる。ＥＳＤ保護回路１２２は、例えば、ＧＧＭＯＳ（Gate Grounded MOS）トランジスタなどで構成され、Ｉ／Ｏリング１１２の電源配線ＶＤＤおよびグランド配線ＧＮＤそれぞれに接続されている。なお、図６の例では、パッド１２１－２に対応するＥＳＤ保護回路１２２ａが、コア回路１１１内に設けられている。ＥＳＤ保護回路１２２ａは、高周波回路用のインダクタなどで構成され、パッド１２１－２およびＩ／Ｏリング１１２に接続される。
　図６において、パッド１２１－１乃至１２１－３は、ＧＳＧパッドを構成するＲＦ Ｉ／Ｏとして用いられ、パッド１２１－２にはＲＦ信号が入力される。
　図７は、図６中、破線で囲まれるＲＦ Ｉ／Ｏ近傍の構成を示している。図７上段には、ＲＦ Ｉ／Ｏ近傍の平面図が示されており、図７下段には、図７上段の平面図における線分Ｘ－Ｙでの断面図が示されている。
　図７上段に示されるように、ＲＦ信号が入力されるパッド１２１－２とコア回路１１１とは、信号線ＳＬにより電気的に接続されている。
　また、図７下段に示されるように、半導体チップ１０１は、薄膜配線層１３１、厚膜配線層１３２、およびパッシベーション層１３３からなる断面構造を有している。
　薄膜配線層１３１には、Ｉ／Ｏリング１１２が形成されている。図７の例では、Ｉ／Ｏリング１１２は５層の配線層から構成されている。また、薄膜配線層１３１において、Ｉ／Ｏリング１１２より上層には、Ｃｕなどの金属からなるグランド面１４１が設けられている。具体的には、信号線ＳＬの下方の薄膜配線層１３１においては、Ｉ／Ｏリング１１２を構成する５層の配線層のうちの最上層の配線層の一部に、グランド面１４１が形成されている。言い換えると、グランド面１４１は、Ｉ／Ｏリング１１２を構成する５層の配線層のうちの４層より上層に形成されている。
　また、グランド面１４１は、コア回路１１１と電気的に接続される一方、厚膜配線層１３２に設けられるグランド面１４２を介して、パッド１２１－１，１２１－３と電気的に接続されている。グランド面１４２は、Ｃｕなどの金属からなり、２層構造を有し、信号線ＳＬに沿ってその両側で延在して形成されている。これにより、パッド１２１－２とパッド１２１－１の間、パッド１２１－２とパッド１２１－３の間には、それぞれリターンパスが形成される。
　このように、図７の例では、信号線ＳＬとグランド面１４１とは、ＧＳＧパッドとコア回路１１１とに接続されるＲＦ信号伝送線路として、マイクロストリップラインを構成している。
　以上の構造によれば、Ｉ／Ｏリング１１２の配線の一部をカットすることなく、ＲＦ Ｉ／Ｏを構成することができるので、図６に示されるように、パッド１２１－４とパッド１２１－１との間に高電圧がかかった場合、ＥＳＤ電流は、低インピーダンスの電流経路Ｐを経路として放電されるようにすることができ、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することが可能となる。
　以上のようにして構成されるマイクロストリップラインの特性インピーダンスは、パッド１２１－２と接続される外部回路のインピーダンスと整合がとれるよう適切に設計される。
　このとき、信号線ＳＬとグランド面１４１との距離ｄが大きいほど、信号線ＳＬの配線幅ｗを太くすることができるが、信号線ＳＬとグランド面１４１との距離ｄが小さいほど、信号線ＳＬの配線幅ｗを細くする必要がある。前者の場合、Ｉ／Ｏリング１１２の配線層を薄くする必要があるので、Ｉ／Ｏリング１１２の電気抵抗は大きくなるが、ＲＦ信号の伝送損失を小さくすることができる。一方、後者の場合、ＲＦ信号の伝送損失が大きくなってしまうが、Ｉ／Ｏリング１１２の配線層を厚くすることができるので、Ｉ／Ｏリング１１２の電気抵抗を小さくすることができる。
　このように、信号線ＳＬとグランド面１４１との距離ｄと、信号線ＳＬの配線幅ｗとはトレードオフの関係にある。
　なお、本実施形態の構成においては、グランド面１４１，１４２は、Ｉ／Ｏリング１１２のグランド配線ＧＮＤとは分離されている。これにより、他の電源配線とのアイソレーションを確保することができる。
＜３．第２の実施形態＞
　図８は、第２の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
　図８の例では、薄膜配線層１３１には、５層の配線層から構成されるＩ／Ｏリング１１２のみが形成され、厚膜配線層１３２には、グランド面１５１が設けられている。
　また、グランド面１５１は、コア回路１１１と電気的に接続される一方、厚膜配線層１３２においてグランド面１５１より上層に設けられるグランド面１５２を介して、パッド１２１－１，１２１－３と電気的に接続されている。１層構造のグランド面１５２は、信号線ＳＬに沿ってその両側で延在して形成されている。
　このように、図８の例では、信号線ＳＬとグランド面１５１とが、ＧＳＧパッドとコア回路１１１とに接続されるＲＦ信号伝送線路として、マイクロストリップラインを構成している。
　信号線ＳＬとグランド面１５１との距離ｄと、信号線ＳＬの配線幅ｗとが最適となるよう設計することができれば、本実施形態のように、マイクロストリップラインのグランド面を、単にＩ／Ｏリング１１２より上層の厚膜配線層３２に形成することができる。
＜４．第３の実施形態＞
　図９は、第３の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
　図９の例では、薄膜配線層１３１のグランド面１４１が、ＲＦ信号が入力されるパッド１２１－２の直下、さらには、パッド１２１－１，１２１－３の直下にまで広がって形成されている。
　ＲＦ Ｉ／Ｏとなるパッドの直下がＳｉ層になっている場合、設計の段階における電磁界解析などのシミュレーションの精度が低下する可能性がある。これに対して、ＲＦ Ｉ／Ｏとなるパッドの直下をメタル層にすることで、これらの解析の精度を改善することができる。
＜５．第４の実施形態＞
　図１０は、第４の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
　図１０の例では、ＲＦ信号が入力されるパッドとして、２つのパッド１２１－２ａ，１２１－２ｂが設けられている。パッド１２１－２ａとコア回路１１１とは、信号線ＳＬａにより電気的に接続され、パッド１２１－２ｂとコア回路１１１とは、信号線ＳＬｂにより電気的に接続されている。
　すなわち、図１０において、パッド１２１－１，１２１－２ａ，１２１－２ｂ，１２１－３は、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成するＲＦ Ｉ／Ｏとして用いられる。
　このような構成により、コア回路１１１に、差動ＲＦ信号を入力することが可能となる。
＜６．第５の実施形態＞
　図１１は、第５の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
　図１１の例では、厚膜配線層１３２に、パッド１２１－３と接続されるグランド面１４２が、信号線ＳＬに沿ってその片側で延在して形成されている。図１１において、パッド１２１－２，１２１－３は、ＧＳ（Ground Signal）パッドを構成するＲＦ Ｉ／Ｏとして用いられ、リターンパスは、パッド１２１－２とパッド１２１－３の間のみに形成される。
　特性インピーダンスと外部回路のインピーダンスとの整合がとれれば、本実施形態のような構成を採ることも可能である。
＜７．第６の実施形態＞
　図１２は、第６の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
　図１２の例では、信号線ＳＬの下方の薄膜配線層１３１において、Ｉ／Ｏリング１１２より上層（５層の配線層のうちの最上層）の一部に、グランド面１７１が設けられている。厚膜配線層１３２にはグランド面は設けられておらず、グランド面１７１は、直接、コア回路１１１とパッド１２１－１，１２１－３とに電気的に接続されている。
　図１２の例でも、信号線ＳＬとグランド面１７１とは、ＲＦ信号伝送線路として、マイクロストリップラインを構成している。
　特性インピーダンスを低くすることができれば、本実施形態のような構成を採ることも可能である。
＜８．第７の実施形態＞
　図１３は、第７の実施形態の半導体チップにおけるＲＦ Ｉ／Ｏ近傍の構成を示している。
　図１３の例では、薄膜配線層１３１に、Ｉ／Ｏリング１１２のみが形成されている。厚膜配線層１３２においては、信号線ＳＬと同一面上にグランド面１８１が設けられている。グランド面１８１は、２層構造を有し、信号線ＳＬに沿ってその両側で延在して形成されており、それぞれが、コア回路１１１とパッド１２１－１，１２１－３とに電気的に接続されている。
　すなわち、図１３の例では、信号線ＳＬとグランド面１８１とが、ＧＳＧパッドとコア回路１１１とに接続されるＲＦ信号伝送線路として、コプレーナ導波路を構成している。
　本実施形態の構成においても、Ｉ／Ｏリング１１２の配線の一部をカットすることなく、ＲＦ Ｉ／Ｏを構成することができるので、高周波信号の減衰を抑えつつ、Ｉ／Ｏリングにおいて低インピーダンスの電流経路を確保することが可能となる。
　なお、上述した実施形態においては、ＲＦ信号が入力されるパッドに対応するＥＳＤ保護回路１２２ａが、コア回路１１１内に設けられるものとした。しかしながら、本技術の実施形態においては、マイクロストリップラインやコプレーナ導波路といったＲＦ信号伝送線路が、Ｉ／Ｏリング１１２より上層に形成されればよい。そこで、図３に示される構成と同様に、ＥＳＤ保護回路１２２ａがＩ／Ｏリング１１２より下層に形成されるようにしてもよい。
　また、上述した実施形態の構成は、単独で適用することもできるし、組み合わせて適用することもできる。
　さらに、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　また、本技術は以下のような構成をとることができる。
（１）
　コア回路を包囲するＩ／Ｏリングと、
　高周波信号の入出力端子となる第１および第２のパッドと、
　前記第１および第２のパッドと前記コア回路とに電気的に接続される高周波信号伝送線路と
　を備え、
　前記高周波信号伝送線路は、前記Ｉ／Ｏリングより上層に形成される
　半導体チップ。
（２）
　前記高周波信号伝送線路は、
　　前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
　　前記第２のパッドと前記コア回路とに電気的に接続される第１のグランド面と
　を有するマイクロストリップラインである
　（１）に記載の半導体チップ。
（３）
　前記第１のグランド面は、前記Ｉ／Ｏリングより上層で、かつ、前記信号線より下層に形成される
　（２）に記載の半導体チップ。
（４）
　前記高周波信号伝送線路は、
　　少なくとも前記第１のグランド面より上層で、前記信号線に沿って前記信号線の両側または片側で延在し、前記第１のグランド面と電気的に接続される第２のグランド面をさらに有する
　（２）または（３）に記載の半導体チップ。
（５）
　前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
　（２）乃至（４）のいずれかに記載の半導体チップ。
（６）
　前記第１および第２のパッドは、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成する
　（２）乃至（４）のいずれかに記載の半導体チップ。
（７）
　前記第１および第２のパッドは、ＧＳ（Ground Signal）パッドを構成する
　（２）乃至（４）のいずれかに記載の半導体チップ。
（８）
　前記第１のグランド面は、前記第１および第２のパッドの直下にまで広がって形成される
　（２）乃至（７）のいずれかに記載の半導体チップ。
（９）
　前記高周波信号伝送線路は、
　　前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
　　前記第２のパッドと前記コア回路とに電気的に接続されるグランド面と
　を有するコプレーナ導波路である
　（１）に記載の半導体チップ。
（１０）
　前記信号線および前記グランド線は、前記Ｉ／Ｏリングより上層で、かつ、同一面上に形成される
　（９）に記載の半導体チップ。
（１１）
　前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
　（９）または（１０）に記載の半導体チップ。
（１２）
　前記コア回路は、前記第１のパッドと前記Ｉ／Ｏリングとに接続されたＥＳＤ（Electro-Static Discharge）保護回路を有する
　（１）乃至（１１）のいずれかに記載の半導体チップ。
　１０１　半導体チップ，　１１１　コア回路，　１１２　Ｉ／Ｏリング，　ＧＮＤ　グランド配線，　ＶＤＤ　電源配線，　１２１　パッド，　１２２　ＥＳＤ保護回路，　１３１　薄膜配線層，　１３２　厚膜配線層，　１３３　パッシベーション層，　１４１，１４２　グランド面，　ＳＬ　信号線

Claims (12)

  1. 　コア回路を包囲するＩ／Ｏリングと、
    　高周波信号の入出力端子となる第１および第２のパッドと、
    　前記第１および第２のパッドと前記コア回路とに電気的に接続される高周波信号伝送線路と
    　を備え、
    　前記高周波信号伝送線路は、前記Ｉ／Ｏリングより上層に形成される
    　半導体チップ。
  2. 　前記高周波信号伝送線路は、
    　　前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
    　　前記第２のパッドと前記コア回路とに電気的に接続される第１のグランド面と
    　を有するマイクロストリップラインである
    　請求項１に記載の半導体チップ。
  3. 　前記第１のグランド面は、前記Ｉ／Ｏリングより上層で、かつ、前記信号線より下層に形成される
    　請求項２に記載の半導体チップ。
  4. 　前記高周波信号伝送線路は、
    　　少なくとも前記第１のグランド面より上層で、前記信号線に沿って前記信号線の両側または片側で延在し、前記第１のグランド面と電気的に接続される第２のグランド面をさらに有する
    　請求項３に記載の半導体チップ。
  5. 　前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
    　請求項２に記載の半導体チップ。
  6. 　前記第１および第２のパッドは、ＧＳＳＧ（Ground Signal Signal Ground）パッドを構成する
    　請求項２に記載の半導体チップ。
  7. 　前記第１および第２のパッドは、ＧＳ（Ground Signal）パッドを構成する
    　請求項２に記載の半導体チップ。
  8. 　前記第１のグランド面は、前記第１および第２のパッドの直下にまで広がって形成される
    　請求項２に記載の半導体チップ。
  9. 　前記高周波信号伝送線路は、
    　　前記第１のパッドと前記コア回路とに電気的に接続される信号線と、
    　　前記第２のパッドと前記コア回路とに電気的に接続されるグランド面と
    　を有するコプレーナ導波路である
    　請求項１に記載の半導体チップ。
  10. 　前記信号線および前記グランド線は、前記Ｉ／Ｏリングより上層で、かつ、同一面上に形成される
    　請求項９に記載の半導体チップ。
  11. 　前記第１および第２のパッドは、ＧＳＧ（Ground Signal Ground）パッドを構成する
    　請求項９に記載の半導体チップ。
  12. 　前記コア回路は、前記第１のパッドと前記Ｉ／Ｏリングとに接続されたＥＳＤ（Electro-Static Discharge）保護回路を有する
    　請求項１に記載の半導体チップ。
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