WO2018117382A1 - 고 신뢰성 발광 다이오드 - Google Patents

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Definitions

  • the present invention relates to light emitting diodes, and more particularly to high reliability light emitting diodes.
  • nitrides of Group III elements such as gallium nitride (GaN) and aluminum nitride (AlN) have excellent thermal stability and have a direct transition energy band structure.
  • GaN gallium nitride
  • AlN aluminum nitride
  • blue and green light emitting diodes using indium gallium nitride (InGaN) have been used in various applications such as large-scale color flat panel display devices, traffic lights, indoor lighting, high density light sources, high resolution output systems, and optical communications.
  • Light emitting diodes are generally used in package form through a packaging process. Recently, however, researches on light emitting diodes in the form of chip scale packages that perform a packaging process at the chip level are being conducted. Such a light emitting diode is smaller in size than a general package and does not perform a separate packaging process, thereby simplifying the process and saving time and money.
  • a light emitting diode in the form of a chip scale package generally has a flip chip-shaped electrode structure and has excellent heat dissipation characteristics because it can emit heat using bump pads.
  • a light emitting diode in the form of a chip scale package generally has a substantially large area of the pad metal layer electrically connected to the first conductivity-type semiconductor layer, and extends outside the mesa.
  • the pad metal layer is vulnerable to moisture penetrating from the edge of the light emitting diode, so reliability problems such as poor contact are likely to occur.
  • Such a light emitting diode may operate one light emitting diode at a high voltage and low current, thereby alleviating the droop phenomenon of the light emitting diode.
  • the bump pads are electrically connected to one light emitting cells, and thus heat emission through the bump pads may be limited in the light emitting cells in which the bump pads are not electrically connected.
  • An object of the present invention is to provide a flip chip structure light emitting diode having a chip scale package type with improved reliability.
  • Another object of the present invention is to provide a light emitting diode having high reliability and high light extraction efficiency.
  • Another object of the present invention is to provide a light emitting diode having improved heat dissipation efficiency.
  • Another object of the present invention is to provide a light emitting diode having improved heat dissipation performance while having a plurality of light emitting cells connected in series.
  • Another object of the present invention is to provide a flip-chip structure light emitting diode in the form of a chip scale package that improves heat dissipation through a bump pad.
  • a light emitting diode the first conductive semiconductor layer; A mesa disposed on the first conductive semiconductor layer, the mesa including a second conductive semiconductor layer and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; An ohmic reflecting layer disposed on the mesa and making ohmic contact with the second conductivity type semiconductor layer; A lower insulating layer covering the mesa and the ohmic reflective layer and partially exposing the first conductive semiconductor layer and the ohmic reflective layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer; A metal reflective layer disposed on the lower insulating layer and spaced apart from the first pad metal layer in a horizontal direction; And an upper insulating layer covering the first pad metal layer and the metal reflective layer and having an opening exposing the first pad metal layer, wherein at least a portion of the metal reflective layer covers the mesa side surface.
  • the mesa is disposed on a portion of the first conductivity type semiconductor layer.
  • a portion of the first conductivity type semiconductor layer is exposed around the mesa.
  • the first conductive semiconductor layer may be exposed in a ring shape along the circumference of the mesa, but is not necessarily limited thereto.
  • the first conductive semiconductor layer is exposed at one side of the mesa and the side of the mesa and the first conductive semiconductor at the other side of the mesa
  • the sides of the layer may be continuous.
  • the light emitting diode As the mesa is formed on the first conductive semiconductor layer, a step is formed between the first conductive semiconductor layer and the mesa. That is, the light emitting diode has an uneven morphology. Accordingly, defects due to moisture infiltration are likely to occur in the region around the mesa, and in particular, contact defects may be caused in the first pad metal layer that is ohmic contacted to the first conductivity type semiconductor layer.
  • the water penetration into the first pad metal layer may be reduced by adopting a metal reflective layer spaced apart from the first pad metal layer. Furthermore, since the metal reflective layer covers the mesa side, it is possible to reflect the light traveling from the active layer to the mesa side, thereby preventing the light loss.
  • the mesa may include a through hole exposing the first conductivity type semiconductor layer.
  • the lower insulating layer has an opening that exposes the first conductive semiconductor layer in the through hole, and the first pad metal layer is electrically connected to the first conductive semiconductor layer through the opening of the lower insulating layer. . Since the first pad metal layer is electrically connected to the first conductive semiconductor layer in the through hole, the penetration path of moisture can be increased, which is more effective in preventing contact failure.
  • the present invention is not limited thereto.
  • the lower insulating layer may be disposed to expose the first conductive semiconductor layer outside the mesa, and the first pad metal layer may be electrically connected to the first conductive semiconductor layer exposed outside the mesa.
  • the light emitting diode may further include a second pad metal layer disposed on the lower insulating layer and electrically connected to the ohmic reflective layer, wherein the metal reflective layer is further spaced apart from the second pad metal layer in a horizontal direction.
  • the metal reflective layer may be formed of the same material as the first pad metal layer and the second pad metal layer and positioned at the same level.
  • Equal level here means the same process steps, rather than the same height.
  • the first and second pad metal layers and the metal reflective layer (or third pad metal layer) are formed together on the same morphology of the substrate after the morphology on the substrate is determined. Thus, even if the heights are different from each other, they can be considered to be located at the same level if they can be formed in the same process step. Thus, certain portions may be formed lower or higher than other portions.
  • the first and second pad metal layers and the metal reflective layer (or the third pad metal layer) are formed together at the same level by the same process with the lower insulating layer formed thereon.
  • the upper insulating layer may further include an opening exposing the second pad metal layer.
  • the light emitting diode may be flip-bonded directly through a bonding material to a submount or circuit board using regions of the first pad metal layer and the second pad metal layer exposed to openings of the upper insulating layer. Can be.
  • the light emitting diode further includes a first bump pad and a second bump pad respectively connected to upper surfaces of the first pad metal layer and the second pad metal layer exposed by the openings of the upper insulating layer. can do.
  • the light emitting diode may be flip-bonded to a submount or a circuit board through the first and second bump pads.
  • the upper insulating layer may further include an opening exposing the metal reflective layer, and the first bump pad or the second bump pad may be connected to the metal reflective layer through the opening of the upper insulating layer.
  • the light emitting diode may include a plurality of metal reflective layers, and the metal reflective layers may be connected to the first bump pad or the second bump pad, respectively.
  • the metal reflective layer (or third pad metal layer) is connected to the first bump pad or the second bump pad, heat may be emitted through the metal reflective layer, thereby improving heat dissipation efficiency.
  • the metal reflective layer may function as a heat radiation pad.
  • the openings exposing the first pad metal layer, the second pad metal layer, and the metal reflective layer may be laterally spaced apart from each other. Accordingly, the area between the metal reflective layer and the first pad metal layer and the second pad metal layer is covered with the upper insulating layer, so that the first pad metal layer or the second pad metal layer is covered by the upper insulating layer even if moisture penetrates through the metal reflective layer. It may be blocked to flow into.
  • the metal reflective layer may be exposed through an opening exposing the first pad metal layer or the second pad metal layer.
  • the first pad metal layer may be spaced apart from the second pad metal layer and surround the second pad metal layer.
  • the present invention is not limited thereto.
  • the metal reflective layer may partially cover the upper surface of the mesa and the first conductive semiconductor layer around the mesa. That is, the metal reflective layer may extend from an upper surface of the mesa to an upper region of the first conductive semiconductor layer around the mesa. Thus, at least a portion of the metal reflective layer is disposed outside the upper region of the ohmic reflective layer.
  • the metal reflective layer may be a continuous layer, but is not limited thereto, and may be disposed in a plurality of regions on the substrate.
  • the metal reflective layer may be dividedly disposed near edges of the mesa, and the first pad metal layer may be electrically connected to a first conductivity type semiconductor layer near edges of the mesa.
  • the mesa may have grooves near the edges.
  • the first pad metal layer may be electrically connected to the first conductive semiconductor layer in the grooves.
  • the light emitting diode may further include a substrate, and the first conductivity type semiconductor layer may be disposed on the substrate. Light generated in the active layer is emitted to the outside through the substrate.
  • a light emitting diode the first conductivity type semiconductor layer; A mesa disposed on the first conductive semiconductor layer, the mesa including a second conductive semiconductor layer and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; An ohmic reflecting layer disposed on the mesa and making ohmic contact with the second conductivity type semiconductor layer; A lower insulating layer covering the mesa and the ohmic reflective layer and partially exposing the first conductive semiconductor layer and the ohmic reflective layer; A first pad metal layer disposed on the lower insulating layer and electrically connected to the first conductive semiconductor layer; A second pad metal layer disposed on the lower insulating layer and electrically connected to the ohmic reflective layer; A third pad metal layer disposed on the lower insulating layer and spaced apart from the first pad metal layer and the second pad metal layer in a horizontal direction; And an upper insulating layer covering the first, second and third pad metal layers and having openings exposing the first pad metal
  • the light emitting diode may include a third pad metal layer in addition to the first pad metal layer and the second pad metal layer, and the third pad metal layer may function as a reflective layer or a heat radiation pad. Accordingly, light extraction efficiency and heat radiation performance of the light emitting diode can be improved.
  • the light emitting diode further includes a first bump pad connected to the first pad metal layer and a second bump pad connected to a second pad metal layer, wherein the third pad metal layer includes the first bump pad or the second bump pad. Can be connected to.
  • the third pad metal layer may at least partially overlap the ohmic reflective layer.
  • a light emitting diode includes: a plurality of light emitting cells each including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; An ohmic reflective layer which ohmic contacts the second conductive semiconductor layer of each light emitting cell; A lower insulating layer covering the light emitting cells and the ohmic reflective layers and having openings exposing the first conductive semiconductor layer and the ohmic reflective layer of each light emitting cell; A connection part (s) disposed on the lower insulating layer and electrically connected to neighboring light emitting cells in series to form a series array of light emitting cells; A first pad metal layer electrically connected to the first conductive semiconductor layer of the last light emitting cell disposed at the end of the series array through the opening of the lower insulating layer; A second pad metal layer electrically connected to the ohmic reflective layer of the first light emitting cell disposed at the first end of the series array through the opening of the lower insulating layer; At least one third pad
  • the heat dissipation performance of the light emitting diode without causing an electrical short circuit by allowing the connection portion (s) and the at least one third pad metal layer spaced from the first and second pad metal layers to be connected with the first bump pad or the second bump pad. Can improve.
  • the third pad metal layer serves as a heat radiation pad, and thus may be referred to as a heat radiation pad.
  • the first and second bump pads may be disposed over at least two light emitting cells. Accordingly, the first and second bump pads may be connected to the first pad metal layer or the second pad metal layer on one light emitting cell and to the third pad metal layer on the other light emitting cell. In addition, since the first and second bump pads can be formed relatively large, mounting of the light emitting diode can be facilitated.
  • the at least one third pad metal layer may be limitedly positioned in an upper region of the ohmic reflective layers. Accordingly, heat is easily transmitted from the light emitting cells to the third pad metal layer through the ohmic reflective layer, thereby further improving heat dissipation performance.
  • the third pad metal layer is spaced apart from the ohmic reflective layer by the lower insulating layer. Thus, the third pad metal layer does not contribute to the electrical connection of the light emitting cells and thus does not generate an electrical short.
  • the at least one third pad metal layer may be plural, and the plurality of third pad metal layers may be dividedly disposed on two or more light emitting cells.
  • the present invention is not limited thereto, and one third pad metal layer may be disposed only on one light emitting cell.
  • one or more third pad metal layers may be disposed on each light emitting cell.
  • the third pad metal layers are exposed through at least one opening of the upper insulating layer. Furthermore, at least one of the third pad metal layers may be exposed through at least two openings of the upper insulating layer. The openings can be made smaller by exposing one third pad metal layer through two or more openings.
  • the first pad metal layer may be limitedly disposed in an upper region of the last light emitting cell, and the second pad metal layer may be defined in an upper region of the first light emitting cell.
  • connection portion (s) and the first to third pad metal layers may be formed of the same material and positioned at the same level.
  • “same level” does not mean the same height, but rather the same process steps.
  • the connections, first to third pad metal layers are formed together on the same morphology of the substrate after the morphology on the substrate is determined. Thus, even if the heights are different from each other, they can be considered to be located at the same level if they can be formed in the same process step. Thus, certain portions may be formed lower or higher than other portions.
  • the connection portion (s) and the first to third pad metal layers may be formed together by the same process with the lower insulating layer formed thereon, and thus may be located at the same level.
  • the second pad metal layer and the third pad metal layer may be located within the upper region of the ohmic reflective layer, and in this case, the second pad metal layer and the third pad metal layer may be positioned at the same height.
  • the opening of the lower insulating layer exposing the ohmic contact layer and the opening of the upper insulating layer exposing the second pad metal layer may be laterally spaced apart from each other. Accordingly, when the first and second bump pads are mounted on a submount or printed circuit board using a solder, the solder may be prevented from diffusing into the ohmic reflective layer.
  • At least one light emitting cell may have a through hole through which the first conductive semiconductor layer is exposed through the second conductive semiconductor layer and the active layer, and the connection part is formed through the through hole.
  • the light emitting cell may be electrically connected to the first conductive semiconductor layer.
  • the upper insulating layer may cover an area between the edge of the substrate and the light emitting cells, and the distance from the edge of the upper insulating layer to the connection portion may be 15 ⁇ m or more.
  • connection part (s) may directly contact the first conductive semiconductor layer and the ohmic reflective layer exposed through the opening of the lower insulating layer.
  • the lower semiconductor layer may have morphologies having different heights according to positions by the light emitting cells, and the connection portion (s) may be disposed to have different heights along the morphology of the lower semiconductor layer.
  • a light emitting diode includes: a plurality of light emitting cells each including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; Connecting portion (s) for electrically connecting neighboring light emitting cells to form a series array of light emitting cells; A first pad metal layer electrically connected to a first conductive semiconductor layer of the last light emitting cell disposed at an end of the series array; A second pad metal layer electrically connected to a second conductive semiconductor layer of the first light emitting cell disposed at the first stage of the series array; At least one third pad metal layer spaced apart from the connection portion (s) and the first and second pad metal layers; And first bump pads and second bump pads disposed over at least two light emitting cells of the plurality of light emitting cells, respectively, and connected to upper surfaces of the first pad metal layer and the second pad metal layer, respectively. Each of the third pad metal layers is connected to the first bump pad or the second bump pad.
  • the heat dissipation performance of the light emitting diode may be improved.
  • the light emitting diode may further include the connection portion (s), a lower insulating layer disposed between the first to third pad metal layers and the light emitting cells, and the connection portion (s) and the first portion.
  • second pad metal layers may be electrically connected to the light emitting cells through openings of the lower insulating layer, respectively, and the third pad metal layer may be spaced apart from the light emitting cells by the lower insulating layer.
  • the third pad metal layer does not cause electrical short between the light emitting cells, and can only function as a heat radiation pad.
  • the light emitting diode may further include an upper insulating layer covering the connection portion (s) and the first to third pad metal layers, and each of the upper insulating layers exposes the first to third pad metal layers.
  • each of the third pad metal layers may be located within the upper region of the light emitting cells.
  • the light emitting diode may further include an ohmic reflective layer disposed between the lower insulating layer and the light emitting cells and ohmic contacting on the second conductive semiconductor layer of each light emitting cell, wherein each of the third pad metal layers is formed. May be located within the upper region of the ohmic reflective layers. Accordingly, heat generated in the light emitting cells may be emitted to the metal pads using the ohmic reflective layer and the third pad metal layer, thereby further improving heat dissipation performance.
  • a light emitting diode includes: a plurality of light emitting cells each including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; A lower insulating layer covering the plurality of light emitting cells; Connecting portion (s) disposed on the lower insulating layer and electrically connected to the light emitting cells through the openings of the lower insulating layer to electrically connect neighboring light emitting cells in series; At least one pad metal layer spaced apart from the connection portion (s) on the lower insulating layer and spaced apart from the light emitting cells by the lower insulating layer; An upper insulating layer covering the connection portion (s) and the pad metal layer, the upper insulating layer having opening (s) exposing the pad metal layer; And a first bump pad and a second bump pad disposed on the upper insulating layer and electrically connected to one of the light emitting cells, respectively, wherein the first bump pad or the second bump pad is formed of the upper insulating layer.
  • first bump pad and the second bump pad may be disposed over at least two light emitting cells of the plurality of light emitting cells, respectively.
  • the pad metal layer may be positioned above the light emitting cell region other than the light emitting cells to which the first bump pad and the second bump pad are electrically connected. Therefore, the first bump pad and the second bump pad may help heat dissipation in light emitting cells in which heat dissipation is not easy.
  • the present invention is not limited thereto, and the pad metal layer may be disposed on the light emitting cell region to which the first bump pad or the second bump pad is electrically connected.
  • a light emitting diode a plurality of light emitting cells disposed on a substrate; A lower insulating layer covering the plurality of light emitting cells; A pad metal layer disposed on the lower insulating layer and spaced apart from the plurality of light emitting cells by the lower insulating layer; An upper insulating layer covering the pad metal layer and having an opening exposing the pad metal layer; And a first bump pad and a second bump pad connected to one of the plurality of light emitting cells, respectively, wherein the first bump pad or the second bump pad is formed through the opening of the upper insulating layer.
  • the pad metal layer may be disposed over at least two light emitting cells of the plurality of light emitting cells.
  • the pad metal layer may be exposed through at least two openings of the upper insulating layer.
  • the pad metal layer may be defined in a lower region of the first bump pad or the second bump pad.
  • a portion of the pad metal layer may be located outside the lower regions of the first bump pad and the second bump pad.
  • the present invention by providing a metal reflective layer spaced apart from the first pad metal layer, it is possible to provide a highly reliable light emitting diode by preventing contact failure caused by moisture penetration.
  • the light may be reflected by the metal reflective layer to prevent light loss in the light emitting diode, thereby improving light extraction efficiency.
  • a third pad metal layer spaced apart from the first and second pad metal layers in a horizontal direction heat dissipation performance may be improved by using the third pad metal layer.
  • connection portion (s) a plurality of light emitting cells can be connected in series using the connection portion (s), and in particular, the connection portion (s) extends through one edge of the light emitting cells to neighboring light emitting cells.
  • the weak portion of the connection portion can be minimized, thereby improving the reliability of the light emitting diode.
  • the light emitting cells may be sealed with the lower semiconductor layer and the upper semiconductor layer and the first and second bump pads may be disposed to provide a flip chip structure light emitting diode having a chip scale package having a plurality of light emitting cells.
  • FIG. 1 is a schematic plan view illustrating a light emitting diode according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view taken along the line A-A of FIG.
  • 3 to 7 are plan views and cross-sectional views for describing a light emitting diode manufacturing method according to an embodiment of the present invention.
  • FIG. 8 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • FIG. 9 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • FIG. 10 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • FIG. 11 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • FIG. 12 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • FIG. 13 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • FIG. 14 is a schematic plan view illustrating a light emitting diode according to an embodiment of the present invention.
  • 15 is a schematic cross-sectional view taken along the line A-A of FIG. 14.
  • FIG. 16 is a schematic circuit diagram of the light emitting diode of FIG. 14.
  • 17 to 22 are plan views and cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.
  • FIG. 23 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • FIG. 27 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • FIG. 28 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • 29 is an exploded perspective view illustrating a lighting apparatus to which a light emitting diode according to an embodiment of the present invention is applied.
  • FIG. 30 is a cross-sectional view for describing a display device to which a light emitting diode according to another embodiment of the present invention is applied.
  • FIG. 31 is a cross-sectional view for describing a display device to which a light emitting diode is applied, according to another exemplary embodiment.
  • FIG. 32 is a cross-sectional view for describing an example in which a light emitting diode according to another embodiment of the present invention is applied to a head lamp.
  • FIG. 1 is a schematic plan view illustrating a light emitting diode according to an exemplary embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along the cutting line A-A of FIG. 1.
  • the light emitting diode includes a substrate 21, a semiconductor laminate 30, an ohmic reflective layer 31, a lower insulating layer 33, a first pad metal layer 35a, and a metal reflective layer 35c. Or a third pad metal layer), an upper insulating layer 37, a first bump pad 39a, and a second bump pad 39b.
  • the semiconductor laminate 30 includes mesas M disposed on the first conductivity type semiconductor layer 23, and the mesas M include the active layer 25 and the second conductivity type semiconductor layer 27. .
  • the substrate 21 is not particularly limited as long as it is a substrate capable of growing a gallium nitride semiconductor layer.
  • Examples of the substrate 21 may include a sapphire substrate, a gallium nitride substrate, a SiC substrate, and the like, and may be a patterned sapphire substrate.
  • the substrate 21 may have a rectangular or square outer shape as shown in the plan view of FIG. 1, but is not necessarily limited thereto.
  • the size of the substrate 21 is not particularly limited and may be variously selected.
  • the semiconductor laminate 30 is disposed on the substrate 21.
  • the first conductive semiconductor layer 23 may be disposed closer to the substrate 21 than the second conductive semiconductor layer 27.
  • the active layer 25 is disposed between the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27.
  • the substrate 21 may be omitted.
  • the first conductivity-type semiconductor layer 23 is a layer grown on the substrate 21 and may be a gallium nitride-based semiconductor layer doped with impurities such as Si.
  • the active layer 25 and the second conductive semiconductor layer 27 have a smaller area than the first conductive semiconductor layer 23.
  • the active layer 25 and the second conductive semiconductor layer 27 are located on the first conductive semiconductor layer 23 by mesa M formed by mesa etching. As a result, the upper surface of the first conductivity-type semiconductor layer 23 is exposed around the mesa M.
  • FIG. The first conductivity type semiconductor layer 23 may be exposed in a ring shape around the mesa M, but the present invention is not limited thereto. A portion of the side surface of the first conductivity type semiconductor layer 23 may be continuous with the side surface of the mesa (M).
  • the active layer 25 may have a single quantum well structure or a multiple quantum well structure.
  • the composition and thickness of the well layer in the active layer 25 determines the wavelength of the light produced. In particular, it is possible to provide an active layer that generates ultraviolet light, blue light or green light by adjusting the composition of the well layer.
  • the second conductivity-type semiconductor layer 27 may be a gallium nitride-based semiconductor layer doped with p-type impurities, for example, Mg.
  • Each of the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27 may be a single layer, but is not limited thereto, and may be a multilayer or a superlattice layer.
  • the first conductive semiconductor layer 23, the active layer 25, and the second conductive semiconductor layer 27 may be formed using a known method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE). It may be formed and grown on the substrate 21 within.
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the mesa M has through holes 30a through the second conductive semiconductor layer 27 and the active layer 25 to expose the first conductive semiconductor layer 23.
  • the through holes 30a are surrounded by the second conductivity type semiconductor layer 27 and the active layer 25.
  • the through holes 30a may be distributed in the mesa M region and may have a circular shape.
  • the number of the through holes 30a is not particularly limited, and only one through hole 30a may be disposed. However, the plurality of through holes 30a may be evenly disposed in order to distribute the current evenly over a wide area.
  • the ohmic reflective layer 31 is disposed on the second conductive semiconductor layer 27 and electrically connected to the second conductive semiconductor layer 27.
  • the ohmic reflective layer 31 may be disposed over almost the entire area of the second conductive semiconductor layer 27 in the upper region of the second conductive semiconductor layer 27.
  • the ohmic reflective layer 31 may cover 80% or more of the upper region of the second conductivity-type semiconductor layer 27 and more than 90%.
  • the ohmic reflective layer 31 may include a reflective metal layer, and thus may reflect light generated in the active layer 25 and traveling to the ohmic reflective layer 31 toward the substrate 21.
  • the ohmic reflective layer 31 may be formed of a single reflective metal layer, but is not limited thereto.
  • the ohmic reflective layer 31 may include an ohmic layer and a reflective layer.
  • a metal layer such as Ni or a transparent oxide layer such as ITO may be used as the ohmic layer, and a metal layer having a high reflectance such as Ag or Al may be used as the reflective layer.
  • the lower insulating layer 33 covers the ohmic reflective layer 31.
  • the lower insulating layer 33 also covers the upper surface of the mesa M exposed around the ohmic reflecting layer 31 as well as the side surfaces of the mesa M along the periphery thereof, and the first conductive exposed around the mesa M.
  • the semiconductor layer 23 may be at least partially covered.
  • the lower insulating layer 33 also partially covers the first conductive semiconductor layer 23 exposed in the through holes 30a.
  • the lower insulating layer 33 has a first opening 33a exposing the first conductivity type semiconductor layer 23 and a second opening 33b exposing the ohmic reflective layers 31.
  • the first opening 33a exposes the first conductivity type semiconductor layer 23 in the through hole 30a.
  • the second opening 33b is positioned above the ohmic reflective layer 31 to expose the ohmic reflective layer 31.
  • the shape and number of the second openings 33b may be variously selected.
  • the lower insulating layer 33 may be formed of a single layer of SiO 2 or Si 3 N 4 , but is not limited thereto.
  • the lower insulating layer 33 may have a multilayer structure including a silicon nitride film and a silicon oxide film, and alternate layers having different refractive indices in an SiO 2 film, a TiO 2 film, a ZrO 2 film, an MgF 2 film, or an Nb 2 O 5 film may be alternately formed. It may also include a stacked Bragg reflector.
  • all parts of the lower insulating layer 33 may have the same stacked structure, but the present invention is not limited thereto, and a specific part may include more stacks than other parts.
  • the lower insulating layer 33 around the ohmic reflective layer 31 may be thicker than the lower insulating layer 33 on the ohmic reflective layer 31.
  • the first pad metal layer 35a and the metal reflective layer 35c are disposed on the lower insulating layer 33.
  • the first pad metal layer 35a may be defined in the upper region of the mesa M, and the metal reflective layer 35c may be disposed in a ring shape surrounding the first pad metal layer 35a.
  • the first pad metal layer 35a is electrically connected to the first conductivity type semiconductor layer 23 through the first openings 33a in the through holes 30a. As shown in FIG. 1, the first pad metal layer 35a covers all of the through holes 30a. The first pad metal layer 35a may directly contact the first conductive semiconductor layer 23 through the first openings 33a. However, the second pad metal layer 35a is spaced apart from the ohmic reflective layer 31 exposed through the second openings 33b. Thus, the second pad metal layer 35a has openings that expose the second openings 33b.
  • the metal reflective layer 35c is disposed along the edge of the mesa (M), and covers the upper surface, side surfaces of the mesa (M). A portion of the metal reflective layer 35c may overlap the ohmic reflective layer 31.
  • the metal reflective layer 35c may extend to an upper region of the first conductivity-type semiconductor layer 23 exposed around the mesa M.
  • the metal reflective layer 35c is spaced apart from the first conductivity type semiconductor layer 23 by being located on the lower insulating layer 33 in the region around the mesa M.
  • the metal reflective layer 35c may be electrically floated from the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27. Accordingly, damage to the metal reflective layer 35c due to moisture from the side surface of the light emitting diode can be alleviated.
  • the present invention is not limited thereto, and the metal reflective layer 35c may extend toward the edge of the first conductive semiconductor layer 23 so as to contact the first conductive semiconductor layer 23.
  • the metal reflective layer 35c is spaced apart from the first pad metal layer 35a in the horizontal direction. Accordingly, a boundary region is formed between the first pad metal layer 35a and the metal reflective layer 35c. This boundary region is defined in the upper region of the ohmic reflective layer 31. Therefore, since the light traveling toward the boundary region side between the first pad metal layer 35a and the metal reflection layer 35c is reflected by the ohmic reflection layer 31, it is possible to prevent the light from leaking and being lost to the boundary region.
  • the first pad metal layer 35a and the metal reflective layer 35c may be formed together with the same material in the same process after the lower insulating layer 33 is formed, and thus may be located at the same level.
  • the first pad metal layer 35a and the metal reflective layer 35c each include a portion positioned on the lower insulating layer 33.
  • the first pad metal layer 35a and the metal reflective layer 35c may include a reflective layer such as an Al layer, and the reflective layer may be formed on an adhesive layer such as Ti, Cr, or Ni.
  • a protective layer having a single layer or a composite layer structure such as Ni, Cr, Au, or the like may be formed on the reflective layer.
  • the first pad metal layer 35 and the metal reflective layer 35c may have, for example, a multilayer structure of Cr / Al / Ni / Ti / Ni / Ti / Au / Ti.
  • the upper insulating layer 37 covers the first pad metal layer 35a and the metal reflective layer 35c. In addition, the upper insulating layer 37 may cover the edge of the lower insulating layer 33 around the mesa (M). The upper insulating layer 37 also covers the boundary region of the first platinum metal layer 35a and the metal reflective layer 35c. In addition, the upper insulating layer 37 may cover the first conductivity-type semiconductor layer 23 at the edge of the substrate 21. However, the upper insulating layer 37 may expose the upper surface of the first conductive semiconductor layer 23 along the edge of the substrate 21.
  • the shortest distance from the edge of the upper insulating layer 37 to the first pad metal layer 35a is better in order to prevent moisture from penetrating and damaging the first pad metal layer 35a, and may be about 15 ⁇ m or more. If it is shorter than this distance, when the light emitting diode is operated at low current, for example, 25 mA, the first pad metal layer 35a is easily damaged by moisture.
  • the upper insulating layer 37 has a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the second pad metal layer 35b.
  • the first opening 37a and the second opening 37b are spaced apart from each other.
  • a plurality of first openings 37a and a plurality of second openings 37b may be disposed, and the number of the first openings and the second openings may be variously selected.
  • the second openings 37b of the upper insulating layer 37 are located in the second openings 33b of the lower insulating layer 33. Accordingly, the ohmic reflective layer 31 is exposed through the second openings 37b of the upper insulating layer 37.
  • the upper insulating layer 37 may be formed of a single layer of SiO 2 or Si 3 N 4 , but is not limited thereto.
  • the upper insulating layer 37 may have a multilayer structure including a silicon nitride film and a silicon oxide film, and alternate layers having different refractive indices in the SiO 2 film, the TiO 2 film, the ZrO 2 film, the MgF 2 film, or the Nb 2 O 5 film are alternately formed.
  • the stacked Bragg reflector may be included.
  • the first bump pad 39a is electrically connected to the first pad metal layer 35a exposed through the first opening 37a of the upper insulating layer 37, and the second bump pad 39b is second.
  • the ohmic reflective layer 31 exposed through the opening 37b is electrically connected.
  • the first bump pad 39a covers and seals all of the first openings 37a of the upper insulating layer 37
  • the second bump pad 39b covers the upper insulating layer 37. All of the second openings 37b are covered and sealed.
  • first bump pad 39a and the second bump pad 39b may be disposed over the upper regions of the first pad metal layer 35a and the metal reflective layer 35c, respectively. Accordingly, the first and second bump pads 39a and 39b may be formed relatively large in the limited light emitting diode region.
  • the first bump pads 39a and the second bump pads 39b are formed of a material suitable for bonding as portions of the light emitting diodes bonded to a submount or a printed circuit board.
  • the first and second bump pads 39a and 39b may include an Au layer or an AuSn layer.
  • the contact failure of the first pad metal layer 35a may be prevented by disposing the metal reflective layer 35c along the edge of the mesa M, and the light loss may be reduced near the edge of the mesa M. You can prevent it.
  • the metal reflective layer 35c it may also be referred to as the third pad metal layer in the embodiments described later.
  • FIG. 3 to 7 are schematic plan views and cross-sectional views illustrating a method of manufacturing a light emitting diode according to the embodiment of FIG. 1.
  • a represents a plan view and b represents a cross sectional view taken along the cut line A-A of each plan view.
  • a semiconductor stack 30 including a first conductive semiconductor layer 23, an active layer 25, and a second conductive semiconductor layer 27 is formed on a substrate 21.
  • the substrate 21 may be a substrate capable of growing a gallium nitride based semiconductor layer, and may be, for example, a sapphire substrate, a silicon carbide substrate, a gallium nitride (GaN) substrate, a spinel substrate, or the like.
  • the substrate may be a patterned substrate, such as a patterned sapphire substrate.
  • the first conductive semiconductor layer 23 may include, for example, an n-type gallium nitride based layer, and the second conductive semiconductor layer 27 may include a p-type gallium nitride based layer.
  • the active layer 25 may be a single quantum well structure or a multi-quantum well structure, and may include a well layer and a barrier layer.
  • the well layer may be selected in its composition according to the wavelength of light required, for example AlGaN, GaN or InGaN.
  • the mesa M is formed by mesa etching the semiconductor stack 30.
  • the mesa etching process for exposing the top surface of the first conductivity type semiconductor layer 23 may be performed using a photo and etching process.
  • the mesa M has through holes 30a.
  • the through holes 30a may be formed together while forming a mesa.
  • the side wall of the mesa M and the side wall of the through holes 30a may be formed to be inclined.
  • morphologies having different heights are formed on the substrate 21 according to positions.
  • an ohmic reflective layer 31 is formed on the mesa M.
  • the ohmic reflective layer 31 may be formed using, for example, a lift off technique.
  • the ohmic reflective layer 31 may be formed of a single layer or multiple layers, and may include, for example, an ohmic layer and a reflective layer. These layers can be formed using, for example, electron-beam evaporation.
  • a preliminary insulating layer (not shown) having an opening may be formed first in the region where the ohmic reflective layer 31 is to be formed.
  • the ohmic reflective layer 31 is formed after the mesa M is formed, but the present invention is not limited thereto.
  • the ohmic reflective layer 31 may be formed first, and the mesa M may be formed, and a metal layer for the ohmic reflective layer 31 is deposited on the semiconductor stack 30, and then the metal layer and the semiconductor stack are formed.
  • the 30 may be patterned together to form the ohmic reflective layer 31 and the mesa M together.
  • a lower insulating layer 33 covering the ohmic reflective layer 31 and the mesa M is formed.
  • the lower insulating layer 33 may be formed of an oxide film such as SiO 2 , a nitride film such as SiNx, or an insulating film of MgF 2 using a technique such as chemical vapor deposition (CVD).
  • the lower insulating layer 33 may be formed of a single layer, but is not limited thereto and may be formed of multiple layers. Further, the lower insulating layer 33 may be formed of a distributed Bragg reflector (DBR) in which the low refractive material layer and the high refractive material layer are alternately stacked.
  • DBR distributed Bragg reflector
  • an insulating reflective layer having a high reflectance can be formed by laminating layers such as SiO 2 / TiO 2 , SiO 2 / Nb 2 O 5 , SiO 2 / ZrO 2 , MgF 2 / TiO 2, and the like.
  • the preliminary insulating layer (not shown) described above may be integrated with the lower insulating layer 33. Therefore, due to the preliminary insulating layer formed around the ohmic reflective layer 31, the thickness of the lower insulating layer 33 may vary depending on the position. That is, the lower insulating layer 33 on the ohmic reflective layer 31 may be thinner than the lower insulating layer 33 around the ohmic reflective layer 31.
  • the lower insulating layer 33 may be patterned through a photolithography process or an etching process or a lift-off process. Accordingly, the lower insulating layer 33 may form the first conductive semiconductor layer 23 in the through holes 30a. It has the 1st opening part 33a which exposes, and also has the 2nd opening part 33b which exposes the ohmic reflective layer 31. FIG. In addition, the lower insulating layer 33 may expose the top surface of the first conductivity-type semiconductor layer 23 near the edge of the substrate 21.
  • a first pad metal layer 35a and a metal reflective layer 35c are formed on the lower insulating layer 33.
  • the first pad metal layer 35a may be defined in the upper region of the mesa M.
  • the first pad metal layer 35a is electrically connected to the first conductive semiconductor layer exposed through the through holes 30a of the mesa M. Since the first pad metal layer 35a is connected to the first conductive semiconductor layer 23 at a plurality of points, current dispersion is easy.
  • the present invention is not limited thereto, and the first pad metal layer 35a may be connected to the first conductive semiconductor layer 23 through a single through hole 30a.
  • the metal reflective layer 35c may be spaced apart from the first pad metal layer 35a in a horizontal direction, and may surround the first pad metal layer 35a in a ring shape.
  • the metal reflective layer 35c may cover the top and side surfaces of the mesa M, and may further extend to an area around the mesa M.
  • the metal reflective layer 35c may be limitedly positioned on the lower insulating layer 33 and thus spaced apart from the first conductive semiconductor layer 23 and the ohmic reflective layer 31. However, the present invention is not limited thereto, and a part of the metal reflective layer 35c may be connected to the first conductive semiconductor layer 23 exposed around the mesa M.
  • the first pad metal layer 35a and the metal reflective layer 35c may be formed together using the same material in the same process.
  • the first pad metal layer 35a and the metal reflective layer 35c may include Ti, Cr, Ni, or the like as an adhesive layer, and may include Al as the reflective layer.
  • the first pad metal layer 35a and the metal reflective layer 35c may further include a diffusion barrier layer for preventing diffusion of a metal element such as Sn and an oxidation barrier layer for preventing oxidation of the diffusion barrier layer.
  • a diffusion barrier layer for example, Cr, Ti, Ni, Mo, TiW or W may be used, and Au may be used as the antioxidant layer.
  • an upper insulating layer 37 covering the first pad metal layer 35a and the metal reflective layer 35c is formed.
  • the upper insulating layer 31 has a first opening 37a exposing the first pad metal layer 35a and a second opening 37b exposing the ohmic reflective layer 31.
  • a plurality of first and second openings 37a and 37b are shown, but not limited thereto, and a single first opening 37a and a single second opening 37b may be used. It may be.
  • the second opening 37b exposes the ohmic reflective layer 31 exposed through the second opening 33b of the lower insulating layer 33.
  • the upper insulating layer 37 may also cover the edge of the lower insulating layer 33 along the edge of the substrate 21, and may expose some region near the edge of the substrate 21. Accordingly, the edge of the metal reflective layer 35c may be sealed by the lower insulating layer 33 and the upper insulating layer 37.
  • the edge of the upper insulating layer 37 may be formed to be spaced apart from, for example, at least 14 ⁇ m from the first pad metal layer 35a.
  • the upper insulating layer 37 may be formed of a silicon oxide film or a silicon nitride film, or may be formed of a distributed Bragg reflector.
  • a first bump pad 39a and a second bump pad 39b as shown in FIGS. 1 and 2 are formed on the upper insulating layer 37.
  • the first bump pad 39a is electrically connected to the first pad metal layer 35a through the first opening 37a of the upper insulating layer 37, and the second bump pad 39b is the upper insulating layer 37.
  • the second opening 37b is electrically connected to the ohmic reflective layer 31.
  • the bottom surface of the substrate 21 may be partially removed through grinding and / or lapping to reduce the thickness of the substrate 21. Subsequently, the light emitting diodes separated from each other are provided by dividing the substrate 21 into individual chip units. In this case, the substrate 21 may be separated using a laser scribing technique.
  • FIG. 8 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIGS. 1 and 2, except that the first bump pad 39a is connected to the metal reflective layer 35c. . In order to avoid duplication, the same or similar details will be omitted.
  • the upper insulating layer 37 of the light emitting diode according to the present embodiment further includes a third opening 37c exposing the metal reflective layer 35c.
  • the first bump pad 39a is connected to the first pad metal layer 35a through the first openings 37a of the upper insulating layer 37 and the metal reflective layer through the third opening 37c. It connects to 35c.
  • the metal reflective layer 35c is connected to the first bump pad 39a, heat can be emitted through the metal reflective layer 35c. As a result, the heat dissipation performance of the light emitting diode is improved.
  • the metal reflective layer 35c is described as being connected to the first bump pad 39a, but the present invention is not limited thereto and may be connected to the second bump pad 39b.
  • the metal reflective layer 35c according to the exemplary embodiment of FIGS. 1 and 2 is electrically insulated from the first bump pad 39a or the second bump pad 39b and is electrically floated.
  • the metal reflective layer 35c according to the present embodiment is connected to the first bump pad 39a or the second bump pad 39b, and thus is not electrically floated.
  • FIG. 9 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIGS. 1 and 2, but the shape and position of the first pad metal layer 35a and the metal reflective layer 35c are different. have. In order to avoid duplication, the same or similar details will be omitted.
  • the reflective metal layer 35c surrounds the first pad metal layer 35a in a ring shape, but in this embodiment, as shown in FIG. 9, the reflective metal layer 35c has a plurality of portions. Are divided into, and in particular near the corners of the mesa (M).
  • first pad metal layer 35a is electrically connected to the first conductivity-type semiconductor layer 23 in the through holes 30a, and the first conductivity-type semiconductor layer near the edges of the mesa M. Electrically connected to (23).
  • FIG. 10 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 9, but the metal reflective layers 35c may have the first bump pad 39a or the second bump pad 39b, respectively. There is a difference between being connected to.
  • the upper insulating layer 37 has openings 37c exposing the metal reflective layers 35c disposed near each corner of the mesa M.
  • the first bump pad 39a and the second bump pad 39b respectively cover the openings 37c of the upper insulating layer 37 and are connected to the metal reflective layers 35c.
  • heat dissipation through the metal reflective layers 35c may be helped to improve heat dissipation efficiency.
  • FIG. 11 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 9, but there is a difference in the shape of the mesa M, and the second pad metal layer 35b may be further adopted. Instead, there is a difference between omitting the first and second bump pads 39a and 39b.
  • the mesa M of the light emitting diode according to the present embodiment does not have a through hole (30a in FIG. 9). Therefore, the lower insulating layer 33 does not have the first openings 33a. Meanwhile, grooves recessed into the mesa M region are formed at edges of the mesa M. FIG. The lower insulating layer 33 is formed to expose the first conductivity type semiconductor layer 23 in these grooves.
  • the first pad metal layer 35a is electrically connected to the first conductivity type semiconductor layer 23 at the edges of the mesa M. As shown in FIG.
  • the upper insulating layer 37 has a first opening 37a exposing the first pad metal layer 35a and a second opening exposing the second pad metal layer 35b.
  • the first and second pad metal layers 35a and 35b exposed through these openings 37a and 37b are used directly without bump pads when flip bonding the light emitting diode.
  • the first opening 37a and the second opening 37b of the upper insulating layer 37 expose metal reflection layers 35c disposed on both sides of the first pad metal layer 35a, respectively. Therefore, when the light emitting diode is mounted on a submount or a printed circuit board through a bonding material such as solder, heat can also be emitted through the metal reflective layers 35c, thereby improving heat dissipation efficiency.
  • the second pad metal layer 35b is disposed on the mesa M and is electrically connected to the ohmic reflective layer 31 through the openings 33b of the lower insulating layer 33.
  • the second pad metal layer 35b may be surrounded by the first pad metal layer 35a.
  • the first and second pad metal layers 35a and 35b may be formed together with the same material as the metal reflective layer 35c in the same process.
  • FIG. 12 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 9, but there is a difference in the shape of the mesa M. Referring to FIG. 12, the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 9, but there is a difference in the shape of the mesa M. Referring to FIG. 12, the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 9, but there is a difference in the shape of the mesa M. Referring to FIG.
  • the mesa M of the light emitting diode according to the present embodiment has a through hole (30a in FIG. 9), and as described with reference to FIG. 11, the mesa M is located inside the mesa M region at the edges of the mesa M.
  • FIG. It has recessed grooves.
  • the lower insulating layer 33 is formed to expose the first conductivity type semiconductor layer 23 in these grooves.
  • the first pad metal layer 35a may be electrically connected to the first conductivity type semiconductor layer 23 in the through holes 30a and the grooves.
  • FIG. 13 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 12, but the upper insulating layer 37 has openings 37c exposing the metal reflective layers 35c. There is a difference.
  • the first and second bump pads 39a and 39b are connected to the metal reflective layers 35c exposed through the openings 37c of the upper insulating layer 37, respectively, thereby improving heat dissipation performance of the light emitting diode. do.
  • FIG. 14 is a schematic plan view illustrating a light emitting diode according to an embodiment of the present invention
  • FIG. 15 is a cross-sectional view taken along the line A-A of FIG. 14
  • FIG. 16 is a schematic circuit diagram of the light emitting diode of FIG. 14.
  • the light emitting diode includes a substrate 121, a plurality of light emitting cells C1 to C7, an ohmic reflective layer 131, a lower insulating layer 133, and a first pad metal layer ( 135a), a second pad metal layer 135b, a third pad metal layer 135c, connectors 135ab, an upper insulating layer 137, a first bump pad 139a, and a second bump pad 139b.
  • the light emitting cells C1 to C7 each include a semiconductor stack 130 including a first conductive semiconductor layer 123, an active layer 125, and a second conductive semiconductor layer 127.
  • the substrate 121 is not particularly limited as long as it is a substrate capable of growing a gallium nitride based semiconductor layer.
  • Examples of the substrate 121 may include a sapphire substrate, a gallium nitride substrate, a SiC substrate, and the like, and may be a patterned sapphire substrate.
  • the substrate 121 may have a rectangular or square outer shape as shown in the plan view of FIG. 14, but is not limited thereto.
  • the size of the substrate 121 is not particularly limited and may be variously selected.
  • the plurality of light emitting cells C1 to C7 are spaced apart from each other on the substrate 121. Although seven light emitting cells C1 to C7 are shown in the present embodiment, the number of light emitting cells can be adjusted.
  • Each of the light emitting cells C1 to C7 includes a first conductivity type semiconductor layer 123.
  • the first conductivity type semiconductor layer 123 is disposed on the substrate 121.
  • the first conductivity-type semiconductor layer 123 is a layer grown on the substrate 121 and may be a gallium nitride-based semiconductor layer doped with impurities such as Si.
  • the active layer 125 and the second conductive semiconductor layer 127 are disposed on the first conductive semiconductor layer 123.
  • the active layer 125 is disposed between the first conductive semiconductor layer 123 and the second conductive semiconductor layer 127.
  • the active layer 125 and the second conductive semiconductor layer 127 may have an area smaller than that of the first conductive semiconductor layer 123.
  • the active layer 125 and the second conductive semiconductor layer 127 may be located on the first conductive semiconductor layer 123 in a mesa form by mesa etching.
  • the edge and mesa of the first conductivity-type semiconductor layer 123 for example, the active layer 125 and the second conductivity-type semiconductor layer
  • the edges of 127 may be spaced apart from each other. That is, a portion of the upper surface of the first conductive semiconductor layer 123 is exposed to the outside of the mesa.
  • the active layer 125 is spaced farther from the edge of the substrate 121 than the first conductive semiconductor layer 123, and thus, the active layer 125 may be prevented from being damaged in the substrate separation process by the laser.
  • the edges of the first conductivity-type semiconductor layer 123, the active layer 125, and the second conductivity-type semiconductor layer 127 are formed at edges facing adjacent light emitting cells among the edges of the light emitting cells C1 to C7.
  • the edge of) may be located on the same slope. Therefore, the top surface of the first conductivity-type semiconductor layer 123 may not be exposed when the light emitting cells face each other. Accordingly, the light emitting area of the light emitting cells C1 to C7 can be secured.
  • the active layer 125 may have a single quantum well structure or a multiple quantum well structure.
  • the composition and thickness of the well layer in the active layer 125 determines the wavelength of the light produced. In particular, it is possible to provide an active layer that generates ultraviolet light, blue light or green light by adjusting the composition of the well layer.
  • the second conductivity-type semiconductor layer 127 may be a gallium nitride-based semiconductor layer doped with p-type impurities such as Mg.
  • Each of the first conductive semiconductor layer 123 and the second conductive semiconductor layer 127 may be a single layer, but is not limited thereto, and may be a multilayer or a superlattice layer.
  • the first conductive semiconductor layer 123, the active layer 125, and the second conductive semiconductor layer 127 may be formed using a known method such as metal organic chemical vapor deposition (MOCVD) or molecular beam epitaxy (MBE).
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • the substrate 121 may be grown and formed on the substrate 121.
  • the light emitting cells C1 to C7 have through holes 130a through the second conductive semiconductor layer 127 and the active layer 123 to expose the first conductive semiconductor layer 123.
  • the through holes 130a are surrounded by the second conductivity type semiconductor layer 127 and the active layer 125.
  • the through holes 130a may be disposed in the central area of the light emitting cells C1 to C7 and may have an elongated shape.
  • the present invention is not limited thereto, and a plurality of through holes may be formed in each light emitting cell.
  • the ohmic reflective layer 131 is disposed on the second conductivity type semiconductor layer 127 and electrically connected to the second conductivity type semiconductor layer 127.
  • the ohmic reflective layer 131 may be disposed over almost the entire area of the second conductive semiconductor layer 127 in the upper region of the second conductive semiconductor layer 127.
  • the ohmic reflective layer 131 may cover 80% or more and more than 90% of the upper region of the second conductive semiconductor layer 127.
  • the edge of the ohmic reflective layer 131 may be smaller than the edge of the second conductivity-type semiconductor layer 127. It may be disposed inside the cell region.
  • the ohmic reflective layer 131 may include a reflective metal layer, and thus may reflect light generated in the active layer 125 and traveling to the ohmic reflective layer 131 toward the substrate 121.
  • the ohmic reflective layer 131 may be formed of a single reflective metal layer, but is not limited thereto.
  • the ohmic reflective layer 131 may include an ohmic layer and a reflective layer.
  • a metal layer such as Ni or a transparent oxide layer such as ITO may be used as the ohmic layer, and a metal layer having a high reflectance such as Ag or Al may be used as the reflective layer.
  • the lower insulating layer 133 covers the light emitting cells C1 to C7 and the ohmic reflective layer 131.
  • the lower insulating layer 133 may cover not only the upper surfaces of the light emitting cells C1 to C7 but also the side surfaces of the light emitting cells C1 to C7 along the periphery thereof, and the substrates around the light emitting cells C1 to C7 ( 121) can be partially covered.
  • the lower insulating layer 133 covers the cell isolation region ISO between the light emitting cells C1 to C7, and further partially covers the first conductivity-type semiconductor layer 123 exposed in the through holes 130a. Can be covered with
  • the lower insulating layer 133 has first openings 133a exposing the first conductive semiconductor layer and second openings 133b exposing the ohmic reflective layers 31.
  • the first opening 133a may expose the first conductivity type semiconductor layer 123 in the through hole 130a and may expose the upper surface of the substrate 121 along the edge of the substrate 121.
  • the second opening 133b is positioned above the ohmic reflective layer 131 to expose the ohmic reflective layer 131.
  • the position and shape of the second openings 133b may be variously modified to arrange and electrically connect the light emitting cells C1 to C7.
  • one second opening 133b is disposed on each light emitting cell in FIG. 14, a plurality of second openings 133b may be disposed on each light emitting cell.
  • the lower insulating layer 133 may be formed of a single layer of SiO 2 or Si 3 N 4 , but is not limited thereto.
  • the lower insulating layer 133 may have a multilayer structure including a silicon nitride film and a silicon oxide film, and alternate layers having different refractive indices in the SiO 2 film, the TiO 2 film, the ZrO 2 film, the MgF 2 film, or the Nb 2 O 5 film are alternately formed. It may also include a stacked Bragg reflector.
  • all parts of the lower insulating layer 133 may have the same stacked structure, but the present invention is not limited thereto, and a specific part may include more stacks than other parts.
  • the lower insulating layer 133 around the ohmic reflective layer 131 may be thicker than the lower insulating layer 133 on the ohmic reflective layer 131.
  • the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c, and the connecting portions 135ab are disposed on the lower insulating layer 133.
  • the second pad metal layer 135a is positioned above the first light emitting cell C1
  • the first pad metal layer 135b is positioned above the last light emitting cell, that is, the seventh light emitting cell C7.
  • the connecting parts 135ab are positioned over two neighboring light emitting cells, and electrically connect the light emitting cells C1 to C7 in series. Accordingly, as shown in FIG. 16, the seven light emitting cells C1 to C7 of FIG. 14 are connected in series by the connecting parts 135ab to form a series array.
  • the first light emitting cell C1 is located at the first end of the serial array
  • the last light emitting cell, the seventh light emitting cell C7 is located at the end of the series array.
  • the first pad metal layer 135a is defined in the upper region of the last light emitting cell C7 and further in the upper region of the second conductive semiconductor layer 127 of the last light emitting cell C7. Can be located.
  • the first pad metal layer 135a is also electrically connected to the first conductivity type semiconductor layer 123 of the last light emitting cell C7 through the first opening 133a of the lower insulating layer 133.
  • the first pad metal layer 135a may directly contact the first conductive semiconductor layer 123 through the first opening 133a.
  • the second pad metal layer 135b may be located within the upper region of the first light emitting cell C1 and further, in the upper region of the second conductive semiconductor layer 127 of the first light emitting cell C1. have.
  • the second pad metal layer 135b is electrically connected to the ohmic reflective layer 131 on the first light emitting cell C1 through the second opening 133b of the lower insulating layer 133.
  • the second pad metal layer 135b may directly contact the ohmic reflective layer 131 through the second opening 133b.
  • the second pad metal layer 135b may be surrounded by the connecting portion 135ab, so that a boundary area surrounding the second pad metal layer 135b is formed between the second pad metal layer 135b and the connecting portion 135ab. Can be formed. This boundary region exposes the lower insulating layer 133.
  • connection parts 135ab electrically connect neighboring light emitting cells.
  • Each connecting portion 135ab is electrically connected to the first conductivity type semiconductor layer 123 of one light emitting cell, and the ohmic reflective layer 131 of the neighboring light emitting cell, thus, the second conductivity type semiconductor layer 127.
  • These light emitting cells are connected in series by electrically connecting the same.
  • each of the connection parts 135ab may be electrically connected to the first conductive semiconductor layer 123 exposed through the first opening 133a of the lower insulating layer 133, and the second opening 133b may be electrically connected to each other. It may be electrically connected to the exposed ohmic reflective layer 131.
  • the connection parts 135ab may directly contact the first conductivity-type semiconductor layer 123 and the ohmic reflective layer 131.
  • connection part 135ab passes through the cell isolation region ISO between the light emitting cells.
  • Each connection portion 135ab may pass through only one edge upper region of the edges of the first conductivity-type semiconductor layer 123. Accordingly, the area of the connecting portion 135ab positioned above the cell isolation region ISO may be reduced. Further, all of the remaining portions except for the portion of the connection portion 135ab passing through the cell separation region ISO are connected to the upper portion of the light emitting cells region to connect neighboring light emitting cells.
  • the light emitting cells C1 to C7 may have a rectangular shape as shown in FIG. 14, and thus have four edges.
  • the connection part 135ab passes through an upper edge region of only one edge of one light emitting cell, and may be spaced apart from an upper region of the remaining edges of the light emitting cell.
  • the cell isolation region ISO is a region where the substrate 121 is exposed by etching the semiconductor stack 130.
  • the cell isolation region ISO has a greater depth than the portions of the light emitting cells C1 to C7, and thus the morphology is severely changed. Accordingly, the lower insulating layer 133 and the connection portion 135ab covering the cell isolation region ISO generate a morphology change, that is, a height change near the cell isolation region ISO.
  • the connection part 135ab passes through the cell isolation region ISO having a large morphology change to connect two neighboring light emitting cells. Accordingly, various problems may occur in the connection part 135ab, and in particular, damage by an external environment may easily occur. Therefore, the reliability of the light emitting diode may be improved by reducing the area of the connection part 135ab positioned above the cell isolation region ISO.
  • the third pad metal layer 135c is formed from the lower insulating layer 131 from the light emitting cells C1 to C7 and the ohmic reflective layer 131. 133). In addition, the third pad metal layer 135c is spaced apart from the first and second pad metal layers 135a and 135b and the connecting portions 135ab.
  • the third pad metal layer 135c may be located in an upper region of at least one light emitting cell, and the plurality of third pad metal layers 135c may be disposed in an upper region of the plurality of light emitting cells.
  • the third pad metal layers 135c have the remaining light emitting cells other than the first light emitting cell C1 and the seventh light emitting cell C7, that is, the second to sixth light emitting cells C2 to C6. ) Is placed on top. That is, the third pad metal layers 135c are disposed on the light emitting cells C2 to C6 other than the light emitting cells C7 and C1 to which the first pad metal layer 135a and the second pad metal layer 135b are connected. It is arranged.
  • the present invention is not limited thereto, and the third pad metal layers 135c may be disposed on all the light emitting cells C1 to C7, or the third pad metal layer 135c on some light emitting cells is omitted. May be In the light emitting cells C7 and C1 in which the first pad metal layer 135a and the second pad metal layer 135b are disposed, the first and second pad metal layers 135a and 135b may contribute to heat emission. Accordingly, the third pad metal layers 135c are disposed in all of the remaining light emitting cells C2 to C6 except the first and seventh light emitting cells C1 and C7, so that the rows of the light emitting cells C1 to C7 are arranged. Can improve the release.
  • the third pad metal layer 135c may be limited to the upper region of the ohmic reflective layer 131. Heat emitted from the light emitting cell is easily transmitted through the ohmic reflective layer 131. Therefore, heat may be easily transferred from the ohmic reflective layer 131 to the third pad metal layer 135c by arranging the third pad metal layer 135c to overlap the ohmic reflective layer 131.
  • the present invention is not limited thereto, and the third pad metal layer 135c may be disposed outside the upper region of the ohmic reflective layer 131, and may be disposed over at least two light emitting cells.
  • the third pad metal layer 135c is illustrated to have an elongated rectangular shape, but the present invention is not limited thereto and may have various shapes.
  • the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c, and the connecting portions 135ab may be formed together with the same material in the same process after the lower insulating layer 133 is formed. Therefore, it can be located at the same level.
  • the present invention is not necessarily limited thereto, and the third pad metal layer 135c may be formed of a material different from the first and second pad metal layers 135a and 135b or the connecting portions 135ab by other processes.
  • the present invention is not limited thereto, but the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c and the connecting portions 135ab may be disposed on the lower insulating layer 133, respectively. It can include a part.
  • all of the third pad metal layers 135c are disposed on the lower insulating layer 133, and are spaced apart from the light emitting cells and the ohmic reflective layer 131.
  • the first and second pad metal layers 135a and 135b and the connecting portion 135ab may include a reflective layer such as an Al layer, and the reflective layer may be formed on an adhesive layer such as Ti, Cr, or Ni.
  • a protective layer having a single layer or a composite layer structure such as Ni, Cr, Au, or the like may be formed on the reflective layer.
  • the first and second pad metal layers 135a and 135b and the connecting portions 135ab may have, for example, a multilayer structure of Cr / Al / Ni / Ti / Ni / Ti / Au / Ti.
  • the third pad metal layer 135c may have the same layer structure as the first and second pad metal layers 135a and 135b with the same material, but is not limited thereto and may have a different layer structure with other materials.
  • the upper insulating layer 137 covers the first, second and third pad metal layers 135a, 135b, and 135c and the connecting portions 135ab.
  • the upper insulating layer 137 may cover the edge of the lower insulating layer 133 along the circumference of the light emitting cells C1 to C7.
  • the upper insulating layer 137 may expose the upper surface of the substrate 121 along the edge of the substrate 121.
  • the shortest distance from the edge of the upper insulating layer 137 to the connecting portions 135ab is better to prevent moisture from penetrating and damaging the connecting portions 135ab, which may be about 15 ⁇ m or more. When shorter than this distance, when the light emitting diode is operated at low current, for example 25 mA, the connections 135ab are easily damaged by moisture.
  • the upper insulating layer 137 may include a first opening 137a exposing the first pad metal layer 135a, a second opening 137b exposing the second pad metal layer 135b, and a third pad metal layer 135c. Has a third opening 137c exposing it.
  • the first opening 137a and the second opening 137b are disposed in the last light emitting cell C7 and the upper region of the first light emitting cell C1, respectively.
  • the third opening 137c is positioned on the third pad metal layer 135c.
  • two third openings 137c are disposed on each third pad metal layer 135c, but one third opening 137c is disposed on one third pad metal layer 135c.
  • Three or more third openings 137c may be disposed on one third pad metal layer 135c. Except for the first, second and third openings 137a, 137b, and 137c, all other regions of the light emitting cells C1 to C7 may be covered with the upper insulating layer 137. Therefore, both top and side surfaces of the connecting portions 135ab may be covered with the upper insulating layer 137 and sealed.
  • the second opening 137b of the upper insulating layer 137 does not overlap the second opening 133b of the lower insulating layer 133 in the horizontal direction. It may be spaced apart. Accordingly, even if the solder penetrates through the second opening 137b of the upper insulating layer 137, it is possible to prevent the solder from diffusing into the second opening 133b of the lower insulating layer 133. Contamination of the reflective layer 131 can be prevented.
  • the present invention is not limited thereto, and the second opening 137b of the upper insulating layer 137 may be disposed to overlap the second opening 133b of the lower insulating layer 133.
  • the third opening 137c of the upper insulating layer 137 is not only laterally spaced apart from the first and second openings 137a and 137b of the upper insulating layer 137, but also the openings of the lower insulating layer 133. It is also spaced apart laterally from 133a and 133b.
  • the upper insulating layer 137 may be formed of a single layer of SiO 2 or Si 3 N 4 , but is not limited thereto.
  • the upper insulating layer 137 may have a multilayer structure including a silicon nitride film and a silicon oxide film, and alternate layers having different refractive indices in the SiO 2 film, the TiO 2 film, the ZrO 2 film, the MgF 2 film, or the Nb 2 O 5 film are alternately formed. It may also include a stacked Bragg reflector.
  • the first and second bump pads 139a and 139b may be disposed over a plurality of light emitting cells.
  • the first bump pad 139a is disposed over an upper region of the second, third, fifth, sixth, and seventh light emitting cells C2, C3, C5, C6, and C7.
  • the bump pad 139b is disposed over an upper region of the first, fourth, fifth, and sixth light emitting cells C1, C4, C5, and C6. Accordingly, the first and second bump pads 139a and 139b may be formed relatively large, and thus, may assist in the process of mounting the LED.
  • the first bump pad 139a is in electrical contact with the first pad metal layer 135a exposed through the first opening 137a of the upper insulating layer 137
  • the second bump pad 139b is second The second pad metal layer 135b is electrically contacted through the opening 137b.
  • the first bump pad 139a and the second bump pad 139b are connected to the third pad metal layers 135c through the third openings 137c of the upper insulating layer 137.
  • the first bump pad 139a covers and seals all of the first openings 137a of the upper insulating layer 137
  • the second bump pad 139b covers the upper insulating layer 137. All of the second openings 137b are covered and sealed.
  • first and second bump pads 139a and 139b cover and seal all of the third openings 137c of the upper insulating layer 137. Therefore, the third openings 137c of the upper insulating layer 137 are located in a lower region of the first bump pad 139a or in a lower region of the second bump pad 139b.
  • first bump pad 139a or the second bump pad 139b may be disposed such that the third pad metal layer 135c is positioned within the lower region of the first bump pad 139a or the second bump pad 139b.
  • the upper region of the pad metal layer 135c may be covered.
  • the present invention is not limited thereto, and a part of the third pad metal layer 135c may be disposed outside the lower regions of the first bump pad 139a and the second bump pad 139b.
  • the first bump pads 139a and the second bump pads 139b are formed of a material suitable for bonding as portions of the light emitting diodes bonded to the submount or the printed circuit board.
  • the first and second bump pads 139a and 139b may include an Au layer or an AuSn layer.
  • a third pad metal layer 135c heat radiating pad that does not contribute to an electrical connection is disposed between the first and second bump pads 139a and 139b and the light emitting cells C1 to C7.
  • the number of light emitting cells may be larger or smaller.
  • 17 to 22 are schematic plan views and cross-sectional views illustrating a method of manufacturing a light emitting diode according to the embodiment of FIG. 14.
  • a represents a plan view and b represents a cross sectional view taken along the cut line A-A of each plan view.
  • a semiconductor stack 130 including a first conductive semiconductor layer 123, an active layer 125, and a second conductive semiconductor layer 127 is formed on a substrate 121.
  • the substrate 121 may be a substrate capable of growing a gallium nitride-based semiconductor layer, and may be, for example, a sapphire substrate, a silicon carbide substrate, a gallium nitride (GaN) substrate, a spinel substrate, or the like.
  • the substrate may be a patterned substrate, such as a patterned sapphire substrate.
  • the first conductive semiconductor layer 123 may include, for example, an n-type gallium nitride based layer, and the second conductive semiconductor layer 127 may include a p-type gallium nitride based layer.
  • the active layer 125 may have a single quantum well structure or a multi-quantum well structure, and may include a well layer and a barrier layer.
  • the well layer may be selected in its composition according to the wavelength of light required, for example AlGaN, GaN or InGaN.
  • a plurality of light emitting cells C1 to C7 are formed by patterning the semiconductor stack 130.
  • a mesa forming process for exposing the top surface of the first conductivity type semiconductor layer 123 and a cell separation process for forming the cell isolation region ISO may be performed using a photo and etching process.
  • the light emitting cells C1 to C7 are spaced apart from each other by the cell isolation region ISO, and have through holes 130a. As shown in FIG. 17B, the sidewalls of the cell isolation region ISO and the sidewalls of the through holes 130a may be inclined.
  • an upper surface of the first conductive semiconductor layer 123 of each of the light emitting cells is exposed by a mesa etching process.
  • the through holes 130a may be formed together in a mesa etching process.
  • an upper surface of the first conductive semiconductor layer 123 may be exposed in a ring shape along the circumferences of the second conductive semiconductor layer 127 and the active layer 123, but is not limited thereto.
  • the top surface of the first conductivity-type semiconductor layer 123 is exposed near the edges of the light emitting cells C1 to C7 positioned near the edge of the substrate 121.
  • the second conductivity type semiconductor layer 127, the active layer 123, and the first conductivity type semiconductor layer 123 may form a continuous inclined surface, and thus, the first conductivity type semiconductor layer 123 may be formed.
  • the top surface may not be exposed.
  • the first conductive semiconductor layer 123 of the isolated light emitting cell forms a continuous inclined surface together with the second conductive semiconductor layer 127 and the active layer 125 and exposes the upper surface exposed near the edge. You may not have it at all.
  • the present invention is not limited thereto, and an upper surface of the first conductive semiconductor layer 123 may be exposed at edges of each light emitting cell.
  • the top surface of the second conductivity-type semiconductor layer 127 of each light emitting cell is the highest, and the surface of the substrate 121 exposed to the cell isolation region ISO is the lowest.
  • an ohmic reflective layer 131 is formed on the light emitting cells C1 to C7.
  • the ohmic reflective layer 131 may be formed using, for example, a lift off technique.
  • the ohmic reflective layer 131 may be formed of a single layer or multiple layers, and may include, for example, an ohmic layer and a reflective layer. These layers can be formed using, for example, electron-beam evaporation.
  • a preliminary insulating layer (not shown) having an opening may be formed first in a region where the ohmic reflective layer 131 is to be formed.
  • the ohmic reflective layer 131 is formed after the light emitting cells C1 to C7 are formed, but is not limited thereto.
  • the ohmic reflective layer 131 may be formed first, and the light emitting cells C1 to C7 may be formed, and after the metal layer for the ohmic reflective layer 131 is deposited on the semiconductor stack 130, The metal layer and the semiconductor stack 130 may be patterned together to form the ohmic reflective layer 131 and the light emitting cells C1 to C7 together.
  • a lower insulating layer 133 is formed to cover the ohmic reflective layer 131 and the light emitting cells C1 to C7.
  • the lower insulating layer 133 may be formed of an oxide film such as SiO 2 , a nitride film such as SiNx, or an insulating film of MgF 2 using a technique such as chemical vapor deposition (CVD).
  • the lower insulating layer 133 may be formed of a single layer, but is not limited thereto and may be formed of multiple layers. Further, the lower insulating layer 133 may be formed of a distributed Bragg reflector (DBR) in which a low refractive material layer and a high refractive material layer are alternately stacked.
  • DBR distributed Bragg reflector
  • an insulating reflective layer having a high reflectance can be formed by laminating layers such as SiO 2 / TiO 2 , SiO 2 / Nb 2 O 5 , SiO 2 / ZrO 2 , MgF 2 / TiO 2, and the like.
  • the preliminary insulating layer (not shown) described above may be integrated with the lower insulating layer 133. Therefore, due to the preliminary insulating layer formed around the ohmic reflective layer 131, the thickness of the lower insulating layer 133 may vary depending on the location. That is, the lower insulating layer 133 on the ohmic reflective layer 131 may be thinner than the lower insulating layer 133 around the ohmic reflective layer 131.
  • the lower insulating layer 133 may be patterned through a photolithography and an etching process. Accordingly, the lower insulating layer 133 may expose the first conductive semiconductor layer 123 in the through holes 130a. It has an opening 133a and has a second opening 133b exposing the ohmic reflective layer 131 on each light emitting cell. In addition, the lower insulating layer 133 may expose the upper surface of the substrate 121 near the edge of the substrate 121.
  • a first pad metal layer 135a, a second pad metal layer 135b, a third pad metal layer 135c, and connecting portions 135ab are formed on the lower insulating layer 133.
  • the connecting parts 135ab electrically connect the first to seventh light emitting cells C1 to C7 to form a series array of light emitting cells C1 to C7.
  • the first light emitting cell C1 is positioned at the first end of the series array, and the seventh light emitting cell C7 is positioned at the end of the series array.
  • the connecting portions 135ab electrically connect the first conductive semiconductor layer 123 of one light emitting cell and the second conductive semiconductor layer 127 of the light emitting cell adjacent thereto.
  • the connecting parts 135ab may be electrically connected to the first conductive semiconductor layer 123 exposed in the through holes 130a through the first openings 133a of the lower insulating layer 133, and the lower insulating layer
  • the ohmic reflective layer 131 may be electrically connected through the second openings 133b of 133.
  • the connection parts 135ab may directly contact the first conductivity-type semiconductor layer 123 and the ohmic reflective layer 131.
  • the connecting parts 135ab pass through the cell isolation region ISO to connect neighboring light emitting cells.
  • each of the connecting portions 135ab is formed at the edge of only one of the edges of the first conductivity-type semiconductor layer 123 of one light emitting cell in order to reduce the influence of the morphology on the substrate 121. Can pass over the top. That is, in the present embodiment, the first conductive semiconductor layer 123 of each light emitting cell has four edges, and the connection part 135ab may be formed to pass over one edge of the edges.
  • the connecting portion 135ab By preventing the connecting portion 135ab from passing through the cell isolation region ISO unnecessarily for the electrical connection, it is possible to reduce the damage of the connecting portion 135ab under the influence of the morphology.
  • the present invention is not limited thereto, and the shape of the connection part 135ab may be variously modified.
  • the first pad metal layer 135a is positioned on the last light emitting cell C7 located at the end of the series array of light emitting cells
  • the second pad metal layer 135b is positioned on the first light emitting cell C1 located at the first end. do.
  • the first pad metal layer 135a may be confined in an upper region of the second conductive semiconductor layer 127 of the last light emitting cell C7
  • the second pad metal layer 135b may be formed of the first light emitting cell C1. It can be located confined in the upper region.
  • the first pad metal layer 135a is electrically connected to the first conductivity type semiconductor layer 123 through the first opening 133a of the lower insulating layer 133 on the last light emitting cell C7.
  • the first pad metal layer 135a may directly contact the first conductive semiconductor layer 123. Therefore, the first pad metal layer 135a may include an ohmic layer that ohmic contacts the first conductive semiconductor layer 123.
  • the second pad metal layer 135b is electrically connected to the ohmic reflective layer 131 on the first light emitting cell C1 through the second opening 133b of the lower insulating layer 133.
  • the second pad metal layer 135b may directly contact the ohmic reflective layer 131.
  • the second pad metal layer 135b may be surrounded by the connecting portion 135ab. Accordingly, a boundary region may be formed between the second pad metal layer 135b and the connecting portion 135ab, and the lower insulating layer 133 may be exposed on the boundary region.
  • the third pad metal layers 135c are disposed on the light emitting cells C2 to C6.
  • the third pad metal layers 135c are particularly disposed in the light emitting cells C2 to C6 in which the first and second pad metal layers 135a and 135b are not disposed.
  • the third pad metal layer 135c may be disposed on the light emitting cells C7 and C1 on which the first and second pad metal layers 135a and 135b are disposed.
  • the third pad metal layers 135c may also be defined in the upper region of the ohmic reflective layers 131, as shown in FIG. 20A. However, the third pad metal layers 135c are spaced apart from the ohmic reflective layer 131 by the lower insulating layer 133.
  • the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c and the connecting portions 135ab may be formed of the same material together in the same process.
  • the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c, and the connecting portions 135ab may include Ti, Cr, Ni, or the like as an adhesive layer, and may include a metal reflective layer. Al may be included.
  • the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c, and the connecting portions 135ab may be formed of a diffusion barrier layer and a diffusion barrier layer to prevent diffusion of metal elements such as Sn. It may further include an antioxidant layer for preventing oxidation.
  • the diffusion barrier layer for example, Cr, Ti, Ni, Mo, TiW or W may be used, and Au may be used as the antioxidant layer.
  • the process may be simplified by forming the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c, and the connecting portions 135ab together in the same process.
  • the present invention is not limited thereto, and the third pad metal layer 135c may be formed on the lower insulating layer 133 by a separate process. In this case, the third pad metal layer 135c may not include the metal reflective layer.
  • an upper insulating layer 137 covering the first pad metal layer 135a, the second pad metal layer 135b, the third pad metal layer 135c, and the connecting portions 135ab is formed.
  • the upper insulating layer 131 exposes the openings 137a exposing the first pad metal layer 135a, the openings 137b exposing the second pad metal layer 135b, and the openings exposing the third pad metal layers 135c.
  • the openings 137a, 137b, and 137c may be limited to the regions of the first pad metal layer 135a, the second pad metal layer 135b, and the third pad metal layer 135c, respectively.
  • the plurality of openings 137a are illustrated, but the present invention is not limited thereto, and one opening 137a may be used.
  • a single opening 137b is shown, a plurality of openings 137b may be formed.
  • each of the third pad metal layers 135c is illustrated as being exposed by the two openings 137c, the present invention is not limited thereto, and each third pad metal layer 135c may include one opening 137c or the like.
  • the openings 137c may be exposed by three or more openings 137c, and the number of openings 137c exposing each third pad metal layer 135c may be different from each other. For example, when the third pad metal layer 135c is relatively wide, a larger number of openings 137c may be disposed thereon.
  • the opening 137b of the upper insulating layer 137 may be spaced apart from the second opening 133b of the lower insulating layer 133 in the lateral direction.
  • the ohmic reflective layer 131 may be prevented from being contaminated by solder or the like.
  • the present invention is not limited thereto, and the second opening 133b of the lower insulating layer 133 and the opening 137b of the upper insulating layer 137 may overlap each other.
  • the upper insulating layer 137 may also cover the edge of the lower insulating layer 133 along the edge of the substrate 121, and may expose some region near the edge of the substrate 121.
  • the edge of the upper insulating layer 137 may be formed to be spaced at least 19 um from the connecting portions 135ab.
  • the upper insulating layer 137 may be formed of a silicon oxide film or a silicon nitride film, or may be formed of a distributed Bragg reflector.
  • a first bump pad 139a and a second bump pad 139b are formed on the upper insulating layer 137.
  • the first bump pad 139a is electrically connected to the first pad metal layer 135a through the opening 137a of the upper insulating layer 137
  • the second bump pad 139b is the opening of the upper insulating layer 137
  • the second pad metal layer 135b is electrically connected to the second pad metal layer 135b through 137b.
  • the first bump pad 139a and the second bump pad 139b are connected to the third pad metal layers 135c through the openings 137c of the upper insulating layer 137, respectively.
  • the first and second bump pads 139a and 139b may be formed over the plurality of light emitting cells as illustrated in FIG. 22A.
  • the upper insulating layer 137 prevents an electrical short between the light emitting cells and the first and second bump pads 139a and 139b.
  • the third pad metal layer 135c is electrically insulated from the ohmic reflecting layer 131 by the lower insulating layer 133, the first and second bump pads 139a and 139b are formed on the third pad metal layer 135c. No electrical short occurs even when connected to.
  • the bottom surface of the substrate 121 may be partially removed through grinding and / or lapping to reduce the thickness of the substrate 121. Subsequently, the light emitting diodes separated from each other by dividing the substrate 121 into individual chip units are provided. In this case, the substrate 121 may be separated using a laser scribing technique.
  • the third pad metal layer in addition to the heat path emitted through the first and second bump pads 139a and 139b via the first pad metal layer 135a and the second pad metal layer 135b.
  • a thermal path may be added that passes through the first and second bump pads 139a and 139b via the fields 135c.
  • the third pad metal layers 135c are disposed in the light emitting cells C2 to C6 to which the first pad metal layer 135a and the second pad metal layer 135b are not connected to each of the light emitting cells C2 to C6. The heat dissipation performance of can be improved.
  • FIG. 23 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • FIG. 23 Hereinafter, in order to avoid overlapping, the light emitting diode of the present embodiment will be described in detail with respect to the embodiment of FIG. 14, and the same content will be briefly described or omitted.
  • the light emitting diode in the light emitting diode according to the present embodiment, three light emitting cells C1, C2, and C3 are disposed on a substrate 121, and the light emitting cells are connected in series by the connecting portions 135ab. .
  • the light emitting cells C1, C2, and C3 are separated from each other by the cell isolation region ISO.
  • the upper surface of the substrate 121 is exposed around the light emitting cells along the edge of the substrate 121 in the previous embodiment, the edges of the substrate 121 are covered with the first conductive semiconductor layer 123 in this embodiment. It is shown to be. However, the present invention is not limited thereto, and the upper surface of the substrate 121 may be exposed along the edge thereof.
  • the lower insulating layer 133 covers most of the light emitting cells C1 to C3 and covers the cell isolation region ISO. However, the lower insulating layer 133 has openings 133a in the through-holes 130a of the light emitting cells C1 to C3, and further includes the ohmic reflective layer 131 on the first light emitting cell C1. It has an opening 133b to expose. In addition, in the present exemplary embodiment, the first conductive semiconductor layer 123 near the edge of the substrate 121 may be exposed to the outside of the lower insulating layer 123.
  • the first pad metal layer 135a is disposed on the third light emitting cell C3, and the first conductive semiconductor layer of the third light emitting cell C3 is formed through the first opening 133a of the lower insulating layer 133. 123 is electrically connected.
  • the second pad metal layer 135b is disposed on the first light emitting cell C1 and is electrically connected to the ohmic reflective layer 131 through the opening 133b of the lower insulating layer 133.
  • the third pad metal layers 135c are disposed on the light emitting cells C1 to C3.
  • one third pad metal layer 135c is disposed on the first light emitting cell C1 around the connection part 135ab, and two third pad metal layers are disposed on the second light emitting cell C2.
  • the 135c may face each other and may be disposed near both edges of the second light emitting cell C2, and one third pad metal layer 135c may be disposed on the third light emitting cell C3.
  • the first pad metal layer 135c on the first light emitting cell C1 may be disposed opposite to the second pad metal layer 135b.
  • the upper insulating layer 137 covers the first to third pad metal layers 135a, 135b, and 135c and the connecting portions 135ab, and covers the edge of the lower insulating layer 133.
  • the lower insulating layer 137 may include first openings 137a exposing the first pad metal layer 135a, second openings 137b exposing the second pad metal layer 135b, and third pad metal layers 135c. Third openings 137c exposing the openings.
  • the first bump pad 139a and the second bump pad 139b are disposed over all three light emitting cells C1, C2, and C3, respectively.
  • the first bump pad 139a is connected to the first pad metal layer 135a through the first openings 137a of the upper insulating layer 137, and the third pad metal layers through the third openings 137c. It is connected to 135c.
  • the second bump pad 139b may be connected to the second pad metal layer 135b through the second openings 137b of the upper insulating layer 137 and may also be connected to the second pad metal layer 135b through the third openings 137c. Connected to the metal layers 135c.
  • 24 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 23, but there is a difference in the shape of the third pad metal layer 135c on the second light emitting cell C2. That is, the third pad metal layer 135c is not limited to the second light emitting cell C2 area, but is adjacent to the light emitting cells that pass through the cell isolation regions ISO, that is, the first light emitting cell C1 and the third light emitting cell. It extends to the upper region of the light emitting cell C3.
  • the third pad metal layer 135c on the first light emitting cell C1 and the third pad metal layer 135c on the second light emitting cell C2 are spaced apart from each other, and the third light emitting cell C1 is spaced apart from each other.
  • the third pad metal layer 135c on the second light emitting cell C2 are spaced apart from each other. However, they may be connected to each other.
  • At least some of the third pad metal layers 135c may be disposed outside the upper region of the ohmic reflective layer 131, and may be disposed in the cell isolation region ISO at both sides of the connection portion 135ab. Accordingly, the light traveling to the cell separation region ISO can be reflected, thereby improving the light extraction efficiency.
  • 25 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present exemplary embodiment is generally similar to the light emitting diode described with reference to FIG. 23, but the shapes of the third pad metal layers 135c are different. That is, each of the third pad metal layers 135c is not limited to an upper region of one light emitting cell and is disposed over neighboring light emitting cells.
  • the third pad metal layers 135c are disposed at both sides of the connection part 135ab in the cell isolation region ISO to cover a large area of the cell isolation region ISO, and reflect light traveling to the cell isolation region ISO. The light extraction efficiency can be improved.
  • 26 is a plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • another light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 24, but the first pad metal layer 135a and the connecting portions 135ab are formed of the light emitting cells C1, C2, and C3. Rather than electrically connecting the first conductivity-type semiconductor layer 123 through the through holes 130a of FIG. 3, there is a difference in that it electrically connects to the first conductivity-type semiconductor layer 123 exposed to the outside of the mesa.
  • the first pad metal layer 135a is connected to the first conductive semiconductor layer 123 exposed around the second conductive semiconductor layer 127 of the third light emitting cell C3, and the connecting portions 135ab are connected to the first conductive metal layer 123.
  • the first conductive semiconductor layer 123 exposed around the second conductive semiconductor layers 127 of the light emitting cell C1 and the second light emitting cell C2 is connected.
  • a third pad metal layer 135c is disposed on each of the light emitting cells C1, C2, and C3, and the at least one third pad metal layer 135c passes through the cell isolation region ISO and two light emitting cells. Can be placed over.
  • neighboring third pad metal layers 135c are illustrated as being spaced apart from each other, but they may be connected to each other.
  • heat dissipation efficiency may be improved by increasing the area of the third pad metal layer 135c.
  • FIG. 27 is a schematic plan view for describing a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is substantially similar to the light emitting diode described with reference to FIG. 14 or FIG. 23, but includes eight light emitting cells C1 to C8, and these light emitting cells C1.
  • the difference is that C8) is arranged in a 4x2 matrix. That is, four light emitting cells C1 to C4 are arranged in the lower column, and four light emitting cells C5 to C8 are arranged in the upper column. These light emitting cells C1 to C8 are connected in series to each other by the connecting portions 135ab.
  • the first bump pad 139a is disposed over the light emitting cells C5 to C8 in the upper row, and the second bump pad 139b is disposed over the light emitting cells C1 to C4 in the lower row.
  • the first bump pad 139a is connected to the first pad metal layer 135a through the first opening 137a of the upper insulating layer 137 on the eighth light emitting cell C8 positioned at the end of the series array.
  • the second bump pad 139b is connected to the second pad metal layer 135b through the second opening 137b of the upper insulating layer 137 on the first light emitting cell C1 positioned at the first end of the series array. .
  • the third pad metal layer 135c is disposed on the second to seventh light emitting cells C2 to C7, respectively, and the first and second bump pads 139a and 139b are formed on the upper insulating layer 137.
  • the third pad metal layers 135c are connected to the third pad metal layers 135c through the third openings 137c.
  • heat generated in the first light emitting cell C1 may be transferred to the second bump pad 139b through the second pad metal layer 135b, and heat generated in the eighth light emitting cell C8 may be generated by the second pad metal layer 135b.
  • the first pad pad 139a may be transferred to and discharged through the first pad metal layer 135a.
  • heat generated in the second to seventh light emitting cells C2 to C7 is transferred to the first or second bump pads 139a and 139b through the upper insulating layer 137 through the connecting portions 135ab.
  • the light may be transferred to the first or second bump pads 139a and 139b through the third pad metal layer 135c via the ohmic reflective layer 131 and the lower insulating layer 133 and may be emitted.
  • the heat dissipation performance of the light emitting diode is improved by disposing the third pad metal layers 135c.
  • FIG. 28 is a schematic plan view illustrating a light emitting diode according to still another embodiment of the present invention.
  • the light emitting diode according to the present embodiment is generally similar to the light emitting diode described with reference to FIG. 27, but the first pad metal layer 135a, the connecting portions 135ab, and the third pad metal layer 135c are disposed. And shape.
  • third pad metal layers 135c are additionally disposed between the first to fourth light emitting cells C1 to C4 and the fifth to eighth light emitting cells C5 to C8. As the holes 135c are added, the shape of the first pad metal layer 135a and the connecting portions 135ab is changed. The shape of the second pad metal layer 135b may also be modified.
  • the third pad metal layers 135c As the third pad metal layers 135c are added, at least two heat emission passages may be formed on each light emitting cell. In addition, some of the third pad metal layers 135c may be defined in the upper region of the light emitting cell, and the remaining third pad metal layers 135c may pass through the cell isolation region ISO to the upper regions of the plurality of light emitting cells. Disposed over.
  • some of the third pad metal layers 135c are not limited to the lower regions of the first bump pads 139a or the second bump pads 139b, and lower portions of the first and second bump pads 139a and 139b. It extends out of the area.
  • the heat emission efficiency may be improved, and light traveling to the cell separation region ISO may be reflected, thereby improving light extraction efficiency.
  • 29 is an exploded perspective view illustrating a lighting apparatus to which a light emitting diode according to an embodiment of the present invention is applied.
  • the lighting apparatus includes a diffusion cover 1010, a light emitting device module 1020, and a body portion 1030.
  • the body portion 1030 may accommodate the light emitting device module 1020, and the diffusion cover 1010 may be disposed on the body portion 1030 to cover the upper portion of the light emitting device module 1020.
  • the body portion 1030 is not limited as long as it can receive and support the light emitting device module 1020 and supply electric power to the light emitting device module 1020.
  • the body portion 1030 may include a body case 1031, a power supply device 1033, a power case 1035, and a power connection portion 1037.
  • the power supply device 1033 is accommodated in the power case 1035 and electrically connected to the light emitting device module 1020, and may include at least one IC chip.
  • the IC chip may adjust, convert, or control the characteristics of the power supplied to the light emitting device module 1020.
  • the power case 1035 may receive and support the power supply 1033, and the power case 1035 to which the power supply 1033 is fixed may be located inside the body case 1031. .
  • the power connection unit 115 may be disposed at a lower end of the power case 1035 and may be coupled to the power case 1035. Accordingly, the power connection unit 1037 may be electrically connected to the power supply device 1033 inside the power case 1035 to serve as a path through which external power may be supplied to the power supply device 1033.
  • the light emitting device module 1020 includes a substrate 1023 and a light emitting device 1021 disposed on the substrate 1023.
  • the light emitting device module 1020 may be disposed on the body case 1031 and electrically connected to the power supply device 1033.
  • the substrate 1023 is not limited as long as it can support the light emitting device 1021.
  • the substrate 1023 may be a printed circuit board including wiring.
  • the substrate 1023 may have a shape corresponding to the fixing portion of the upper portion of the body case 1031 so as to be stably fixed to the body case 1031.
  • the light emitting device 1021 may include at least one of the light emitting diodes according to the embodiments of the present invention described above.
  • the diffusion cover 1010 may be disposed on the light emitting device 1021, and may be fixed to the body case 1031 to cover the light emitting device 1021.
  • the diffusion cover 1010 may have a translucent material and may adjust the directivity of the lighting device by adjusting the shape and the light transmittance of the diffusion cover 1010. Therefore, the diffusion cover 1010 may be modified in various forms according to the purpose of use of the lighting device and the application aspect.
  • FIG. 30 is a cross-sectional view for describing a display device to which a light emitting diode according to another embodiment of the present invention is applied.
  • the display device includes a display panel 2110, a backlight unit providing light to the display panel 2110, and a panel guide supporting a lower edge of the display panel 2110.
  • the display panel 2110 is not particularly limited and may be, for example, a liquid crystal display panel including a liquid crystal layer.
  • a gate driving PCB for supplying a driving signal to the gate line may be further located at the edge of the display panel 2110.
  • the gate driving PCB is not configured in a separate PCB, but may be formed on the thin film transistor substrate.
  • the backlight unit includes a light source module including at least one substrate and a plurality of light emitting devices 2160.
  • the backlight unit may further include a bottom cover 2180, a reflective sheet 2170, a diffusion plate 2131, and optical sheets 2130.
  • the bottom cover 2180 may be opened upward to accommodate the substrate, the light emitting device 2160, the reflective sheet 2170, the diffusion plate 2131, and the optical sheets 2130.
  • the bottom cover 2180 may be combined with the panel guide.
  • the substrate may be disposed under the reflective sheet 2170 and be surrounded by the reflective sheet 2170.
  • the present invention is not limited thereto, and when the reflective material is coated on the surface, the reflective material may be positioned on the reflective sheet 2170.
  • the substrate may be formed in plural, and the plurality of substrates may be arranged in a side-by-side arrangement, but is not limited thereto.
  • the light emitting device 2160 may include a light emitting diode according to the embodiments of the present invention described above.
  • the light emitting devices 2160 may be regularly arranged in a predetermined pattern on the substrate.
  • a lens 2210 may be disposed on each light emitting device 2160 to improve uniformity of light emitted from the plurality of light emitting devices 2160.
  • the diffusion plate 2131 and the optical sheets 2130 are positioned on the light emitting device 2160. Light emitted from the light emitting device 2160 may be supplied to the display panel 2110 in the form of a surface light source through the diffusion plate 2131 and the optical sheets 2130.
  • the light emitting device according to the embodiments of the present invention may be applied to the direct type display device as the present embodiment.
  • FIG. 31 is a cross-sectional view for describing a display device to which a light emitting diode is applied, according to another exemplary embodiment.
  • the display device including the backlight unit includes a display panel 3210 on which an image is displayed and a backlight unit disposed on a rear surface of the display panel 3210 to irradiate light.
  • the display apparatus includes a frame 240 that supports the display panel 3210 and accommodates the backlight unit, and covers 3240 and 3280 that surround the display panel 3210.
  • the display panel 3210 is not particularly limited and may be, for example, a liquid crystal display panel including a liquid crystal layer.
  • a gate driving PCB for supplying a driving signal to the gate line may be further located at an edge of the display panel 3210.
  • the gate driving PCB is not configured in a separate PCB, but may be formed on the thin film transistor substrate.
  • the display panel 3210 may be fixed by covers 3240 and 3280 positioned at upper and lower portions thereof, and the cover 3280 positioned at lower portions thereof may be coupled to the backlight unit.
  • the backlight unit for providing light to the display panel 3210 may include a lower cover 3270 having a portion of an upper surface thereof, a light source module disposed on one side of the lower cover 3270, and positioned in parallel with the light source module to provide point light. And a light guide plate 3250 for converting to surface light.
  • the backlight unit according to the present exemplary embodiment is disposed on the light guide plate 3250 and is disposed below the light guide plate 3250 and the optical sheets 3230 for diffusing and condensing light.
  • the display apparatus may further include a reflective sheet 3260 reflecting in the direction of the display panel 3210.
  • the light source module includes a substrate 3220 and a plurality of light emitting devices 3110 spaced apart from each other by a predetermined interval on one surface of the substrate 3220.
  • the substrate 3220 is not limited as long as it supports the light emitting device 3110 and is electrically connected to the light emitting device 3110.
  • the substrate 3220 may be a printed circuit board.
  • the light emitting device 3110 may include at least one light emitting diode according to the embodiments of the present invention described above.
  • Light emitted from the light source module is incident to the light guide plate 3250 and is supplied to the display panel 3210 through the optical sheets 3230. Through the light guide plate 3250 and the optical sheets 3230, the point light sources emitted from the light emitting devices 3110 may be transformed into surface light sources.
  • the light emitting device according to the embodiments of the present invention may be applied to the edge type display device as the present embodiment.
  • FIG. 32 is a cross-sectional view for describing an example in which a light emitting diode according to another embodiment of the present invention is applied to a head lamp.
  • the head lamp includes a lamp body 4070, a substrate 4020, a light emitting device 4010, and a cover lens 4050. Furthermore, the head lamp may further include a heat dissipation unit 4030, a support rack 4060, and a connection member 4040.
  • the substrate 4020 is fixed by the support rack 4060 and spaced apart from the lamp body 4070.
  • the substrate 4020 is not limited as long as it is a substrate capable of supporting the light emitting device 4010.
  • the substrate 4020 may be a substrate having a conductive pattern such as a printed circuit board.
  • the light emitting device 4010 is positioned on the substrate 4020 and may be supported and fixed by the substrate 4020.
  • the light emitting device 4010 may be electrically connected to an external power source through the conductive pattern of the substrate 4020.
  • the light emitting device 4010 may include at least one light emitting diode according to the above-described embodiments of the present invention.
  • the cover lens 4050 is positioned on a path along which light emitted from the light emitting element 4010 travels.
  • the cover lens 4050 may be disposed to be spaced apart from the light emitting element 4010 by the connecting member 4040, and may be disposed in a direction to provide light emitted from the light emitting element 4010. Can be.
  • the connection member 4040 may fix the cover lens 4050 with the substrate 4020 and may be disposed to surround the light emitting device 4010 to serve as a light guide for providing the light emitting path 4045.
  • connection member 4040 may be formed of a light reflective material or coated with a light reflective material.
  • the heat dissipation unit 4030 may include a heat dissipation fin 4031 and / or a heat dissipation fan 4033, and emits heat generated when the light emitting device 4010 is driven to the outside.
  • the light emitting device may be applied to the head lamp, in particular, a vehicle head lamp as in the present embodiment.

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Abstract

고 신뢰성 발광 다이오드가 제공된다. 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 제1 도전형 반도체층 상에 배치되고, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사; 메사 상에 배치되어 제2 도전형 반도체층에 오믹 콘택하는 오믹 반사층; 메사 및 오믹 반사층을 덮되, 제1 도전형 반도체층 및 오믹 반사층을 부분적으로 노출시키는 하부 절연층; 하부 절연층 상에 배치되며, 제1 도전형 반도체층에 전기적으로 접속된 제1 패드 금속층; 하부 절연층 상에 배치되며, 제1 패드 금속층으로부터 수평 방향으로 이격된 금속 반사층; 및 제1 패드 금속층 및 금속 반사층을 덮으며, 제1 패드 금속층을 노출시키는 개구부를 가지는 상부 절연층을 포함하되, 금속 반사층의 적어도 일부는 상기 메사 측면을 덮는다.

Description

고 신뢰성 발광 다이오드
본 발명은 발광 다이오드에 관한 것으로, 더욱 상세하게는 고 신뢰성 발광 다이오드에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 광원용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 다이오드는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
발광 다이오드는 일반적으로 패키징 공정을 거쳐 패키지 형태로 사용된다. 그러나 최근, 발광 다이오드는 패키징 공정을 칩 레벨에서 수행하는 칩 스케일 패키지 형태의 발광 다이오드에 관한 연구가 진행중이다. 이러한 발광 다이오드는 그 크기가 일반 패키지에 비해 작고 패키징 공정을 별도로 수행하지 않기 때문에 공정을 더욱 단순화할 수 있어 시간 및 비용을 절약할 수 있다. 칩 스케일 패키지 형태의 발광 다이오드는 대체로 플립칩 형상의 전극 구조를 가지며, 범프 패드들을 이용하여 열을 방출할 수 있어 방열 특성이 우수하다.
또한, 칩 스케일 패키지 형태의 발광 다이오드는 일반적으로 제1 도전형 반도체층에 전기적으로 접속하는 패드 금속층이 상당히 넓은 면적을 가지며, 메사 외부로 연장한다. 이러한 패드 금속층은 발광 다이오드의 가장자리로부터 침투하는 수분에 취약하여 콘택 불량 등 신뢰성 문제가 발생하기 쉽다.
한편, 복수의 발광셀들을 직렬 연결한 발광 다이오드가 개발되고 있다. 이러한 발광 다이오드는 하나의 발광 다이오드를 고전압 저전류에서 동작할 수 있어 발광 다이오드의 드룹(droop) 현상을 완화할 수 있다.
그러나 복수의 발광셀들을 직렬 연결할 경우, 범프 패드들은 하나의 발광셀들에 전기적으로 접속되므로, 범프 패드들이 전기적으로 접속되지 않은 발광셀들에서 범프 패드를 통한 열 방출이 제한될 수 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성이 향상된 칩 스케일 패키지 형태의 플립칩 구조 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 신뢰성이 높으면서도 광 추출 효율이 높은 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 방열 효율이 향상된 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 직렬 연결된 복수의 발광셀들을 가지면서 방열 성능이 향상된 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 범프 패드를 통한 열 방출을 향상시킨 칩 스케일 패키지 형태의 플립칩 구조 발광 다이오드를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되고, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사; 상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 오믹 콘택하는 오믹 반사층; 상기 메사 및 오믹 반사층을 덮되, 상기 제1 도전형 반도체층 및 상기 오믹 반사층을 부분적으로 노출시키는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 패드 금속층; 상기 하부 절연층 상에 배치되며, 상기 제1 패드 금속층으로부터 수평 방향으로 이격된 금속 반사층; 및 상기 제1 패드 금속층 및 상기 금속 반사층을 덮으며, 상기 제1 패드 금속층을 노출시키는 개구부를 가지는 상부 절연층을 포함하되, 상기 금속 반사층의 적어도 일부는 상기 메사 측면을 덮는다.
본 명세서에 있어서, 메사는 제1 도전형 반도체층의 일부 영역 상에 배치된다. 따라서 메사 주위에 제1 도전형 반도체층의 일부분이 노출된다. 메사의 둘레를 따라 제1 도전형 반도체층이 링 형상으로 노출될 수도 있으나 반드시 이에 한정되는 것은 아니며, 메사의 일측에서 제1 도전형 반도체층이 노출되고 타측에서 메사의 측면과 제1 도전형 반도체층의 측면이 연속적일 수도 있다.
제1 도전형 반도체층 상에 메사를 형성함에 따라, 제1 도전형 반도체층과 메사 사이에 단차가 형성된다. 즉, 발광 다이오드는 평탄하지 않은 모폴로지를 갖게 된다. 이에 따라, 메사 주위의 영역에서 수분 침투에 의한 불량이 발생되기 쉬우며, 특히, 제1 도전형 반도체층에 오믹 콘택하는 제1 패드 금속층에서 콘택 불량이 초래될 수 있다. 그러나 본 발명의 위 실시예에 따르면, 제1 패드 금속층으로부터 이격된 금속 반사층을 채택함으로써 제1 패드 금속층으로의 수분 침투를 감소시킬 수 있다. 나아가, 금속 반사층이 메사 측면을 덮기 때문에, 활성층에서 메사 측면으로 진행하는 광을 반사시킬 수 있어 광 손실을 방지할 수 있다.
몇몇 실시예들에 있어서, 상기 메사는 상기 제1 도전형 반도체층을 노출시키는 관통홀을 포함할 수 있다. 상기 하부 절연층은 상기 관통홀 내에서 상기 제1 도전형 반도체층을 노출시키는 개구부를 가지며, 상기 제1 패드 금속층은 상기 하부 절연층의 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속한다. 제1 패드 금속층이 관통홀 내에서 제1 도전형 반도체층에 전기적으로 접속하므로, 수분의 침투 경로를 증가시킬 수 있어 콘택 불량 방지에 더 효과적이다.
그러나 본 발명은 이에 한정되는 것은 아니다. 예컨대, 상기 하부 절연층은 상기 메사 외부에서 상기 제1 도전형 반도체층을 노출시키도록 배치되고, 상기 제1 패드 금속층은 상기 메사 외부에 노출된 제1 도전형 반도체층에 전기적으로 접속할 수도 있다.
한편, 상기 발광 다이오드는 상기 하부 절연층 상에 배치되고, 상기 오믹 반사층에 전기적으로 접속된 제2 패드 금속층을 더 포함할 수 있으며, 상기 금속 반사층은 또한 상기 제2 패드 금속층으로부터 수평 방향으로 이격된다.
나아가, 상기 금속 반사층은 상기 제1 패드 금속층 및 제2 패드 금속층과 동일재료로 형성되어 동일 레벨에 위치할 수 있다.
여기서 "동일 레벨"은 높이가 동일한 것을 의미하기보다는, 공정 단계가 동일한 것을 의미한다. 제1 및 제2 패드 금속층 및 금속 반사층(또는 제3 패드 금속층)은 기판 상의 모폴로지가 결정된 후에 기판의 동일 모폴로지 상에서 함께 형성된다. 따라서, 높이가 서로 다르더라도 동일 공정 단계에서 형성될 수 있다면 동일 레벨에 위치하는 것으로 볼 수 있다. 따라서, 특정 부분은 다른 부분에 비해 더 낮게 또는 더 높게 형성될 수 있다. 제1 및 제2 패드 금속층과 금속 반사층(또는 제3 패드 금속층)은 하부 절연층이 형성된 상태에서 동일 공정에 의해 함께 형성되어 동일 레벨에 위치한다.
한편, 상기 상부 절연층은 상기 제2 패드 금속층을 노출시키는 개구부를 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 발광 다이오드는 상기 상부 절연층의 개구부들에 노출된 상기 제1 패드 금속층 및 제2 패드 금속층의 영역들을 이용하여 서브마운트나 회로 기판 등에 본딩재를 통해 직접 플립 본딩될 수 있다.
다른 실시예들에 있어서, 상기 발광 다이오드는 상기 상부 절연층의 개구부들에 의해 노출된 상기 제1 패드 금속층 및 제2 패드 금속층의 상면에 각각 접속하는 제1 범프 패드 및 제2 범프 패드를 더 포함할 수 있다. 상기 발광 다이오드는 상기 제1 및 제2 범프 패드를 통해 서브마운트나 회로 기판 등에 플립 본딩될 수 있다.
나아가, 상기 상부 절연층은 상기 금속 반사층을 노출시키는 개구부를 더 포함하고, 상기 제1 범프 패드 또는 제2 범프 패드는 상기 상부 절연층의 개구부를 통해 상기 금속 반사층에 접속할 수 있다. 예를 들어, 상기 발광 다이오드는 복수의 금속 반사층들을 포함할 수 있으며, 상기 금속 반사층들이 각각 상기 제1 범프 패드 또는 제2 범프 패드에 접속될 수 있다.
금속 반사층(또는 제3 패드 금속층)이 제1 범프 패드 또는 제2 범프 패드에 접속됨에 따라, 금속 반사층을 통해 열을 방출 할 수 있어 열 방출 효율을 개선할 수 있다. 여기서, 상기 금속 반사층은 방열 패드로서의 기능을 할 수 있다.
몇몇 실시예들에 있어서, 상기 제1 패드 금속층, 제2 패드 금속층 및 상기 금속 반사층을 노출시키는 개구부들은 서로 중첩하지 않도록 횡방향으로 이격될 수 있다. 이에 따라, 금속 반사층과 제1 패드 금속층 및 제2 패드 금속층 사이의 영역은 상부 절연층으로 덮이며, 따라서, 수분이 금속 반사층을 통해 침투하더라도 상부 절연층에 의해 제1 패드 금속층 또는 제2 패드 금속층으로 유입되는 것이 차단될 수 있다.
다른 실시예들에 있어서, 상기 제1 패드 금속층 또는 상기 제2 패드 금속층을 노출시키는 개구부를 통해 상기 금속 반사층이 노출될 수 있다.
한편, 상기 제1 패드 금속층은 상기 제2 패드 금속층으로부터 이격되며, 제2 패드 금속층을 둘러쌀 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니다.
상기 금속 반사층은 상기 메사 상면 및 상기 메사 주위의 제1 도전형 반도체층을 부분적으로 덮을 수 있다. 즉, 상기 금속 반사층은 상기 메사 상면으로부터 상기 메사 주위의 제1 도전형 반도체층 상부 영역으로 연장할 수 있다. 따라서, 상기 금속 반사층의 적어도 일부는 상기 오믹 반사층의 상부 영역 외부에 배치된다.
상기 금속 반사층은 연속적인 층일 수 있으나, 이에 한정되는 것은 아니며, 상기 기판 상부에 복수의 영역들에 나뉘어 배치될 수 있다.
일 실시예에 있어서, 상기 금속 반사층은 상기 메사의 모서리들 근처에 나뉘어 배치될 수 있으며, 상기 제1 패드 금속층은 상기 메사의 가장자리들 근처에서 제1 도전형 반도체층에 전기적으로 접속할 수 있다.
몇몇 실시예들에 있어서, 상기 메사는 가장자리들 근처에 홈들을 가질 수 있다. 상기 제1 패드 금속층은 상기 홈들 내에서 상기 제1 도전형 반도체층에 전기적으로 접속할 수 있다.
상기 발광 다이오드는 기판을 더 포함할 수 있으며, 상기 제1 도전형 반도체층은 상기 기판 상에 배치될 수 있다. 상기 활성층에서 생성된 광은 상기 기판을 통해 외부로 방출된다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되고, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사; 상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 오믹 콘택하는 오믹 반사층; 상기 메사 및 오믹 반사층을 덮되, 상기 제1 도전형 반도체층 및 상기 오믹 반사층을 부분적으로 노출시키는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 패드 금속층; 상기 하부 절연층 상에 배치되고, 상기 오믹 반사층에 전기적으로 접속된 제2 패드 금속층; 상기 하부 절연층 상에 배치되며, 상기 제1 패드 금속층 및 제2 패드 금속층으로부터 수평 방향으로 이격된 제3 패드 금속층; 및 상기 제1, 제2 및 제3 패드 금속층을 덮으며, 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시키는 개구부들을 가지는 상부 절연층을 포함한다.
상기 발광 다이오드는 제1 패드 금속층 및 제2 패드 금속층 이외에 제3 패드 금속층을 포함하며, 제3 패드 금속층은 반사층 또는 방열 패드로 기능할 수 있다. 이에 따라, 발광 다이오드의 광 추출 효율 및 방열 성능이 개선될 수 있다.
상기 발광 다이오드는, 상기 제1 패드 금속층에 접속된 제1 범프 패드 및 제2 패드 금속층에 접속된 제2 범프 패드를 더 포함하고, 상기 제3 패드 금속층은 상기 제1 범프 패드 또는 제2 범프 패드에 접속될 수 있다.
또한, 상기 제3 패드 금속층은 적어도 부분적으로 상기 오믹 반사층에 중첩할 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광셀들; 각 발광셀의 제2 도전형 반도체층 상에 오믹 콘택하는 오믹 반사층; 상기 발광셀들 및 오믹 반사층들을 덮되, 각 발광셀의 제1 도전형 반도체층 및 오믹 반사층을 노출시키는 개구부들을 가지는 하부 절연층; 상기 하부 절연층 상에 배치되며, 이웃하는 발광셀들을 전기적으로 직렬 연결하여 발광셀들의 직렬 어레이를 형성하기 위한 연결부(들); 상기 하부 절연층의 개구부를 통해 상기 직렬 어레이의 끝단에 배치된 마지막 발광셀의 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 상기 하부 절연층의 개구부를 통해 상기 직렬 어레이의 첫단에 배치된 제1 발광셀의 오믹 반사층에 전기적으로 접속하는 제2 패드 금속층; 상기 하부 절연층 상에 배치되며, 상기 연결부(들), 상기 제1 및 제2 패드 금속층들로부터 이격된 적어도 하나의 제3 패드 금속층; 상기 연결부(들) 및 상기 제1 내지 제3 패드 금속층을 덮되, 상기 제1 내지 제3 패드 금속층의 상면을 각각 노출시키는 개구부들을 가지는 상부 절연층; 및 상기 상부 절연층의 개구부들에 의해 노출된 상기 제1 패드 금속층 및 제2 패드 금속층의 상면에 각각 접속하는 제1 범프 패드 및 제2 범프 패드를 포함하되, 상기 제1 및 제2 범프 패드들 중 적어도 하나는 상기 상부 절연층의 개구부를 통해 상기 제3 패드 금속층에 접속한다.
연결부(들), 상기 제1 및 제2 패드 금속층들로부터 이격된 적어도 하나의 제3 패드 금속층이 제1 범프 패드 또는 제2 범프 패드와 접속되도록 함으로써 전기적 단락을 발생시키지 않으면서 발광 다이오드의 방열 성능을 향상시킬 수 있다. 본 명세서에 있어서, 제3 패드 금속층은 방열 패드의 역할을 하며, 따라서, 방열 패드로 지칭될 수도 있다.
상기 제1 및 제2 범프 패드들은 적어도 2개의 발광셀들 상부에 걸쳐서 배치될 수 있다. 따라서, 제1 및 제2 범프 패드들은 하나의 발광셀 상에서 제1 패드 금속층 또는 제2 패드 금속층에 접속하고, 다른 발광셀 상에서 제3 패드 금속층에 접속할 수 있다. 또한, 제1 및 제2 범프 패드들을 상대적으로 크게 형성할 수 있어 발광 다이오드의 실장이 쉬워질 수 있다.
한편, 상기 적어도 하나의 제3 패드 금속층은 상기 오믹 반사층들 상부 영역 내에 한정되어 위치할 수 있다. 이에 따라, 발광셀들에서 오믹 반사층을 통해 제3 패드 금속층으로 열이 전달되기 쉬워 방열 성능을 더욱 개선할 수 있다. 다만, 상기 제3 패드 금속층은 상기 하부 절연층에 의해 상기 오믹 반사층으로부터 이격된다. 따라서, 제3 패드 금속층은 발광셀들의 전기적 연결에 기여하지 않으며 이에 따라 전기적 단락을 발생시키지 않는다.
몇몇 실시예들에 있어서, 상기 적어도 하나의 제3 패드 금속층은 복수개일 수 있으며, 상기 복수의 제3 패드 금속층들이 2개 이상의 발광셀들 상부에 나뉘어 배치될 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 하나의 제3 패드 금속층이 단지 하나의 발광셀 상부에 한정되어 배치될 수도 있다. 또한, 각 발광셀 상부에 하나 이상의 제3 패드 금속층이 배치될 수도 있다.
한편, 상기 제3 패드 금속층들은 상기 상부 절연층의 적어도 하나의 개구부를 통해 노출된다. 나아가, 상기 제3 패드 금속층들 중 적어도 하나는 상기 상부 절연층의 적어도 2개의 개구부들을 통해 노출될 수 있다. 2개의 개구부들 또는 그 이상의 개구부들을 통해 하나의 제3 패드 금속층을 노출함으로써 개구부들의 크기를 작게 할 수 있다.
한편, 상기 제1 패드 금속층은 상기 마지막 발광셀의 상부 영역 내에 한정되어 배치되고, 상기 제2 패드 금속층은 상기 제1 발광셀의 상부 영역 내에 한정되어 배치될 수 있다.
나아가, 상기 연결부(들) 및 상기 제1 내지 제3 패드 금속층은 동일재료로 형성되어 동일 레벨에 위치할 수 있다. 앞에서 설명한 바와 같이, "동일 레벨"은 높이가 동일한 것을 의미하기보다는, 공정 단계가 동일한 것을 의미한다. 연결부, 제1 내지 제3 패드 금속층은 기판 상의 모폴로지가 결정된 후에 기판의 동일 모폴로지 상에서 함께 형성된다. 따라서, 높이가 서로 다르더라도 동일 공정 단계에서 형성될 수 있다면 동일 레벨에 위치하는 것으로 볼 수 있다. 따라서, 특정 부분은 다른 부분에 비해 더 낮게 또는 더 높게 형성될 수 있다. 연결부(들)과 제1 내지 제3 패드 금속층들은 하부 절연층이 형성된 상태에서 동일 공정에 의해 함께 형성될 수 있으며, 따라서 동일 레벨에 위치할 수 있다.
특히, 상기 제2 패드 금속층 및 제3 패드 금속층은 상기 오믹 반사층의 상부 영역 내에 한정되어 위치할 수 있고, 이 경우, 이들 제2 패드 금속층과 제3 패드 금속층은 서로 동일 높이에 위치할 수도 있다.
한편, 상기 오믹 콘택층을 노출시키는 상기 하부 절연층의 개구부와 상기 제2 패드 금속층을 노출시키는 상기 상부 절연층의 개구부는 서로 중첩하지 않도록 횡방향으로 이격될 수 있다. 이에 따라, 제1 및 제2 범프 패드들을 솔더를 이용하여 서브마운트 또는 인쇄회로보드 등에 실장할 때, 솔더가 오믹 반사층으로 확산되는 것을 차단할 수 있다.
몇몇 실시예들에 있어서, 적어도 하나의 발광셀은 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 관통홀을 가질 수 있으며, 상기 연결부는 상기 관통홀을 통해 상기 발광셀의 제1 도전형 반도체층에 전기적으로 접속할 수 있다.
한편, 상기 상부 절연층은 상기 기판의 가장자리와 상기 발광셀들 사이의 영역을 덮되, 상기 상부 절연층의 가장자리로부터 상기 연결부까지의 거리는 15um 이상일 수 있다. 상부 절연층의 가장자리로부터 상기 연결부를 충분히 이격시킴으로써 상부 절연층의 가장자리에서 침투하는 수분으로부터 상기 연결부를 보호할 수 있다.
한편, 상기 연결부(들)은 상기 하부 절연층의 개구부를 통해 노출된 제1 도전형 반도체층 및 오믹 반사층에 직접 접촉할 수 있다. 상기 하부 반도체층은 상기 발광셀들에 의해 위치에 따라 높이가 다른 모폴로지를 가지며, 상기 연결부(들)은 상기 하부 반도체층의 모폴로지를 따라 서로 다른 높이를 갖도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광셀들; 이웃하는 발광셀들을 전기적으로 직렬 연결하여 발광셀들의 직렬 어레이를 형성하기 위한 연결부(들); 상기 직렬 어레이의 끝단에 배치된 마지막 발광셀의 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층; 상기 직렬 어레이의 첫단에 배치된 제1 발광셀의 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층; 상기 연결부(들), 상기 제1 및 제2 패드 금속층들로부터 이격된 적어도 하나의 제3 패드 금속층; 및 각각 상기 복수의 발광셀들 중 적어도 2개의 발광셀들에 걸쳐 배치되고, 상기 제1 패드 금속층 및 제2 패드 금속층의 상면에 각각 접속하는 제1 범프 패드 및 제2 범프 패드를 포함하되, 상기 제3 패드 금속층 각각은 상기 제1 범프 패드 또는 상기 제2 범프 패드에 접속된다.
상기 제1 범프 패드 또는 제2 범프 패드에 접속되는 제3 패드 금속층을 채택함으로써 발광 다이오드의 방열 성능을 개선할 수 있다.
한편, 상기 발광 다이오드는, 상기 연결부(들), 상기 제1 내지 제3 패드 금속층들과 상기 발광셀들 사이에 위치하는 하부 절연층을 더 포함할 수 있으며, 상기 연결부(들) 및 상기 제1 및 제2 패드 금속층들은 각각 상기 하부 절연층의 개구부들을 통해 상기 발광셀들에 전기적으로 접속하고, 상기 제3 패드 금속층은 상기 하부 절연층에 의해 상기 발광셀들로부터 이격될 수 있다.
따라서, 제3 패드 금속층은 발광셀들 간의 전기적 단락을 유발하지 않으며, 단지 방열 패드로서의 기능을 수행할 수 있다.
한편, 상기 발광 다이오드는 상기 연결부(들), 상기 제1 내지 제3 패드 금속층들을 덮는 상부 절연층을 더 포함할 수 있으며, 상기 상부 절연층은 각각 상기 제1 내지 제3 패드 금속층들을 노출시키는 개구부들을 가질 수 있다.
또한, 상기 제3 패드 금속층 각각은 상기 발광셀들 상부 영역 내에 한정되어 위치할 수 있다.
나아가, 상기 발광 다이오드는 상기 하부 절연층과 상기 발광셀들 사이에 배치되며, 각 발광셀의 제2 도전형 반도체층 상에 오믹 콘택하는 오믹 반사층을 더 포함할 수 있으며, 상기 제3 패드 금속층 각각은 상기 오믹 반사층들 상부 영역 내에 한정되어 위치할 수 있다. 이에 따라, 발광셀들에서 생성된 열을 오믹 반사층 및 제3 패드 금속층을 이용하여 금속 패드들로 방출할 수 있어 방열 성능을 더욱 향상시킬 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광셀들; 상기 복수의 발광셀들을 덮는 하부 절연층; 상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 개구부들을 통해 상기 발광셀들에 전기적으로 접속되어 이웃하는 발광셀들을 전기적으로 직렬 연결하는 연결부(들); 상기 하부 절연층 상에서 상기 연결부(들)로부터 이격되며, 또한 상기 하부 절연층에 의해 상기 발광셀들로부터 이격된 적어도 하나의 패드 금속층; 상기 연결부(들) 및 상기 패드 금속층을 덮되, 상기 패드 금속층을 노출시키는 개구부(들)을 가지는 상부 절연층; 및 상기 상부 절연층 상에 배치되며 각각 상기 발광셀들 중 하나에 전기적으로 접속된 제1 범프 패드 및 제2 범프 패드를 포함하되, 상기 제1 범프 패드 또는 제2 범프 패드는 상기 상부 절연층의 개구부를 통해 상기 패드 금속층에 접속한다.
상기 패드 금속층을 채택함으로써 발광 다이오드의 방열 성능을 개선할 수 있다.
나아가, 상기 제1 범프 패드 및 제2 범프 패드는 각각 상기 복수의 발광셀들 중 적어도 2개의 발광셀들에 걸쳐 배치될 수 있다.
또한, 상기 패드 금속층은 상기 제1 범프 패드 및 제2 범프 패드가 전기적으로 접속되는 발광셀들 이외의 다른 발광셀 영역 상부에 위치할 수 있다. 따라서, 제1 범프 패드 및 제2 범프 패드를 통해 열 방출이 쉽지 않은 발광셀들에서 열 방출을 도울 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 상기 패드 금속층은 상기 제1 범프 패드 또는 제2 범프 패드가 전기적으로 접속되는 발광셀 영역 상부에도 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 발광 다이오드는, 기판 상에 배치된 복수의 발광셀들; 상기 복수의 발광셀들을 덮는 하부 절연층; 상기 하부 절연층 상에 배치되고, 상기 하부 절연층에 의해 상기 복수의 발광셀들로부터 이격된 패드 금속층; 상기 패드 금속층을 덮되, 상기 패드 금속층을 노출시키는 개구부를 가지는 상부 절연층; 및 각각 상기 복수의 발광셀들 중 어느 하나에 접속된 제1 범프 패드 및 제2 범프 패드를 포함하되, 상기 제1 범프 패드 또는 상기 제2 범프 패드는 상기 상부 절연층의 개구부를 통해 상기 패드 금속층에 접속한다.
상기 패드 금속층은 상기 복수의 발광셀들 중 적어도 두 개의 발광셀들에 걸쳐서 배치될 수 있다.
또한, 상기 패드 금속층은 상기 상부 절연층의 적어도 두 개의 개구부를 통해 노출될 수 있다.
몇몇 실시예들에 있어서, 상기 패드 금속층은 상기 제1 범프 패드 또는 상기 제2 번프 패드의 하부 영역 내에 한정되어 위치할 수 있다.
다른 실시예들에 있어서, 상기 패드 금속층의 일부는 상기 제1 범프 패드 및 상기 제2 번프 패드의 하부 영역 외부에 위치할 수 있다.
본 발명의 실시예들에 따르면, 제1 패드 금속층으로부터 이격된 금속 반사층을 배치함으로써 수분 침투에 의한 콘택 불량 발생을 방지하여 신뢰성이 높은 발광 다이오드를 제공할 수 있다. 또한, 상기 금속 반사층에 의해 광을 반사시킬 수 있어 발광 다이오드 내에서 광 손실을 방지하여 광 추출 효율을 향상시킬 수 있다. 또한, 제1 및 제2 패드 금속층으로부터 수평 방향으로 이격된 제3 패드 금속층을 배치함으로써 제3 패드 금속층을 이용하여 방열 성능을 개선할 수 있다.
또한, 본 발명의 실시예들에 따르면, 연결부(들)을 이용하여 복수의 발광셀들을 직렬 연결할 수 있으며, 특히, 연결부(들)이 발광셀의 하나의 가장자리를 통해서 이웃하는 발광셀로 연장하도록 함으로써 연결부의 취약한 부분을 최소화할 수 있으며, 이에 따라, 발광 다이오드의 신뢰성을 향상시킬 수 있다.
나아가, 발광셀들을 하부 반도체층 및 상부 반도체층으로 밀봉하고 제1 및 제2 범프 패드들을 배치함으로써, 복수의 발광셀들을 가지는 칩 스케일 패키지 형태의 플립칩 구조 발광 다이오드를 제공할 수 있다.
본 발명의 다른 장점 및 효과에 대해서는 상세한 설명을 통해 더 명확하게 될 것이다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 14는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 15는 도 14의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 16은 도 14의 발광 다이오드의 개략적인 회로도이다.
도 17 내지 도 22는 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 23은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 27은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 28은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 29는 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 30은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 31은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
도 32는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 상기 발광 다이오드는 기판(21), 반도체 적층체(30), 오믹 반사층(31), 하부 절연층(33), 제1 패드 금속층(35a), 금속 반사층(35c, 또는 제3 패드 금속층), 상부 절연층(37), 제1 범프 패드(39a) 및 제2 범프 패드(39b)를 포함한다. 반도체 적층체(30)는 제1 도전형 반도체층(23) 상에 배치된 메사(M)를 포함하며, 메사(M)는 활성층(25) 및 제2 도전형 반도체층(27)을 포함한다.
기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(21)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판 등 다양할 수 있으며, 패터닝된 사파이어 기판일 수 있다. 기판(21)은 도 1의 평면도에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(21)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
반도체 적층체(30)는 기판(21) 상에 배치된다. 제1 도전형 반도체층(23)이 제2 도전형 반도체층(27)에 비해 기판(21)에 가깝게 배치될 수 있다. 한편, 활성층(25)은 제1 도전형 반도체층(23)과 제2 도전형 반도체층(27) 사이에 배치된다. 본 실시예에서 제1 도전형 반도체층(23)이 기판(21) 상에 배치된 것으로 설명하지만, 기판(21)은 생략될 수도 있다.
제1 도전형 반도체층(23)은 기판(21) 상에서 성장된 층으로, 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층일 수 있다.
활성층(25) 및 제2 도전형 반도체층(27)은 제1 도전형 반도체층(23)보다 작은 면적을 가진다. 활성층(25) 및 제2 도전형 반도체층(27)은 메사 식각에 의해 형성된 메사(M)로 제1 도전형 반도체층(23) 상에 위치한다. 이에 따라, 메사(M) 주위에 제1 도전형 반도체층(23)의 상면이 노출된다. 제1 도전형 반도체층(23)은 메사(M) 주위를 따라 링 형상으로 노출될 수 있지만, 본 발명이 이에 한정되는 것은 아니다. 제1 도전형 반도체층(23)의 측면의 일부는 메사(M)의 측면과 연속적일 수도 있다.
활성층(25)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(25) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다.
한편, 제2 도전형 반도체층(27)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(21) 상에 성장되어 형성될 수 있다.
한편, 메사(M)는 제2 도전형 반도체층(27) 및 활성층(25)을 관통하여 제1 도전형 반도체층(23)을 노출시키는 관통홀들(30a)을 가진다. 관통홀들(30a)은 제2 도전형 반도체층(27) 및 활성층(25)으로 둘러싸인다. 도시한 바와 같이, 관통홀들(30a)은 메사(M) 영역 내에 분포될 수 있으며, 원형 형상을 가질 수 있다. 관통홀(30a)의 개수는 특별히 한정되는 것은 아니며, 하나의 관통홀(30a)만이 배치될 수도 있다. 다만, 넓은 영역에 걸쳐 전류를 고르게 분산시키기 위해 복수의 관통홀들(30a)이 고르게 배치될 수 있다.
한편, 오믹 반사층(31)은 제2 도전형 반도체층(27) 상에 배치되며, 제2 도전형 반도체층(27)에 전기적으로 접속한다. 오믹 반사층(31)은 제2 도전형 반도체층(27)의 상부 영역에서 제2 도전형 반도체층(27)의 거의 전 영역에 걸쳐 배치될 수 있다. 예를 들어, 오믹 반사층(31)은 제2 도전형 반도체층(27) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다.
오믹 반사층(31)은 반사성을 갖는 금속층을 포함할 수 있으며, 따라서, 활성층(25)에서 생성되어 오믹 반사층(31)으로 진행하는 광을 기판(21) 측으로 반사시킬 수 있다. 예를 들어, 오믹 반사층(31)은 단일 반사 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 오믹층과 반사층을 포함할 수도 있다. 오믹층으로는 Ni과 같은 금속층 또는 ITO와 같은 투명 산화물층이 사용될 수 있으며, 반사층으로는 Ag 또는 Al과 같이 반사율이 높은 금속층이 사용될 수 있다.
하부 절연층(33)은 오믹 반사층(31)을 덮는다. 하부 절연층(33)은 또한 오믹 반사층(31) 주위에 노출된 메사(M)의 상면뿐만 아니라 그 둘레를 따라 메사(M)의 측면을 덮으며, 메사(M) 주위에 노출된 제1 도전형 반도체층(23)을 적어도 부분적으로 덮을 수 있다. 하부 절연층(33)은 또한 관통홀들(30a) 내에 노출된 제1 도전형 반도체층(23)을 부분적으로 덮는다.
한편, 하부 절연층(33)은 제1 도전형 반도체층(23)을 노출시키는 제1 개구부(33a) 및 오믹 반사층들(31)을 노출시키는 제2 개구부(33b)를 가진다. 제1 개구부(33a)는 관통홀(30a) 내에서 제1 도전형 반도체층(23)을 노출시킨다.
제2 개구부(33b)는 오믹 반사층(31)의 상부에 위치하여 오믹 반사층(31)을 노출시킨다. 제2 개구부(33b)의 형상 및 개수는 다양하게 선택될 수 있다.
한편, 하부 절연층(33)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 하부 절연층(33)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, SiO2막, TiO2막, ZrO2막, MgF2막, 또는 Nb2O5막 등에서 굴절률이 서로 다른 층들을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다. 또한, 하부 절연층(33)의 모든 부분이 동일한 적층 구조일 수 있으나, 이에 한정되는 것은 아니며, 특정 부분은 다른 부분에 비해 더 많은 적층들을 포함할 수 있다. 특히, 오믹 반사층(31) 상부의 하부 절연층(33)에 비해 오믹 반사층(31) 주위의 하부 절연층(33)이 더 두꺼울 수 있다.
한편, 제1 패드 금속층(35a) 및 금속 반사층(35c)은 상기 하부 절연층(33) 상에 배치된다. 제1 패드 금속층(35a)은 메사(M) 상부 영역 내에 한정되어 위치하며, 금속 반사층(35c)은 제1 패드 금속층(35a)을 둘러싸는 링 형상으로 배치될 수 있다.
제1 패드 금속층(35a)은 관통홀들(30a) 내의 제1 개구부들(33a)을 통해 제1 도전형 반도체층(23)에 전기적으로 접속한다. 도 1에 도시한 바와 같이, 제1 패드 금속층(35a)은 관통홀들(30a)을 모두 덮는다. 제1 패드 금속층(35a)은 제1 개구부들(33a)을 통해 직접 제1 도전형 반도체층(23)에 접촉할 수 있다. 다만, 제2 패드 금속층(35a)은 제2 개구부들(33b)을 통해 노출된 오믹 반사층(31)으로부터 이격된다. 따라서, 제2 패드 금속층(35a)은 제2 개구부들(33b)을 노출시키는 개구부들을 가진다.
한편, 금속 반사층(35c)은 메사(M)의 가장자리를 따라 배치되며, 메사(M) 상면, 측면을 덮는다. 금속 반사층(35c)의 일부는 오믹 반사층(31)과 중첩할 수 있다.
나아가, 금속 반사층(35c)은 메사(M) 주위에 노출된 제1 도전형 반도체층(23) 상부 영역으로 연장할 수 있다. 도 2에 도시한 바와 같이, 금속 반사층(35c)은 메사(M) 주위의 영역에서 하부 절연층(33) 상에 위치함으로써 제1 도전형 반도체층(23)으로부터 이격된다. 이 경우, 금속 반사층(35c)은 제1 도전형 반도체층(23) 및 제2 도전형 반도체층(27)으로부터 전기적으로 플로팅될 수 있다. 이에 따라, 발광 다이오드의 측면으로부터 수분에 의해 금속 반사층(35c)이 손상되는 것을 완화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 금속 반사층(35c)이 제1 도전형 반도체층(23)에 접하도록 제1 도전형 반도체층(23)의 가장자리측으로 연장할 수도 있다.
금속 반사층(35c)은 제1 패드 금속층(35a)으로부터 수평 방향으로 이격된다. 이에 따라, 제1 패드 금속층(35a)과 금속 반사층(35c) 사이에 경계 영역이 형성된다. 이러한 경계 영역은 오믹 반사층(31) 상부 영역 내에 한정된다. 따라서, 제1 패드 금속층(35a)과 금속 반사층(35c)의 경계 영역 측으로 진행하는 광은 오믹 반사층(31)에 의해 반사되므로, 상기 경계 영역으로 광이 누설되어 손실되는 것을 방지할 수 있다.
제1 패드 금속층(35a) 및 금속 반사층(35c)은 하부 절연층(33)이 형성된 후에 동일 공정에서 동일 재료로 함께 형성될 수 있으며, 따라서 동일 레벨에 위치할 수 있다. 제1 패드 금속층(35a) 및 금속 반사층(35c)은 각각 하부 절연층(33) 상에 위치하는 부분을 포함한다.
제1 패드 금속층(35a) 및 금속 반사층(35c)은 Al층과 같은 반사층을 포함할 수 있으며, 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 패드 금속층(35) 및 금속 반사층(35c)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다.
상부 절연층(37)은 제1 패드 금속층(35a)과 금속 반사층(35c)을 덮는다. 또한, 상부 절연층(37)은 메사(M) 주위에서 하부 절연층(33)의 가장자리를 덮을 수 있다. 상부 절연층(37)은 또한 제1 패금 금속층(35a)과 금속 반사층(35c)의 경계 영역을 덮는다. 나아가, 상부 절연층(37)은 기판(21)의 가장자리에서 제1 도전형 반도체층(23)을 덮을 수 있다. 다만, 상부 절연층(37)은 기판(21)의 가장자리를 따라 제1 도전형 반도체층(23)의 상부면을 노출시킬 수 있다. 상부 절연층(37)의 가장자리로부터 제1 패드 금속층(35a)까지의 최단 거리는 수분이 침투하여 제1 패드 금속층(35a)을 손상시키는 것을 방지하기 위해 멀수록 좋은데, 대략 15um 이상일 수 있다. 이 거리보다 짧은 경우, 발광 다이오드를 저전류, 예컨대 25mA에서 동작시킬 경우, 수분에 의해 제1 패드 금속층(35a)이 손상되기 쉽다.
한편, 상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부(37b)를 가진다. 제1 개구부(37a)와 제2 개구부(37b)는 서로 떨어져 배치된다. 복수의 제1 개구부들(37a) 및 복수의 제2 개구부들(37b)이 배치될 수 있으며, 제1 개구부들 및 제2 개구부들의 개수는 다양하게 선택될 수 있다.
상부 절연층(37)의 제2 개구부들(37b)은 하부 절연층(33)의 제2 개구부들(33b) 내에 위치한다. 이에 따라, 상부 절연층(37)의 제2 개구부들(37b)을 통해 오믹 반사층(31)이 노출된다.
상부 절연층(37)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상부 절연층(37)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, SiO2막, TiO2막, ZrO2막, MgF2막, 또는 Nb2O5막 등에서 굴절률이 서로 다른 층들을 교대로 적층한 분포 브래그 반사기를 포함할 수도 있다.
한편, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 통해 노출된 제1 패드 금속층(35a)에 전기적으로 접속하고, 제2 범프 패드(39b)는 제2 개구부(37b)를 통해 노출된 오믹 반사층(31)에 전기적으로 접속한다. 도 1에 도시한 바와 같이, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부들(37a)을 모두 덮어 밀봉하며, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부(37b)를 모두 덮어 밀봉한다.
나아가, 제1 범프 패드(39a) 및 제2 범프 패드(39b)는 각각 제1 패드 금속층(35a) 및 금속 반사층(35c) 상부 영역에 걸쳐서 배치될 수 있다. 따라서, 제1 및 제2 범프 패드들(39a, 39b)을 제한된 발광 다이오드 영역 내에서 상대적으로 크게 형성할 수 있다.
제1 범프 패드(39a) 및 제2 범프 패드(39b)는 발광 다이오드를 서브마운트나 인쇄회로보드 등에 본딩되는 부분들로서 본딩에 적합한 재료로 형성된다. 예를 들어, 제1 및 제2 범프 패드들(39a, 39b)은 Au층 또는 AuSn층을 포함할 수 있다.
본 실시예에 따르면, 금속 반사층(35c)을 메사(M)의 가장자리를 따라 배치함으로써 제1 패드 금속층(35a)의 콘택 불량 발생을 방지할 수 있으며, 아울러 메사(M) 가장자리 근처에서 광 손실을 방지할 수 있다. 또한, 본 실시예에 있어서, 금속 반사층(35c)으로 언급하지만, 뒤에 설명되는 실시예들에 있어서 제3 패드 금속층으로 언급될 수도 있다.
도 3 내지 도 7은 도 1의 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 각 도면들에서 a는 평면도를 b는 각 평면도의 절취선 A-A를 따라 취해진 단면도를 나타낸다.
우선, 도 3a 및 도 3b를 참조하면, 기판(21) 상에 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함하는 반도체 적층(30)이 성장된다. 상기 기판(21)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판으로서, 예컨대 사파이어 기판, 탄화실리콘 기판, 질화갈륨(GaN) 기판, 스피넬 기판 등일 수 있다. 특히, 상기 기판은 패터닝된 사파이어 기판과 같이 패터닝된 기판일 수 있다.
제1 도전형 반도체층(23)은 예컨대 n형 질화갈륨계층을 포함하고, 제2 도전형 반도체층(27)은 p형 질화갈륨계층을 포함할 수 있다. 또한, 활성층(25)은 단일양자우물 구조 또는 다중양자우물 구조일 수 있으며, 우물층과 장벽층을 포함할 수 있다. 또한, 우물층은 요구되는 광의 파장에 따라 그 조성원소가 선택될 수 있으며, 예컨대 AlGaN, GaN 또는 InGaN을 포함할 수 있다.
이어서, 반도체 적층(30)을 메사 식각함으로써 메사(M)가 형성된다. 제1 도전형 반도체층(23)의 상면을 노출시키기 위한 메사 식각 공정은 사진 및 식각 공정을 이용하여 수행될 수 있다. 메사(M)는 관통홀들(30a)을 가진다. 관통홀들(30a)은 메사를 형성하는 동안 함께 형성될 수 있다. 도 3b에 도시한 바와 같이, 메사(M)의 측벽 및 관통홀들(30a)의 측벽은 경사지게 형성될 수 있다.
기판(21) 상에 메사(M)를 형성함에 따라 기판(21) 상에 위치에 따라 높이가 서로 다른 모폴로지가 형성된다.
도 4a 및 도 4b를 참조하면, 메사(M) 상에 오믹 반사층(31)이 형성된다. 오믹 반사층(31)은 예를 들어, 리프트 오프 기술을 이용하여 형성될 수 있다. 오믹 반사층(31)은 단일층 또는 다중층으로 형성될 수 있으며, 예컨대 오믹층 및 반사층을 포함할 수 있다. 이들 층들은 예를 들어, 전자-빔 증발법을 이용하여 형성될 수 있다. 오믹 반사층(31)을 형성하기 전에 오믹 반사층(31)이 형성될 영역에 개구부를 가지는 예비 절연층(도시하지 않음)이 먼저 형성될 수도 있다.
본 실시예에 있어서, 메사(M)가 형성된 후에 오믹 반사층(31)이 형성되는 것으로 설명하지만, 이에 한정되는 것은 아니다. 예를 들어, 오믹 반사층(31)이 먼저 형성되고, 메사(M)가 형성될 수도 있으며, 또한, 오믹 반사층(31)을 위한 금속층이 반도체 적층(30) 상에 증착된 후, 금속층과 반도체 적층(30)이 함께 패터닝되어 오믹 반사층(31) 및 메사(M)가 함께 형성될 수도 있다.
도 5a 및 도 5b를 참조하면, 오믹 반사층(31) 및 메사(M)를 덮는 하부 절연층(33)이 형성된다. 하부 절연층(33)은 화학기상증착(CVD) 등의 기술을 사용하여 SiO2 등의 산화막, SiNx 등의 질화막, MgF2의 절연막으로 형성될 수 있다. 하부 절연층(33)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며 다중층으로 형성될 수도 있다. 나아가, 하부 절연층(33)은 저굴절 물질층과 고굴절 물질층이 교대로 적층된 분포 브래그 반사기(DBR)로 형성될 수 있다. 예컨대, SiO2/TiO2, SiO2/Nb2O5, SiO2/ZrO2나 MgF2/TiO2 등의 층을 적층함으로써 반사율이 높은 절연 반사층을 형성할 수 있다. 앞서 설명한 예비 절연층(도시하지 않음)은 하부 절연층(33)과 통합될 수 있다. 따라서, 오믹 반사층(31) 주위에 형성된 예비 절연층에 기인하여, 하부 절연층(33)의 두께가 위치에 따라 다를 수 있다. 즉, 오믹 반사층(31) 상의 하부 절연층(33)이 오믹 반사층(31) 주위의 하부 절연층(33)보다 얇을 수 있다.
하부 절연층(33)은 사진 및 식각 공정 또는 리프트 오프 공정을 통해 패터닝될 수 있으며, 이에 따라, 하부 절연층(33)은 관통홀들(30a) 내에서 제1 도전형 반도체층(23)을 노출시키는 제1 개구부(33a)를 가지며, 또한, 오믹 반사층(31)을 노출시키는 제2 개구부(33b)를 가진다. 나아가, 하부 절연층(33)은 기판(21)의 가장자리 근처에서 제1 도전형 반도체층(23) 상면을 노출시킬 수 있다.
도 6a 및 도 6b를 참조하면, 하부 절연층(33) 상에 제1 패드 금속층(35a) 및 금속 반사층(35c)이 형성된다.
제1 패드 금속층(35a)은 메사(M) 상부 영역 내에 한정되어 배치될 수 있다. 또한, 제1 패드 금속층(35a)은 메사(M)의 관통홀들(30a)을 통해 노출된 제1 도전형 반도체층에 전기적으로 접속한다. 제1 패드 금속층(35a)이 복수의 지점들에서 제1 도전형 반도체층(23)에 접속하므로 전류 분산이 용이하다. 그러나 이에 한정되는 것은 아니며, 제1 패드 금속층(35a)은 단일의 관통홀(30a)을 통해 제1 도전형 반도체층(23)에 접속할 수도 있다.
한편, 금속 반사층(35c)은 제1 패드 금속층(35a)으로부터 수평 방향으로 이격되며, 제1 패드 금속층(35a)을 링 형상으로 둘러쌀 수 있다. 금속 반사층(35c)은 메사(M)의 상면 및 측면을 덮을 수 있으며, 나아가, 메사(M) 주위의 영역으로 연장할 수 있다.
금속 반사층(35c)은 하부 절연층(33) 상에 한정되어 위치할 수 있으며, 따라서, 제1 도전형 반도체층(23) 및 오믹 반사층(31)으로부터 이격된다. 그러나 이에 한정되는 것은 아니며, 금속 반사층(35c)의 일부가 메사(M) 주위에 노출된 제1 도전형 반도체층(23)에 접속할 수도 있다.
상기 제1 패드 금속층(35a) 및 금속 반사층(35c)은 동일 재료로 동일 공정에서 함께 형성될 수 있다. 예컨대, 상기 제1 패드 금속층(35a) 및 금속 반사층(35c)은 접착층으로서 Ti, Cr, Ni 등을 포함할 수 있으며, 반사층으로 Al을 포함할 수 있다. 나아가, 상기 제1 패드 금속층(35a) 및 금속 반사층(35c)은 Sn과 같은 금속 원소의 확산을 방지하기 위한 확산 방지층 및 확산 방지층의 산화를 방지하기 위한 산화 방지층을 더 포함할 수 있다. 확산 방지층으로서는 예를 들어 Cr, Ti, Ni, Mo, TiW 또는 W 등이 사용될 수 있으며, 산화방지층으로서는 Au가 사용될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 패드 금속층(35a) 및 금속 반사층(35c)을 덮는 상부 절연층(37)이 형성된다. 상부 절연층(31)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 오믹 반사층(31)을 노출시키는 제2 개구부(37b)를 가진다. 본 실시예에 있어서, 복수의 제1 및 제2 개구부들(37a, 37b)이 도시되어 있으나, 이에 한정되는 것은 아니며, 단일의 제1 개구부(37a) 및 단일의 제2 개구부(37b)가 사용될 수도 있다. 또한, 상기 제2 개구부(37b)는 하부 절연층(33)의 제2 개구부(33b)를 통해 노출된 오믹 반사층(31)을 노출시킨다.
한편, 상부 절연층(37)은 또한 기판(21)의 가장자리를 따라 하부 절연층(33)의 가장자리를 덮을 수 있으며, 기판(21)의 가장자리 근처의 일부 영역을 노출시킬 수 있다. 이에 따라, 금속 반사층(35c)의 가장자리는 하부 절연층(33)과 상부 절연층(37)에 의해 밀봉될 수 있다. 상부 절연층(37)의 가장자리는 제1 패드 금속층(35a)으로부터 예컨대 적어도 14um 이격되도록 형성될 수 있다.
상부 절연층(37)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 나아가 분포 브래그 반사기로 형성될 수도 있다.
이어서, 상부 절연층(37) 상에 도 1 및 도 2에 도시한 바와 같은 제1 범프 패드(39a) 및 제2 범프 패드(39b)가 형성된다.
제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부(37a)를 통해 제1 패드 금속층(35a)에 전기적으로 접속하고, 제2 범프 패드(39b)는 상부 절연층(37)의 제2 개구부(37b)를 통해 오믹 반사층(31)에 전기적으로 접속한다.
제1 및 제2 범프 패드들(39a, 39b)이 형성된 후, 기판(21)의 하면을 그라인딩 및/또는 래핑 공정을 통해 부분적으로 제거하여 기판(21) 두께를 감소시킬 수 있다. 이어서, 기판(21)을 개별 칩 단위로 분할함으로써 서로 분리된 발광 다이오드가 제공된다. 이때, 상기 기판(21)은 레이저 스크라이빙 기술을 이용하여 분리될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 8을 참조하면, 본 실시예에 따른 발광 다이오드는 도 1 및 도 2를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 범프 패드(39a)가 금속 반사층(35c)에 접속된 것에 차이가 있다. 중복을 피하기 위해 동일 또는 유사한 사항에 대해서는 상세한 설명을 생략한다.
본 실시예에 따른 발광 다이오드의 상부 절연층(37)은 금속 반사층(35c)을 노출시키는 제3 개구부(37c)를 더 포함한다. 한편, 제1 범프 패드(39a)는 상부 절연층(37)의 제1 개구부들(37a)을 통해 제1 패드 금속층(35a)에 접속함과 아울러, 상기 제3 개구부(37c)를 통해 금속 반사층(35c)에 접속한다.
본 실시예에 따르면, 금속 반사층(35c)이 제1 범프 패드(39a)에 접속하므로, 금속 반사층(35c)을 통해 열을 방출할 수 있다. 이에 따라, 발광 다이오드의 방열 성능이 향상된다.
본 실시예에 있어서, 금속 반사층(35c)이 제1 범프 패드(39a)에 접속된 것으로 설명하지만, 이에 한정되는 것은 아니며, 제2 범프 패드(39b)에 접속될 수도 있다.
한편, 도 1 및 도 2의 실시예에 따른 금속 반사층(35c)은 제1 범프 패드(39a) 또는 제2 범프 패드(39b)로부터 전기적으로 절연되므로 전기적으로 플로팅된다. 이에 반해, 본 실시예에 따른 금속 반사층(35c)은 제1 범프 패드(39a) 또는 제2 범프 패드(39b)에 접속되므로, 전기적으로 플로팅되지는 않는다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 9를 참조하면, 본 실시예에 따른 발광 다이오드는 도 1 및 도 2를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 패드 금속층(35a) 및 금속 반사층(35c)의 형상 및 위치에 차이가 있다. 중복을 피하기 위해 동일 또는 유사한 사항에 대해서는 상세한 설명을 생략한다.
도 1의 실시예에서 반사 금속층(35c)은 링 형상으로 제1 패드 금속층(35a)을 둘러싸지만, 본 실시예에 있어서, 도 9에 도시된 바와 같이, 반사 금속층(35c)은 복수의 부분들로 나뉘어 배치되며, 특히, 메사(M)의 모서리들 근처에 배치된다.
또한, 제1 패드 금속층(35a)은 관통홀들(30a) 내에서 제1 도전형 반도체층(23)에 전기적으로 접속함과 아울러, 메사(M)의 가장자리들 근처에서 제1 도전형 반도체층(23)에 전기적으로 접속한다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 10을 참조하면, 본 실시예에 따른 발광 다이오드는 도 9를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 금속 반사층들(35c)이 각각 제1 범프 패드(39a) 또는 제2 범프 패드(39b)에 접속된 것에 차이가 있다.
즉, 상부 절연층(37)은 메사(M)의 각 모서리 근처에 배치된 금속 반사층들(35c)을 노출시키는 개구부들(37c)을 가진다. 또한, 제1 범프 패드(39a) 및 제2 범프 패드(39b)는 각각 상부 절연층(37)의 개구부들(37c)을 덮어 금속 반사층(35c)들에 접속된다.
본 실시예에 따르면, 금속 반사층들(35c)을 통한 열 방출을 도울 수 있어 방열 효율을 개선할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 11을 참조하면, 본 실시예에 따른 발광 다이오드는 도 9를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 메사(M)의 형상에 차이가 있으며, 제2 패드 금속층(35b)을 추가로 채택하는 대신, 제1 및 제2 범프 패드들(39a, 39b)을 생략한 것에 차이가 있다.
본 실시예에 따른 발광 다이오드의 메사(M)는 관통홀(도 9의 30a)을 갖지 않는다. 따라서, 하부 절연층(33)은 제1 개구부들(33a)을 갖지 않는다. 한편, 메사(M)의 가장자리들에 메사(M) 영역 내측으로 함입된 홈들이 형성된다. 하부 절연층(33)은 이 홈들 내에서 제1 도전형 반도체층(23)을 노출시키도록 형성된다.
제1 패드 금속층(35a)은 메사(M)의 가장자리들에서 제1 도전형 반도체층(23)에 전기적으로 접속한다.
한편, 상부 절연층(37)은 제1 패드 금속층(35a)을 노출시키는 제1 개구부(37a) 및 제2 패드 금속층(35b)을 노출시키는 제2 개구부를 가진다. 이들 개구부들(37a, 37b)을 통해 노출된 제1 및 제2 패드 금속층들(35a, 35b)이 발광 다이오드를 플립본딩할 때, 범프 패드들 없이 직접 사용된다.
상부 절연층(37)의 제1 개구부(37a) 및 제2 개구부(37b)는 각각 제1 패드 금속층(35a)의 양측에 배치된 금속 반사층들(35c)을 노출시킨다. 따라서, 발광 다이오드가 솔더와 같은 본딩재를 통해 서브마운트나 인쇄회로 기판에 실장될 때, 금속 반사층들(35c)을 통해서도 열을 방출할 수 있어 방열 효율이 개선된다.
한편, 본 실시예에 있어서, 제2 패드 금속층(35b)은 메사(M) 상에 배치되며, 하부 절연층(33)의 개구부들(33b)을 통해 오믹 반사층(31)에 전기적으로 접속된다. 제2 패드 금속층(35b)은 제1 패드 금속층(35a)으로 둘러싸일 수 있다. 제1 및 제2 패드 금속층들(35a, 35b)은 금속 반사층(35c)과 동일한 재료로 동일 공정에서 함께 형성될 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 12를 참조하면, 본 실시예에 따른 발광 다이오드는 도 9를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 메사(M)의 형상에 차이가 있다.
본 실시예에 따른 발광 다이오드의 메사(M)는 관통홀(도 9의 30a)을 가지며, 또한, 도 11을 참조하여 설명한 바와 같이, 메사(M)의 가장자리들에 메사(M) 영역 내측으로 함입된 홈들을 가진다. 하부 절연층(33)은 이 홈들 내에서 제1 도전형 반도체층(23)을 노출시키도록 형성된다.
이에 따라, 제1 패드 금속층(35a)은 관통홀들(30a) 및 홈들 내에서 제1 도전형 반도체층(23)에 전기적으로 접속될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 13을 참조하면, 본 실시예에 따른 발광 다이오드는 도 12를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 상부 절연층(37)이 금속 반사층들(35c)을 노출시키는 개구부들(37c)을 갖는 것에 차이가 있다.
제1 및 제2 범프 패드들(39a, 39b)은 각각 상부 절연층(37)의 개구부들(37c)을 통해 노출된 금속 반사층들(35c)에 접속되며, 이에 따라 발광 다이오드의 방열 성능이 개선된다.
도 14는 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이고, 도 15는 도 14의 절취선 A-A를 따라 취해진 단면도이며, 도 16은 도 14의 발광 다이오드의 개략적이 회로도이다.
도 14, 도 15 및 도 16을 참조하면, 상기 발광 다이오드는 기판(121), 복수의 발광셀들(C1~C7), 오믹 반사층(131), 하부 절연층(133), 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c), 연결부들(135ab), 상부 절연층(137), 제1 범프 패드(139a) 및 제2 범프 패드(139b)를 포함한다. 발광셀들(C1~C7)은 각각 제1 도전형 반도체층(123), 활성층(125), 및 제2 도전형 반도체층(127)을 포함하는 반도체 적층(130)을 포함한다.
기판(121)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판이면 특별히 제한되지 않는다. 기판(121)의 예로는 사파이어 기판, 질화갈륨 기판, SiC 기판 등 다양할 수 있으며, 패터닝된 사파이어 기판일 수 있다. 기판(121)은 도 14의 평면도에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있으나, 반드시 이에 한정되는 것은 아니다. 기판(121)의 크기는 특별히 한정되는 것은 아니며 다양하게 선택될 수 있다.
복수의 발광셀들(C1~C7)은 기판(121) 상에서 서로 이격되어 배치된다. 본 실시예에서 7개의 발광셀들(C1~C7)이 도시되지만, 발광셀들의 개수는 조절될 수 있다.
발광셀들(C1~C7)은 각각 제1 도전형 반도체층(123)을 포함한다. 제1 도전형 반도체층(123)은 기판(121) 상에 배치된다. 제1 도전형 반도체층(123)은 기판(121) 상에서 성장된 층으로, 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층일 수 있다.
제1 도전형 반도체층(123) 상에 활성층(125) 및 제2 도전형 반도체층(127)이 배치된다. 활성층(125)은 제1 도전형 반도체층(123)과 제2 도전형 반도체층(127) 사이에 배치된다. 활성층(125) 및 제2 도전형 반도체층(127)은 제1 도전형 반도체층(123)보다 작은 면적을 가질 수 있다. 활성층(125) 및 제2 도전형 반도체층(127)은 메사 식각에 의해 메사 형태로 제1 도전형 반도체층(123) 상에 위치할 수 있다.
발광셀들(C1~C7)의 가장자리들 중 기판(121)의 가장자리에 인접한 가장자리들에서, 제1 도전형 반도체층(123)의 가장자리와 메사, 예컨대 활성층(125) 및 제2 도전형 반도체층(127)의 가장자리들은 서로 이격될 수 있다. 즉, 제1 도전형 반도체층(123)의 상면 일부가 메사의 외부에 노출된다. 활성층(125)은 제1 도전형 반도체층(123)보다 기판(121)의 가장자리로부터 멀리 이격되며, 따라서, 레이저에 의한 기판 분리 공정에서 활성층(125)이 손상되는 것을 방지할 수 있다.
한편, 발광셀들(C1~C7)의 가장자리들 중 인접한 발광셀들과 마주보는 가장자리들에서, 제1 도전형 반도체층(123)의 가장자리와 활성층(125) 및 제2 도전형 반도체층(127)의 가장자리는 동일한 경사면 상에 위치할 수 있다. 따라서, 발광셀들이 서로 마주보는 면에서 제1 도전형 반도체층(123)의 상부면은 노출되지 않을 수 있다. 이에 따라, 발광셀들(C1~C7)의 발광 면적을 확보할 수 있다.
활성층(125)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다. 활성층(125) 내에서 우물층의 조성 및 두께는 생성되는 광의 파장을 결정한다. 특히, 우물층의 조성을 조절함으로써 자외선, 청색광 또는 녹색광을 생성하는 활성층을 제공할 수 있다.
한편, 제2 도전형 반도체층(127)은 p형 불순물, 예컨대 Mg이 도핑된 질화갈륨계 반도체층일 수 있다. 제1 도전형 반도체층(123) 및 제2 도전형 반도체층(127)은 각각 단일층일 수 있으나, 이에 한정되는 것은 아니며, 다중층일 수도 있으며, 초격자층을 포함할 수도 있다. 제1 도전형 반도체층(123), 활성층(125) 및 제2 도전형 반도체층(127)은 금속유기화학 기상 성장법(MOCVD) 또는 분자선 에피택시(MBE)와 같은 공지의 방법을 이용하여 챔버 내에서 기판(121) 상에 성장되어 형성될 수 있다.
한편, 발광셀들(C1~C7)은 각각 제2 도전형 반도체층(127) 및 활성층(123)을 관통하여 제1 도전형 반도체층(123)을 노출시키는 관통홀들(130a)을 가진다. 관통홀들(130a)은 제2 도전형 반도체층(127) 및 활성층(125)으로 둘러싸인다. 도시한 바와 같이, 관통홀들(130a)은 발광셀들(C1~C7)의 중앙 영역에 배치될 수 있으며, 기다란 형상을 가질 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 각 발광셀에 복수의 관통홀들이 형성될 수도 있다.
한편, 오믹 반사층(131)은 제2 도전형 반도체층(127) 상에 배치되며, 제2 도전형 반도체층(127)에 전기적으로 접속한다. 오믹 반사층(131)은 제2 도전형 반도체층(127)의 상부 영역에서 제2 도전형 반도체층(127)의 거의 전 영역에 걸쳐 배치될 수 있다. 예를 들어, 오믹 반사층(131)은 제2 도전형 반도체층(127) 상부 영역의 80% 이상, 나아가 90% 이상을 덮을 수 있다. 다만, 셀 분리 영역(ISO) 또는 기판(121)의 가장자리 측으로부터 유입될 수 있는 수분에 의한 손상을 방지하기 위해, 오믹 반사층(131)의 가장자리는 제2 도전형 반도체층(127)의 가장자리보다 셀 영역 내측에 배치될 수 있다.
오믹 반사층(131)은 반사성을 갖는 금속층을 포함할 수 있으며, 따라서, 활성층(125)에서 생성되어 오믹 반사층(131)으로 진행하는 광을 기판(121) 측으로 반사시킬 수 있다. 예를 들어, 오믹 반사층(131)은 단일 반사 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 오믹층과 반사층을 포함할 수도 있다. 오믹층으로는 Ni과 같은 금속층 또는 ITO와 같은 투명 산화물층이 사용될 수 있으며, 반사층으로는 Ag 또는 Al과 같이 반사율이 높은 금속층이 사용될 수 있다.
하부 절연층(133)은 발광셀들(C1~C7) 및 오믹 반사층(131)을 덮는다. 하부 절연층(133)은 발광셀들(C1~C7)의 상면 뿐만 아니라 그 둘레를 따라 발광셀들(C1~C7)의 측면을 덮을 수 있으며, 발광셀들(C1~C7) 주위의 기판(121)을 부분적으로 덮을 수 있다. 하부 절연층(133)은 특히 발광셀들(C1~C7) 사이의 셀 분리 영역(ISO)을 덮으며, 나아가, 관통홀들(130a) 내에 노출된 제1 도전형 반도체층(123)을 부분적으로 덮을 수 있다.
한편, 하부 절연층(133)은 제1 도전형 반도체층을 노출시키는 제1 개구부들(133a) 및 오믹 반사층들(31)을 노출시키는 제2 개구부들(133b)를 가진다. 제1 개구부(133a)는 관통홀(130a) 내에서 제1 도전형 반도체층(123)을 노출시키며, 또한, 기판(121)의 가장자리를 따라 기판(121)의 상부면을 노출시킬 수 있다.
제2 개구부(133b)는 오믹 반사층(131)의 상부에 위치하여 오믹 반사층(131)을 노출시킨다. 제2 개구부들(133b)의 위치 및 형상은 발광셀들(C1~C7)의 배치 및 전기적 연결을 위해 다양하게 변형될 수 있다. 또한, 도 14에서 각 발광셀 상에 하나의 제2 개구부(133b)가 배치된 것으로 도시하였으나, 각 발광셀 상에 복수의 제2 개구부들(133b)이 배치될 수도 있다.
한편, 하부 절연층(133)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 하부 절연층(133)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, SiO2막, TiO2막, ZrO2막, MgF2막, 또는 Nb2O5막 등에서 굴절률이 서로 다른 층들을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다. 또한, 하부 절연층(133)의 모든 부분이 동일한 적층 구조일 수 있으나, 이에 한정되는 것은 아니며, 특정 부분은 다른 부분에 비해 더 많은 적층들을 포함할 수 있다. 특히, 오믹 반사층(131) 상부의 하부 절연층(133)에 비해 오믹 반사층(131) 주위의 하부 절연층(133)이 더 두꺼울 수 있다.
한편, 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)은 상기 하부 절연층(133) 상에 배치된다. 제2 패드 금속층(135a)은 제1 발광셀(C1) 상부에 위치하며, 제1 패드 금속층(135b)은 마지막 발광셀, 즉 제7 발광셀(C7) 상부에 위치한다. 한편, 연결부들(135ab)은 이웃하는 두 개의 발광셀들 상부에 걸쳐서 위치하며, 발광셀들(C1~C7)을 전기적으로 직렬 연결한다. 이에 따라, 도 16에 도시한 바와 같이, 연결부들(135ab)에 의해 도 14의 7개의 발광셀들(C1~C7)이 직렬 연결되어 직렬 어레이가 형성된다. 여기서, 제1 발광셀(C1)은 직렬 어레이의 첫단에 위치하며, 마지막 발광셀인 제7 발광셀(C7)은 직렬 어레이의 끝단에 위치한다.
다시 도 14을 참조하면, 제1 패드 금속층(135a)은 마지막 발광셀(C7)의 상부 영역 내에, 나아가, 마지막 발광셀(C7)의 제2 도전형 반도체층(127)의 상부 영역 내에 한정되어 위치할 수 있다. 제1 패드 금속층(135a)은 또한 하부 절연층(133)의 제1 개구부(133a)를 통해 마지막 발광셀(C7)의 제1 도전형 반도체층(123)에 전기적으로 접속한다. 제1 패드 금속층(135a)은 제1 개구부(133a)를 통해 직접 제1 도전형 반도체층(123)에 접촉할 수 있다.
또한, 제2 패드 금속층(135b)은 제1 발광셀(C1)의 상부 영역 내에, 나아가, 제1 발광셀(C1)의 제2 도전형 반도체층(127)의 상부 영역 내에 한정되어 위치할 수 있다. 제2 패드 금속층(135b)은 하부 절연층(133)의 제2 개구부(133b)를 통해 제1 발광셀(C1) 상의 오믹 반사층(131)에 전기적으로 접속한다. 제2 패드 금속층(135b)은 제2 개구부(133b)를 통해 오믹 반사층(131)에 직접 접촉할 수 있다.
한편, 제2 패드 금속층(135b)은 연결부(135ab)에 의해 둘러싸일 수 있으며, 따라서, 제2 패드 금속층(135b)과 연결부(135ab) 사이에 제2 패드 금속층(135b)을 둘러싸는 경계 영역이 형성될 수 있다. 이 경계 영역은 하부 절연층(133)을 노출시킨다.
한편, 연결부들(135ab)은 서로 이웃하는 발광셀들을 전기적으로 연결한다. 각 연결부(135ab)는 하나의 발광셀의 제1 도전형 반도체층(123)에 전기적으로 접속함과 아울러, 이웃하는 발광셀의 오믹 반사층(131), 따라서, 제2 도전형 반도체층(127)에 전기적으로 접속하여 이들 발광셀들을 직렬 연결한다. 구체적으로, 연결부들(135ab)은 각각 하부 절연층(133)의 제1 개구부(133a)를 통해 노출된 제1 도전형 반도체층(123)에 전기적으로 접속할 수 있으며, 제2 개구부(133b)를 통해 노출된 오믹 반사층(131)에 전기적으로 접속할 수 있다. 나아가, 연결부들(135ab)은 제1 도전형 반도체층(123) 및 오믹 반사층(131)에 직접 접촉할 수도 있다.
각 연결부(135ab)는 발광셀들 사이의 셀 분리 영역(ISO)을 지난다. 각 연결부(135ab)는 제1 도전형 반도체층(123)의 복수의 가장자리들 중 오직 하나의 가장자리 상부 영역을 지날 수 있다. 이에 따라, 셀 분리 영역(ISO) 상부에 위치하는 연결부(135ab) 면적을 감소시킬 수 있다. 나아가, 이웃하는 발광셀들을 연결하기 위해 셀 분리 영역(ISO)을 지나는 연결부(135ab) 부분을 제외한 나머지 부분들은 모두 발광셀들 영역 상부에 한정되어 위치한다. 예를 들어, 발광셀들(C1~C7)은 각각 도 14에 도시한 바와 같이 직사각형의 형상을 가질 수 있으며, 따라서, 네 개의 가장자리들을 가진다. 연결부(135ab)는 하나의 발광셀의 가장자리들 중 오직 하나의 가장자리 상부 영역을 지나며, 상기 발광셀의 나머지 가장자리들의 상부 영역으로부터 이격될 수 있다.
셀 분리 영역(ISO)은 반도체 적층(130)을 식각하여 기판(121)이 노출된 영역으로 발광셀들(C1~C7)의 부분들에 비해 깊이가 커서 모폴로지의 변화가 심하다. 이에 따라, 셀 분리 영역(ISO)을 덮는 하부 절연층(133) 및 연결부(135ab)는 셀 분리 영역(ISO) 근처에서 모폴로지 변화, 즉 높이 변화가 심하게 발생한다. 연결부(135ab)는 이웃하는 두 개의 발광셀들을 연결하기 위해 모폴로지 변화가 큰 셀 분리 영역(ISO)을 지나게 된다. 이에 따라, 연결부(135ab)에 다양한 문제가 발생할 수 있으며, 특히, 외부 환경에 의한 손상이 쉽게 발생할 수 있다. 따라서, 셀 분리 영역(ISO) 상부에 위치하는 연결부(135ab)의 면적을 감소시킴으로써 발광 다이오드의 신뢰성을 향상시킬 수 있다.
한편, 제3 패드 금속층(135c)은 제1 및 제2 패드 금속층(135a, 135b) 및 연결부들(135ab)과 달리 발광셀들(C1~C7) 및 오믹 반사층(131)으로부터 상기 하부 절연층(133)에 의해 이격된다. 또한, 제3 패드 금속층(135c)은 제1 및 제2 패드 금속층(135a, 135b) 및 연결부들(135ab)로부터 이격된다.
제3 패드 금속층(135c)은 적어도 하나의 발광셀 상부 영역에 위치할 수 있으며, 복수의 제3 패드 금속층들(135c)이 복수의 발광셀들 상부 영역에 나뉘어 배치될 수 있다. 본 실시예에 있어서, 제3 패드 금속층들(135c)은 제1 발광셀(C1) 및 제7 발광셀(C7)을 제외한 나머지 발광셀들, 즉 제2 내지 제6 발광셀들(C2~C6) 상부에 배치되어 있다. 즉, 제1 패드 금속층(135a) 및 제2 패드 금속층(135b)이 접속하는 발광셀들(C7, C1) 이외의 발광셀들(C2~C6) 상부에 제3 패드 금속층들(135c)이 각각 배치되어 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 모든 발광셀들(C1~C7) 상부에 제3 패드 금속층들(135c)이 배치될 수 있으며, 또는 일부 발광셀들 상의 제3 패드 금속층(135c)은 생략될 수도 있다. 제1 패드 금속층(135a) 및 제2 패드 금속층(135b)이 배치된 발광셀들(C7, C1)은 제1 및 제2 패드 금속층들(135a, 135b)이 열 방출에 기여할 수 있다. 따라서, 제1 및 제7 발광셀들(C1, C7) 이외의 나머지 발광셀들(C2~C6)에 모두 제3 패드 금속층들(135c)을 배치하여 이들 발광셀들(C1~C7)의 열 방출을 향상시킬 수 있다.
한편, 몇몇 실시예들에 있어서, 제3 패드 금속층(135c)은 오믹 반사층(131) 상부 영역에 한정되어 배치될 수 있다. 발광셀에서 방출된 열은 오믹 반사층(131)을 통해 전달되기 쉽다. 따라서, 제3 패드 금속층(135c)을 오믹 반사층(131)과 중첩하도록 배치함으로써 오믹 반사층(131)으로부터 제3 패드 금속층(135c)으로 열을 쉽게 전달할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제3 패드 금속층(135c)이 오믹 반사층(131) 상부 영역 외부에 배치될 수 있으며, 나아가 적어도 두 개의 발광셀들에 걸쳐서 배치될 수도 있다.
본 실시예에 있어서, 제3 패드 금속층(135c)은 기다란 직사각형 형상을 갖도록 도시되지만, 본 발명은 이에 한정되는 것은 아니며, 다양한 형상을 가질 수 있다.
제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)은 하부 절연층(133)이 형성된 후에 동일 공정에서 동일 재료로 함께 형성될 수 있으며, 따라서 동일 레벨에 위치할 수 있다. 그러나 본 발명은 이에 반드시 한정되는 것은 아니며, 제3 패드 금속층(135c)은 제1 및 제2 패드 금속층(135a, 135b) 또는 연결부들(135ab)과 다른 재료로 다른 공정에 의해 형성될 수도 있다. 또한, 반드시 이에 한정되는 것은 아니나, 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)은 각각 하부 절연층(133) 상에 위치하는 부분을 포함할 수 있다. 특히, 제3 패드 금속층(135c)은 모두 하부 절연층(133) 상에 위치하여 발광셀들 및 오믹 반사층(131)으로부터 이격된다.
한편, 제1 및 제2 패드 금속층(135a, 135b) 및 연결부(135ab)는 Al층과 같은 반사층을 포함할 수 있으며, 반사층은 Ti, Cr 또는 Ni 등의 접착층 상에 형성될 수 있다. 또한, 상기 반사층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성될 수 있다. 제1 및 제2 패드 금속층(135a, 135b) 및 연결부들(135ab)은 예컨대, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 가질 수 있다. 제3 패드 금속층(135c)은 제1 및 제2 패드 금속층(135a, 135b)과 동일 재료로 동일한 층 구조를 가질 수 있으나, 이에 한정되는 것은 아니며, 다른 재료로 다른 층 구조를 가질 수도 있다.
상부 절연층(137)은 제1, 제2 및 제3 패드 금속층(135a, 135b, 135c)과 연결부들(135ab)을 덮는다. 또한, 상부 절연층(137)은 발광셀들(C1~C7) 둘레를 따라 하부 절연층(133)의 가장자리를 덮을 수 있다. 다만, 상부 절연층(137)은 기판(121)의 가장자리를 따라 기판(121)의 상부면을 노출시킬 수 있다. 상부 절연층(137)의 가장자리로부터 연결부들(135ab)까지의 최단 거리는 수분이 침투하여 연결부들(135ab)을 손상시키는 것을 방지하기 위해 멀수록 좋은데, 대략 15um 이상일 수 있다. 이 거리보다 짧은 경우, 발광 다이오드를 저전류, 예컨대 25mA에서 동작시킬 경우, 수분에 의해 연결부들(135ab)이 손상되기 쉽다.
한편, 상부 절연층(137)은 제1 패드 금속층(135a)을 노출시키는 제1 개구부(137a), 제2 패드 금속층(135b)을 노출시키는 제2 개구부(137b) 및 제3 패드 금속층(135c)을 노출시키는 제3 개구부(137c)를 가진다. 제1 개구부(137a) 및 제2 개구부(137b)는 각각 마지막 발광셀(C7)과 제1 발광셀(C1) 상부 영역에 배치된다. 또한, 제3 개구부(137c)는 제3 패드 금속층(135c) 상에 위치한다. 도 14에 2개의 제3 개구부들(137c)이 각각의 제3 패드 금속층(135c) 상에 배치된 것을 도시하나, 하나의 제3 개구부(137c)가 하나의 제3 패드 금속층(135c) 상에 배치될 수 있고, 3개 이상의 제3 개구부들(137c)이 하나의 제3 패드 금속층(135c) 상에 배치될 수 있다. 이들 제1, 제2 및 제3 개구부들(137a, 137b, 137c)을 제외하면 발광셀들(C1~C7)의 다른 영역들은 모두 상부 절연층(137)으로 덮일 수 있다. 따라서, 연결부들(135ab)의 상면 및 측면은 모두 상부 절연층(137)으로 덮여 밀봉될 수 있다.
한편, 일 실시예에 있어서, 도 14에 도시한 바와 같이, 상부 절연층(137)의 제2 개구부(137b)는 하부 절연층(133)의 제2 개구부(133b)와 중첩하지 않도록 횡방향으로 이격되어 배치될 수 있다. 이에 따라, 상부 절연층(137)의 제2 개구부(137b)를 통해 솔더가 침투하더라도 하부 절연층(133)의 제2 개구부(133b)로 솔더가 확산되는 것을 방지할 수 있어, 솔더에 의한 오믹 반사층(131)의 오염을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 상부 절연층(137)의 제2 개구부(137b)가 하부 절연층(133)의 제2 개구부(133b)와 중첩하도록 배치될 수도 있다. 상부 절연층(137)의 제3 개구부(137c)는 상부 절연층(137)의 제1 및 제2 개구부들(137a, 137b)로부터 횡방향으로 이격될 뿐만 아니라 하부 절연층(133)의 개구부들(133a, 133b)로부터도 횡방향으로 이격된다.
상부 절연층(137)은 SiO2 또는 Si3N4의 단일층으로 형성될 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상부 절연층(137)은 실리콘질화막과 실리콘산화막을 포함하는 다층 구조를 가질 수도 있으며, SiO2막, TiO2막, ZrO2막, MgF2막, 또는 Nb2O5막 등에서 굴절률이 서로 다른 층들을 교대로 적층한 분포브래그 반사기를 포함할 수도 있다.
도 14에 도시한 바와 같이, 제1 및 제2 범프 패드(139a, 139b)는 복수의 발광셀들에 걸쳐 배치될 수 있다. 도 14에서, 제1 범프 패드(139a)는 제2, 제3, 제5, 제6 및 제7 발광셀들(C2, C3, C5, C6 및 C7)의 상부 영역에 걸쳐서 배치되며, 제2 범프 패드(139b)는 제1, 제4, 제5 및 제6 발광셀들(C1, C4, C5, C6)의 상부 영역에 걸쳐서 배치된다. 이에 따라, 제1 및 제2 범프 패드들(139a, 139b)을 상대적으로 크게 형성할 수 있으며, 따라서, 발광 다이오드의 실장 공정을 도울 수 있다.
한편, 제1 범프 패드(139a)는 상부 절연층(137)의 제1 개구부(137a)를 통해 노출된 제1 패드 금속층(135a)에 전기적으로 접촉하고, 제2 범프 패드(139b)는 제2 개구부(137b)를 통해 노출된 제2 패드 금속층(135b)에 전기적으로 접촉한다. 또한, 제1 범프 패드(139a) 및 제2 범프 패드(139b)는 상부 절연층(137)의 제3 개구부들(137c)을 통해 제3 패드 금속층들(135c)에 접속한다. 도 14에 도시한 바와 같이, 제1 범프 패드(139a)는 상부 절연층(137)의 제1 개구부들(137a)을 모두 덮어 밀봉하며, 제2 범프 패드(139b)는 상부 절연층(137)의 제2 개구부(137b)를 모두 덮어 밀봉한다. 또한, 제1 및 제2 범프 패드들(139a, 139b)은 상부 절연층(137)의 제3 개구부들(137c)을 모두 덮어 밀봉한다. 따라서, 상부 절연층(137)의 제3 개구부들(137c)은 제1 범프 패드(139a)의 하부 영역 또는 제2 범프 패드(139b)의 하부 영역 내에 한정되어 위치한다.
또한, 제3 패드 금속층(135c)이 제1 범프 패드(139a) 또는 제2 범프 패드(139b) 하부 영역 내에 한정되어 위치하도록 제1 범프 패드(139a) 또는 제2 범프 패드(139b)가 제3 패드 금속층(135c)의 상부 영역을 덮을 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제3 패드 금속층(135c)의 일부가 제1 범프 패드(139a) 및 제2 범프 패드(139b)의 하부 영역 외부에 배치될 수 있다.
제1 범프 패드(139a) 및 제2 범프 패드(139b)는 발광 다이오드를 서브마운트나 인쇄회로보드 등에 본딩되는 부분들로서 본딩에 적합한 재료로 형성된다. 예를 들어, 제1 및 제2 범프 패드들(139a, 139b)은 Au층 또는 AuSn층을 포함할 수 있다.
본 실시예에 따르면, 전기적 연결에 기여하지 않는 제3 패드 금속층(135c, 방열 패드)을 제1 및 제2 범프 패드들(139a, 139b)과 발광셀들(C1~C7) 사이에 배치하고, 이를 제1 범프 패드(139a) 또는 제2 범프 패드(139b)와 접속시킴으로써 발광 다이오드의 방열 성능을 향상시킬 수 있다.
본 실시예에서 7개의 발광셀들(C1~C7)을 갖는 발광 다이오드에 대해 설명하였지만, 발광셀들의 개수는 더 많을 수도 있고 더 적을 수도 있다.
발광 다이오드의 구조에 대해 위에서 상세하게 설명하였으며, 이하에서 설명되는 발광 다이오드 제조 방법을 통해 더욱 명확하게 이해될 것이다.
도 17 내지 도 22는 도 14의 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다. 각 도면들에서 a는 평면도를 b는 각 평면도의 절취선 A-A를 따라 취해진 단면도를 나타낸다.
우선, 도 17a 및 도 17b를 참조하면, 기판(121) 상에 제1 도전형 반도체층(123), 활성층(125) 및 제2 도전형 반도체층(127)을 포함하는 반도체 적층(130)이 성장된다. 상기 기판(121)은 질화갈륨계 반도체층을 성장시킬 수 있는 기판으로서, 예컨대 사파이어 기판, 탄화실리콘 기판, 질화갈륨(GaN) 기판, 스피넬 기판 등일 수 있다. 특히, 상기 기판은 패터닝된 사파이어 기판과 같이 패터닝된 기판일 수 있다.
제1 도전형 반도체층(123)은 예컨대 n형 질화갈륨계층을 포함하고, 제2 도전형 반도체층(127)은 p형 질화갈륨계층을 포함할 수 있다. 또한, 활성층(125)은 단일양자우물 구조 또는 다중양자우물 구조일 수 있으며, 우물층과 장벽층을 포함할 수 있다. 또한, 우물층은 요구되는 광의 파장에 따라 그 조성원소가 선택될 수 있으며, 예컨대 AlGaN, GaN 또는 InGaN을 포함할 수 있다.
이어서, 반도체 적층(130)을 패터닝하여 복수의 발광셀들(C1~C7)이 형성된다. 예컨대, 제1 도전형 반도체층(123)의 상면을 노출시키기 위한 메사 형성 공정 및 셀 분리 영역(ISO)을 형성하기 위한 셀 분리 공정이 사진 및 식각 공정을 이용하여 수행될 수 있다.
발광셀들(C1~C7)은 셀 분리 영역(ISO)에 의해 서로 이격되며, 각각 관통홀들(130a)을 가진다. 도 17b에 도시한 바와 같이, 셀 분리 영역(ISO)의 측벽 및 관통홀들(130a)의 측벽은 경사지게 형성될 수 있다.
한편, 메사 식각 공정에 의해 각 발광셀들의 제1 도전형 반도체층(123)의 상면이 노출된다. 관통홀들(130a)은 메사 식각 공정에서 함께 형성될 수 있다. 다만, 제2 도전형 반도체층(127) 및 활성층(123)의 둘레를 따라 제1 도전형 반도체층(123)의 상면이 링 형상으로 노출될 수도 있으나, 이에 한정되는 것은 아니다. 도 17a 및 도 17b에 도시한 바와 같이, 기판(121)의 가장자리 근처에 위치하는 발광셀들(C1~C7)의 가장자리들 근처에서 제1 도전형 반도체층(123)의 상면이 노출되고, 그 외의 가장자리들 근처에서는 제2 도전형 반도체층(127), 활성층(123) 및 제1 도전형 반도체층(123)이 연속적인 경사면을 이룰 수 있으며, 따라서, 제1 도전형 반도체층(123)의 상면이 노출되지 않을 수 있다. 특정 실시예에서, 발광셀들에 의해 둘러싸인 고립된 발광셀이 존재할 수 있는데, 이 고립된 발광셀의 가장자리들은 기판(121)의 가장자리로부터 이격된다. 이 경우, 이 고립된 발광셀의 제1 도전형 반도체층(123)은 제2 도전형 반도체층(127) 및 활성층(125)과 함께 연속적인 경사면을 형성하고, 그 가장자리 근처에 노출된 상면을 전혀 갖지 않을 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 각 발광셀의 가장자리들에서 제1 도전형 반도체층(123)의 상면이 노출될 수 있다.
기판(121) 상에 셀 분리 영역(ISO)에 의해 서로 이격된 복수의 발광셀들(C1~C7)을 형성함에 따라 높이가 서로 다른 위치들을 갖는 모폴로지가 형성된다. 이 모폴로지에서, 각 발광셀의 제2 도전형 반도체층(127)의 상면이 가장 높으며, 셀 분리 영역(ISO)에 노출된 기판(121) 면이 가장 낮다.
도 18a 및 도 18b를 참조하면, 발광셀들(C1~C7) 상에 오믹 반사층(131)이 형성된다. 오믹 반사층(131)은 예를 들어, 리프트 오프 기술을 이용하여 형성될 수 있다. 오믹 반사층(131)은 단일층 또는 다중층으로 형성될 수 있으며, 예컨대 오믹층 및 반사층을 포함할 수 있다. 이들 층들은 예를 들어, 전자-빔 증발법을 이용하여 형성될 수 있다. 오믹 반사층(131)을 형성하기 전에 오믹 반사층(131)이 형성될 영역에 개구부를 가지는 예비 절연층(도시하지 않음)이 먼저 형성될 수도 있다.
본 실시예에 있어서, 발광셀들(C1~C7)이 형성된 후에 오믹 반사층(131)이 형성되는 것으로 설명하지만, 이에 한정되는 것은 아니다. 예를 들어, 오믹 반사층(131)이 먼저 형성되고, 발광셀들(C1~C7)이 형성될 수도 있으며, 또한, 오믹 반사층(131)을 위한 금속층이 반도체 적층(130) 상에 증착된 후, 금속층과 반도체 적층(130)이 함께 패터닝되어 오믹 반사층(131) 및 발광셀들(C1~C7)이 함께 형성될 수도 있다.
도 19a 및 도 19b를 참조하면, 오믹 반사층(131) 및 발광셀들(C1~C7)을 덮는 하부 절연층(133)이 형성된다. 하부 절연층(133)은 화학기상증착(CVD) 등의 기술을 사용하여 SiO2 등의 산화막, SiNx 등의 질화막, MgF2의 절연막으로 형성될 수 있다. 하부 절연층(133)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며 다중층으로 형성될 수도 있다. 나아가, 하부 절연층(133)은 저굴절 물질층과 고굴절 물질층이 교대로 적층된 분포 브래그 반사기(DBR)로 형성될 수 있다. 예컨대, SiO2/TiO2, SiO2/Nb2O5, SiO2/ZrO2나 MgF2/TiO2 등의 층을 적층함으로써 반사율이 높은 절연 반사층을 형성할 수 있다. 앞서 설명한 예비 절연층(도시하지 않음)은 하부 절연층(133)과 통합될 수 있다. 따라서, 오믹 반사층(131) 주위에 형성된 예비 절연층에 기인하여, 하부 절연층(133)의 두께가 위치에 따라 다를 수 있다. 즉, 오믹 반사층(131) 상의 하부 절연층(133)이 오믹 반사층(131) 주위의 하부 절연층(133)보다 얇을 수 있다.
하부 절연층(133)은 사진 및 식각 공정을 통해 패터닝될 수 있으며, 이에 따라, 하부 절연층(133)은 관통홀들(130a) 내에서 제1 도전형 반도체층(123)을 노출시키는 제1 개구부(133a)를 가지며, 또한, 각 발광셀 상에서 오믹 반사층(131)을 노출시키는 제2 개구부(133b)를 가진다. 나아가, 하부 절연층(133)은 기판(121)의 가장자리 근처에서 기판(121) 상면을 노출시킬 수 있다.
도 20a 및 도 20b를 참조하면, 하부 절연층(133) 상에 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)이 형성된다.
연결부들(135ab)은 제1 발광셀(C1) 내지 제7 발광셀(C7)을 전기적으로 연결하여 발광셀들(C1~C7)의 직렬 어레이를 형성한다. 제1 발광셀(C1)은 직렬 어레이의 첫단에 위치하며, 제7 발광셀(C7)은 직렬 어레이의 끝단에 위치한다.
특히, 연결부들(135ab)은 각각 하나의 발광셀의 제1 도전형 반도체층(123)과 그것에 이웃하는 발광셀의 제2 도전형 반도체층(127)을 전기적으로 연결한다. 연결부들(135ab)은 하부 절연층(133)의 제1 개구부들(133a)을 통해 관통홀들(130a) 내에 노출된 제1 도전형 반도체층(123)에 전기적으로 접속할 수 있으며, 하부 절연층(133)의 제2 개구부들(133b)을 통해 노출된 오믹 반사층(131)에 전기적으로 접속할 수 있다. 나아가, 연결부들(135ab)은 제1 도전형 반도체층(123)과 오믹 반사층(131)에 직접 접촉할 수 있다.
연결부들(135ab)은 이웃하는 발광셀들을 연결하기 위해 셀 분리 영역(ISO)을 지난다. 도 20a에 도시한 바와 같이, 각각의 연결부(135ab)는 기판(121) 상의 모폴로지의 영향을 줄이기 위해, 하나의 발광셀의 제1 도전형 반도체층(123)의 가장자리들 중 오직 하나의 가장자리의 상부를 지날 수 있다. 즉, 본 실시예에 있어서, 각 발광셀의 제1 도전형 반도체층(123)은 네 개의 가장자리들을 가지며, 연결부(135ab)는 이 가장자리들 중 오직 하나의 가장자리 상부를 지나도록 형성될 수 있다. 연결부(135ab)가 전기적 연결에 불필요하게 셀 분리 영역(ISO)을 지나는 것을 방지하여 연결부(135ab)가 모폴로지의 영향으로 손상되는 것을 줄일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 연결부(135ab)의 형상은 다양하게 변형될 수 있다.
한편, 제1 패드 금속층(135a)은 발광셀들의 직렬 어레이의 끝단에 위치한 마지막 발광셀(C7) 상에 위치하고, 제2 패드 금속층(135b)은 첫단에 위치한 제1 발광셀(C1) 상에 위치한다. 제1 패드 금속층(135a)은 마지막 발광셀(C7)의 제2 도전형 반도체층(127) 상부 영역 내에 한정되어 위치할 수 있으며, 제2 패드 금속층(135b)은 제1 발광셀(C1)의 상부 영역 내에 한정되어 위치할 수 있다.
제1 패드 금속층(135a)은 마지막 발광셀(C7) 상에서 하부 절연층(133)의 제1 개구부(133a)를 통해 제1 도전형 반도체층(123)에 전기적으로 접속한다. 제1 패드 금속층(135a)은 제1 도전형 반도체층(123)에 직접 접촉할 수 있다. 따라서, 제1 패드 금속층(135a)은 제1 도전형 반도체층(123)에 오믹 콘택하는 오믹층을 포함할 수 있다.
한편, 제2 패드 금속층(135b)은 제1 발광셀(C1) 상에서 하부 절연층(133)의 제2 개구부(133b)를 통해 오믹 반사층(131)에 전기적으로 접속한다. 제2 패드 금속층(135b)은 오믹 반사층(131)에 직접 접촉할 수 있다. 나아가, 도 20a에 도시한 바와 같이, 제2 패드 금속층(135b)은 연결부(135ab)에 의해 둘러싸일 수 있다. 이에 따라, 제2 패드 금속층(135b)과 연결부(135ab) 사이에 경계 영역이 형성될 수 있으며, 이 경계 영역에 하부 절연층(133)이 노출될 수 있다.
제3 패드 금속층들(135c)은 발광셀들(C2~C6) 상에 배치된다. 본 실시예에 있어서, 제3 패드 금속층들(135c)은 특히 제1 및 제2 패드 금속층들(135a, 135b)이 배치되지 않은 발광셀들(C2~C6)에 배치된다. 그러나 다른 실시예에 있어서, 제3 패드 금속층(135c)이 제1 및 제2 패드 금속층들(135a, 135b)이 배치된 발광셀들(C7, C1) 상에도 배치될 수 있다. 제3 패드 금속층들(135c)은 또한 도 20a에 도시한 바와 같이 오믹 반사층들(131) 상부 영역 내에 한정되어 배치될 수 있다. 다만, 제3 패드 금속층들(135c)은 하부 절연층(133)에 의해 오믹 반사층(131)으로부터 이격된다.
상기 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)은 동일 재료로 동일 공정에서 함께 형성될 수 있다. 예컨대, 상기 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)은 접착층으로서 Ti, Cr, Ni 등을 포함할 수 있으며, 금속 반사층으로 Al을 포함할 수 있다. 나아가, 상기 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)은 Sn과 같은 금속 원소의 확산을 방지하기 위한 확산 방지층 및 확산 방지층의 산화를 방지하기 위한 산화 방지층을 더 포함할 수 있다. 확산 방지층으로서는 예를 들어 Cr, Ti, Ni, Mo, TiW 또는 W 등이 사용될 수 있으며, 산화방지층으로서는 Au가 사용될 수 있다.
본 실시예에서 상기 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)을 동일 공정에서 함께 형성함으로써 공정을 단순화할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제3 패드 금속층(135c)을 별개의 공정으로 하부 절연층(133) 상에 형성할 수도 있다. 이 경우, 제3 패드 금속층(135c)은 금속 반사층을 포함하지 않을 수도 있다.
도 21a 및 도 21b를 참조하면, 제1 패드 금속층(135a), 제2 패드 금속층(135b), 제3 패드 금속층(135c) 및 연결부들(135ab)을 덮는 상부 절연층(137)이 형성된다. 상부 절연층(131)은 제1 패드 금속층(135a)을 노출시키는 개구부들(137a), 제2 패드 금속층(135b)을 노출시키는 개구부(137b) 및 제3 패드 금속층들(135c)을 노출시키는 개구부들(137c)을 가진다. 상기 개구부들(137a, 137b, 137c)은 각각 제1 패드 금속층(135a), 제2 패드 금속층(135b) 및 제3 패드 금속층(135c)의 영역들 상부에 한정되어 배치될 수 있다.
본 실시예에 있어서, 복수의 개구부들(137a)이 도시되어 있으나, 이에 한정되는 것은 아니며, 하나의 개구부(137a)가 사용될 수도 있다. 또한, 단일의 개구부(137b)가 도시되어 있으나, 복수의 개구부(137b)가 형성될 수도 있다. 나아가, 각각의 제3 패드 금속층(135c)이 2개의 개구부들(137c)에 의해 노출되는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 각각의 제3 패드 금속층(135c)이 하나의 개구부(137c) 또는 3개 이상의 복수의 개구부(137c)에 의해 노출될 수 있으며, 나아가, 각각의 제3 패드 금속층(135c)을 노출시키는 개구부들(137c)의 개수는 서로 다를 수도 있다. 예를 들어, 제3 패드 금속층(135c)이 상대적으로 넓은 경우, 더 많은 수의 개구부들(137c)이 그 위에 배치될 수 있다.
한편, 상부 절연층(137)의 개구부(137b)는 하부 절연층(133)의 제2 개구부(133b)로부터 횡방향으로 이격되어 배치될 수 있다. 상부 절연층(137)의 개구부(137b)와 하부 절연층(133)의 제2 개구부(133b)를 서로 중첩하지 않도록 이격시킴으로써, 오믹 반사층(131)이 솔더 등에 의해 오염되는 것을 방지할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 하부 절연층(133)의 제2 개구부(133b)와 상부 절연층(137)의 개구부(137b)가 서로 중첩될 수도 있다.
한편, 상부 절연층(137)은 또한 기판(121)의 가장자리를 따라 하부 절연층(133)의 가장자리를 덮을 수 있으며, 기판(121)의 가장자리 근처의 일부 영역을 노출시킬 수 있다. 상부 절연층(137)의 가장자리는 연결부들(135ab)로부터 적어도 19um 이격되도록 형성될 수 있다.
상부 절연층(137)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 나아가 분포 브래그 반사기로 형성될 수도 있다.
도 22a 및 도 22b를 참조하면, 상부 절연층(137) 상에 제1 범프 패드(139a) 및 제2 범프 패드(139b)가 형성된다.
제1 범프 패드(139a)는 상부 절연층(137)의 개구부(137a)를 통해 제1 패드 금속층(135a)에 전기적으로 접속하고, 제2 범프 패드(139b)는 상부 절연층(137)의 개구부(137b)를 통해 제2 패드 금속층(135b)에 전기적으로 접속한다. 나아가, 제1 범프 패드(139a) 및 제2 범프 패드(139b)는 각각 상부 절연층(137)의 개구부들(137c)을 통해 제3 패드 금속층들(135c)에 접속한다.
제1 및 제2 범프 패드(139a, 139b)는 도 22a에 도시한 바와 같이 복수의 발광셀들에 걸쳐서 형성될 수 있다. 상부 절연층(137)이 발광셀들과 제1 및 제2 범프 패드들(139a, 139b) 사이에서 전기적 단락을 방지한다. 또한, 제3 패드 금속층(135c)은 하부 절연층(133)에 의해 오믹 반사층(131)으로부터 전기적으로 절연되므로, 제1 및 제2 범프 패드들(139a, 139b)이 제3 패드 금속층(135c)에 접속하더라도 전기적 단락이 발생되지 않는다.
제1 및 제2 범프 패드들(139a, 139b)이 형성된 후, 기판(121)의 하면을 그라인딩 및/또는 래핑 공정을 통해 부분적으로 제거하여 기판(121) 두께를 감소시킬 수 있다. 이어서, 기판(121)을 개별 칩 단위로 분할함으로써 서로 분리된 발광 다이오드가 제공된다. 이때, 상기 기판(121)은 레이저 스크라이빙 기술을 이용하여 분리될 수 있다.
본 실시예에 따르면, 제1 패드 금속층(135a) 및 제2 패드 금속층(135b)을 경유하여 제1 및 제2 범프 패드들(139a, 139b)을 통해 방출되는 열 경로에 추가하여 제3 패드 금속층들(135c)을 경유하여 제1 및 제2 범프 패드들(139a, 139b)을 통해 방출되는 열 경로가 추가될 수 있다. 특히, 제1 패드 금속층(135a) 및 제2 패드 금속층(135b)이 접속되지 않는 발광셀들(C2~C6)에 제3 패드 금속층들(135c)을 배치함으로써 이들 발광셀들(C2~C6)의 방열 성능이 개선될 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도들이다. 이하에서는, 중복을 피하기 위해 본 실시예의 발광 다이오드에 대해 도 14의 실시예와 다른 점에 대해 상세히 설명하며, 동일한 내용에 대해서는 간략하게 설명하거나 설명을 생략하기로 한다.
도 23을 참조하면, 본 실시예에 따른 발광 다이오드는 기판(121) 상에 3개의 발광셀들(C1, C2, C3)이 배치되며, 이들 발광셀들이 연결부들(135ab)에 의해 직렬 연결된다. 발광셀들(C1, C2, C3)은 셀 분리 영역(ISO)에 의해 서로 분리된다. 한편, 앞의 실시예에서 기판(121) 가장자리를 따라 발광셀들 주위에 기판(121) 상면이 노출되었으나, 본 실시예에서 기판(121)의 가장자리들이 제1 도전형 반도체층(123)으로 덮이도록 도시된다. 그러나 이에 한정되는 것은 아니며, 기판(121) 상면이 그 가장자리를 따라 노출될 수도 있다.
한편, 하부 절연층(133)은 발광셀들(C1~C3)을 대부분 덮고 셀 분리 영역(ISO)을 덮는다. 다만, 하부 절연층(133)은 각 발광셀들(C1~C3)의 관통홀들(130a) 내에 개구부들(133a)을 가지며, 또한, 제1 발광셀(C1) 상의 오믹 반사층(131)을 노출시키는 개구부(133b)를 가진다. 또한, 본 실시예에 있어서,기판(121) 가장자리 근처의 제1 도전형 반도체층(123)이 하부 절연층(123)의 외부에 노출될 수 있다.
제1 패드 금속층(135a)은 제3 발광셀(C3) 상에 배치되며, 하부 절연층(133)의 제1 개구부(133a)를 통해 제3 발광셀(C3)의 제1 도전형 반도체층(123)에 전기적으로 접속된다.
제2 패드 금속층(135b)은 제1 발광셀(C1) 상에 배치되며, 하부 절연층(133)의 개구부(133b)를 통해 오믹 반사층(131)에 전기적으로 접속된다.
한편, 제3 패드 금속층들(135c)이 각 발광셀들(C1~C3) 상부에 배치된다. 본 실시예에 있어서, 제1 발광셀(C1) 상부에 하나의 제3 패드 금속층(135c)이 연결부(135ab) 주위에 배치되고, 제2 발광셀(C2) 상부에 2개의 제3 패드 금속층들(135c)이 서로 대향하여 제2 발광셀(C2)의 양측 가장자리 근처에 배치되며, 제3 발광셀(C3) 상부에 하나의 제3 패드 금속층(135c)이 배치된다. 제1 발광셀(C1) 상부의 제1 패드 금속층(135c)은 제2 패드 금속층(135b)의 반대측에 배치될 수 있다.
한편, 상부 절연층(137)은 제1 내지 제3 패드 금속층들(135a, 135b, 135c) 및 연결부들(135ab)을 덮으며, 하부 절연층(133)의 가장자리를 덮는다. 하부 절연층(137)은 제1 패드 금속층(135a)을 노출시키는 제1 개구부들(137a), 제2 패드 금속층(135b)을 노출시키는 제2 개구부(137b) 및 제3 패드 금속층들(135c)을 노출시키는 제3 개구부들(137c)을 가진다.
제1 범프 패드(139a) 및 제2 범프 패드(139b)는 각각 3개의 발광셀들(C1, C2, C3) 모두에 걸쳐 배치된다. 제1 범프 패드(139a)는 상부 절연층(137)의 제1 개구부들(137a)을 통해 제1 패드 금속층(135a)에 접속함과 아울러 제3 개구부들(137c)을 통해 제3 패드 금속층들(135c)에 접속된다. 또한, 제2 범프 패드(139b)는 상부 절연층(137)의 제2 개구부들(137b)을 통해 제2 패드 금속층(135b)에 접속함과 아울러 제3 개구부들(137c)을 통해 제3 패드 금속층들(135c)에 접속된다.
도 24는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 24를 참조하면, 본 실시예에 따른 발광 다이오드는 도 23을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제2 발광셀(C2) 상의 제3 패드 금속층(135c)의 형상에 차이가 있다. 즉, 상기 제3 패드 금속층(135c)은 제2 발광셀(C2) 영역 상에 한정되지 않고 셀 분리 영역들(ISO)을 지나 이웃하는 발광셀들, 즉 제1 발광셀(C1) 및 제3 발광셀(C3)의 상부 영역으로 확장된다. 또한, 본 실시예에 있어서, 제1 발광셀(C1) 상의 제3 패드 금속층(135c)과 제2 발광셀(C2) 상의 제3 패드 금속층(135c)이 서로 이격되고, 제3 발광셀(C1) 상의 제3 패드 금속층(135c)과 제2 발광셀(C2) 상의 제3 패드 금속층(135c)이 서로 이격된다. 그러나 이들은 서로 연결될 수도 있다.
제3 패드 금속층들(135c) 중 적어도 일부는 오믹 반사층(131)의 상부 영역 외부에 배치될 수 있으며, 나아가 연결부(135ab)의 양측에서 셀 분리 영역(ISO) 내에 배치될 수 있다. 이에 따라, 셀 분리 영역(ISO)으로 진행하는 광을 반사시킬 수 있어 광 추출 효율을 향상시킬 수 있다.
도 25는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 25를 참조하면, 본 실시예에 따른 발광 다이오드는 도 23을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제3 패드 금속층들(135c)의 형상에 차이가 있다. 즉, 제3 패드 금속층들(135c) 각각은 하나의 발광셀의 상부 영역 내에 한정되지 않고 이웃하는 발광셀들에 걸쳐서 배치된다. 제3 패드 금속층들(135c) 셀 분리 영역(ISO) 내에서 연결부(135ab)의 양측에 배치되어 셀 분리 영역(ISO)의 넓은 면적을 덮으며, 셀 분리 영역(ISO)으로 진행하는 광을 반사시킬 수 있어 광 추출 효율을 향상시킬 수 있다.
도 26은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 26을 참조하면, 본 실시예에 다른 발광 다이오드는 도 24를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 패드 금속층(135a) 및 연결부들(135ab)이 발광셀들(C1, C2, C3)의 관통홀들(130a)을 통해 제1 도전형 반도체층(123)에 전기적으로 접속하는 대신, 메사 외부에 노출된 제1 도전형 반도체층(123)에 전기적으로 접속하는 것에 차이가 있다.
제1 패드 금속층(135a)은 제3 발광셀(C3)의 제2 도전형 반도체층(127) 주위에 노출된 제1 도전형 반도체층(123)에 접속하며, 연결부들(135ab)은 제1 발광셀(C1) 및 제2 발광셀(C2)의 제2 도전형 반도체층들(127) 주위에 노출된 제1 도전형 반도체층(123)에 접속한다.
한편, 각 발광셀들(C1, C2, C3) 상에 제3 패드 금속층(135c)이 배치되며, 적어도 하나의 제3 패드 금속층(135c)은 셀 분리 영역(ISO)을 지나 두 개의 발광셀들에 걸쳐서 배치될 수 있다. 또한, 본 실시예에 있어서, 이웃하는 제3 패드 금속층들(135c)이 서로 이격된 것으로 도시하나, 이들은 서로 연결될 수도 있다.
본 실시예에 따르면, 제3 패드 금속층(135c)의 면적을 증가시켜 열 방출 효율을 개선할 수 있다.
도 27은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 27을 참조하면, 본 실시예에 따른 발광 다이오드는 도 14 또는 도 23을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 8개의 발광셀들(C1~C8)을 포함하고, 이들 발광셀들(C1~C8)이 4×2의 행렬로 배열된 것에 차이가 있다. 즉, 아래 열에 4개의 발광셀들(C1~C4)이 배치되고, 위 열에 다시 4개의 발광셀들(C5~C8)이 배치되어 있다. 이들 발광셀들(C1~C8)은 연결부들(135ab)에 의해 서로 직렬 연결된다.
제1 범프 패드(139a)는 위 열의 발광셀들(C5~C8) 상부에 걸쳐 배치되며, 제2 범프 패드(139b)는 아래 열의 발광셀들(C1~C4) 상부에 걸쳐 배치된다. 제1 범프 패드(139a)는 직렬 어레이의 끝 단에 위치한 제8 발광셀(C8)의 상부에서 상부 절연층(137)의 제1 개구부(137a)를 통해 제1 패드 금속층(135a)에 접속한다. 제2 범프 패드(139b)는 직렬 어레이의 첫 단에 위치한 제1 발광셀(C1)의 상부에서 상부 절연층(137)의 제2 개구부(137b)를 통해 제2 패드 금속층(135b)에 접속한다.
또한, 제2 내지 제7 발광셀들(C2~C7) 상부에 각각 제3 패드 금속층(135c)이 배치되고, 제1 및 제2 범프 패드들(139a, 139b)은 상부 절연층(137)의 제3 개구부들(137c)을 통해 제3 패드 금속층들(135c)에 접속된다.
이에 따라, 제1 발광셀(C1)에서 생성된 열은 제2 패드 금속층(135b)을 통해 제2 범프 패드(139b)로 전달될 수 있고, 제8 발광셀(C8)에서 생성된 열은 제1 패드 금속층(135a)을 통해 제1 범프 패드(139a)로 전달되어 방출될 수 있다. 또한, 제2 내지 제7 발광셀들(C2~C7)에서 생성된 열은 연결부들(135ab)을 통해 상부 절연층(137)을 거쳐 제1 또는 제2 범프 패드(139a, 139b)로 전달됨과 아울러, 오믹 반사층(131) 및 하부 절연층(133)을 거쳐 제3 패드 금속층(135c)을 통해 제1 또는 제2 범프 패드(139a, 139b)에 전달되어 방출될 수 있다.
따라서, 제3 패드 금속층들(135c)을 배치함으로써 발광 다이오드의 방열 성능이 향상된다.
도 28는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 28를 참조하면, 본 실시예에 따른 발광 다이오드는 도 27를 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 패드 금속층(135a), 연결부들(135ab) 및 제3 패드 금속층(135c)의 배치 및 형상에 차이가 있다.
즉, 제1 내지 제4 발광셀들(C1~C4)과 제5 내지 제8 발광셀들(C5~C8) 사이에 제3 패드 금속층들(135c)이 추가로 배치되며, 이들 제3 패드 금속층들(135c)을 추가함에 따라, 제1 패드 금속층(135a) 및 연결부들(135ab)의 형상이 변형된다. 제2 패드 금속층(135b)의 형상도 변형될 수 있다.
제3 패드 금속층들(135c)이 추가됨에 따라, 각 발광셀 상에는 열 방출 통로가 적어도 두 개 이상 형성될 수 있다. 또한, 제3 패드 금속층들(135c) 중 일부는 발광셀의 상부 영역 내에 한정되어 배치되고, 나머지 제3 패드 금속층들(135c)은 셀 분리 영역(ISO)을 지나 복수의 발광셀들 상부 영역에 걸쳐서 배치된다.
또한, 제3 패드 금속층들(135c) 중 일부는 제1 범프 패드(139a) 또는 제2 범프 패드(139b)의 하부 영역 내에 한정되지 않고 제1 및 제2 범프 패드들(139a, 139b)의 하부 영역 외부로 연장된다.
이에 따라, 열 방출 효율을 개선함과 아울러, 셀 분리 영역(ISO)으로 진행하는 광을 반사시킬 수 있어 광 추출 효율을 개선할 수 있다.
도 29는 본 발명의 일 실시예에 따른 발광 다이오드를 적용한 조명 장치를 설명하기 위한 분해 사시도이다.
도 29를 참조하면, 본 실시예에 따른 조명 장치는, 확산 커버(1010), 발광 소자 모듈(1020) 및 바디부(1030)를 포함한다. 바디부(1030)는 발광 소자 모듈(1020)을 수용할 수 있고, 확산 커버(1010)는 발광 소자 모듈(1020)의 상부를 커버할 수 있도록 바디부(1030) 상에 배치될 수 있다.
바디부(1030)는 발광 소자 모듈(1020)을 수용 및 지지하여, 발광 소자 모듈(1020)에 전기적 전원을 공급할 수 있는 형태이면 제한되지 않는다. 예를 들어, 도시된 바와 같이, 바디부(1030)는 바디 케이스(1031), 전원 공급 장치(1033), 전원 케이스(1035), 및 전원 접속부(1037)를 포함할 수 있다.
전원 공급 장치(1033)는 전원 케이스(1035) 내에 수용되어 발광 소자 모듈(1020)과 전기적으로 연결되며, 적어도 하나의 IC칩을 포함할 수 있다. 상기 IC칩은 발광 소자 모듈(1020)로 공급되는 전원의 특성을 조절, 변환 또는 제어할 수 있다. 전원 케이스(1035)는 전원 공급 장치(1033)를 수용하여 지지할 수 있고, 전원 공급 장치(1033)가 그 내부에 고정된 전원 케이스(1035)는 바디 케이스(1031)의 내부에 위치할 수 있다. 전원 접속부(115)는 전원 케이스(1035)의 하단에 배치되어, 전원 케이스(1035)와 결속될 수 있다. 이에 따라, 전원 접속부(1037)는 전원 케이스(1035) 내부의 전원 공급 장치(1033)와 전기적으로 연결되어, 외부 전원이 전원 공급 장치(1033)에 공급될 수 있는 통로 역할을 할 수 있다.
발광 소자 모듈(1020)은 기판(1023) 및 기판(1023) 상에 배치된 발광 소자(1021)를 포함한다. 발광 소자 모듈(1020)은 바디 케이스(1031) 상부에 마련되어 전원 공급 장치(1033)에 전기적으로 연결될 수 있다.
기판(1023)은 발광 소자(1021)를 지지할 수 있는 기판이면 제한되지 않으며, 예를 들어, 배선을 포함하는 인쇄회로기판일 수 있다. 기판(1023)은 바디 케이스(1031)에 안정적으로 고정될 수 있도록, 바디 케이스(1031) 상부의 고정부에 대응하는 형태를 가질 수 있다. 발광 소자(1021)는 상술한 본 발명의 실시예들에 따른 발광 다이오드들 중 적어도 하나를 포함할 수 있다.
확산 커버(1010)는 발광 소자(1021) 상에 배치되되, 바디 케이스(1031)에 고정되어 발광 소자(1021)를 커버할 수 있다. 확산 커버(1010)는 투광성 재질을 가질 수 있으며, 확산 커버(1010)의 형태 및 광 투과성을 조절하여 조명 장치의 지향 특성을 조절할 수 있다. 따라서 확산 커버(1010)는 조명 장치의 이용 목적 및 적용 태양에 따라 다양한 형태로 변형될 수 있다.
도 30은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
본 실시예의 디스플레이 장치는 표시패널(2110), 표시패널(2110)에 광을 제공하는 백라이트 유닛 및, 상기 표시패널(2110)의 하부 가장자리를 지지하는 패널 가이드를 포함한다.
표시패널(2110)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(2110)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다.
백라이트 유닛은 적어도 하나의 기판 및 복수의 발광 소자(2160)를 포함하는 광원 모듈을 포함한다. 나아가, 백라이트 유닛은 바텀커버(2180), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 더 포함할 수 있다.
바텀커버(2180)는 상부로 개구되어, 기판, 발광 소자(2160), 반사 시트(2170), 확산 플레이트(2131) 및 광학 시트들(2130)을 수납할 수 있다. 또한, 바텀커버(2180)는 패널 가이드와 결합될 수 있다. 기판은 반사 시트(2170)의 하부에 위치하여, 반사 시트(2170)에 둘러싸인 형태로 배치될 수 있다. 다만, 이에 한정되지 않고, 반사 물질이 표면에 코팅된 경우에는 반사 시트(2170) 상에 위치할 수도 있다. 또한, 기판은 복수로 형성되어, 복수의 기판들이 나란히 배치된 형태로 배치될 수 있으나, 이에 한정되지 않고, 단일의 기판으로 형성될 수도 있다.
발광 소자(2160)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 포함할 수 있다. 발광 소자(2160)들은 기판 상에 일정한 패턴으로 규칙적으로 배열될 수 있다. 또한, 각각의 발광 소자(2160) 상에는 렌즈(2210)가 배치되어, 복수의 발광 소자(2160)들로부터 방출되는 광을 균일성을 향상시킬 수 있다.
확산 플레이트(2131) 및 광학 시트들(2130)은 발광 소자(2160) 상에 위치한다. 발광 소자(2160)로부터 방출된 광은 확산 플레이트(2131) 및 광학 시트들(2130)을 거쳐 면 광원 형태로 표시패널(2110)로 공급될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 직하형 디스플레이 장치에 적용될 수 있다.
도 31은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 적용한 디스플레이 장치를 설명하기 위한 단면도이다.
본 실시예에 따른 백라이트 유닛이 구비된 디스플레이 장치는 영상이 디스플레이되는 표시패널(3210), 표시패널(3210)의 배면에 배치되어 광을 조사하는 백라이트 유닛을 포함한다. 나아가, 상기 디스플레이 장치는, 표시패널(3210)을 지지하고 백라이트 유닛이 수납되는 프레임(240) 및 상기 표시패널(3210)을 감싸는 커버(3240, 3280)를 포함한다.
표시패널(3210)은 특별히 한정되지 않고, 예컨대, 액정층을 포함하는 액정표시패널일 수 있다. 표시패널(3210)의 가장자리에는 상기 게이트 라인으로 구동신호를 공급하는 게이트 구동 PCB가 더 위치할 수 있다. 여기서, 게이트 구동 PCB는 별도의 PCB에 구성되지 않고, 박막 트랜지스터 기판상에 형성될 수도 있다. 표시패널(3210)은 그 상하부에 위치하는 커버(3240, 3280)에 의해 고정되며, 하부에 위치하는 커버(3280)는 백라이트 유닛과 결속될 수 있다.
표시패널(3210)에 광을 제공하는 백라이트 유닛은 상면의 일부가 개구된 하부 커버(3270), 하부 커버(3270)의 내부 일 측에 배치된 광원 모듈 및 상기 광원 모듈과 나란하게 위치되어 점광을 면광으로 변환하는 도광판(3250)을 포함한다. 또한, 본 실시예의 백라이트 유닛은 도광판(3250) 상에 위치되어 광을 확산 및 집광시키는 광학 시트들(3230), 도광판(3250)의 하부에 배치되어 도광판(3250)의 하부방향으로 진행하는 광을 표시패널(3210) 방향으로 반사시키는 반사시트(3260)를 더 포함할 수 있다.
광원 모듈은 기판(3220) 및 상기 기판(3220)의 일면에 일정 간격으로 이격되어 배치된 복수의 발광 소자(3110)를 포함한다. 기판(3220)은 발광 소자(3110)를 지지하고 발광 소자(3110)에 전기적으로 연결된 것이면 제한되지 않으며, 예컨대, 인쇄회로기판일 수 있다. 발광 소자(3110)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다. 광원 모듈로부터 방출된 광은 도광판(3250)으로 입사되어 광학 시트들(3230)을 통해 표시패널(3210)로 공급된다. 도광판(3250) 및 광학 시트들(3230)을 통해, 발광 소자(3110)들로부터 방출된 점 광원이 면 광원으로 변형될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 에지형 디스플레이 장치에 적용될 수 있다.
도 32는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 헤드 램프에 적용한 예를 설명하기 위한 단면도이다.
도 32를 참조하면, 상기 헤드 램프는, 램프 바디(4070), 기판(4020), 발광 소자(4010) 및 커버 렌즈(4050)를 포함한다. 나아가, 상기 헤드 램프는, 방열부(4030), 지지랙(4060) 및 연결 부재(4040)를 더 포함할 수 있다.
기판(4020)은 지지랙(4060)에 의해 고정되어 램프 바디(4070) 상에 이격 배치된다. 기판(4020)은 발광 소자(4010)를 지지할 수 있는 기판이면 제한되지 않으며, 예컨대, 인쇄회로기판과 같은 도전 패턴을 갖는 기판일 수 있다. 발광 소자(4010)는 기판(4020) 상에 위치하며, 기판(4020)에 의해 지지 및 고정될 수 있다. 또한, 기판(4020)의 도전 패턴을 통해 발광 소자(4010)는 외부의 전원과 전기적으로 연결될 수 있다. 또한, 발광 소자(4010)는 상술한 본 발명의 실시예들에 따른 발광 다이오드를 적어도 하나 포함할 수 있다.
커버 렌즈(4050)는 발광 소자(4010)로부터 방출되는 광이 이동하는 경로 상에 위치한다. 예컨대, 도시된 바와 같이, 커버 렌즈(4050)는 연결 부재(4040)에 의해 발광 소자(4010)로부터 이격되어 배치될 수 있고, 발광 소자(4010)로부터 방출된 광을 제공하고자 하는 방향에 배치될 수 있다. 커버 렌즈(4050)에 의해 헤드 램프로부터 외부로 방출되는 광의 지향각 및/또는 색상이 조절될 수 있다. 한편, 연결 부재(4040)는 커버 렌즈(4050)를 기판(4020)과 고정시킴과 아울러, 발광 소자(4010)를 둘러싸도록 배치되어 발광 경로(4045)를 제공하는 광 가이드 역할을 할 수도 있다. 이때, 연결 부재(4040)는 광 반사성 물질로 형성되거나, 광 반사성 물질로 코팅될 수 있다. 한편, 방열부(4030)는 방열핀(4031) 및/또는 방열팬(4033)을 포함할 수 있고, 발광 소자(4010) 구동 시 발생하는 열을 외부로 방출시킨다.
이와 같이, 본 발명의 실시예들에 따른 발광 소자는 본 실시예와 같은 헤드 램프, 특히, 차량용 헤드 램프에 적용될 수 있다.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (45)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되고, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사;
    상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 오믹 콘택하는 오믹 반사층;
    상기 메사 및 오믹 반사층을 덮되, 상기 제1 도전형 반도체층 및 상기 오믹 반사층을 부분적으로 노출시키는 하부 절연층;
    상기 하부 절연층 상에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 패드 금속층;
    상기 하부 절연층 상에 배치되며, 상기 제1 패드 금속층으로부터 수평 방향으로 이격된 금속 반사층; 및
    상기 제1 패드 금속층 및 상기 금속 반사층을 덮으며, 상기 제1 패드 금속층을 노출시키는 개구부를 가지는 상부 절연층을 포함하되,
    상기 금속 반사층의 적어도 일부는 상기 메사 측면을 덮는 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 메사는 상기 제1 도전형 반도체층을 노출시키는 관통홀을 포함하고,
    상기 하부 절연층은 상기 관통홀 내에서 상기 제1 도전형 반도체층을 노출시키는 개구부를 가지며,
    상기 제1 패드 금속층은 상기 하부 절연층의 개구부를 통해 상기 제1 도전형 반도체층에 전기적으로 접속하는 발광 다이오드.
  3. 청구항 1에 있어서,
    상기 하부 절연층은 상기 메사 외부에서 상기 제1 도전형 반도체층을 노출시키도록 배치되고,
    상기 제1 패드 금속층은 상기 메사 외부에 노출된 제1 도전형 반도체층에 전기적으로 접속하는 발광 다이오드.
  4. 청구항 1에 있어서,
    상기 하부 절연층 상에 배치되고, 상기 오믹 반사층에 전기적으로 접속된 제2 패드 금속층을 더 포함하되, 상기 금속 반사층은 또한 상기 제2 패드 금속층으로부터 수평 방향으로 이격된 발광 다이오드.
  5. 청구항 4에 있어서,
    상기 금속 반사층은 상기 제1 패드 금속층 및 제2 패드 금속층과 동일재료로 형성되어 동일 레벨에 위치하는 발광 다이오드.
  6. 청구항 4에 있어서,
    상기 상부 절연층은 상기 제2 패드 금속층을 노출시키는 개구부를 더 포함하는 발광 다이오드.
  7. 청구항 6에 있어서,
    상기 상부 절연층의 개구부들에 의해 노출된 상기 제1 패드 금속층 및 제2 패드 금속층의 상면에 각각 접속하는 제1 범프 패드 및 제2 범프 패드를 더 포함하는 발광 다이오드.
  8. 청구항 7에 있어서,
    상기 상부 절연층은 상기 금속 반사층을 노출시키는 개구부를 포함하고,
    상기 제1 범프 패드 또는 제2 범프 패드는 상기 상부 절연층의 개구부를 통해 상기 금속 반사층에 접속하는 발광 다이오드.
  9. 청구항 8에 있어서,
    상기 제1 패드 금속층, 제2 패드 금속층 및 상기 금속 반사층을 노출시키는 개구부들은 서로 중첩하지 않도록 횡방향으로 이격된 발광 다이오드.
  10. 청구항 6에 있어서,
    상기 제1 패드 금속층 또는 상기 제2 패드 금속층을 노출시키는 개구부를 통해 상기 금속 반사층이 노출되는 발광 다이오드.
  11. 청구항 4에 있어서,
    상기 제1 패드 금속층은 상기 제2 패드 금속층을 둘러싸는 발광 다이오드.
  12. 청구항 1에 있어서,
    상기 제1 패드 금속층은 상기 메사 영역 상부에 한정되어 배치되고,
    상기 금속 반사층은 링 형상으로 상기 제1 패드 금속층을 둘러싸는 발광 다이오드.
  13. 청구항 1에 있어서,
    상기 금속 반사층은 상기 메사 상면 및 상기 메사 주위의 제1 도전형 반도체층을 부분적으로 덮는 발광 다이오드.
  14. 청구항 13에 있어서,
    상기 금속 반사층은 상기 기판 상부에 복수의 영역들에 나뉘어 배치된 발광 다이오드.
  15. 청구항 14에 있어서,
    상기 금속 반사층은 상기 메사의 모서리들 근처에 나뉘어 배치되고,
    상기 제1 패드 금속층은 상기 메사의 가장자리들 근처에서 제1 도전형 반도체층에 전기적으로 접속하는 발광 다이오드.
  16. 청구항 15에 있어서,
    상기 메사는 가장자리들 근처에 홈들을 가지고, 상기 제1 패드 금속층은 상기 홈들 내에서 상기 제1 도전형 반도체층에 전기적으로 접속하는 발광 다이오드.
  17. 청구항 1에 있어서,
    기판을 더 포함하되,
    상기 제1 도전형 반도체층은 상기 기판 상에 배치되고, 활성층에서 생성된 광은 상기 기판을 통해 외부로 방출되는 발광 다이오드.
  18. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되고, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 메사;
    상기 메사 상에 배치되어 상기 제2 도전형 반도체층에 오믹 콘택하는 오믹 반사층;
    상기 메사 및 오믹 반사층을 덮되, 상기 제1 도전형 반도체층 및 상기 오믹 반사층을 부분적으로 노출시키는 하부 절연층;
    상기 하부 절연층 상에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 패드 금속층;
    상기 하부 절연층 상에 배치되고, 상기 오믹 반사층에 전기적으로 접속된 제2 패드 금속층;
    상기 하부 절연층 상에 배치되며, 상기 제1 패드 금속층 및 제2 패드 금속층으로부터 수평 방향으로 이격된 제3 패드 금속층; 및
    상기 제1, 제2 및 제3 패드 금속층을 덮으며, 상기 제1 패드 금속층 및 제2 패드 금속층을 노출시키는 개구부들을 가지는 상부 절연층을 포함하는 발광 다이오드.
  19. 청구항 18에 있어서,
    상기 제1 패드 금속층에 접속된 제1 범프 패드 및 제2 패드 금속층에 접속된 제2 범프 패드를 더 포함하고,
    상기 제3 패드 금속층은 상기 제1 범프 패드 또는 제2 범프 패드에 접속된 발광 다이오드.
  20. 청구항 18에 있어서,
    상기 제3 패드 금속층은 적어도 부분적으로 상기 오믹 반사층에 중첩하는 발광 다이오드.
  21. 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광셀들;
    각 발광셀의 제2 도전형 반도체층 상에 오믹 콘택하는 오믹 반사층;
    상기 발광셀들 및 오믹 반사층들을 덮되, 각 발광셀의 제1 도전형 반도체층 및 오믹 반사층을 노출시키는 개구부들을 가지는 하부 절연층;
    상기 하부 절연층 상에 배치되며, 이웃하는 발광셀들을 전기적으로 직렬 연결하여 발광셀들의 직렬 어레이를 형성하기 위한 연결부(들);
    상기 하부 절연층의 개구부를 통해 상기 직렬 어레이의 끝단에 배치된 마지막 발광셀의 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층;
    상기 하부 절연층의 개구부를 통해 상기 직렬 어레이의 첫단에 배치된 제1 발광셀의 오믹 반사층에 전기적으로 접속하는 제2 패드 금속층;
    상기 하부 절연층 상에 배치되며, 상기 연결부(들), 상기 제1 및 제2 패드 금속층들로부터 이격된 적어도 하나의 제3 패드 금속층;
    상기 연결부(들) 및 상기 제1 내지 제3 패드 금속층을 덮되, 상기 제1 내지 제3 패드 금속층의 상면을 각각 노출시키는 개구부들을 가지는 상부 절연층; 및
    상기 상부 절연층의 개구부들에 의해 노출된 상기 제1 패드 금속층 및 제2 패드 금속층의 상면에 각각 접속하는 제1 범프 패드 및 제2 범프 패드를 포함하되,
    상기 제1 및 제2 범프 패드들 중 적어도 하나는 상기 상부 절연층의 개구부를 통해 상기 제3 패드 금속층에 접속하는 발광 다이오드.
  22. 청구항 21에 있어서,
    상기 제1 및 제2 범프 패드들은 적어도 두 개의 발광셀들 상부에 걸쳐서 배치된 발광 다이오드.
  23. 청구항 22에 있어서,
    상기 적어도 하나의 제3 패드 금속층은 상기 오믹 반사층들 상부 영역 내에 한정되어 위치하는 발광 다이오드.
  24. 청구항 23에 있어서,
    상기 제3 패드 금속층은 상기 하부 절연층에 의해 상기 오믹 반사층으로부터 이격된 발광 다이오드.
  25. 청구항 22에 있어서,
    상기 적어도 하나의 제3 패드 금속층은 복수 개이고,
    상기 복수의 제3 패드 금속층들이 2개 이상의 발광셀들 상부에 나뉘어 배치된 발광 다이오드.
  26. 청구항 25에 있어서,
    상기 제3 패드 금속층들 중 적어도 하나는 상기 상부 절연층의 적어도 2개의 개구부들을 통해 노출되는 발광 다이오드.
  27. 청구항 21에 있어서,
    상기 제1 패드 금속층은 상기 마지막 발광셀의 상부 영역 내에 한정되어 배치되고, 상기 제2 패드 금속층은 상기 제1 발광셀의 상부 영역 내에 한정되어 배치된 발광 다이오드.
  28. 청구항 21에 있어서,
    상기 연결부(들) 및 상기 제1 내지 제3 패드 금속층은 동일재료로 형성되어 동일 레벨에 위치하는 발광 다이오드.
  29. 청구항 21에 있어서,
    상기 오믹 콘택층을 노출시키는 상기 하부 절연층의 개구부와 상기 제2 패드 금속층을 노출시키는 상기 상부 절연층의 개구부는 서로 중첩하지 않도록 횡방향으로 이격된 발광 다이오드.
  30. 청구항 21에 있어서,
    적어도 하나의 발광셀은 상기 제2 도전형 반도체층 및 활성층을 관통하여 상기 제1 도전형 반도체층을 노출시키는 관통홀을 가지고,
    상기 연결부는 상기 관통홀을 통해 상기 발광셀의 제1 도전형 반도체층에 전기적으로 접속하는 발광 다이오드.
  31. 청구항 21에 있어서,
    상기 상부 절연층은 상기 기판의 가장자리와 상기 발광셀들 사이의 영역을 덮되, 상기 상부 절연층의 가장자리로부터 상기 연결부까지의 거리는 15um 이상인 발광 다이오드.
  32. 청구항 21에 있어서,
    상기 연결부(들)은 상기 하부 절연층의 개구부를 통해 노출된 제1 도전형 반도체층 및 오믹 반사층에 직접 접촉하는 발광 다이오드.
  33. 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광셀들;
    이웃하는 발광셀들을 전기적으로 직렬 연결하여 발광셀들의 직렬 어레이를 형성하기 위한 연결부(들);
    상기 직렬 어레이의 끝단에 배치된 마지막 발광셀의 제1 도전형 반도체층에 전기적으로 접속하는 제1 패드 금속층;
    상기 직렬 어레이의 첫단에 배치된 제1 발광셀의 제2 도전형 반도체층에 전기적으로 접속하는 제2 패드 금속층;
    상기 연결부(들), 상기 제1 및 제2 패드 금속층들로부터 이격된 적어도 하나의 제3 패드 금속층; 및
    각각 상기 복수의 발광셀들 중 적어도 2개의 발광셀들에 걸쳐 배치되고, 상기 제1 패드 금속층 및 제2 패드 금속층의 상면에 각각 접속하는 제1 범프 패드 및 제2 범프 패드를 포함하되,
    상기 제3 패드 금속층 각각은 상기 제1 범프 패드 또는 상기 제2 범프 패드에 접속된 발광 다이오드.
  34. 청구항 33에 있어서,
    상기 연결부(들), 상기 제1 내지 제3 패드 금속층들과 상기 발광셀들 사이에 위치하는 하부 절연층을 더 포함하되,
    상기 연결부(들) 및 상기 제1 및 제2 패드 금속층들은 각각 상기 하부 절연층의 개구부들을 통해 상기 발광셀들에 전기적으로 접속하고,
    상기 제3 패드 금속층은 상기 하부 절연층에 의해 상기 발광셀들로부터 이격된 발광 다이오드.
  35. 청구항 34에 있어서,
    상기 연결부(들), 상기 제1 내지 제3 패드 금속층들을 덮는 상부 절연층을 더 포함하되,
    상기 상부 절연층은 각각 상기 제1 내지 제3 패드 금속층들을 노출시키는 개구부들을 갖는 발광 다이오드.
  36. 청구항 35에 있어서,
    상기 제3 패드 금속층 각각은 상기 발광셀들 상부 영역 내에 한정되어 위치하는 발광 다이오드.
  37. 청구항 36에 있어서,
    상기 하부 절연층과 상기 발광셀들 사이에 배치되며, 각 발광셀의 제2 도전형 반도체층 상에 오믹 콘택하는 오믹 반사층을 더 포함하되,
    상기 제3 패드 금속층 각각은 상기 오믹 반사층들 상부 영역 내에 한정되어 위치하는 발광 다이오드.
  38. 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 발광셀들;
    상기 복수의 발광셀들을 덮는 하부 절연층;
    상기 하부 절연층 상에 배치되며, 상기 하부 절연층의 개구부들을 통해 상기 발광셀들에 전기적으로 접속되어 이웃하는 발광셀들을 전기적으로 직렬 연결하는 연결부(들);
    상기 하부 절연층 상에서 상기 연결부(들)로부터 이격되며, 또한 상기 하부 절연층에 의해 상기 발광셀들로부터 이격된 적어도 하나의 패드 금속층;
    상기 연결부(들) 및 상기 패드 금속층을 덮되, 상기 패드 금속층을 노출시키는 개구부(들)을 가지는 상부 절연층; 및
    상기 상부 절연층 상에 배치되며 각각 상기 발광셀들 중 하나에 전기적으로 접속된 제1 범프 패드 및 제2 범프 패드를 포함하되,
    상기 제1 범프 패드 또는 제2 범프 패드는 상기 상부 절연층의 개구부를 통해 상기 패드 금속층에 접속하는 발광 다이오드.
  39. 청구항 18에 있어서,
    상기 제1 범프 패드 및 제2 범프 패드는 각각 상기 복수의 발광셀들 중 적어도 2개의 발광셀들에 걸쳐 배치된 발광 다이오드.
  40. 청구항 39에 있어서,
    상기 패드 금속층은 상기 제1 범프 패드 및 제2 범프 패드가 전기적으로 접속되는 발광셀들 이외의 다른 발광셀 영역 상부에 위치하는 발광 다이오드.
  41. 기판 상에 배치된 복수의 발광셀들;
    상기 복수의 발광셀들을 덮는 하부 절연층;
    상기 하부 절연층 상에 배치되고, 상기 하부 절연층에 의해 상기 복수의 발광셀들로부터 이격된 패드 금속층;
    상기 패드 금속층을 덮되, 상기 패드 금속층을 노출시키는 개구부를 가지는 상부 절연층; 및
    각각 상기 복수의 발광셀들 중 어느 하나에 접속된 제1 범프 패드 및 제2 범프 패드를 포함하되,
    상기 제1 범프 패드 또는 상기 제2 범프 패드는 상기 상부 절연층의 개구부를 통해 상기 패드 금속층에 접속하는 발광 다이오드.
  42. 청구항 41에 있어서,
    상기 패드 금속층은 상기 복수의 발광셀들 중 적어도 두 개의 발광셀들에 걸쳐서 배치된 발광 다이오드.
  43. 청구항 41에 있어서,
    상기 패드 금속층은 상기 상부 절연층의 적어도 두 개의 개구부를 통해 노출된 발광 다이오드.
  44. 청구항 41에 있어서,
    상기 패드 금속층은 상기 제1 범프 패드 또는 상기 제2 번프 패드의 하부 영역 내에 한정되어 위치하는 발광 다이오드.
  45. 청구항 41에 있어서,
    상기 패드 금속층의 일부는 상기 제1 범프 패드 및 상기 제2 번프 패드의 하부 영역 외부에 위치하는 발광 다이오드.
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020029943A1 (zh) * 2018-08-06 2020-02-13 厦门乾照光电股份有限公司 倒装发光芯片及其制造方法
CN110797444A (zh) * 2018-08-03 2020-02-14 新世纪光电股份有限公司 发光二极管芯片与发光二极管装置
WO2020229043A3 (de) * 2019-05-14 2021-04-15 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement, pixel, displayanordnung und verfahren
US11156759B2 (en) 2019-01-29 2021-10-26 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11271143B2 (en) 2019-01-29 2022-03-08 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11302248B2 (en) 2019-01-29 2022-04-12 Osram Opto Semiconductors Gmbh U-led, u-led device, display and method for the same
US11538852B2 (en) 2019-04-23 2022-12-27 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11610868B2 (en) 2019-01-29 2023-03-21 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12183261B2 (en) 2019-01-29 2024-12-31 Osram Opto Semiconductors Gmbh Video wall, driver circuits, controls and method thereof
US12189280B2 (en) 2019-05-23 2025-01-07 Osram Opto Semiconductors Gmbh Lighting arrangement, light guide arrangement and method
US12261256B2 (en) 2019-02-11 2025-03-25 Osram Opto Semiconductors Gmbh Optoelectronic component, optoelectronic arrangement and method
US12266641B2 (en) 2019-05-13 2025-04-01 Osram Opto Semiconductors Gmbh Multi-chip carrier structure
US12294039B2 (en) 2019-09-20 2025-05-06 Osram Opto Semiconductors Gmbh Optoelectronic component, semiconductor structure and method
US12471413B2 (en) 2019-04-23 2025-11-11 Osram Opto Semiconductors Gmbh LED module, LED display module and method of manufacturing the same
US12613423B2 (en) 2019-05-14 2026-04-28 Osram Opto Semiconductors Gmbh Illumination unit, method for producing an illumination unit, converter element for an optoelectronic component, radiation source including an LED and a converter element, outcoupling structure, and optoelectronic device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102499308B1 (ko) * 2017-08-11 2023-02-14 서울바이오시스 주식회사 발광 다이오드
KR102450150B1 (ko) * 2018-03-02 2022-10-04 삼성전자주식회사 반도체 발광소자
JP6866883B2 (ja) * 2018-08-30 2021-04-28 日亜化学工業株式会社 発光素子
CN109830498B (zh) * 2019-01-17 2022-07-19 泉州三安半导体科技有限公司 一种半导体发光元件
EP4187597A4 (en) * 2020-08-07 2025-01-08 Seoul Viosys Co., Ltd. LIGHT EMITTING DIODE COMPRISING A PLURALITY OF LIGHT EMITTING CELLS
CN115132890B (zh) * 2020-12-18 2024-12-13 天津三安光电有限公司 一种半导体发光元件
JP7843144B2 (ja) * 2021-02-25 2026-04-09 旭化成エレクトロニクス株式会社 赤外線受光素子及び光学式濃度測定装置
CN113644180B (zh) * 2021-08-05 2023-01-06 厦门士兰明镓化合物半导体有限公司 倒装led芯片及其制备方法
CN115663086A (zh) * 2021-08-10 2023-01-31 厦门三安光电有限公司 发光二极管及发光装置
CN116885072A (zh) * 2021-09-14 2023-10-13 厦门三安光电有限公司 发光二极管及发光模块
CN113921672B (zh) * 2021-09-14 2023-06-20 厦门三安光电有限公司 发光二极管及发光模块
CN113903843B (zh) * 2021-09-27 2023-01-17 厦门三安光电有限公司 发光二极管及发光装置
JPWO2023210082A1 (ko) * 2022-04-26 2023-11-02
CN115000270B (zh) 2022-06-16 2023-12-01 惠州华星光电显示有限公司 光源模组及显示装置
US12066968B2 (en) * 2022-07-13 2024-08-20 Global Unichip Corporation Communication interface structure and Die-to-Die package
CN118055664A (zh) * 2022-11-10 2024-05-17 联华电子股份有限公司 微型显示器及其制作方法
CN119317276B (zh) * 2024-12-17 2025-05-30 江西兆驰半导体有限公司 一种倒装发光二极管芯片及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130030178A (ko) * 2011-09-16 2013-03-26 서울옵토디바이스주식회사 발광 다이오드 및 그것을 제조하는 방법
US20140014998A1 (en) * 2012-04-16 2014-01-16 Panasonic Corporation Semiconductor light-emitting device
JP2014044971A (ja) * 2011-08-31 2014-03-13 Nichia Chem Ind Ltd 半導体発光素子
KR20150014353A (ko) * 2014-03-31 2015-02-06 서울바이오시스 주식회사 발광 다이오드
KR20150087445A (ko) * 2014-01-20 2015-07-30 삼성전자주식회사 반도체 발광 소자

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963178B2 (en) * 2009-11-13 2015-02-24 Seoul Viosys Co., Ltd. Light emitting diode chip having distributed bragg reflector and method of fabricating the same
KR101165255B1 (ko) * 2010-09-24 2012-07-19 서울옵토디바이스주식회사 고효율 발광 다이오드 및 그것을 제조하는 방법
EP2439793B1 (en) * 2010-10-11 2016-03-16 LG Innotek Co., Ltd. Light emitting device and lighting instrument including the same
US10074778B2 (en) * 2011-03-22 2018-09-11 Seoul Viosys Co., Ltd. Light emitting diode package and method for manufacturing the same
US9269878B2 (en) * 2011-05-27 2016-02-23 Lg Innotek Co., Ltd. Light emitting device and light emitting apparatus
CN106058000B (zh) * 2011-09-16 2019-04-23 首尔伟傲世有限公司 发光二极管及制造该发光二极管的方法
TWI473298B (zh) * 2012-04-20 2015-02-11 Genesis Photonics Inc 半導體發光元件及覆晶式封裝元件
KR101669641B1 (ko) * 2012-06-28 2016-10-26 서울바이오시스 주식회사 표면 실장용 발광 다이오드, 그 형성방법 및 발광 다이오드 모듈의 제조방법
CN103066192B (zh) * 2013-01-10 2015-11-18 李刚 半导体发光光源及制造该光源和半导体发光芯片的方法
KR101967837B1 (ko) * 2013-03-11 2019-04-10 삼성전자주식회사 반도체 발광 소자
KR20140134202A (ko) * 2013-05-13 2014-11-21 서울반도체 주식회사 소형 발광소자 패키지 및 그 제조 방법
KR20140140803A (ko) * 2013-05-30 2014-12-10 서울바이오시스 주식회사 발광 소자 및 그 제조 방법
WO2015016561A1 (en) * 2013-07-29 2015-02-05 Seoul Viosys Co., Ltd. Light emitting diode, method of fabricating the same and led module having the same
JP2015092529A (ja) * 2013-10-01 2015-05-14 ソニー株式会社 発光装置、発光ユニット、表示装置、電子機器、および発光素子
TWI614920B (zh) * 2014-05-19 2018-02-11 晶元光電股份有限公司 光電元件及其製造方法
KR20150139194A (ko) * 2014-06-03 2015-12-11 서울바이오시스 주식회사 발광 다이오드 및 그 제조 방법
US9543488B2 (en) * 2014-06-23 2017-01-10 Seoul Viosys Co., Ltd. Light emitting device
JP2016058689A (ja) * 2014-09-12 2016-04-21 株式会社東芝 半導体発光装置
CN104779339B (zh) * 2015-01-15 2017-08-25 大连德豪光电科技有限公司 倒装高压led芯片及其制备方法
KR102320797B1 (ko) * 2015-02-13 2021-11-03 서울바이오시스 주식회사 발광 소자
CN105552180B (zh) * 2016-02-02 2018-06-26 映瑞光电科技(上海)有限公司 一种新型高压led的制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014044971A (ja) * 2011-08-31 2014-03-13 Nichia Chem Ind Ltd 半導体発光素子
KR20130030178A (ko) * 2011-09-16 2013-03-26 서울옵토디바이스주식회사 발광 다이오드 및 그것을 제조하는 방법
US20140014998A1 (en) * 2012-04-16 2014-01-16 Panasonic Corporation Semiconductor light-emitting device
KR20150087445A (ko) * 2014-01-20 2015-07-30 삼성전자주식회사 반도체 발광 소자
KR20150014353A (ko) * 2014-03-31 2015-02-06 서울바이오시스 주식회사 발광 다이오드

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342488B2 (en) 2018-08-03 2022-05-24 Genesis Photonics Inc. Light emitting diode chip and light emitting diode device
CN110797444A (zh) * 2018-08-03 2020-02-14 新世纪光电股份有限公司 发光二极管芯片与发光二极管装置
CN110797444B (zh) * 2018-08-03 2022-10-28 新世纪光电股份有限公司 发光二极管芯片与发光二极管装置
WO2020029943A1 (zh) * 2018-08-06 2020-02-13 厦门乾照光电股份有限公司 倒装发光芯片及其制造方法
US12198606B2 (en) 2019-01-13 2025-01-14 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12199222B2 (en) 2019-01-29 2025-01-14 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12199221B2 (en) 2019-01-29 2025-01-14 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11480723B2 (en) 2019-01-29 2022-10-25 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11271143B2 (en) 2019-01-29 2022-03-08 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11513275B2 (en) 2019-01-29 2022-11-29 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12495648B2 (en) 2019-01-29 2025-12-09 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11610868B2 (en) 2019-01-29 2023-03-21 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11764339B2 (en) 2019-01-29 2023-09-19 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12176469B2 (en) 2019-01-29 2024-12-24 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12183261B2 (en) 2019-01-29 2024-12-31 Osram Opto Semiconductors Gmbh Video wall, driver circuits, controls and method thereof
US12190788B2 (en) 2019-01-29 2025-01-07 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12477873B2 (en) 2019-01-29 2025-11-18 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12283648B2 (en) 2019-01-29 2025-04-22 Osram Opto Semiconductors Gmbh μ-led, μ-led device, display and method for the same
US11156759B2 (en) 2019-01-29 2021-10-26 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12206054B2 (en) 2019-01-29 2025-01-21 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12199223B2 (en) 2019-01-29 2025-01-14 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12199219B2 (en) 2019-01-29 2025-01-14 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US11302248B2 (en) 2019-01-29 2022-04-12 Osram Opto Semiconductors Gmbh U-led, u-led device, display and method for the same
US12199220B2 (en) 2019-01-29 2025-01-14 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12205521B2 (en) 2019-01-29 2025-01-21 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12206053B2 (en) 2019-01-29 2025-01-21 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12205522B2 (en) 2019-01-29 2025-01-21 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12261256B2 (en) 2019-02-11 2025-03-25 Osram Opto Semiconductors Gmbh Optoelectronic component, optoelectronic arrangement and method
US12199134B2 (en) 2019-04-23 2025-01-14 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12471413B2 (en) 2019-04-23 2025-11-11 Osram Opto Semiconductors Gmbh LED module, LED display module and method of manufacturing the same
US12477883B2 (en) 2019-04-23 2025-11-18 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display for augmented reality or lighting applications
US12484361B2 (en) 2019-04-23 2025-11-25 Osram Opto Semiconductors Gmbh U-LED, U-LED device, display and method for the same
US11538852B2 (en) 2019-04-23 2022-12-27 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12557459B2 (en) 2019-04-23 2026-02-17 Osram Opto Semiconductors Gmbh μ-LED, μ-LED device, display and method for the same
US12266641B2 (en) 2019-05-13 2025-04-01 Osram Opto Semiconductors Gmbh Multi-chip carrier structure
WO2020229043A3 (de) * 2019-05-14 2021-04-15 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement, pixel, displayanordnung und verfahren
US12613423B2 (en) 2019-05-14 2026-04-28 Osram Opto Semiconductors Gmbh Illumination unit, method for producing an illumination unit, converter element for an optoelectronic component, radiation source including an LED and a converter element, outcoupling structure, and optoelectronic device
US12189280B2 (en) 2019-05-23 2025-01-07 Osram Opto Semiconductors Gmbh Lighting arrangement, light guide arrangement and method
US12294039B2 (en) 2019-09-20 2025-05-06 Osram Opto Semiconductors Gmbh Optoelectronic component, semiconductor structure and method

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