CN110797444B - 发光二极管芯片与发光二极管装置 - Google Patents

发光二极管芯片与发光二极管装置 Download PDF

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Abstract

本发明提供一种发光二极管芯片，包括磊晶叠层、第一、第二电极以及第一反射层。磊晶叠层包括第一型、第二型半导体层与发光层。第一、第二电极分别与第一型、第二型半导体层电性连接。发光层于第一型半导体层的正投影与第一电极于第一型半导体层的正投影错位。第一反射层设置于磊晶叠层、第一、第二电极上。第一反射层于第二型半导体层的正投影与第二电极于第二型半导体层的正投影错位。另，一种发光二极管装置亦被提供。

Description

发光二极管芯片与发光二极管装置
技术领域
本发明涉及一种光电元件，尤其涉及一种发光二极管芯片、发光二极管装置与发光二极管模块。
背景技术
发光二极管(Light Emitting Diode,LED)是一种发光的半导体电子元件，由于具有能量转换效率高、反应时间短、寿命长、体积小、高可靠性等优点，因而被广泛地应用，如交通信号灯、车灯、户外大型显示面板、手机背光源等。目前本领域的技术人员仍在不断地致力提升发光二极管的发光效率与亮度。
发明内容
本发明提供一种发光二极管芯片、发光二极管装置与发光二极管模块，其具有高发光效率。
本发明的一实施例提供一种发光二极管芯片，包括磊晶叠层、第一电极、第二电极以及第一反射层。磊晶叠层包括第一型半导体层、发光层以及第二型半导体层。发光层位于第一型半导体层与第二型半导体层之间。第一电极设置于第一型半导体层上，且与第一型半导体层电性连接。发光层于第一型半导体层的正投影与第一电极于第一型半导体层的正投影错位。第二电极设置于第二型半导体层上，且与第二型半导体层电性连接。第一反射层设置于磊晶叠层、第一电极与第二电极上。第一反射层于第二型半导体层的正投影与第二电极于第二型半导体层的正投影错位。
本发明的一实施例提供一种发光二极管装置，包括上述的发光二极管芯片、第一电极垫以及承载基板。第一电极垫设置于发光二极管芯片的一侧，并与第一电极电性连接。承载基板设置于发光二极管芯片的另一侧，并与第二电极电性连接。承载基板具有相对的第一表面与第二表面。发光二极管芯片与第一电极垫设置于第一表面上。
本发明的一实施例提供一种发光二极管模块，包括上述的发光二极管装置、电路基板、第三电极垫以及第四电极垫。第三电极垫与电路基板电性连接，且第三电极垫与第一电极垫电性连接。第四电极垫与电路基板电性连接，且第四电极垫与第二电极垫电性连接。
在本发明的一实施例中，上述的发光二极管芯片还包括第一反射叠层，包括第一绝缘层、第一反射层与第二绝缘层。第一反射层设置于第一绝缘层与第二绝缘层之间。第一绝缘层设置于磊晶叠层、第一电极与第二电极上且具有多个第一通孔。第一反射层设置于第一绝缘层上且具有多个第二通孔。这些第二通孔于第二型半导体层上的正投影与第二电极于第二型半导体层上的正投影重叠。第二绝缘层设置于第一反射层上且具有多个第三通孔。这些第一通孔、这些第二通孔与这些第三通孔暴露出第二电极，且第二通孔于第二型半导体层上的正投影面积大于或等于第一通孔或第三通孔于第二型半导体层上的正投影面积，其中第一通孔及第三通孔于第二型半导体层上的正投影面积相同。
在本发明的一实施例中，上述的发光二极管芯片还包括第一连接金属层。第一连接金属层设置于第二绝缘层上且通过这些第一通孔、这些第二通孔与这些第三通孔以与第二电极电性连接。
在本发明的一实施例中，上述的第一反射叠层还包括第二反射层。第二反射层设置于第一反射层上且位于第二绝缘层与第一绝缘层之间。第二反射层具有多个第四通孔，这些第四通孔于第二型半导体层上的正投影重叠于第二电极于第二型半导体层上的正投影，且第四通孔于第二型半导体层上的正投影面积大于或等于第二通孔于第二型半导体层上的正投影面积，或者第四通孔于第二型半导体层上的正投影面积大于或等于第一通孔或第三通孔于第二型半导体层上的正投影面积。这些第一通孔、这些第二通孔、这些第三通孔与这些第四通孔暴露出第二电极。
在本发明的一实施例中，上述的发光二极管芯片还包括第一连接金属层。第一连接金属层设置于第二绝缘层上且通过这些第一通孔、这些第二通孔、这些第三通孔与这些第四通孔并与第二电极电性连接。
在本发明的一实施例中，上述的发光二极管芯片还包括第二反射叠层。第二反射叠层设置于第一反射叠层上。第二反射叠层还包括第三绝缘层、第三反射层与第四绝缘层。第三反射层设置于第三绝缘层与第四绝缘层之间。第三绝缘层设置于第一反射叠层上且具有多个第五通孔。第三反射层设置于第三绝缘层上且具有多个第六通孔。这些第六通孔于第二型半导体层上的正投影与第二电极的一部分于第二型半导体层上的正投影重叠。第四绝缘层设置于第二反射层上且具有多个第七通孔。这些第五通孔、这些第六通孔与这些第七通孔暴露出第二电极的此部分，且第六通孔于第二型半导体层上的正投影面积大于或等于第五通孔或第七通孔于第二型半导体层上的正投影面积，其中第五通孔及第七通孔于第二型半导体层上的正投影面积相同。第三反射层设置于第三绝缘层上的第六通孔于第二型半导体层上的正投影面积大于或等于第一反射层设置于第一绝缘层上的第二通孔于第二型半导体层上的正投影面积，这些第一绝缘层上的第一通孔、第二绝缘层上的第三通孔、第三绝缘层上的第五通孔以及第四绝缘层上的第七通孔于第二型半导体层上的正投影面积相同。
在本发明的一实施例中，上述的发光二极管芯片还包括第一连接金属层、第一电流传导层以及第二电流传导层。第一连接金属层设置于第二反射叠层上。第一电流传导层与第二电流传导层位于第一反射叠层与第二反射叠层之间。第一电流传导层设置于第一电极上且与第一电极电性连接。第二电流传导层设置于第二电极上且与第二电极电性连接。第一连接金属层通过这些第五通孔、这些第六通孔与这些第七通孔与第二电流传导层电性连接。
在本发明的一实施例中，上述的第一电极还包括多个彼此分离的第一电极部，且第二电极还包括多个彼此分离的第二电极部。这些第二电极部环绕设置于这些第一电极部。第一电流传导层电性连接多个彼此分离的第一电极部以及第二电流传导层电性连接多个彼此分离的第二电极部，且第一连接金属层通过第二电流传导层与多个彼此分离的第二电极电性连接。
在本发明的一实施例中，上述的这些第一电极部的其中之一作为蚀刻阻挡层。
在本发明的一实施例中，上述的第一电极还包括至少一主体部与由主体部延伸出的多个指部。这些指部往发光二极管芯片的边缘延伸，且第二电极还包括多个彼此分离的电极部。
在本发明的一实施例中，上述的发光二极管芯片还包括蚀刻阻挡层。蚀刻阻挡层设置于第一型半导体层上。主体部包覆蚀刻阻挡层。
在本发明的一实施例中，上述的发光二极管芯片还包括电流阻挡层与欧姆接触层。电流阻挡层设置于欧姆接触层与第二型半导体层之间，且欧姆接触层包覆电流阻挡层。
在本发明的一实施例中，上述的磊晶叠层具有平台部与凹陷部。平台部包括局部的第一型半导体层、发光层与第二型半导体层。凹陷部包括另一局部的第一型半导体层。第二电极设置于平台部上，且第一电极设置于凹陷部上。
在本发明的一实施例中，上述的这些第一电极部的其中之一作为蚀刻阻挡层，且第一型半导体层与蚀刻阻挡层具有一通孔。第一电极垫设置于通孔内。
在本发明的一实施例中，上述的发光二极管芯片还包括蚀刻阻挡层。蚀刻阻挡层设置于第一型半导体层上。主体部包覆蚀刻阻挡层，且第一型半导体层与蚀刻阻挡层具有通孔。第一电极垫设置于通孔内。
在本发明的一实施例中，上述的发光二极管装置还包括第二连接金属层。第二连接金属层设置于承载基板的第一表面上。发光二极管芯片通过第一连接金属层与承载基板上的第二连接金属层接合且电性连接。
在本发明的一实施例中，上述的承载基板为导电基板。
在本发明的一实施例中，上述的发光二极管装置还包括第二电极垫。第二电极垫设置于承载基板的第二表面上。
基于上述，在本发明实施例的发光二极管芯片、发光二极管装置与发光二极管模块中，由于发光层与第一电极彼此错位设置，当发光层发光时，大部分的光束不会被第一电极遮蔽而出光。并且，由于第一反射层与第二电极彼此错位设置的关系，因此当发光层发光时，大部分的光束会被第一反射层反射而出光，少部分的光束则会被第二电极反射而出光，因此发光二极管芯片、发光二极管装置与发光二极管模块具有良好的发光效率。而且，当发光二极管模块进行组装时，由于发光二极管模块的第一电极垫与周围的第一型半导体层(磊晶叠层的最上层)为同一电性，可大幅避免打线制程中将第一电极垫的导线打偏而连接到磊晶叠层的最上层的半导体层时，因导线与该半导体层电性不同而造成短路及漏电的机率，增加制程的裕度(process window)，同时亦可增加发光二极管模块在组装过程中的稳定度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是本发明的一第一实施例的发光二极管芯片的上视示意图。
图1B是图1A的发光二极管芯片的剖面示意图。
图1C是应用图1A的发光二极管芯片的发光二极管装置的剖面示意图。
图1D是应用图1A的发光二极管芯片的发光二极管模块的剖面示意图。
图1E为图1D的发光二极管模块的上视示意图。
图2A至图2X为制造图1A、图1C、图1D的发光二极管芯片、发光二极管装置与发光二极管模块的流程图。
图3A是本发明的一第二实施例的发光二极管芯片的上视示意图。
图3B是图3A的发光二极管芯片的剖面示意图。
图3C是应用图3A的发光二极管芯片的发光二极管装置的剖面示意图。
图3D是应用图3A的发光二极管芯片的发光二极管模块的剖面示意图。
图3E为图3D的发光二极管模块的上视示意图。
图4A至图4Y为制造图3A、图3C、图3D的发光二极管芯片、发光二极管装置与发光二极管模块的流程图。
图5A是本发明的一第三实施例的发光二极管芯片的剖面示意图。
图5B是图5A的发光二极管芯片的上视示意图。
图5C是应用图5A的发光二极管芯片的发光二极管装置的剖面示意图。
图5D是应用图5A的发光二极管芯片的发光二极管模块的剖面示意图。
图5E为图5D的发光二极管模块的上视示意图。
图6A至图6S为制造图5A、图5C、图5D的发光二极管芯片、发光二极管装置与发光二极管模块的流程图。
附图标号说明：
100、100’、100a、100b：发光二极管芯片
200、200a、200b：发光二极管装置
300、300a、300b：发光二极管模块
BS1、BS2：底面
C：割痕
CCL1：第一电流传导层
CCL2：第二电流传导层
CBL：电流阻挡层
CBS：电路基板
CML1：第一连接金属层
CML2：第二连接金属层
CP：凹陷部
CS：承载基板
CW：承载晶圆
CYB：结晶球
d：间距
DB：固晶材料
E：边缘
E1：第一电极
E2：第二电极
EL：发光层
EDP：电极部
EDP1：第一电极部
EDP2：第二电极部
EP1：第一电极垫
EP2：第二电极垫
EP3：第三电极垫
EP4：第四电极垫
ESL：磊晶叠层
ECL：蚀刻阻挡层
FP：指部
GS：成长基板
GP：成长区块
IL：绝缘层
IL1：第一绝缘层
IL2：第二绝缘层
IL3：第三绝缘层
IL4：第四绝缘层
MP：主体部
Mesa：平台部
OCL：欧姆接触层
PD：预设配置区
PS：周期性结构
PE1：第一定位元件
PE2：第二定位元件
PE3：第三定位元件
RL1：第一反射层
RL2：第二反射层
RL3：第三反射层
RS1、RS1a：第一反射叠层
RS2：第二反射叠层
S1：第一表面
S2：第二表面
S3：表面
SS：侧面
SD1：第一侧
SD2：第二侧
SL1：第一型半导体层
SL2：第二型半导体层
UPS：非周期性的粗糙结构
Va、Vb：通孔
V1：第一通孔
V2：第二通孔
V3：第三通孔
V4：第四通孔
V5：第五通孔
V6：第六通孔
V7：第七通孔
WF、WFa：发光二极管晶圆
具体实施方式
图1A是本发明的一第一实施例的发光二极管芯片的上视示意图。图1B是图1A的发光二极管芯片的剖面示意图。图1C是应用图1A的发光二极管芯片的发光二极管装置的剖面示意图。图1D是应用图1A的发光二极管芯片的发光二极管模块的剖面示意图。图1E为图1D的发光二极管模块的上视示意图。
请参照图1A与图1B，于本实施例中，发光二极管芯片100包括成长基板GS、磊晶叠层ESL、第一、第二电极E1、E2、蚀刻阻挡层ECL、欧姆接触层OCL、电流阻挡层CBL、第一反射叠层RS1、第一连接金属层CML1。于以下的段落中会详细地说明上述各元件与各元件之间的配置关系。
成长基板GS为用以成长磊晶叠层ESL的基板，其例如是蓝宝石(Sapphire)基板、氮化镓(Gallium Nitride,GaN)基板、碳化硅(Silicon Carbide,SiC)基板、硅(Silicon)基板、砷化镓(Gallium Arsenide,GaAs)基板或其他适合成长磊晶叠层ESL的基板，本发明并不以此为限。于本实施例中，成长基板GS为图案化基板，其表面上例如设有周期性图案(图案未示出)，且例如是图案化蓝宝石基板。于一些实施例中，成长基板GS用来准备成长磊晶叠层ESL的表面例如设有未刻意掺杂的半导体层，其作为成核层(Nucleation layer)或缓冲层(Buffer Layer)，且其材质例如是砷化镓(GaAs)、磷化镓(GaP)、磷化铝铟镓(AlInGaP)、氮化镓(GaN)或氮化铝(AlN)，但不以此为限。在另一些实施例中，成长基板GS也可以不设有未刻意掺杂的半导体层，但不以此为限。
磊晶叠层ESL包括第一型半导体层SL1、发光层EL(亦可被称为主动层)以及第二型半导体层SL2。发光层EL位于第一型半导体层SL1与第二型半导体层SL2之间。第一型半导体层SL1与成长基板GW接触。详细来说，磊晶叠层ESL包括平台部Mesa与凹陷部CP。平台部Mesa包括局部的第一型半导体层SL1、发光层EL以及第二型半导体层SL2。凹陷部CP则包括另一局部的第一型半导体层SL1。
第一型、第二型半导体层SL1、SL2彼此互为电性相反。详言之，第一型、第二型半导体层SL1、SL2例如是本质半导体(Intrinsic semiconductor)中分别掺杂有N型、P型掺质，而分别作为N型、P型掺杂半导体层，其中第一型、第二型半导体层SL1、SL2与发光层EL所使用的本质半导体的材料可为氮化镓(GaN)、氮化铟镓(InGaN)、磷化镓(GaP)、磷化铝铟镓(AlInGaP)或氮化铝镓(AlGaN)，但不以此为限。发光层EL的结构例如是由多层井层(WellLayer)与多层阻障层(Barrier Layer)所交替堆叠而构成的多重量子井层(MultipleQuantum Well,MQW)或单一量子井层(Single Quantum Well,SQW)，但不以此为限。
第一、第二电极E1、E2的材料例如是金属材料，其选用的种类例如是铬(Cr)、铝(Al)、钛(Ti)、镍(Ni)、铂(Pt)、金(Au)或其组合，但不以此为限。第一电极E1设置于凹陷部CP的第一型半导体层SL1上，且与第一型半导体层SL1接触而与其电性连接。第二电极E2设置于平台部Mesa的第二型半导体层SL2上，且通过欧姆接触层OCL与第二型半导体层SL2电性连接。发光层EL于第一型半导体层SL1的正投影与第一电极E1于第一型半导体层SL1的正投影错位。换言之，发光层EL与第一电极E1彼此互不重叠。
请参照图1A，第一电极E1包括主体部MP与由其延伸出的多个指部FP，其中主体部MP、指部FP的数量分别是一个与两个，于其他未示出的实施例中，主体部可以是两个以上，并各别有延伸出的多个指部。所属技术领域中技术人员可依据需求对应设置数量，本发明并不以此为限。这些指部FP往发光二极管芯片100的边缘E延伸，且指部FP与发光二极管芯片100的边缘E具有一间距。另一方面，第二电极E2包括多个彼此分离的电极部EDP，任二电极部EDP之间具有间距。这些电极部EDP的一部分位于这些指部FP的两侧，而这些电极部EDP的一部分则位于二指部FP之间。
蚀刻阻挡层ECL的材质可为铬、铝、钛、镍、铂、金、钨(W)、铜化钨(CuW)或其组合、氧化铟锡。蚀刻阻挡层ECL的功用容后叙述。请参照图1B，于本实施例中，蚀刻阻挡层ECL设置于凹陷部CP的第一型半导体层SL1上，且与第一型半导体层SL1接触。第一电极E1的主体部MP包覆蚀刻阻挡层ECL。
电流阻挡层CBL例如是具有高阻值的材料层，而可使电流较不容易通过其所在的位置。于本实施例中，电流阻挡层CBL的材料可例如是介电材料，其例如是氧化硅(SiOx)、氮化硅(SiNx)或分散式布拉格反射器(Distribute Bragg Reflector,DBR)，但不以此为限。电流阻挡层CBL例如是图案化电流阻挡层，其至少一电流阻挡层CBL设置于平台部Mesa的第二型半导体层SL2上，且与第二型半导体层SL2接触。
欧姆接触层OCL例如是可与第二型半导体层SL2的介面形成欧姆接触的材料层，其材料例如是氧化铟锡(Indium Tin Oxide,ITO)、镍金合金(Ni/Au)、金铍合金(Au/Be)、金锗合金(Au/Ge)或其他适合金属或合金，本发明并不以此为限。欧姆接触层OCL设置于平台部Mesa的第二型半导体层SL2以及电流阻挡层CBL上，且与第二型半导体层SL2及电流阻挡层CBL接触。并且，欧姆接触层OCL包覆电流阻挡层CBL，因此当电流流往欧姆接触层OCL时，会避开电流阻挡层CBL所在的区域而使电流更均匀地在欧姆接触层OCL内传递，因而欧姆接触层OCL亦可被视为电流分散层(Current Spreading Layer)。
第一反射叠层RS1包括第一绝缘层IL1、第一反射层RL1与第二绝缘层IL2。第一绝缘层IL1设置于磊晶叠层ESL、第一与第二电极E1、E2、欧姆接触层OCL以及电流阻挡层CBL上，且包覆上述元件。第一反射层RL1位于第一、第二绝缘层IL1、IL2之间。第一绝缘层IL1具有多个第一通孔V1。第一反射层RL1具有多个第二通孔V2。第二绝缘层IL2则具有多个第三通孔V3。第二通孔V2的尺寸大于第一通孔V1或第三通孔V3的尺寸，而第一通孔V1与第三通孔V3的尺寸彼此实质上相等。这些第一、第二、第三通孔V1～V3通孔共同暴露出第二电极E2。更详细来说，一个第一通孔V1以及一个第三通孔V1、V3位于一个第二通孔V2的范围内。此外，第一反射层RL1于第二型半导体层SL2的正投影与第二电极E2于第二型半导体层SL2的正投影错位。即，第一反射层RL1本身与第二电极E2不重叠。由另一观点来看，第一反射层RL1所具有的这些第二通孔V2于第二型半导体层SL2上的正投影与第二电极E2第二型半导体层SL2上的正投影重叠。
应注意的是，第一至第三通孔不一定是上述的大小关系。于其他的实施例中，第二通孔的尺寸可以等于第一通孔(第三通孔)的尺寸，所属技术领域中技术人员可以依据自身设计需求而设计通孔尺寸，本发明并不以此为限。
第一、第二绝缘层IL1、IL2的材料可为二氧化硅、聚酰亚胺(Polyimide,PI)、有机高分子材料、有机胶材或其他合适的绝缘材料，但不以此为限。
第一反射层RL1为具有反射功能的材料层，其可为分散式布拉格反射器(Distribute Bragg Reflector,DBR)、铝、铝铜合金(Al/Cu)、银(Ag)、银铜合金(Ag/Cu)、金、其他适合的金属或合金，或者是具有反射功能的绝缘层，其中分散式布拉格反射器为多层具有高、低折射率层以周期性排列堆叠而成的一光学叠层，但不以此为限。于本实施例中，第一反射层RL1可以为铝、铝铜合金(Al/Cu)、银(Ag)、银铜合金(Ag/Cu)、金、其他适合的金属或合金但电性浮置。换言之，第一反射层RL1不与发光二极管芯片100内的电流路径连通。
第一连接金属层CML1的材料可为金、金锡合金(Au/Sn)、锡银铜合金(Sn/Ag/Cu,SAC)、锡铋合金(Sn/Bi)、锡银合金(Sn/Ag)、金铟合金(Au/In)、铋(Bi)、银、镍、钛、铝、铜(Cu)或银。第一连接金属层CML1设置于第二绝缘层IL2上且通过这些第一、第二与第三通孔V1～V3以与第二电极E2电性连接。于本实施例中，第一连接金属层CML1用以连接外部元件的金属层，其具体功用容后叙述。
承上述，在本实施例的发光二极管芯片100中，由于发光层EL于第一型半导体层SL1的正投影与第一电极E1于第一型半导体层SL1的正投影错位，也就是说发光层EL与第一电极E1互不重叠设置，因此当发光层EL发出光束L(包括光束L1、L2)时，光束L1较不容易被第一电极E1所遮蔽而往发光二极管芯片100的第一侧SD1的方向出射于发光二极管芯片100，其中第一侧SD1作为出光侧。另一方面，由于第一反射层RL1的这些第二通孔V2于第二型半导体层SL2的正投影与第二电极E2于第二型半导体层SL2的正投影重叠，也就是说第一反射层RL1与第二电极E2互不重叠设置，因此，当光束L2往发光二极管芯片100的另一侧SD2的方向出射时，光束L2中的大部分光束L2’会被第一反射层RL1反射而往第一侧SD1的方向出射，而光束L2”则会被第二电极E2再一次反射而往第一侧SD1的方向出射，因此本实施例的发光二极管芯片100具有良好的发光效率。
此外，由于指部FP往发光二极管的边缘E的方向延伸，因此电流可沿着指部FP的延伸方向而传递至位于不同处的发光层EL，因此本实施例的发光二极管芯片100可进一步提升发光效率。
请参照图1C，图1C为应用图1A与图1B的发光二极管芯片100的发光二极管装置200，发光二极管装置200包括类似于图1A的发光二极管芯片100’、承载基板CS、第一电极垫EP1、第二电极垫EP2、第二连接金属层CML2。应注意的是，于图1C中仅示出与图1A的差异与下方段落所提到的相关元件，其他元件请参照图1A的标示。于以下的段落会详细说明上述各元件与各元件的配置。
发光二极管芯片100’类似于发光二极管芯片100，其叙述大部分如上方段落所述，于此不再赘述，其主要差异在于：发光二极管芯片100’不具有成长基板GS。并且，发光二极管芯片100’包括绝缘层IL。绝缘层IL包覆第一型半导体层SL1的底面BS1、侧面SS以及第二型半导体层SL2的部分底面BS2。绝缘层IL与蚀刻阻挡层ECL共同具有通孔V。
承载基板CS例如是用以承载发光二极管芯片100’的基板，其例如是硅基板、铜化钨(CuW)基板、钼(Mo)基板、氮化镓基板、蓝宝石(Sapphire)基板或碳化硅基板，但不以此为限。承载基板CS设置于发光二极管芯片100’的一侧SD2，且具有相对的第一、第二表面S1、S2，其中第一表面S1为朝向发光二极管芯片100’的表面，而第二表面S2为背向发光二极管芯片100’的表面。
第一、第二电极垫EP1、EP2的材料例如是铬、铝、钛、镍、铂、铜、金、锡、锡银铜合金、金锡合金或其组合。第一、第二电极垫EP1、EP2分别设置于发光二极管芯片100’的第一侧SD1、第二侧SD2。第一电极垫EP1设置于通孔V内且与蚀刻阻挡层ECL接触，并通过蚀刻阻挡层ECL与第一电极E1电性连接。第二电极垫EP2设置于第二表面S2上，且与承载基板CS电性连接。
第二连接金属层CML2的材料选用类似于第一连接金属层CML1，于此不在赘述。第二连接金属层CML2设置于第一表面S1上，且分别与承载基板CS以及第一连接金属层CML1接触。于本实施例中，发光二极管芯片100’可通过其第一金属连接层CML1再通过第二连接金属层CML2与承载基板CS接合。
承上述，在本实施例的发光二极管装置200中，由于应用了类似于图1A实施例的发光二极管芯片100’，因此其具有良好的发光效率。
请参照图1D，图1D为应用图1A与图1B的发光二极管芯片100的发光二极管模块300，发光二极管装置300包括图1C的发光二极管装置200、电路基板CBS、第三、第四电极垫EP3、EP4。应注意的是，于图1D中仅示出与图1C的差异与下方段落所提到的相关元件，其他元件请参照图1A、图1C的标示。于以下的段落会详细说明上述各元件与各元件的配置。
发光二极管装置200的说明类似于上述段落的说明，于此不再赘述。
电路基板CBS例如是其上具有电路层(未示出)的基板。
第三、第四电极垫EP3、EP4的材料选用类似于第一电极垫EP1，于此不再赘述。第三、第四电极垫EP3、EP4设置于电路基板CBS的表面S上。并且，第三、第四电极垫EP3、EP4中的一者大于另一者。第三电极垫EP3通过导线W与第一电极垫EP1电性连接，而第四电极垫EP4则可通过固晶材料DB(例如是锡膏或银胶)与第二电极垫EP2电性连接。于其他的实施例中，第四电极垫EP4可与第二电极垫EP2直接接触而彼此电性连接，本发明并不以此为限。因此，电路基板CBS可例如是通过第三电极垫EP3对发光二极管装置200输入电流I，电流I依序经过导线W、第一电极垫EP1、蚀刻阻挡层ECL、第一电极E1，并再第一型半导体层SL1内进行横向传递。接着再大致以垂直方向传递至发光层EL，以使发光层EL发光，并由第四电极垫EP4回流至电路基板CBS。
应注意的是，上述通过导线W连接第一、第三电极垫EP1、EP3的方式例如是打线制程，而导线W与第一、第三电极垫的连接处会形成有结晶球CYB(导线接点)，而结晶球CYB会与第一电极垫EP1焊接。
承上述，在本实施例的发光二极管模块300中，由于应用了类似于图1A实施例的发光二极管芯片100’，因此其具有良好的发光效率。此外，请参照图1E，由于第一电极垫EP1设置于通孔V内，且通孔V的周围是与第一电极垫EP1同一电性的第一型半导体层SL1。因此，当发光二极管模块300进行组装时，可大幅避免打线制程把导线W打偏时，第一电极垫EP1可能会与周围的第一型半导体层SL1(磊晶叠层的最上层)连接，又因为周围的半导体层与第一电极垫EP1电性相同，因此可大幅避免短路及漏电的机率，同时亦可增加发光二极管模块300在组装过程中的制程的裕度(process window)及稳定性。
图2A至图2W为制造图1A、图1C、图1D的发光二极管芯片、发光二极管装置与发光二极管模块的流程图。
请参照图2A，提供成长晶圆GW，其中成长晶圆GW的材料与成长基板GS相同，于此不再赘述。于本实施例中，成长晶圆GW为图案化晶圆，且例如是图案化蓝宝石晶圆。成长晶圆GW例如设有多个成长区块GP，于以下的段落或附图中以单一成长区块GP作为说明成长发光二极管芯片100的范例。
请参照图2B，形成磊晶叠层ESL于成长晶圆GW上，其中磊晶叠层ESL包括第一型半导体层SL1、发光层EL、第二型半导体层SSL。也就是说，于图2B的具体成长步骤中是依序形成第一型半导体层SL1、发光层EL、第二型半导体层SSL于成长晶圆GW上。成长磊晶叠层ESL的方式例如是有机金属气相沉积(Metal Organic Chemical-Vapor Deposition,MOCVD)、物理气相沉积(Physical Vapor Deposition,PVD)、化学气相沉积(Chemical VaporDeposition,CVD)、溅镀法(sputter deposition method)或其他适合的相关磊晶制程，不以此为限。
请参照图2C，蚀刻磊晶叠层ESL，以移除部分的第二型半导体层SL2、部分的发光层EL与部分的第一型半导体层SL1，以暴露出部分的第一型半导体层SL1与局部的成长晶圆GW(未示出暴露状况)，而形成平台部Mesa与凹陷部CP。蚀刻的方式例如是通过干式化学蚀刻、湿式化学蚀刻、物理蚀刻或以上三种的组合蚀刻，本发明并不以此为限。
请参照图2D，形成图案化电流阻挡层CBL于平台部Mesa的第二型半导体层SL2上。
请参照图2E，形成欧姆接触层OCL于第二型半导体层SL2上，并覆盖图案化电流阻挡层CBL。
请参照图2F，形成蚀刻阻挡层ECL于凹陷部CP的第一型半导体层SL1上。
请参照图2G，分别形成第一电极E1与第二电极E2于第一型半导体层SL1上与第二型半导体层SL2上，其中第一电极E1包括至少一主体部MP与多个指部FP，主体部MP包覆蚀刻阻挡层ECL。第二电极E2包括多个彼此分离电极部EDP。
请参照图2H，形成第一反射叠层RS1的第一绝缘层IL1于磊晶叠层ESL、第一、第二电极E1、E2上，并蚀刻局部的第一绝缘层IL1以使第一绝缘层IL1具有多个第一通孔V1。蚀刻的方式于蚀刻磊晶叠层ESL的方式相同，于此不再赘述。
请参照图2I，形成第一反射叠层RS1的第一反射层RL1于第一绝缘层IL1上，其中第一反射层RL1具有多个第二通孔V2。值得一提的是，形成第一反射层RL1的方式为掀离制程(Lift-off Process)。详细来说，先在第一绝缘层IL1上先涂布一层光阻层(未示出)。接着再对光阻层的局部区域曝光及显影，以移除光阻层的局部区域及定义出第二通孔V2的大小、数量、位置以外的区域且暴露出第一绝缘层IL1。接着，再对曝光后的光阻层及光阻层以外区域且暴露出的第一绝缘层IL1上沉积第一反射层RL1的材料。，最后形成具有多个第二通孔V2的第一反射层RL1。
请参照图2J，形成第一反射叠层RS1的第二绝缘层IL2于第一反射层RL1上，并蚀刻局部的第二绝缘层IL2以使第二绝缘层IL2具有多个第三通孔V3。蚀刻的方式于蚀刻磊晶叠层ESL的方式相同于此不再赘述。至此，第一反射叠层RS1已形成完毕。
或者是，使用湿式蚀刻或干式蚀刻或二者的组合进行蚀刻第二绝缘层IL2。此外，于其他的实施例中，第一、第三通孔V1、V3也可以一起形成。也就是说，可以先不对第一绝缘层IL1蚀刻出第一通孔V1，并且在图2J的步骤中，除了蚀刻第二绝缘层IL2之外，更往下蚀刻第一绝缘层IL1以一次形成第一、第三通孔V1、V3，本发明并不以此为限。
请参照图2K，形成第一连接金属层CML1于第一反射叠层RS1上，并且使第一连接金属层CML1填入这些第一、第二、第三通孔V1～V3，以使第一连接金属层CML1电性连接于第二电极E2。至此，成长晶圆GW经过上述步骤后已形成了具有多个发光二极管芯片100的发光二极管晶圆WF。
请参照图2L，先对发光二极管晶圆WF内部的多个发光二极管芯片100的两旁设置两第一定位元件PE1。接着，再对发光二极管晶圆WF进行切割制程(Scribe)，也就是指于磊晶叠层ESL与成长晶圆GW内形成多道割痕C且移除部分成长晶圆GW，以切出这些成长晶圆GW的区块GP，其中每一个成长晶圆GW的区块GP例如是包括一个发光二极管芯片100。
请参照图2M，沿着这些割痕C对发光二极管晶圆WF进行劈裂制程，以使发光二极管晶圆WF沿着这些割痕C劈裂，以使这些发光二极管芯片100分离。于本实施例中，可通过劈裂装置(未示出)来进行劈裂制程，劈裂装置例如是劈刀(Chopper)，但不以此为限。每一个成长晶圆的区块GP具有的局部成长晶圆GW则作为发光二极管芯片100的成长基板GS。至此，这些发光二极管芯片100大体上已制作完成。应注意的是，图2M内的发光二极管芯片100的剖面为大略示出，具体的剖面请参照图1A的剖面。此外，于其他的实施例中，进行劈裂制程之前亦可先进行一晶圆薄化制程，以减少成长晶圆GW的成长基板GS的厚度。
接着，于以下的段落中会说明制造发光二极管装置200的制造方法。
延续图2L切割制程后的步骤，请参照图2N，提供一承载晶圆CW，其中承载晶圆CW亦具有与多个成长区块GP分别对应的多个预设配置区PD。在每一个预设配置区PD中，设有一第二连接金属层CML2。在第二连接金属层CML2的对角位置设有两个或至少一个第二定位元件PE2。在这些预设配置区PD的两旁亦设置两第三定位元件PE3，其中此两第三定位元件PE3个别对应于两第一定位元件PE1。
请参照图2O，将图2L中的发光二极管晶圆WF与图2N的承载晶圆CW进行对准与接合制程，以使承载晶圆CW上的多个第二连接金属层CML2分别对应与多个成长区块GP内的多个第一金属连接层CML1接合且电性连接，其中发光二极管晶圆WF与承载晶圆CW上的第一、第二与第三定位元件PE1～PE3用以协助对准，以使这些第二连接金属层CML2能够精准地接合至这些第一金属连接层CML1。于本实施例中，第一定位元件PE1例如是未与第三定位元件PE3接合。于其他实施例中，第一定位元件PE1可与第三定位元件PE3接合，本发明并不以此为限。
请参照图2P，移除成长晶圆GW，其中移除成长晶圆GW的方法包括激光剥离制程(Laser Lift-off Process)或湿式化学蚀刻制程。由于在进行激光剥离制程的过程中，激光的高温会使得磊晶叠层EPL内的金属离子还原成金属。因此，在激光剥离制程后可再对磊晶叠层EPL的表面进行蚀刻制程，例如是湿式化学蚀刻制程以去除金属，例如是镓金属(Gallium)。至此，发光二极管晶圆WF上的这些发光二极管芯片100就转移且接合至承载晶圆CW上。
应注意的是，上述图2N至图2P承续图2L的步骤，即先将多个发光二极管芯片100一次转移至承载晶圆CW上的多个预设配置区PD，再移除整个成长晶圆GW，也就是多对多的转移步骤。于其他未示出的实施例中，亦可以承续图2O的步骤，也就是把这些发光二极管芯片100分离后，再一个一个转接至第二金属连接层CML2，也就是一对一的转移接合步骤，再经由激光剥离制程(Laser Lift-off Process)或湿式化学蚀刻制程的方式，各别将发光二极管芯片100的成长基板GS移除以及去除金属，例如是镓金属(Gallium)，本发明并不以此为限。
于以下的段落中会针对一预设配置区PD内的发光二极管芯片100进行说明。
请参照图2Q，由于磊晶叠层EPL先前是形成于成长晶圆GW表面上的周期性图案，当成长晶圆GW被移除后，实际上在第一型半导体层SL1的表面会留有周期性结构PS。于此步骤中，先对磊晶叠层EPL的第一型半导体层SL1进行薄化制程。薄化制程的方式例如是进行干式蚀刻制程或湿式化学蚀刻制程，以去除局部的第一型半导体层SL1与未刻意掺杂的半导体层，而暴露出第一型半导体层SL1的表面S3。接着，再对此表面S3进行表面粗化制程。表面粗化制程的方式例如是进行湿式化学蚀刻制程，以形成非周期性的粗糙结构UPS于表面S3上。
请参照图2R，再对第一型半导体层SL1的四周进行蚀刻制程，以暴露局部的第一绝缘层IL1。
于其他未示出的实施例中，亦可以承续图2Q的步骤在进行一薄化制程以去除局部的第一型半导体层SL1与未刻意掺杂的半导体层后，可先进行承续图2R的步骤，对第一型半导体层SL1的四周进行蚀刻制程，以暴露局部的第一绝缘层IL1，再者，进行对此表面S3进行表面粗化制程。表面粗化制程的方式例如是进行湿式化学蚀刻制程，以形成非周期性的粗糙结构UPS于表面S3上。
请参照图2S，形成绝缘层IL于第一型半导体层SL1与第一绝缘层IL1上，其中绝缘层IL覆盖第一型半导体层SL1的底面、侧面以及第一绝缘层IL1的部分表面。并且再针对主体部MP与蚀刻阻挡层ECL的位置进行干式蚀刻制程或湿式化学蚀刻制程，以形成通孔V且去除通孔V内的第一型半导体层SL1及部分蚀刻阻挡层ECL。蚀刻阻挡层ECL的作用即避免干式蚀刻制程蚀刻到第一电极E1的主体部MP。蚀刻阻挡层ECL的侧表面与绝缘层IL的侧表面实质上切齐。或者是，绝缘层IL设置在通孔V内并暴露出部分蚀刻阻挡层ECL。
请参照图2T，于通孔V内形成第一电极垫EP1，以使第一电极垫EP1与蚀刻阻挡层ECL接触。第一电极垫EP1可通过蚀刻阻挡层ECL以及第一电极E1与第一型半导体层SL1电性连接。
请参照图2U，于承载晶圆CW的第二表面S2上形成第二电极垫EP2。至此，多个发光二极管装置200已形成于承载晶圆CW上，且每一预设配置区PD中设有一发光二极管装置200。
请参照图2V，对承载有多个发光二极管装置200的承载晶圆CW进行切割与劈裂制程，以使这些发光二极管装置200彼此分离。至此，发光二极管装置200大体上已制作完成。
接着，于以下的段落中要说明制造发光二极管模块300的制造方法。
承续图2V的步骤，请参照图2W，提供电路基板CBS，并在电路基板CBS的表面S上形成第三、第四电极垫EP3、EP4。
请参照图2X，将第三、第四电极垫EP3、EP4分别与第一、第二电极垫EP1、EP2电性连接，其中电性连接的方法例如是：首先，于第三、第四电极垫EP3、EP4中的一者(例如是第四电极垫EP4)上形成固晶材料(例如是银胶、锡膏或其他合适的金属材料)，并进行固晶制程。接着，再将发光二极管装置200的第二电极垫EP2于形成有固晶材料的第四电极垫EP4接合，并再将发光二极管装置200的第一电极垫EP1以打线制程的方式与第三电极垫EP3连接。至此，发光二极管模块300大体上已制作完成。
在此必须说明的是，下述实施例沿用前述实施例的部分内容，省略了相同技术内容的说明，关于相同的元件名称可以参考前述实施例的部分内容，下述实施例不再重复赘述。
图3A是本发明的一第二实施例的发光二极管芯片的上视示意图。图3B是图3A的发光二极管芯片的剖面示意图。图3C是应用图3A的发光二极管芯片的发光二极管装置的剖面示意图。图3D是应用图3A的发光二极管芯片的发光二极管模块的剖面示意图。图3E为图3D的发光二极管模块的上视示意图。
图3A与图3B的发光二极管芯片100a大致上类似于图1A的发光二极管芯片100，其主要差异在于：在发光二极管芯片100a中，第一反射叠层RS1a还包括第二反射层RL2，其中第二反射层RL2为具有反射功能的材料层，其可为分散式布拉格反射器(Distribute BraggReflector,DBR)、铝、铝铜合金(Al/Cu)、银(Ag)、银铜合金(Ag/Cu)、金、其他适合的金属或合金，或者是具有反射功能的绝缘层，其中分散式布拉格反射器为多层具有高、低折射率层以周期性排列堆叠而成的一光学叠层，但不以此为限。于本实施例中，第二反射层RL2可以为铝、铝铜合金(Al/Cu)、银(Ag)、银铜合金(Ag/Cu)、金、其他适合的金属或合金但电性浮置。换言之，第二反射层RL2不与发光二极管芯片100内的电流路径连通。本实施例的第一反射叠层RS1a包括两个反射层。
详言之，第二反射层RL2设置于第一反射层RL1上且位于第一、第二绝缘层IL1、IL2之间。第二反射层RL2具有多个第四通孔V4，且这些第四通孔V4于第二型半导体层SL2上的正投影与第二电极E2于第二型半导体层SL2上的正投影重叠。换言之，第二反射层RL2与第二电极E2彼此互不重叠。
此外，于本实施例中，第四通孔V4的尺寸大于第一、第二及第三通孔V1～V3任一者的尺寸，并且一个第一、一个第二及一个第三通孔V1～V3位于一个第四通孔V4的范围内，而其他的通孔大小关系类似于图1A，于此不再赘述。并且，这些第一至第四通孔V1～V4共同暴露出第二电极E2。第一连接金属层CML1通过这些第一至第四通孔V1～V4与第二电极E2电性连接。
于其他的实施例中，第四通孔的尺寸可等于第一、第二或第三通孔的尺寸，所属技术领域中技术人员可以依据自身设计需求而设计通孔尺寸，本发明并不以上述通孔大小的关系为限。
承上述，相较于图1A的发光二极管芯片100，虽然大部分的光束能被第一反射层RL1所反射，但仍有少部分的光束会穿透第一反射层RL1。在本实施例的发光二极管芯片100a中，第一反射叠层RS1a除了第一反射层RL1外更设有第二反射层RL2，第二反射层RL2能够更进一步地将此少部分穿透第一反射层RL1的光束再进一步反射，而射往第一侧SD1的方向，因此发光二极管芯片100a具有更高的发光效率。
请参照图3C，图3C的发光二极管装置200a大致上类似于图1C的发光二极管装置200，其主要差异在于：发光二极管装置200a应用了图3A的发光二极管芯片100a’，发光二极管芯片100a’类似于发光二极管芯片100a，其主要差异在于：发光二极管芯片100a’包括绝缘层IL。绝缘层IL包覆第一型半导体层SL1的底面BS1以及第一绝缘层IL1的底面BS3。绝缘层IL、第一型半导体层SL1与蚀刻阻挡层ECL共同具有通孔Va。此外，于本实施例中，第一电极垫EP1并未填满整个通孔Va，其与第一型半导体层SL1之间具有间隙。
于其他未示出的实施例中，绝缘层IL还可包含延伸至通孔V内且覆盖部分蚀刻阻挡层ECL且第一电极垫EP1并未填满整个通孔Va，其与第一型半导体层SL1之间具有间隙。
请参照图3D，图3D的发光二极管模块300a大致上类似于图1D的发光二极管模块300，其主要差异在于：发光二极管模块300a应用了图3D的发光二极管装置200a。
承上述，相较于图1C、图1D的发光二极管装置200与发光二极管模块300来说，图3C、图3D的发光二极管装置200a与发光二极管模块300a具有更高的发光效率。
图4A至图4Y为制造图3A、图3C、图3D的发光二极管芯片、发光二极管装置与发光二极管模块的流程图。
图4A至图4I大致上类似于图2A至图2I的相关说明，于此不再赘述。承续图4I，请参照图4J，形成第一反射叠层RS1a的第二反射层RL2于第一反射层RL1上，其中第二反射层RL2具有多个第四通孔V4。类似地，形成第二反射层RL2的方式亦类似于形成第一反射层RL1的方式，为掀离制程(Lift-off process)，于此不再赘述。
图4K至图4L大致上类似于图2J至图2K的相关说明，于此不再赘述。至此，成长晶圆GW经过上述步骤后已形成了具有多个发光二极管芯片100a的发光二极管晶圆WFa。
图4M至图4N大致上类似于图2L至图2M的相关说明，于此不再赘述。至此，这些发光二极管芯片100a大体上已制作完成。
接着，于以下的段落中会说明制造发光二极管装置200a的制造方法。
延续图4M切割制程后的步骤，请参照图4O，提供承载晶圆CW，其中承载晶圆CW的整个表面形成第二连接金属层CML2，并再其上形成多个第三定位元件PE3。
请参照图4P，将图4M的发光二极管晶圆WFa与图4O的承载晶圆CW进行对准与接合制程，以使发光二极管晶圆WFa上的多个发光二极管芯片100a与第二连接金属层CML2接合。
请参照图4Q，将经由激光剥离制程(Laser Lift-off Process)或湿式化学蚀刻制程的方式，将发光二极管晶圆WFa的成长基板GW移除以及去除金属，例如是镓金属(Gallium)，暴露出磊晶叠层EPL。
图4R至图4W大致类似于图2Q至图2V的相关说明，于此不再赘述。至此，这些发光二极管装置200a大体上已制作完成。
接着，于以下的段落中要说明制造发光二极管模块300a的制造方法。
图4X与图4Y大致类似于图2W至图2X的相关说明，于此不再赘述。至此，这些发光二极管模块300a大体上已制作完成。
图5A是本发明的一第三实施例的发光二极管芯片的剖面示意图。图5B是图5A的发光二极管芯片的上视示意图。图5C是应用图5A的发光二极管芯片的发光二极管装置的剖面示意图。图5D是应用图5A的发光二极管芯片的发光二极管模块的剖面示意图。图5E为图5D的发光二极管模块的上视示意图。
图5A与图5B的发光二极管芯片100b大致上类似于图1A的发光二极管芯片100，其主要差异在于：发光二极管芯片100b相较于发光二极管芯片100还包括：第二反射叠层RS2、第一、第二电流传导层CCL1、CCL2。于以下段落中会详细说明上述元件与上述元件之间的配置关系。
第二反射叠层RS2包括第三绝缘层IL3、第三反射层RL3与第四绝缘层IL4。第三反射层RL3设置于第三、第四绝缘层IL3、IL4之间。第三绝缘层IL3设置第一反射叠层RS1上，且与第一反射叠层RS1的第一反射层RL1或第二反射层RL2接触。第三绝缘层IL3具有多个第四通孔V4。第三反射层RL3具有多个第五通孔V5。第四绝缘层IL4具有多个第六通孔V6。第五通孔V5的尺寸大于第四通孔V4或第六通孔V6的尺寸，且第四通孔V4与第六通孔V6的尺寸彼此实质上相等。更详细来说，一个第四通孔V4以及一个第六通孔V6落在一个一个第五通孔V5的范围内。第三反射层RL3所具有的这些第四通孔V4于第二型半导体层SL2上的正投影与第二电极E2的一部分于第二型半导体层SL2上的正投影重叠。此外，于本实施例中，第一型半导体层SL1与成长基板GS具有斜面IS，一部分的第一、第二反射叠层RS1、RS2共形设置于此斜面IS上。
于其他实施例中，第六通孔的尺寸于可等于第五、第七通孔的尺寸。第六通孔的尺寸亦可以等于第一、第二、第三通孔的尺寸，所属技术领域中技术人员可以依据自身设计需求而设计通孔尺寸，本发明并不以此为限。
第三、第四绝缘层IL3、IL4的材料选用类似于第一、第二绝缘层IL1、IL2，于此不再赘述。第三反射层RL3为具有反射功能的材料层，其可为分散式布拉格反射器(DistributeBragg Reflector,DBR)、铝、铝铜合金(Al/Cu)、银(Ag)、银铜合金(Ag/Cu)、金、其他适合的金属或合金，或者是具有反射功能的绝缘层，其中分散式布拉格反射器为多层具有高、低折射率层以周期性排列堆叠而成的一光学叠层，但不以此为限。于本实施例中，第三反射层RL3可以为铝、铝铜合金(Al/Cu)、银(Ag)、银铜合金(Ag/Cu)、金、其他适合的金属或合金但电性浮置。换言之，第三反射层RL3不与发光二极管芯片100b内的电流路径连通。
第一、第二电流传导层CCL1、CCL2设置于第一与第二反射叠层RS1、RS2之间。详言之，第一、第二电流传导层CCL1、CCL2位于同一层，且第一电流传导层CCL1设置第一电极E1上且与其重叠设置，而第二电流传导层CCL2设置于第二电极E2上且与其重叠设置。第一电流传导层CCL1延伸入第一、第二与第三通孔V1～V3内，而与第一电极E1接触且与其电性连接。第二电流传导层CCL2亦延伸入第一、第二与第三通孔V1～V3内，而与第二电极E2接触且与其电性连接。
另一方面，第一连接金属层CML1设置于第二反射叠层RS2上，且通过其中的第四、第五与第六通孔V4～V6与第二电流传导层CCL2电性连接，并间接与第二电极E2电性连接。
此外，请参照图5A，在本实施例中，第一电极E1b则是包括多个彼此分离的第一电极部EDP1，而第二电极EP2则是包括多个彼此分离的第二电极部EDP2。这些第二电极部EDP2环绕于这些第一电极部EDP1的周围。相较于图1A的发光二极管芯片100来说，由于发光二极管芯片100b的第一电极E1b是采用分离的第一电极部EDP1的设计，第一电极于E1b于发光二极管芯片100b中所占有的面积比例更低，因此发光二极管芯片100b具有更高的发光效率。此外，第一电极部EDP1中的一者作为蚀刻阻挡层ECL。
承上述，相较于图1A的发光二极管芯片100，在本实施例的发光二极管芯片100b中，由于在第一反射叠层RS1上更设有第二反射叠层RS2，第二反射叠层RS2内的第三反射层RL3能够更进一步地将部分穿透第一反射层RL1的光束再进一步反射，而射往第一侧SD1的方向，因此发光二极管芯片100b具有更高的发光效率。并且，由于第二反射叠层RS2由两绝缘层IL3、IL4夹设一反射层RL3，因此能够提供更佳的保护功能。
请参照图5C，图5C的发光二极管装置200b大致上类似于图1C的发光二极管装置200，其主要差异在于：发光二极管装置200b应用了图5A的发光二极管芯片100b’，发光二极管芯片100b’类似于发光二极管芯片100b，其主要差异在于：发光二极管芯片100b’包括绝缘层IL与保护层PL。绝缘层IL覆盖第一型半导体层SL1、第一反射叠层RS1，并暴露出作为蚀刻阻挡层ECL的第一电极部EDP1。保护层PL覆盖绝缘层IL与第一型半导体层SL1。绝缘层IL与保护层PL共同具有通孔V’，而第一电极垫EP1则设置于通孔V’内且与绝缘层IL与保护层PL之间间隔一间距。此外，由于第一型半导体层SL1、绝缘层IL与保护层PL三者具有非周期性结构UPS，其有助于取光。
请参照图5D，图5D的发光二极管模块300b大致上类似于图1D的发光二极管模块300，其主要差异在于：发光二极管模块300a应用了图5C的发光二极管装置200b。
承上述，相较于图1C、图1D的发光二极管装置200与发光二极管模块300来说，图5C、图5D的发光二极管装置200b与发光二极管模块300b具有更高的发光效率。
图6A至图6S为制造图5A、图5C、图5D的发光二极管芯片、发光二极管装置与发光二极管模块的流程图。
图6A与图6B的说明大致上类似于图2A与图2B的相关说明，于此不再赘述。
请参照图6C，蚀刻磊晶叠层ESL，以移除部分的第二型半导体层SL2、部分的发光层EL与部分的第一型半导体层SL1，而形成多个平台部Mesa与多个凹陷部CP，蚀刻的方式例如是通过干式化学蚀刻、湿式化学蚀刻、物理蚀刻或以上三种的组合蚀刻，本发明并不以此为限。
请参照图6D，对成长区块EP的边缘进行切割制程(Scribe)，以切穿第一型半导体层SL1与局部成长晶圆GW，而使第一型半导体层SL1与成长晶圆GW共同具有一斜面IS。
请参照图6E，在多个平台部Mesa中的一部分上依序形成图案化电流阻挡层CBL、欧姆接触层OCL以及第二电极E2，而在这些平台部Mesa中的另一部分形成欧姆接触层OCL，且在多个凹陷部CP上形成第一电极E1，其中第一、第二电极E1、E2分别具有多个彼此分离的第一电极部EDP1与多个彼此分离的第二电极部EDP2。
请参照图6F，图6F的说明大致上类似于图2H至图2J的相关说明，于此不再赘述，其主要差异在于：第一反射叠层RS1的一部分形成于斜面IS上。
请参照图6G，形成第一、第二电流传导层CCL1、CCL2于第一反射叠层RS1上，其中第一、第二电流传导层CCL1、CCL2分别与第一、第二电极E1、E2重叠且第一电流传导层CCL1电性连接多个彼此分离的第一电极部EDP1以及第二电流传导层CCL2电性连接多个彼此分离的第二电极部EDP2。
请参照图6H，形成第二反射叠层RS2于第一反射叠层RS1上，其中此步骤依序包括：先形成第二反射叠层RS2的第三绝缘层IL3于第一反射叠层RS1、第一、第二电流传导层CCL1、CCL2上、成长晶圆GW上，其中第三绝缘层IL3具有多个第五通孔V5。接着形成第二反射叠层RS2的第三反射层RL3于第三绝缘层IL3上，其中第三反射层RL3具有多个第六通孔V6，形成第三反射层RL3的方式类似于第一反射层RL1，于此不再赘述。最后，形成第二反射叠层RS2的第四绝缘层IL4于第三反射层RL3上，其中第四绝缘层IL4具有多个第七通孔V7。至此，第二反射叠层RS2已形成完毕。
请参照图6I，形成第一连接金属层CML1于第二反射叠层RS2上，并且使第一连接金属层CML1填入这些第五、第六、第七通孔V5～V7，以使第一连接金属层CML1通过第二电流传导层CCL2电性连接于第二电极E2，并且，第一连接金属层CML1的一部分覆盖于斜面IS上。至此，成长晶圆GW经过上述步骤后已形成了具有多个发光二极管芯片100b的发光二极管晶圆WFb。而若要形成单一颗发光二极管芯片100b则可以以图2L至图2M的方式制作，于此不再赘述。
接着，于以下的段落中会说明制造发光二极管装置200b的制造方法。
承续图6I，请参照图6J与图6K，图6J与图6K的步骤类似于图4O与图4P，图6J中，形成整面的第二一连接金属层CML2在承载晶圆CW上，于此不再赘述，其中为求简化，图6K以单一个成长区块内的发光二极管装置100b作为示意。
请参照图6L，经由激光剥离制程(Laser Lift-off Process)或湿式化学蚀刻制程的方式，将发光二极管装置100b的成长基板GW移除以及去除表面金属，例如是镓金属(Gallium)，暴露出磊晶叠层EPL的第一型半导体层SL1的表面。类似地，由于磊晶叠层EPL先前是形成于成长晶圆GW上的图案，当成长晶圆GW被移除后，实际上在第一型半导体层SL1的表面会留有周期性结构PS。
请参照图6M，先对第一型半导体层SL1的四周与第一反射叠层RS1进行蚀刻制程。接着，再针对第一电极E1中预计要被作为蚀刻阻挡层ECL的一第一电极部EDP1进行蚀刻制程，以形成通孔Vb。
请参照图6N，形成绝缘层IL于第一型半导体层SL1、蚀刻阻挡层ECL与第一反射叠层RS1上。
请参照图6O，对第一型半导体层SL1进行湿式化学蚀刻制程，以形成非周期性的粗糙结构UPS于其表面上。
请参照图6P，形成保护层PL于绝缘层IL、蚀刻阻挡层ECL与第一反射叠层RS1上。并且再针对蚀刻阻挡层ECL的位置进行蚀刻制程，以蚀刻部分的保护层PL以及绝缘层IL而暴露出部分的蚀刻阻挡层ECL。
请参照图6Q，形成第一电极垫EP1于蚀刻阻挡层ECL的位置，以使第一电极垫EP1与蚀刻阻挡层ECL电性连接。并且，于承载晶圆CW的另一表面形成第二电极垫EP2。至此，多个发光二极管装置200b已形成于承载晶圆CW上，且每一预设配置区PD中设有一发光二极管装置200b。接着，则可以对承载晶圆CW进行切割制程，以使这些发光二极管装置200b彼此分离。
接着，于以下的段落中要说明制造发光二极管模块300b的制造方法。
请参照图6R与图6S，图6R与图6S的说明大致上类似于图2W与图2V的步骤，于此不再赘述。至此，发光二极管模块300b大体上已制作完成。
应注意的是，于本发明的实施例中，发光二极管装置200、200a、200b皆示出成设有第二电极垫EP2。但于其他未示出的实施例中，若承载基板CW的材质选用为可导电的导电基板，那么就可以省略第二电极垫EP2。
综上所述，在本发明实施例的发光二极管芯片、发光二极管装置与发光二极管模块中，由于发光层与第一电极彼此错位设置，当发光层发光时，大部分的光束不会被第一电极遮蔽而出光。并且，由于第一反射层与第二电极彼此错位设置的关系，因此当发光层发光时，大部分的光束会被第一反射层反射而出光，少部分的光束则会由第一反射层的通孔(例如是第二通孔)出光后，而被第二电极反射而出光，因此发光二极管芯片、发光二极管装置与发光二极管模块具有良好的发光效率。而且，当发光二极管模块进行组装时，由于发光二极管模块的第一电极垫与周围的第一型半导体层(磊晶叠层的最上层)为同一电性，可大幅避免打线制程中将第一电极垫的导线打偏而连接到磊晶叠层的最上层的半导体层时，因导线与该半导体层电性不同而造成短路及漏电的机率，增加制程的裕度(process window)，同时亦可增加发光二极管模块在组装过程中的稳定度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (8)

1.一种发光二极管芯片，包括：
磊晶叠层，包括第一型半导体层、发光层以及第二型半导体层，所述发光层位于所述第一型半导体层与所述第二型半导体层之间；
第一电极，设置于所述第一型半导体层上，且与所述第一型半导体层电性连接，其中所述发光层于所述第一型半导体层的正投影与所述第一电极于所述第一型半导体层的正投影错位；
第二电极，设置于所述第二型半导体层上，且与所述第二型半导体层电性连接；以及
第一反射层，设置于所述磊晶叠层、所述第一电极与所述第二电极上，其中所述第一反射层于所述第二型半导体层的正投影与所述第二电极于所述第二型半导体层的正投影错位；
其中所述第一电极还包括多个彼此分离的第一电极部，且所述第二电极还包括多个彼此分离的第二电极部，其中所述多个第二电极部环绕设置于所述多个第一电极部；所述多个第一电极部的其中之一作为蚀刻阻挡层。
2.根据权利要求1所述的发光二极管芯片，还包括第一反射叠层，所述第一反射叠层包括第一绝缘层、所述第一反射层与第二绝缘层，所述第一反射层设置于所述第一绝缘层与所述第二绝缘层之间，其中，
所述第一绝缘层设置于所述磊晶叠层、所述第一电极与所述第二电极上且具有多个第一通孔；
所述第一反射层设置于所述第一绝缘层上且具有多个第二通孔，所述多个第二通孔于所述第二型半导体层上的正投影与所述第二电极于所述第二型半导体层上的正投影重叠；以及
所述第二绝缘层设置于所述第一反射层上且具有多个第三通孔，
其中，所述多个第一通孔、所述多个第二通孔与所述多个第三通孔暴露出所述第二电极。
3.根据权利要求2所述的发光二极管芯片，还包括第一连接金属层，设置于所述第二绝缘层上且通过所述多个第一通孔、所述多个第二通孔与所述多个第三通孔以与所述第二电极电性连接。
4.根据权利要求2所述的发光二极管芯片，其中所述第一反射叠层还包括：
第二反射层，设置于所述第一反射层上且位于所述第二绝缘层与第一绝缘层之间，所述第二反射层具有多个第四通孔，所述多个第四通孔于所述第二型半导体层上的正投影重叠于所述第二电极于所述第二型半导体层上的正投影，
其中，所述多个第一通孔、所述多个第二通孔、所述多个第三通孔与所述多个第四通孔暴露出所述第二电极。
5.根据权利要求4所述的发光二极管芯片，还包括第一连接金属层，设置于所述第二绝缘层上且通过所述多个第一通孔、所述多个第二通孔、所述多个第三通孔与所述多个第四通孔并与所述第二电极电性连接。
6.根据权利要求2所述的发光二极管芯片，还包括第二反射叠层，设置于所述第一反射叠层上，
其中，
所述第二反射叠层，还包括第三绝缘层、第三反射层与第四绝缘层，所述第三反射层设置于所述第三绝缘层与所述第四绝缘层之间，其中，
所述第三绝缘层设置于所述第一反射叠层上且具有多个第五通孔；
所述第三反射层设置于所述第三绝缘层上且具有多个第六通孔，所述多个第六通孔于所述第二型半导体层上的正投影与所述第二电极的一部分于所述第二型半导体层上的正投影重叠；以及
所述第四绝缘层，设置于所述第二反射层上且具有多个第七通孔，其中所述多个第五通孔、所述多个第六通孔与所述多个第七通孔暴露出所述第二电极的所述部分。
7.根据权利要求6所述的发光二极管芯片，还包括第一连接金属层、第一电流传导层以及第二电流传导层，
其中，所述第一连接金属层设置于所述第二反射叠层上，所述第一电流传导层与所述第二电流传导层位于所述第一反射叠层与所述第二反射叠层之间，所述第一电流传导层设置于所述第一电极上且与所述第一电极电性连接，所述第二电流传导层设置于所述第二电极上且与所述第二电极电性连接，
其中，所述第一连接金属层通过所述多个第五通孔、所述多个第六通孔与所述多个第七通孔与所述第二电流传导层电性连接。
8.根据权利要求1所述的发光二极管芯片，还包括电流阻挡层与欧姆接触层，所述电流阻挡层设置于所述欧姆接触层与所述第二型半导体层之间，且所述欧姆接触层包覆所述电流阻挡层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114551673A (zh) * 2022-04-27 2022-05-27 江西兆驰半导体有限公司 发光二极管芯片及其制备方法
FR3142061A1 (fr) * 2022-11-14 2024-05-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Puce optoélectronique émissive monolithique

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072422A (ja) * 2003-08-27 2005-03-17 Nec Corp 半導体素子のエピタキシャル層分離方法
EP2423984A2 (en) * 2010-08-27 2012-02-29 Toyoda Gosei Co., Ltd. Light emitting element
CN104471727A (zh) * 2013-04-30 2015-03-25 世迈克琉明有限公司 半导体发光器件
CN106486572A (zh) * 2015-09-02 2017-03-08 新世纪光电股份有限公司 发光二极管芯片
KR20180016181A (ko) * 2016-08-05 2018-02-14 엘지이노텍 주식회사 반도체 소자 및 이를 갖는 발광소자 패키지
CN107919420A (zh) * 2016-10-07 2018-04-17 新世纪光电股份有限公司 发光二极管
CN107968143A (zh) * 2017-11-22 2018-04-27 中山大学 一种具有高反射率宽谱氧化物反射镜的倒装蓝光led芯片及其制备方法
WO2018117382A1 (ko) * 2016-12-21 2018-06-28 서울바이오시스주식회사 고 신뢰성 발광 다이오드

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100571818B1 (ko) * 2003-10-08 2006-04-17 삼성전자주식회사 질화물계 발광소자 및 그 제조방법
JP2011199193A (ja) 2010-03-23 2011-10-06 Toshiba Corp 発光装置及びその製造方法
TWI614920B (zh) * 2014-05-19 2018-02-11 晶元光電股份有限公司 光電元件及其製造方法
JP6720472B2 (ja) 2014-06-13 2020-07-08 日亜化学工業株式会社 発光素子の製造方法
KR102641239B1 (ko) * 2015-07-10 2024-02-29 서울바이오시스 주식회사 발광 다이오드, 그것을 제조하는 방법 및 그것을 갖는 발광 소자 모듈
TWI720053B (zh) * 2016-11-09 2021-03-01 晶元光電股份有限公司 發光元件及其製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072422A (ja) * 2003-08-27 2005-03-17 Nec Corp 半導体素子のエピタキシャル層分離方法
EP2423984A2 (en) * 2010-08-27 2012-02-29 Toyoda Gosei Co., Ltd. Light emitting element
CN104471727A (zh) * 2013-04-30 2015-03-25 世迈克琉明有限公司 半导体发光器件
CN106486572A (zh) * 2015-09-02 2017-03-08 新世纪光电股份有限公司 发光二极管芯片
KR20180016181A (ko) * 2016-08-05 2018-02-14 엘지이노텍 주식회사 반도체 소자 및 이를 갖는 발광소자 패키지
CN107919420A (zh) * 2016-10-07 2018-04-17 新世纪光电股份有限公司 发光二极管
WO2018117382A1 (ko) * 2016-12-21 2018-06-28 서울바이오시스주식회사 고 신뢰성 발광 다이오드
CN107968143A (zh) * 2017-11-22 2018-04-27 中山大学 一种具有高反射率宽谱氧化物反射镜的倒装蓝光led芯片及其制备方法

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