WO2018096722A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、単結晶炭化珪素基板の一方の主面に形成された炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表面に形成された凹部及び凸部と、前記凹部と前記凸部との間に形成された傾斜面と、前記凹部の底面において前記傾斜面側に形成された第１の導電型の第１のコンタクト領域及び前記第１のコンタクト領域と接する第２の導電型の第２のコンタクト領域と、前記凸部の上面に形成された第１の導電型のドリフト領域と、前記第１のコンタクト領域と前記ドリフト領域の間の前記傾斜面に形成された第２の導電型のボディ領域と、前記傾斜面を覆うゲート絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極と、を有し、前記単結晶炭化珪素基板の一方の主面に対し、前記傾斜面の角度は、４０°以上７０°以下である。

Description

半導体装置
　本開示は、半導体装置に関するものである。
　本国際出願は２０１６年１１月２５日に出願された日本国特許出願２０１６－２２９０２４号に基づく優先権を主張するものであり、その全内容をここに援用する。
　高耐圧に対応した半導体装置として、炭化珪素半導体装置がある。このような炭化珪素半導体装置としては、チャネルが面内方向に形成されているＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が開示されている（例えば、特許文献１）。
国際公開第２０１３／１４５０２３号パンフレット
　本実施形態の一観点によれば、単結晶炭化珪素基板と、単結晶炭化珪素基板の一方の主面に形成された炭化珪素エピタキシャル層と、炭化珪素エピタキシャル層の表面に形成された凹部及び凸部と、凹部と凸部との間に形成された傾斜面を有している。また、凹部の底面の傾斜面側に形成された第１の導電型の第１のコンタクト領域と、凹部の底面において第１のコンタクト領域と接する第２の導電型の第２のコンタクト領域と、凸部の上面に形成された第１の導電型のドリフト領域と、第１のコンタクト領域とドリフト領域の間の傾斜面に形成された第２の導電型のボディ領域を有している。また、傾斜面を覆うゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、第１のコンタクト領域及び第２のコンタクト領域の上に形成されたソース電極と、単結晶炭化珪素基板の他方の主面に形成されたドレイン電極と、を有している。単結晶炭化珪素基板の一方の主面に対し、前記傾斜面の角度は、４０°以上７０°以下である。
図１は、本開示の一態様に係る半導体装置の半導体層を模式的に示す平面図である。 図２は、本開示の一態様に係る半導体装置を模式的に示す断面図である。 図３は、本開示の一態様に係る半導体装置の製造方法の工程図（１）である。 図４は、本開示の一態様に係る半導体装置の製造方法の工程図（２）である。 図５は、本開示の一態様に係る半導体装置の製造方法の工程図（３）である。 図６は、本開示の一態様に係る半導体装置の製造方法の工程図（４）である。 図７は、本開示の一態様に係る半導体装置の製造方法の工程図（５）である。 図８は、本開示の一態様に係る半導体装置の製造方法の工程図（６）である。 図９は、本開示の一態様に係る半導体装置の製造方法の工程図（７）である。 図１０は、本開示の一態様に係る半導体装置の製造方法の工程図（８）である。 図１１は、本開示の一態様に係る半導体装置の製造方法の工程図（９）である。 図１２は、本開示の一態様に係る半導体装置の製造方法の工程図（１０）である。 図１３は、本開示の一態様に係る半導体装置の製造方法の工程図（１１）である。 図１４は、本開示の一態様に係る半導体装置の製造方法の工程図（１２）である。 図１５は、本開示の一態様に係る半導体装置の製造方法の工程図（１３）である。 図１６は、本開示の一態様に係る半導体装置の製造方法の工程図（１４）である。 図１７は、本開示の一態様に係る半導体装置の変形例１の製造方法の説明図（１）である。 図１８は、本開示の一態様に係る半導体装置の変形例１の製造方法の説明図（２）である。 図１９は、本開示の一態様に係る半導体装置の変形例１の製造方法の説明図（３）である。 図２０は、本開示の一態様に係る半導体装置の変形例１を模式的に示す断面図である。 図２１は、本開示の一態様に係る半導体装置の変形例２を模式的に示す断面図である。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。ここで結晶学上の指数が負であることは、通常、数字の上に”－”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
　尚、炭化珪素には様々な結晶多系(ポリタイプ)が存在し、それぞれ物性値が異なるが、パワーデバイスの用途には４Ｈ型が好ましい。以下では、特段の指定をすることなく、４Ｈ型の結晶構造を有する炭化珪素（４Ｈ－ＳｉＣ）について記載するものとする。
　〔１〕　本開示の一態様に係る半導体装置は、単結晶炭化珪素基板と、前記単結晶炭化珪素基板の一方の主面に形成された炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表面に形成された凹部及び凸部と、前記凹部と前記凸部との間に形成された傾斜面と、前記凹部の底面の前記傾斜面側に形成された第１の導電型の第１のコンタクト領域と、前記凹部の底面において前記第１のコンタクト領域と接する第２の導電型の第２のコンタクト領域と、前記凸部の上面に形成された第１の導電型のドリフト領域と、前記第１のコンタクト領域と前記ドリフト領域の間の前記傾斜面に形成された第２の導電型のボディ領域と、前記傾斜面を覆うゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記第１のコンタクト領域及び前記第２のコンタクト領域の上に形成されたソース電極と、前記単結晶炭化珪素基板の他方の主面に形成されたドレイン電極と、を有し、前記単結晶炭化珪素基板の一方の主面に対し、前記傾斜面の角度は、４０°以上７０°以下である。
　炭化珪素の単結晶では、｛０００１｝面の炭化珪素の面内方向におけるチャネル移動度は低く、オン抵抗が高い。炭化珪素の単結晶では、｛０００１｝面よりも、｛０３－３－８｝面におけるチャネル移動度が高いことから、｛０３－３－８｝面にチャネルを形成することにより、オン抵抗を低くすることができる。
　本願発明者は、研究により、炭化珪素エピタキシャル層の表面に凹部と凸部と、凹部と凸部との間の傾斜面を形成し、この傾斜面をチャネルとした場合、電子が凹部から凸部に向かって流れることにより、電界集中が緩和されることを見出した。従って、傾斜面を｛０３－３－８｝面とし、電子が凹部から凸部に向かって流れるような構造にすることにより、チャネル移動度を高くすることができ、電界集中を緩和し、信頼性を向上させることができる。尚、炭化珪素の単結晶では、｛０３－３－８｝面以外の｛０１－１－２｝面や｛０１－１－４｝面であっても、｛０００１｝面よりもチャネル移動度が高いことから、傾斜面は｛０１－１－２｝面や｛０１－１－４｝面により形成してもよい。
　〔２〕　前記ドリフト領域と前記ボディ領域との境界は前記傾斜面に位置しており、前記境界は、前記単結晶炭化珪素基板の一方の主面に対し垂直である。
　〔３〕　前記ボディ領域における不純物濃度は、１×１０１７ｃｍ－３以上３×１０１９ｃｍ－３以下である。
　〔４〕　前記炭化珪素エピタキシャル層における前記第２のコンタクト領域及び前記ボディ領域よりも深い位置には、前記ボディ領域よりも不純物濃度の高い第２の導電型の半導体領域が、前記第２のコンタクト領域及び前記ボディ領域と接して形成されている。
　〔５〕　前記凹部の平面形状は、六角形である。
　〔６〕　前記単結晶炭化珪素基板は４Ｈ型の結晶構造を有し、前記炭化珪素エピタキシャル層は４Ｈ型の結晶構造を有する。
　〔７〕　本開示の別の一態様に係る半導体装置は、４Ｈ型の結晶構造を有する単結晶炭化珪素基板と、４Ｈ型の結晶構造を有し、前記単結晶炭化珪素基板の一方の主面に形成された炭化珪素エピタキシャル層と、前記炭化珪素エピタキシャル層の表面に形成された凹部及び凸部と、前記凹部と前記凸部との間に形成された傾斜面と、前記凹部の底面の前記傾斜面側に形成された第１の導電型の第１のコンタクト領域と、前記凹部の底面において前記第１のコンタクト領域と接する第２の導電型の第２のコンタクト領域と、前記凸部の上面に形成された第１の導電型のドリフト領域と、前記第１のコンタクト領域と前記ドリフト領域の間の前記傾斜面に形成された第２の導電型のボディ領域と、前記傾斜面を覆うゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記第１のコンタクト領域及び前記第２のコンタクト領域の上に形成されたソース電極と、前記単結晶炭化珪素基板の他方の主面に形成されたドレイン電極と、を有し、前記単結晶炭化珪素基板の一方の主面に対し、前記傾斜面の角度は、４０°以上７０°以下であり、前記ドリフト領域と前記ボディ領域との境界は前記傾斜面に位置しており、前記境界は、前記単結晶炭化珪素基板の一方の主面に対し垂直であり、前記ボディ領域における不純物濃度は、１×１０１７ｃｍ－３以上３×１０１９ｃｍ－３以下である。
　［本開示の実施形態の詳細］
　以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
　〔炭化珪素半導体装置〕
　以下、本実施形態における炭化珪素半導体装置について図１及び図２に基づき説明する。尚、図１は、本実施形態における半導体装置の半導体部分の上面図であり、図２は、図１における一点鎖線１Ａ－１Ｂに対応する部分で切断した半導体装置の断面図である。ただし、図１では、図２に示すゲート絶縁膜４１、ゲート電極４２、層間絶縁膜４３及びソース電極４４等の記載は省略している。
　本実施形態における半導体装置は、炭化珪素基板の一方の主面に形成された炭化珪素エピタキシャル層の表面に、複数の凹部と凸部が形成されており、凹部と凸部の間に傾斜面を有している構造の縦型ＭＯＳＦＥＴである。
　具体的には、ｎ型の単結晶炭化珪素基板１０の一方の主面１０ａの上には、ｎドリフト領域３０等を形成するための炭化珪素エピタキシャル層が形成されており、この炭化珪素エピタキシャル層の表面には、複数の凹部２１と凸部２２が形成されている。凹部２１の底面は六角形の形状で形成されており、凸部２２は、六角形の凹部２１の周囲を囲むように形成されている。また、凹部２１と凸部２２との間には、傾斜面２３が形成されており、この傾斜面２３は、チャネル移動度の高い｛０３－３－８｝面となっている。従って、本実施形態における半導体装置は、凹部２１と凹部２１の間には、凸部２２が形成されており、凸部２２の両側には傾斜面２３が形成されている構造のものである。図１において、後述するｐ＋コンタクト領域３１及びｎ＋コンタクト領域３２が形成された領域が凹部２１であり、ｐボディ領域３３が形成された領域及びｎドリフト領域３０の一部が形成された領域が傾斜面２３であり、傾斜面２３の外側のｎドリフト領域３０が形成された領域が凸部２２である。実線２２ｂは、傾斜面２３と凸部２２との境界を示す。
　尚、本実施の形態においては、単結晶炭化珪素基板１０は４Ｈ型の結晶構造を有し、単結晶炭化珪素基板１０の一方の主面１０ａの上に形成された炭化珪素エピタキシャル層も４Ｈ型の結晶構造を有する。
　尚、｛０００１｝面に対する｛０３－３－８｝面の角度は、約５４．７°である。また、炭化珪素の単結晶では、｛０３－３－８｝面以外の｛０１－１－２｝面や｛０１－１－４｝面であっても、｛０００１｝面よりも、チャネル移動度が高いことから、傾斜面２３は、これらの面により形成されているものであってもよい。また、｛０１－１－２｝面の｛０００１｝面に対する角度は、６２．１°であり、｛０１－１－４｝面の｛０００１｝面に対する角度は、４３．３°である。
　本実施形態においては、単結晶炭化珪素基板１０の一方の主面１０ａ等に対する傾斜面２３の角度θは、４０°以上７０°以下が好ましい。単結晶炭化珪素基板１０の一方の主面１０ａ等に対する傾斜面２３の角度θが、４０°未満の場合には、傾斜面２３が広くなり、半導体装置が大型になり、７０°を超えると、後述するｐボディ領域３３をイオン注入により形成することが困難となるからである。
　凹部２１の底面２１ａの中央部分には、ｐ＋コンタクト領域３１が形成されており、凹部２１の底面２１ａのｐ＋コンタクト領域３１の周囲には、ｎ＋コンタクト領域３２が形成されている。また、ｎ＋コンタクト領域３２よりも深い位置には、ｐボディ領域３３が形成されている。ｐボディ領域３３は、ｎ＋コンタクト領域３２の下端と接している。
　ｎドリフト領域３０は、凹部２１の底面２１ａでは、ｐ＋コンタクト領域３１及びｐボディ領域３３よりも深い位置に形成されており、凸部２２はｎドリフト領域３０により形成されており、傾斜面２３では、ｐボディ領域３３とｎドリフト領域３０とが接している。
　本実施形態における半導体装置においては、ｎ型の単結晶炭化珪素基板１０の不純物濃度は、１×１０１９ｃｍ－３であり、ｎドリフト領域３０の不純物濃度は、１×１０１５～２×１０１６ｃｍ－３である。また、ｐ＋コンタクト領域３１の不純物濃度は、２×１０２０ｃｍ－３であり、ｎ＋コンタクト領域３２の不純物濃度は、１×１０２０ｃｍ－３である。ｐボディ領域３３の不純物濃度は、１×１０１７ｃｍ－３以上３×１０１９ｃｍ－３以下であり、例えば、約５×１０１７ｃｍ－３となるように形成されている。
　また、本実施形態における半導体装置は、凸部２２の上面２２ａ、傾斜面２３、傾斜面２３の近傍の凹部２１の底面２１ａの上には、ゲート絶縁膜４１が形成されており、ゲート絶縁膜４１の上には、ゲート電極４２が形成されている。従って、ゲート電極４２は、ゲート絶縁膜４１を介し、凸部２２の上面２２ａ、傾斜面２３、傾斜面２３の近傍の凹部２１の底面２１ａの上に形成されている。
　また、ゲート電極４２及びゲート絶縁膜４１の上には、層間絶縁膜４３が形成されており、層間絶縁膜４３により、ゲート電極４２が覆われている。更に、凹部２１の底面２１ａの上には、ソース電極４４が形成されており、ソース電極４４は、凹部２１の底面２１ａにおけるｐ＋コンタクト領域３１及びｎ＋コンタクト領域３２と接触している。ソース電極４４は、層間絶縁膜４３の上にも形成されており、複数の凹部２１の底面２１ａが１つのソース電極４４により接続されている。また、単結晶炭化珪素基板１０の他方の主面１０ｂの上には、ドレイン電極４５が形成されている。
　本実施形態においては、ｐボディ領域３３とｎドリフト領域３０との境界３３ａは、傾斜面２３に位置している。また、傾斜面２３の近傍では、ｐボディ領域３３とｎドリフト領域３０との境界３３ａは、単結晶炭化珪素基板１０の一方の主面１０ａ等に対し垂直となっている。本実施形態においては、単結晶炭化珪素基板１０の一方の主面１０ａ及び他方の主面１０ｂは、単結晶炭化珪素基板１０の｛０００１｝面（ｃ面）に対するオフ角が－３°以上３°となっているオフ基板が用いられている。傾斜面２３は、チャネル移動度の高い｛０３－３－８｝面により形成されているため、単結晶炭化珪素基板１０の一方の主面１０ａ等に対する傾斜面２３の角度θは、約５５°±３°である。よって、ｐボディ領域３３とｎドリフト領域３０との境界３３ａと、傾斜面２３とのなす角は、ｐボディ領域３３側よりも、ｎドリフト領域３０側の方が広くなっている。
　本実施形態においては、ゲート電極４２に正の電圧を印加した場合に、ｐボディ領域３３の傾斜面２３にチャネルが形成され、ｐボディ領域３３を介しｎ＋コンタクト領域３２とｎドリフト領域３０とが電気的に接続される。これにより、キャリアである電子は、破線矢印に示されるように、ソース電極４４から、ｎ＋コンタクト領域３２、ｐボディ領域３３、ｎドリフト領域３０、単結晶炭化珪素基板１０、ドレイン電極４５の順に流れる。従って、チャネルの形成されるｐボディ領域３３では、電子はチャネルの形成される傾斜面２３に沿って、凸部２２の上面２２ａに向かって流れ、ｎドリフト領域３０に入ると、ドレイン電極４５が形成されている単結晶炭化珪素基板１０の側に向かって流れる。
　本実施形態においては、チャネルが形成されるｐボディ領域３３の傾斜面２３が、チャネル移動度の高い｛０３－３－８｝面となるため、オン抵抗を低くすることができる。また、チャネルの形成されるｐボディ領域３３の傾斜面２３よりも、ソース電極４４がｎ＋コンタクト領域３２と接触している位置が低くなるため、ゲート絶縁膜４１における電界集中を緩和させることができ、半導体装置の信頼性を向上させることができる。
　〔半導体装置の製造方法〕
　次に、本実施形態における半導体装置の製造方法について説明する。
　最初に、図３に示すように、ｎ型の単結晶炭化珪素基板１０を準備し、図４に示すように、単結晶炭化珪素基板１０の一方の主面１０ａに、ｎ型の導電型の炭化珪素エピタキシャル層２０を形成する。炭化珪素エピタキシャル層２０は、ｎドリフト領域３０、ｐ＋コンタクト領域３１、ｎ＋コンタクト領域３２、ｐボディ領域３３を形成するために形成する。具体的には、炭化珪素エピタキシャル層２０にイオン注入することにより、ｐ＋コンタクト領域３１、ｎ＋コンタクト領域３２、ｐボディ領域３３が形成され、炭化珪素エピタキシャル層２０においてイオン注入されなかった領域が、ｎドリフト領域３０となる。
　炭化珪素エピタキシャル層２０は、ＣＶＤ（chemical vapor deposition）によるエピタキシャル成長により形成する。この際、原料ガスとしては、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしては、水素ガス（Ｈ2）が用いられる。尚、導電型がｎ型となる不純物元素としては、例えば、窒素（Ｎ）やリン（Ｐ）等が用いられる。炭化珪素エピタキシャル層２０にドープされる不純物元素の濃度は、５×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下が好ましい。このようにして、単結晶炭化珪素基板１０の一方の主面１０ａの上には、表面２０ａとなる炭化珪素エピタキシャル層２０が形成される。本実施形態においては、ｎ型となる不純物元素としては、Ｎが用いられており、ｎ型の単結晶炭化珪素基板１０における不純物元素の濃度は、３×１０１８ｃｍ－３である。
　次に、図５に示すように、炭化珪素エピタキシャル層２０の表面２０ａに、複数の凹部２１を形成する。具体的には、炭化珪素エピタキシャル層２０の表面２０ａにフォトレジストを塗布し、露光装置による露光、現像を行うことにより、凹部２１が形成される領域に開口６１ａを有するエッチングマスク６１を形成する。この後、エッチングマスク６１の形成されていない領域の炭化珪素エピタキシャル層２０を表面２０ａよりＲＩＥ等のドライエッチングにより一部除去することにより、複数の凹部２１を形成する。ＲＩＥ等のドライエッチングの方法としては、ＩＣＰ（Inductive Coupled Plasma：誘導結合プラズマ）－ＲＩＥ等が挙げられ、エッチングガスとしては、ＳＦ6またはＳＦ6とＯ2との混合ガスを用いることができる。これにより、複数の凹部２１と凸部２２が形成され、凹部２１の側壁は、単結晶炭化珪素基板１０の一方の主面１０ａに対し略垂直に形成される。このように形成される凹部２１は、上面から見た形状が六角形である。
　次に、図６に示すように、凹部２１の底面２１ａの中央部分にｐ型となる不純物元素をイオン注入することにより、ｐ＋コンタクト領域３１を形成する。具体的には、エッチングマスク６１を除去した後、ｐ＋コンタクト領域３１が形成される領域に開口６２ａを有するイオン注入マスク６２を形成する。この後、開口６２ａが形成されている領域の炭化珪素エピタキシャル層２０に、ｐ型となる不純物元素をイオン注入することによりｐ＋コンタクト領域３１を形成する。ｐ型となる不純物元素としてはＡｌ等が挙げられ、ｐ＋コンタクト領域３１における不純物濃度が、所望の深さまで、所望の濃度となるように、ドーズ量及び加速電圧を調整してイオン注入を行う。本実施形態においては、ｐ＋コンタクト領域３１における不純物濃度は、１×１０２０ｃｍ－３である。
　次に、図７に示すように、凹部２１の底面２１ａにおけるｐ＋コンタクト領域３１の周囲にｎ型となる不純物元素をイオン注入することにより、ｎ＋コンタクト領域３２を形成する。具体的には、イオン注入マスク６２を除去した後、凹部２１の底面２１ａに開口６３ａを有するイオン注入マスク６３を形成する。この後、開口６３ａが形成されている領域の炭化珪素エピタキシャル層２０に、ｎ型となる不純物元素をイオン注入することによりｎ＋コンタクト領域３２を形成する。ｎ型となる不純物元素としてはＮ、Ｐ等が用いられる。ｎ＋コンタクト領域３２は、ｐ＋コンタクト領域３１よりも浅い領域に形成される。このため、ｐ＋コンタクト領域３１の浅い領域にもｎ型となる不純物元素が注入されるが、ｎ＋コンタクト領域３２に注入される不純物元素の濃度は、ｐ＋コンタクト領域３１における不純物元素の濃度よりも低いためｐ型が保たれる。従って、ｎ＋コンタクト領域３２における不純物濃度が、所望の深さまで、所望の濃度となるように、ドーズ量及び加速電圧を調整してイオン注入を行う。本実施形態においては、ｎ＋コンタクト領域３２における不純物濃度は、５×１０１９ｃｍ－３である。
　次に、図８に示すように、凹部２１の底面２１ａのｎ＋コンタクト領域３２よりも深い領域及び凹部２１の周囲の凸部２２の一部に、ｐ型となる不純物元素をイオン注入することにより、ｐボディ領域３３を形成する。具体的には、イオン注入マスク６３を除去した後、ｐボディ領域３３が形成される領域に開口６４ａを有するイオン注入マスク６４を形成する。この後、開口６４ａが形成されている領域の炭化珪素エピタキシャル層２０に、ｐ型となる不純物元素をイオン注入することにより、ｐボディ領域３３を形成する。これにより、ｎ＋コンタクト領域３２よりも深い領域及び凹部２１の近傍の凸部２２の一部に、ｐボディ領域３３が形成される。
　この工程では、ｐボディ領域３３における不純物濃度が、所望の深さまで、所望の濃度となるように、ドーズ量及び加速電圧を調整してイオン注入を行う。本実施形態においては、ｐボディ領域３３における不純物濃度は、２×１０１７ｃｍ－３である。
　このイオン注入では、ｐ型となる不純物元素がｎ＋コンタクト領域３２にも注入されるが、ｐボディ領域３３に注入される不純物元素の濃度は、ｎ＋コンタクト領域３２における不純物元素の濃度よりも低いためｎ型が保たれる。また、ｐ＋コンタクト領域３１にもｐ型となる不純物元素が注入されるが、同じｐ型であるためｐ型のままである。このように、炭化珪素エピタキシャル層２０に不純物元素をイオン注入することにより、ｐ＋コンタクト領域３１、ｎ＋コンタクト領域３２、ｐボディ領域３３が形成される。従って、炭化珪素エピタキシャル層２０において、不純物元素がイオン注入されていない領域がｎドリフト領域３０となる。以降、炭化珪素エピタキシャル層２０において、不純物元素がイオン注入されていない領域をｎドリフト領域３０として説明する。このように、炭化珪素エピタキシャル層２０に、イオン注入をすることにより、ｐボディ領域３３が形成されるため、ｎドリフト領域３０とｐボディ領域３３との境界３３ａは、単結晶炭化珪素基板１０の一方の主面１０ａに対し略垂直に形成される。
　次に、図９に示されるように、熱エッチングを行うことにより、凹部２１と凸部２２の間に、｛０３－３－８｝面となる傾斜面２３を形成する。具体的には、イオン注入マスク６４を除去した後、ＣＶＤ等によりシリコン酸化膜を全面に成膜した後、成膜されたシリコン酸化膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、熱エッチングマスク６５が形成される領域のシリコン酸化膜の上に不図示のレジストパターンが形成される。この後、レジストパターンの形成されていない領域のシリコン酸化膜をＲＩＥ等のドライエッチングにより除去し、凹部２１の底面２１ａ及び側面、凹部２１の近傍における凸部２２の上面２２ａの一部を露出させる。この後、不図示のレジストパターンを除去することにより、残存するシリコン酸化膜により熱エッチングマスク６５を形成する。熱エッチングマスク６５は、凸部２２の上面２２ａのｎドリフト領域３０の上に形成されており、熱エッチングマスク６５と境界３３ａとの間では、ｎドリフト領域３０が一部露出している。
　この後、熱エッチングマスク６５をマスクとして用いて、熱エッチングを行う。この熱エッチングでは、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、例えば、７００℃以上１０００℃以下の温度で行う。これにより、熱エッチングマスク６５が形成されていない領域におけるｎドリフト領域３０、ｐ＋コンタクト領域３１、ｎ＋コンタクト領域３２、ｐボディ領域３３の一部において、所定の結晶面である｛０３－３－８｝面が表出する。このようにして、熱エッチングにより、凹部２１と凸部２２との間に、傾斜面２３となる｛０３－３－８｝面を形成することができる。
　この熱エッチングにおいては、ＳｉＣ＋ｍＯ２＋ｎＣｌ２→ＳｉＣｌｘ＋ＣＯｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進む。また、ｘ＝４、ｙ＝２という条件の場合が最も反応（熱エッチング）が進む。尚、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、例えば、窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。上述のように、７００℃以上１０００℃以下の温度で熱エッチングを行った場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、熱エッチングマスク６５として酸化シリコン（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比は極めて大きいため、ＳｉＣをエッチングする際に、ＳｉＯ2により形成されている熱エッチングマスク６５は、殆どエッチングされることはない。
　このように熱エッチングにより形成される傾斜面２３の結晶面は、｛０３－３－８｝面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である｛０３－３－８｝面が、凹部２１と凸部２２との間の傾斜面２３として自己形成される。本実施形態においては、ｎドリフト領域３０とｐボディ領域３３との間の単結晶炭化珪素基板１０の一方の主面１０ａに対し垂直な境界３３ａが、傾斜面２３に位置するように形成する。尚、傾斜面２３は、｛０３－３－８｝面以外の｛０１－１－２｝面や｛０１－１－４｝面等により形成されていてもよい。
　次に、図１０に示すように、熱エッチングマスク６５を除去した後、凹部２１の底面２１ａ、凸部２２の上面２２ａ、傾斜面２３の表面にゲート絶縁膜４１を形成する。ゲート絶縁膜４１は、凹部２１の底面２１ａ、凸部２２の上面２２ａ、傾斜面２３を形成している炭化珪素の表面を熱酸化することにより形成する。
　次に、図１１に示すように、ゲート絶縁膜４１の上に、導電体膜４２ａを成膜し、図１２に示すように、この導電体膜４２ａを加工することにより、ゲート電極４２を形成する。具体的には、図１１に示すように、ゲート絶縁膜４１の上に、金属膜等をスパッタリングにより成膜することにより導電体膜４２ａを形成し、この後、導電体膜４２ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、導電体膜４２ａのゲート電極４２が形成される領域の上に、不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の導電体膜４２ａをエッチングにより除去する。これにより、図１２に示すように、ゲート絶縁膜４１を介した凸部２２の上面２２ａ、傾斜面２３、傾斜面２３近傍の凹部２１の底面２１ａの上にゲート電極４２を形成する。この後、不図示のレジストパターンは除去される。
　次に、図１３に示すように、ゲート絶縁膜４１及びゲート電極４２の上に、層間絶縁膜４３を形成する。層間絶縁膜４３は、絶縁性を有するシリコン酸化膜等を用いることができる。
　次に、図１４に示すように、ゲート絶縁膜４１及び層間絶縁膜４３の一部を除去することにより、コンタクトホール４３ａを形成し、凹部２１の底面２１ａにおけるｐ＋コンタクト領域３１及びｎ＋コンタクト領域３２の一部を露出させる。具体的には、層間絶縁膜４３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、層間絶縁膜４３の上に、コンタクトホール４３ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域におけるゲート絶縁膜４１及び層間絶縁膜４３をＲＩＥ等のドライエッチングにより除去することによりコンタクトホール４３ａを形成する。このように、コンタクトホール４３ａを形成することにより、凹部２１の底面２１ａにおいて、ｐ＋コンタクト領域３１及びｎ＋コンタクト領域３２の一部が露出する。
　次に、図１５に示すように、層間絶縁膜４３、ｐ＋コンタクト領域３１及びｎ＋コンタクト領域３２の上に、導電体膜、例えば金属膜等によりソース電極４４を形成する。これにより、コンタクトホール４３ａが形成されている凹部２１の底面２１ａのｐ＋コンタクト領域３１及びｎ＋コンタクト領域３２と接触するソース電極４４が形成される。
　次に、図１６に示すように、単結晶炭化珪素基板１０の他方の主面１０ｂに、導電体膜、例えば金属膜等によりドレイン電極４５を形成する。これにより、本実施形態における半導体装置を作製することができる。
　（変形例１）
　また、本実施形態における半導体装置の製造方法は、上記の図７に示す工程の後、熱エッチングを行い、この後、ｐボディ領域３３を形成するためのイオン注入を行い、再度熱エッチングを行うものであってもよい。具体的には、図７に示す工程の後、イオン注入マスク６３を除去し、図１７に示すように、熱エッチングマスク６５を形成し、熱エッチングを行う。これにより、凹部２１と凸部２２の間に、傾斜面２３を形成する。
　次に、図１８に示すように、凹部２１の底面２１ａのｎ＋コンタクト領域３２よりも深い領域及び傾斜面２３に、ｐ型となる不純物元素をイオン注入することにより、ｐボディ領域３３を形成する。これにより、熱エッチングマスク６５と傾斜面２３との間のｎドリフト領域３０とｐボディ領域３３との境界３３ａが、単結晶炭化珪素基板１０の一方の主面１０ａに対し垂直に形成される。
　次に、図１９に示すように、再度熱エッチングを行う。これにより、熱エッチングマスク６５の端の下側の部分においても、傾斜面２３における半導体の一部が除去され、ｎドリフト領域３０とｐボディ領域３３との境界は、傾斜面２３に位置するように形成される。これにより、凹部２１と凸部２２の間に、｛０３－３－８｝面となる傾斜面２３を形成することができる。
　この後、上記の図１０に示す工程以降の工程を行うことにより、図２０に示す構造の半導体装置を製造することができる。この半導体装置では、傾斜面２３の下において、ｐボディ領域３３とｎドリフト領域３０との境界が、階段状ではなく、傾斜した形状で形成されるため、電界集中を更に緩和させることができ、信頼性を向上させることができる。
　（変形例２）
　また、本実施形態における半導体装置は、図２１に示すように、ｐ＋コンタクト領域３１及びｐボディ領域３３も深い位置に、ｐ領域３４を形成した構造のものであってもよい。ｐ領域３４とｐ＋コンタクト領域３１及びｐボディ領域３３とは、ｐ＋コンタクト領域３１及びｐボディ領域３３の最も深い位置で接している。この半導体装置においては、ｐ型となる不純物元素の濃度は、ｐ＋コンタクト領域３１＜ｐ領域３４＜ｐボディ領域３３であることが好ましい。このようなｐ領域３４を形成することにより、本実施形態において、トランジスタとともに形成される内蔵ダイオード（ボディダイオード）の順方向における抵抗を低くすることができる。尚、ｐ領域３４は、ｐ型となる不純物元素をイオン注入することにより形成してもよく、単結晶炭化珪素基板１０の一方の主面１０ａの上に、炭化珪素エピタキシャル層２０を形成する際に、エピタキシャル成長の途中で、ｐ領域３４を形成してもよい。
　本開示によれば、チャネル移動度が高く、オン抵抗の低い炭化珪素を用いた半導体装置を提供できる。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１０　　　　単結晶炭化珪素基板
１０ａ　　　一方の主面
１０ｂ　　　他方の主面
２０　　　　炭化珪素エピタキシャル層
２０ａ　　　表面
２１　　　　凹部
２１ａ　　　底面
２２　　　　凸部
２２ａ　　　上面
２３　　　　傾斜面
２３ｂ　　　傾斜面と凸部との境界
３０　　　　ｎドリフト領域
３１　　　　ｐ＋コンタクト領域
３２　　　　ｎ＋コンタクト領域
３３　　　　ｐボディ領域
３３ａ　　　境界
４１　　　　ゲート絶縁膜
４２　　　　ゲート電極
４３　　　　層間絶縁膜
４４　　　　ソース電極
４５　　　　ドレイン電極

Claims (7)

  1. 　単結晶炭化珪素基板と、
    　前記単結晶炭化珪素基板の一方の主面に形成された炭化珪素エピタキシャル層と、
    　前記炭化珪素エピタキシャル層の表面に形成された凹部及び凸部と、前記凹部と前記凸部との間に形成された傾斜面と、
    　前記凹部の底面の前記傾斜面側に形成された第１の導電型の第１のコンタクト領域と、
    　前記凹部の底面において前記第１のコンタクト領域と接する第２の導電型の第２のコンタクト領域と、
    　前記凸部の上面に形成された第１の導電型のドリフト領域と、
    　前記第１のコンタクト領域と前記ドリフト領域の間の前記傾斜面に形成された第２の導電型のボディ領域と、
    　前記傾斜面を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜の上に形成されたゲート電極と、
    　前記第１のコンタクト領域及び前記第２のコンタクト領域の上に形成されたソース電極と、
    　前記単結晶炭化珪素基板の他方の主面に形成されたドレイン電極と、
    　を有し、
    　前記単結晶炭化珪素基板の一方の主面に対し、前記傾斜面の角度は、４０°以上７０°以下である半導体装置。
  2. 　前記ドリフト領域と前記ボディ領域との境界は前記傾斜面に位置しており、
    　前記境界は、前記単結晶炭化珪素基板の一方の主面に対し垂直である請求項１に記載の半導体装置。
  3. 　前記ボディ領域における不純物濃度は、１×１０１７ｃｍ－３以上３×１０１９ｃｍ－３以下である請求項１または２に記載の半導体装置。
  4. 　前記炭化珪素エピタキシャル層における前記第２のコンタクト領域及び前記ボディ領域よりも深い位置には、前記ボディ領域よりも不純物濃度の高い第２の導電型の半導体領域が、前記第２のコンタクト領域及び前記ボディ領域と接して形成されている請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記凹部の平面形状は、六角形である請求項１から４のいずれか一項に記載の半導体装置。
  6. 　前記単結晶炭化珪素基板は４Ｈ型の結晶構造を有し、
    　前記炭化珪素エピタキシャル層は４Ｈ型の結晶構造を有する請求項１から５のいずれか一項に記載の半導体装置。
  7. 　４Ｈ型の結晶構造を有する単結晶炭化珪素基板と、
    　４Ｈ型の結晶構造を有し、前記単結晶炭化珪素基板の一方の主面に形成された炭化珪素エピタキシャル層と、
    　前記炭化珪素エピタキシャル層の表面に形成された凹部及び凸部と、前記凹部と前記凸部との間に形成された傾斜面と、
    　前記凹部の底面の前記傾斜面側に形成された第１の導電型の第１のコンタクト領域と、
    　前記凹部の底面において前記第１のコンタクト領域と接する第２の導電型の第２のコンタクト領域と、
    　前記凸部の上面に形成された第１の導電型のドリフト領域と、
    　前記第１のコンタクト領域と前記ドリフト領域の間の前記傾斜面に形成された第２の導電型のボディ領域と、
    　前記傾斜面を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜の上に形成されたゲート電極と、
    　前記第１のコンタクト領域及び前記第２のコンタクト領域の上に形成されたソース電極と、
    　前記単結晶炭化珪素基板の他方の主面に形成されたドレイン電極と、
    　を有し、
    　前記単結晶炭化珪素基板の一方の主面に対し、前記傾斜面の角度は、４０°以上７０°以下であり、
    　前記ドリフト領域と前記ボディ領域との境界は前記傾斜面に位置しており、
    　前記境界は、前記単結晶炭化珪素基板の一方の主面に対し垂直であり、
    　前記ボディ領域における不純物濃度は、１×１０１７ｃｍ－３以上３×１０１９ｃｍ－３以下である半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015056318A1 (ja) * 2013-10-17 2015-04-23 三菱電機株式会社 炭化珪素半導体装置
JP2015153854A (ja) * 2014-02-13 2015-08-24 住友電気工業株式会社 炭化珪素半導体装置
JP2016143788A (ja) * 2015-02-03 2016-08-08 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016195225A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 炭化ケイ素半導体装置及びその処理方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4049095B2 (ja) * 2003-12-25 2008-02-20 日産自動車株式会社 半導体装置及びその製造方法
JP5234927B2 (ja) * 2008-05-22 2013-07-10 株式会社豊田中央研究所 半導体装置の製造方法
JP5757223B2 (ja) * 2011-12-02 2015-07-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015056318A1 (ja) * 2013-10-17 2015-04-23 三菱電機株式会社 炭化珪素半導体装置
JP2015153854A (ja) * 2014-02-13 2015-08-24 住友電気工業株式会社 炭化珪素半導体装置
JP2016143788A (ja) * 2015-02-03 2016-08-08 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016195225A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 炭化ケイ素半導体装置及びその処理方法

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