WO2020162162A1 - 炭化珪素半導体装置 - Google Patents

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WO2020162162A1
WO2020162162A1 PCT/JP2020/001923 JP2020001923W WO2020162162A1 WO 2020162162 A1 WO2020162162 A1 WO 2020162162A1 JP 2020001923 W JP2020001923 W JP 2020001923W WO 2020162162 A1 WO2020162162 A1 WO 2020162162A1
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silicon carbide
type
groove
carbide semiconductor
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PCT/JP2020/001923
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健二 平塚
Original Assignee
住友電気工業株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a silicon carbide semiconductor device.
  • silicon carbide Since silicon carbide has a wider bandgap than silicon that has been widely used in semiconductor devices, it is used in high breakdown voltage semiconductor devices.
  • a semiconductor device using silicon carbide there is a vertical transistor in which a source electrode is formed on one surface of a substrate and a drain electrode is formed on the other surface from the viewpoint of breakdown voltage and the like.
  • a silicon carbide semiconductor device of the present disclosure includes a first conductivity type silicon carbide single crystal substrate and a first conductivity type silicon carbide semiconductor provided on one main surface of the silicon carbide single crystal substrate. A layer, a second layer of silicon carbide semiconductor of a second conductivity type different from the first conductivity type on the first layer, and a third layer of silicon carbide semiconductor of the first conductivity type on the second layer. And layers.
  • the impurity region of the first conductivity type silicon carbide semiconductor provided to a position deeper than the interface between the first layer and the second layer, the gate insulating film provided inside the groove, and the gate insulating film provided on the gate insulating film.
  • a gate electrode a gate electrode.
  • the sidewall of the groove is inclined with respect to one main surface, the bottom of the groove is located in the impurity region, and the impurity concentration of the impurity region is higher than the impurity concentration of the first layer.
  • FIG. 1 is a structural diagram of a silicon carbide semiconductor device.
  • FIG. 2 is an explanatory diagram of the structure of the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 3 is an explanatory diagram of a structure of another silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 4 is a process diagram (1) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 5 is a process diagram (2) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 6 is a process diagram (3) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 7 is a process diagram (4) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 8 is a process diagram (5) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 9 is a process diagram (6) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 10 is a process diagram (7) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 11 is an explanatory diagram of the steps of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 12 is a process diagram (8) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 13 is a process diagram (9) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 14 is a process diagram (10) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 15 is a process diagram (11) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 16 is a process diagram (12) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 17 is a process diagram (13) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 18 is a process diagram (14) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 19 is a process diagram (15) of the method for manufacturing the silicon carbide semiconductor device of the first embodiment of the present disclosure.
  • FIG. 20 is an explanatory diagram of the structure of the silicon carbide semiconductor device of the second embodiment of the present disclosure.
  • a groove to be a gate trench is formed on the surface of a silicon carbide epitaxial substrate, a gate insulating film is formed inside the gate trench, and polysilicon is filled on the gate insulating film to fill the gate trench.
  • a gate electrode is formed.
  • the gate trench is formed, for example, substantially perpendicular to the substrate surface, but in order to reduce the on-resistance, a structure in which an impurity element is doped on the bottom surface of the trench to form an impurity region is considered. ..
  • an impurity region is formed on the sidewall of the trench. The variation increases and the yield decreases.
  • a semiconductor device includes a first conductivity type silicon carbide single crystal substrate and a first conductivity type silicon carbide single crystal substrate provided on one main surface of the silicon carbide single crystal substrate.
  • -Type silicon carbide semiconductor a groove having sidewalls in the third layer and the second layer, and having a bottom at a position shallower than an interface between the first layer and the second layer; Inside the groove, an impurity region of the first conductivity type silicon carbide semiconductor provided from a position deeper than the interface between the layer and the second layer to a position deeper than the interface between the first layer and the second layer.
  • a gate insulating film provided on the gate insulating film, and a gate electrode provided on the gate insulating film, the sidewall of the groove is inclined with respect to the one main surface, and the bottom of the groove is ,
  • the impurity concentration of the impurity region is higher than that of the first layer.
  • the gate electrode is formed by forming a gate trench perpendicular to the main surface of the substrate and filling the gate trench with polysilicon.
  • a method of reducing the on-resistance there is a method of forming a region having a high impurity concentration on the bottom surface of the trench. In this method, if the position where the gate trench is formed and the position where the impurity region is formed are deviated from each other, variations in the on-resistance and the gate threshold voltage increase, resulting in a decrease in the yield of manufactured semiconductor devices. ..
  • the present disclosure has been obtained as a result of intensive studies by the inventors of the present application based on the above, and the third and second layers have sidewalls inclined with respect to one main surface of the silicon carbide single crystal substrate.
  • a groove is formed whose bottom is shallower than the interface between the first layer and the second layer, and an impurity region having an impurity concentration higher than that of the first layer is formed at the bottom of the groove.
  • Part of the side wall near the bottom of the groove is formed by the impurity region.
  • the impurity region is formed from a part of the side wall near the bottom of the groove at a position deeper than the interface between the third layer and the second layer to a position deeper than the interface between the second layer and the first layer.
  • the impurity concentration of the impurity region is higher than that of the first layer.
  • the impurity concentration of the third layer is higher than the impurity concentration of the impurity region, and the impurity concentration of the silicon carbide single crystal substrate is lower than the impurity concentration of the third layer.
  • the bottom of the groove is a flat bottom surface.
  • the bottom of the groove is a curved surface that is convex downward.
  • the width of the impurity region is 0.1 ⁇ m or more and 0.8 ⁇ m or less.
  • the polytype of the first layer, the second layer, and the third layer is 4H
  • the surface of the third layer is a (000-1) plane
  • the side wall of the groove is It is inclined at an angle of 50° or more and 60° or less with respect to the one main surface.
  • a source electrode is formed on the third layer, and a drain electrode is formed on the other main surface of the silicon carbide single crystal substrate.
  • this embodiment one embodiment of the present disclosure (hereinafter referred to as “this embodiment”) will be described in detail, but the present embodiment is not limited to these.
  • n-type drift layer 21, a p-type body layer 22, and an n-type layer 23 are sequentially formed on one main surface 10a of a silicon carbide single crystal substrate 10.
  • N type drift layer 21, p type body layer 22, and n type layer 23 are formed in a silicon carbide epitaxial layer formed on one main surface 10a of silicon carbide single crystal substrate 10.
  • the groove 30 is formed by removing a part of the n-type layer 23, the p-type body layer 22, and the n-type drift layer 21.
  • This groove 30 is formed substantially perpendicular to the surface of the silicon carbide epitaxial layer formed on one main surface 10a of silicon carbide single crystal substrate 10, and this groove 30 serves as a gate trench.
  • a gate insulating film 40 is formed inside the bottom surface 30 a and the side wall 30 b of the groove 30, and a gate electrode 51 is formed on the gate insulating film 40 inside the groove 30.
  • a source electrode 52 is formed on the n-type layer 23 and the p-type body layer 22 around the groove 30 in which the gate electrode 51 is formed, and the interlayer insulating film 41 and the source electrode 52 covering the gate electrode 51 are formed.
  • a source wiring 54 is formed on the above. Further, drain electrode 53 is formed on the other main surface 10b of silicon carbide single crystal substrate 10.
  • the impurity region 24 is formed by doping the impurity element by ion implantation into the bottom surface 30a of the groove 30 is considered.
  • the impurity region 24 is also formed on the sidewall 30b of the groove 30, and the values of the on-resistance and the gate threshold voltage are reduced. The variation becomes large and the yield is reduced.
  • a vertical transistor which is a silicon carbide semiconductor device shown in FIG. 2, has a first n-type layer 121, a first p-type layer 122, a first n-type layer 121, Two n-type layers 123 are sequentially formed.
  • First p-type layer 122 and second n-type layer 123 are formed by implanting ions into silicon carbide epitaxial layer formed on one main surface 110a of silicon carbide single crystal substrate 110 from surface 120a. To be done.
  • the first n-type layer 121 is a layer corresponding to the n-type drift layer
  • the first p-type layer 122 is a layer corresponding to the p-type body layer.
  • the first n-type layer 121 may be referred to as a first layer
  • the first p-type layer 122 may be referred to as a second layer
  • the second n-type layer 123 may be referred to as a third layer.
  • n-type is described as the first conductivity type
  • p-type is described as the second conductivity type.
  • the silicon carbide epitaxial layer is formed by epitaxially growing a silicon carbide single crystal on one main surface 110 a of silicon carbide single crystal substrate 110. Therefore, surface 120a of the silicon carbide epitaxial layer and one main surface 110a of silicon carbide single crystal substrate 110 are parallel to each other, and second n-type layer 123 is formed in second n-type layer 123. May be described as the surface of.
  • the second n-type layer 123, the first p-type layer 122, and the first n-type layer 121 are partially removed so that the silicon carbide epitaxial layer is inclined with respect to the surface 120a.
  • a groove 130 having a V-shaped cross section having a sidewall 130a is formed.
  • the groove 130 is a gate trench, and the side wall 130a of the groove 130 is formed by the second n-type layer 123, the first p-type layer 122, and the n-type region 125.
  • the n-type region 125 is formed deeper than the groove 130 and deeper than the interface 121 a between the first p-type layer 122 and the first n-type layer 121 from the groove 130.
  • the n-type region 125 is a region corresponding to the impurity region.
  • a gate insulating film 140 is formed inside the sidewall 130 a of the groove 130, and a gate electrode 151 is formed on the gate insulating film 140 inside the groove 130.
  • a source electrode 152 is formed on the second n-type layer 123 and the second p-type layer 124 around the groove 130 in which the gate electrode 151 is formed, and an interlayer insulating film that covers the gate electrode 151.
  • a source wiring 154 is formed over the 141 and the source electrode 152.
  • Drain electrode 153 is formed on the other main surface 110b of silicon carbide single crystal substrate 110.
  • the second p-type layer 124 is a layer corresponding to a p-type contact layer, is formed to a position deeper than the interface 122a between the first p-type layer 122 and the second n-type layer 123, and 1 is connected to the p-type layer 122. Further, the impurity concentration in the second p-type layer 124 is higher than the impurity concentration in the first p-type layer 122.
  • the polytype of silicon carbide in silicon carbide single crystal substrate 110 is 4H, and one main surface 110a is the (000-1) plane which is the C (carbon) plane.
  • 4H polytype silicon carbide is superior to other polytypes in electron mobility, dielectric breakdown electric field strength, and the like.
  • the groove 130 is a V-shaped groove, and the side wall 130a is specifically in the range of 50° or more and 60° or less with respect to the surface 120a of the silicon carbide epitaxial layer that is the surface of the second n-type layer 123. Is inclined about 55°.
  • part of sidewall 130a in the vicinity of bottom 130b of trench 130 is formed by n-type region 125.
  • the n-type region 125 is formed from a part of the side wall 130a near the bottom 130b of the groove 130 at a position deeper than the interface 122a between the second n-type layer 123 and the first p-type layer 122. Is formed to a position deeper than the interface 121a between the first n-type layer 121 and the first n-type layer 121. That is, the groove 130 is formed such that the bottom portion 130b is located at a position shallower than the interface 121a between the first p-type layer 122 and the first n-type layer 121.
  • the n-type region 125 is formed to a position deeper than the interface 121a between the first p-type layer 122 and the first n-type layer 121.
  • the bottom portion 130 b of the groove 130 is located in the n-type region 125.
  • Al aluminum
  • N nitrogen or P (phosphorus)
  • n-type impurity element Al (aluminum)
  • N nitrogen or P (phosphorus)
  • n-type impurity element Al (aluminum)
  • N nitrogen or P (phosphorus)
  • n-type impurity element Al (aluminum)
  • N nitrogen or P (phosphorus)
  • n-type impurity element Al (aluminum) is used as the n-type impurity element
  • the silicon carbide single crystal substrate 110 is doped with an n-type impurity element at a concentration of about 1 ⁇ 10 19 cm ⁇ 3
  • the first n-type layer 121 contains about n-type impurity element.
  • the second n-type layer 123 is doped with an n-type impurity element at a concentration of approximately 2 ⁇ 10 19 cm ⁇ 3
  • the n-type region 125 is approximately 1 ⁇ with
  • the concentration of the n-type impurity element increases in the order of the first n-type layer 121, the n-type region 125, the silicon carbide single crystal substrate 110, and the second n-type layer 123. That is, the concentration of the n-type impurity element is higher in the n-type region 125 than in the first n-type layer 121, higher in the silicon carbide single crystal substrate 110 than in the n-type region 125, and higher than that in the silicon carbide single crystal substrate 110.
  • the second n-type layer 123 is high.
  • the first p-type layer 122 is doped with a p-type impurity element at a concentration of about 1 ⁇ 10 18 cm ⁇ 3
  • the second p-type layer 124 is doped with a p-type impurity.
  • the element is doped at a concentration of about 5 ⁇ 10 19 cm ⁇ 3 . Therefore, the concentration of the p-type impurity element in the second p-type layer 124 is higher than that in the first p-type layer 122.
  • n-type region 125 doped with an impurity element to be n-type at a higher concentration than that of first n-type layer 121 is formed in the vicinity of bottom portion 130b of trench 130. ing. Therefore, the on-resistance can be reduced. Further, since the n-type region 125 is formed in the vicinity of the bottom portion 130b of the groove 130, even if the position of the groove 130 is slightly deviated from that of the case where the gate trench is formed perpendicularly to the substrate surface, the n-type region 125 is turned on. There is little variation in resistance and the yield can be increased.
  • the V-shaped groove 130 has a sidewall 130a formed by the n-type region 125, the first p-type layer 122, and the first n-type layer 121. Therefore, when a voltage is applied to the gate electrode 151 formed inside the V-shaped groove 130, a channel is formed in the first p-type layer 122 along the sidewall 130 a of the V-shaped groove 130, A current flows between the n-type region 125 and the first n-type layer 121 to turn on.
  • the bottom 130b of the groove 130 is described as having a pointed shape, but in the present embodiment, as shown in FIG. 3, the bottom 130c of the groove 130 becomes round due to the manufacturing process or the like. It may be a curved surface.
  • the first conductivity type is n-type and the second conductivity type is p-type. It may be one.
  • a silicon carbide epitaxial substrate having silicon carbide epitaxial layer 120 formed on one main surface 110a of silicon carbide single crystal substrate 110 is prepared.
  • Polytype of silicon carbide in silicon carbide single crystal substrate 110 is 4H, and one main surface 110a is (000-1) plane which is a C (carbon) plane.
  • the silicon carbide epitaxial layer 120 is doped with N as an n-type impurity element at a concentration of about 1 ⁇ 10 16 cm ⁇ 3 .
  • Al is ion-implanted from the surface of silicon carbide epitaxial layer 120 to form first p-type layer 122 and second p-type layer 124, and P is ion-implanted. By doing so, the second n-type layer 123 is formed.
  • second n-type layer 123 is formed by ion-implanting P, which is an n-type impurity element, from the surface of silicon carbide epitaxial layer 120 to a region of a predetermined depth.
  • first p-type layer 122 is formed by ion-implanting Al, which is an impurity element that becomes p-type, into a predetermined region deeper than the surface of silicon carbide epitaxial layer 120 and deeper than second n-type layer 123.
  • the silicon carbide epitaxial layer 120 is doped with N, which is an n-type impurity element, at a concentration of about 1 ⁇ 10 16 cm ⁇ 3 . Therefore, in silicon carbide epitaxial layer 120, a region excluding second p-type layer 123 and first p-type layer 122 formed by ion implantation becomes first n-type layer 121.
  • Al which is an impurity element that becomes p-type
  • Al is ion-implanted into the second n-type layer 123 and part of the first p-type layer 122, so that the second The p-type layer 124 is formed.
  • the first p-type layer 122 corresponds to the p-type body layer
  • the first n-type layer 121 corresponds to the n-type drift layer.
  • a hard mask having an opening 161a in a region where an n-type region 125 is formed on the exposed second n-type layer 123 and second p-type layer 124.
  • a silicon oxide film 161 is formed on the second n-type layer 123 and the second p-type layer 124 by CVD (chemical vapor deposition).
  • CVD chemical vapor deposition
  • a photoresist is applied on the formed silicon oxide film 161, and exposure and development are performed by an exposure device to form a resist pattern (not shown) having an opening in a region where the opening 161a is formed.
  • the silicon oxide film 161 in the opening of the resist pattern is removed by RIE (Reactive Ion Etching) or the like, and the opening 161a is formed to form a hard mask.
  • the resist pattern (not shown) is removed with an organic solvent or the like.
  • the width W1 of the opening 161a thus formed is about 0.5 ⁇ m.
  • the width W1 of the opening 161a is preferably 0.1 ⁇ m or more and 0.8 ⁇ m or less.
  • P is ion-implanted from the opening 161a of the silicon oxide film 161 as an impurity element that becomes n-type to form an n-type region 125, and then heat treatment is performed.
  • the implanted impurity element is activated.
  • the n-type region 125 is formed by ion-implanting P as an n-type impurity element to a position deeper than the interface 121a between the first p-type layer 122 and the first n-type layer 121.
  • the width W2 of the n-type region 125 formed is equal to the width W1 of the opening 161a of the silicon oxide film 161 serving as a hard mask and is about 0.5 ⁇ m.
  • the silicon oxide film 161 is removed by wet etching with hydrofluoric acid or the like.
  • a surface of the exposed second n-type layer 123, second p-type layer 124, and n-type region 125 is thermally oxidized to form a silicon oxide film 162.
  • an opening 162a for forming the groove 130 is formed in the silicon oxide film 162.
  • a photoresist is applied onto the silicon oxide film 162, and exposure and development are performed by an exposure device to form an opening (not shown) in the region where the opening 162a of the silicon oxide film 162 is formed.
  • a resist pattern is formed.
  • the opening 162a is formed in the silicon oxide film 162 by removing the silicon oxide film 162 in the opening of the resist pattern by RIE or the like.
  • the opening 162a of the silicon oxide film 162 thus formed is formed so that the center of the n-type region 125 formed by ion implantation and the center of the opening 162a are substantially aligned with each other.
  • the silicon carbide epitaxial layer is removed from the opening 162a of the silicon oxide film 162 by thermal etching.
  • the thermal etching is an etching by a thermochemical reaction, and the etching progresses while forming an inclined surface in the silicon carbide epitaxial layer, so that a V-shaped groove 130 is formed as shown in FIG.
  • the bottom 130b of the V-shaped groove 130 thus formed is sharp, and the bottom 130b of the groove 130 is located at a position shallower than the interface 121a between the first p-type layer 122 and the first n-type layer 121. To be formed.
  • FIG. 11 shows details of the relationship between the V-shaped groove 130 formed as described above and the first n-type layer 121, the first p-type layer 122, and the n-type region 125.
  • the depth D1 from the surface of the second n-type layer 123 to the interface 121a between the first n-type layer 121 and the first p-type layer 122 is about 0.9 ⁇ m, and the depth D2 of the n-type region 125. That is, the depth from the surface of the second n-type layer 123 to the interface 125a between the n-type region 125 and the first n-type layer 121 is 1.0 ⁇ m.
  • the depth D2 of the n-type region 125 is deeper than the depth D1 from the surface of the second n-type layer 123 to the interface 121a between the first n-type layer 121 and the first p-type layer 122.
  • the depth D3 of the V-shaped groove 130 that is, the depth from the surface of the second n-type layer 123 to the bottom portion 130b of the V-shaped groove 130 is about 0.8 ⁇ m, and the second n It is shallower than the depth D1 from the surface of the mold layer 123 to the interface 121a between the first n-type layer 121 and the first p-type layer 122.
  • the portion including the sidewalls 130a of the groove 130 is thermally oxidized to form the gate insulating film 140. ..
  • a polysilicon film 151a is formed on the gate insulating film 140 by CVD. Specifically, SiH 4 and H 2 are supplied, a polysilicon film 151a is formed on the gate insulating film 140 formed in the groove 130 at a film forming temperature of 600° C. to 650° C., and the groove 130 is formed. Embed.
  • the polysilicon film 151a is processed to form a gate electrode 151.
  • a photoresist (not shown) is applied on the polysilicon film 151a, and exposed and developed by an exposure device to form a resist (not shown) on the polysilicon film 151a in the region where the gate electrode 151 is formed.
  • a pattern Form a pattern.
  • the polysilicon film 151a in the region where the resist pattern is not formed is removed by RIE or the like, so that the gate electrode 151 is formed by the remaining polysilicon film 151a.
  • an interlayer insulating film 141 is formed on the gate electrode 151 and the exposed gate insulating film 140.
  • the interlayer insulating film 141 is formed by forming a silicon oxide film by CVD.
  • the gate insulating film 140 and the interlayer insulating film 141 in the region where the source electrode 152 is formed are removed. Specifically, a photoresist is applied on the interlayer insulating film 141, and exposure and development are performed by an exposure device to form a resist pattern (not shown) having an opening in a region where the source electrode 152 is formed. .. After that, the gate insulating film 140 and the interlayer insulating film 141 in the region where the resist pattern is not formed are removed by RIE or the like, so that the second n-type layer 123 and the second n-type layer 123 in the region where the source electrode 152 is formed. The surface of the p-type layer 124 is exposed.
  • a Ni film is formed on the exposed second n-type layer 123 and second p-type layer 124 and heat-treated to form a source electrode 152. .. Since the second n-type layer 123 and the second p-type layer 124 are made of a silicon carbide semiconductor and contain Si, a heat treatment is performed after forming the Ni film for forming the source electrode 152. By doing so, Ni and Si are alloyed, and a NiSi alloy layer is formed. The NiSi alloy layer thus formed can reduce the contact resistance between the source electrode 152 and the second n-type layer 123.
  • the source wiring 154 is formed by depositing an Al film on the interlayer insulating film 141 and the source electrode 152 by sputtering or the like.
  • the other main surface 110b of silicon carbide single crystal substrate 110 is ground to thin silicon carbide single crystal substrate 110, and then the other main surface of silicon carbide single crystal substrate 110 is thinned.
  • the drain electrode 153 is formed on the surface 110b.
  • the drain electrode 153 is formed by forming a NiSi film by sputtering, and further stacking a Ti film, a Ni film, and an Au film on the NiSi film to form a film.
  • the silicon carbide semiconductor device according to the present embodiment can be manufactured by the above steps.
  • the silicon carbide semiconductor device in the present embodiment has a structure in which the bottom of the groove in which the gate electrode is formed is flat.
  • trench 230 is formed in the silicon carbide epitaxial layer by side wall 230a inclined with respect to surface 120a and flat bottom surface 230b. ing. Therefore, the bottom surface 230b of the groove 230 is the bottom of the groove 230.
  • a gate insulating film 240 is formed on the sidewalls 230a and the bottom surface 230b of the groove 230, and a gate electrode 251 is formed on the gate insulating film 240.
  • the width W3 of the bottom surface 230b is, for example, 0.2 ⁇ m, and is formed to be narrower than the width W2 of the n-type region 125. Specifically, the entire bottom surface 230b of the groove 230 and part of the side wall 230a are formed by the n-type region 125. By flattening the bottom surface 230b of the groove 230 in this manner, electric field concentration can be relaxed.
  • width W2 of n-type region 125 and width W3 of bottom surface 230b mean the width in the direction parallel to surface 120a of silicon carbide epitaxial layer 120.
  • the silicon carbide semiconductor device in the present embodiment can be formed by stopping the thermal etching before forming the sharp bottom portion 130b in the thermal etching in FIG. 10 in the first embodiment.

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Abstract

炭化珪素半導体装置は、第１の導電型の炭化珪素単結晶基板と、前記炭化珪素単結晶基板の一方の主面の上に設けられた第１の導電型の炭化珪素半導体の第１層と、前記第１層の上の第１の導電型とは異なる第２の導電型の炭化珪素半導体の第２層と、前記第２層の上の第１の導電型の炭化珪素半導体の第３層と、前記第３層及び前記第２層に側壁を有し、底部が前記第１層と前記第２層の界面より浅い位置となる溝と、前記第３層と前記第２層の界面よりも深い位置から、前記第１層と前記第２層の界面より深い位置まで設けられた第１の導電型の炭化珪素半導体の不純物領域と、前記溝の内側に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を有し、前記溝の側壁は、前記一方の主面に対し傾斜しており、前記溝の底部は、前記不純物領域内に位置しており、前記第１層の不純物濃度よりも、前記不純物領域の不純物濃度が高い。

Description

炭化珪素半導体装置
　本開示は、炭化珪素半導体装置に関する。
　本出願は、２０１９年２月７日出願の日本出願第２０１９－０２０７５６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　炭化珪素は、従来から半導体装置に幅広く用いられている珪素に比べてバンドギャップが広いことから、高耐圧の半導体装置等に用いられている。このような炭化珪素を用いた半導体装置では、耐圧等の観点より、基板の一方の面にソース電極、他方の面にドレイン電極が形成されている縦型のトランジスタがある。
日本国特開２０１７－１３５４２４号公報 日本国特開２０１５－２６７２３号公報
　本開示の炭化珪素半導体装置は、第１の導電型の炭化珪素単結晶基板と、炭化珪素単結晶基板の一方の主面の上に設けられた第１の導電型の炭化珪素半導体の第１層と、第１層の上の第１の導電型とは異なる第２の導電型の炭化珪素半導体の第２層と、第２層の上の第１の導電型の炭化珪素半導体の第３層と、を有している。更に、第３層及び第２層に側壁を有し、底部が第１層と第２層の界面より浅い位置となる溝と、第３層と第２層の界面よりも深い位置から、第１層と第２層の界面より深い位置まで設けられた第１の導電型の炭化珪素半導体の不純物領域と、溝の内側に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、を有している。溝の側壁は、一方の主面に対し傾斜しており、溝の底部は、不純物領域内に位置しており、第１層の不純物濃度よりも、不純物領域の不純物濃度が高い。
図１は炭化珪素半導体装置の構造図である。 図２は本開示の第１の実施形態の炭化珪素半導体装置の構造の説明図である。 図３は本開示の第１の実施形態の他の炭化珪素半導体装置の構造の説明図である。 図４は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１）である。 図５は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（２）である。 図６は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（３）である。 図７は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（４）である。 図８は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（５）である。 図９は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（６）である。 図１０は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（７）である。 図１１は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程の説明図である。 図１２は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（８）である。 図１３は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（９）である。 図１４は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１０）である。 図１５は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１１）である。 図１６は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１２）である。 図１７は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１３）である。 図１８は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１４）である。 図１９は本開示の第１の実施形態の炭化珪素半導体装置の製造方法の工程図（１５）である。 図２０は本開示の第２の実施形態の炭化珪素半導体装置の構造の説明図である。
　［本開示が解決しようとする課題］
　縦型のトランジスタでは、炭化珪素エピタキシャル基板の表面にゲートトレンチとなる溝を形成し、ゲートトレンチの内部にゲート絶縁膜を形成し、ゲート絶縁膜の上に、ゲートトレンチを埋め込むようにポリシリコンを形成することによりゲート電極が形成される。ゲートトレンチは、例えば、基板面に対し略垂直に形成されているが、オン抵抗を低くするため、トレンチの底面に不純物元素をドープし不純物領域が形成されている構造のものが考えられている。しかしながら、このような構造の縦型トランジスタでは、不純物元素がドープされている領域とトレンチとの位置がずれると、トレンチの側壁に不純物領域が形成されるため、オン抵抗やゲートしきい値電圧のバラツキが大きくなり歩留まりが低下する。
　このため、縦型のトランジスタにおいて、オン抵抗が低く、オン抵抗やゲートしきい値電圧のバラツキの小さなものが求められている。
　［本開示の効果］
　本開示によれば、縦型のトランジスタにおいて、オン抵抗が低く、オン抵抗等のバラツキの小さな炭化珪素半導体装置を提供できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。ここで結晶学上の指数が負であることは、通常、数字の上に”－”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
　〔１〕　本開示の一態様に係る半導体装置は、第１の導電型の炭化珪素単結晶基板と、前記炭化珪素単結晶基板の一方の主面の上に設けられた第１の導電型の炭化珪素半導体の第１層と、前記第１層の上の第１の導電型とは異なる第２の導電型の炭化珪素半導体の第２層と、前記第２層の上の第１の導電型の炭化珪素半導体の第３層と、前記第３層及び前記第２層に側壁を有し、底部が前記第１層と前記第２層の界面より浅い位置となる溝と、前記第３層と前記第２層の界面よりも深い位置から、前記第１層と前記第２層の界面より深い位置まで設けられた第１の導電型の炭化珪素半導体の不純物領域と、前記溝の内側に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を有し、前記溝の側壁は、前記一方の主面に対し傾斜しており、前記溝の底部は、前記不純物領域内に位置しており、前記第１層の不純物濃度よりも、前記不純物領域の不純物濃度が高い。
　縦型の炭化珪素トランジスタでは、基板の主面に垂直なゲートトレンチを形成し、ポリシリコンによりゲートトレンチを埋め込むことによりゲート電極が形成されている。このような縦型の炭化珪素トランジスタにおいて、オン抵抗を低くする方法として、トレンチの底面に不純物濃度の高い領域を形成する方法がある。この方法では、ゲートトレンチが形成される位置と、不純物領域が形成される位置とがずれると、オン抵抗やゲートしきい値電圧のバラツキが大きくなり、製造される半導体装置の歩留まりの低下を招く。
　本開示は、上記を踏まえて、本願発明者が鋭意検討を重ねた結果得られたものであり、第３層及び第２層に炭化珪素単結晶基板の一方の主面に対し傾斜した側壁を有し、底部が第１層と第２層の界面より浅い位置となる溝を形成し、溝の底部に第１層よりも不純物濃度の高い不純物領域を形成したものである。溝の底部近傍の側壁の一部は不純物領域により形成されている。不純物領域は、第３層と第２層との界面より深い位置における溝の底部近傍の側壁の一部から、第２層と第１層との界面よりも深い位置まで形成されている。不純物領域は、第１層よりも不純物濃度が高くなっている。このような構造の炭化珪素トランジスタにより、オン抵抗を低くするとともに、オン抵抗のバラツキやゲートしきい値電圧のバラツキ等を抑制でき、半導体装置の歩留まりを向上できる。
　〔２〕　前記不純物領域の不純物濃度よりも、前記第３層の不純物濃度が高く、前記第３層の不純物濃度よりも、前記炭化珪素単結晶基板の不純物濃度が低い。
　〔３〕　前記溝の底部は平坦な底面である。
　〔４〕　前記溝の底部は下に凸となる曲面である。
　〔５〕　前記不純物領域の幅は、０．１μｍ以上、０．８μｍ以下である。
　〔６〕　前記第１層、前記第２層及び前記第３層は、ポリタイプが４Ｈであり、前記第３層の表面は、（０００－１）面であって、前記溝の側壁は、前記一方の主面に対し、５０°以上、６０°以下の角度で傾斜している。
　〔７〕　前記第３層の上には、ソース電極が形成されており、前記炭化珪素単結晶基板の他方の主面には、ドレイン電極が形成されている。
　［本開示の実施形態の詳細］
　以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
　〔第１の実施形態〕
　最初に、基板面に対し垂直にゲートトレンチが形成されている縦型のトランジスタについて図１に基づき説明する。この縦型のトランジスタは、炭化珪素単結晶基板１０の一方の主面１０ａの上に、ｎ型ドリフト層２１、ｐ型ボディ層２２、ｎ型層２３が順に形成されている。ｎ型ドリフト層２１、ｐ型ボディ層２２、ｎ型層２３は、炭化珪素単結晶基板１０の一方の主面１０ａの上に形成された炭化珪素エピタキシャル層に形成されている。また、ｎ型層２３、ｐ型ボディ層２２、ｎ型ドリフト層２１の一部を除去することにより、溝３０が形成されている。この溝３０は、炭化珪素単結晶基板１０の一方の主面１０ａの上に形成された炭化珪素エピタキシャル層の表面に対し、略垂直に形成されており、この溝３０がゲートトレンチとなる。この溝３０の底面３０ａ及び側壁３０ｂの内側には、ゲート絶縁膜４０が形成されており、溝３０の内部のゲート絶縁膜４０の上には、ゲート電極５１が形成されている。ゲート電極５１が形成されている溝３０の周囲のｎ型層２３及びｐ型ボディ層２２の上には、ソース電極５２が形成されており、ゲート電極５１を覆う層間絶縁膜４１及びソース電極５２の上には、ソース配線５４が形成されている。また、炭化珪素単結晶基板１０の他方の主面１０ｂの上には、ドレイン電極５３が形成されている。
　このような構造の縦型のトランジスタにおいて、オン抵抗を低くするため、溝３０の底面３０ａに、イオン注入により不純物元素をドープし不純物領域２４を形成した構造のものが考えられている。しかしながら、この構造のものは、溝３０の位置と不純物領域２４の位置とがずれてしまうと、溝３０の側壁３０ｂにも不純物領域２４が形成され、オン抵抗やゲートしきい値電圧の値がばらつきが大きくなり、歩留まりの低下を招く。
　（炭化珪素半導体装置）
　次に、第１の実施形態における炭化珪素半導体装置について、図２に基づき説明する。図２に示される炭化珪素半導体装置である縦型のトランジスタは、炭化珪素単結晶基板１１０の一方の主面１１０ａの上に、第１のｎ型層１２１、第１のｐ型層１２２、第２のｎ型層１２３が順に形成されている。第１のｐ型層１２２、第２のｎ型層１２３は、炭化珪素単結晶基板１１０の一方の主面１１０ａの上に形成された炭化珪素エピタキシャル層に表面１２０ａよりイオン注入をすることにより形成される。本実施形態においては、第１のｎ型層１２１はｎ型ドリフト層に相当する層であり、第１のｐ型層１２２はｐ型ボディ層に相当する層である。尚、第１のｎ型層１２１を第１層、第１のｐ型層１２２を第２層、第２のｎ型層１２３を第３層と記載する場合がある。また、下記の説明では、ｎ型を第１の導電型、ｐ型を第２の導電型として説明する。また、炭化珪素エピタキシャル層は、炭化珪素単結晶基板１１０の一方の主面１１０ａの上に炭化珪素単結晶をエピタキシャル成長させることにより形成されている。よって、炭化珪素エピタキシャル層の表面１２０ａと炭化珪素単結晶基板１１０の一方の主面１１０ａとは平行であり、第２のｎ型層１２３が形成されているものでは、第２のｎ型層１２３の表面と記載する場合がある。
　本実施の形態においては、第２のｎ型層１２３、第１のｐ型層１２２、第１のｎ型層１２１の一部を除去することにより、炭化珪素エピタキシャル層に表面１２０ａに対し傾斜した側壁１３０ａを有する断面がＶ字状の溝１３０が形成されている。この溝１３０はゲートトレンチであり、溝１３０の側壁１３０ａは、第２のｎ型層１２３、第１のｐ型層１２２、ｎ型領域１２５により形成される。ｎ型領域１２５は、溝１３０よりも深く、溝１３０から第１のｐ型層１２２と第１のｎ型層１２１との界面１２１ａよりも深い位置まで形成されている。本実施形態においては、ｎ型領域１２５は不純物領域に相当する領域である。
　また、溝１３０の側壁１３０ａの内側には、ゲート絶縁膜１４０が形成されており、溝１３０の内部のゲート絶縁膜１４０の上には、ゲート電極１５１が形成されている。ゲート電極１５１が形成されている溝１３０の周囲の第２のｎ型層１２３及び第２のｐ型層１２４の上には、ソース電極１５２が形成されており、ゲート電極１５１を覆う層間絶縁膜１４１及びソース電極１５２の上には、ソース配線１５４が形成されている。炭化珪素単結晶基板１１０の他方の主面１１０ｂには、ドレイン電極１５３が形成されている。第２のｐ型層１２４は、ｐ型コンタクト層に相当する層であり、第１のｐ型層１２２と第２のｎ型層１２３との界面１２２ａよりも深い位置まで形成されており、第１のｐ型層１２２と接続されている。また、第２のｐ型層１２４における不純物濃度は、第１のｐ型層１２２における不純物濃度よりも高い。
　本実施形態においては、炭化珪素単結晶基板１１０における炭化珪素のポリタイプは４Ｈであり、一方の主面１１０ａはＣ（炭素）面となる（０００－１）面である。４Ｈのポリタイプの炭化珪素は、電子移動度、絶縁破壊電界強度等が、他のポリタイプよりも優れている。溝１３０は、Ｖ字状の溝であり、第２のｎ型層１２３の表面となる炭化珪素エピタキシャル層の表面１２０ａに対して、側壁１３０ａが５０°以上６０°以下の範囲で、具体的には約５５°傾斜している。
　本実施形態における炭化珪素半導体装置では、溝１３０の底部１３０ｂ近傍の側壁１３０ａの一部はｎ型領域１２５により形成されている。ｎ型領域１２５は、第２のｎ型層１２３と第１のｐ型層１２２との界面１２２ａより深い位置における溝１３０の底部１３０ｂ近傍の側壁１３０ａの一部から、第１のｐ型層１２２と第１のｎ型層１２１との界面１２１ａより深い位置まで形成されている。即ち、溝１３０は、底部１３０ｂの位置が第１のｐ型層１２２と第１のｎ型層１２１との界面１２１ａよりも浅い位置となるように形成されている。ｎ型領域１２５は、第１のｐ型層１２２と第１のｎ型層１２１との界面１２１ａより深い位置まで形成されている。溝１３０の底部１３０ｂは、ｎ型領域１２５内に位置している。
　本実施形態においては、ｐ型となる不純物元素には、Ａｌ（アルミニウム）が用いられており、ｎ型となる不純物元素には、Ｎ（窒素）またはＰ（リン）が用いられている。炭化珪素単結晶基板１１０には、ｎ型となる不純物元素が約１×１０１９ｃｍ－３の濃度でドープされており、第１のｎ型層１２１には、ｎ型となる不純物元素が約１×１０１６ｃｍ－３の濃度でドープされている。第２のｎ型層１２３には、ｎ型となる不純物元素が約２×１０１９ｃｍ－３の濃度でドープされており、ｎ型領域１２５には、ｎ型となる不純物元素が約１×１０１７ｃｍ－３の濃度でドープされている。
　従って、ｎ型となる不純物元素の濃度は、第１のｎ型層１２１、ｎ型領域１２５、炭化珪素単結晶基板１１０、第２のｎ型層１２３の順に高くなっている。即ち、ｎ型となる不純物元素の濃度は、第１のｎ型層１２１よりもｎ型領域１２５が高く、ｎ型領域１２５よりも炭化珪素単結晶基板１１０が高く、炭化珪素単結晶基板１１０よりも第２のｎ型層１２３が高い。
　また、第１のｐ型層１２２には、ｐ型となる不純物元素が約１×１０１８ｃｍ－３の濃度でドープされており、第２のｐ型層１２４には、ｐ型となる不純物元素が約５×１０１９ｃｍ－３の濃度でドープされている。よって、ｐ型となる不純物元素の濃度は、第１のｐ型層１２２よりも、第２のｐ型層１２４が高い。
　本実施形態における炭化珪素半導体装置においては、溝１３０の底部１３０ｂの近傍に、ｎ型となる不純物元素が、第１のｎ型層１２１よりも高い濃度でドープされたｎ型領域１２５が形成されている。よって、オン抵抗を低くできる。また、ｎ型領域１２５は、溝１３０の底部１３０ｂの近傍に形成されるため、基板面に対し垂直にゲートトレンチが形成されているものと比べて、溝１３０の位置が多少ずれても、オン抵抗等のバラツキは少なく、歩留まりを高くできる。
　Ｖ字状の溝１３０は、側壁１３０ａが、ｎ型領域１２５、第１のｐ型層１２２、第１のｎ型層１２１により形成される。よって、Ｖ字状の溝１３０の内部に形成されているゲート電極１５１に電圧を印加すると、Ｖ字状の溝１３０の側壁１３０ａに沿って、第１のｐ型層１２２にチャネルが形成され、ｎ型領域１２５と第１のｎ型層１２１との間に電流が流れオンとなる。
　図２では、溝１３０の底部１３０ｂが尖っている形状のものが記載されているが、本実施形態は、図３に示されるように、溝１３０の底部１３０ｃは、製造プロセス等により丸くなり、曲面となっているものであってもよい。
　上記においては、第１の導電型をｎ型とし、第２の導電型をｐ型とした場合について説明したが、第１の導電型をｐ型とし、第２の導電型をｎ型としたものであってもよい。
　（炭化珪素半導体装置の製造方法）
　次に、本実施形態における炭化珪素半導体装置の製造方法について、図４～図１９に基づき説明する。
　最初に、図４に示されるように、炭化珪素単結晶基板１１０の一方の主面１１０ａの上に炭化珪素エピタキシャル層１２０が形成されている炭化珪素エピタキシャル基板を準備する。炭化珪素単結晶基板１１０における炭化珪素のポリタイプは４Ｈであり、一方の主面１１０ａはＣ（炭素）面である（０００－１）面である。炭化珪素エピタキシャル層１２０には、ｎ型となる不純物元素としてＮが約１×１０１６ｃｍ－３の濃度でドープされている。
　次に、図５に示されるように、炭化珪素エピタキシャル層１２０の表面より、Ａｌをイオン注入することにより第１のｐ型層１２２及び第２のｐ型層１２４を形成し、Ｐをイオン注入することにより第２のｎ型層１２３を形成する。
　具体的には、第２のｎ型層１２３は、炭化珪素エピタキシャル層１２０の表面より所定の深さの領域まで、ｎ型となる不純物元素であるＰをイオン注入することにより形成する。また、第１のｐ型層１２２は、炭化珪素エピタキシャル層１２０の表面より、第２のｎ型層１２３よりも深い所定の領域に、ｐ型となる不純物元素となるＡｌをイオン注入することにより形成する。
　尚、炭化珪素エピタキシャル層１２０には、ｎ型となる不純物元素であるＮが約１×１０１６ｃｍ－３の濃度でドープされている。従って、炭化珪素エピタキシャル層１２０において、イオン注入により形成された第２のｎ型層１２３、及び、第１のｐ型層１２２を除く領域が、第１のｎ型層１２１となる。
　更に、炭化珪素エピタキシャル層１２０の表面より、第２のｎ型層１２３及び第１のｐ型層１２２の一部に、ｐ型となる不純物元素となるＡｌをイオン注入することにより、第２のｐ型層１２４を形成する。本実施形態においては、第１のｐ型層１２２がｐ型ボディ層に相当し、第１のｎ型層１２１がｎ型ドリフト層に相当する。
　次に、図６に示すように、露出している第２のｎ型層１２３及び第２のｐ型層１２４の上に、ｎ型領域１２５が形成される領域に開口部１６１ａを有するハードマスクとなる酸化シリコン膜１６１を形成する。具体的には、第２のｎ型層１２３及び第２のｐ型層１２４の上に、ＣＶＤ（chemical vapor deposition）により酸化シリコン膜１６１を成膜する。この後、成膜された酸化シリコン膜１６１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、開口部１６１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等により、レジストパターンの開口部における酸化シリコン膜１６１を除去し、開口部１６１ａを形成することにより、ハードマスクを形成する。この後、有機溶剤等により、不図示のレジストパターンは除去する。このように形成される開口部１６１ａの幅Ｗ１は、約０．５μｍである。尚、本実施形態においては、開口部１６１ａの幅Ｗ１は、０．１μｍ以上、０．８μｍ以下であることが好ましい。
　次に、図７に示すように、酸化シリコン膜１６１の開口部１６１ａより、ｎ型となる不純物元素としてＰをイオン注入することにより、ｎ型領域１２５を形成し、この後、熱処理を行うことにより、注入された不純物元素を活性化させる。ｎ型領域１２５は、ｎ型となる不純物元素としてＰを第１のｐ型層１２２と第１のｎ型層１２１との界面１２１ａよりも深い位置までイオン注入することにより形成する。形成されるｎ型領域１２５の幅Ｗ２は、ハードマスクとなる酸化シリコン膜１６１の開口部１６１ａの幅Ｗ１と等しく約０．５μｍである。この後、フッ酸等によるウェットエッチングにより、酸化シリコン膜１６１を除去する。
　次に、図８に示すように、露出している第２のｎ型層１２３、第２のｐ型層１２４及びｎ型領域１２５の表面を熱酸化することにより酸化シリコン膜１６２を形成する。
　次に、図９に示すように、酸化シリコン膜１６２に溝１３０を形成するための開口部１６２ａを形成する。具体的には、酸化シリコン膜１６２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、酸化シリコン膜１６２の開口部１６２ａが形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの開口部における酸化シリコン膜１６２を除去することにより、酸化シリコン膜１６２に開口部１６２ａを形成する。このように形成される酸化シリコン膜１６２の開口部１６２ａは、イオン注入により形成されたｎ型領域１２５の中心と、開口部１６２ａの中心とが略一致するように形成する。
　次に、図１０に示すように、酸化シリコン膜１６２の開口部１６２ａより、熱エッチングにより炭化珪素エピタキシャル層を除去する。熱エッチングは、熱化学反応によるエッチングであり、炭化珪素エピタキシャル層に傾斜面を形成しながらエッチングが進行するため、図１０に示されるようにＶ字状の溝１３０が形成される。このように形成されるＶ字状の溝１３０の底部１３０ｂは尖っており、溝１３０の底部１３０ｂが、第１のｐ型層１２２と第１のｎ型層１２１との界面１２１ａよりも浅い位置となるように形成する。
　図１１は、上記のように形成されたＶ字状の溝１３０と第１のｎ型層１２１、第１のｐ型層１２２、ｎ型領域１２５との関係の詳細を示すものである。第２のｎ型層１２３の表面から第１のｎ型層１２１と第１のｐ型層１２２との界面１２１ａまでの深さＤ１は約０．９μｍであり、ｎ型領域１２５の深さＤ２、即ち、第２のｎ型層１２３の表面からｎ型領域１２５と第１のｎ型層１２１との界面１２５ａまでの深さは１．０μｍである。よって、第２のｎ型層１２３の表面から第１のｎ型層１２１と第１のｐ型層１２２との界面１２１ａまでの深さＤ１よりも、ｎ型領域１２５の深さＤ２が深い。また、Ｖ字状の溝１３０の深さＤ３、即ち、第２のｎ型層１２３の表面からＶ字状の溝１３０の底部１３０ｂまでの深さは約０．８μｍであり、第２のｎ型層１２３の表面から第１のｎ型層１２１と第１のｐ型層１２２との界面１２１ａまでの深さＤ１よりも浅い。
　次に、図１２に示されるように、酸化シリコン膜１６２をフッ酸等によるウェットエッチングにより除去した後、溝１３０の側壁１３０ａ等を含む部分を熱酸化することにより、ゲート絶縁膜１４０を形成する。
　次に、図１３に示されるように、ゲート絶縁膜１４０の上に、ＣＶＤによりポリシリコン膜１５１ａを成膜する。具体的には、ＳｉＨ４とＨ２を供給し、６００℃～６５０℃の成膜温度で、溝１３０に形成されたゲート絶縁膜１４０の上にポリシリコン膜１５１ａを成膜し、溝１３０を埋め込む。
　次に、図１４に示されるように、ポリシリコン膜１５１ａを加工し、ゲート電極１５１を形成する。具体的には、ポリシリコン膜１５１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ポリシリコン膜１５１ａの上のゲート電極１５１が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等によりレジストパターンが形成されていない領域のポリシリコン膜１５１ａを除去することにより、残存するポリシリコン膜１５１ａによりゲート電極１５１を形成する。
　次に、図１５に示されるように、ゲート電極１５１及び露出しているゲート絶縁膜１４０の上に、層間絶縁膜１４１を形成する。層間絶縁膜１４１は、ＣＶＤにより酸化シリコン膜を成膜することにより形成する。
　次に、図１６に示されるように、ソース電極１５２が形成される領域におけるゲート絶縁膜１４０及び層間絶縁膜１４１を除去する。具体的には、層間絶縁膜１４１の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１５２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンが形成されていない領域のゲート絶縁膜１４０及び層間絶縁膜１４１をＲＩＥ等により除去することにより、ソース電極１５２が形成される領域の第２のｎ型層１２３及び第２のｐ型層１２４の表面を露出させる。
　次に、図１７に示すように、露出している第２のｎ型層１２３及び第２のｐ型層１２４の上にＮｉ膜を成膜し、熱処理することにより、ソース電極１５２を形成する。第２のｎ型層１２３及び第２のｐ型層１２４は、炭化珪素半導体により形成されておりＳｉを含んでいるため、ソース電極１５２を形成するためのＮｉ膜を成膜した後、熱処理をすることにより、ＮｉとＳｉとが合金化され、ＮｉＳｉ合金層が形成される。このように形成されるＮｉＳｉ合金層により、ソース電極１５２と第２のｎ型層１２３とのコンタクト抵抗を低くできる。
　次に、図１８に示すように、層間絶縁膜１４１及びソース電極１５２の上に、スパッタリング等によりＡｌ膜を成膜することにより、ソース配線１５４を形成する。
　次に、図１９に示されるように、炭化珪素単結晶基板１１０の他方の主面１１０ｂを研削することにより、炭化珪素単結晶基板１１０を薄くした後、炭化珪素単結晶基板１１０の他方の主面１１０ｂにドレイン電極１５３を形成する。ドレイン電極１５３は、スパッタリングにより、ＮｉＳｉ膜を成膜し、更に、ＮｉＳｉ膜の上に、Ｔｉ膜、Ｎｉ膜及びＡｕ膜を積層して成膜することにより形成する。
　以上の工程により、本実施形態における炭化珪素半導体装置を製造できる。
　〔第２の実施形態〕
　次に、第２の実施形態について説明する。本実施形態における炭化珪素半導体装置は、ゲート電極が形成される溝の底部が平坦な構造のものである。具体的には、本実施形態における炭化珪素半導体装置は、図２０に示されるように、溝２３０は、炭化珪素エピタキシャル層に表面１２０ａに対し傾斜した側壁２３０ａと、平坦な底面２３０ｂとにより形成されている。よって、溝２３０の底面２３０ｂが、溝２３０の底部となっている。溝２３０の側壁２３０ａ及び底面２３０ｂの上には、ゲート絶縁膜２４０が形成されており、ゲート絶縁膜２４０の上には、ゲート電極２５１が形成されている。
　底面２３０ｂの幅Ｗ３は、例えば、０．２μｍであり、ｎ型領域１２５の幅Ｗ２よりも狭くなるように形成されている。具体的には、溝２３０の底面２３０ｂの全体と側壁２３０ａの一部が、ｎ型領域１２５により形成されている。このように、溝２３０の底面２３０ｂを平坦にすることにより、電界集中を緩和できる。尚、本実施形態において、ｎ型領域１２５の幅Ｗ２、及び、底面２３０ｂの幅Ｗ３とは、炭化珪素エピタキシャル層１２０の表面１２０ａに平行な方向における幅を意味する。
　本実施形態における炭化珪素半導体装置は、第１の実施形態において、図１０における熱エッチングにおいて、尖った底部１３０ｂが形成される前に、熱エッチングを停止することにより形成できる。
　尚、上記以外の内容については、第１の実施形態と同様である。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１０　　　　炭化珪素単結晶基板
１０ａ　　　一方の主面
１０ｂ　　　他方の主面
２１　　　　ｎ型ドリフト層
２２　　　　ｐ型ボディ層
２３　　　　ｎ型層
２４　　　　不純物領域
３０　　　　溝
３０ａ　　　底面
３０ｂ　　　側壁
４０　　　　ゲート絶縁膜
４１　　　　層間絶縁膜
５１　　　　ゲート電極
５２　　　　ソース電極
５３　　　　ドレイン電極
５４　　　　ソース配線
１１０　　　炭化珪素単結晶基板
１１０ａ　　一方の主面
１１０ｂ　　他方の主面
１２０　　　炭化珪素エピタキシャル層
１２０ａ　　表面
１２１　　　第１のｎ型層
１２１ａ　　界面
１２２　　　第１のｐ型層
１２２ａ　　界面
１２３　　　第２のｎ型層
１２４　　　第２のｐ型層
１２５　　　ｎ型領域
１２５ａ　　界面
１３０　　　溝
１３０ａ　　側壁
１３０ｂ　　底部
１３０ｃ　　底部
１４０　　　ゲート絶縁膜
１４１　　　層間絶縁膜
１５１　　　ゲート電極
１５１ａ　　ポリシリコン膜
１５２　　　ソース電極
１５３　　　ドレイン電極
１５４　　　ソース配線
１６１　　　酸化シリコン膜
１６１ａ　　開口部
１６２　　　酸化シリコン膜
１６２ａ　　開口部
２３０　　　溝
２３０ａ　　側壁
２３０ｂ　　底面
２４０　　　ゲート絶縁膜
２５１　　　ゲート電極

Claims (7)

  1. 　第１の導電型の炭化珪素単結晶基板と、
    　前記炭化珪素単結晶基板の一方の主面の上に設けられた第１の導電型の炭化珪素半導体の第１層と、
    　前記第１層の上の第１の導電型とは異なる第２の導電型の炭化珪素半導体の第２層と、
    　前記第２層の上の第１の導電型の炭化珪素半導体の第３層と、
    　前記第３層及び前記第２層に側壁を有し、底部が前記第１層と前記第２層の界面より浅い位置となる溝と、
    　前記第３層と前記第２層の界面よりも深い位置から、前記第１層と前記第２層の界面より深い位置まで設けられた第１の導電型の炭化珪素半導体の不純物領域と、
    　前記溝の内側に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に設けられたゲート電極と、
    　を有し、
    　前記溝の側壁は、前記一方の主面に対し傾斜しており、
    　前記溝の底部は、前記不純物領域内に位置しており、
    　前記第１層の不純物濃度よりも、前記不純物領域の不純物濃度が高い炭化珪素半導体装置。
  2. 　前記不純物領域の不純物濃度よりも、前記第３層の不純物濃度が高く、
    　前記第３層の不純物濃度よりも、前記炭化珪素単結晶基板の不純物濃度が低い請求項１に記載の炭化珪素半導体装置。
  3. 　前記溝の底部は平坦な底面である請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記溝の底部は下に凸となる曲面である請求項１または請求項２に記載の炭化珪素半導体装置。
  5. 　前記不純物領域の幅は、０．１μｍ以上、０．８μｍ以下である請求項１から請求項４のいずれか一項に記載の炭化珪素半導体装置。
  6. 　前記第１層、前記第２層及び前記第３層は、ポリタイプが４Ｈであり、前記第３層の表面は、（０００－１）面であって、
    　前記溝の側壁は、前記一方の主面に対し、５０°以上、６０°以下の角度で傾斜している請求項１から請求項５のいずれか一項に記載の炭化珪素半導体装置。
  7. 　前記第３層の上には、ソース電極が形成されており、
    　前記炭化珪素単結晶基板の他方の主面には、ドレイン電極が形成されている請求項１から請求項６のいずれか一項に記載の炭化珪素半導体装置。
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