WO2018092320A1 - フレーム処理装置、光伝送装置およびフレーム処理方法 - Google Patents

フレーム処理装置、光伝送装置およびフレーム処理方法 Download PDF

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time
frame
subframes
unit
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聡一朗 亀谷
和夫 久保
杉原　隆嗣
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三菱電機株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements

Definitions

  • the present invention provides a fixed frame length and fixed communication such as 8B / 10B code, SDH (Synchronous Digital Hierarchy) recommended by ITU-T, and OTN (Optical Transport Network) in optical communication systems and the like.
  • the present invention relates to a frame processing device, an optical transmission device, and a frame processing method for generating a frame for performing communication at a rate.
  • FAS Framework Alignment Signal
  • a bit pattern indicating FAS is detected at a certain time, whether or not the bit pattern indicating FAS is detected again in the frame period after the detected time is determined. Perform detection judgment.
  • Non-Patent Document 1 discloses that an OTU (Optical channel Transport Unit) frame is reverse-time multiplexed, that is, divided as an OTL (Optical channel Transport Lane) signal, and a lane that outputs each signal generated by inverse time multiplexing is rotated. A method of distributing FAS to each lane by exchanging with is shown.
  • OTU Optical channel Transport Unit
  • OTL Optical channel Transport Lane
  • Patent Document 1 discloses a method of performing demultiplexing by providing a plurality of lanes for signal division with the same structure as the original error correction frame and rotating the lanes in parallel and rotating them in parallel. ing. By using these methods, it is possible to receive signals at the same period as the original signal in each subchannel that performs signal transmission. In the demultiplexing scheme, when the communication capacity of the transferred signal is different, communication is possible even if the transmission characteristics of each subchannel are the same by changing the number of subchannels according to the communication capacity.
  • Non-Patent Document 1 and Patent Document 1 In the signal division methods disclosed in Non-Patent Document 1 and Patent Document 1 described above, only the case where the bit rate of a signal that is simply transferred with the same frame configuration is increased is assumed as a factor that increases the communication capacity. .
  • the method of time-multiplexing a plurality of subframes for accommodating signals is simpler in terms of mounting, and the communication capacity can be expanded without changing the clock. Extensibility is also high because it is possible.
  • the frame length of the frame signal after time-multiplexing the subframes is equal to the number of subframes multiplexed. It will be proportional.
  • the FAS detection period depends on the number of multiplexed subframes. That is, since the performance of post-stage protection and pre-stage protection of frame synchronization depends on the FAS insertion period, there is a problem that the reception performance of each subchannel deteriorates as the number of subframes multiplexed increases.
  • the present invention has been made in view of the above, and provides a frame processing apparatus capable of preventing the reception performance on the receiving side from deteriorating with an increase in the number of multiplexed subframes to be time-multiplexed and transmitted. The purpose is to obtain.
  • a frame processing device includes a plurality of subframe generation units that generate fixed-length subframes and a plurality of subframe generation units. Timing for instructing the output timing of each subframe to each of the plurality of subframe generators so that the timing at which the subframe is output is shifted by a time determined based on the length of the subframe and the number of subframe generators A control unit.
  • the frame processing apparatus receives a subframe from each of the plurality of subframe generation units, and outputs a rotation processing unit that outputs each subframe while switching an output destination of each received subframe at a certain period, and a rotation processing unit A time multiplexing unit that time-multiplexes each output subframe to generate a frame signal; and a demultiplexing unit that demultiplexes the frame signal output from the time multiplexing unit and assigns the frame signal to a plurality of transmission lanes.
  • the frame processing apparatus has an effect that the reception performance on the receiving side can be prevented from deteriorating when the number of multiplexed subframes to be transmitted is increased.
  • achieved by applying the frame processing apparatus concerning embodiment of this invention The figure which shows the structural example of the frame processing apparatus concerning embodiment of this invention
  • the figure which shows the relationship of the frame synchronizing signal which a timing control part outputs The figure which shows the relationship of the sub-frame output from a sub-frame production
  • Flow chart showing an example of operation of the timing controller Flowchart showing an operation example of the subframe generation unit
  • the figure which shows an example of the signal which a rotation process part outputs The figure which shows an example of the frame signal which a time multiplexing part produces
  • FIG. 1 is a diagram illustrating a configuration example of an optical communication system realized by applying a frame processing apparatus according to an embodiment of the present invention.
  • the optical communication system includes optical transmission apparatuses 1 and 2 and an optical communication path 3 that is an optical fiber or the like that connects these optical transmission apparatuses.
  • the optical transmission apparatuses 1 and 2 include the frame processing apparatus according to the present embodiment, accommodate user signals in a frame for performing communication at a fixed frame length and a fixed communication rate, and output them to the optical communication path 3. .
  • the internal configurations of the optical transmission apparatuses 1 and 2 are the same.
  • FIG. 2 is a diagram showing a configuration example of the frame processing apparatus according to the embodiment of the present invention.
  • the frame processing apparatus 10 includes a timing control unit 11, a plurality of subframe generation units 12-1 to 12-N, a rotation processing unit 13, a time multiplexing unit 14, and a demultiplexing unit. 15.
  • the timing control unit 11 notifies the plurality of subframe generation units 12-1 to 12-N and the rotation processing unit 13 of subframe generation timing.
  • N is an integer that is equal to or greater than 1 and a divisor of the bit length L (positive integer) of the subframe.
  • the length of the subframe, that is, the bit length L is fixed. Needless to say, the number of subframe generation units may be set in advance to be greater than N, and N may be a variable value.
  • the time multiplexing unit 14 in the subsequent stage selects each subframe input from the subframe generation units 12-1 to 12 -N.
  • a rotation process which is a process for changing the order of multiplexing, that is, the order of arrangement on the time axis, is executed.
  • the rotation processing unit 13 outputs the subframes after changing the order by executing the rotation process to the time multiplexing unit 14.
  • the time multiplexing unit 14 time multiplexes each subframe input from the rotation processing unit 13 to generate a frame signal, and outputs the frame signal to the demultiplexing unit 15.
  • the demultiplexing unit 15 demultiplexes the frame signal input from the time multiplexing unit 14, that is, divides the frame signal for each predetermined length, and allocates it to a plurality of transmission lanes.
  • the number of transmission lanes is M (M is an integer of 1 or more).
  • the timing control unit 11 determines the timing at which each of the subframe generation units 12-n generates and outputs a subframe based on the length of the subframe and the number of subframe generation units 12-n.
  • the rotation processing unit 13 executes the above-described rotation processing.
  • FIG. 3 is a diagram showing the relationship between the frame synchronization signals 110-1 to 110-N and 110-A output from the timing controller 11.
  • FIG. 4 is a diagram showing the relationship between the subframes 120-1 to 120-N output from the subframe generation units 12-1 to 12-N.
  • the timing control unit 11 outputs the frame synchronization signals 110-1 to 110-N to the subframe generation units 12-1 to 12-N at equal intervals, and Each of the timings of outputting the frame synchronization signals 110-1 to 110-N is delayed by a value obtained by dividing the subframe period T corresponding to the length of the subframe by the number N of the plurality of subframe generation units. Frame synchronization signals 110-1 to 110-N are generated and output. Further, the timing control unit 11 generates a frame synchronization signal 110-A at the same timing as the frame synchronization signals 110-1 to 110-N and outputs the frame synchronization signal 110-A to the rotation processing unit 13.
  • the number N of subframe generation units corresponds to the number of subframes that are time-multiplexed, that is, the number of multiplexed signals.
  • the subframe generation units 12-1 to 12-N output the subframes 120-1 to 120-N.
  • the FAS insertion timing of each of the subframes 120-1 to 120-N output from the subframe generation units 12-1 to 12-N is delayed by L / N bits.
  • the time required for the subframe generation unit 12-n to output the L / N bits is the same as the result of dividing the subframe period T by N. Therefore, the process of delaying the signal by L / N bits and the process of delaying the signal by T / N time are substantially the same.
  • FIG. 5 is a flowchart showing an operation example of the timing control unit 11.
  • the subframe generator 12-1 is the first subframe generator
  • the subframe generator 12-2 is the second subframe generator
  • the subframe generator 12-N is the Nth
  • the timing control unit 11 outputs a frame synchronization signal to the nth subframe generation unit, that is, the first subframe generation unit, the subframe generation unit 12-1, and the rotation processing unit 13 (step S1). S12).
  • the timing control unit 11 checks whether or not the T / N time has elapsed since the output of the frame synchronization signal (step S13), and if the T / N time has not elapsed (step S13: No) ) Check again.
  • n N + 1 (step S15: No)
  • the timing control unit 11 returns to step S12 and continues the operation.
  • n N + 1 (step S15: Yes)
  • the timing control unit 11 returns to step S11 and continues the operation.
  • FIG. 6 is a flowchart showing an operation example of the subframe generation units 12-1 to 12-N.
  • the subframe generation units 12-1 to 12-N confirm whether or not a frame synchronization signal is input (step S21). If no frame synchronization signal is input (step S21: No), the subframe generation units 12-1 to 12-N confirm again. I do.
  • the frame synchronization signal is input (step S21: Yes)
  • the subframe generation units 12-1 to 12-N generate and output a subframe (step S22).
  • the period at which the timing control unit 11 outputs the frame synchronization signal 110-n to the subframe generation unit 12-n may be an integral multiple of the subframe period T.
  • the subframe generation unit 12-n outputs the subframe 120-n when the frame synchronization signal 110-n is input, and then outputs the next subframe 120 every time the output of the subframe 120-n is completed. -N is output.
  • the timing controller 11 outputs the frame synchronization signals 110-1 to 110-N at the same timing, and the subframe generators 12-1 to 12-N change the subframe generation timing to the subframe bit length L. May be delayed by a value obtained by dividing N by the number N of subframe generation units 12-n, that is, by T / N time.
  • the subframe generation units 12-1 to 12-N operate according to the flowchart shown in FIG. FIG. 7 is a flowchart showing another operation example of the subframe generation units 12-1 to 12-N.
  • the timing control unit 11 is configured to output the frame synchronization signals 110-1 to 110-N at the same timing
  • the subframe generation units 12-1 to 12-N start the operation and then input the frame synchronization signal. The presence / absence is confirmed (step S31). If no frame synchronization signal is input (step S31: No), confirmation is performed again.
  • step S31: Yes the subframe generation units 12-1 to 12-N confirm whether or not a specified time has elapsed since the input of the frame synchronization signal (step S31).
  • step S32 When the specified time has not elapsed (step S32: No), confirmation is performed again.
  • the specified time is set to a different value for each subframe generation unit. For example, the specified time of the subframe generation unit 12-1 is set to 0, and the specified time of the subframe generation unit 12-2 is set to T / N time.
  • the specified time of the subframe generation unit 12-N is set to (N ⁇ 1) T / N.
  • the rotation processing unit 13 is a circuit that can be realized by combining a crosspoint switch or a buffer having a plurality of output ports and a selector.
  • the rotation processing unit 13 receives inputs of subframes 120-1 to 120-N from the subframe generation units 12-1 to 12-N each time the frame synchronization signal 110-A is input from the timing control unit 11.
  • the connection between the ports P IN # 1 to P IN #N and the output ports P out # 1 to P out #N that output the signals 130-1 to 130-N to the time multiplexing unit 14 is switched.
  • the timing control section 11 outputs the frame synchronization signal 110-A so that the frame synchronization signal 110-A becomes OR of the frame synchronization signals 110-1 to 110-N as shown in FIG.
  • the rotation processing unit 13 sequentially outputs L / N bits from the heads of the subframes 120-1 to 120-N sequentially input from the subframe generation units 12-1 to 12-N from a specific output port. Thus, the connection between the input ports P IN # 1 to P IN #N and the output ports P out # 1 to P out #N is switched.
  • FIG. 8 is a diagram illustrating an example of the signals 130-1 to 130-N output from the rotation processing unit 13. In FIG. Each time the frame synchronization signal 110-A is input from the timing control unit 11, the rotation processing unit 13 switches the connection between the input ports P IN # 1 to P IN #N and the output ports P out # 1 to P out #N. Accordingly, as shown in FIG.
  • subframes 120-1, 120-2,..., 120- (N ⁇ 1), 120-N are sequentially output as signals 130-1 to the time multiplexing unit 14.
  • subframes 120-2, 120-3,..., 120-N, 120-1 are sequentially output as a signal 130-2 to the time multiplexing unit 14.
  • subframes 120-N, 120-1,..., 120- (N-2), 120- (N-1) are sequentially output as the signal 130-N to the time multiplexing unit 14.
  • subframes 120-1, 120-2,..., 120-N are delayed by L / N in bit length and T / N in time, so that subframe 120- is added to signal 130-1.
  • FASs of subframes 120-2, 120-3,..., 120-N following subframe 120-1 appear in signal 130-1. Further, the FAS of the next subframe 120-1 and the FAS of the subsequent subframes 120-2 to 120-N appear in the signal 130-1 every time T / N elapses.
  • the time multiplexing unit 14 time-multiplexes the signals 130-1 to 130-N input from the rotation processing unit 13, and outputs a signal obtained by performing time multiplexing to the demultiplexing unit 15 as a frame signal 140.
  • the unit in which the time multiplexing unit 14 performs time multiplexing may be a divisor of L / N and the number of bits B 1 exceeding the FAS length.
  • FAS appears every L bits (see FIG. 9).
  • FIG. 9 is a diagram illustrating an example of the frame signal 140 generated by the time multiplexing unit 14.
  • FIG. 9 shows an example in which the number of bits B 1 that is a unit for the time multiplexing unit 14 to perform time multiplexing is set to L / N.
  • the time multiplexing unit 14 divides the signals 130-1 to 130-N input from the rotation processing unit 13 into L / N bits and arranges them in order during the T / N time.
  • a signal 140 is generated.
  • the demultiplexing unit 15 demultiplexes the frame signal 140 input from the time multiplexing unit 14 and assigns it to subchannels 150-1 to 150-M (M is an integer of 1 or more) as transmission lanes.
  • the unit in which the demultiplexing unit 15 performs demultiplexing may be a divisor of the FAS interval L of the time-multiplexed subframes and the number of bits B 2 exceeding the FAS length.
  • the number of bits B 2 may be the same as or different from the unit B 1 when the time multiplexing unit 14 performs time multiplexing.
  • the frame signal 140 Since the FAS interval in the frame signal 140 is L bits, when FAS occurs in a certain subchannel 150-m (m is an integer of 1 to M), the frame signal 140 is time-demultiplexed with M ⁇ L bits. The FAS generated at this time appears after L bits on the subchannel 150-m. Therefore, basically, FAS is obtained at L bit intervals in each subchannel.
  • the demultiplexing unit 15 In the operation of the demultiplexing unit 15, exceptionally, when L / B 2 and M have a common divisor of 2 or more, a result is that a plurality of FASs are allocated to some subchannels.
  • the demultiplexing unit 15 performs rotation processing similar to the rotation processing executed by the rotation processing unit 13 between the sub-channels at the timing when the FAS appears after reverse time multiplexing, and switches the signals.
  • the demultiplexing unit 15 performs processing for performing FAS duplication and data saving between subchannels and distributing the FAS to specific subchannels at regular intervals, as used in the invention described in Patent Document 1. You may make it carry out after reverse time multiplexing.
  • FIG. 10 is a flowchart showing an operation example of the frame processing apparatus 10.
  • the frame processing apparatus 10 first generates a plurality of subframes (step S41). Specifically, the plurality of subframe generation units 12-n of the frame processing apparatus 10 execute the above-described processing to generate a plurality of subframes. That is, according to the frame synchronization signal input from the timing control unit 11, each of the plurality of subframe generation units 12-n starts with the number of subframes to be generated, that is, the subframe generation unit 12-n. Each subframe is generated so as to be shifted by a time determined based on the number of the subframes and the length of the subframe.
  • This step S41 corresponds to a subframe generation step.
  • the frame processing apparatus 10 time-multiplexes the generated plurality of subframes while changing the order of multiplexing (step S42). Specifically, the rotation processing unit 13 of the frame processing device 10 changes the order of the subframes to be time-multiplexed every time a specified time elapses, and the time multiplexing unit 14 time-multiplexes the subframes. That is, the rotation processing unit 13 determines the order in which the subframes generated by the subframe generation units 12-n are arranged on the time axis when time-multiplexing the number of subframe generation units 12-n and the length of the subframes. The time multiplexing unit 14 time multiplexes each subframe to generate a frame signal. This step S42 corresponds to a time multiplexing step.
  • the frame processing apparatus 10 demultiplexes the frame signals and assigns them to a plurality of transmission lanes (step S43). Specifically, the demultiplexing unit 15 of the frame processing apparatus 10 performs demultiplexing processing on the frame signal generated by the time multiplexing unit 14, and the subchannels 150-1 to 150-M, which are a plurality of transmission lanes. Assign to.
  • This step S43 corresponds to a demultiplexing step.
  • the frame processing apparatus 10 repeatedly executes the processes of steps S41 to S43 until there is no user signal to be transmitted.
  • the FAS interval in each subchannel can be always set to L bits regardless of the values of the time multiplexing number N and the subchannel number M of the subframe.
  • the FAS insertion timing of each subframe is shifted when the signal to be transferred is accommodated in the subframe, a delay is given to the data to be transferred or the generated subframe, or the subframes are parallelized. Therefore, it is possible to implement periodic FAS insertion without using a buffer. As a result, it is possible to prevent the frame synchronization performance on the reception side from deteriorating, and it is possible to prevent the reception performance on the reception side from deteriorating with an increase in the number of multiplexed subframes to be time multiplexed.
  • the timing control unit 11, the subframe generation units 12-1 to 12-N, the rotation processing unit 13, the time multiplexing unit 14, and the demultiplexing unit 15 of the frame processing device 10 can be realized by dedicated hardware.
  • the processing circuit 50 shown in FIG. FIG. 11 is a hardware configuration diagram when each unit of the frame processing apparatus 10 is realized by dedicated hardware.
  • the processing circuit 50 is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof. .
  • the functions of the timing control unit 11, the subframe generation units 12-1 to 12-N, the rotation processing unit 13, the time multiplexing unit 14, and the demultiplexing unit 15 may be realized by different processing circuits. All or a part of the functions may be realized by one or a plurality of processing circuits.
  • FIG. 12 is a hardware configuration diagram when each unit of the frame processing apparatus 10 is realized by a processor and a memory.
  • the timing control unit 11 When each unit of the frame processing device 10 is realized by the processor 51 and the memory 52, the timing control unit 11, the subframe generation units 12-1 to 12-N, the rotation processing unit 13, the time multiplexing unit 14 and the frame processing device 10
  • the function of the demultiplexing unit 15 is realized by software, firmware, or a combination of software and firmware.
  • Software and firmware are described as programs and stored in the memory 52.
  • the processor 51 reads out and executes the program stored in the memory 52, thereby realizing the function of each unit of the frame processing apparatus 10. That is, in the frame processing apparatus 10, when the function of each unit is executed by the processor 51, the timing control unit 11 notifies the subframe generation units 12-1 to 12-N and the rotation processing unit 13 of the subframe generation timing.
  • the time multiplexing unit 14 time-multiplexes the subframes to generate frame signals
  • the demultiplexing unit 15 demultiplexes the input frame signals and assigns them to a plurality of transmission lanes as a result.
  • a memory 52 is provided for storing the program to be executed. These programs cause the computer to execute the procedures and methods executed by the timing control unit 11, the subframe generation units 12-1 to 12-N, the rotation processing unit 13, the time multiplexing unit 14, and the demultiplexing unit 15. It can be said that.
  • the memory refers to, for example, RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable Read Only Nonvolatile Memory) Semiconductor memory, magnetic disk, flexible disk, optical disk, compact disk, mini disk, DVD (Digital Versatile Disk), and the like.
  • RAM Random Access Memory
  • ROM Read Only Memory
  • flash memory EPROM (Erasable Programmable Read Only Nonvolatile Memory)
  • Semiconductor memory magnetic disk, flexible disk, optical disk, compact disk, mini disk, DVD (Digital Versatile Disk), and the like.
  • timing control unit 11, the subframe generation units 12-1 to 12-N, the rotation processing unit 13, the time multiplexing unit 14, and the demultiplexing unit 15 are realized by dedicated hardware.
  • the unit may be realized by software or firmware.
  • the timing control unit 11, the time multiplexing unit 14, and the demultiplexing unit 15 have their functions realized by dedicated hardware, and the subframe generation units 12-1 to 12-N and the rotation processing unit 13 are a processor and a memory. It is possible to realize this function.
  • the frame processing apparatus 10 can be realized by hardware, software, firmware, or a combination thereof.
  • the operation executed by the frame processing apparatus 10 constituting the transmission side optical transmission apparatus that is, after storing user data in a plurality of subframes and performing rotation processing on the plurality of subframes.
  • the procedure for performing time multiplexing and demultiplexing and outputting to the transmission lane has been described.
  • the connection between the time multiplexing unit 14 and the demultiplexing unit 15 is a time-multiplexed frame for convenience of description, but it may be a logically multiplexed frame, and all bits are continuous in time. There is no need.
  • a configuration may be adopted in which a plurality of frames regarded as being time-multiplexed are input from the time multiplexing unit 14 to the demultiplexing unit 15 in parallel.
  • the user signals accommodated in the subframes in the subframe generation units 12-1 to 12-N may be different signals.
  • the large-capacity signals are demultiplexed, that is, divided, and subframe generation units 12-1 to 12- It is also possible to transfer a single user signal with a large capacity by inputting to N and accommodating the subframes in a plurality of subframes.
  • the configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.

Abstract

フレーム処理装置（１０）は、長さが固定のサブフレームを生成する複数のサブフレーム生成部（１２－１～１２－Ｎ）と、複数のサブフレーム生成部の各々からサブフレームが出力されるタイミングがサブフレームの長さおよびサブフレーム生成部の数に基づいて決定した時間だけずれるよう、複数のサブフレーム生成部の各々に対してサブフレームの出力タイミングを指示するタイミング制御部（１１）と、複数のサブフレーム生成部の各々からサブフレームを受け取り、受け取った各サブフレームの出力先を一定周期で切り替えながら各サブフレームを出力する回転処理部（１３）と、回転処理部から出力された各サブフレームを時間多重してフレーム信号を生成する時間多重部（１４）と、時間多重部から出力されたフレーム信号を逆多重して複数の伝送レーンに割り当てる逆多重部（１５）と、を備える。

Description

フレーム処理装置、光伝送装置およびフレーム処理方法
　本発明は、光通信システム等において、８Ｂ／１０Ｂ符号、ＩＴＵ－Ｔで勧告化されているＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）、およびＯＴＮ（Ｏｐｔｉｃａｌ　Ｔｒａｎｓｐｏｒｔ　Ｎｅｔｗｏｒｋ）をはじめとする固定のフレーム長かつ固定の通信レートで通信を行うためのフレームを生成するフレーム処理装置、光伝送装置およびフレーム処理方法に関する。
　固定のフレーム長かつ固定の通信レートでの通信においては、概して、データを転送する領域と、パケットの識別情報およびチェックサムのようなデータ転送に付随する付加的な情報を転送する領域とを有する通信フレームが用いられる。また、フレーム構造においては通信フレームの構造を識別するためのフレーム同期信号であるＦＡＳ（Ｆｒａｍｅ　Ａｌｉｇｎｍｅｎｔ　Ｓｉｇｎａｌ）を配置する領域が設けられる。受信側でＦＡＳの検出を行う過程においては、ある時刻でＦＡＳを示すビットパタンを検出した場合、検出した時刻の後、フレーム周期にてＦＡＳを示すビットパタンが再度検出されるかどうかでＦＡＳの検出判定を行う。この際、偶発的にＦＡＳと同一のビットパタンをデータが構成している場合、または、信号伝送においてビット誤りが生じたことによりＦＡＳと同一のビットパタンを示す信号を受信した場合、誤検出が生じる可能性がある。これを防止するために、後段保護または前段保護といった仕組み、具体的には、フレーム周期でのＦＡＳ検出においてある程度の回数までＦＡＳ検出が行われなければ、信号を受信したとみなさないようにする仕組み、および、誤りが重なる場合にはフレーム同期を最初からやり直す仕組みが用いられる。これらの後段保護および前段保護における検出段数は、小さすぎれば信号誤りに過剰に反応し、大きすぎれば後段にて受信そのものができなくなることから、通信システムの受信性能を左右する要因となる。
　また、通信においては単一の信号を分割し、複数のサブチャネルに逆多重して信号伝送を行うことで高い通信容量が得られる。効率的に信号分割を行う方法は、例えば非特許文献１において開示されている。すなわち、非特許文献１には、ＯＴＵ（Ｏｐｔｉｃａｌ　ｃｈａｎｎｅｌ　Ｔｒａｎｓｐｏｒｔ　Ｕｎｉｔ）フレームをＯＴＬ（Ｏｐｔｉｃａｌ　ｃｈａｎｎｅｌ　Ｔｒａｎｓｐｏｒｔ　Ｌａｎｅ）信号として逆時間多重すなわち分割し、逆時間多重により生成される各信号を出力するレーンを回転的に入れ替えることでＦＡＳを各レーンに分配する方法が示されている。また、特許文献１には、信号分割を行う複数のレーンに対して元の誤り訂正フレームと同等の構造を持たせ、並列化した上で回転的に入れ替えることにより逆多重を行う方法が示されている。これらの方式を用いることで、信号伝送を行う各サブチャネルにおいても元の信号と同一の周期で信号を受信することが可能となる。逆多重方式においては転送される信号の通信容量が異なる場合、サブチャネルの数を通信容量に応じて変化させれば、各サブチャネルの伝送特性が同一であっても通信が可能である。
国際公開第２０１４／１５５５１５号
ＩＴＵ－Ｔ　Ｇ．７０９／Ｙ．１３３１　（１２／２００９）
　上記の非特許文献１および特許文献１で開示されている信号分割方式においては、通信容量が高まる要因として同一のフレーム構成にて単純に転送する信号のビットレートが高まる場合のみを仮定している。しかしながら、通信容量を拡張する信号収容手段としては、信号収容を行う複数のサブフレームを時間多重する方式の方が実装面においては単純であり、また通信容量はクロックの変更を伴うことなく拡張が可能であることから拡張性も高い。その一方で、複数のサブフレームを同期した上で時間多重し、複数のサブチャネルへと逆多重する際には、サブフレームを時間多重した後のフレーム信号のフレーム長がサブフレームの多重数に比例することになる。そのため、各サブチャネルにおいてはＦＡＳの検出周期がサブフレームの多重数に依存することになる。すなわち、フレーム同期の後段保護および前段保護の性能はＦＡＳの挿入周期に依存するため、サブフレームの多重数の増加に伴い各サブチャネルの受信性能が劣化してしまうという問題があった。
　本発明は、上記に鑑みてなされたものであって、時間多重して伝送するサブフレームの多重数の増加に伴い受信側における受信性能が劣化するのを防止することが可能なフレーム処理装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明にかかるフレーム処理装置は、長さが固定のサブフレームを生成する複数のサブフレーム生成部と、複数のサブフレーム生成部の各々からサブフレームが出力されるタイミングがサブフレームの長さおよびサブフレーム生成部の数に基づいて決定した時間だけずれるよう、複数のサブフレーム生成部の各々に対してサブフレームの出力タイミングを指示するタイミング制御部と、を備える。また、フレーム処理装置は、複数のサブフレーム生成部の各々からサブフレームを受け取り、受け取った各サブフレームの出力先を一定周期で切り替えながら各サブフレームを出力する回転処理部と、回転処理部から出力された各サブフレームを時間多重してフレーム信号を生成する時間多重部と、時間多重部から出力されたフレーム信号を逆多重して複数の伝送レーンに割り当てる逆多重部と、を備える。
　本発明にかかるフレーム処理装置は、伝送するサブフレームの多重数を増加させた場合に受信側における受信性能が劣化するのを防止することができる、という効果を奏する。
本発明の実施の形態にかかるフレーム処理装置を適用して実現される光通信システムの構成例を示す図 本発明の実施の形態にかかるフレーム処理装置の構成例を示す図 タイミング制御部が出力するフレーム同期信号の関係を示す図 サブフレーム生成部から出力されるサブフレームの関係を示す図 タイミング制御部の動作例を示すフローチャート サブフレーム生成部の動作例を示すフローチャート サブフレーム生成部の他の動作例を示すフローチャート 回転処理部が出力する信号の一例を示す図 時間多重部が生成するフレーム信号の一例を示す図 フレーム処理装置の動作例を示すフローチャート フレーム処理装置の各部を専用のハードウェアで実現する場合のハードウェア構成図 フレーム処理装置の各部をプロセッサおよびメモリで実現する場合のハードウェア構成図
　以下に、本発明の実施の形態にかかるフレーム処理装置、光伝送装置およびフレーム処理方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態．
　図１は、本発明の実施の形態にかかるフレーム処理装置を適用して実現される光通信システムの構成例を示す図である。光通信システムは、光伝送装置１および２と、これらの光伝送装置間を接続する光ファイバなどである光通信路３とにより構成される。光伝送装置１および２は、本実施の形態にかかるフレーム処理装置を備え、ユーザ信号を固定のフレーム長かつ固定の通信レートで通信を行うためのフレームに収容して光通信路３へ出力する。光伝送装置１および２の内部構成は同一である。
　図２は、本発明の実施の形態にかかるフレーム処理装置の構成例を示す図である。図２に示したように、フレーム処理装置１０は、タイミング制御部１１と、複数のサブフレーム生成部１２－１～１２－Ｎと、回転処理部１３と、時間多重部１４と、逆多重部１５とを備える。
　タイミング制御部１１は、複数のサブフレーム生成部１２－１～１２－Ｎおよび回転処理部１３に対してサブフレームの生成タイミングを通知する。
　サブフレーム生成部１２－ｎ（ｎ＝１，２，…，Ｎ）は、ユーザ信号１００－ｎを受け取り、タイミング制御部１１から通知されたタイミングでユーザ信号１００－ｎが収容されたサブフレームを生成して回転処理部１３へ出力する。Ｎは、１以上かつサブフレームのビット長Ｌ（正の整数）の約数となる整数である。サブフレームの長さ、すなわちビット長Ｌは固定とする。なお、サブフレーム生成部の個数については予めＮよりも多くしておき、Ｎを可変の値とするように構成することが可能であることは言うまでもない。
　回転処理部１３は、タイミング制御部１１からサブフレームの生成タイミングが通知されるごとに、サブフレーム生成部１２－１～１２－Ｎより入力された各サブフレームを後段の時間多重部１４が時間多重する順序すなわち時間軸上に並べる順序を変更する処理である回転処理を実行する。回転処理部１３は、回転処理を実行して順序を変更した後の各サブフレームを時間多重部１４へ出力する。
　時間多重部１４は、回転処理部１３から入力された各サブフレームを時間多重してフレーム信号を生成し、逆多重部１５へ出力する。
　逆多重部１５は、時間多重部１４から入力されたフレーム信号を逆多重すなわち一定の長さごとに分割し、複数の伝送レーンに割り当てる。本実施の形態では、伝送レーンの数をＭ（Ｍは１以上の整数）とする。
　次に、フレーム処理装置１０の全体動作について説明する。サブフレーム生成部１２－ｎは、ユーザ信号１００－ｎ（ｎ＝１，２，…，Ｎ）を受け取り、ヘッダ等のオーバヘッド情報をユーザ信号１００－ｎに付加してサブフレームを生成する。サブフレーム生成部１２－ｎは、回転処理部１３へ出力するサブフレーム１２０－ｎ（ｎ＝１，２，…，Ｎ）の先頭、すなわちＦＡＳの挿入タイミングがタイミング制御部１１より通知されたタイミングとなるようにサブフレームを生成して出力する。
　タイミング制御部１１は、サブフレームの長さとサブフレーム生成部１２－ｎの数とに基づいて、サブフレーム生成部１２－ｎの各々がサブフレームを生成して出力するタイミングを決定する。タイミング制御部１１は、サブフレーム生成部１２－ｎに対してフレーム同期信号１１０－ｎ（ｎ＝１，２，…，Ｎ）を出力することにより上記決定したタイミングを通知する。また、タイミング制御部１１は、サブフレーム生成部１２－ｎに対してフレーム同期信号１１０－ｎを出力する際、回転処理部１３に対してフレーム同期信号１１０－Ａを出力する。回転処理部１３は、タイミング制御部１１からフレーム同期信号１１０－Ａが入力されると、上述した回転処理を実行する。
　図３および図４を参照しながらタイミング制御部１１の動作の具体例について説明する。図３は、タイミング制御部１１が出力するフレーム同期信号１１０－１～１１０－Ｎおよび１１０－Ａの関係を示す図である。図４は、サブフレーム生成部１２－１～１２－Ｎから出力されるサブフレーム１２０－１～１２０－Ｎの関係を示す図である。
　図３に示したように、タイミング制御部１１は、サブフレーム生成部１２－１～１２－Ｎに対してフレーム同期信号１１０－１～１１０－Ｎを出力するタイミング同士が等間隔となり、かつ、フレーム同期信号１１０－１～１１０－Ｎを出力するタイミングのそれぞれが、サブフレームの長さに相当するサブフレーム周期Ｔを複数のサブフレーム生成部の数Ｎで除した値だけ遅延するように、フレーム同期信号１１０－１～１１０－Ｎを生成して出力する。また、タイミング制御部１１は、フレーム同期信号１１０－１～１１０－Ｎと同じタイミングでフレーム同期信号１１０－Ａを生成して回転処理部１３へ出力する。サブフレーム生成部の数Ｎは、時間多重されるサブフレームの数すなわち信号多重数に相当する。サブフレーム生成部１２－１～１２－Ｎは、タイミング制御部１１からフレーム同期信号１１０－１～１１０－Ｎの入力があると、サブフレーム１２０－１～１２０－Ｎを出力する。この結果、図４に示すように、サブフレーム生成部１２－１～１２－Ｎより出力される各サブフレーム１２０－１～１２０－ＮのＦＡＳ挿入タイミングは、Ｌ／Ｎビットずつ遅延することになる。なお、サブフレーム生成部１２－ｎがＬ／Ｎビットを出力する際の所要時間はサブフレーム周期ＴをＮで除した結果と同じである。よって、信号をＬ／Ｎビット分遅延させる処理と信号をＴ／Ｎ時間分遅延させる処理とは実質的に同じである。
　図５は、タイミング制御部１１の動作例を示すフローチャートである。ここでは、サブフレーム生成部１２－１を１番目のサブフレーム生成部、サブフレーム生成部１２－２を２番目のサブフレーム生成部、・・・、サブフレーム生成部１２－ＮをＮ番目のサブフレーム生成部として説明を行う。図５に示したように、タイミング制御部１１は、動作を開始後、まず、ｎを初期化してｎ＝１とする（ステップＳ１１）。タイミング制御部１１は、次に、ｎ番目のサブフレーム生成部すなわち１番目のサブフレーム生成部であるサブフレーム生成部１２－１、および回転処理部１３に対してフレーム同期信号を出力する（ステップＳ１２）。タイミング制御部１１は、次に、フレーム同期信号を出力してからＴ／Ｎ時間が経過したか否かを確認し（ステップＳ１３）、Ｔ／Ｎ時間が経過していない場合（ステップＳ１３：Ｎｏ）、再度確認を行う。タイミング制御部１１は、Ｔ／Ｎ時間が経過した場合（ステップＳ１３：Ｙｅｓ）、ｎに１を加えて（ステップＳ１４）、ｎ＝Ｎ＋１か否かを確認する（ステップＳ１５）。タイミング制御部１１は、ｎ≠Ｎ＋１の場合（ステップＳ１５：Ｎｏ）、ステップＳ１２に戻って動作を継続し、ｎ＝Ｎ＋１の場合（ステップＳ１５：Ｙｅｓ）、ステップＳ１１に戻って動作を継続する。
　図６は、サブフレーム生成部１２－１～１２－Ｎの動作例を示すフローチャートである。サブフレーム生成部１２－１～１２－Ｎは、動作を開始後、フレーム同期信号の入力の有無を確認し（ステップＳ２１）、フレーム同期信号の入力が無い場合（ステップＳ２１：Ｎｏ）、再度確認を行う。サブフレーム生成部１２－１～１２－Ｎは、フレーム同期信号の入力があった場合（ステップＳ２１：Ｙｅｓ）、サブフレームを生成して出力する（ステップＳ２２）。
　なお、タイミング制御部１１がサブフレーム生成部１２－ｎに対してフレーム同期信号１１０－ｎを出力する周期はサブフレーム周期Ｔの整数倍でもよい。この場合、サブフレーム生成部１２－ｎは、フレーム同期信号１１０－ｎの入力があるとサブフレーム１２０－ｎを出力し、その後はサブフレーム１２０－ｎの出力が終わるごとに次のサブフレーム１２０－ｎを出力する。また、タイミング制御部１１はフレーム同期信号１１０－１～１１０－Ｎを同じタイミングで出力し、サブフレーム生成部１２－１～１２－Ｎが、サブフレームの生成タイミングを、サブフレームのビット長Ｌをサブフレーム生成部１２－ｎの数Ｎで除した値ずつ、すなわちＴ／Ｎ時間ずつ遅延させるようにしてもよい。この場合、サブフレーム生成部１２－１～１２－Ｎは図７に示したフローチャートに従って動作する。図７は、サブフレーム生成部１２－１～１２－Ｎの他の動作例を示すフローチャートである。タイミング制御部１１がフレーム同期信号１１０－１～１１０－Ｎを同じタイミングで出力する構成とした場合、サブフレーム生成部１２－１～１２－Ｎは、動作を開始後、フレーム同期信号の入力の有無を確認し（ステップＳ３１）、フレーム同期信号の入力が無い場合（ステップＳ３１：Ｎｏ）、再度確認を行う。サブフレーム生成部１２－１～１２－Ｎは、フレーム同期信号の入力があった場合（ステップＳ３１：Ｙｅｓ）、フレーム同期信号が入力されてから規定時間が経過したか否かを確認し（ステップＳ３２）、規定時間が経過していない場合（ステップＳ３２：Ｎｏ）、再度確認を行う。規定時間は、サブフレーム生成部ごとに異なる値を設定する。例えば、サブフレーム生成部１２－１の規定時間を０に設定し、サブフレーム生成部１２－２の規定時間をＴ／Ｎ時間に設定する。サブフレーム生成部１２－Ｎの規定時間を（Ｎ－１）Ｔ／Ｎに設定する。サブフレーム生成部１２－１～１２－Ｎは、規定時間が経過した場合（ステップＳ３２：Ｙｅｓ）、サブフレームを生成して出力する（ステップＳ３３）。
　回転処理部１３は、クロスポイントスイッチまたは複数の出力ポートを有するバッファとセレクタとを組み合わせるなどして実現可能な回路である。回転処理部１３は、タイミング制御部１１からフレーム同期信号１１０－Ａが入力されるごとに、サブフレーム生成部１２－１～１２－Ｎよりサブフレーム１２０－１～１２０－Ｎが入力される入力ポートＰIN＃１～ＰIN＃Ｎと時間多重部１４へ信号１３０－１～１３０－Ｎを出力する出力ポートＰout＃１～Ｐout＃Ｎとの接続を切り替える。タイミング制御部１１は、フレーム同期信号１１０－Ａを図３に示したように、フレーム同期信号１１０－１～１１０－ＮのＯＲとなるようにフレーム同期信号１１０－Ａを出力する。回転処理部１３は、サブフレーム生成部１２－１～１２－Ｎより順番に入力されるサブフレーム１２０－１～１２０－Ｎの先頭からＬ／Ｎビットが特定の出力ポートから順番に出力されるよう、入力ポートＰIN＃１～ＰIN＃Ｎと出力ポートＰout＃１～Ｐout＃Ｎとの接続を切り替える。図８は、回転処理部１３が出力する信号１３０－１～１３０－Ｎの一例を示す図である。タイミング制御部１１からフレーム同期信号１１０－Ａが入力されるごとに回転処理部１３が入力ポートＰIN＃１～ＰIN＃Ｎと出力ポートＰout＃１～Ｐout＃Ｎとの接続を切り替えることにより、図８に示すように、時間多重部１４への信号１３０－１としてサブフレーム１２０－１，１２０－２，…，１２０－（Ｎ－１），１２０－Ｎが順番に出力される。また、時間多重部１４への信号１３０－２としてサブフレーム１２０－２，１２０－３，…，１２０－Ｎ，１２０－１が順番に出力される。また、時間多重部１４への信号１３０－Ｎとしてサブフレーム１２０－Ｎ，１２０－１，…，１２０－（Ｎ－２），１２０－（Ｎ－１）が順番に出力される。また、サブフレーム１２０－１，１２０－２，…，１２０－Ｎは、ビット長にしてＬ／Ｎ、時間にしてＴ／Ｎで遅延していることから、信号１３０－１にサブフレーム１２０－１のＦＡＳが現れるような関係であれば、サブフレーム１２０－１に続くサブフレーム１２０－２，１２０－３，…，１２０－ＮのＦＡＳが信号１３０－１に現れる。さらに、次のサブフレーム１２０－１のＦＡＳ、後続のサブフレーム１２０－２～１２０－ＮのＦＡＳがＴ／Ｎが経過するごとに信号１３０－１に現れる。
　時間多重部１４は、回転処理部１３から入力された信号１３０－１～１３０－Ｎを時間多重し、時間多重を行うことにより得られた信号をフレーム信号１４０として逆多重部１５へ出力する。時間多重部１４が時間多重を行う単位はＬ／Ｎの約数であってＦＡＳの長さを超えるビット数Ｂ1であればよい。フレーム信号１４０においてはＴ／Ｎの時間の間にＬ／Ｎ×Ｎ＝Ｌの長さのビットが多重され、なおかつＴ／Ｎの時間間隔で信号１３０－１にＦＡＳが現れることから、信号１３０－１～１３０－Ｎが多重されたフレーム信号１４０においてはＬビットごとにＦＡＳが現れることになる（図９参照）。
　図９は、時間多重部１４が生成するフレーム信号１４０の一例を示す図である。図９は、時間多重部１４が時間多重を行う単位であるビット数Ｂ1をＬ／Ｎとした場合の例を示している。図９に示したように、時間多重部１４は、回転処理部１３から入力される信号１３０－１～１３０－ＮをＬ／Ｎビットごとに区切り、Ｔ／Ｎ時間の間に順番に並べてフレーム信号１４０を生成する。サブフレーム生成部１２－１～１２－Ｎおよび回転処理部１３が上述した動作を行うことにより、時間多重部１４が生成するフレーム信号１４０の最初のＴ／Ｎ時間、すなわち一番左のＴ／Ｎ時間には、サブフレーム１２０－１，１２０－２，１２０－３，・・・，１２０－Ｎの順番でサブフレームが並び、次のＴ／Ｎ時間には、サブフレーム１２０－２，１２０－３，・・・，１２０－Ｎ，１２０－１の順番でサブフレームが並ぶことになる。
　逆多重部１５は、時間多重部１４から入力されたフレーム信号１４０を逆多重して伝送レーンであるサブチャネル１５０－１～１５０－Ｍ（Ｍは１以上の整数）に割り当てる。逆多重部１５が逆多重を行う単位は時間多重されたサブフレームのＦＡＳの間隔Ｌの約数であってＦＡＳの長さを超えるビット数Ｂ2であればよい。ビット数Ｂ2は時間多重部１４が時間多重を行う際の単位Ｂ1と同じであってもよいし異なっていてもよい。フレーム信号１４０におけるＦＡＳの間隔がＬビットであることから、あるサブチャネル１５０－ｍ（ｍは１以上Ｍ以下の整数）でＦＡＳが生じると、フレーム信号１４０をＭ×Ｌビットで時間逆多重した際に発生したＦＡＳはサブチャネル１５０－ｍ上でＬビット後に現れる。そのため、基本的には各サブチャネルにおいてＬビット間隔でＦＡＳが得られることになる。
　逆多重部１５の動作においては、例外的に、Ｌ／Ｂ2とＭとが２以上の公約数を有する場合、一部のサブチャネルに対して複数のＦＡＳが割り付けられる結果となる。この場合、逆多重部１５は、逆時間多重後に、回転処理部１３が実行する回転処理と同様の回転処理をＦＡＳが現れるタイミングにおいてサブチャネル間で実行し、信号を入れ替える。または、逆多重部１５は、特許文献１に記載の発明において用いられているような、サブチャネル間でＦＡＳの複製およびデータ退避を行い、特定のサブチャネルにＦＡＳを等間隔に分散する処理を逆時間多重後に行うようにしてもよい。
　図１０は、フレーム処理装置１０の動作例を示すフローチャートである。図１０に示したように、フレーム処理装置１０は、まず、複数のサブフレームを生成する（ステップＳ４１）。具体的には、フレーム処理装置１０の複数のサブフレーム生成部１２－ｎが、上述した処理を実行して複数のサブフレームを生成する。すなわち、複数のサブフレーム生成部１２－ｎは、タイミング制御部１１から入力されるフレーム同期信号に従い、生成するサブフレームの各々の先頭が、生成するサブフレームの数すなわちサブフレーム生成部１２－ｎの数とサブフレームの長さとに基づいて決定した時間だけずれるよう、各サブフレームを生成する。このステップＳ４１はサブフレーム生成ステップに相当する。フレーム処理装置１０は、次に、生成した複数のサブフレームを、多重化する際の順番を変更しながら時間多重する（ステップＳ４２）。具体的には、フレーム処理装置１０の回転処理部１３が、時間多重する各サブフレームの順番を規定時間が経過するごとに変更し、時間多重部１４がサブフレームを時間多重する。すなわち、回転処理部１３は、各サブフレーム生成部１２－ｎが生成した各サブフレームを時間多重する際に時間軸上に並べる順番を、サブフレーム生成部１２－ｎの数とサブフレームの長さとに基づいて決定した時間が経過するごとに変更し、時間多重部１４が各サブフレームを時間多重してフレーム信号を生成する。このステップＳ４２は時間多重ステップに相当する。フレーム処理装置１０は、次に、フレーム信号を逆多重して複数の伝送レーンに割り当てる（ステップＳ４３）。具体的には、フレーム処理装置１０の逆多重部１５が、時間多重部１４で生成されたフレーム信号に対して逆多重処理を行い、複数の伝送レーンであるサブチャネル１５０－１～１５０－Ｍに割り当てる。このステップＳ４３は逆多重ステップに相当する。フレーム処理装置１０は、伝送するユーザ信号が無くなるまでステップＳ４１～Ｓ４３の処理を繰り返し実行する。
　本実施の形態にかかるフレーム処理装置１０によれば、サブフレームの時間多重数Ｎおよびサブチャネル数Ｍの値によらず、各サブチャネルにおけるＦＡＳの間隔を常時Ｌビットとすることができる。また、転送する信号をサブフレームに収容する時点で各サブフレームのＦＡＳ挿入タイミングがずれていることから、転送するデータまたは生成したサブフレームに対して遅延を与えたり、サブフレームの並列化を行うためのバッファを用いたりすることなく、周期的なＦＡＳの挿入を実現できる。その結果、受信側でのフレーム同期性能が劣化するのを防止することができ、時間多重して伝送するサブフレームの多重数の増加に伴い受信側における受信性能が劣化するのを防止できる。
　次に、フレーム処理装置１０を実現するためのハードウェアについて説明する。フレーム処理装置１０のタイミング制御部１１、サブフレーム生成部１２－１～１２－Ｎ、回転処理部１３、時間多重部１４および逆多重部１５は、専用のハードウェアで実現することが可能である。その場合、図１１に示した処理回路５０で実現される。図１１は、フレーム処理装置１０の各部を専用のハードウェアで実現する場合のハードウェア構成図である。処理回路５０は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、またはこれらを組み合わせたものが該当する。タイミング制御部１１、サブフレーム生成部１２－１～１２－Ｎ、回転処理部１３、時間多重部１４および逆多重部１５の各部の機能それぞれを異なる処理回路で実現してもよいし、これら各部の機能の全てまたは一部をまとめて１つまたは複数の処理回路で実現してもよい。
　タイミング制御部１１、サブフレーム生成部１２－１～１２－Ｎ、回転処理部１３、時間多重部１４および逆多重部１５を図１２に示したプロセッサ５１およびメモリ５２で実現することも可能である。図１２は、フレーム処理装置１０の各部をプロセッサおよびメモリで実現する場合のハードウェア構成図である。
　フレーム処理装置１０の各部がプロセッサ５１およびメモリ５２で実現される場合、フレーム処理装置１０のタイミング制御部１１、サブフレーム生成部１２－１～１２－Ｎ、回転処理部１３、時間多重部１４および逆多重部１５の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアおよびファームウェアはプログラムとして記述され、メモリ５２に格納される。プロセッサ５１は、メモリ５２に記憶されたプログラムを読み出して実行することにより、フレーム処理装置１０の各部の機能を実現する。すなわち、フレーム処理装置１０は、各部の機能がプロセッサ５１により実行されるときに、タイミング制御部１１がサブフレーム生成部１２－１～１２－Ｎおよび回転処理部１３へサブフレームの生成タイミングを通知するステップ、サブフレーム生成部１２－１～１２－Ｎがサブフレームを生成するステップ、回転処理部１３が入力された複数のサブフレームに対して時間多重時の並び順の入れ替え処理である回転処理を行うステップ、時間多重部１４がサブフレームを時間多重してフレーム信号を生成するステップ、逆多重部１５が入力されたフレーム信号を逆多重して複数の伝送レーンに割り当てるステップが結果的に実行されることになるプログラムを格納するためのメモリ５２を備える。また、これらのプログラムは、タイミング制御部１１、サブフレーム生成部１２－１～１２－Ｎ、回転処理部１３、時間多重部１４および逆多重部１５が実行する手順および方法をコンピュータに実行させるものであるともいえる。ここで、メモリとは、例えば、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリー、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）といった不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ）等が該当する。
　なお、タイミング制御部１１、サブフレーム生成部１２－１～１２－Ｎ、回転処理部１３、時間多重部１４および逆多重部１５の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。例えば、タイミング制御部１１、時間多重部１４および逆多重部１５については専用のハードウェアでその機能を実現し、サブフレーム生成部１２－１～１２－Ｎおよび回転処理部１３についてはプロセッサおよびメモリでその機能を実現することが可能である。
　このように、フレーム処理装置１０は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって実現することができる。
　本実施の形態では、送信側の光伝送装置を構成するフレーム処理装置１０が実行する動作、すなわち、ユーザデータを複数のサブフレームに格納し、複数のサブフレーム対して回転処理を行った後、時間多重および逆多重を行って伝送レーンに出力する手順について説明を行った。一方、受信側の光伝送装置において、各伝送レーンを介して受信した信号からユーザデータを復元する場合、逆の処理を行えば復元が可能であることは言うまでもない。また、時間多重部１４と逆多重部１５との接続は記載の便宜上、時間多重されたフレームとしているが、論理上で多重されたフレームとしてもよく、時間的に全てのビットが連続している必要はない。すなわち、時間多重された状態とみなされた複数のフレームが時間多重部１４から逆多重部１５へ並列に入力される構成としてもよい。また、サブフレーム生成部１２－１～１２－Ｎにおいてサブフレームに収容されるユーザ信号は異なる信号でもよいが、大容量の信号を逆多重すなわち分割してサブフレーム生成部１２－１～１２－Ｎに入力させ、複数のサブフレームに収容する構成とすることで、容量の大きい単一のユーザ信号を転送することも可能である。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，２　光伝送装置、３　光通信路、１０　フレーム処理装置、１１　タイミング制御部、１２－１～１２－Ｎ　サブフレーム生成部、１３　回転処理部、１４　時間多重部、１５　逆多重部。

Claims (6)

  1. 　長さが固定のサブフレームを生成する複数のサブフレーム生成部と、
    　前記複数のサブフレーム生成部の各々からサブフレームが出力されるタイミングが前記サブフレームの長さおよび前記サブフレーム生成部の数に基づいて決定した時間だけずれるよう、前記複数のサブフレーム生成部の各々に対してサブフレームの出力タイミングを指示するタイミング制御部と、
    　前記複数のサブフレーム生成部の各々からサブフレームを受け取り、受け取った各サブフレームの出力先を一定周期で切り替えながら各サブフレームを出力する回転処理部と、
    　前記回転処理部から出力された各サブフレームを時間多重してフレーム信号を生成する時間多重部と、
    　前記時間多重部から出力された前記フレーム信号を逆多重して複数の伝送レーンに割り当てる逆多重部と、
    　を備えることを特徴とするフレーム処理装置。
  2. 　前記タイミング制御部は、前記サブフレームの長さに相当するサブフレーム周期が経過するまでの間に前記複数のサブフレーム生成部の各々からサブフレームが順番に出力され、かつ前記複数のサブフレーム生成部の各々からサブフレームが出力される時間間隔が等しくなるよう、前記複数のサブフレーム生成部の各々に対して指示を行う、
    　ことを特徴とする請求項１に記載のフレーム処理装置。
  3. 　前記タイミング制御部は、前記サブフレームの長さに相当するサブフレーム周期が経過するごとに、前記複数のサブフレーム生成部の全てに対してフレーム出力の指示を行い、
    　前記複数のサブフレーム生成部の各々は、前記タイミング制御部からフレーム出力の指示を受けると、前記指示を受けてから前記サブフレーム周期が経過するまでの間に、他のサブフレーム生成部とは異なるタイミング、かつ各サブフレーム生成部がサブフレームを出力する時間間隔が等しくなるタイミングでサブフレームを出力する、
    　ことを特徴とする請求項１に記載のフレーム処理装置。
  4. 　前記一定周期を前記複数のサブフレーム生成部の各々がサブフレームを出力するタイミングの間隔に相当する時間とし、
    　前記回転処理部は、前記複数のサブフレーム生成部の各々から出力されたサブフレームの先頭部分の出力先が同じとなるよう、前記出力先を切り替える、
    　ことを特徴とする請求項１から３のいずれか一つに記載のフレーム処理装置。
  5. 　請求項１から４のいずれか一つに記載のフレーム処理装置を備えることを特徴とする光伝送装置。
  6. 　長さが固定のサブフレームを時間多重して送信する光伝送装置が実行するフレーム処理方法であって、
    　時間多重して送信する複数のサブフレームを生成するサブフレーム生成ステップと、
    　前記サブフレーム生成ステップで生成した複数のサブフレームを時間多重してフレーム信号を生成する時間多重ステップと、
    　前記時間多重ステップで生成したフレーム信号を逆多重して複数の伝送レーンに割り当てる逆多重ステップと、
    　を含み、
    　前記サブフレーム生成ステップでは、生成する複数のサブフレームの各々の先頭が、生成するサブフレームの数およびサブフレームの長さに基づいて決定した時間だけずれるよう、各サブフレームを生成するタイミングを調整し、
    　前記時間多重ステップでは、前記サブフレーム生成ステップで生成した複数のサブフレームを時間多重する際に各サブフレームを時間軸上に並べる順番を、前記時間が経過するごとに変更する、
    　ことを特徴とするフレーム処理方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258754A (ja) * 2002-03-04 2003-09-12 Ntt Electornics Corp 多重伝送装置
JP2011041218A (ja) * 2009-08-18 2011-02-24 Nippon Telegr & Teleph Corp <Ntt> 伝送装置、伝送方法および多重回路
JP2014220709A (ja) * 2013-05-09 2014-11-20 日本電信電話株式会社 多重伝送システム及び多重伝送方法
US9479849B2 (en) * 2015-02-09 2016-10-25 Infinera Corporation OTU4 one level de-multiplexing spatial framer for G.709 optical transport networks

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6412154B2 (ja) * 2014-11-28 2018-10-24 日本電信電話株式会社 光伝送システム及びリソース最適化方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258754A (ja) * 2002-03-04 2003-09-12 Ntt Electornics Corp 多重伝送装置
JP2011041218A (ja) * 2009-08-18 2011-02-24 Nippon Telegr & Teleph Corp <Ntt> 伝送装置、伝送方法および多重回路
JP2014220709A (ja) * 2013-05-09 2014-11-20 日本電信電話株式会社 多重伝送システム及び多重伝送方法
US9479849B2 (en) * 2015-02-09 2016-10-25 Infinera Corporation OTU4 one level de-multiplexing spatial framer for G.709 optical transport networks

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