WO2018078748A1 - 液晶表示装置及び液晶表示装置の駆動方法 - Google Patents

液晶表示装置及び液晶表示装置の駆動方法 Download PDF

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堀邊　隆介
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堺ディスプレイプロダクト株式会社
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Definitions

  • the present invention relates to a liquid crystal display device and a driving method of the liquid crystal display device.
  • a liquid crystal display device having a plurality of gate drivers and source drivers has been proposed with an increase in the size of a liquid crystal display panel.
  • a liquid crystal display device when a part of the power supply wiring connecting the power supply unit and each gate driver is provided in the liquid crystal display panel, a voltage drop occurs in the wiring part in the liquid crystal display panel. For this reason, a difference occurs in the applied voltage supplied to each gate driver, which may affect the screen display.
  • the voltage value of the voltage supplied to the power supply wiring is set to each gate driver so that the value of the gate drive voltage output from each gate driver at the time when each gate driver performs the scanning operation is substantially constant. Discloses a configuration that changes in a stepped manner in accordance with the timing of performing the scanning operation.
  • the voltage value to be changed in stages must be set by statistically obtaining the optimum value every time the panel is developed. Has a point.
  • the wiring resistance varies depending on the manufacturing variation. Furthermore, even in the same display panel, the wiring resistance varies due to the influence of changes over time and temperature.
  • Patent Document 1 when the voltage value to be changed in a stepwise manner is set to a fixed value, it is not possible to cope with a change in wiring resistance with time, and thus the voltage value is supplied to each gate driver. There may be a difference in the power supply voltage and the gate drive signal output from each gate driver, which may appear on the screen display.
  • An object of the present invention is to provide a liquid crystal display device and a driving method of the liquid crystal display device.
  • a plurality of pixels are formed in a matrix form defined by a first direction and a second direction, and a plurality of gate lines are disposed along the first direction.
  • a display panel comprising a substrate having a surface on which a plurality of source lines are arranged along the second direction, a plurality of gate drivers connected to the gate lines at a first edge of the substrate, A plurality of source drivers connected to the source wiring at the second end side of the substrate, a power supply unit, and a single first wiring for applying a power supply voltage for operating the plurality of gate drivers to each gate driver.
  • the plurality of gate drivers are arranged along the second direction at the first end side of the substrate, and are arranged via the first wiring in order from the proximal to the distal of the power supply unit. Connect to the power supply In the first wiring, a part of the section is formed on the surface of the substrate, and the value of the voltage applied from the power supply unit to the farthest gate driver is controlled to a predetermined voltage value.
  • a voltage control unit is provided.
  • the plurality of pixels are formed in a matrix form defined by the first direction and the second direction, and the plurality of gate wirings extend along the first direction.
  • a display panel including a substrate having a surface on which a plurality of source lines are arranged along the second direction; and a plurality of gate drivers connected to the gate lines at a first edge of the substrate
  • a plurality of source drivers connected to the source wiring at the second end side of the substrate, a power supply unit, and a first power source that applies a power supply voltage for operating the plurality of gate drivers to each gate driver.
  • the first wiring is a method of driving a liquid crystal display device in which a part of the first wiring is formed on the surface of the substrate, and the power supply unit is connected to the most distal gate driver.
  • the difference between the value of the applied voltage and a predetermined voltage value is calculated, and the value of the applied voltage is controlled to the predetermined voltage value by changing the output voltage at the power supply unit according to the calculated difference.
  • the influence of the voltage drop due to the wiring resistance in the display panel can be reduced by statistical processing at the design stage without setting a voltage value in advance.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of a liquid crystal display device according to Embodiment 1.
  • FIG. It is a schematic diagram explaining the structure of the liquid crystal display device in a comparative example.
  • It is a wave form diagram which shows the time change of the applied voltage applied to the power supply of each gate driver in a comparative example.
  • It is a wave form diagram which shows the time change of the applied voltage applied to the power supply of each gate driver in a comparative example.
  • It is a wave form diagram which shows the time change of the applied voltage applied to the power supply of each gate driver in a comparative example.
  • FIG. 3 is a block diagram illustrating a configuration of a voltage control unit according to Embodiment 1.
  • FIG. It is a block diagram which shows the structural example of the control part with which a power supply part is provided.
  • 6 is a block diagram illustrating a configuration of a voltage control unit according to Embodiment 2.
  • FIG. 6 is a block diagram illustrating a configuration of a voltage control unit according to a third embodiment.
  • FIG. 10 is a block diagram illustrating a configuration of a power supply unit according to a fourth embodiment. It is a wave form diagram explaining the sampling timing of a monitor voltage.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • the liquid crystal display device according to the first embodiment includes a rectangular liquid crystal display panel 1 and a plurality of gate drivers 2, 2 provided along a first end side (right side in the example of FIG. 1) of the liquid crystal display panel 1. 2 and 2, timings for driving a plurality of source drivers 3, 3, 3, each gate driver 2, and each source driver 3 provided along the second end side (lower side in the example of FIG. 1) of the liquid crystal display panel 1.
  • a controller 100 and the like are provided.
  • the number of gate drivers 2 and source drivers 4 is the same as that shown in FIG. It is not limited.
  • the gate drivers 2 ⁇ / b> A, 2 ⁇ / b> B, 2 ⁇ / b> C, and 2 ⁇ / b> D are described in order from the most distal to the most distal of the timing controller 100.
  • the liquid crystal display panel 1 includes a TFT (Thin Film ⁇ Transistor) substrate 10 in which a plurality of gate wirings 11 are arranged along a first direction (a direction perpendicular to the scanning direction in the drawing). A plurality of source lines 12 are also arranged along the second direction (scanning direction in the figure).
  • the TFT substrate 10 included in the liquid crystal display panel 1 includes a plurality of pixels 13 formed in a matrix form defined by the first direction and the second direction. Each pixel 13 includes a liquid crystal layer disposed between the pixel electrode and the counter electrode, a TFT connected to the gate wiring 11 and the source wiring 12 described above, and the like.
  • Each of the gate drivers 2 formed on the film substrate 20 attached to the first end side of the liquid crystal display panel 1 is connected to the corresponding gate wiring 11 and at a timing controlled by the timing controller 100.
  • a scanning signal for ON / OFF control of the TFT of each pixel 13 is output to the gate wiring 11.
  • Each of the source drivers 3 formed on the film substrate 30 attached to the second end side of the liquid crystal display panel 1 is connected to the corresponding source wiring 12, and at a timing controlled by the timing controller 100.
  • the video signal supplied to each pixel 13 is output to the source line 12.
  • the timing controller 100 includes a power supply unit 110 that outputs an applied voltage to be applied to the gate driver 2 and the source driver 3, and a voltage control unit 120 that controls a voltage value of the applied voltage output from the power supply unit 110. 2 and a voltage applied to the gate driver 2 and the source driver 3 are output at a scan timing for driving the source driver 3.
  • the timing controller 100 and each source driver 3 are connected by source power supply wiring (not shown) formed on the source substrate 31 and the flat cable 32, and the timing controller 100 and each gate driver 2 are single.
  • the power supply unit 110 is connected in order from the proximal to the distal so that the power supply for operating each driver is sequentially connected via the gate power supply wiring (first wiring) 101. A portion of the gate power supply wiring 101 is formed as a wiring layer in the TFT substrate 10 (on the surface of the TFT substrate 10).
  • the liquid crystal display device includes a voltage monitor wiring (second wiring) 102 that connects a wiring region for applying a voltage applied to the most distal gate driver 2D and the voltage control unit 120. Similar to the gate power supply wiring 101, a part of the voltage monitor wiring 102 is formed as a wiring layer (on the surface of the substrate) in the TFT substrate 10 and is not connected to any gate driver 2. Wiring to the voltage control unit 120 is performed. Based on a signal from the wiring region acquired using the voltage monitor wiring 102 (hereinafter referred to as a voltage monitor signal), the voltage control unit 120 determines that the value of the applied voltage applied to the farthest gate driver 2D is a predetermined value. The power supply unit 110 is controlled so as to have a voltage value.
  • a voltage monitor wiring second wiring
  • FIG. 2 is a schematic diagram illustrating a configuration of a liquid crystal display device in a comparative example.
  • the liquid crystal display device of the comparative example includes a liquid crystal display panel, a plurality of source drivers, a plurality of gate drivers G1 to G4, and a timing controller.
  • Each of the gate drivers G1 to G4 is connected to a power supply unit P included in the timing controller via a gate power supply line L, and is configured to operate by a power supply voltage applied from the power supply unit P.
  • a part of the gate power supply wiring L that connects the power supply unit P and each of the gate drivers G1 to G4 is formed as a wiring layer in the TFT substrate 10.
  • L is formed as a wiring layer in the TFT substrate 10.
  • the wiring resistance of the gate power supply wiring L is about 10 ⁇ except for the wiring layer in the TFT substrate 10 (that is, the wiring formed on the source substrate and the film substrate), whereas in the TFT substrate 10, it is about 4000 mm, for example. Since the wiring layer is formed as a thin film, the wiring resistance is about 100 to 200 ⁇ .
  • FIG. 3A to FIG. 3D are waveform diagrams showing temporal changes in the applied voltage applied to the power supply of each gate driver in the comparative example.
  • the horizontal axis indicates time
  • the vertical axis indicates voltage value.
  • FIG. 3A shows the change over time of the applied voltage at the connection point with the gate power supply wiring L in the film substrate on which the gate driver G1 closest to the power supply part P is formed.
  • the applied voltage of the voltage value Vo is output from the power supply unit P in order to drive the most recent gate driver G1 in the period S1
  • the current I flows through the gate power supply line L, and thus in the period S1.
  • R1 is a value of resistance (wiring resistance) in the wiring layer in the TFT substrate 10 immediately before the film substrate on which the gate driver G1 is formed (see FIG. 2).
  • FIG. 3B shows the change over time of the applied voltage at the connection point between the gate driver G2 and the gate power supply line L, which is the second closest to the power supply unit P.
  • the current I flows through the gate power supply line L.
  • R2 is the value of the wiring resistance between the two film substrates on which the gate drivers G1 and G2 are respectively formed (see FIG. 2).
  • FIG. 3C shows the change over time of the applied voltage at the connection point between the gate driver G3 and the gate power supply line L, which is the third closest to the power supply unit P.
  • the current I flows through the gate power supply line L.
  • R3 is the value of the wiring resistance between the two film substrates on which the gate drivers G2 and G3 are respectively formed (see FIG. 2).
  • FIG. 3D shows the change over time of the applied voltage at the connection point between the gate driver G4 farthest from the power supply P and the gate power supply wiring L.
  • R4 is the value of the wiring resistance between the two film substrates on which the gate drivers G3 and G4 are respectively formed (see FIG. 2).
  • the magnitude of the applied voltage applied to the power supply of the operating gate driver is substantially constant between the gate drivers when each gate driver performs the scanning operation.
  • a method of presetting the value of the voltage supplied from the power supply unit in a staircase shape is disclosed in Patent Document 1 described above.
  • Patent Document 1 A method of presetting the value of the voltage supplied from the power supply unit in a staircase shape is disclosed in Patent Document 1 described above.
  • the wiring resistance may change due to a change with time, a change in temperature, and the like. Can't respond to changes.
  • the gate power supply wiring 101 (wiring region) in the film substrate 20 on which the gate driver 2D farthest from the power supply unit 110 is formed using the voltage monitor wiring 102. ) (Hereinafter also referred to as monitor voltage), and control is performed so that the value of the monitor voltage becomes a predetermined voltage value.
  • the wiring region to be monitored may be anywhere within the range of the wiring in the film substrate 20 on which the distal-most gate driver 2D is formed.
  • the connection point to the wiring 102 is not limited.
  • FIG. 4 is a waveform diagram showing the change over time of the monitor voltage before control.
  • the horizontal axis represents time
  • the vertical axis represents the magnitude of the monitor voltage. Note that FIG. 4 shows the time change of the monitor voltage in a state where the control by the voltage control unit 120 is not performed.
  • the gate power supply wiring 101 that connects the power supply unit 110 and the nearest gate driver 2A is in a section (wiring resistance R1) in the TFT substrate 10.
  • R1 wiring resistance
  • the voltage control unit 120 can detect the voltage drop value ⁇ V1 as a difference between the voltage value Vo applied to the gate driver 2A and the monitor voltage value Vm.
  • the voltage control unit 120 outputs a voltage output from the power supply unit 110 according to the timing at which each of the gate drivers 20A to 20D operates according to the difference between the target voltage value Vref and the monitor voltage value Vm. By changing this value, the power supply unit 110 is controlled so that the value of the applied voltage applied to the power supply of each of the gate drivers 20A to 20D becomes a predetermined voltage value (target voltage value Vref).
  • FIG. 5 is a block diagram illustrating a configuration of the voltage control unit 120 according to the first embodiment
  • FIG. 6 is a block diagram illustrating a configuration example of the control unit 123 included in the power supply unit 110.
  • the voltage control unit 120 according to the first embodiment includes an impedance converter 121, a subtractor 122, and a control unit 123.
  • the impedance converter 121 is, for example, a voltage follower, and receives the voltage monitor signal Vm input through the voltage monitor wiring 102 with a high impedance and converts it into a low impedance signal Vb. It is desirable that the input impedance of the impedance converter 121 is sufficiently high (for example, 1000 times or more) with respect to the resistance value of the voltage monitor wiring 10.
  • a part of the voltage monitor wiring 102 is formed in the TFT substrate 10 (the surface of the TFT substrate 10).
  • the applied voltage applied to the most distal gate driver 2D cannot be accurately detected. Therefore, in this embodiment, in order to reduce the influence of the voltage drop in the wiring layer formed in the TFT substrate 10 and accurately detect the value of the applied voltage applied to the most distal gate driver 2D.
  • the impedance converter 121 is provided at the input stage of the power supply unit 110, and the voltage monitor signal is detected with high impedance so that the current flowing through the voltage monitor wiring 10 is minimized and the detection error is minimized. Yes.
  • the impedance converter 121 outputs a signal obtained by converting the voltage monitor signal to the subsequent subtractor 122.
  • the subtractor 122 calculates a difference err between the voltage value Vb of the signal input from the impedance converter 121 and the target voltage value Vref, and outputs the calculated difference err to the control unit 123.
  • the target voltage value Vref is a value set in advance in order to control the value of the voltage applied to the most distal gate driver to a predetermined voltage value.
  • the control unit 123 includes a differentiator 123a, an integrator 123b, gains 123c to 123e, and an adder 123f. Based on the difference err input from the subtractor 122, an application to be applied to the most distal gate driver 2D. The voltage value is PID controlled.
  • the differentiator 123a calculates the time change (differentiation) of the difference err input from the subtractor 122.
  • the integrator 123b calculates the integral of the difference err input from the subtractor 122.
  • the adder 123f is a value obtained by multiplying the difference err by a constant Kp set by the gain 123d, a value obtained by multiplying the output of the differentiator 123a by a constant Kd set by the gain 123c, and the integrator 123b. All the values multiplied by the constant Ki set by the gain 123e are added to the output.
  • the constants Kp, Kd, and Ki of the gains 123c to 123e are set in advance.
  • the voltage control unit 120 outputs the value CNT obtained by the adder 123f to the power supply unit 110.
  • the power supply unit 110 Based on the control output from the voltage control unit 130, the power supply unit 110 outputs the voltage applied to the gate drivers 2A to 2D so that the voltage value becomes Vo when the gate drivers 2A to 2D perform the scanning operation. To do.
  • the monitor voltage value Vm monitored via the voltage monitor wiring 102 is controlled to be a constant target voltage value Vref.
  • FIG. 7 is a waveform diagram showing the time change of the monitor voltage after control.
  • the horizontal axis indicates time
  • the vertical axis indicates the magnitude of the monitor voltage.
  • the voltage control unit 120 since the voltage control unit 120 performs feedback control based on the monitor voltage value Vm, the value of the applied voltage applied to the most distal gate driver 2D is a constant value (target The voltage value Vref) is controlled, and the power supply voltage to each gate driver at the time when each gate driver 2A to 2D performs the scanning operation is controlled to be constant.
  • each gate driver is designed at the design stage.
  • the voltage applied when the gate drivers 2A to 2D perform the scanning operation can be controlled to be constant without presetting the value of the voltage applied to 2A to 2D.
  • FIG. 8 is a block diagram showing a configuration of the voltage control unit 120 according to the second embodiment.
  • the voltage control unit 120 according to Embodiment 2 includes a peak detection unit 124 that is a noise remover.
  • the peak detection unit 124 performs peak detection on the signal output from the impedance converter 121 and outputs a detection result, thereby removing high frequency noise included in the signal.
  • the peak detection unit 124 is configured by a detection circuit, for example. Since high-frequency noise is generated mainly in the period of the horizontal period, it is preferable that the time constant of the peak detection unit 124 is set to a time sufficiently longer than the period of the horizontal period.
  • the peak detection unit 124 outputs the signal after removing the noise to the subsequent subtractor 122.
  • the operations of the subtractor 122 and the control unit 123 are the same as those in the first embodiment.
  • the voltage control unit 120 includes the peak detection unit 124 as a noise remover.
  • the voltage control unit 120 includes a bottom detection unit instead of the peak detection unit 124 and removes high frequency noise. Also good.
  • FIG. 9 is a block diagram showing a configuration of the voltage control unit 120 according to the third embodiment.
  • the voltage control unit 120 according to the third embodiment includes a smoothing unit 125 that is a noise remover in addition to the impedance converter 121, the subtractor 122, and the control unit 123 described above.
  • the smoothing unit 125 is, for example, a low-pass filter, and removes high-frequency noise included in the signal by performing a smoothing process on the signal output from the impedance converter 121. Since high-frequency noise is generated mainly in the period of the horizontal period, it is preferable to set the time constant of the low-pass filter to a time sufficiently longer than the period of the horizontal period.
  • the smoothing unit 125 outputs the signal after removing the noise to the subsequent subtractor 122.
  • the operations of the subtractor 122 and the control unit 123 are the same as those in the first embodiment.
  • the PID control is performed after removing the noise. Therefore, fluctuations in the control output due to noise can be suppressed.
  • the smoothing process is performed using the low-pass filter.
  • the smoothing process is performed by moving and averaging a plurality of consecutive sampling values after performing the A / D conversion. It is good.
  • FIG. 10 is a block diagram showing the configuration of the power supply unit according to the fourth embodiment.
  • the timing controller 100 according to the fourth embodiment is similar to the first embodiment in that the power supply unit 110 outputs an applied voltage to be applied to the gate driver 2 and the source driver 3, and the voltage value of the applied voltage output by the power supply unit 110.
  • the voltage control part 130 which controls is provided.
  • the voltage control unit 130 includes an impedance converter 131, a noise removal unit 132, a sampling unit 133, a memory unit 134, and a control unit 135.
  • the impedance converter 131 is, for example, a voltage follower, and converts a voltage monitor signal input through the voltage monitor wiring 102 into a low impedance signal.
  • the noise removing unit 132 is, for example, a peak detector, a bottom detector, a low-pass filter, and the like, and removes noise from the signal output from the impedance converter 131.
  • the sampling unit 133 is, for example, an AD converter.
  • the sampling unit 133 receives a signal from which noise has been removed by the noise removing unit 132 and a gate driver pointer signal indicating the timing at which each of the gate drivers 2A to 2D operates.
  • FIG. 11 is a waveform diagram illustrating the sampling timing of the monitor voltage.
  • the sampling timing indicated by the gate driver pointer signal is set to a timing (for example, an intermediate timing between the periods S1 to S4) shifted from the timing at which the gate driver performing the scanning operation is switched by a predetermined time.
  • the sampling unit 133 samples the signal input from the noise removal unit 132 at the timing indicated by the gate driver pointer signal, and outputs the sampled signal to the subsequent memory unit 134.
  • the value sampled by the sampling unit 133 is recorded in the memory unit 134.
  • the control unit 135 determines the value Vo of the voltage applied to each of the gate drivers 2A to 2D supplied in the next frame according to the error value ⁇ V between the sampling value Vs recorded in the memory unit 134 and the preset target value Vref. To decide. For example, when the value of the applied voltage supplied in the previous frame is Vo (n ⁇ 1) and the error value between the sampling value Vs and the target value Vref is ⁇ Vx (n ⁇ 1), the voltage control unit supplies it in the next frame.
  • the voltage control unit 130 outputs a signal whose control output is the value Vo (n) calculated by the control unit 135 to the power supply unit 110.
  • the power supply unit 110 Based on the control output from the voltage control unit 130, the power supply unit 110 applies the voltage to the gate drivers 2A to 2D so that the voltage value becomes Vo (n) when the gate drivers 2A to 2D perform the scanning operation. Output voltage.
  • the monitor voltage value Vm monitored via the voltage monitor wiring 102 is controlled to be a constant target voltage value Vref.
  • each gate driver is designed at the design stage.
  • the voltage applied when the gate drivers 2A to 2D perform the scanning operation can be controlled to be constant without presetting the value of the voltage applied to 2A to 2D.
  • each gate driver 2A to 2D further performs sampling at an intermediate timing shifted from the edge timing of the gate pulse that sequentially selects and drives the gate wiring 11, thereby generating near the gate pulse edge.
  • the noise removing unit 132 is not necessarily required because sampling from which high frequency noise is removed is possible.
  • a plurality of pixels are formed in a matrix form defined by a first direction and a second direction, and a plurality of gate lines are disposed along the first direction.
  • a display panel comprising a substrate having a surface on which a plurality of source lines are arranged along the second direction, a plurality of gate drivers connected to the gate lines at a first edge of the substrate, A plurality of source drivers connected to the source wiring at the second end side of the substrate, a power supply unit, and a single first wiring for applying a power supply voltage for operating the plurality of gate drivers to each gate driver.
  • the plurality of gate drivers are arranged along the second direction at the first end side of the substrate, and are arranged via the first wiring in order from the proximal to the distal of the power supply unit. Connect to the power supply In the first wiring, a part of the section is formed on the surface of the substrate, and the value of the voltage applied from the power supply unit to the farthest gate driver is controlled to a predetermined voltage value.
  • a voltage control unit is provided.
  • the value of the applied voltage to the most distal gate driver is predetermined. By controlling to this voltage value, it is possible to reduce the influence of the voltage drop at each gate driver due to the wiring resistance of the first wiring, and it is possible to avoid the deterioration of the display quality.
  • the voltage control unit changes the output voltage of the power supply unit according to a difference between the predetermined voltage value and the value of the applied voltage.
  • the output voltage at the power supply unit is changed according to the difference between the predetermined voltage value and the value of the voltage applied to the farthest gate driver, statistical processing is performed at the design stage of the liquid crystal display device. It is not necessary to set the value of the voltage applied to each gate driver by, etc., and appropriately control the voltage applied to each gate driver based on the actual voltage value applied to the most distal gate driver. Can do.
  • the voltage control unit calculates a difference between the recording unit in which the predetermined voltage value is recorded, the predetermined voltage value received from the recording unit, and the value of the applied voltage, And a control unit that outputs a signal that adds a voltage corresponding to the calculated difference to the output voltage from the power supply unit to the power supply unit.
  • the difference between the predetermined voltage value and the value of the voltage applied to the farthest gate driver is calculated, and a signal for adding a voltage corresponding to the calculated difference to the output voltage from the power supply unit Therefore, it is not necessary to set the value of the voltage applied to each gate driver by statistical processing or the like at the design stage of the liquid crystal display device, but to the actual voltage value applied to the farthest gate driver. Based on this, the power supply unit can be controlled so that the voltage applied to each gate driver can be appropriately supplied.
  • the voltage control unit records the predetermined voltage value, and records the value of the applied voltage during a first scanning period, and receives the value from the recording unit.
  • a difference between a predetermined voltage value and the value of the applied voltage is calculated, and a value of an output voltage from the power supply unit in a scanning period subsequent to the first scanning period is calculated, and the calculated difference and the first scanning period are calculated.
  • a control unit that outputs a signal for changing to a value obtained by adding the value of the applied voltage to the power supply unit.
  • the difference between the predetermined voltage value and the value of the voltage applied to the most distal gate driver is calculated, and the voltage corresponding to the calculated difference and the output voltage output within the first scanning period Since a signal for outputting a voltage obtained by adding the above in the scanning period next to the first scanning period is output, an appropriate applied voltage can be supplied to each gate driver immediately after the gate driver is switched.
  • the recording unit records the value of the applied voltage at least once within a period in which each of the plurality of gate drivers is driven in the first scanning period. It is preferable that the control unit outputs the signal to be changed to the power supply unit over a period in which a corresponding gate driver is driven in a scanning period subsequent to the first scanning period.
  • the value of the applied voltage is recorded at least once within the period in which each gate driver is driven, and the difference between the predetermined voltage value and the value of the applied voltage to the most distal gate driver is calculated. Then, a voltage obtained by adding the voltage according to the calculated difference and the output voltage output within the first scanning period is output over the period during which the corresponding gate driver is driven in the next scanning period.
  • the voltage control unit performs impedance conversion of a signal acquired from a wiring region for applying a voltage to the farthest gate driver in the first wiring, and calculates the value of the applied voltage. You may further provide the impedance converter to produce
  • the impedance converter since the impedance converter is provided, for example, the voltage applied to the distal-most gate driver can be received at a high impedance and converted into a low-impedance voltage. The value of the voltage applied to can be accurately measured.
  • the voltage control unit may further include a noise remover that removes noise having a value obtained by the impedance conversion.
  • noise remover that removes noise of a value obtained by impedance conversion is provided, for example, noise at the edge portion of the gate pulse is removed, and the voltage applied to the most distal gate driver is reduced.
  • the value can be measured with high accuracy.
  • the distal-most gate is connected via the second wiring.
  • the value of the voltage applied to the driver can be acquired.
  • a part of the second wiring may be formed on the surface of the substrate.
  • the first wiring and the second wiring are formed on the substrate, it is not necessary to provide the gate substrate on which the wiring for applying a voltage to each gate driver is provided, and the frame is formed. Can be planned.
  • the plurality of pixels are formed in a matrix form defined by the first direction and the second direction, and the plurality of gate wirings extend along the first direction.
  • a display panel including a substrate having a surface on which a plurality of source lines are arranged along the second direction; and a plurality of gate drivers connected to the gate lines at a first edge of the substrate
  • a plurality of source drivers connected to the source wiring at the second end side of the substrate, a power supply unit, and a first power source that applies a power supply voltage for operating the plurality of gate drivers to each gate driver.
  • the first wiring is a method of driving a liquid crystal display device in which a part of the first wiring is formed on the surface of the substrate, and the power supply unit is connected to the most distal gate driver.
  • the difference between the value of the applied voltage and a predetermined voltage value is calculated, and the value of the applied voltage is controlled to the predetermined voltage value by changing the output voltage at the power supply unit according to the calculated difference.
  • the value of the applied voltage to the most distal gate driver is predetermined. By controlling to this voltage value, it is possible to reduce the influence of the voltage drop due to the wiring resistance of the first wiring reaching each gate driver, and it is possible to avoid the deterioration of the display quality.

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Abstract

設計段階での統計処理によって予め電圧値を設定することなく、表示パネル内での配線抵抗に伴う電圧降下の影響を低減することができる液晶表示装置及び液晶表示装置の駆動方法を提供する。　基板の第１端辺にてゲート配線と接続された複数のゲートドライバと、基板の第２端辺にてソース配線と接続された複数のソースドライバと、電源部と、複数のゲートドライバを駆動する電圧を各ゲートドライバに印加する単一の第１配線とを備える液晶表示装置において、複数のゲートドライバは、基板の第１端辺にて第２方向に沿って複数配置されており、電源部の近位から遠位の順に第１配線を介して電源部と接続されており、電源部から最遠位のゲートドライバへの印加電圧の値を所定の電圧値に制御する電圧制御部を備える。

Description

液晶表示装置及び液晶表示装置の駆動方法
　本発明は、液晶表示装置及び液晶表示装置の駆動方法に関する。
　近年、液晶表示パネルの大型化に伴い、複数のゲートドライバ及びソースドライバを備えた液晶表示装置が提案されている。このような液晶表示装置において、電源部と各ゲートドライバとを接続する電源配線の一部が液晶表示パネル内に設けられている場合、液晶表示パネル内における配線部分にて電圧降下が発生する。このため、各ゲートドライバに供給される印加電圧に差異が生じて、画面表示に影響が現れる可能性がある。
　特許文献１には、各ゲートドライバがスキャン動作を行う時点の各ゲートドライバから出力されるゲート駆動電圧の値がほぼ一定となるように、電源配線に供給する電圧の電圧値を、各ゲートドライバがスキャン動作を行うタイミングに合わせて階段状に変化させる構成が開示されている。
特開２００９－８９４２号公報
　しかしながら、表示パネル内での配線抵抗はパネルサイズに応じて異なるため、段階的に変化させる電圧値は、パネルを開発する都度、統計的に最適値を求めて設定することが必要であるという問題点を有している。
　また、同種の表示パネルであっても、製造時のバラツキ等に応じて配線抵抗は変動する。更に、同一の表示パネルであっても、経時変化や温度変化の影響によって配線抵抗は変動する。
　このため、特許文献１に開示されているように、段階的に変化させる電圧値を固定値に設定した場合、配線抵抗の経時的な変化に対応することができないので、各ゲートドライバに供給される電源電圧や各ゲートドライバから出力されるゲート駆動信号に差異が生じ、画面表示に現れることがある。
　本発明は、斯かる事情に鑑みてなされたものであり、設計段階で統計処理を行うことによって、予め電圧値を設定することなく表示パネル内での配線抵抗に伴う電圧降下の影響を低減することができる液晶表示装置及び液晶表示装置の駆動方法を提供することを目的とする。
　本発明の一実施形態に係る液晶表示装置は、複数の画素が第１方向および第２方向によって規定されるマトリクスの形態に形成され、複数のゲート配線が前記第１方向に沿って配設され、複数のソース配線が前記第２方向に沿って配設された表面を有する基板を備える表示パネルと、前記基板の第１端辺にて前記ゲート配線と接続された複数のゲートドライバと、前記基板の第２端辺にて前記ソース配線と接続された複数のソースドライバと、電源部と、前記複数のゲートドライバを動作させる電源電圧を各ゲートドライバに印加する単一の第１配線とを備え、前記複数のゲートドライバは、前記基板の前記第１端辺にて前記第２方向に沿って複数配置されており、前記電源部の近位から遠位の順に前記第１配線を介して前記電源部と接続されており、前記第１配線は、その一部の区間が前記基板の前記表面に形成されており、前記電源部から最遠位のゲートドライバへの印加電圧の値を所定の電圧値に制御する電圧制御部を備える。
　本発明の一実施形態に係る液晶表示装置の駆動方法は、複数の画素が第１方向および第２方向によって規定されるマトリクスの形態に形成され、複数のゲート配線が前記第１方向に沿って配設され、複数のソース配線が前記第２方向に沿って配設された表面を有する基板を備える表示パネルと、前記基板の第１端辺にて前記ゲート配線と接続された複数のゲートドライバと、前記基板の第２端辺にて前記ソース配線と接続された複数のソースドライバと、電源部と、前記複数のゲートドライバを動作させる電源電圧を各ゲートドライバに印加する単一の第１配線とを備え、前記複数のゲートドライバは、前記基板の前記第１端辺にて前記第２方向に沿って複数配置されており、前記電源部の近位から遠位の順に前記第１配線を介して前記電源部と接続されており、前記第１配線は、その一部の区間が前記基板の前記表面に形成されている液晶表示装置の駆動方法であり、前記電源部から最遠位のゲートドライバへの印加電圧の値と所定の電圧値との差分を算出し、算出した差分に応じて前記電源部での出力電圧を変更させることにより、前記印加電圧の値を前記所定の電圧値に制御する。
　本発明の一実施形態に従えば、設計段階での統計処理によって、予め電圧値を設定することなく表示パネル内での配線抵抗に伴う電圧降下の影響を低減することができる。
実施の形態１に係る液晶表示装置の概略構成を説明する模式図である。 比較例における液晶表示装置の構成を説明する模式図である。 比較例における各ゲートドライバの電源に印加される印加電圧の時間変化を示す波形図である。 比較例における各ゲートドライバの電源に印加される印加電圧の時間変化を示す波形図である。 比較例における各ゲートドライバの電源に印加される印加電圧の時間変化を示す波形図である。 比較例における各ゲートドライバの電源に印加される印加電圧の時間変化を示す波形図である。 制御前のモニタ電圧の時間変化を示す波形図である。 実施の形態１に係る電圧制御部の構成を示すブロック図である。 電源部が備える制御部の構成例を示すブロック図である。 制御後のモニタ電圧の時間変化を示す波形図である。 実施の形態２に係る電圧制御部の構成を示すブロック図である。 実施の形態３に係る電圧制御部の構成を示すブロック図である。 実施の形態４に係る電源部の構成を示すブロック図である。 モニタ電圧のサンプリングタイミングを説明する波形図である。
　本発明の実施の形態を図面に基づいて具体的に説明する。
（実施の形態１）
　図１は実施の形態１に係る液晶表示装置の概略構成を説明する模式図である。実施の形態１に係る液晶表示装置は、矩形状の液晶表示パネル１、液晶表示パネル１の第１端辺（図１の例では右辺）に沿って設けられた複数のゲートドライバ２，２，２，２、液晶表示パネル１の第２端辺（図１の例では下辺）に沿って設けられた複数のソースドライバ３，３，３、各ゲートドライバ２及び各ソースドライバ３を駆動するタイミングコントローラ１００等を備える。
　なお、図１に示した液晶表示装置の例では、ゲートドライバ２を４つ、ソースドライバ３を３つ記載しているが、ゲートドライバ２及びソースドライバ４の個数は図１に示した例に限定されるものではない。以下の説明において、４個のゲートドライバ２の各々を区別して説明する場合には、タイミングコントローラ１００の最近位から最遠位の順にゲートドライバ２Ａ，２Ｂ，２Ｃ，２Ｄと記載する。
　液晶表示パネル１は、複数のゲート配線１１が第１方向（図中のスキャン方向と直行する方向）に沿って配設されたＴＦＴ（Thin Film Transistor）基板１０を備え、ＴＦＴ基板１０には、第２方向（図中のスキャン方向）に沿って複数のソース配線１２もまた配設されている。また、液晶表示パネル１が備えるＴＦＴ基板１０には、第１方向及び第２方向によって規定されるマトリクスの形態に形成された複数の画素１３が備えられている。各画素１３は、画素電極と対向電極との間に配置される液晶層、上述したゲート配線１１及びソース配線１２に接続されたＴＦＴ等を備える。
　液晶表示パネル１の第１端辺に貼り付けられたフィルム基板２０の上に形成されたゲートドライバ２の各々は、対応するゲート配線１１と接続されており、タイミングコントローラ１００から制御されるタイミングにて、各画素１３のＴＦＴをオン／オフ制御するための走査信号をゲート配線１１に出力する。
　液晶表示パネル１の第２端辺に貼り付けられたフィルム基板３０の上に形成されたソースドライバ３の各々は、対応するソース配線１２と接続されており、タイミングコントローラ１００によって制御されるタイミングにて、各画素１３へ供給する映像信号をソース配線１２に出力する。
　タイミングコントローラ１００は、ゲートドライバ２及びソースドライバ３へ印加する印加電圧を出力する電源部１１０、及び電源部１１０が出力する印加電圧の電圧値を制御する電圧制御部１２０を備えており、ゲートドライバ２及びソースドライバ３を駆動するスキャンタイミングでゲートドライバ２及びソースドライバ３への印加電圧を出力する。なお、タイミングコントローラ１００と各ソースドライバ３とは、ソース基板３１及びフラットケーブル３２の上に形成されたソース電源配線（不図示）によって接続され、タイミングコントローラ１００と各ゲートドライバ２とは、単一のゲート電源配線（第１配線）１０１を介して各ドライバを動作させるための電源が順次連結されるように、電源部１１０の近位から遠位の順に接続されている。ゲート電源配線１０１は、その一部の区間が、ＴＦＴ基板１０内の（ＴＦＴ基板１０の表面における）配線層として形成されている。
　また、本実施の形態に係る液晶表示装置は、最遠位のゲートドライバ２Ｄへの印加電圧を印加する配線領域と電圧制御部１２０とを接続する電圧モニタ配線（第２配線）１０２を備える。電圧モニタ配線１０２は、ゲート電源配線１０１と同様に、その一部の区間がＴＦＴ基板１０内の（基板の表面における）配線層として形成されており、いずれのゲートドライバ２とも接続されることなく電圧制御部１２０まで配線される。電圧制御部１２０は、電圧モニタ配線１０２を用いて取得した前記配線領域からの信号（以下、電圧モニタ信号という）に基づき、最遠位のゲートドライバ２Ｄに印加される印加電圧の値が所定の電圧値となるように電源部１１０の制御を行う。
　本実施の形態に係る液晶表示装置の動作説明に先立ち、比較例における液晶表示装置の動作を説明する。図２は比較例における液晶表示装置の構成を説明する模式図である。比較例の液晶表示装置は、本実施の形態に係る液晶表示装置と同様に、液晶表示パネル、複数のソースドライバ、複数のゲートドライバＧ１～Ｇ４、及びタイミングコントローラ等を備える。各ゲートドライバＧ１～Ｇ４は、ゲート電源配線Ｌを介して、タイミングコントローラが備える電源部Ｐに接続されており、電源部Ｐから印加される電源電圧によって動作するように構成されている。
　電源部Ｐと各ゲートドライバＧ１～Ｇ４とを接続するゲート電源配線Ｌの一部の区間は、ＴＦＴ基板１０内の配線層として形成されている。図２に示した例では、電源部Ｐと電源部Ｐに最も近いゲートドライバＧ１との間、及び隣り合う２つのゲートドライバＧ１－Ｇ２、Ｇ２－Ｇ３、Ｇ３－Ｇ４の間において、ゲート電源配線ＬはＴＦＴ基板１０内の配線層として形成されている。ゲート電源配線Ｌの配線抵抗は、ＴＦＴ基板１０内の配線層以外（すなわち、ソース基板及びフィルム基板に形成されている配線）では１０Ω程度であるのに対し、ＴＦＴ基板１０内では、例えば４０００Å程度の薄膜として配線層が形成されるため、その配線抵抗は１００～２００Ω程度となる。この結果、各ゲートドライバＧ１～Ｇ４に対して電源電圧を供給する際、ＴＦＴ基板１０内の配線層において電圧降下が発生する。
　図３Ａ～図３Ｄは比較例における各ゲートドライバの電源に印加される印加電圧の時間変化を示す波形図である。図３Ａ～図３Ｄの波形図において、横軸は時間を示し、縦軸は電圧値を示している。図３Ａは、電源部Ｐに最も近いゲートドライバＧ１が形成されたフィルム基板におけるゲート電源配線Ｌとの接続点における印加電圧の時間変化を示している。例えば、期間Ｓ１において最近位のゲートドライバＧ１を駆動するために、電源部Ｐから電圧値Ｖｏの印加電圧を出力した場合、ゲート電源配線Ｌに電流Ｉが流れることに起因して、期間Ｓ１ではΔＶ１（＝Ｒ１×Ｉ）の電圧降下が発生する。ここで、Ｒ１はゲートドライバＧ１が形成されたフィルム基板の直前のＴＦＴ基板１０内の配線層における抵抗（配線抵抗）の値である（図２を参照）。
　図３Ｂは、電源部Ｐから２番目に近いゲートドライバＧ２とゲート電源配線Ｌとの接続点における印加電圧の時間変化を示している。期間Ｓ１に続く期間Ｓ２において２番目に近いゲートドライバＧ２を駆動するために、電源部Ｐから電圧値Ｖｏの印加電圧を出力した場合、ゲート電源配線Ｌに電流Ｉが流れることに起因して、期間Ｓ２ではΔＶ２（＝（Ｒ１＋Ｒ２）×Ｉ）の電圧降下が発生する。ここで、Ｒ２はゲートドライバＧ１およびＧ２がそれぞれ形成された二つのフィルム基板の間における配線抵抗の値である（図２を参照）。
　図３Ｃは、電源部Ｐから３番目に近いゲートドライバＧ３とゲート電源配線Ｌとの接続点における印加電圧の時間変化を示している。期間Ｓ２に続く期間Ｓ３において３番目に近いゲートドライバＧ３を駆動するために、電源部Ｐから電圧値Ｖｏの印加電圧を出力した場合、ゲート電源配線Ｌに電流Ｉが流れることに起因して、期間Ｓ３ではΔＶ３（＝（Ｒ１＋Ｒ２＋Ｒ３）×Ｉ）の電圧降下が発生する。ここで、Ｒ３はゲートドライバＧ２およびＧ３がそれぞれ形成された二つのフィルム基板の間における配線抵抗の値である（図２を参照）。
　図３Ｄは、電源部Ｐから最遠位のゲートドライバＧ４とゲート電源配線Ｌとの接続点における印加電圧の時間変化を示している。期間Ｓ３に続く期間Ｓ４において最遠位のゲートドライバＧ４を駆動するために、電源部Ｐから電圧値Ｖｏの印加電圧を出力した場合、ゲート電源配線Ｌに電流Ｉが流れることに起因して、期間Ｓ４ではΔＶ４（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）×Ｉ）の電圧降下が発生する。ここで、Ｒ４はゲートドライバＧ３およびＧ４がそれぞれ形成された二つのフィルム基板の間における配線抵抗の値である（図２を参照）。
　以上のように、比較例の液晶表示装置では、ゲート電源配線Ｌの配線抵抗の値に応じた電圧降下が発生するので、電源部Ｐから出力される電圧の電圧値が一定であっても、各ゲートドライバＧ１～Ｇ４の電源に印加される印加電圧の大きさには差異が生じる。この結果、各ゲートドライバＧ１～Ｇ４から出力するゲート駆動信号の波高値に差異が生じて、ゲートブロック分かれなどの現象が発生し、画面表示に影響が出る。
　このような課題を解決するために、各ゲートドライバがスキャン動作を行なう時点で、動作しているゲートドライバの電源に印加される印加電圧の大きさが、ゲートドライバ間で略一定となるように、電源部から供給する電圧の値を階段状に予め設定する手法が上述した特許文献１に開示されている。しかしながら、特許文献１に開示された手法では、電源部から出力する電圧の値を予め設定することが必要であるため、機種、パネルサイズ等に応じてＴＦＴ基板１０内の配線抵抗の値が異なる場合には、新たに出力電圧の最適値を求めて設定しなければならない。また、同じ液晶表示パネルを使用する場合であっても、経時変化、温度変化等によって配線抵抗が変化する可能性があるが、出力電圧を予め設定する特許文献１の手法では、配線抵抗の経時的な変化に対応することができない。
　これに対し、本実施の形態に係る液晶表示装置では、電圧モニタ配線１０２を利用して、電源部１１０から最遠位のゲートドライバ２Ｄが形成されたフィルム基板２０におけるゲート電源配線１０１（配線領域）における電圧（以下、モニタ電圧ともいう）を監視し、モニタ電圧の値が所定の電圧値となるように制御を行う。ここで、監視対象となる配線領域は、最遠位のゲートドライバ２Ｄが形成されたフィルム基板２０内の配線の範囲内であればどこであってもよく、最遠位のゲートドライバ２Ｄと電圧モニタ配線１０２との接続点に限定されるものではない。
　図４は制御前のモニタ電圧の時間変化を示す波形図である。図４の波形図において、横軸は時間、縦軸はモニタ電圧の大きさを示している。なお、図４では、電圧制御部１２０による制御を行っていない状態のモニタ電圧の時間変化を示している。
　期間Ｓ１において電源部１１０に最も近いゲートドライバ２Ａが動作する際、電源部１１０と最近位のゲートドライバ２Ａとを接続するゲート電源配線１０１のうち、ＴＦＴ基板１０内の区間（配線抵抗Ｒ１）に電流Ｉが流れることにより、ΔＶ１（＝Ｒ１×Ｉ）の電圧降下が発生する。電圧制御部１２０は、この電圧降下の値ΔＶ１を、ゲートドライバ２Ａへの印加電圧の値Ｖｏと、モニタ電圧の値Ｖｍとの差分として検出することが可能である。
　期間Ｓ２において電源部１１０から２番目に近位するゲートドライバ２Ｂが動作する際、上述した区間に加え、２つのゲートドライバ２Ａ，２Ｂ間に存在するゲート電源配線１０１のうち、ＴＦＴ基板１０内の区間（配線抵抗Ｒ２）に電流Ｉが流れた場合、ΔＶ２（＝（Ｒ１＋Ｒ２）×Ｉ）の電圧降下が発生する。電圧制御部１２０は、この電圧降下の値ΔＶ２を、ゲートドライバ２Ｂへの印加電圧の値Ｖｏと、モニタ電圧の値Ｖｍとの差分として検出することが可能である。
　期間Ｓ３において電源部１１０から３番目に近位するゲートドライバ２Ｃが動作する際、上述した区間に加え、２つのゲートドライバ２Ｂ，２Ｃ間に存在するゲート電源配線１０１のうち、ＴＦＴ基板１０内の区間（配線抵抗Ｒ３）に電流Ｉが流れた場合、ΔＶ３（＝（Ｒ１＋Ｒ２＋Ｒ３）×Ｉ）の電圧降下が発生する。電圧制御部１２０は、この電圧降下の値ΔＶ３を、ゲートドライバ２Ｃへの印加電圧の値Ｖｏと、モニタ電圧の値Ｖｍとの差分として検出することが可能である。
　期間Ｓ４において電源部１１０から最遠位のゲートドライバ２Ｄが動作する際、上述した区間に加え、２つのゲートドライバ２Ｃ，２Ｄ間に存在するゲート電源配線１０１のうち、ＴＦＴ基板１０内の区間（配線抵抗Ｒ４）に電流Ｉが流れた場合、ΔＶ４（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）×Ｉ）の電圧降下が発生する。電圧制御部１２０は、この電圧降下の値ΔＶ４を、ゲートドライバ２Ｄへの印加電圧の値Ｖｏと、モニタ電圧の値Ｖｍとの差分として検出することが可能である。
　本実施の形態に係る電圧制御部１２０は、目標電圧の値Ｖｒｅｆとモニタ電圧の値Ｖｍとの差分に応じて、各ゲートドライバ２０Ａ～２０Ｄが動作するタイミングに応じて電源部１１０が出力する電圧の値を変更することにより、各ゲートドライバ２０Ａ～２０Ｄの電源に印加される印加電圧の値が所定の電圧値（目標電圧の値Ｖｒｅｆ）となるように電源部１１０の制御を行う。
　図５は実施の形態１に係る電圧制御部１２０の構成を示すブロック図であり、図６は電源部１１０が備える制御部１２３の構成例を示すブロック図である。実施の形態１に係る電圧制御部１２０は、インピーダンス変換器１２１、減算器１２２、及び制御部１２３を備える。インピーダンス変換器１２１は、例えばボルテージフォロワであり、電圧モニタ配線１０２を通じて入力される電圧モニタ信号Ｖｍを高インピーダンスで受けて、低インピーダンスの信号Ｖｂに変換する。インピーダンス変換器１２１の入力インピーダンスは電圧モニタ配線１０の抵抗値に対して十分に高い（例えば、１０００倍以上）ことが望ましい。電圧モニタ配線１０２の一部の区間はＴＦＴ基板１０内（ＴＦＴ基板１０の表面）に形成されており、ＴＦＴ基板１０内に形成された配線層に電流が流れた場合、電圧降下が発生するので、最遠位のゲートドライバ２Ｄに印加されている印加電圧を精度良く検知することができない。そこで、本実施の形態では、ＴＦＴ基板１０内に形成された配線層における電圧降下の影響を低減し、最遠位のゲートドライバ２Ｄに印加されている印加電圧の値を精度良く検知するために、電源部１１０の入力段にインピーダンス変換器１２１を設け、高インピーダンスで電圧モニタ信号を検出することで、電圧モニタ配線１０に流れる電流を最小限に抑え、検出誤差を最小限に抑えるようにしている。インピーダンス変換器１２１は、電圧モニタ信号を変換して得られる信号を後段の減算器１２２へ出力する。
　減算器１２２は、インピーダンス変換器１２１から入力される信号の電圧値Ｖｂと目標電圧の値Ｖｒｅｆとの差分ｅｒｒを算出し、算出した差分ｅｒｒを制御部１２３へ出力する。ここで、目標電圧の値Ｖｒｅｆは、最遠位のゲートドライバへの印加電圧の値を所定の電圧値に制御するために予め設定した値である。
　制御部１２３は、微分器１２３ａ、積分器１２３ｂ、ゲイン１２３ｃ～１２３ｅ、及び加算器１２３ｆを備えており、減算器１２２から入力される差分ｅｒｒに基づき、最遠位のゲートドライバ２Ｄへ印加する印加電圧の値をＰＩＤ制御する。微分器１２３ａは、減算器１２２から入力される差分ｅｒｒの時間変化（微分）を算出する。積分器１２３ｂは、減算器１２２から入力される差分ｅｒｒの積分を算出する。加算器１２３ｆは、差分ｅｒｒにゲイン１２３ｄにて設定されている定数Ｋｐを掛けた値と、微分器１２３ａの出力にゲイン１２３ｃにて設定されている定数Ｋｄを掛けた値と、積分器１２３ｂの出力にゲイン１２３ｅにて設定されている定数Ｋｉを掛けた値とを全て加算する。ここで、各ゲイン１２３ｃ～１２３ｅの定数Ｋｐ，Ｋｄ，Ｋｉは予め設定されている。電圧制御部１２０は、加算器１２３ｆによって得られる値ＣＮＴを電源部１１０へ出力する。
　電源部１１０は、電圧制御部１３０からの制御出力に基づき、各ゲートドライバ２Ａ～２Ｄがスキャン動作を行う時点で、電圧値がＶｏとなるように各ゲートドライバ２Ａ～２Ｄへの印加電圧を出力する。以上の構成により、本実施の形態では、電圧モニタ配線１０２を介して監視しているモニタ電圧の値Ｖｍが一定の目標電圧の値Ｖｒｅｆとなるように制御される。
　図７は制御後のモニタ電圧の時間変化を示す波形図である。図７の波形図において、横軸は時間、縦軸はモニタ電圧の大きさを示している。電圧制御部１２０によるＰＩＤ制御を行わない場合、図４に示したように、各ゲートドライバ２Ａ～２Ｄに印加される印加電圧は主としてＴＦＴ基板１０内の配線抵抗の影響によって電圧降下を示す。これに対し、本実施の形態では、モニタ電圧の値Ｖｍに基づいて電圧制御部１２０がフィードバック制御を行うので、最遠位のゲートドライバ２Ｄに印加される印加電圧の値が一定の値（目標電圧の値Ｖｒｅｆ）に制御され、各ゲートドライバ２Ａ～２Ｄがスキャン動作を行う時点の各ゲートドライバへの電源電圧が一定に制御される。
　以上のように、実施の形態１では、液晶表示パネル１のサイズやパネル製造時のばらつきにより、ＴＦＴ基板１０内での配線抵抗に差異が生じた場合であっても、設計段階で各ゲートドライバ２Ａ～２Ｄへの印加電圧の値を予め設定することなく、各ゲートドライバ２Ａ～２Ｄがスキャン動作を行う時点の印加電圧を一定に制御することができる。この結果、本実施の形態では、ＴＦＴ基板１０内での配線抵抗による電圧降下の影響を低減することができ、画面表示における品質向上を図ることができる。
　（実施の形態２）
　実施の形態２では、インピーダンス変換器１２１が出力する信号からノイズを除去するノイズ除去器を備える構成について説明する。
　なお、液晶表示装置の全体構成については実施の形態１と同様であるため、その説明を省略する。
　図８は実施の形態２に係る電圧制御部１２０の構成を示すブロック図である。実施の形態２に係る電圧制御部１２０は、上述したインピーダンス変換器１２１、減算器１２２、及び制御部１２３に加え、ノイズ除去器であるピーク検出部１２４を備える。
　ピーク検出部１２４は、インピーダンス変換器１２１から出力される信号についてピーク検出を行い、検出結果を出力することにより、当該信号に含まれる高周波ノイズを除去する。ピーク検出部１２４は、例えば検波回路で構成される。高周波ノイズは、主に水平期間の周期で発生するため、ピーク検出部１２４の時定数は水平期間の周期よりも十分に長い時間に設定することが好ましい。ピーク検出部１２４は、ノイズを除去した後の信号を後段の減算器１２２へ出力する。なお、減算器１２２及び制御部１２３の動作については、実施の形態１と同様である。
　以上のように、実施の形態２では、電圧モニタ配線１０２を通じて電圧制御部１２０に入力される電圧モニタ信号にノイズが含まれる場合であっても、ノイズを除去した上でＰＩＤ制御を実行することができるので、ノイズに起因した制御出力の変動を抑えることができる。
　なお、本実施の形態では、電圧制御部１２０がノイズ除去器としてピーク検出部１２４を備える構成としたが、ピーク検出部１２４に代えてボトム検出部を備えて高周波ノイズを除去する構成であってもよい。
　（実施の形態３）
　実施の形態３では、電圧制御部１２０がノイズ除去器として平滑部１２５を備える構成について説明する。
　なお、液晶表示装置の全体構成については実施の形態１と同様であるため、その説明を省略する。
　図９は実施の形態３に係る電圧制御部１２０の構成を示すブロック図である。実施の形態３に係る電圧制御部１２０は、上述したインピーダンス変換器１２１、減算器１２２、及び制御部１２３に加え、ノイズ除去器である平滑部１２５を備える。
　平滑部１２５は、例えばローパスフィルタであり、インピーダンス変換器１２１から出力される信号について平滑化処理を施すことにより、当該信号に含まれる高周波ノイズを除去する。高周波ノイズは、主に水平期間の周期で発生するため、ローパスフィルタの時定数は水平期間の周期よりも十分に長い時間に設定することが好ましい。平滑部１２５は、ノイズを除去した後の信号を後段の減算器１２２へ出力する。なお、減算器１２２及び制御部１２３の動作については、実施の形態１と同様である。
　以上のように、実施の形態３では、電圧モニタ配線１０２を通じて電圧制御部１２０に入力される電圧モニタ信号にノイズが含まれる場合であっても、ノイズを除去した上でＰＩＤ制御を実行することができるので、ノイズに起因した制御出力の変動を抑えることができる。
　なお、本実施の形態では、ローパスフィルタを用いて平滑化処理を施す構成としたが、Ａ／Ｄ変換を行った後、連続する複数のサンプリング値を移動平均することによって平滑化処理を施す構成としてもよい。
　（実施の形態４）
　実施の形態４では、前フレームで得られた情報を用いて、次フレームの制御値を予測する構成について説明する。
　なお、液晶表示装置の全体構成については実施の形態１と同様であるため、その説明を省略する。
　図１０は実施の形態４に係る電源部の構成を示すブロック図である。実施の形態４に係るタイミングコントローラ１００は、実施の形態１と同様に、ゲートドライバ２及びソースドライバ３へ印加する印加電圧を出力する電源部１１０、及び電源部１１０が出力する印加電圧の電圧値を制御する電圧制御部１３０を備える。
　電圧制御部１３０は、インピーダンス変換器１３１、ノイズ除去部１３２、サンプリング部１３３、メモリ部１３４、及び制御部１３５を備える。
　インピーダンス変換器１３１は、例えばボルテージフォロワであり、電圧モニタ配線１０２を通じて入力される電圧モニタ信号を低インピーダンスの信号に変換する。ノイズ除去部１３２は、例えば、ピーク検出器、ボトム検出器、ローパスフィルタ等であり、インピーダンス変換器１３１から出力される信号からノイズを除去する。
　サンプリング部１３３は、例えばＡＤ変換器である。サンプリング部１３３には、ノイズ除去部１３２にてノイズが除去された信号、及び各ゲートドライバ２Ａ～２Ｄが動作するタイミングを示すゲートドライバポインタ信号が入力される。図１１はモニタ電圧のサンプリングタイミングを説明する波形図である。本実施の形態では、ゲートドライバポインタ信号によって示されるサンプリングタイミングを、スキャン動作を行うゲートドライバが切り替わるタイミングから所定時間ずらしたタイミング（例えば、各期間Ｓ１～Ｓ４の中間のタイミング）に設定する。サンプリング部１３３は、ゲートドライバポインタ信号によって示されるタイミングにて、ノイズ除去部１３２から入力された信号をサンプリングし、後段のメモリ部１３４へ出力する。サンプリング部１３３によってサンプリングされた値はメモリ部１３４に記録される。
　制御部１３５は、メモリ部１３４に記録されたサンプリング値Ｖｓと予め設定された目標値Ｖｒｅｆとの誤差値ΔＶに応じて、次フレームで供給する各ゲートドライバ２Ａ～２Ｄへの印加電圧の値Ｖｏを決定する。例えば、前フレームにおいて供給した印加電圧の値をＶｏ（ｎ－１）、サンプリング値Ｖｓと目標値Ｖｒｅｆとの誤差値をΔＶｘ（ｎ－１）とした場合、電圧制御部は、次フレームで供給する印加電圧の値Ｖｏ（ｎ）を、Ｖｏ（ｎ）＝Ｖｏ（ｎ－１）＋Ｋ・ΔＶ（ｎ－１）によって算出することができる。ここで、Ｋは１以下の定数とすることが好ましい。電圧制御部１３０は、制御部１３５にて算出された値Ｖｏ（ｎ）を制御出力とする信号を電源部１１０へ出力する。
　電源部１１０は、電圧制御部１３０からの制御出力に基づき、各ゲートドライバ２Ａ～２Ｄがスキャン動作を行う時点で、電圧値がＶｏ（ｎ）となるように各ゲートドライバ２Ａ～２Ｄへの印加電圧を出力する。以上の構成により、本実施の形態では、電圧モニタ配線１０２を介して監視しているモニタ電圧の値Ｖｍが一定の目標電圧の値Ｖｒｅｆとなるように制御される。
　以上のように、実施の形態４では、液晶表示パネル１のサイズやパネル製造時のばらつきにより、ＴＦＴ基板１０内での配線抵抗に差異が生じた場合であっても、設計段階で各ゲートドライバ２Ａ～２Ｄへの印加電圧の値を予め設定することなく、各ゲートドライバ２Ａ～２Ｄがスキャン動作を行う時点の印加電圧を一定に制御することができる。この結果、本実施の形態では、ＴＦＴ基板１０内での配線抵抗による電圧降下の影響を低減することができ、画面表示における品質向上を図ることができる。
　また、実施の形態１～３のようにＰＩＤ制御を行った場合、現実には各期間Ｓ１～Ｓ４でゲートドライバ２Ａ～２Ｄを切り替えたタイミングから制御電圧Ｖｏが応答して収束するまでの間、図７に示すようにリップル電圧が発生するが、実施の形態４では、前フレームで得られた情報を用いて、次フレームの制御電圧の値Ｖｏを予測することができるので、制御応答の期間のリップル電圧を発生させることなく、ゲートドライバ２Ａ～２Ｄの切り替え直後から最適な電圧が供給され、安定的な電圧制御が可能となる。
　また、サンプリング部１３３において、さらに、各ゲートドライバ２Ａ～２Ｄがゲート配線１１を順次選択して駆動するゲートパルスのエッジタイミングからずらした中間タイミングでサンプリングを行うことにより、ゲートパルスエッジ近傍で発生する高周波ノイズを除去したサンプリングが可能であるため、実施の形態４では、ノイズ除去部１３２は必ずしも必要ではない。
　今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
　以上の実施の形態に関し、更に以下の付記を開示する。
　本発明の一実施形態に係る液晶表示装置は、複数の画素が第１方向および第２方向によって規定されるマトリクスの形態に形成され、複数のゲート配線が前記第１方向に沿って配設され、複数のソース配線が前記第２方向に沿って配設された表面を有する基板を備える表示パネルと、前記基板の第１端辺にて前記ゲート配線と接続された複数のゲートドライバと、前記基板の第２端辺にて前記ソース配線と接続された複数のソースドライバと、電源部と、前記複数のゲートドライバを動作させる電源電圧を各ゲートドライバに印加する単一の第１配線とを備え、前記複数のゲートドライバは、前記基板の前記第１端辺にて前記第２方向に沿って複数配置されており、前記電源部の近位から遠位の順に前記第１配線を介して前記電源部と接続されており、前記第１配線は、その一部の区間が前記基板の前記表面に形成されており、前記電源部から最遠位のゲートドライバへの印加電圧の値を所定の電圧値に制御する電圧制御部を備える。
　本実施形態に従えば、電源部の近位から遠位の順に第１配線を介して電源部に接続された複数のゲートドライバのうち、最遠位のゲートドライバへの印加電圧の値を所定の電圧値に制御することにより、第１配線の配線抵抗による各ゲートドライバでの電圧降下の影響を軽減することができ、表示品質の低下を回避することができる。
　本実施形態において、前記電圧制御部は、前記所定の電圧値と前記印加電圧の前記値との差分に応じて前記電源部での出力電圧を変更させることが好ましい。
　本実施形態に従えば、所定の電圧値と最遠位のゲートドライバへの印加電圧の値との差分に応じて電源部での出力電圧を変更させるので、液晶表示装置の設計段階で統計処理等によって各ゲートドライバへの印加電圧の値を設定することは必要でなく、最遠位のゲートドライバへ印加される実際の電圧値に基づき、各ゲートドライバへの印加電圧を適切に制御することができる。
　好ましい実施形態において、前記電圧制御部は、前記所定の電圧値が記録されている記録部と、前記記録部から受け取った前記所定の電圧値と前記印加電圧の前記値との差分を算出し、算出した該差分に応じた電圧を前記電源部からの出力電圧に加える信号を該電源部へ出力する制御部とを備えていてもよい。
　本実施形態に従えば、所定の電圧値と最遠位のゲートドライバへの印加電圧の値との差分を算出し、算出した差分に応じた電圧を電源部からの出力電圧に加える信号を電源部に出力するので、液晶表示装置の設計段階で統計処理等によって各ゲートドライバへの印加電圧の値を設定することは必要でなく、最遠位のゲートドライバへ印加される実際の電圧値に基づき、各ゲートドライバへの印加電圧を適切に供給することができるように電源部を制御することができる。
　好ましい実施形態において、前記電圧制御部は、前記所定の電圧値が記録されており、かつ第１走査期間の間に前記印加電圧の前記値を記録する記録部と、前記記録部から受け取った前記所定の電圧値と前記印加電圧の前記値との差分を算出し、前記第１走査期間の次の走査期間における前記電源部からの出力電圧の値を、算出した前記差分と前記第１走査期間における前記印加電圧の前記値とを加えた値に変更する信号を前記電源部へ出力する制御部とを備えていてもよい。
　本実施形態に従えば、所定の電圧値と最遠位のゲートドライバへの印加電圧の値との差分を算出し、算出した差分に応じた電圧と第１走査期間内に出力させた出力電圧とを加えた電圧を第１走査期間の次の走査期間に出力させる信号を出力するので、ゲートドライバの切り替わり直後から各ゲートドライバに対して適切な印加電圧を供給することができる。
　本実施形態において、前記記録部は、前記印加電圧の前記値が、前記第１走査期間内の、前記複数のゲートドライバの各々が駆動される期間内で少なくとも一回記録されることが好ましく、前記制御部は、前記第１走査期間の次の走査期間において、対応するゲートドライバが駆動される期間にわたって前記変更する信号を前記電源部へ出力することが好ましい。
　本実施形態に従えば、各ゲートドライバが駆動される期間内で印加電圧の値が少なくとも一回記録され、所定の電圧値と最遠位のゲートドライバへの印加電圧の値との差分を算出し、算出した差分に応じた電圧と第１走査期間内に出力させた出力電圧とを加えた電圧を、次の走査期間において、対応するゲートドライバが駆動される期間にわたって出力させるので、例えばゲートパルスのエッジ部を除く期間にて、最遠位のゲートドライバへの印加電圧の値を取得することにより、ゲートパルスにおけるノイズの影響を回避することができる。
　本実施形態において、前記電圧制御部は、前記第１配線における、前記最遠位のゲートドライバへ電圧を印加するための配線領域から取得した信号のインピーダンス変換を行って前記印加電圧の前記値を生成するインピーダンス変換器をさらに備えていてもよい。
　本実施形態に従えば、インピーダンス変換器を備えるので、例えば最遠位のゲートドライバへの印加電圧を高インピーダンスで受けて、低インピーダンスの電圧に変換することができるので、最遠位のゲートドライバへの印加電圧の値を精度良く計測することができる。
　本実施形態において、前記電圧制御部は、前記インピーダンス変換によって得られた値のノイズを除去するノイズ除去器をさらに備えていてもよい。
　本実施形態に従えば、インピーダンス変換によって得られた値のノイズを除去するノイズ除去器を備えるので、例えばゲートパルスのエッジ部におけるノイズを除去して、最遠位のゲートドライバへの印加電圧の値を精度良く計測することができる。
　本実施形態において、前記電圧制御部と前記配線領域とを接続する第２配線をさらに備えることが好ましい。
　本実施形態に従えば、電圧制御部と最遠位のゲートドライバへ電圧を印加するための配線領域とを接続する第２配線を備えるので、当該第２配線を介して、最遠位のゲートドライバへの印加電圧の値を取得することができる。
　本実施形態において、前記第２配線は、その一部の区間が前記基板の前記表面に形成されていてもよい。
　本実施形態に従えば、第１配線及び第２配線を基板に形成しているため、各ゲートドライバに電圧を印加するための配線を形成したゲート基板を設けなくてもよく、挟額縁化を図ることができる。
　本発明の一実施形態に係る液晶表示装置の駆動方法は、複数の画素が第１方向および第２方向によって規定されるマトリクスの形態に形成され、複数のゲート配線が前記第１方向に沿って配設され、複数のソース配線が前記第２方向に沿って配設された表面を有する基板を備える表示パネルと、前記基板の第１端辺にて前記ゲート配線と接続された複数のゲートドライバと、前記基板の第２端辺にて前記ソース配線と接続された複数のソースドライバと、電源部と、前記複数のゲートドライバを動作させる電源電圧を各ゲートドライバに印加する単一の第１配線とを備え、前記複数のゲートドライバは、前記基板の前記第１端辺にて前記第２方向に沿って複数配置されており、前記電源部の近位から遠位の順に前記第１配線を介して前記電源部と接続されており、前記第１配線は、その一部の区間が前記基板の前記表面に形成されている液晶表示装置の駆動方法であり、前記電源部から最遠位のゲートドライバへの印加電圧の値と所定の電圧値との差分を算出し、算出した差分に応じて前記電源部での出力電圧を変更させることにより、前記印加電圧の値を前記所定の電圧値に制御する。
　本実施形態に従えば、電源部の近位から遠位の順に第１配線を介して電源部に接続された複数のゲートドライバのうち、最遠位のゲートドライバへの印加電圧の値を所定の電圧値に制御することにより、各ゲートドライバに至る第１配線の配線抵抗による電圧降下の影響を軽減することができ、表示品質の低下を回避することができる。
　１　液晶表示パネル
　２（２Ａ～２Ｄ）　ゲートドライバ
　３　ソースドライバ
　１０　ＴＦＴ基板
　１１　ゲート配線
　１２　ソース配線
　１３　画素
　２０，３０　フィルム基板
　３１　ソース基板
　３２　フラットケーブル
　１００　タイミングコントローラ
　１０１　ゲート電源配線
　１０２　電圧モニタ配線
　１１０　電源部
　１２０，１３０　電圧制御部
　１２１，１３１　インピーダンス変換器
　１２２　減算器
　１２３，１３５　制御部
　１２４　ピーク検出部
　１２５　平滑部
　１３２　ノイズ除去部
　１３３　サンプリング部
　１３４　メモリ部

Claims (9)

  1. 　複数の画素が第１方向および第２方向によって規定されるマトリクスの形態に形成されており、複数のゲート配線が前記第１方向に沿って配設されており、複数のソース配線が前記第２方向に沿って配設された表面を有する基板を備える表示パネルと、
    　前記基板の第１端辺にて前記ゲート配線と接続された複数のゲートドライバと、
    　前記基板の第２端辺にて前記ソース配線と接続された複数のソースドライバと、
    　電源部と、
    　前記複数のゲートドライバを駆動する電圧を各ゲートドライバに印加する単一の第１配線と
    　を備え、
    　前記複数のゲートドライバは、前記基板の前記第１端辺にて前記第２方向に沿って複数配置されており、前記電源部の近位から遠位の順に前記第１配線を介して前記電源部と接続されており、
    　前記第１配線は、その一部の区間が前記基板の前記表面に形成されており、
    　前記電源部から最遠位のゲートドライバへの印加電圧の値を所定の電圧値に制御する電圧制御部
    　を備える、液晶表示装置。
  2. 　前記電圧制御部は、前記所定の電圧値と前記印加電圧の前記値との差分に応じて前記電源部での出力電圧を変更させる
    　請求項１に記載の液晶表示装置。
  3. 　前記電圧制御部は、
    　前記所定の電圧値が記録されている記録部と、
    　前記記録部から受け取った前記所定の電圧値と前記印加電圧の前記値との差分を算出し、算出した該差分に応じた電圧を前記電源部からの出力電圧に加える信号を該電源部へ出力する制御部と
    　を備える、請求項２に記載の液晶表示装置。
  4. 　前記電圧制御部は、
    　前記所定の電圧値が記録されており、かつ第１走査期間の間に前記印加電圧の前記値を記録する記録部と、
    　前記記録部から受け取った前記所定の電圧値と前記印加電圧の前記値との差分を算出し、前記第１走査期間の次の走査期間における前記電源部からの出力電圧の値を、算出した前記差分と前記第１走査期間における前記印加電圧の前記値とを加えた値に変更する信号を前記電源部へ出力する制御部と
    　を備える、請求項２に記載の液晶表示装置。
  5. 　前記記録部は、前記印加電圧の前記値が、前記第１走査期間内の、前記複数のゲートドライバの各々が駆動される期間内で少なくとも一回記録され、
    　前記制御部は、前記第１走査期間の次の走査期間において、対応するゲートドライバが駆動される期間にわたって前記変更する信号を前記電源部へ出力する
    　請求項４に記載の液晶表示装置。
  6. 　前記電圧制御部は、前記第１配線における、前記最遠位のゲートドライバへ電圧を印加するための配線領域から取得した信号のインピーダンス変換を行って前記印加電圧の前記値を生成するインピーダンス変換器をさらに備える
    　請求項２から５の何れか一項に記載の液晶表示装置。
  7. 　前記電圧制御部は、前記インピーダンス変換によって得られた値のノイズを除去するノイズ除去器をさらに備える
    　請求項６に記載の液晶表示装置。
  8. 　前記電圧制御部と前記配線領域とを接続する第２配線をさらに備える
    　請求項６または７に記載の液晶表示装置。
  9. 　複数の画素が第１方向および第２方向によって規定されるマトリクスの形態に形成され、複数のゲート配線が前記第１方向に沿って配設され、複数のソース配線が前記第２方向に沿って配設された表面を有する基板を備える表示パネルと、前記基板の第１端辺にて前記ゲート配線と接続された複数のゲートドライバと、前記基板の第２端辺にて前記ソース配線と接続された複数のソースドライバと、電源部と、前記複数のゲートドライバを駆動する電圧を各ゲートドライバに印加する単一の第１配線とを備え、前記複数のゲートドライバは、前記基板の前記第１端辺にて前記第２方向に沿って複数配置され、前記電源部の近位から遠位の順に前記第１配線を介して前記電源部と接続されており、前記第１配線は、その一部の区間が前記基板の前記表面に形成されている液晶表示装置の駆動方法において、
    　前記電源部から最遠位のゲートドライバへの印加電圧の値と所定の電圧値との差分を算出し、
    　算出した差分に応じて前記電源部での出力電圧を変更させることにより、前記印加電圧の値を前記所定の電圧値に制御する
    　液晶表示装置の駆動方法。
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