WO2018070108A1 - シリコンウェーハの研磨方法、シリコンウェーハの製造方法およびシリコンウェーハ - Google Patents

シリコンウェーハの研磨方法、シリコンウェーハの製造方法およびシリコンウェーハ Download PDF

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雅史 西村
宏知 田中
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    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Definitions

  • the present invention relates to a method for polishing a silicon wafer, a method for manufacturing a silicon wafer, and a silicon wafer, and in particular, can suppress the occurrence of slip from a notch portion formed on the outer peripheral portion of the silicon wafer during heat treatment in a device forming process.
  • the present invention relates to a silicon wafer polishing method, a silicon wafer manufacturing method, and a silicon wafer.
  • the silicon wafer that is the substrate of the semiconductor device is obtained as follows. First, in the wafer manufacturing process, the outer periphery of a single crystal silicon ingot grown by the Czochralski (CZochalski, CZ) method or the like is subjected to a grinding process to adjust the ingot diameter to a specified value, and then sliced. A number of silicon wafers are used. Subsequently, after chamfering, flattening (lapping) processing, double-side polishing processing, finish polishing processing, etc. are performed on the obtained silicon wafer, final cleaning is performed, and various quality inspections are performed to check for abnormalities. Completed as a product and shipped.
  • Czochralski Czochralski
  • slip When the slip occurs, it causes local deformation, and in the device formation process, an overlay error may be caused in the photolithography process for transferring the device pattern onto the silicon wafer, thereby reducing the device yield. For this reason, it is important that slip does not occur even when subjected to rapid heating and cooling heat treatment.
  • Patent Document 1 discloses a rapid heating / cooling heat treatment in a device formation process by controlling the density and size of precipitates in a silicon wafer by a predetermined heat treatment on a crystal having no grown-in defects. The method for preventing the extension of slips from oxygen precipitates, transport flaws, and contact flaws is also described.
  • a notch indicating a specific crystal direction is often formed on the outer peripheral portion of the silicon wafer.
  • a notch indicating the ⁇ 110> direction or the like is formed in a silicon wafer having a (100) crystal plane. This notch is formed, for example, by moving the grindstone in the axial direction of the ingot after adjusting the diameter of the grown single crystal silicon ingot in the above-described wafer manufacturing process (see, for example, Patent Document 2).
  • notch portion Due to the particularity of the shape, thermal stress tends to concentrate during the heat treatment in the notch formed as described above and the area in the vicinity thereof (hereinafter referred to as “notch portion”).
  • damage formed on the notch end face during notch processing is difficult to remove by subsequent chamfering treatment and tends to remain. Therefore, slip is likely to occur from the notch portion during the heat treatment in the device formation process.
  • Patent Document 1 it is said that the generation of slips from conveyance scratches and contact scratches on the outer peripheral portion of the back surface of the wafer can be prevented by controlling the density and size of the precipitates in the silicon wafer. As a result, it has been found that slip occurs due to the conveyance scratches and contact scratches in the notch portion during the heat treatment in the device forming process.
  • an object of the present invention is to provide a silicon wafer chamfering polishing method, a silicon wafer manufacturing method, and a silicon wafer that can suppress the occurrence of slipping from a notch portion formed on the outer periphery of the silicon wafer during heat treatment in a device forming process. Is to provide.
  • the gist configuration of the present invention for solving the above-described problems is as follows. (1) In a method for chamfering a silicon wafer having a notch, A method for chamfering and polishing a silicon wafer, wherein the notch is overpolished by a mirror chamfering polishing process on at least one main surface side of the silicon wafer.
  • the overpolish has a notch depth of D [mm], and the distance from the outer peripheral edge of the silicon wafer to the inner edge in the wafer radial direction of the polishing area of the notch is 1.7 ⁇ D [mm]
  • the manifestation of the processing damage is performed by subjecting the silicon wafer to a first heat treatment at a first temperature of 900 ° C. or more and 1150 ° C. or less, and then at a second temperature of 1100 ° C. or more and 1200 ° C. or less.
  • the method for chamfering and polishing a silicon wafer according to (6) which is performed by performing a selective etching process with an etching rate of 1.3 ⁇ m / min or less after the heat treatment.
  • the notch depth is D [mm]
  • the distance from the outer peripheral edge of the silicon wafer to the inner edge in the wafer radial direction of the polishing region of the notch is 1.7 ⁇ .
  • the silicon wafer chamfering and polishing method according to the present invention is a method for chamfering and polishing a silicon wafer having a notch.
  • the notch is over-polished on at least one main surface side of the silicon wafer by mirror chamfering polishing.
  • the present inventor has studied a method for suppressing the occurrence of slips starting from the conveyance flaws and contact flaws of the notch portion.
  • thermal stress tends to concentrate on the notch during heat treatment. Therefore, the thermal stress generated by this heat treatment is one of the major causes of slip generation. However, this factor is difficult to solve as long as the shape of the notch is determined by the standard.
  • the present inventors paid attention to the contact pressure generated at the contact portion between the outer peripheral portion of the silicon wafer back surface and the wafer support. That is, at the time of heat treatment in the device formation process, the outer periphery of the silicon wafer is supported by the wafer support, and the contact pressure between the outer periphery of the silicon wafer and the wafer support is the contact pressure caused by the weight of the silicon wafer. Will occur.
  • the area of the outer periphery of the wafer supported by the wafer support is an area of about 2 mm from the outer periphery of the wafer toward the center, but in the future, the support area is expected to be narrower than it is now.
  • the diameter of the silicon wafer increases, the weight of the wafer also increases. As a result, in the future, it is expected that the contact pressure will increase compared to the present, and slip will be more likely to occur.
  • the present inventor thought that if the contact pressure is reduced at the notch portion, even if thermal stress is concentrated, it is possible to suppress the occurrence of slips starting from conveyance scratches or contact scratches.
  • at least one main surface side of the silicon wafer that is, at least on the back surface side of the silicon wafer in contact with the wafer support, it is extremely necessary to overpolish the notch by a mirror chamfering polishing process. They found it to be effective.
  • over-polishing means that the wafer is chamfered to the inner side in the wafer in-plane direction more than usual when chamfering the wafer outer peripheral portion.
  • the chamfering polishing process is performed so as to increase the effective area of the wafer and reduce the chamfering width so that more devices can be manufactured, that is, to suppress or prevent overpolishing.
  • the notch is intentionally overpolished by a mirror chamfering polishing process in order to suppress the occurrence of slip from a conveyance flaw or contact flaw at the notch portion.
  • the flat surface of the region which is at least one of the main surfaces is subjected to a taper processing, so that the area where the outer periphery of the wafer back surface contacts the wafer support is reduced and the contact pressure of the notch portion is reduced. Reduced. Therefore, as shown in the Example mentioned later, the stress applied to the conveyance flaw and contact flaw of a notch part is reduced. Moreover, since the conveyance flaw and the contact flaw itself are reduced, the occurrence of slip can be suppressed.
  • FIG. 1 is a schematic diagram for explaining a mirror chamfering polishing process of a notch.
  • the mirror chamfering polishing process for the notch N is performed by placing the silicon wafer W on the table T, applying the polishing pad P to the notch N at a predetermined inclination angle with respect to the vertical direction, and rotating the polishing pad P. be able to.
  • the polishing conditions such as the angle of inclination of the polishing pad P from the vertical direction, the hardness of the polishing pad P, the polishing time, the type of slurry, etc. are appropriately set. Can be done to set.
  • the notch depth is D [mm]
  • the distance from the outer peripheral end of the silicon wafer W to the inner end in the wafer radial direction of the polishing region of the notch N is 1.7 ⁇ D [mm] or more. It is preferable to carry out. As a result, as shown in the examples described later, the contact pressure between the outer peripheral portion of the wafer back surface and the wafer support is reduced, thereby reducing the stress applied to the conveyance scratches and the contact scratches in the notch portion. It is possible to suppress the occurrence of slips from the conveyance flaws and contact flaws of the part.
  • the oxygen concentration in the outer peripheral portion of the silicon wafer is high (for example, 10.1 ⁇ 10 17 atoms / cm 3 or more), a slip is caused by a conveyance scratch or a contact scratch in the notch portion. Occurrence can be completely prevented.
  • the notch depth D is defined by the SEMI standard. For example, for a wafer with a diameter of 300 mm, it is 1.00 mm + 0.25 mm ⁇ 0.00 mm. That is, in the case of a wafer having a diameter of 300 mm, the notch depth D is specified to be 1.00 mm or more and 1.25 mm or less. Therefore, when the depth D of the notch is 1.00 mm, the distance from the outer peripheral end of the silicon wafer W to the inner end in the wafer radial direction of the polishing region of the notch N is set to 1.7 mm or more. Can be played. Similarly, when the depth D of the notch is 1.25 mm, the above-described effects can be achieved by setting the distance to 1.95 mm or more.
  • the “distance from the outer peripheral edge of the silicon wafer to the inner end in the wafer radial direction of the notch polishing region” means the inner end T of the notch N in the wafer radial direction, as shown in FIG.
  • the distance L from the outer peripheral edge E of the silicon wafer to the inner end I in the wafer radial direction of the over-polished region of the notch N is meant.
  • the outer peripheral edge E of the silicon wafer W means a position where the outer peripheral edge E ′ of a region other than the notch N is extrapolated to the notch N.
  • the over polishing is performed so that the distance L is 1.95 ⁇ D [mm] or more.
  • the contact pressure between the outer peripheral portion of the wafer back surface and the wafer support is further reduced, thereby further reducing the stress on the conveyance scratches and contact scratches of the notch portion.
  • the conveyance scratches and the contact scratches themselves can be reduced, so that the occurrence of slips from the conveyance scratches and contact scratches in the notch portion can be further suppressed.
  • the oxygen concentration in the outer peripheral portion of the silicon wafer is low (for example, less than 9.8 ⁇ 10 17 atoms / cm 3 ), slips from contact scratches formed in the outer peripheral portion of the wafer back surface in the device forming process Can be completely prevented.
  • the upper limit of the distance L is not particularly limited in terms of suppressing slip, but is preferably 3.0 mm or less from the viewpoint of difficulty in processing.
  • slip does not occur from a flaw existing at a position sufficiently away from the notch inward in the wafer radial direction. Specifically, the present inventor has confirmed that slip does not occur from scratches present at a position 8 mm from the outer peripheral edge among the scratches of the notch portion.
  • the oxygen concentration in the outer peripheral portion of the silicon wafer is preferably 9.8 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more.
  • Oxygen in the silicon wafer has the effect of pinning dislocations and suppressing the occurrence of slip.
  • the oxygen concentration in the outer peripheral portion of the silicon wafer is 9.8 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more. More preferably, the oxygen concentration in the outer peripheral portion is 10.1 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more.
  • the “outer peripheral part of the silicon wafer” means an annular region from the outer peripheral edge of the wafer to 10 mm in the wafer center direction.
  • the processing damage formed on the end face of the notch is manifested and reduced.
  • slip occurs due to the processing damage of the notch end face formed when the notch is formed.
  • the processing damage of this notch end face cannot be observed unless it is made visible unlike the scratches, it is difficult to remove.
  • the inventor of the present invention examined a method that can make these manifest.
  • the present inventor has a relatively low temperature of 900 ° C. or higher and 1150 ° C. or lower.
  • a second heat treatment performed at a second temperature of 900 ° C. or higher and 1150 ° C. or lower, which is higher than the first temperature is performed. It has been found that by performing a selective etching treatment of 3 ⁇ m or less, the processing damage of the notch end face can be manifested as oxidation-induced stacking fault oxygen-induced defects (Oxidation induced Stacking Fault, OSF).
  • OSF oxidation-induced stacking fault oxygen-induced defects
  • the first heat treatment can be performed using an appropriate heat treatment furnace, but the temperature when the silicon wafer is put into the heat treatment furnace is preferably 650 ° C. or higher and 800 ° C. or lower. Moreover, it is preferable that the temperature increase rate to 1st temperature shall be 3 to 6 degree-C / sec.
  • the time for performing the first heat treatment is preferably 30 minutes or more and 300 minutes or less.
  • the OSF nucleus can be formed by aggregating oxygen in the silicon wafer in the vicinity of the processing damage.
  • the OSF nucleation effect is saturated and does not change.
  • the atmosphere for performing the first heat treatment is not particularly limited, but the first heat treatment is preferably performed in a dry oxygen gas atmosphere in that oxygen in the silicon wafer is aggregated in the vicinity of the processing damage.
  • a second heat treatment is performed at a second temperature of 1100 ° C. or more and 1200 ° C. or less on the silicon wafer to be evaluated subjected to the first heat treatment.
  • the second temperature is lower than 1100 ° C.
  • the formation of OSF is not necessarily sufficient.
  • the temperature exceeds 1200 ° C., the diffusion of interstitial silicon is accelerated, and as a result, the formation of OSF becomes difficult.
  • the time for performing the second heat treatment is preferably 30 minutes or more and 200 minutes or less.
  • the OSF can be formed starting from the OSF nucleus formed by the first heat treatment.
  • the OSF formation effect is saturated and does not change.
  • the atmosphere for performing the second heat treatment is not particularly limited, but it is preferably performed in a wet oxygen gas atmosphere containing water vapor from the viewpoint of efficiently forming the OSF.
  • a selective etching process with an etching rate of 1.3 ⁇ m / min or less is performed on the silicon wafer to be evaluated that has undergone the second heat treatment.
  • the processing damage on the notch end face can be manifested as OSF.
  • the etching rate is preferably 0.05 ⁇ m / min or more.
  • the etching rate of 1.3 ⁇ m / min or less can be performed, for example, by preparing an etching solution. Specifically, Si selective etching proceeds by Si oxidation and Si oxide removal. Etching progresses due to this removal of Si oxide, so the ratio of chemicals for oxidation and chemicals for oxide film removal, and the amount of buffer added to suppress oxidation and oxide removal at the same time are adjusted. Thus, the etching rate can be set to 1.3 ⁇ m / min or less.
  • the chemical for oxidation include nitric acid and chromic acid
  • examples of the chemical for removing the oxide film include hydrofluoric acid
  • examples of the buffer include water and acetic acid.
  • the light etching method is preferable from the viewpoint of easy observation of OSF due to surface roughness.
  • the etching rate of the light etching method is 1.0 ⁇ m / min.
  • the time for performing the etching treatment is preferably 1 second or more and 180 seconds or less.
  • the OSF can be formed starting from the OSF nucleus formed by the first heat treatment.
  • it exceeds 180 seconds surface roughness occurs, and it becomes difficult to observe the OSF due to the influence of the disturbance. More preferably, it is 5 seconds or more and 30 seconds or less.
  • the processing damage existing on the notch end face of the silicon wafer can be manifested as OSF. Therefore, the processing damage can be detected as OSF by observing the notch end face with an optical microscope, for example. .
  • the processing damage of the notch end face can be manifested by the above-described method, the processing damage can be reduced by appropriately selecting a polishing pad and slurry when performing mirror chamfering polishing treatment. I understood. Furthermore, it was also found that the processing damage can be completely removed depending on the combination of the polishing pad and the slurry.
  • the reduction in the processing damage of the notch end face can be performed in the same process as the mirror chamfering polishing process for overpolishing the notch or in a process different from the overpolish.
  • the effect of over polishing is related to the contact pressure between the outer periphery of the wafer back surface and the wafer support and the transport scratches and contact scratches generated on the wafer back surface. You may go.
  • the method for chamfering a silicon wafer according to the present invention it is possible to suppress the occurrence of slip from the notch portion during the heat treatment in the device forming process.
  • the method for producing a silicon wafer according to the present invention includes growing a silicon ingot by a predetermined method, slicing the grown silicon ingot to obtain a silicon wafer, and then obtaining the silicon wafer according to the present invention with respect to the obtained silicon wafer.
  • a notch mirror chamfering polishing process is performed by a wafer chamfering polishing method. Therefore, there is no limitation on processes other than the mirror chamfering polishing process of the notch.
  • an example of the manufacturing method of the silicon wafer of this invention is shown.
  • polycrystalline silicon put into a quartz crucible is melted to about 1400 ° C. by the CZ method, and then the seed crystal is immersed in a liquid surface and pulled up while rotating, for example, the crystal plane is the (100) plane.
  • a single crystal silicon ingot is manufactured.
  • the oxygen concentration in the silicon ingot can be controlled by using a magnetic field application Czochralski (MCZ) method in which a magnetic field is applied during manufacture of the ingot.
  • MCZ magnetic field application Czochralski
  • the single crystal silicon block in which the notch is formed is sliced to a thickness of, for example, about 1 mm to obtain a silicon wafer.
  • a primary chamfering process is performed on the outer peripheral portion of the obtained silicon wafer.
  • This primary chamfering process can be performed by polishing using a fine grinding wheel in which grooves having a shape corresponding to the chamfered shape are formed in advance on the outer peripheral portion by truing, a contouring process, or the like. Specifically, first, for example, a metal bond cylindrical grindstone of about # 600 is pressed against the outer peripheral portion of the silicon wafer, and a primary chamfering process is performed in which chamfering is roughly performed in a predetermined shape. Thereby, the outer peripheral part of the silicon wafer is processed into a predetermined rounded shape.
  • the primary chamfering process is applied to the notch.
  • a # 600 metal bond having a smaller diameter than that of the grindstone performed on the entire outer periphery of the silicon wafer (the diameter of the portion in sliding contact with the wafer is 1 mm, for example) can be used.
  • the chamfering process can be performed by pressing the grindstone against the notch while rotating the grindstone and moving the grindstone along the contour of the notch.
  • a primary planarization process (lapping process) is performed on the main surface of the silicon wafer.
  • a silicon wafer is placed between a pair of parallel lapping plates, and a lapping solution made of, for example, a mixture of alumina abrasive grains, a dispersant, and water is supplied between the lapping plates, with a predetermined amount. Rotate and slide under pressure. Thereby, the front and back surfaces of the silicon wafer are mechanically lapped to increase the parallelism of the wafer.
  • the wrap amount of the silicon wafer is about 40 to 100 ⁇ m including both the front and back surfaces of the wafer.
  • a secondary chamfering process is performed on the outer peripheral portion of the silicon wafer that has been subjected to the primary planarization process by polishing using a disc-shaped grindstone using a precision grinding wheel, a contouring process, or the like.
  • This secondary chamfering process is performed using, for example, a # 2000 metal bond chamfering grindstone that is finer than the primary chamfering process.
  • a # 2000 metal bond having a smaller diameter than the grindstone performed on the entire outer periphery of the silicon wafer (the diameter of the portion in sliding contact with the wafer is 1 mm, for example) can be used.
  • the grinding stone is pressed against the notch while rotating, and the grinding stone is moved along the contour of the notch.
  • the silicon wafer that has been subjected to the secondary chamfering process is subjected to an etching process.
  • an etching process Specifically, acid etching using an aqueous solution of at least one of hydrofluoric acid, nitric acid, acetic acid, and phosphoric acid, or alkali etching using an aqueous potassium hydroxide solution, an aqueous sodium hydroxide solution, or the like, or the above acid etching and alkaline etching.
  • the distortion of the wafer caused by the processing up to the previous process is removed.
  • the silicon wafer subjected to the etching process is subjected to a surface grinding process to improve the flatness of the wafer.
  • This surface grinding process can be performed using a surface grinding apparatus.
  • a grindstone for this surface grinding treatment for example, a # 8000 vitrified grinding grindstone having a distribution center particle diameter of diamond grains of 0.7 ⁇ m can be used.
  • a double-side polishing process is performed on the silicon wafer subjected to the surface grinding process.
  • the carrier plate is sandwiched between an upper surface plate and a lower surface plate to which a polishing cloth is attached, and between the upper and lower surface plates and the wafer, for example, colloidal A slurry such as silica is poured, and the upper and lower surface plates and the carrier are rotated in opposite directions.
  • a mirror chamfering polishing process is performed on the outer peripheral portion of the silicon wafer.
  • This mirror chamfering polishing process can be performed using, for example, a mirror chamfering polishing apparatus that rotates a cylindrical urethane buff with a motor.
  • the urethane buff is rotated by a motor, and the outer peripheral portion of the silicon wafer is brought into contact with the outer peripheral surface of the rotating buff. Thereby, the outer peripheral part of the wafer is mirror-finished.
  • mirror chamfering is applied to the notch.
  • This mirror chamfering polishing treatment is performed by pressing a urethane buff molded into a disk shape against a notch while rotating.
  • the notch is overpolished by this mirror chamfering polishing process according to the silicon wafer processing method according to the present invention described above.
  • a single-side polishing process is performed on the silicon wafer subjected to the mirror chamfering polishing process using a single-side polishing apparatus.
  • This single-side polishing treatment can be performed using a polishing cloth made of a suede material and using, for example, an alkaline polishing liquid containing colloidal silica as a polishing liquid.
  • the silicon wafer that has been subjected to the final polishing treatment is transferred to a cleaning process, and for example, an SC-1 cleaning solution that is a mixture of ammonia water, hydrogen peroxide solution, and water, or a mixture of hydrochloric acid, hydrogen peroxide solution, and water.
  • the SC-2 cleaning solution is used to remove particles, organic substances, metals, etc. on the wafer surface.
  • the cleaned silicon wafer is transported to the inspection process, and the flatness of the wafer, the number of LPDs on the wafer surface, damage, contamination of the wafer surface, etc. are inspected. Only wafers that pass these inspections and satisfy a predetermined product quality are shipped as products.
  • an annealed wafer, an epitaxial wafer, an SOI (Silicon On Insulator) wafer, or the like can be obtained by subjecting the wafer obtained in the above steps to an annealing process or an epitaxial film growth process as necessary.
  • a silicon wafer capable of suppressing the occurrence of slip from the notch portion in the device forming process can be manufactured.
  • the silicon wafer according to the present invention is a silicon wafer having a notch, and the depth of the notch is D [mm], and the wafer in the polishing region of the notch from the outer peripheral edge of the silicon wafer on at least one main surface side of the silicon wafer.
  • the distance to the radially inner end is 1.7 ⁇ D [mm] or more.
  • the silicon wafer according to the present invention in the heat treatment in the device forming process, it is possible to suppress the occurrence of slip starting from the conveyance scratch or contact scratch of the notch portion formed on the back surface of the wafer.
  • the oxygen concentration of the wafer is high (for example, 10.1 ⁇ 10 17 atoms / cm 3 or more), the occurrence of slip can be completely prevented.
  • the distance from the outer peripheral edge of the silicon wafer to the inner edge in the wafer radial direction of the polishing region of the notch is 1.95 ⁇ D [mm] or more.
  • the distance from the outer peripheral edge of the silicon wafer to the inner edge in the wafer radial direction of the polishing area of the notch is not particularly limited in terms of preventing the occurrence of a slip starting from a conveyance scratch or a contact scratch on the back surface. In this respect, it is preferably 3.0 mm or less.
  • the oxygen concentration in the outer peripheral portion of the silicon wafer is 9.8 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more.
  • Oxygen is known to have the effect of pinning dislocations. Therefore, by setting the oxygen concentration in the outer peripheral portion to 9.8 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979), it is possible to pin the dislocation generated in the notch portion and suppress the occurrence of slip. it can. More preferably, the oxygen concentration in the outer peripheral portion is 10.1 ⁇ 10 17 atoms / cm 3 (ASTM F121-1979) or more.
  • the processing damage on the notch end surface can be a starting point of slip generation. Therefore, by eliminating the processing damage on the end surface of the notch, it is possible to prevent the occurrence of slip starting from the processing damage of the notch.
  • the atmosphere in the furnace is switched to a wet oxygen gas atmosphere, and the temperature is raised to 1150 ° C., which is the second heat treatment temperature, at a heating rate of 6 ° C./sec.
  • the heat treatment was performed.
  • the temperature was decreased to 700 ° C. at a rate of temperature decrease of 2 ° C./second, the sample was taken out from the heat treatment furnace and cooled at room temperature.
  • the light etching process was performed with respect to the silicon wafer which heat-processed as mentioned above. Specifically, HF is 30 cm 3 , CH 3 COOH is 30 cm 3 , Cu (NO 3 ) 2 is 1 g, CrO 3 (5M) is 15 cm 3 , and HNO 3 is 15 cm 3 for the silicon wafer. Etching was performed for 10 seconds using a solution in which water was mixed at a rate of 30 cm 3 .
  • the OSF produced by the above heat treatment and etching treatment was observed with an optical microscope, and the number was counted. Table 1 shows the number of OSFs obtained.
  • the combination of the hard polishing pad A and the slurry A having a low specific gravity has the lowest processing damage removal capability, and the combination of the soft polishing pad B and the slurry B having a high specific gravity is It was found that the ability to remove processing damage was the highest. It has also been found that appropriately selecting a polishing pad rather than a slurry is more effective in increasing the ability to remove processing damage. This is presumably because the degree of adhesion to the end surface of the notch is improved by the soft polishing pad.
  • a silicon wafer (diameter: 300 mm, notch depth: 0.1 mm, oxygen concentration: 9.8 ⁇ 10 17 atoms / cm 3) formed by forming the notch under the same conditions, the primary chamfering process, and the secondary chamfering process. ) Were prepared.
  • the inclination angle and the polishing time for applying the pad to the vertical direction of the notch are varied as shown in Table 2 under the combination conditions of the polishing pad B and the slurry B without processing damage.
  • over-polishing that is, samples having different wafer radial inner ends from the outer peripheral end to the notch polishing region were prepared.
  • each silicon wafer was subjected to simulated heat treatment simulating the heat treatment history of the standard device formation process.
  • Table 2 also shows the results of performing the above treatment and evaluation similarly on eight silicon wafers having an oxygen concentration of 10.1 ⁇ 10 17 atoms / cm 3 .
  • the distance between the outer peripheral end of the wafer and the inner end in the wafer radial direction of the polishing region is 1. If it is 7 mm or more, it turns out that generation
  • the present invention it is possible to suppress the occurrence of slip from the notch portion during the heat treatment in the device formation process, which is useful in the semiconductor industry.

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Abstract

デバイス形成工程の熱処理において、ノッチ部からスリップが発生するのを抑制することができるシリコンウェーハの面取り研磨方法、シリコンウェーハの製造方法およびシリコンウェーハを提供する。ノッチを有するシリコンウェーハを研磨する方法において、シリコンウェーハの少なくとも一方の主面側において、鏡面面取り研磨処理により、ノッチをオーバーポリッシュすることを特徴とする。

Description

シリコンウェーハの研磨方法、シリコンウェーハの製造方法およびシリコンウェーハ
　本発明は、シリコンウェーハの研磨方法、シリコンウェーハの製造方法およびシリコンウェーハに関し、特に、デバイス形成工程の熱処理時に、シリコンウェーハ外周部に形成されたノッチ部からスリップが発生するのを抑制することができるシリコンウェーハの研磨方法、シリコンウェーハの製造方法およびシリコンウェーハに関する。
　半導体デバイスの基板となるシリコンウェーハは、以下のように得られる。まず、ウェーハ製造工程において、チョクラルスキー（ＣＺｏｃｈｒａｌｓｋｉ、ＣＺ）法等によって育成された単結晶シリコンインゴットの外周部に対して研削処理を施してインゴットの直径を規定値に調整した後、スライスして多数のシリコンウェーハとする。続いて、得られたシリコンウェーハに対して面取り処理、平坦化（ラップ）処理、両面研磨処理、仕上げ研磨処理等を施した後、最終洗浄して、各種品質検査を行って異常が確認されなければ製品として完成し、出荷する。
　出荷されたシリコンウェーハ上には、様々な半導体デバイスが作り込まれる。このデバイス形成工程では、シリコンウェーハに複数回の熱処理が施されるが、近年、こうした熱処理として急速昇降温処理が多用されている。その結果、シリコンウェーハ表裏面の温度差等に起因してウェーハに負荷される応力が増大している。よって、シリコンウェーハ中に析出した酸素析出物や、デバイス形成工程の搬送時に形成される搬送傷、および熱処理時にシリコンウェーハを支持するウェーハサポートとの接触によりウェーハ外周部裏面に形成される接触傷などから転位が形成されると、形成された転位が応力によって伝播することにより発生するスリップが問題となる事例が増えている。
　スリップが発生すると、局所的な変形の原因となり、デバイス形成工程において、シリコンウェーハ上にデバイスパターンを転写するフォトリソグラフィ工程でオーバーレイ（重ね合わせ）エラーを引き起こし、デバイスの歩留まりを低下させることがある。そのため、急速昇降温熱処理に供しても、スリップが発生しないようにすることが肝要である。
　こうした背景の下、特許文献１には、Ｇｒｏｗｎ－ｉｎ欠陥が存在しない結晶に、所定の熱処理によってシリコンウェーハ内部の析出物の密度とサイズを制御することにより、デバイス形成工程において、急速昇降温熱処理に供した場合においても、酸素析出物や搬送傷、接触傷からのスリップの伸展を防止する方法について記載されている。
　ところで、シリコンウェーハの外周部には、特定の結晶方向を示すノッチが形成される場合が多い。例えば、結晶面が（１００）面のシリコンウェーハには、＜１１０＞方向等を示すノッチが形成される。このノッチは、上述のウェーハ製造工程において、育成した単結晶シリコンインゴットの直径を調整した後、例えば砥石をインゴットの軸方向に移動させることによって形成される（例えば、特許文献２参照）。
特開２０１０－２２８９３１号公報 特開２００５－２１９５０６号公報
　上述のように形成されたノッチおよびその近傍の領域（以下、「ノッチ部」と言う）には、その形状の特殊性のために、熱処理時に熱応力が集中しやすい。また、ノッチの加工時にノッチ端面に形成されたダメージは、その後の面取り処理によって除去するのが難しく、残りやすい。そのため、デバイス形成工程の熱処理時に、ノッチ部からスリップが発生しやすい。
　また、特許文献１には、シリコンウェーハ中の析出物の密度とサイズの制御により、ウェーハ裏面外周部の搬送傷や接触傷からのスリップ発生を防止できるとされているが、本発明者の検討の結果、デバイス形成工程の熱処理時に、ノッチ部の搬送傷や接触傷からスリップが発生することが判明した。
　このように、デバイス形成工程の熱処理時に、ノッチ端面の加工ダメージや、ノッチ部の傷からスリップが発生しやすいにもかかわらず、こうしたスリップ発生を抑制する方法は未だ確立されていない。
　そこで、本発明の目的は、デバイス形成工程の熱処理時に、シリコンウェーハ外周部に形成されたノッチ部からのスリップ発生を抑制することができるシリコンウェーハの面取り研磨方法、シリコンウェーハの製造方法およびシリコンウェーハを提供することにある。
　上記課題を解決する本発明の要旨構成は以下の通りである。
（１）ノッチを有するシリコンウェーハを面取り研磨する方法において、
　前記シリコンウェーハの少なくとも一方の主面側において、鏡面面取り研磨処理により、前記ノッチをオーバーポリッシュすることを特徴とするシリコンウェーハの面取り研磨方法。
（２）前記オーバーポリッシュは、前記ノッチの深さをＤ[ｍｍ]として、前記シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が１．７×Ｄ[ｍｍ]以上となるように行う、前記（１）に記載のシリコンウェーハの面取り研磨方法。
（３）前記オーバーポリッシュは、前記距離が１．９５×Ｄ[ｍｍ]以上となるように行う、前記（２）に記載のシリコンウェーハの面取り研磨方法。
（４）前記オーバーポリッシュは、前記シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が３．０ｍｍ以下となるように行う、前記（１）～（３）のいずれか１項に記載のシリコンウェーハの面取り研磨方法。
（５）前記シリコンウェーハの外周部の酸素濃度が１０．１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である、前記（１）～（４）のいずれか１項に記載のシリコンウェーハの面取り研磨方法。
（６）ノッチ端面の加工ダメージを顕在化させることによって全て除去する、前記（１）～（５）のいずれか１項に記載のシリコンウェーハの面取り研磨方法。
（７）前記加工ダメージの顕在化は、前記シリコンウェーハを９００℃以上１１５０℃以下の第１の温度で第１の熱処理を施し、次いで１１００℃以上１２００℃以下の第２の温度で第２の熱処理を施した後、エッチングレートが１．３μｍ／分以下の選択エッチング処理を施すことにより行う、前記（６）に記載のシリコンウェーハの面取り研磨方法。
（８）前記選択エッチング処理はライトエッチング法により行う、前記（７）に記載のシリコンウェーハの面取り研磨方法。
（９）所定の方法によりシリコンインゴットを育成し、育成したシリコンインゴットをスライスしてシリコンウェーハを得た後、得られたシリコンウェーハに対して、前記（１）～（８）に記載のシリコンウェーハの面取り研磨方法により鏡面面取り研磨処理を施すことを特徴とするシリコンウェーハの製造方法。
（１０）前記所定の方法はチョクラルスキー法である、前記（９）に記載のシリコンウェーハの製造方法。
（１１）ノッチを有するシリコンウェーハにおいて、
　前記シリコンウェーハの少なくとも一方の主面側において、前記ノッチの深さをＤ[ｍｍ]として、前記シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が１．７×Ｄ[ｍｍ]以上であることを特徴とするシリコンウェーハ。
（１２）前記距離が１．９５×Ｄ[ｍｍ]以上である、前記（１１）に記載のシリコンウェーハ。
（１３）前記距離が３．０ｍｍ以下である、前記（１１）または（１２）に記載のシリコンウェーハ。
（１４）外周部の酸素濃度が１０．１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である、前記（１１）～（１３）のいずれか１項に記載のシリコンウェーハ。
（１５）前記ノッチにおける加工ダメージがゼロである、前記（１１）～（１４）のいずれか１項に記載のシリコンウェーハ。
　本発明によれば、デバイス形成工程の熱処理時に、ノッチ部からスリップが発生するのを抑制することができる。
ノッチの鏡面面取り研磨処理を説明する模式図である。 ノッチの研磨領域を説明する模式図である。
（シリコンウェーハの面取り研磨方法）
　以下、図面を参照して、本発明の実施形態について説明する。本発明によるシリコンウェーハの面取り研磨方法は、ノッチを有するシリコンウェーハを面取り研磨する方法である。ここで、シリコンウェーハの少なくとも一方の主面側において、鏡面面取り研磨処理により、上記ノッチをオーバーポリッシュすることを特徴とする。
　上述のように、ノッチ部には、その形状の特殊性のために、デバイス形成工程の熱処理時に熱応力が集中してスリップが発生しやすい。そして、スリップ発生の原因のうち、ノッチ端面に形成された加工ダメージを完全に除去するのは、除去されたかどうかの判定ができないため難しい。
　一方、一般に、デバイス形成工程においては、ウェーハ裏面の外周部を保持して搬送や支持を行う。そのため、ウェーハ裏面外周部に形成される搬送傷や接触傷を全く形成しないようにすることは困難である。しかしながら、本発明者の検討の結果、ウェーハ裏面外周部の搬送傷や接触傷のうち、スリップ発生の起点となっているのは、あくまでノッチ部に存在する傷のみであり、ノッチ部以外の領域に存在する搬送傷や接触傷からスリップは発生しないことが判明した。
　そこで本発明者は、このようなノッチ部の搬送傷や接触傷を起点とするスリップ発生を抑制する方法について検討した。
　上述のように、形状の特殊性のために、ノッチ部には熱処理時に熱応力が集中しやすい。よって、この熱処理により生じた熱応力がスリップ発生の大きな要因の１つである。しかし、この要因については、ノッチの形状が規格で決められている限り解決は難しい。
　よって、本発明者は、シリコンウェーハ裏面外周部とウェーハサポートとの接触部に発生する接触圧に注目した。すなわち、デバイス形成工程の熱処理時においては、シリコンウェーハはウェーハサポートによってその外周部が支持されており、シリコンウェーハ裏面外周部とウェーハサポートとの接触部には、シリコンウェーハの自重に起因する接触圧が発生する。
　ウェーハサポートにより支持されるウェーハ外周部の領域は、現状では、ウェーハ外周端から中心に向かって２ｍｍ程度までの領域であるが、将来的には、支持領域は現在よりも狭くなることが予想される。また、シリコンウェーハの大口径化が進むと、ウェーハの自重も増すことになる。その結果、将来的には、上記接触圧は現在よりも増加し、スリップがより発生しやすくなることが予想される。
　そこで本発明者は、上記接触圧をノッチ部で低減すれば、熱応力の集中があったとしても、搬送傷や接触傷を起点とするスリップ発生を抑制できるのではないかと考えた。そして、上記接触圧を低減するには、シリコンウェーハの少なくとも一方の主面側、すなわち、少なくともウェーハサポートと接触するシリコンウェーハの裏面側において、鏡面面取り研磨処理により、ノッチをオーバーポリッシュすることが極めて有効であることを見出したのである。
　一般に、「オーバーポリッシュ」とは、ウェーハ外周部の面取り処理の際に、通常よりも、さらにウェーハ面内方向内側まで研磨されることを意味している。通常は、ウェーハの有効面積をより大きくして、より多くデバイスを製造できるように面取り幅を小さく、つまり、オーバーポリッシュを抑制あるいは防止するように面取り研磨処理が行われる。しかし、本発明においては、ノッチ部の搬送傷や接触傷からスリップが発生するのを抑制するために、鏡面面取り研磨処理により、意図的にノッチをオーバーポリッシュする。
　このノッチのオーバーポリッシュにより、少なくとも一方の主面である領域の平坦面にテーパー加工処理が施されるため、ウェーハ裏面外周部とウェーハサポートとが接触する面積が低減されてノッチ部の接触圧が低減される。よって、後述する実施例に示すように、ノッチ部の搬送傷や接触傷に印加される応力が低減される。また、搬送傷や接触傷自体も低減されるため、スリップの発生を抑制できる。
　図１は、ノッチの鏡面面取り研磨処理を説明する模式図である。ノッチＮに対する鏡面面取り研磨処理は、テーブルＴの上にシリコンウェーハＷを載置し、研磨パッドＰを鉛直方向に対して所定の傾斜角度でノッチＮに当て、研磨パッドＰを回転させることにより行うことができる。
　ノッチＮのオーバーポリッシュは、ノッチＮを鏡面面取り研磨処理する際に、研磨パッドＰの鉛直方向からの傾斜角度や、研磨パッドＰの硬さ、研磨時間、スラリーの種類等の研磨条件を適切に設定することに行うことができる。
　上記オーバーポリッシュは、ノッチの深さをＤ[ｍｍ]として、シリコンウェーハＷの外周端からノッチＮの研磨領域のウェーハ径方向内側端までの距離が１．７×Ｄ[ｍｍ]以上となるように行うことが好ましい。これにより、後述する実施例に示すように、ウェーハ裏面外周部とウェーハサポートとの間の接触圧が低減されることによって、ノッチ部の搬送傷や接触傷に印加される応力が低減され、ノッチ部の搬送傷や接触傷からのスリップ発生を抑制することができる。
　特に、後述する実施例に示すように、シリコンウェーハ外周部の酸素濃度が高い（例えば、１０．１×１０17ａｔｏｍｓ／ｃｍ3以上）場合には、ノッチ部の搬送傷や接触傷からスリップが発生するのを完全に防止することができる。
　ノッチの深さＤは、ＳＥＭＩ規格により規定されている。例えば、直径３００ｍｍのウェーハについては、１．００ｍｍ＋０．２５ｍｍ－０．００ｍｍである。つまり、直径が３００ｍｍのウェーハの場合には、ノッチの深さＤは１．００ｍｍ以上１．２５ｍｍ以下とすることが規定されている。よって、ノッチの深さＤが１．００ｍｍの場合には、シリコンウェーハＷの外周端からノッチＮの研磨領域のウェーハ径方向内側端までの距離を１．７ｍｍ以上とすることにより、上記した効果を奏することができる。同様に、ノッチの深さＤが１．２５ｍｍの場合には、上記距離を１．９５ｍｍ以上とすることにより、上記した効果を奏することができる。
　なお、本発明において、「シリコンウェーハの外周端からノッチの研磨領域のウェーハ径方向内側端までの距離」とは、図２（ａ）に示すように、ノッチＮのウェーハ径方向内側端Ｔにおける、シリコンウェーハの外周端ＥとノッチＮのオーバーポリッシュ領域のウェーハ径方向内側端Ｉまでの距離Ｌを意味している。ここで、「シリコンウェーハＷの外周端Ｅ」は、ノッチＮ以外の領域の外周端Ｅ’をノッチＮに外挿した位置を意味している。
　そして、上記距離Ｌは、図２（ｂ）に示すように、上記ノッチＮのウェーハ径方向内側端Ｉにおける、ノッチの深さＤと、ノッチＮのウェーハ径方向内側端Ｔにおける面取り幅Ｍと、オーバーポリッシュ幅Ｗとの和に等しい。
　また、上記オーバーポリッシュは、上記距離Ｌが１．９５×Ｄ[ｍｍ]以上となるように行うことがより好ましい。これにより、後述する実施例に示すように、ウェーハ裏面外周部とウェーハサポートとの間の接触圧がさらに低減されることによって、ノッチ部の搬送傷や接触傷への応力がより低減し、加えて搬送傷や接触傷自体も低減できるため、ノッチ部の搬送傷や接触傷からのスリップ発生をさらに抑制することができる。また、シリコンウェーハ外周部の酸素濃度が低い（例えば、９．８×１０17ａｔｏｍｓ／ｃｍ3未満）場合であっても、デバイス形成工程において、ウェーハ裏面外周部に形成された接触傷からのスリップの発生を完全に防止することができる。
　一方、上記距離Ｌの上限については、スリップを抑制する点では特に限定されないが、加工の困難性の点で、３．０ｍｍ以下とすることが好ましい。
　なお、本発明者の検討によれば、ノッチからウェーハ径方向内側に十分に離れた位置に存在する傷からはスリップは発生しない。具体的には、本発明者は、ノッチ部の傷のうち、外周端から８ｍｍの位置に存在する傷からはスリップが発生しないことを確認している。
　また、シリコンウェーハの外周部の酸素濃度が９．８×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上であることが好ましい。シリコンウェーハ中の酸素は、転位をピンニングしてスリップの発生を抑制する効果を有する。こうした酸素によるピンニング効果を十分に得るために、シリコンウェーハの外周部の酸素濃度は９．８×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上であることが好ましい。より好ましくは、外周部の酸素濃度は１０．１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である。なお、本発明において、「シリコンウェーハの外周部」とは、ウェーハ外周端からウェーハ中心方向１０ｍｍまでの環状の領域を意味している。
　さらに、ノッチ端面に形成された加工ダメージを顕在化させて、低減することが好ましい。上述のように、デバイス形成工程の熱処理において、ノッチを形成する際に形成されたノッチ端面の加工ダメージを起点としてスリップが発生する場合がある。そして、このノッチ端面の加工ダメージは、傷とは異なり顕在化させない限り観察することができないため、除去することは困難である。本発明者は、これらを顕在化させることできる方法を検討した。
　その結果、本発明者は、本発明者の先の出願である特願２０１５－２２３８０７号明細書に記載されているように、シリコンウェーハに対して、比較的低温である９００℃以上１１５０℃以下の第１の温度で行う第１の熱処理の後に、第１の温度よりも高温である９００℃以上１１５０℃以下の第２の温度で行う第２の熱処理を施し、その後、エッチングレートが１．３μｍ以下の選択エッチング処理を施すことにより、ノッチ端面の加工ダメージを酸化誘起積層欠陥酸素誘起欠陥（Ｏｘｉｄａｔｉｏｎ　ｉｎｄｕｃｅｄ　Ｓｔａｃｋｉｎｇ　Ｆａｕｌｔ、ＯＳＦ）として顕在化できることを見出した。以下、加工ダメージをＯＳＦとして顕在化する方法を説明する。
　上記第１の熱処理は、適切な熱処理炉を用いて行うことができるが、上記シリコンウェーハを熱処理炉に投入する際の温度は、６５０℃以上８００℃以下とすることが好ましい。また、第１の温度までの昇温速度は、３℃／秒以上６℃／秒以下とすることが好ましい。
　第１の熱処理を施す時間は、３０分以上３００分以下とすることが好ましい。ここで、３０分以上とすることにより、加工ダメージ付近にシリコンウェーハ中の酸素を凝集させてＯＳＦ核を形成することができる。一方、３００分を超えると、ＯＳＦ核形成効果は飽和して変わらない。
　また、第１の熱処理を行う雰囲気は、特に限定されないが、加工ダメージ付近にシリコンウェーハ中の酸素を凝集させる点で、第１の熱処理は乾燥酸素ガス雰囲気下で行うことが好ましい。
　次に、第１の熱処理を施した評価対象のシリコンウェーハに対して、１１００℃以上１２００℃以下の第２の温度で第２の熱処理を施す。ここで、第２の温度を１１００℃未満の場合には、ＯＳＦの形成が必ずしも十分ではないためである。一方、１２００℃を超えると、格子間シリコンの拡散が早くなり、その結果、ＯＳＦの形成が困難となるためである。
　第２の熱処理を施す時間は、３０分以上２００分以下とすることが好ましい。ここで、３０分以上とすることにより、第１の熱処理によって形成されたＯＳＦ核を起点としてＯＳＦを形成することができる。一方、２００分を超えても、ＯＳＦ形成効果は飽和して変わらない。
　また、第２の熱処理を行う雰囲気は、特に限定されないが、ＯＳＦを効率的に形成する点で、水蒸気を含むウェット酸素ガス雰囲気下で行うことが好ましい。
　続いて、上記第２の熱処理を経た評価対象のシリコンウェーハに対して、１．３μｍ／分以下のエッチングレートの選択エッチング処理を施す。これにより、ノッチ端面上の加工ダメージをＯＳＦとして顕在化させることができる。また、エッチングレートが遅すぎると、ＯＳＦとして顕在化させるのに時間が掛かりすぎて実用的でないため、エッチングレートは０．０５μｍ／分以上が好ましい。
　上記１．３μｍ／分以下のエッチングレートは、例えば、エッチング液の調製により行うことができる。具体的には、Ｓｉの選択エッチングはＳｉの酸化とＳｉ酸化物の除去で進行する。このＳｉ酸化物除去によりエッチングは進行していくため、酸化のための薬品と酸化膜除去のための薬品の割合、及び酸化と酸化物除去を同時に抑制するための緩衝剤の添加量を調整することにより、エッチングレートを１．３μｍ／分以下とすることができる。酸化のための薬品としては例えば硝酸やクロム酸、酸化膜除去のための薬品としては例えばフッ化水素酸、緩衝剤としては例えば水や酢酸が挙げられる。
　上記エッチングレートが１．３μｍ／分以下である選択エッチング処理を行う既存の方法としては、ライトエッチング法や、フッ酸と硝酸の混合液によるダッシュエッチング法、等が存在する。中でも、面粗れ等による、ＯＳＦの観察しやすさの点から、ライトエッチング法が好ましい。なお、ライトエッチング法のエッチングレートは１．０μｍ／分である。
　エッチング処理を施す時間は、１秒以上１８０秒以下とすることが好ましい。ここで、１秒以上とすることにより、第１の熱処理によって形成されたＯＳＦ核を起点としてＯＳＦを形成することができる。一方、１８０秒を超えると、面粗れが発生し、その外乱の影響で、ＯＳＦの観察が困難となる。より好ましくは、５秒以上３０秒以下である。
　以上の処理によって、シリコンウェーハのノッチ端面上に存在する加工ダメージをＯＳＦとして顕在化させることができるため、例えば光学顕微鏡によって、ノッチ端面を観察することにより、加工ダメージをＯＳＦとして検出することができる。
　後述する実施例に示すように、ノッチ端面の加工ダメージを上述の方法により顕在化できれば、鏡面面取り研磨処理を施す際の研磨パッドやスラリーを適切に選択することにより、上記加工ダメージを低減できることが分かった。さらに、研磨パッドとスラリーとの組み合わせによっては、加工ダメージを完全に除去することができることも分かった。
　このようにしてノッチ端面の加工ダメージを顕在化させて低減することにより、加工ダメージを起点とするスリップを抑制することができる。さらに、加工ダメージを全て無くすことにより、ノッチ端面の加工ダメージからのスリップ発生を防止することができる。
　上記ノッチ端面の加工ダメージの低減は、ノッチをオーバーポリッシュする鏡面面取り研磨処理と同じ工程で行うことも、オーバーポリッシュとは別の工程で行うこともできる。
　なお、オーバーポリッシュによる作用効果は、ウェーハ裏面外周部とウェーハサポートとの間の接触圧と、ウェーハ裏面に生じる搬送傷や接触傷に関するものであるため、上記オーバーポリッシュはウェーハの裏面側だけに対して行ってもよい。
　以上より、本発明によるシリコンウェーハの面取り研磨方法により、デバイス形成工程の熱処理時にノッチ部からスリップが発生するのを抑制することができる。
（シリコンウェーハの製造方法）
　次に、本発明によるシリコンウェーハの製造方法について説明する。本発明によるシリコンウェーハの製造方法は、所定の方法によりシリコンインゴットを育成し、育成したシリコンインゴットをスライスしてシリコンウェーハを得た後、得られたシリコンウェーハに対して、上記した本発明によるシリコンウェーハの面取り研磨方法によりノッチの鏡面面取り研磨処理を施すことを特徴としている。従って、上記ノッチ部の鏡面面取り研磨処理以外の工程については一切限定されない。以下、本発明のシリコンウェーハの製造方法の一例を示す。
　まず、ＣＺ法により、石英るつぼに投入された多結晶シリコンを１４００℃程度に溶融し、次いで種結晶を液面に漬けて回転させながら引き上げることにより、例えば、結晶面が（１００）面である単結晶シリコンインゴットを製造する。ここで、所望の抵抗率を得るために、例えばホウ素やリン等をドープする。また、インゴットの製造の際に磁場を印加する磁場印加チョクラルスキー（Ｍａｇｎｅｔｉｃ　ｆｉｅｌｄ　ＣＺｏｃｈｒａｌｓｋｉ，ＭＣＺ）法を用いることにより、シリコンインゴット中の酸素濃度を制御することができる。
　次いで、得られた単結晶シリコンインゴットの外周部に研削処理を施して直径を均一にした後、インゴットの外周面に適切な形状を有する砥石を押し当て、インゴットの軸方向の移動を繰り返すことにより、例えば＜１１０＞方向を示すノッチを形成する。
　続いて、ワイヤーソーや内周刃切断機を用いて、ノッチが形成された単結晶シリコンブロックに対して、例えば１ｍｍ程度の厚さにスライスしてシリコンウェーハを得る。
　その後、得られたシリコンウェーハの外周部に対して１次面取り処理を施す。この１次面取り処理は、ツルーイングにより面取り形状に対応する形状の溝が予め外周部に形成された精研砥石を用いた研磨や、コンタリング加工等により行うことができる。具体的には、まず、例えば＃６００程度のメタルボンド円柱砥石をシリコンウェーハの外周部に押し当て、所定の形状に粗く面取りする１次面取り処理を施す。これにより、シリコンウェーハの外周部は、所定の丸みを帯びた形状に加工される。
　同様に、ノッチに対しても１次面取り処理を施す。その際には、シリコンウェーハ外周部全体に対して行った砥石よりも小径（ウェーハと摺接する箇所の直径が、例えば１ｍｍ）の、例えば＃６００のメタルボンドのものを用いることができる。具体的には、砥石を回転させながらノッチに押し当て、砥石をノッチの輪郭に沿って移動させることにより、面取り処理を行うことができる。
　その後、シリコンウェーハの主面に対して１次平坦化処理（ラッピング処理）を施す。この一次平坦化処理では、シリコンウェーハを互いに平行な一対のラップ定盤間に配置し、ラップ定盤間に、例えばアルミナ砥粒と分散剤と水の混合物からなるラップ液を供給しつつ、所定の加圧下で回転および摺動させる。これにより、シリコンウェーハの表裏面を機械的にラッピングして、ウェーハの平行度を高める。その際、シリコンウェーハのラップ量は、ウェーハ表裏両面を合わせて４０～１００μｍ程度である。
　次いで、精研砥石を用いた円盤状の砥石を用いた研磨や、コンタリング加工等により、１次平坦化処理が施されたシリコンウェーハの外周部に対して２次面取り処理を施す。この２次面取り処理は、１次面取り処理よりも細かい、例えば＃２０００のメタルボンド面取り用砥石を用いて行う。
　同様に、ノッチに対しても２次面取り処理を施す。その際には、シリコンウェーハ外周部全体に対して行った砥石よりも小径（ウェーハと摺接する箇所の直径が、例えば１ｍｍ）の、例えば＃２０００のメタルボンドのものを用いることができる。具体的には、砥石を回転させながらノッチに押し当て、砥石をノッチの輪郭に沿って移動させることにより行う。
　その後、２次面取り処理が施されたシリコンウェーハに対して、エッチング処理を施す。具体的には、フッ酸、硝酸、酢酸、燐酸のうち少なくとも１つからなる水溶液を用いた酸エッチング、あるいは水酸化カリウム水溶液や水酸化ナトリウム水溶液等を用いたアルカリエッチングあるいは上記酸エッチングとアルカリエッチングの併用により、前工程までの処理により生じたウェーハの歪みを除去する。
　続いて、エッチング処理が施されたシリコンウェーハに対して、平面研削処理を施し、ウェーハの平坦性を高める。この平面研削処理は、平面研削装置を用いて行うことができる。この平面研削処理の砥石としては、例えばダイヤモンド砥粒の分布中心粒径が０．７μｍである＃８０００のビトリファイド研削砥石を用いることができる。
　その後、両面研磨処理装置を用いて、平面研削処理が施されたシリコンウェーハに対して両面研磨処理を施す。この両面研磨処理は、キャリアプレートの孔部にシリコンウェーハを嵌め込んだ後、キャリアプレートを研磨布を貼りつけた上定盤および下定盤で挟み、上下定盤とウェーハとの間に、例えばコロイダルシリカ等のスラリーを流し込み、上下定盤およびキャリアを互いに反対方向に回転させて行う。これにより、ウェーハ表面の凹凸を低減して平坦度の高いウェーハを得ることができる。
　続いて、シリコンウェーハの外周部に対して鏡面面取り研磨処理を施す。この鏡面面取り研磨処理は、例えば円筒形状のウレタンバフをモータ回転させる鏡面面取り研磨装置を用いて行うことができる。鏡面面取り研磨処理は、モータによりウレタンバフを回転させ、この回転中のバフの外周面にシリコンウェーハの外周部を接触させる。これにより、ウェーハ外周部が鏡面仕上げされる。
　同様に、ノッチに対しても鏡面面取り研磨処理を施す。この鏡面面取り研磨処理は、ディスク状に成型されたウレタンバフを回転させながらノッチに押し当てて行う。本発明においては、この鏡面面取り研磨処理により、上記した本発明によるシリコンウェーハの加工方法に従って、ノッチをオーバーポリッシュする。これにより、デバイス形成工程において、ウェーハ裏面外周部に搬送傷や接触傷が形成されても、ノッチ部裏面における接触圧を低減することができ、ノッチ部からスリップが発生するのを抑制することができる。
　その後、片面研磨装置を用いて、鏡面面取り研磨処理が施されたシリコンウェーハに対して片面研磨処理を施す。この片面研磨処理は、スウェード素材の研磨布を用い、研磨液として、例えばコロイダルシリカを含むアルカリ性の研磨液を用いて行うことができる。
　次に、仕上げ研磨処理が施されたシリコンウェーハを洗浄工程に搬送し、例えば、アンモニア水、過酸化水素水および水の混合物であるＳＣ－１洗浄液や、塩酸、過酸化水素水および水の混合物であるＳＣ－２洗浄液を用いて、ウェーハ表面のパーティクルや有機物、金属等を除去する。
　最後に、洗浄されたシリコンウェーハを検査工程に搬送し、ウェーハの平坦度、ウェーハ表面のＬＰＤの数、ダメージ、ウェーハ表面の汚染等を検査する。これらの検査を通過して、所定の製品品質を満足するウェーハのみが製品として出荷される。
　なお、上述のステップで得られたウェーハに対して、必要に応じてアニール処理やエピタキシャル膜成長処理を施すことにより、アニールウェーハやエピタキシャルウェーハ、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）ウェーハ等を得ることができる。
　こうして、デバイス形成工程において、ノッチ部からスリップが発生するのを抑制することができるシリコンウェーハを製造することができる。
（シリコンウェーハ）
　続いて、本発明によるシリコンウェーハについて説明する。本発明によるシリコンウェーハは、ノッチを有するシリコンウェーハであり、ノッチの深さをＤ[ｍｍ]として、シリコンウェーハの少なくとも一方の主面側において、シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が１．７×Ｄ[ｍｍ]以上であることを特徴とする。
　上記本発明によるシリコンウェーハにより、デバイス形成工程の熱処理において、ウェーハ裏面に形成された、ノッチ部の搬送傷や接触傷を起点としてスリップが発生するのを抑制することができる。そして、ウェーハの酸素濃度が高い（例えば、１０．１×１０17ａｔｏｍｓ／ｃｍ3以上）場合には、スリップの発生を完全に防止することができる。
　また、シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が１．９５×Ｄ[ｍｍ]以上であることがより好ましい。これにより、シリコンウェーハの酸素濃度が低い（例えば、１０．１×１０17ａｔｏｍｓ／ｃｍ3未満）場合であっても、ウェーハ裏面に形成された、ノッチ部の搬送傷や接触傷を起点としてスリップが発生するのを完全に防止することができる。
　上記シリコンウェーハの外周端からノッチの研磨領域のウェーハ径方向内側端までの距離は、裏面の搬送傷や接触傷を起点とするスリップの発生を防止する点では特に限定されないが、加工の困難性の点で、３．０ｍｍ以下であることが好ましい。
　また、シリコンウェーハ外周部の酸素濃度が９．８×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上であることが好ましい。酸素は、転位をピンニングする効果を有することが知られている。そこで、外周部の酸素濃度を９．８×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）とすることにより、ノッチ部で発生した転位をピンニングして、スリップが発生するのを抑制することができる。より好ましくは、外周部の酸素濃度は１０．１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である。
　さらに、ノッチにおける加工ダメージが無い、すなわちノッチ端面における加工ダメージがゼロであることが好ましい。上述のように、ノッチ端面の加工ダメージはスリップ発生の起点となり得る。よって、ノッチ端面の加工ダメージを無くすことにより、ノッチの加工ダメージを起点とするスリップ発生を防止することができる。
　以下、本発明の実施例について説明するが、本発明は下記の実施例に何ら限定されるものではない。
＜加工ダメージを顕在化させることによる、ノッチ端面の鏡面面取り研磨処理条件の検討＞
　面取り部端面の鏡面面取り研磨処理において、シリコンウェーハのノッチ端面に形成された加工ダメージを除去する能力のある研磨パッドとスラリーとの組み合わせを検討する必要がある。まず、ノッチを同じ条件で形成、１次面取り処理、および２次面取り処理されたシリコンウェーハを４枚用意した。また、研磨パッドとして、硬質なものと軟質なもの、スラリーとして、比重の低いものと、比重の高いものを用意した。これら研磨パッドとスラリーの４つの組み合わせについて、シリコンウェーハのノッチに対して鏡面面取り研磨処理を施した。
　上記ノッチ端面の加工ダメージを評価するにあたって、本発明者が先に出願した特願２０１５－２２３８０７号明細書に記載されている方法を用いて、上記加工ダメージをＯＳＦとして顕在化させた。
　具体的には、まず、縦型熱処理炉の内部に乾燥酸素ガスを導入し、炉内を乾燥酸素ガス雰囲気とした後、炉内の温度を７００℃に昇温した。続いて、ノッチに対して鏡面面取り研磨処理が施されたシリコンウェーハを熱処理炉内に投入し、昇温速度：６℃／秒で第１の熱処理温度である１０００℃まで昇温した後、１８０分間保持して、シリコンウェーハに対して第１の熱処理を施した。
　次いで、炉内の雰囲気をウェット酸素ガス雰囲気に切り替え、昇温速度：６℃／秒で第２の熱処理温度である１１５０℃まで昇温した後、１１０分間保持し、シリコンウェーハに対して第２の熱処理を施した。最後に、降温速度：２℃／秒で７００℃まで降温した後、熱処理炉からサンプルを取り出し、室温で冷却した。
　次に、上述のように熱処理を施したシリコンウェーハに対して、ライトエッチング処理を施した。具体的には、シリコンウェーハに対して、エッチング液として、ＨＦを３０ｃｍ3、ＣＨ3ＣＯＯＨを３０ｃｍ3、Ｃｕ（ＮＯ3）2を１ｇ、ＣｒＯ3（５Ｍ）を１５ｃｍ3、ＨＮＯ3を１５ｃｍ3、水を３０ｃｍ3の割合で混合した溶液を用いて、エッチング処理を１０秒間施した。
　上記熱処理およびエッチング処理により生じたＯＳＦを、光学顕微鏡で観察し、個数を数えた。得られたＯＳＦの数を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　加工ダメージを顕在化させることによって、硬質の研磨パッドＡと比重の低いスラリーＡとの組み合わせが、加工ダメージの除去能力が最も低く、軟質の研磨パッドＢと比重の高いスラリーＢとの組み合わせが、加工ダメージの除去能力が最も高いことが分かった。また、スラリーよりも研磨パッドを適切に選択することの方が、加工ダメージの除去能力を高める点では効果的であることも分かった。これは、軟質の研磨パッドにより、ノッチ端面への密着度が向上するためと考えられる。
＜スリップ発生抑制効果の検討＞
　まず、ノッチを同じ条件で形成、１次面取り処理、および２次面取り処理されたシリコンウェーハ（直径：３００ｍｍ、ノッチの深さ：０．１ｍｍ、酸素濃度：９．８×１０17ａｔｏｍｓ／ｃｍ3）を８枚用意した。次に、これらのシリコンウェーハに対し、加工ダメージのない研磨パッドＢとスラリーＢとの組み合わせ条件の下、ノッチの鉛直方向に対してパッドを当てる傾斜角度と研磨時間を表２に示すように変量させて鏡面面取り研磨処理を施すことにより、オーバーポリッシュ、すなわち、外周端からノッチの研磨領域のウェーハ径方向内側端の異なるサンプルを作成した。
Figure JPOXMLDOC01-appb-T000002
　次いで、各シリコンウェーハに対して、標準的なデバイス形成工程の熱処理履歴を模した模擬熱処理を施した。
　続いて、上記模擬熱処理時に導入された、ウェーハ裏面のノッチ部の搬送傷および接触傷の数を数えた。また、光学顕微鏡を用いて、ノッチ部から発生したスリップの発生状況も調べた。さらに、ウェーハ外周端からノッチの研磨領域のウェーハ径方向内側端までの距離を測定した。得られた結果を表２に示す。
　上記処理および評価を、酸素濃度が１０．１×１０17ａｔｏｍｓ／ｃｍ3であるシリコンウェーハ８枚に対しても同様に行った結果についても表２に示す。
　表２に示すように、ウェーハ外周端と研磨領域のウェーハ径方向内側端との間の距離が１．７ｍｍ以上で、ノッチ部からスリップが発生しなくなることが分かる。また、ウェーハ外周端と研磨領域のウェーハ径方向内側端との間の距離が１．７ｍｍより大きくなると、ノッチ部裏面の搬送傷および接触傷が減少することも分かる。
　また、表２から、シリコンウェーハ外周部の酸素濃度が１０．１×１０17ａｔｏｍｓ／ｃｍ3と高い場合には、ウェーハ外周端と研磨領域のウェーハ径方向内側端との間の距離が１．７ｍｍ以上であれば、スリップの発生を完全に防止できていることが分かる。さらに、ウェーハ外周端と研磨領域のウェーハ径方向内側端との間の距離が１．９５ｍｍ以上の場合には、シリコンウェーハ外周部の酸素濃度が９．８×１０17ａｔｏｍｓ／ｃｍ3と低い場合であっても、スリップの発生を完全に防止できることも分かる。
　そして、オーバーポリッシュすることにより、ノッチ部裏面に搬送傷や接触傷が導入されても、形成された傷からのスリップ発生が抑制されていることが分かる。これは、シリコンウェーハ外周部とウェーハサポートとの接触圧が低減されて、ノッチ部の搬送傷や接触傷に印加される応力が低減されたためと考えられる。
　本発明によれば、デバイス形成工程の熱処理時に、ノッチ部からスリップが発生するのを抑制することができるため、半導体産業において有用である。

Claims (15)

  1. 　ノッチを有するシリコンウェーハを面取り研磨する方法において、
    　前記シリコンウェーハの少なくとも一方の主面側において、鏡面面取り研磨処理により、前記ノッチをオーバーポリッシュすることを特徴とするシリコンウェーハの面取り研磨方法。
  2. 　前記オーバーポリッシュは、前記ノッチの深さをＤ[ｍｍ]として、前記シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が１．７×Ｄ[ｍｍ]以上となるように行う、請求項１に記載のシリコンウェーハの面取り研磨方法。
  3. 　前記オーバーポリッシュは、前記距離が１．９５×Ｄ[ｍｍ]以上となるように行う、請求項２に記載のシリコンウェーハの面取り研磨方法。
  4. 　前記オーバーポリッシュは、前記シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が３．０ｍｍ以下となるように行う、請求項１～３のいずれか１項に記載のシリコンウェーハの面取り研磨方法。
  5. 　前記シリコンウェーハの外周部の酸素濃度が１０．１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である、請求項１～４のいずれか１項に記載のシリコンウェーハの面取り研磨方法。
  6. 　ノッチ端面の加工ダメージを顕在化させることによって全て除去する、請求項１～５のいずれか１項に記載のシリコンウェーハの面取り研磨方法。
  7. 　前記加工ダメージの顕在化は、前記シリコンウェーハを９００℃以上１１５０℃以下の第１の温度で第１の熱処理を施し、次いで１１００℃以上１２００℃以下の第２の温度で第２の熱処理を施した後、エッチングレートが１．３μｍ／分以下の選択エッチング処理を施すことにより行う、請求項６に記載のシリコンウェーハの面取り研磨方法。
  8. 　前記選択エッチング処理はライトエッチング法により行う、請求項７に記載のシリコンウェーハの面取り研磨方法。
  9. 　所定の方法によりシリコンインゴットを育成し、育成したシリコンインゴットをスライスしてシリコンウェーハを得た後、得られたシリコンウェーハに対して、請求項１～８に記載のシリコンウェーハの面取り研磨方法により鏡面面取り研磨処理を施すことを特徴とするシリコンウェーハの製造方法。
  10. 　前記所定の方法はチョクラルスキー法である、請求項９に記載のシリコンウェーハの製造方法。
  11. 　ノッチを有するシリコンウェーハにおいて、
    　前記シリコンウェーハの少なくとも一方の主面側において、前記ノッチの深さをＤ[ｍｍ]として、前記シリコンウェーハの外周端から前記ノッチの研磨領域のウェーハ径方向内側端までの距離が１．７×Ｄ[ｍｍ]以上であることを特徴とするシリコンウェーハ。
  12. 　前記距離が１．９５×Ｄ[ｍｍ]以上である、請求項１１に記載のシリコンウェーハ。
  13. 　前記距離が３．０ｍｍ以下である、請求項１１または１２に記載のシリコンウェーハ。
  14. 　外周部の酸素濃度が１０．１×１０17ａｔｏｍｓ／ｃｍ3（ＡＳＴＭ　Ｆ１２１－１９７９）以上である、請求項１１～１３のいずれか１項に記載のシリコンウェーハ。
  15. 　前記ノッチにおける加工ダメージがゼロである、請求項１１～１４のいずれか１項に記載のシリコンウェーハ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816513B (zh) * 2021-12-27 2023-09-21 大陸商西安奕斯偉材料科技股份有限公司 一種晶圓表面損傷深度測量方法及系統

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6717353B2 (ja) * 2018-10-22 2020-07-01 株式会社Sumco レーザマーク付きシリコンウェーハの製造方法
JP6939752B2 (ja) * 2018-11-19 2021-09-22 株式会社Sumco シリコンウェーハのヘリカル面取り加工方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002018684A (ja) * 2000-07-12 2002-01-22 Nippei Toyama Corp 半導体ウェーハのノッチ研削装置及び半導体ウェーハ
JP2003077872A (ja) * 2001-09-06 2003-03-14 Speedfam Co Ltd 半導体ウェハ研磨装置及び研磨方法
JP2009016602A (ja) * 2007-07-05 2009-01-22 Denso Corp 炭化珪素半導体装置の製造方法
JP2009259959A (ja) * 2008-04-15 2009-11-05 Sumco Corp 薄厚シリコンウェーハおよびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001176824A (ja) * 1999-12-17 2001-06-29 Mitsubishi Materials Silicon Corp 半導体ウェーハ、その面取り面の加工方法およびその装置
JP2002346772A (ja) * 2001-05-21 2002-12-04 Sumitomo Mitsubishi Silicon Corp レーザマーキングウェーハ
JP2003177100A (ja) * 2001-12-12 2003-06-27 Sumitomo Mitsubishi Silicon Corp 鏡面面取りウェーハの品質評価方法
JP2004281550A (ja) * 2003-03-13 2004-10-07 Dowa Mining Co Ltd 半導体ウエハおよびその面取り加工方法
JP4253643B2 (ja) 2005-03-22 2009-04-15 株式会社リガク 単結晶インゴットの位置決め用治具
JP5504667B2 (ja) 2009-03-25 2014-05-28 株式会社Ｓｕｍｃｏ シリコンウェーハおよびその製造方法
JP5979081B2 (ja) * 2013-05-28 2016-08-24 信越半導体株式会社 単結晶ウェーハの製造方法
JP6176855B2 (ja) 2014-05-29 2017-08-09 京セラドキュメントソリューションズ株式会社 画像形成装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002018684A (ja) * 2000-07-12 2002-01-22 Nippei Toyama Corp 半導体ウェーハのノッチ研削装置及び半導体ウェーハ
JP2003077872A (ja) * 2001-09-06 2003-03-14 Speedfam Co Ltd 半導体ウェハ研磨装置及び研磨方法
JP2009016602A (ja) * 2007-07-05 2009-01-22 Denso Corp 炭化珪素半導体装置の製造方法
JP2009259959A (ja) * 2008-04-15 2009-11-05 Sumco Corp 薄厚シリコンウェーハおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI816513B (zh) * 2021-12-27 2023-09-21 大陸商西安奕斯偉材料科技股份有限公司 一種晶圓表面損傷深度測量方法及系統

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