WO2018042858A1 - 制御回路の検査方法 - Google Patents

制御回路の検査方法 Download PDF

Info

Publication number
WO2018042858A1
WO2018042858A1 PCT/JP2017/023910 JP2017023910W WO2018042858A1 WO 2018042858 A1 WO2018042858 A1 WO 2018042858A1 JP 2017023910 W JP2017023910 W JP 2017023910W WO 2018042858 A1 WO2018042858 A1 WO 2018042858A1
Authority
WO
WIPO (PCT)
Prior art keywords
unit
inspection
signal line
control circuit
memory
Prior art date
Application number
PCT/JP2017/023910
Other languages
English (en)
French (fr)
Inventor
広昭 水谷
Original Assignee
株式会社デンソー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社デンソー filed Critical 株式会社デンソー
Publication of WO2018042858A1 publication Critical patent/WO2018042858A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents

Definitions

  • This disclosure relates to a method for inspecting a control circuit having a control CPU and a NAND flash memory when a problem occurs in the market.
  • a control circuit (information processing apparatus) in Patent Document 1 includes a plurality of memory units (NAND flash memory) that store data on a substrate, and a control unit that writes and reads data to and from the plurality of memory units. (Controller). At least one of the plurality of memory units is a removable memory unit (detachable flash memory) that can be attached to and detached from the control unit.
  • control circuit when a problem occurs in the market, it is necessary to first determine whether the cause of the problem is in the control unit or the memory unit. At this time, if an attempt is made to remove the memory unit from the substrate by an operation involving heat, such as a soldering operation, in order to investigate the memory unit, the memory contents may be damaged. Further, when the collected memory unit is replaced with a non-defective memory unit for the control unit, it takes time and is an inefficient investigation work.
  • This disclosure is intended to provide a method for inspecting a control circuit that enables a cause investigation of a market defect by separating the memory unit and the control unit from each other without removing them from the substrate.
  • a memory unit that stores data
  • a control unit that is connected to the memory unit by a signal line and performs reading and writing of the data to and from the memory unit are provided on a substrate.
  • the inspection method of the control circuit includes a foot pattern unit that enables connection of an inspection device that inspects the memory unit and the control unit to the substrate in advance before shipment, the foot pattern unit, and the signal line.
  • the connection between the intermediate unit and the intermediate unit is maintained, and the control unit and the intermediate unit are disconnected, and the inspection device determines whether the memory unit is good or bad.
  • a first inspection is performed, the connection between the control unit and the intermediate unit of the signal line is maintained in a connected state, and the memory unit and the intermediate unit are disconnected from each other. Performing a second inspection for inspecting the quality of the control unit.
  • the foot pattern portion and the connection line are provided in the pre-shipment stage, it is easy to inspect the foot pattern portion after collecting the control circuit based on a market defect. Can be connected to.
  • the signal line is maintained in a connected state between the memory unit and the intermediate unit, and is disconnected between the control unit and the intermediate unit. This eliminates the need for detaching work involving heat such as soldering, and allows the memory unit and the inspection device to be in a connected state while remaining in a recovered state. Inspection) can be carried out easily.
  • the connection between the control unit and the intermediate unit is maintained and the memory unit and the intermediate unit are disconnected.
  • the attaching / detaching operation with heat such as soldering is not required, and the control unit and the inspection device can be connected in the recovered state, and the control unit using the inspection device is checked for quality (second). Inspection) can be carried out easily.
  • FIG. 1 is a configuration diagram showing a configuration of a control circuit in the first embodiment.
  • FIG. 2 is a flowchart showing a procedure for checking the quality of a NAND flash memory and CPU.
  • FIG. 3 is an explanatory diagram showing the points when inspecting the quality of the NAND flash memory.
  • FIG. 4 is an explanatory diagram showing a point when inspecting the quality of the CPU.
  • FIG. 5 is a chart for determining pass / fail of a NAND flash memory and a CPU.
  • FIG. 6 is a configuration diagram showing the configuration of the control circuit in the second embodiment.
  • the control circuit 100 is, for example, a circuit that controls the operation of a vehicle navigation device, and includes a NAND flash memory 110, a NOR flash memory 120, a DRAM 130, a CPU 140, and a foot.
  • a pattern unit 150 and the like are provided.
  • the components 110, 120, 130, 140, and 150 are joined to the substrate 101 by soldering or the like.
  • the CPU 140 of the control circuit 100 is connected to the display / input device 10 of the vehicle navigation apparatus by a signal line 164.
  • the display / input device 10 includes a display device (display) that displays a map image, a touch button, and the like, and a touch operation input device (touch panel) provided on the surface of the display device. By touching the displayed touch buttons, it is possible to change the display state of the map image, input destination guidance, and the like.
  • the NAND flash memory 110 is a non-volatile storage element in which map data, an application for destination guidance, and the like are stored in advance.
  • the flash memory 110 corresponds to the memory unit of the present disclosure.
  • the flash memory 110 has a simple structure compared to a normal hard disk, can be reduced in size and power consumption, and can be read and written at high speed.
  • the flash memory 110 has a disadvantage that the number of data writing is limited to some extent, and stored (held) data is easily damaged (changed) due to heat of a soldering operation or the like.
  • the flash memory 110 is connected to the CPU 140 through a signal line 161 formed on the substrate 101, and data can be exchanged between the CPU 140 and the flash memory 110.
  • the NOR type flash memory 120 is a non-volatile storage element in which a boot (startup) program or the like is stored in advance, and functions when the navigation system is started up.
  • the flash memory 120 is connected to the CPU 140 by a signal line 162 formed on the substrate 101, and data can be exchanged between the CPU 140 and the flash memory 120.
  • a DRAM (Dynamic Random Access Memory) 130 is a storage unit in which various applications are executed by the CPU 140 when the navigation device operates.
  • the DRAM 130 is connected to the CPU 140 by a signal line 163 formed on the substrate 101, and data can be exchanged between the CPU 140 and the DRAM 130.
  • a CPU 140 is an arithmetic processing unit that controls the operation of the navigation device by performing arithmetic processing, information processing, and the like using various data in the memories 110, 120, and 130.
  • the CPU 140 corresponds to the control unit of the present disclosure.
  • the foot pattern unit 150 serves as a terminal unit that enables connection of inspection devices 181 and 182 (details will be described later) to the control circuit 100 when a defect occurs in the market and the collected control circuit 100 is inspected. Yes.
  • the terminal unit has, for example, a clock terminal, a command terminal, and 00 to 07 (8 bits) terminals for data (a total of 10 terminals) in accordance with the flash memory 110.
  • the foot pattern portion 150 is connected to the intermediate portion 161 a of the signal line 161 by a connection line 171.
  • the foot pattern unit 150 does not contribute (function) to the product (navigation device) as the original control circuit 100 in the market, but is a part used at the time of the recovered product inspection as described above.
  • the product is provided in advance on the substrate 101 together with the components 110, 120, 130, and 140.
  • the inspection procedure (first inspection process) of the first inspection performed by the inspector is steps S100 and S120 to S170, and the inspection procedure of the second inspection (second inspection process). Are steps S200 and S220 to S250.
  • step S100 the inspector maintains the flash memory 110 side connected to the intermediate portion 161a in the connected state in the collected signal line 161 of the control circuit 100 as shown in FIG.
  • the CPU 140 side is disconnected.
  • the inspector cuts the signal line 161 formed on the substrate 101 by cutting a hole in the substrate 101 by drilling between the CPU 140 and the intermediate portion 161a in the signal line 161. (X in FIG. 3).
  • step S110 the inspector connects to the foot pattern unit 150 a host emulator 181 for inspecting the flash memory 110 as an inspection device.
  • the host emulator 181 is a CPU (non-defective CPU) that has been confirmed by the inspector in advance (reference numeral 181 in FIG. 3). Note that step S110 corresponds to the connection process of the present disclosure.
  • step S120 the inspector inspects the normality of the flash memory 110.
  • the inspector operates the host emulator (non-defective CPU) 181 to inspect whether the collected flash memory 110 is normal.
  • step S130 determines in step S140 that the cause of the current market failure is in the CPU 140.
  • step S130 if a failure determination is made in the pass / fail determination (Pass or Fail) in step S130, the inspector further initializes the collected flash memory 110 in step S150. If the initialization is OK in step S150, the inspector determines in step S160 that the data held in the flash memory 110 is abnormal. If the initialization is NG in step S150, the inspector determines in step S170 that the flash memory 110 itself has failed.
  • steps S100 to S170 are shown in the upper part of the chart (table) in FIG.
  • Step S200 the inspector puts the CPU 140 side in a connected state with respect to the intermediate portion 161a in the signal line 161 of the collected control circuit 100 as shown in FIG. While maintaining this, the flash memory 110 side is disconnected. Specifically, the inspector repairs and connects the portion of the signal line 161 drilled in the signal line 161 in the first inspection step with a signal line equivalent, and the flash memory 110 and the intermediate portion 161a.
  • the signal line 161 formed on the substrate 101 is cut off by making holes in the substrate 101 by drilling ( ⁇ in FIG. 4).
  • step S210 the inspector connects a non-defective flash memory (non-defective NAND) 182 for inspecting the CPU 140 as an inspection device to the foot pattern unit 150.
  • the non-defective product flash memory 182 is a flash memory that has been confirmed by the inspector in advance (reference numeral 182 in FIG. 4). Note that step S210 corresponds to the connection process of the present disclosure.
  • step S220 the inspector inspects the normality of the CPU 140 including the DRAM 130.
  • the inspector operates the CPU 140 using the connected non-defective flash memory 182 to inspect whether or not the collected CPU 140 is normal.
  • step S230 a pass / fail determination (Pass or Fail) is made, and if the Pass determination is made, the inspector determines in step S240 that the cause of the current market failure is in the flash memory 110 (abnormal retained data). Or failure).
  • Pass or Fail a pass / fail determination
  • step S230 if a failure determination is made in the pass / fail determination (Pass or Fail) in step S230, the inspector determines in step S250 that the cause of the current market failure is in the CPU 140.
  • steps S200 to S250 are shown in the lower part of the chart (table) in FIG.
  • step S130 if the pass determination is made in step S130 and the pass determination is also made in step S230, both the collected flash memory 110 and the CPU 140 are not defective. Judge that it is in other parts and proceed further inspection.
  • the foot pattern unit 150 and the connection line 171 are provided in the pre-shipment stage, the foot pattern unit 150 is inspected after the control circuit 100 is recovered based on a market defect.
  • a host emulator 181 or a non-defective flash memory 182 as a device can be easily connected.
  • the signal line 161 maintains the connection state between the flash memory 110 and the intermediate unit 161a and disconnects the CPU 140 and the intermediate unit 161a. This eliminates the need for detachment work involving heat such as soldering, and allows the flash memory 110 and the host emulator 181 to be connected in the recovered state, so that the flash memory 110 using the host emulator 181 is good or bad.
  • the inspection (first inspection) can be easily performed.
  • the second inspection process in the signal line 161, the CPU 140 and the intermediate portion 161a are maintained in the connected state, and the flash memory 110 and the intermediate portion 161a are disconnected.
  • the CPU 140 and the non-defective flash memory 182 connected in the recovered state without the need for detaching work with heat such as soldering, and the quality test of the CPU 140 using the non-defective flash memory 182 ( The second inspection) can be easily performed.
  • the first inspection process (steps S100 to S170) is performed before the second inspection process (steps S200 to S250).
  • flash memory 110 has a higher frequency of defects than CPU 140, so that the first inspection process is performed more efficiently than the second inspection process. It is possible to identify the cause of the failure.
  • the cut state of the signal line 161 is formed by drilling the substrate 101.
  • the cut state of the signal line 161 can be easily formed.
  • the drilled portion may be repaired and connected as appropriate with a signal line equivalent.
  • the present invention is applied to a memory unit using the NAND flash memory 110 as the memory unit.
  • the NAND flash memory 110 is particularly suitable for use with the present inspection method, which does not require attachment / detachment with heat in a market-recovered product, since the influence of data damage due to heat is great.
  • a control circuit 100A of the second embodiment is shown in FIG.
  • the first switch portion 1611 and the second switch portion 1612 are provided in advance in the signal line 161 in the pre-shipment stage with respect to the first embodiment.
  • the first switch section 1611 is an open / close switch that enables switching of the signal line 161 between the CPU 140 and the intermediate section 161a in the signal line 161.
  • the first switch unit 1611 is opened to disconnect the CPU 140 and the intermediate unit 161a, and closed to maintain the connection state between the CPU 140 and the intermediate unit 161a.
  • the second switch portion 1612 is an open / close switch that enables switching of the signal line 161 between the flash memory 110 and the intermediate portion 161a in the signal line 161.
  • the second switch unit 1612 is opened, the flash memory 110 and the intermediate unit 161a are disconnected, and when the second switch unit 1612 is closed, the connection state between the flash memory 110 and the intermediate unit 161a is maintained. ing.
  • step S100 described in FIG. 2 when inspecting the market-collected product, in step S100 described in FIG. 2, the inspector opens the first switch unit 1611 and disconnects the CPU 140 and the intermediate unit 161a. In addition, the second switch unit 1612 is closed to establish a connection state between the flash memory 110 and the intermediate unit 161a.
  • step S200 described with reference to FIG. 2 the inspector closes the first switch unit 1611 and connects the CPU 140 and the intermediate unit 161a.
  • the second switch unit 1612 is opened, and the flash memory 110 and the intermediate unit 161a are disconnected.
  • connection state and the disconnection state of the signal line 161 can be easily and reliably formed.
  • the flash memory 110 is described as being formed from one memory unit, but may be formed from a plurality of memory units.
  • the navigation device for the vehicle is used as the device to which the control circuits 100 and 100A are applied, the present invention is not limited to this and can be applied to a control circuit used for various devices.
  • each section is expressed as S100, for example.
  • each section can be divided into a plurality of subsections, while a plurality of sections can be combined into one section.
  • each section configured in this manner can be referred to as a device, module, or means.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

メモリ部（１１０）と、前記メモリ部に信号線（１６１）で接続された制御部（１４０）とが基板（１０１）上に設けられた制御回路の検査方法は、出荷前に、前期基板に、検査装置（１８１、１８２）を接続可能とするフットパターン部（１５０）と、前記フットパターン部と前記信号線の中間部（１６１ａ）を接続する接続線（１７１）とを設けておき、市場不具合に基づく前記制御回路の回収後に、前記フットパターン部に前記検査装置を接続し、前記信号線の前記メモリ部と前記中間部との間を接続状態にすると共に、前記制御部と前記中間部との間を切断状態にする第１検査を行い、前記信号線の前記制御部と前記中間部との間を接続状態にすると共に、前記メモリ部と前記中間部との間を切断状態にする第２検査を行う、ことを備える。

Description

制御回路の検査方法 関連出願の相互参照
　本出願は、２０１６年８月３１日に出願された日本特許出願番号２０１６－１６８９１６号に基づくもので、ここにその記載内容を援用する。
　本開示は、制御用のＣＰＵと、ＮＡＮＤ型のフラッシュメモリとを有する制御回路の、市場における不具合発生時の検査方法に関するものである。
　従来の制御回路として、例えば、特許文献１に記載されたものが知られている。特許文献１の制御回路（情報処理装置）は、基板上に、データを格納する複数のメモリ部（ＮＡＮＤ型のフラッシュメモリ）と、複数のメモリ部に対してデータの書き込み、読み出しを行う制御部（コントローラ）とを備えている。複数のメモリ部のうち、少なくとも１つは、制御部に対して着脱可能な着脱メモリ部（着脱フラッシュメモリ）となっている。
　特許文献１の制御回路では、複数のメモリ部のデータの書き込み、読み出しの頻度、使用時間等が予め定めた所定の状態になると、ユーザに対して、着脱メモリ部の交換を促す情報を通知するようになっている。
　上記のような制御回路において、市場での不具合が発生した場合、不具合の要因が、まず、制御部にあるのか、メモリ部にあるのかを切り分ける必要がある。このとき、メモリ部の調査のために、半田付け作業のように熱を伴う作業にてメモリ部を基板から取り外そうとすると、メモリ内容が損傷するおそれがある。また、制御部に対して、回収されたメモリ部を良品メモリ部に交換する場合では、時間を要し効率の悪い調査作業となってしまう。
特開２０１５－２１５６５６号公報
　本開示は、メモリ部、および制御部を基板から取り外すことなく、両者の切り分けをして、市場不具合の要因調査を可能とする制御回路の検査方法を提供することを目的とする。
　本開示の態様において、データを格納するメモリ部と、前記メモリ部に対して信号線によって接続されて、前記メモリ部に対する前記データの読み出し、および書き込みを行う制御部と、が基板上に設けられた制御回路の検査方法は、出荷前において、予め前記基板に、前記メモリ部、および前記制御部を検査する検査装置を接続可能とするフットパターン部と、前記フットパターン部、および前記信号線の中間部を接続する接続線と、を設けておき、出荷後において、市場不具合に基づく前記制御回路の回収後に、前記フットパターン部に前記検査装置を接続し、前記信号線の前記メモリ部と前記中間部との間を接続状態に維持すると共に、前記制御部と前記中間部との間を切断状態にして、前記検査装置によって前記メモリ部の良否を検査する第１検査を行い、前記信号線の前記制御部と前記中間部との間を接続状態に維持すると共に、前記メモリ部と前記中間部との間を切断状態にして、前記検査装置によって前記制御部の良否を検査する第２検査を行う、ことを備える。
　上記の制御回路の検査方法によれば、出荷前段階において、フットパターン部と、接続線とを設けるようにしているので、市場不具合に基づく制御回路の回収後に、フットパターン部に検査装置を容易に接続することができる。
　更に、第１検査で、信号線において、メモリ部と中間部との間を接続状態に維持すると共に、制御部と中間部との間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままでメモリ部と検査装置とを接続状態にすることができ、検査装置を用いたメモリ部の良否検査（第１検査）を容易に実施することができる。
　同様に、第２検査で、信号線において、制御部と中間部との間を接続状態に維持すると共に、メモリ部と中間部との間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままで制御部と検査装置とを接続状態にすることができ、検査装置を用いた制御部の良否検査（第２検査）を容易に実施することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態における制御回路の構成を示す構成図であり、 図２は、ＮＡＮＤ型のフラッシュメモリ、およびＣＰＵの良否検査の要領を示すフローチャートであり、 図３は、ＮＡＮＤ型のフラッシュメモリの良否を検査する際の要領を示す説明図であり、 図４は、ＣＰＵの良否を検査する際の要領を示す説明図であり、 図５は、ＮＡＮＤ型のフラッシュメモリ、およびＣＰＵの良否判定を行うためのチャートであり、 図６は、第２実施形態における制御回路の構成を示す構成図である。
　以下に、図面を参照しながら本開示を実施するための複数の形態を説明する。各形態において先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を適用することができる。各実施形態で具体的に組み合わせが可能であることを明示している部分同士の組み合わせばかりではなく、特に組み合わせに支障が生じなければ、明示していなくても実施形態同士を部分的に組み合せることも可能である。
　（第１実施形態）
　第１実施形態における制御回路１００の構成、および市場不具合に基づく回収後の制御回路１００の検査方法について、図１～図５を用いて説明する。まず、制御回路１００の構成について説明する。図１に示すように、制御回路１００は、例えば、車両用のナビゲーション装置の作動を制御する回路となっており、ＮＡＮＤ型のフラッシュメモリ１１０、ＮＯＲ型のフラッシュメモリ１２０、ＤＲＡＭ１３０、ＣＰＵ１４０、およびフットパターン部１５０等を備えている。上記各部品１１０、１２０、１３０、１４０、１５０は、基板１０１上に半田付け等によって接合されている。
　尚、制御回路１００のＣＰＵ１４０は、車両用ナビゲーション装置の表示・入力装置１０に、信号線１６４によって接続されている。表示・入力装置１０は、地図画像やタッチボタン等を表示する表示装置（ディスプレイ）と、表示装置の表面に設けられたタッチ操作入力装置（タッチパネル）とを有しており、ユーザが表示装置に表示されるタッチボタンをタッチ操作することで、地図画像の表示状態の変更、目的地案内の入力等を可能とする装置となっている。
　制御回路１００において、ＮＡＮＤ型のフラッシュメモリ１１０は、地図データ、および目的地案内のためのアプリケーション等が予め格納された不揮発性の記憶素子となっている。フラッシュメモリ１１０は、本開示のメモリ部に対応する。フラッシュメモリ１１０は、例えば、通常のハードディスクに比べると構造がシンプルで、小型化、低電力化が可能であると共に、高速での読み書きが可能となっている。反面、フラッシュメモリ１１０は、データの書き込み回数がある程度制約されると共に、半田付け作業等の熱に対して、記憶（保持）したデータが損傷（変化）しやすいという短所もある。フラッシュメモリ１１０は、基板１０１に形成された信号線１６１によってＣＰＵ１４０と接続されており、ＣＰＵ１４０とフラッシュメモリ１１０との間で、相互にデータのやり取りが可能となっている。
　ＮＯＲ型のフラッシュメモリ１２０は、ブート（起動）プログラム等が予め記憶された不揮発性の記憶素子であり、ナビゲーションシステムの起動の際に機能するようになっている。フラッシュメモリ１２０は、基板１０１に形成された信号線１６２によってＣＰＵ１４０と接続されており、ＣＰＵ１４０とフラッシュメモリ１２０との間で、相互にデータのやり取りが可能となっている。
　ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１３０は、ナビゲーション装置の作動にあたり、ＣＰＵ１４０によって各種アプリケーションが実行される記憶部となっている。ＤＲＡＭ１３０は、基板１０１に形成された信号線１６３によってＣＰＵ１４０と接続されており、ＣＰＵ１４０とＤＲＡＭ１３０との間で、相互にデータのやり取りが可能となっている。
　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１４０は、各メモリ１１０、１２０、１３０の各種データを用いて演算処理や情報処理等をすることで、ナビゲーション装置の作動を制御する演算処理部となっている。ＣＰＵ１４０は、本開示の制御部に対応する。
　フットパターン部１５０は、仮に市場で不具合が発生して、回収された制御回路１００を検査する際に、制御回路１００に検査装置１８１、１８２（詳細後述）を接続可能とする端子部となっている。端子部は、例えば、フラッシュメモリ１１０に合せて、クロック端子、コマンド端子、およびデータ用の００～０７（８ビット）の端子等（合計１０端子）を有している。そして、フットパターン部１５０は、接続線１７１によって信号線１６１の中間部１６１ａに接続されている。
　フットパターン部１５０は、市場において、本来の制御回路１００としては、製品（ナビゲーション装置）に対して寄与（機能）するものではないが、上記のように回収品検査時に使用される部位となっており、出荷前段階で、製品として、各部品１１０、１２０、１３０、１４０と共に、基板１０１に予め設けられている。
　次に、市場不具合に基づく回収後の制御回路１００の検査方法について、図２～図５を用いて説明する。
　市場回収品の検査にあたっては、不具合の要因が、フラッシュメモリ１１０にあったのか、ＣＰＵ１４０にあったのか、あるいはその他の部品にあったのかを調査していく。市場回収品においては、経験的に、ＣＰＵ１４０よりもフラッシュメモリ１１０の方が、不具合の発生頻度が高いことを把握している。ここでは、フラッシュメモリ１１０とＣＰＵ１４０との検査を切り分けて、まず、フラッシュメモリ１１０における不具合の有無を調べる第１検査を行い、その次に、ＣＰＵ１４０における不具合の有無を調べる第２検査を行うようにしている。図２に示すように、検査員が行う第１検査の検査要領（第１検査工程）は、ステップＳ１００、Ｓ１２０～Ｓ１７０となっており、また、第２検査の検査要領（第２検査工程）は、ステップＳ２００、Ｓ２２０～Ｓ２５０となっている。
　１．第１検査工程
　まず、ステップＳ１００で、検査員は、回収された制御回路１００の信号線１６１において、図３に示すように、中間部１６１ａよりもフラッシュメモリ１１０側を接続状態に維持したまま、ＣＰＵ１４０側を切断状態にする。具体的には、検査員は、信号線１６１において、ＣＰＵ１４０と中間部１６１ａとの間において、ドリル加工によって基板１０１に孔あけをすることで、基板１０１に形成された信号線１６１を切断状態とする（図３中の×）。
　次に、ステップＳ１１０で、検査員は、フットパターン部１５０に、検査装置としてフラッシュメモリ１１０を検査するためのホストエミュレータ１８１を接続する。ホストエミュレータ１８１は、検査員によって予め良品確認されているＣＰＵ（良品ＣＰＵ）である（図３中の符号１８１）。尚、ステップＳ１１０は、本開示の接続工程に対応する。
　次に、ステップＳ１２０で、検査員は、フラッシュメモリ１１０の正常性の検査を行う。検査員は、ホストエミュレータ（良品ＣＰＵ）１８１を作動させることで、回収されたフラッシュメモリ１１０が正常であるか否かを検査する。
　そして、ステップＳ１３０で良否判定（Ｐａｓｓ　ｏｒ　Ｆａｉｌ）を行い、Ｐａｓｓ判定を行うと、検査員は、ステップＳ１４０で、今回の市場不具合の要因はＣＰＵ１４０にあったものと判定する。
　一方、ステップＳ１３０の良否判定（Ｐａｓｓ　ｏｒ　Ｆａｉｌ）で、Ｆａｉｌ判定を行うと、検査員は、ステップＳ１５０で、更に、回収されたフラッシュメモリ１１０の初期化を行う。ステップＳ１５０で、初期化がＯＫの場合は、検査員は、ステップＳ１６０で、フラッシュメモリ１１０の保持データに異常があったものと判定する。また、ステップＳ１５０で、初期化がＮＧの場合は、検査員は、ステップＳ１７０で、フラッシュメモリ１１０自体の故障であったと判定する。
　上記ステップＳ１００～Ｓ１７０の内容を、図５におけるチャート（表）の上段に示している。
　２．第２検査工程
　上記ステップＳ１６０、Ｓ１７０の後に、ステップＳ２００で、検査員は、回収された制御回路１００の信号線１６１において、図４に示すように、中間部１６１ａよりもＣＰＵ１４０側を接続状態に維持したまま、フラッシュメモリ１１０側を切断状態にする。具体的には、検査員は、信号線１６１において、上記の第１検査工程で、ドリル加工した信号線１６１の部位については、信号線相当品で補修接続すると共に、フラッシュメモリ１１０と中間部１６１ａとの間において、ドリル加工によって基板１０１に孔あけをすることで、基板１０１に形成された信号線１６１を切断状態とする（図４中の×）。
　次に、ステップＳ２１０で、検査員は、フットパターン部１５０に、検査装置としてＣＰＵ１４０を検査するための良品フラッシュメモリ（良品ＮＡＮＤ）１８２を接続する。良品フラッシュメモリ１８２は、検査員によって予め良品確認されているフラッシュメモリである（図４中の符号１８２）。尚、ステップＳ２１０は、本開示の接続工程に対応する。
　次に、ステップＳ２２０で、検査員は、ＤＲＡＭ１３０を含むＣＰＵ１４０の正常性の検査を行う。検査員は、接続した良品フラッシュメモリ１８２用いて、ＣＰＵ１４０を作動させることで、回収されたＣＰＵ１４０が正常であるか否かを検査する。
　そして、ステップＳ２３０で良否判定（Ｐａｓｓ　ｏｒ　Ｆａｉｌ）を行い、Ｐａｓｓ判定を行うと、検査員は、ステップＳ２４０で、今回の市場不具合の要因はフラッシュメモリ１１０にあったものと判定する（保持データ異常、あるいは故障）。
　一方、ステップＳ２３０の良否判定（Ｐａｓｓ　ｏｒ　Ｆａｉｌ）で、Ｆａｉｌ判定を行うと、検査員は、ステップＳ２５０で、今回の市場不具合の要因はＣＰＵ１４０にあったものと判定する。
　上記ステップＳ２００～Ｓ２５０の内容を、図５におけるチャート（表）の下段に示している。
　尚、上記フローチャートにおいて、ステップＳ１３０でＰａｓｓ判定をし、且つ、ステップＳ２３０でもＰａｓｓ判定をすると、回収されたフラッシュメモリ１１０、およびＣＰＵ１４０は共に不具合がないことになり、検査員は、不具合の要因は、他の部品にあると判断して、更に検査を進めていく。
　以上のように、本実施形態では、出荷前段階において、フットパターン部１５０と、接続線１７１とを設けるようにしているので、市場不具合に基づく制御回路１００の回収後に、フットパターン部１５０に検査装置としてのホストエミュレータ１８１、あるいは良品フラッシュメモリ１８２を容易に接続することができる。
　更に、第１検査工程で、信号線１６１において、フラッシュメモリ１１０と中間部１６１ａとの間を接続状態に維持すると共に、ＣＰＵ１４０と中間部１６１ａとの間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままでフラッシュメモリ１１０とホストエミュレータ１８１とを接続状態にすることができ、ホストエミュレータ１８１を用いたフラッシュメモリ１１０の良否検査（第１検査）を容易に実施することができる。
　同様に、第２検査工程で、信号線１６１において、ＣＰＵ１４０と中間部１６１ａとの間を接続状態に維持すると共に、フラッシュメモリ１１０と中間部１６１ａとの間を切断状態にするようにしている。これにより、半田付けのような熱を伴う脱着作業を不要として、回収状態のままでＣＰＵ１４０と良品フラッシュメモリ１８２とを接続状態にすることができ、良品フラッシュメモリ１８２を用いたＣＰＵ１４０の良否検査（第２検査）を容易に実施することができる。
　また、本実施形態では、第２検査工程（ステップＳ２００～Ｓ２５０）よりも第１検査工程（ステップＳ１００～Ｓ１７０）を先に行うようにしている。
　市場回収品においては、経験的に、ＣＰＵ１４０よりもフラッシュメモリ１１０の方が、不具合の発生頻度が高いことから、第２検査工程よりも第１検査工程を先に行うことで、より効率的に不具合要因の特定が可能となる。
　また、本実施形態では、信号線１６１における切断状態を、基板１０１に対するドリル加工によって形成するようにしている。
　これにより、容易に信号線１６１の切断状態を形成することができる。尚、ドリル加工を行った後の検査工程において、接続状態を必要とするときは、適宜、信号線相当品で、ドリル加工部を補修接続してやればよい。
　また、本実施形態では、メモリ部として、ＮＡＮＤ型のフラッシュメモリ１１０を用いたものに適用している。
　ＮＡＮＤ型のフラッシュメモリ１１０は、特に、熱によるデータの損傷の影響が大きいので、市場回収品における熱を伴う着脱を必要としない本検査方法を用いて好適である。
　（第２実施形態）
　第２実施形態の制御回路１００Ａを図６に示す。第２実施形態は、上記第１実施形態に対して、出荷前段階において、信号線１６１に第１スイッチ部１６１１、および第２スイッチ部１６１２を予め設けておくようにしたものである。
　第１スイッチ部１６１１は、信号線１６１において、ＣＰＵ１４０と中間部１６１ａとの間で信号線１６１の断続を切替え可能とする開閉式のスイッチとなっている。第１スイッチ部１６１１は、開かれることで、ＣＰＵ１４０と中間部１６１ａとの間を切断状態にし、閉じられることでＣＰＵ１４０と中間部１６１ａとの間の接続状態を維持するようになっている。
　また、第２スイッチ部１６１２は、信号線１６１において、フラッシュメモリ１１０と中間部１６１ａとの間で信号線１６１の断続を切替え可能とする開閉式のスイッチとなっている。第２スイッチ部１６１２は、開かれることで、フラッシュメモリ１１０と中間部１６１ａとの間を切断状態にし、閉じられることでフラッシュメモリ１１０と中間部１６１ａとの間の接続状態を維持するようになっている。
　制御回路１００Ａが出荷される際には、両スイッチ部１６１１、１６１２は、共に閉状態とされて、信号線１６１によってフラッシュメモリ１１０とＣＰＵ１４０とが接続された状態が維持されるようになっている。
　本施形態においては、市場回収品の検査をするにあたって、図２で説明したステップＳ１００で、検査員は、第１スイッチ部１６１１を開状態にして、ＣＰＵ１４０と中間部１６１ａとの間を切断状態とすると共に、第２スイッチ部１６１２を閉状態にしてフラッシュメモリ１１０と中間部１６１ａとの間を接続状態とする。
　また、市場回収品の検査をするにあたって、図２で説明したステップＳ２００で、検査員は、第１スイッチ部１６１１を閉状態にして、ＣＰＵ１４０と中間部１６１ａとの間を接続状態とすると共に、第２スイッチ部１６１２を開状態にしてフラッシュメモリ１１０と中間部１６１ａとの間を切断状態とする。
　これにより、簡単、且つ確実に信号線１６１における接続状態、および切断状態を形成することができる。
　（その他の実施形態）
　上記各実施形態では、フラッシュメモリ１１０は、１つのメモリ部から形成されるものとして説明したが、複数のメモリ部から形成されるものとしてもよい。
　また、制御回路１００、１００Ａが適用される機器として、車両用のナビゲーション装置としたが、これに限定されることなく、種々の機器に使用される制御回路に適用可能である。
　ここで、この出願に記載されるフローチャート、あるいは、フローチャートの処理は、複数のセクション（あるいはステップと言及される）から構成され、各セクションは、たとえば、Ｓ１００と表現される。さらに、各セクションは、複数のサブセクションに分割されることができる、一方、複数のセクションが合わさって一つのセクションにすることも可能である。さらに、このように構成される各セクションは、デバイス、モジュール、ミーンズとして言及されることができる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (5)

  1. 　データを格納するメモリ部（１１０）と、
    　前記メモリ部に対して信号線（１６１）によって接続されて、前記メモリ部に対する前記データの読み出し、および書き込みを行う制御部（１４０）と、が基板（１０１）上に設けられた制御回路の検査方法において、
    　出荷前において、予め前記基板に、前記メモリ部、および前記制御部を検査する検査装置（１８１、１８２）を接続可能とするフットパターン部（１５０）と、前記フットパターン部、および前記信号線の中間部（１６１ａ）を接続する接続線（１７１）と、を設けておき、
    　出荷後において、市場不具合に基づく前記制御回路の回収後に、前記フットパターン部に前記検査装置を接続し、
    　前記信号線の前記メモリ部と前記中間部との間を接続状態に維持すると共に、前記制御部と前記中間部との間を切断状態にして、前記検査装置によって前記メモリ部の良否を検査する第１検査を行い、
    　前記信号線の前記制御部と前記中間部との間を接続状態に維持すると共に、前記メモリ部と前記中間部との間を切断状態にして、前記検査装置によって前記制御部の良否を検査する第２検査を行う、ことを備える制御回路の検査方法。
  2. 　前記第２検査よりも前記第１検査を先に行う請求項１に記載の制御回路の検査方法。
  3. 　前記切断状態を、前記基板に対するドリル加工によって形成する請求項１または請求項２に記載の制御回路の検査方法。
  4. 　出荷前において、前記信号線の前記制御部と前記中間部との間で前記信号線の断続切替えする第１スイッチ部（１６１１）と、前記信号線の前記メモリ部と前記中間部との間で前記信号線の断続切替えする第２スイッチ部（１６１２）とを予め設けておき、
    　前記第１、第２検査において、前記信号線の接続状態、および切断状態を前記第１、第２スイッチ部によって形成する請求項１または請求項２に記載の制御回路の検査方法。
  5. 　前記メモリ部は、ＮＡＮＤ型のフラッシュメモリである請求項１～請求項４のいずれか１つに記載の制御回路の検査方法。
     
     
PCT/JP2017/023910 2016-08-31 2017-06-29 制御回路の検査方法 WO2018042858A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-168916 2016-08-31
JP2016168916A JP2018036823A (ja) 2016-08-31 2016-08-31 制御回路の検査方法

Publications (1)

Publication Number Publication Date
WO2018042858A1 true WO2018042858A1 (ja) 2018-03-08

Family

ID=61305277

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/023910 WO2018042858A1 (ja) 2016-08-31 2017-06-29 制御回路の検査方法

Country Status (2)

Country Link
JP (1) JP2018036823A (ja)
WO (1) WO2018042858A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03293572A (ja) * 1990-04-11 1991-12-25 Sharp Corp 基板部品検査回路
JP2013073649A (ja) * 2011-09-27 2013-04-22 Toshiba Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03293572A (ja) * 1990-04-11 1991-12-25 Sharp Corp 基板部品検査回路
JP2013073649A (ja) * 2011-09-27 2013-04-22 Toshiba Corp 半導体記憶装置

Also Published As

Publication number Publication date
JP2018036823A (ja) 2018-03-08

Similar Documents

Publication Publication Date Title
TWI409820B (zh) Semiconductor Test System with Self - Test for Memory Repair Analysis
JP5067266B2 (ja) Ｊｔａｇ機能付き集積回路ボード
WO2018042858A1 (ja) 制御回路の検査方法
JP6486011B2 (ja) 車載装置の検査システム、車載装置の検査用装置、車載装置、および、可搬型の記憶媒体
KR100944325B1 (ko) 리페어 퓨즈 장치
JPWO2008050455A1 (ja) アドレス線故障処理装置、アドレス線故障処理方法、アドレス線故障処理プログラム、情報処理装置およびメモリコントローラ
JP2008004940A (ja) 仮想テストが可能な半導体テストシステム及びその半導体テスト方法
TWI645411B (zh) 半導體裝置之測試混合陣列的方法
JP2007148536A (ja) Ｒａｍ診断装置および方法
JP2016004279A (ja) 保守システム及び保守方法
JP3873586B2 (ja) 回路基板検査装置および回路基板検査方法
JPH06310581A (ja) 半導体記憶装置の検査方法、及び検査装置
JP5573638B2 (ja) 情報処理装置及びその作動方法
JP4987827B2 (ja) 電子回路基板の設計支援システム
KR19980079439A (ko) 캐쉬 모듈 결함 격리 방법 및 시스템
JP2822738B2 (ja) 半導体ｉｃの検査方法
JPS5914196A (ja) マイクロコンピユ−タの試験装置
JP2007264698A (ja) Ｒｏｍ検査システムおよびｒｏｍ検査方法
JP2003258499A (ja) 検査対象部品決定装置、プログラムおよび方法
JP2006019663A (ja) ベアチップセット、ベアチップ検査方法、ベアチップ、およびベアチップ搭載回路基板
JP2009025058A (ja) 不具合解析システム
JP2010040133A (ja) 半導体メモリ検査装置
JPH03245071A (ja) 試験装置
JP2005258739A (ja) 情報処理装置
JPWO2017208456A1 (ja) 制御基板、制御基板製造装置および制御基板の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17845868

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17845868

Country of ref document: EP

Kind code of ref document: A1