WO2018042711A1 - 液晶表示装置 - Google Patents

Abstract

一実施の形態によれば、液晶表示装置（１０）は、１フレーム毎に複数の１ビットのサブフレームデータを組み合わせた階調レベルの画像を表示する、マトリックス状に設けられた複数の画素（１２）と、複数の画素（１２）のうちデータ書き込み対象として選択された行のｎ個の画素（１２）のそれぞれに対してサブフレームデータを供給するｎ個のラッチ回路（１６４）と、ｎ個のラッチ回路（１６４）からｎ個の画素（１２）へのサブフレームデータのそれぞれの供給タイミングを調整するタイミング調整回路と、を備える。

Description

液晶表示装置

　本発明は、液晶表示装置に関し、例えばＩＲドロップを抑制するのに適した液晶表示装置に関する。

　液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。

　サブフレーム駆動方式が採用された液晶表示装置の中には、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、複数のスイッチングトランジスタと、によって構成されているものがある。

　この画素では、マスターラッチの入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加され、行走査線を介して印加される行選択信号がアクティブになると、第１のスイッチングトランジスタがオン状態になり、第１のデータがマスターラッチに書き込まれる。

　全ての画素に設けられたマスターラッチへのデータの書き込みが完了すると、そのサブフレーム期間内において、全ての画素に設けられた第２のスイッチングトランジスタがオン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれたデータが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサブフレームの組み合わせにより所望の階調表示を行うことができる。

　なお、１フレームを構成する複数のサブフレームの期間は、それぞれ同一又は異なる所定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階調に応じて表示するサブフレームを選択する。この従来からの手法を採用した液晶表示装置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジタル駆動方式を採用している（例えば、特許文献１参照）。

特許第５７３３１５４号公報

　特許文献１に開示された液晶表示装置では、データ書き込み対象として選択された行のｎ個の画素に向けたｎ個のサブフレームデータが、当該ｎ個の画素に対応して設けられたｎ本の列データに並列かつ一斉に出力される。この場合、通常は十分な機能を発揮するものの、画素数の増加に伴って列データ線の本数が増加すると、これらの列データ線に並列かつ一斉に電流が流れるため、電源電圧端子から接地電圧端子に向けて流れる電流が瞬間的に大きくなる（即ち、ピーク消費電流が大きくなる）。それにより、電源電圧ＶＤＤが低下したり接地電圧ＧＮＤが上昇したりするＩＲドロップ現象が発生してしまうという問題があった。その結果、特許文献１に開示された液晶表示装置では、例えば、誤動作が発生したり、画質が劣化したりしてしまう可能性があった。

　本発明は以上の点に鑑みなされたもので、ピーク消費電流を抑制することによりＩＲドロップの発生を防止することが可能な液晶表示装置を提供することを目的とする。

　本実施形態の一態様にかかる液晶表示装置は、１フレーム毎に複数の１ビットのサブフレームデータを組み合わせた階調レベルの画像を表示する、マトリックス状に設けられた複数の画素と、前記複数の画素のうちデータ書き込み対象として選択された行のｎ個の画素のそれぞれに対してサブフレームデータを供給するｎ個のラッチ回路と、前記ｎ個のラッチ回路から前記ｎ個の画素へのサブフレームデータのそれぞれの供給タイミングを調整するタイミング調整回路と、を備える。

　本実施形態によれば、ピーク消費電流を抑制することによりＩＲドロップを抑制することが可能な液晶表示装置を提供することができる。

実施の形態１にかかる液晶表示装置を示すブロック図である。 図１に示す液晶表示装置に設けられた画素の具体的構成を示す回路図である。 図２に示す画素に設けられた第１データ保持部を構成するインバータの具体的構成を示す回路図である。 図２に示す画素の概略断面図である。 図１に示す液晶表示装置の動作を示すタイミングチャートである。 液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。 実施の形態１に至る前の構想に係る液晶表示装置に設けられたラッチ部の具体的構成を示す回路図である。 図１に示す液晶表示装置に設けられたラッチ部の具体的構成例を示す回路図である。 図１に示す液晶表示装置に設けられたラッチ部の動作を示すタイミングチャートである。

＜実施の形態１＞
　以下、図面を用いて本発明の実施形態について説明する。

　図１は、実施の形態１に係る液晶表示装置１０を示すブロック図である。
　図１に示すように、液晶表示装置１０は、画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ部１６２と、レベルシフタ／画素ドライバ１６３と、により構成される。

　画像表示部１１は、規則的に配置された複数の画素１２を有する。複数の画素１２は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１～ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ１～ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置されている。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。

　なお、正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスＴＲＩと、反転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＢとは、常に逆論理値の関係（相補的な関係）にある。

　タイミングジェネレータ１３は、上位装置２０から出力された垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、及び、トリガパルスＴＲＩ，ＴＲＩＢ等の各種の内部信号を生成する。

　交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。

　スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングで出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。

　スタートパルスＨＳＴは、水平シフトレジスタ１６１の開始タイミングで当該水平シフトレジスタ１６１に対して出力されるパルス信号である。

　クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｈ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。

　クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトさせるための信号である。

　ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。

　正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、それぞれトリガ線ｔｒｉｇ，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２に供給されるパルス信号である。

　ここで、正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、あるサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部にデータが書き込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部に保持されたデータが、それぞれ対応する画素１２内の第２データ保持部に一斉に転送される。

　垂直シフトレジスタ１４は、各サブフレームの開始タイミングで供給されるＶスタートパルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１～ｇｍに対して１Ｈ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｈ単位で順次選択されていく。

　データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム単位の３２ビット幅のデータを、上位装置２０からの基本クロックＣＬＫに基づいてラッチした後、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。

　なお、液晶表示装置１０は、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している。

　水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイミングジェネレータ１３から１Ｈの初期に供給されるスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。

　ラッチ部１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わると、タイミングジェネレータ１３から供給されるラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（即ち、ｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。なお、ラッチ部１６２のデータ転送が終了すると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。

　レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送された１行のｎ画素に対応するｎ個のサブフレームデータの信号レベルを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１～ｄｎに並列に出力する。

　水平ドライバ１６は、１水平走査期間において、データ書き込み対象として選択されている行の画素に向けたサブフレームデータの出力と、次の１水平走査期間にデータ書き込み対象として選択される行の画素のためのサブフレームデータのシフトと、を並行して行っている。そして、ある水平走査期間において、１行のｎ画素に対応するｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１～ｄｎに並列に、かつ、一斉に出力される。

　画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１～ｄｎを介してサンプリングして各画素１２内の後述する第１データ保持部に書き込む。

　画素１２の詳細については後述するが、画素１２では、記憶部ＳＭ１に保持された入力データの反転データが反射電極ＰＥに印加される。つまり、画素１２は、レベルシフタ／画素ドライバ１６３から供給された入力データを反転する機能を有している。

（画素１２の具体的構成）
　続いて、画素１２の具体的構成について説明する。
　図２は、画素１２の具体的構成を示す回路図である。

　図２に示すように、画素１２は、行走査線ｇ１～ｇｍの何れか（以下、行走査線ｇと称す）と、列データ線ｄ１～ｄｎの何れか（以下、列データ線ｄと称す）と、が交差する交差部分に設けられている。

　画素１２は、ＳＲＡＭセル２０１と、ＤＲＡＭセル２０２と、液晶表示素子ＬＣと、を備える。ＳＲＡＭセル２０１は、第１スイッチであるスイッチＳＷ１と、第１データ保持部である記憶部ＳＭ１と、により構成されている。ＤＲＡＭセル２０２は、第２スイッチであるスイッチＳＷ２と、第２データ保持部である記憶部ＤＭ２と、により構成されている。液晶表示素子ＬＣは、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。

（ＳＲＡＭセル２０１の構成）
　スイッチＳＷ１は、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）ＭＮ１により構成されている。スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１では、ソースが記憶部ＳＭ１の入力端子（ノードａ）に接続され、ドレインが列データ線ｄに接続され、ゲートが行走査線ｇに接続されている。

　記憶部ＳＭ１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１，ＩＮＶ１２からなる自己保持型メモリである。より具体的には、インバータＩＮＶ１１の入力端子は、インバータＩＮＶ１２の出力端子及びスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のソースに接続されている。インバータＩＮＶ１２の入力端子は、スイッチＳＷ２及びインバータＩＮＶ１１の出力端子に接続されている。

　図３は、インバータＩＮＶ１１の具体的構成を示す回路図である。
　図３に示すように、インバータＩＮＶ１１は、直列接続されたＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。同じく、インバータＩＮＶ１２は、直列接続されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。

　ここで、インバータＩＮＶ１１，ＩＮＶ１２の駆動能力は異なる。具体的には、記憶部ＳＭ１を構成するインバータＩＮＶ１１，ＩＮＶ１２のうち、スイッチＳＷ１から見て入力側となるインバータＩＮＶ１１内のトランジスタＭＰ１１，ＭＮ１１の駆動能力は、スイッチＳＷ１から見て出力側となるインバータＩＮＶ１２内のトランジスタＭＰ１２，ＭＮ１２の駆動能力よりも大きい。それにより、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１にデータが伝搬しやすくなり、一方で、スイッチＳＷ２を介して記憶部ＤＭ２から記憶部ＳＭ１にデータが伝搬しにくくなる。

　さらに、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の駆動能力は、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の駆動能力よりも大きい。それにより、例えば、列データ線ｄ上でＨレベルを示すデータを記憶部ＳＭ１に記憶させる場合、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１の入力端子（ノードａ）に流れる電流が、記憶部ＳＭ１の入力端子からＮＭＯＳトランジスタＭＮ１２を介して接地電圧端子ＧＮＤに流れる電流よりも大きくなるため、データを正確に記憶部ＳＭ１に記憶させることができる。

（ＤＲＡＭセル２０２の構成）
　スイッチＳＷ２は、並列接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、それぞれのソースが記憶部ＳＭ１の出力端子に共通接続され、それぞれのドレインが記憶部ＤＭ２の入力端子及び液晶表示素子ＬＣの反射電極ＰＥに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２のゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。

　例えば、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＨレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合にオン状態となり、記憶部ＳＭ１から読み出されたデータを記憶部ＤＭ２及び反射電極ＰＥへ転送する。また、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベル）の場合にオフ状態となり、記憶部ＳＭ１の記憶データの読み出しは行わない。

　スイッチＳＷ２は、公知のトランスミッションゲートであるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体的には、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が接地電圧ＧＮＤレベル（Ｌレベル）の場合、ＰＭＯＳトランジスタＭＰ２のソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ２のソース・ドレインは低抵抗で導通することができる。一方、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＮＭＯＳトランジスタＭＮ２のソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２のソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ２では、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。

　記憶部ＤＭ２は、容量Ｃ１により構成されている。容量Ｃ１には、例えば、配線間で容量を形成するＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）容量、基板－ポリシリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量を形成するＰＩＰ（Ｐｏｌｙ　Ｉｎｓｕｌａｔｏｒ　Ｐｏｌｙ）容量等を用いることができる。

　スイッチＳＷ２がオンすると、記憶部ＳＭ１に記憶されたデータが読み出され、スイッチＳＷ２を介して、記憶部ＤＭ２内の容量Ｃ１及び反射電極ＰＥへ転送される。それにより、記憶部ＤＭ２に記憶されたデータが書き換えられる。

　ここで、スイッチＳＷ２がオンしている場合、容量Ｃ１に保持されたデータは記憶部ＳＭ１を構成するインバータＩＮＶ１２の入力ゲートにも影響を与える。しかしながら、インバータＩＮＶ１１の駆動能力をインバータＩＮＶ１２の駆動能力より大きくしているため、インバータＩＮＶ１２が容量Ｃ１のデータの影響を受ける前に、インバータＩＮＶ１１が容量Ｃ１のデータを書き換えてしまう。したがって、容量Ｃ１の保持データによって記憶部ＳＭ１のデータが意図せず書き換えられてしまうことはない。

　このように、本実施の形態に係る液晶表示装置１０は、ＳＲＡＭセル及びＤＲＡＭセルを１つずつ備えた画素１２を用いることにより、ＳＲＡＭセルを２つ備えた画素を用いる場合よりも、画素を構成するトランジスタの数を少なくして、画素の小型化を実現している。

　本実施の形態では、スイッチＳＷ２がＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２により構成される場合について説明したが、これに限られない。スイッチＳＷ２は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の何れか一つが設けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方のみが設けられることとなる。

　なお、液晶表示装置１０は、画素を構成するトランジスタの数を少なくすることで画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１，ＤＭ２及び反射電極ＰＥを素子の高さ方向に有効に配置することによっても画素の小型化を実現することができる。以下、図４を用いて、詳細に説明する。

（画素１２の断面構造）
　図４は、画素１２の要部を示す概略断面図である。また、図４では、容量Ｃ１が配線間で容量を形成するＭＩＭにより構成された場合を例に説明する。

　図４に示すように、シリコン基板１００上にはＮウエル１０１及びＰウエル１０２が形成されている。

　Ｎウエル１０１上には、スイッチＳＷ２のＰＭＯＳトランジスタＭＰ２、及び、インバータＩＮＶ１１のＰＭＯＳトランジスタＭＰ１１が形成されている。より具体的には、Ｎウエル１０１上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。

　Ｐウエル１０２上には、スイッチＳＷ２のＮＭＯＳトランジスタＭＮ２、及び、インバータＩＮＶ１１のＮＭＯＳトランジスタＭＮ１１が形成されている。より具体的には、Ｐウエル１０２上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。

　なお、Ｎウエル上の活性領域（拡散層及びチャネル領域）と、Ｐウエル上の活性領域と、の間には、素子分離酸化膜１０３が形成されている。

　トランジスタＭＰ２，ＭＰ１１，ＭＮ２，ＭＮ１１の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、ＭＩＭ電極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。

　第５メタル１１６は、画素毎に形成される反射電極ＰＥを構成している。

　トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｅを介して、第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｄを介してＭＩＭ電極１１２に電気的に接続されている。即ち、スイッチＳＷ２を構成するトランジスタＭＮ２，ＭＰ２の各ソースは、反射電極ＰＥ及びＭＩＭ電極１１２に電気的に接続されている。

　反射電極ＰＥ（第５メタル１１６）は、その上面に形成された保護膜であるパッシベーション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されている。反射電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封止されている。反射電極ＰＥ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭによって液晶表示素子ＬＣが構成される。

　ここで、ＭＩＭ電極１１２は、第３メタル１１０上に層間絶縁膜１０５を介して形成されている。このＭＩＭ電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１０５によって容量Ｃ１が構成される。そのため、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１が、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと、を用いて形成されるのに対し、記憶部ＤＭ２は、それらの上層である第３メタル１１０及びＭＩＭ電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１と、記憶部ＤＭ２とは、それぞれ異なる層にて形成されることとなる。

　図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。

　このように、液晶表示装置１０は、第５層配線である第５メタル１１６を反射電極ＰＥとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２の一部として用い、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶部ＳＭ１等として用いることで、記憶部ＳＭ１、記憶部ＤＭ２及び反射電極ＰＥを高さ方向に有効に配置することが可能になるため、画素をさらに小型化することができる。それにより、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成できる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。

（液晶表示装置１０の動作）
　次に、図５を用いて、液晶表示装置１０の動作について説明する。
　図５は、液晶表示装置１０の動作を示すタイミングチャートである。

　前述したように、液晶表示装置１０では、垂直シフトレジスタ１４からの行走査信号により、行走査線ｇ１～ｇｍが１本ずつ１Ｈ単位で順次選択されていくため、画像表示部１１を構成する複数の画素１２には、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素１２の全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき、全ての画素１２のデータが一斉に読み出される（より具体的には、全ての画素１２内の記憶部ＳＭ１のデータが一斉に記憶部ＤＭ２及び反射電極ＰＥに転送される）。

　図５の（Ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。なお、縦軸が行番号を表し、横軸が時間を表している。図５の（Ａ）に示すように、サブフレームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフレームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。

　図５の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を示すため、省略されている。図５の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示している。図５の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化を示している。図５の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。

　まず、行走査信号により選択された画素１２では、スイッチＳＷ１がオンするため、水平ドライバ１６から列データ線ｄに出力されたビットＢ０の正転サブフレームデータが、スイッチＳＷ１によりサンプリングされて記憶部ＳＭ１に書き込まれる。同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の正転サブフレームデータが書き込まれる。その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ１）。

　これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ１）、次に再びＨレベルとなるまで（時刻Ｔ２）の１サブフレーム期間である。

　ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３．３Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには接地電圧ＧＮＤ（０Ｖ）が印加される。一方、共通電極ＣＥには、接地電圧ＧＮＤ及び電源電圧ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。

　液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１～Ｔ２）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ－（－Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。

　図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。
　図６を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。

　図５に戻り、液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ１～Ｔ２）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ２）。

　これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ２）、次に再びＨレベルとなるまで（時刻Ｔ３）の１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。

　一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ２～Ｔ３）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖｔｔ（＝３．３Ｖ－（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは－３．３Ｖ－Ｖｔｔ（＝０Ｖ－（３．３Ｖ＋Ｖｔｔ））となる。

　例えば、ビットＢ０の正転サブフレームデータのビット値が「１」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このとき、液晶ＬＣＭの印加電圧は、－（３．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、白を表示する。また、ビットＢ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭの印加電圧は、－Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、黒を表示する。

　したがって、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ１～Ｔ３の２サブフレーム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。

　続いて、液晶表示素子ＬＣがビットＢ０の反転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ２～Ｔ３）において、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１の全画素１２の記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータが書き込まれると、その後、画像表示部１１を構成するすべての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。

　これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるととともに、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ３）、次に再びＨレベルとなるまで（時刻Ｔ４）の１サブフレーム期間である。

　一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３～Ｔ４）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ－（－Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ－（－Ｖｔｔ））となる。

　続いて、液晶表示素子ＬＣがビットＢ１の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ３～Ｔ４）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ４）。

　これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ４）、次に再びＨレベルとなるまで（時刻Ｔ５）の１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。

　一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ４～Ｔ５）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは－Ｖｔｔ（＝３．３Ｖ－（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは－３．３Ｖ－Ｖｔｔ（＝０Ｖ－（３．３Ｖ＋Ｖｔｔ））となる。

　これにより、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ３～Ｔ５の２サブフレーム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される。

　このようにして、液晶表示装置１０は、複数のサブフレームの組み合わせにて階調表示を行っている。

　なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様のことが言える。システムの仕様等に応じて、各サブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。

（実施の形態１に至る前の構想に係るラッチ部５６２の具体的構成）
　ここで、水平ドライバ１６に設けられたラッチ部１６２の詳細について説明する前に、まず、本発明者が検討したラッチ部５６２について説明する。

　図７は、実施の形態１に至る前の構想に係るラッチ部５６２の具体的構成を示す回路図である。なお、図７には、ラッチ部５６２の周辺回路である水平シフトレジスタ１６１及びレベルシフタ／画素ドライバ１６３も示されている。

　図７に示すように、ラッチ部５６２は、マトリックス状に配置された複数の画素１２のｎ個の列（カラム）に対応するｎ個のラッチ回路５６４を備える。ｎ個のラッチ回路５６４は、それぞれ、行方向に配置されたｎ個の画素１２に対向配置され、かつ、当該ｎ個の画素１２のピッチに対応したピッチ（行方向の幅）を有している。

　なお、ラッチ部５６２には、タイミングジェネレータ１３からのラッチパルスＬＴを正転又は反転させたパルス信号Ｐ１，Ｐ１ｂ，Ｐ２，Ｐ２ｂが供給される。より具体的には、ラッチ部５６２には、バッファＢＦ１によってラッチパルスＬＴを正転させたパルス信号Ｐ１，Ｐ２ｂが供給され、かつ、インバータＩＶ１によってラッチパルスＬＴを反転させたパルス信号Ｐ１ｂ，Ｐ２が供給される。

　スイッチＳＷ２１は、並列接続されたＮＭＯＳトランジスタＭＮ２１及びＰＭＯＳトランジスタＭＰ２１からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２１及びＰＭＯＳトランジスタＭＰ２１では、それぞれのソースが水平シフトレジスタ１６１における対応する出力端子に共通接続され、それぞれのドレインがインバータＩＶ２１の入力端子に共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２１のゲートには、パルス信号Ｐ１が供給され、ＰＭＯＳトランジスタＭＰ２１のゲートには、パルス信号Ｐ１の反転信号であるパルス信号Ｐ１ｂが供給される。

　インバータＩＶ２１の出力端子は、インバータＩＶ２２の入力端子と、レベルシフタ／画素ドライバ１６３における対応する入力端子と、に接続される。

　スイッチＳＷ２２は、並列接続されたＮＭＯＳトランジスタＭＮ２２及びＰＭＯＳトランジスタＭＰ２２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２２及びＰＭＯＳトランジスタＭＰ２２では、それぞれのソースがインバータＩＶ２２の出力端子に共通接続され、それぞれのドレインがインバータＩＶ２１の入力端子に共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２２のゲートには、パルス信号Ｐ２が供給され、ＰＭＯＳトランジスタＭＰ２２のゲートには、パルス信号Ｐ２の反転信号であるパルス信号Ｐ２ｂが供給される。

　例えば、ラッチパルスＬＴがＬレベルの場合、パルス信号Ｐ１，Ｐ２ｂがＬレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＨレベルを示すため、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンする。他方、ラッチパルスＬＴがＨレベルの場合、パルス信号Ｐ１，Ｐ２ｂがＨレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＬレベルを示すため、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。

（ラッチ部５６２を備えた水平ドライバ５６の動作）
　続いて、ラッチ部５６２を備えた水平ドライバ５６の動作について説明する。
　例えば、まず、ラッチパルスＬＴがＬレベルを示している。それにより、パルス信号Ｐ１，Ｐ２ｂがＬレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＨレベルを示すため、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンする。このとき、水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイミングジェネレータ１３から１Ｈの初期に供給されるスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。

　その後、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフトし終わると、ラッチパルスＬＴが立ち上がる（ＬレベルからＨレベルに切り替わる）。それにより、パルス信号Ｐ１，Ｐ２ｂが立ち上がり（ＬレベルからＨレベルに切り替わり）、パルス信号Ｐ１ｂ，Ｐ２が立ち下がる（ＨレベルからＬレベルに切り替わる）ため、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。それにより、水平シフトレジスタ１６１から並列に出力されたｎビット分のデータ（即ち、ｎ画素分のサブフレームデータ）は、ラッチ部５６２を介して、レベルシフタ／画素ドライバ１６３に転送される。

　このとき、レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部５６２から転送された１行のｎ画素に対応するｎ個のサブフレームデータの信号レベルを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応するｎ個のサブフレームデータをｎ本の列データ線ｄ１～ｄｎに並列に出力する。つまり、ある水平走査期間において、１行のｎ画素に対応するｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１～ｄｎに並列に、かつ、一斉に出力される。

　その後、ラッチパルスＬＴが立ち下がる。それにより、パルス信号Ｐ１，Ｐ２ｂが立下り、パルス信号Ｐ１ｂ，Ｐ２が立ち上がるため、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンする。それにより、ラッチ部５６２は、水平シフトレジスタ１６１と切り離されるが、直前まで水平シフトレジスタ１６１から供給されていたｎ画素分のサブフレームデータを保持し続ける。そのため、ラッチ部５６２は、当該ｎ画素分のサブフレームデータをｎ本の列データ線ｄ１～ｄｎに並列に出力し続けることができる。

　なお、ラッチパルスＬＴがＬレベルを示している期間中、水平シフトレジスタ１６１には、タイミングジェネレータ１３から次の１ＨのスタートパルスＨＳＴが供給される。それにより、水平シフトレジスタ１６１は、データラッチ回路１５から供給される３２ビット幅のデータをシフトする動作を再開する。

　つまり、水平ドライバ５６は、１水平走査期間において、データ書き込み対象として選択されている行の画素に向けたサブフレームデータの出力と、次の水平走査期間にデータ書き込み対象として選択される行の画素のためのサブフレームデータのシフトと、を並行して行っている。

　ここで、ラッチ部５６２の構成では、ｎ個の画素１２に向けたｎ個のサブフレームデータが、ラッチパルスＬＴの立ち上がりに同期して、ｎ本の列データ線ｄ１～ｄｎに並列かつ一斉に出力される。それにより、ラッチ部５６２を搭載した液晶表示装置では、電源電圧端子から接地電圧端子に向けて流れる電流が瞬間的に大きくなるため（即ち、ピーク消費電流が大きくなるため）、電源電圧ＶＤＤが低下したり接地電圧ＧＮＤが上昇したりするＩＲドロップ現象が発生してしまうという問題があった。その結果、ラッチ部５６２を搭載した液晶表示装置では、例えば、誤動作が発生したり、画質が劣化したりしてしまう可能性があった。

　そこで、ピーク消費電流を抑制することによりＩＲドロップの発生を防止することができるように、ラッチ部１６２及びそれを搭載した液晶表示装置１０が見出された。

（実施の形態１に係るラッチ部１６２の具体的構成例）
　図８は、実施の形態１に係るラッチ部１６２の具体的構成例を示す回路図である。なお、図８には、ラッチ部１６２の周辺回路である水平シフトレジスタ１６１及びレベルシフタ／画素ドライバ１６３も示されている。

　図８に示すように、ラッチ部１６２は、マトリックス状に配置された複数の画素１２のｎ個の列（カラム）に対応して設けられたｎ個のラッチ回路１６４を備える。ｎ個のラッチ回路１６４は、それぞれ、行方向に配置されたｎ個の画素１２に対向配置され、かつ、当該ｎ個の画素１２のピッチに対応したピッチ（行方向の幅）を有している。

　さらに、ラッチ部１６２は、遅延バッファＤ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬと、遅延バッファＤ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲと、を備える。これら遅延バッファは、複数の画素１２の各行に設けられたｎ個の画素１２のそれぞれに対するサブフレームデータの供給タイミングを調整するタイミング調整回路の役割を果たす。詳細については後述する。

　ここで、ｎ個のラッチ回路１６４は、複数のラッチ回路群に区分されている。本実施の形態では、ｎ個のラッチ回路１６４は、中央に配置されたｎ／３個のラッチ回路１６４（ラッチ回路群１６４２）と、ラッチ回路群１６４２よりも行方向負側（紙面の左側）に配置されたｎ／３個のラッチ回路１６４（ラッチ回路群１６４１）と、ラッチ回路群１６４２よりも行方向正側（紙面の右側）に配置されたｎ／３個のラッチ回路１６４（ラッチ回路群１６４３）と、に区分されている。

　ラッチ部１６２の中央に設けられたラッチ回路群１６４２には、タイミングジェネレータ１３からのラッチパルスＬＴを正転又は反転させたパルス信号Ｐ１，Ｐ１ｂ，Ｐ２，Ｐ２ｂが供給される。より具体的には、ラッチ回路群１６４２には、バッファＢＦ１によってラッチパルスＬＴを正転させたパルス信号Ｐ１，Ｐ２ｂが供給され、かつ、インバータＩＶ１によってラッチパルスＬＴを反転させたパルス信号Ｐ１ｂ，Ｐ２が供給される。

　また、ラッチ部１６２の左側領域に設けられたラッチ回路群１６４１には、パルス信号Ｐ１，Ｐ１ｂ，Ｐ２，Ｐ２ｂをそれぞれ遅延バッファＤ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬを用いて遅延させたパルス信号Ｐ１Ｌ，Ｐ１ｂＬ，Ｐ２Ｌ，Ｐ２ｂＬが供給される。

　さらに、ラッチ部１６２の右側領域に設けられたラッチ回路群１６４３には、パルス信号Ｐ１，Ｐ１ｂ，Ｐ２，Ｐ２ｂをそれぞれ遅延バッファＤ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲを用いて遅延させたパルス信号Ｐ１Ｒ，Ｐ１ｂＲ，Ｐ２Ｒ，Ｐ２ｂＲが供給される。

　ラッチ部１６２の中央に設けられたラッチ回路群１６４２の各ラッチ回路１６４において、スイッチＳＷ２１は、並列接続されたＮＭＯＳトランジスタＭＮ２１及びＰＭＯＳトランジスタＭＰ２１からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２１及びＰＭＯＳトランジスタＭＰ２１では、それぞれのソースが水平シフトレジスタ１６１における対応する出力端子に共通接続され、それぞれのドレインがインバータＩＶ２１の入力端子に共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２１のゲートには、パルス信号Ｐ１が供給され、ＰＭＯＳトランジスタＭＰ２１のゲートには、パルス信号Ｐ１の反転信号であるパルス信号Ｐ１ｂが供給される。インバータＩＶ２１の出力端子は、インバータＩＶ２２の入力端子と、レベルシフタ／画素ドライバ１６３における対応する入力端子と、に接続される。

　また、ラッチ回路群１６４２の各ラッチ回路１６４において、スイッチＳＷ２２は、並列接続されたＮＭＯＳトランジスタＭＮ２２及びＰＭＯＳトランジスタＭＰ２２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２２及びＰＭＯＳトランジスタＭＰ２２では、それぞれのソースがインバータＩＶ２２の出力端子に共通接続され、それぞれのドレインがインバータＩＶ２１の入力端子に共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２２のゲートには、パルス信号Ｐ２が供給され、ＰＭＯＳトランジスタＭＰ２２のゲートには、パルス信号Ｐ２の反転信号であるパルス信号Ｐ２ｂが供給される。

　例えば、ラッチパルスＬＴがＬレベルの場合、パルス信号Ｐ１，Ｐ２ｂがＬレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＨレベルを示す。それにより、ラッチ回路群１６４２の各ラッチ回路１６４において、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンする。他方、ラッチパルスＬＴがＨレベルの場合、パルス信号Ｐ１，Ｐ２ｂがＨレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＬレベルを示す。それにより、ラッチ回路群１６４２の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。

　ラッチ部１６２の左側領域に設けられたラッチ回路群１６４１の各ラッチ回路１６４では、ＮＭＯＳトランジスタＭＮ２１のゲートに、パルス信号Ｐ１Ｌが供給され、ＰＭＯＳトランジスタＭＰ２１のゲートに、パルス信号Ｐ１Ｌの反転信号であるパルス信号Ｐ１ｂＬが供給される。また、ＮＭＯＳトランジスタＭＮ２２のゲートに、パルス信号Ｐ２Ｌが供給され、ＰＭＯＳトランジスタＭＰ２２のゲートに、パルス信号Ｐ２Ｌの反転信号であるパルス信号Ｐ２ｂＬが供給される。ラッチ回路群１６４１の各ラッチ回路１６４のその他の構成については、ラッチ回路群１６４２の各ラッチ回路１６４の構成と同様であるため、その説明を省略する。

　例えば、ラッチパルスＬＴがＬレベルを示した場合、パルス信号Ｐ１，Ｐ２ｂがＬレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＨレベルを示した後、所定の遅延時間経過後に、パルス信号Ｐ１Ｌ，Ｐ２ｂＬがＬレベルを示し、パルス信号Ｐ１ｂＬ，Ｐ２ＬがＨレベルを示す。それにより、ラッチ回路群１６４１の各ラッチ回路１６４において、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンする。他方、ラッチパルスＬＴがＨレベルを示した場合、パルス信号Ｐ１，Ｐ２ｂがＨレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＬレベルを示した後、所定の遅延時間経過後に、パルス信号Ｐ１Ｌ，Ｐ２ｂＬがＨレベルを示し、パルス信号Ｐ１ｂＬ，Ｐ２ＬがＬレベルを示す。それにより、ラッチ回路群１６４１の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。

　ラッチ部１６２の右側領域に設けられたラッチ回路群１６４３の各ラッチ回路１６４では、ＮＭＯＳトランジスタＭＮ２１のゲートに、パルス信号Ｐ１Ｒが供給され、ＰＭＯＳトランジスタＭＰ２１のゲートに、パルス信号Ｐ１Ｒの反転信号であるパルス信号Ｐ１ｂＲが供給される。また、ＮＭＯＳトランジスタＭＮ２２のゲートに、パルス信号Ｐ２Ｒが供給され、ＰＭＯＳトランジスタＭＰ２２のゲートに、パルス信号Ｐ２Ｒの反転信号であるパルス信号Ｐ２ｂＲが供給される。ラッチ回路群１６４３の各ラッチ回路１６４のその他の構成については、ラッチ回路群１６４２の各ラッチ回路１６４の構成と同様であるため、その説明を省略する。

　例えば、ラッチパルスＬＴがＬレベルを示した場合、パルス信号Ｐ１，Ｐ２ｂがＬレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＨレベルを示した後、所定の遅延時間経過後に、パルス信号Ｐ１Ｒ，Ｐ２ｂＲがＬレベルを示し、パルス信号Ｐ１ｂＲ，Ｐ２ＲがＨレベルを示す。それにより、ラッチ回路群１６４３の各ラッチ回路１６４において、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンする。他方、ラッチパルスＬＴがＨレベルを示した場合、パルス信号Ｐ１，Ｐ２ｂがＨレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＬレベルを示した後、所定の遅延時間経過後に、パルス信号Ｐ１Ｒ，Ｐ２ｂＲがＨレベルを示し、パルス信号Ｐ１ｂＲ，Ｐ２ＲがＬレベルを示す。それにより、ラッチ回路群１６４３の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。

　なお、パルス信号Ｐ１，Ｐ１ｂ，Ｐ２，Ｐ２ｂが伝搬する信号線は、主としてラッチ回路１６４を構成している配線層とは異なる配線層（例えば上層の配線層）に配線される。同様に、パルス信号Ｐ１Ｌ，Ｐ１ｂＬ，Ｐ２Ｌ，Ｐ２ｂＬが伝搬する信号線、及び、パルス信号Ｐ１Ｒ，Ｐ１ｂＲ，Ｐ２Ｒ，Ｐ２ｂＲが伝搬する信号線は、主としてラッチ回路１６４を構成している配線層とは異なる配線層（例えば上層の配線層）に部分的に配置される。さらに、遅延バッファＤ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬ、及び、遅延バッファＤ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲは、何れもラッチ回路１６４を構成している領域とは異なる領域（例えば図８の上側）に形成される。そのため、ｎ個のラッチ回路１６４は、遅延バッファの影響を受けることなく、ピッチを乱さずに、行方向に配置されたｎ個の画素１２に対向配置されることができる。それにより、液晶表示装置１０は、画像表示部１１に表示される画像全体をムラなく均一に表示させることができる。一方で、遅延バッファは、ラッチ回路１６４とは異なる領域に配置されているため、高い自由度でサイズや段数を変更することができる。

（ラッチ部１６２を備えた水平ドライバ１６の動作）
　続いて、ラッチ部１６２を備えた水平ドライバ１６の動作について説明する。
　図９は、ラッチ部１６２の動作を示すタイミングチャートである。なお、図９では、１行目のｎ個の画素１２に「１」を書き込み、２行目のｎ個の画素１２に「０」を書き込む場合の例が示されている。

　まず、初期状態では、ラッチパルスＬＴがＬレベルを示している（時刻Ｔ０）。それにより、パルス信号Ｐ１，Ｐ２ｂがＬレベルを示し、パルス信号Ｐ１ｂ，Ｐ２がＨレベルを示すため、ラッチ回路群１６４２の各ラッチ回路１６４において、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンしている。また、パルス信号Ｐ１Ｌ，Ｐ２ｂＬがＬレベルを示し、パルス信号Ｐ１ｂＬ，Ｐ２ＬがＨレベルを示すため、ラッチ回路群１６４１の各ラッチ回路１６４において、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンしている。さらに、パルス信号Ｐ１Ｒ，Ｐ２ｂＲがＬレベルを示し、パルス信号Ｐ１ｂＲ，Ｐ２ＲがＨレベルを示すため、ラッチ回路群１６４３の各ラッチ回路１６４において、スイッチＳＷ２１はオフし、スイッチＳＷ２２はオンしている。

　その後、ラッチパルスＬＴが立ち上がると（時刻Ｔ１１）、それに伴って、パルス信号Ｐ１，Ｐ２ｂが立ち上がり、パルス信号Ｐ１ｂ，Ｐ２が立ち下がる（時刻Ｔ１１）。それにより、ラッチ回路群１６４２の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。それにより、水平シフトレジスタ１６１から出力された１行目のｎ画素分のサブフレームデータのうち、ラッチ回路群１６４２の各ラッチ回路１６４に対応するｎ／３個のサブフレームデータが、レベルシフタ／画素ドライバ１６３に転送される。

　このとき、レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送されたｎ／３個のサブフレームデータを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後のｎ／３個のサブフレームデータを、ラッチ回路群１６４２の各ラッチ回路１６４に対応して設けられたｎ／３本の列データ線ｄ（列データ線群ｄＭ）に並列に出力する。それにより、列データ線群ｄＭの各列データ線ｄの電圧レベルはＬレベルからＨレベルに切り替わる（時刻Ｔ１１）。

　続いて、パルス信号Ｐ１，Ｐ２ｂが立ち上がり、パルス信号Ｐ１ｂ，Ｐ２が立ち下がった後、所定の遅延時間経過後に、パルス信号Ｐ１Ｌ，Ｐ２ｂＬが立ち上がり、パルス信号Ｐ１ｂＬ，Ｐ２Ｌが立ち下がる（時刻Ｔ１２）。それにより、ラッチ回路群１６４１の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。それにより、水平シフトレジスタ１６１から出力された１行目のｎ画素分のサブフレームデータのうち、ラッチ回路群１６４１の各ラッチ回路１６４に対応するｎ／３個のサブフレームデータが、レベルシフタ／画素ドライバ１６３に転送される。

　このとき、レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送されたｎ／３個のサブフレームデータを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後のｎ／３個のサブフレームデータを、ラッチ回路群１６４１の各ラッチ回路１６４に対応して設けられたｎ／３本の列データ線ｄ（列データ線群ｄＬ）に並列に出力する。それにより、列データ線群ｄＬの各列データ線ｄの電圧レベルはＬレベルからＨレベルに切り替わる（時刻Ｔ１２）。

　続いて、パルス信号Ｐ１，Ｐ２ｂが立ち上がり、パルス信号Ｐ１ｂ，Ｐ２が立ち下がった後、所定の遅延時間経過後に、パルス信号Ｐ１Ｒ，Ｐ２ｂＲが立ち上がり、パルス信号Ｐ１ｂＲ，Ｐ２Ｒが立ち下がる（時刻Ｔ１３）。図９では図８における遅延バッファＤ１Ｒ、Ｄ１ｂＲ、Ｄ２Ｒ、Ｄ２ｂＲを、遅延バッファＤ１Ｌ、Ｄ１ｂＬ、Ｄ２Ｌ、Ｄ２ｂＬよりも遅延させた場合である。これは、左右の遅延時間を異ならせることにより、一度に動作する回路を少なくすることによってピーク消費電流を低減させるためである。もちろん、遅延バッファＤ１Ｒ、Ｄ１ｂＲ、Ｄ２Ｒ、Ｄ２ｂＲを、遅延バッファＤ１Ｌ、Ｄ１ｂＬ、Ｄ２Ｌ、Ｄ２ｂＬと同じ遅延時間に設定することも可能である。それにより、ラッチ回路群１６４３の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。それにより、水平シフトレジスタ１６１から出力された１行目のｎ画素分のサブフレームデータのうち、ラッチ回路群１６４３の各ラッチ回路１６４に対応するｎ／３個のサブフレームデータが、レベルシフタ／画素ドライバ１６３に転送される。

　このとき、レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送されたｎ／３個のサブフレームデータを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後のｎ／３個のサブフレームデータを、ラッチ回路群１６４３の各ラッチ回路１６４に対応して設けられたｎ／３本の列データ線ｄ（列データ線群ｄＲ）に並列に出力する。それにより、列データ線群ｄＲの各列データ線ｄの電圧レベルはＬレベルからＨレベルに切り替わる（時刻Ｔ１３）。

　なお、各列データ線ｄには、ｍ行分の画素１２のそれぞれに設けられたスイッチＳＷ１のドレイン電極の寄生容量と、列データ線自体の配線容量と、が付加されている。そのため、各列データ線ｄの電圧レベルの立ち上がりは緩やかである（時刻Ｔ１１，Ｔ１２，Ｔ１３）。

　その後、ラッチパルスＬＴが立ち下がる（時刻Ｔ１４）。それにより、ラッチ部１６２は、水平シフトレジスタ１６１と切り離されるが、直前まで水平シフトレジスタ１６１から供給されていたｎ画素分のサブフレームデータを保持し続ける。そのため、ラッチ部１６２は、当該ｎ画素分のサブフレームデータをｎ本の列データ線ｄ１～ｄｎに並列に出力し続けることができる。その結果、ｎ本の列データ線ｄ１～ｄｎの電圧レベルはＨレベルに維持される。

　その後、ラッチパルスＬＴが再び立ち上がると（時刻Ｔ２１）、それに伴って、パルス信号Ｐ１，Ｐ２ｂが立ち上がり、パルス信号Ｐ１ｂ，Ｐ２が立ち下がる（時刻Ｔ２１）。それにより、ラッチ回路群１６４２の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。それにより、水平シフトレジスタ１６１から出力された２行目のｎ画素分のサブフレームデータのうち、ラッチ回路群１６４２の各ラッチ回路１６４に対応するｎ／３個のサブフレームデータが、レベルシフタ／画素ドライバ１６３に転送される。

　このとき、レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送されたｎ／３個のサブフレームデータを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後のｎ／３個のサブフレームデータを、ラッチ回路群１６４２の各ラッチ回路１６４に対応して設けられたｎ／３本の列データ線ｄ（列データ線群ｄＭ）に並列に出力する。それにより、列データ線群ｄＭの各列データ線ｄの電圧レベルはＨレベルからＬレベルに切り替わる（時刻Ｔ２１）。

　続いて、パルス信号Ｐ１，Ｐ２ｂが立ち上がり、パルス信号Ｐ１ｂ，Ｐ２が立ち下がった後、所定の遅延時間経過後に、パルス信号Ｐ１Ｌ，Ｐ２ｂＬが立ち上がり、パルス信号Ｐ１ｂＬ，Ｐ２Ｌが立ち下がる（時刻Ｔ２２）。それにより、ラッチ回路群１６４１の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。それにより、水平シフトレジスタ１６１から出力された２行目のｎ画素分のサブフレームデータのうち、ラッチ回路群１６４１の各ラッチ回路１６４に対応するｎ／３個のサブフレームデータが、レベルシフタ／画素ドライバ１６３に転送される。

　このとき、レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送されたｎ／３個のサブフレームデータを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後のｎ／３個のサブフレームデータを、ラッチ回路群１６４１の各ラッチ回路１６４に対応して設けられたｎ／３本の列データ線ｄ（列データ線群ｄＬ）に並列に出力する。それにより、列データ線群ｄＬの各列データ線ｄの電圧レベルはＨレベルからＬレベルに切り替わる（時刻Ｔ２２）。

　続いて、パルス信号Ｐ１，Ｐ２ｂが立ち上がり、パルス信号Ｐ１ｂ，Ｐ２が立ち下がった後、所定の遅延時間経過後に、パルス信号Ｐ１Ｒ，Ｐ２ｂＲが立ち上がり、パルス信号Ｐ１ｂＲ，Ｐ２Ｒが立ち下がる（時刻Ｔ２３）。それにより、ラッチ回路群１６４３の各ラッチ回路１６４において、スイッチＳＷ２１はオンし、スイッチＳＷ２２はオフする。それにより、水平シフトレジスタ１６１から出力された２行目のｎ画素分のサブフレームデータのうち、ラッチ回路群１６４３の各ラッチ回路１６４に対応するｎ／３個のサブフレームデータが、レベルシフタ／画素ドライバ１６３に転送される。

　このとき、レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ部１６２から転送されたｎ／３個のサブフレームデータを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後のｎ／３個のサブフレームデータを、ラッチ回路群１６４３の各ラッチ回路１６４に対応して設けられたｎ／３本の列データ線ｄ（列データ線群ｄＲ）に並列に出力する。それにより、列データ線群ｄＲの各列データ線ｄの電圧レベルはＨレベルからＬレベルに切り替わる（時刻Ｔ２３）。

　なお、各列データ線ｄには、ｍ行分の画素１２のそれぞれに設けられたスイッチＳＷ１のドレイン電極の寄生容量と、列データ線自体の配線容量と、が付加されている。そのため、各列データ線ｄの電圧レベルの立ち上がりは緩やかである（時刻Ｔ２１，Ｔ２２，Ｔ２３）。

　その後、ラッチパルスＬＴが立ち下がる（時刻Ｔ２４）。それにより、ラッチ部１６２は、水平シフトレジスタ１６１と切り離されるが、直前まで水平シフトレジスタ１６１から供給されていたｎ画素分のサブフレームデータを保持し続ける。そのため、ラッチ部１６２は、当該ｎ画素分のサブフレームデータをｎ本の列データ線ｄ１～ｄｎに並列に出力し続けることができる。その結果、ｎ本の列データ線ｄ１～ｄｎの電圧レベルはＬレベルに維持される。

　このような動作を３行目～ｍ行目の画素１２に対しても繰り返すことで、最終的に画像表示部１１の１画面のデータが書き込まれていく。

　なお、時刻Ｔ１１から時刻Ｔ１２までの遅延時間ＸＬ、及び、時刻Ｔ２１から時刻Ｔ２２までの遅延時間ＸＬは、遅延バッファＤ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬのサイズや段数を変更することによって調整可能である。時刻Ｔ１１から時刻Ｔ１３までの遅延時間ＸＲ、及び、時刻Ｔ２１から時刻Ｔ２３までの遅延時間ＸＲは、遅延バッファＤ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲのサイズや段数を変更することによって調整可能である。遅延バッファを用いて遅延時間ＸＬ，ＸＲを調整する構成では、動作クロックに同期して遅延時間ＸＬ，ＸＲを調整する構成と比較して、回路構成が複雑にならず、また、動作クロックの周期よりも細かい精度で遅延時間ＸＬ，ＸＲの調整が可能である。

　このように、本実施の形態に係る液晶表示装置は、各行に設けられたｎ個の画素１２のそれぞれに対するｎ個のサブフレームデータの供給タイミングを調整するタイミング調整回路を備える。タイミング調整回路は、例えば、遅延バッファであって、各行に設けられたｎ個の画素１２に対応して設けられたｎ本の列データ線のうち、一部の列データ線に対するサブフレームデータの供給タイミングと、他の一部の列データ線に対するサブフレームデータの供給タイミングと、を異ならせる。それにより、本実施の形態に係る液晶表示装置は、ピーク消費電流を抑制することができるため、ＩＲドロップの発生を防止することができる。その結果、例えば、本実施の形態に係る液晶表示装置は、誤動作を抑制したり、画質の劣化を抑制したりすることができる。

　また、本実施の形態では、遅延バッファがｎ個のラッチ回路１６４とは異なる領域に配置されている。そのため、ｎ個のラッチ回路１６４は、遅延バッファの影響を受けることなく、ピッチを乱さずに、行方向に配置されたｎ個の画素１２に対向配置されることができる。それにより、本実施の形態に係る液晶表示装置１０は、画像表示部１１に表示される画像全体をムラなく均一に表示させることができる。

　一方で、遅延バッファは、ｎ個のラッチ回路１６４とは異なる領域に配置されているため、高い自由度でサイズや段数を変更することができる。ここで、予め多数の遅延バッファを配置しておき、そのうち必要な数の遅延バッファのみを用いてタイミング調整回路を構成し、その後、例えば不具合が発生した場合には、未使用の遅延バッファを代わりに用いてタイミング調整回路を構成しなおすこともできる。あるいは、タイミング調整が不要である場合には、遅延バッファを用いたタイミング調整回路を構成しないようにすることもできる。

　本実施の形態では、ｎ個のラッチ回路１６４を３つのラッチ回路群に区分して、当該３つのラッチ回路群によるサブフレームデータの供給タイミングを互いに異ならせる場合を例に説明したが、これに限られない。ｎ個のラッチ回路１６４を２つ以上の任意の数のラッチ回路群に区分して、これらラッチ回路群によるサブフレームデータの供給タイミングを互いに異ならせる構成に適宜変更可能である。

　例えば、１つのラッチ回路群を構成するラッチ回路の数を少なくして、タイミング制御単位であるラッチ回路群の数を多くするほど、ピーク消費電流をより効果的に抑制することができる。他方、１つのラッチ回路群を構成するラッチ回路の数を多くして、タイミング制御単位であるラッチ回路群の数を少なくするほど、遅延バッファによる遅延時間の増大を抑制することができるため、水平ドライバ１６の１Ｈ当たりの動作時間を許容時間内に容易に収めることができる。なお、仮に試作段階のウエハで水平ドライバ１６の１Ｈ当たりの動作時間を許容時間内に収めることができなかった場合には、遅延バッファのサイズや段数を変更したり、配線パターンを変更したりすることによって、水平ドライバ１６の１Ｈ当たりの動作時間を許容範囲内に調整することが可能である。

　また、本実施の形態では、各ラッチ回路群１６４１～１６４３を構成するラッチ回路の数が同じ（ｎ／３個）である場合を例に説明したが、これに限られない。各ラッチ回路群１６４１～１６４３を構成するラッチ回路の数は異なっていてもよい。

　この出願は、２０１６年８月３１日に出願された日本出願特願２０１６－１６８９５１を基礎とする優先権を主張し、その開示の全てをここに取り込む。

　本発明は、プロジェクタ等に搭載される液晶表示装置に好適に適用することができる。

　１０　液晶表示装置
　１１　画像表示部
　１２　画素
　１３　タイミングジェネレータ
　１４　垂直シフトレジスタ
　１５　データラッチ回路
　１６　水平ドライバ
　２０　上位装置
　１００　シリコン基板
　１０１　Ｎウエル
　１０２　Ｐウエル
　１０３　素子分離酸化膜
　１０５　層間絶縁膜
　１０６　第１メタル
　１０８　第２メタル
　１１０　第３メタル
　１１２　ＭＩＭ電極
　１１４　第４メタル
　１１６　第５メタル
　１１８　コンタクト
　１１９ａ～１１９ｅ　スルーホール
　１６１　水平シフトレジスタ
　１６２　ラッチ部
　１６３　レベルシフタ／画素ドライバ
　１６４　ラッチ回路
　１６４１～１６４３　ラッチ回路群
　２０１　ＳＲＡＭセル
　２０２　ＤＲＡＭセル
　ｄ１～ｄｎ　列データ線
　ｄＬ，ｄＭ，ｄＲ　列データ線群
　ｇ１～ｇｍ　行走査線
　ｔｒｉｇ，ｔｒｉｇｂ　トリガ線
　ＢＦ１　バッファ
　Ｃ１　容量
　ＣＥ　共通電極
　Ｄ１Ｌ，Ｄ１ｂＬ，Ｄ２Ｌ，Ｄ２ｂＬ　遅延バッファ
　Ｄ１Ｒ，Ｄ１ｂＲ，Ｄ２Ｒ，Ｄ２ｂＲ　遅延バッファ
　ＤＭ２　記憶部
　ＩＮＶ１１，ＩＮＶ１２　インバータ
　ＩＶ１　インバータ
　ＩＶ２１，ＩＶ２２　インバータ
　ＬＣ　液晶表示素子
　ＬＣＭ　液晶
　ＭＮ１，ＭＮ２　ＮＭＯＳトランジスタ
　ＭＮ１１，ＭＮ１２　ＮＭＯＳトランジスタ
　ＭＮ２１，ＭＮ２２　ＮＭＯＳトランジスタ
　ＭＰ２　ＰＭＯＳトランジスタ
　ＭＰ１１，ＭＰ１２　ＰＭＯＳトランジスタ
　ＭＰ２１，ＭＰ２２　ＰＭＯＳトランジスタ
　ＰＥ　反射電極
　ＳＭ１　記憶部
　ＳＷ１，ＳＷ２　スイッチ
　ＳＷ２１，ＳＷ２２　スイッチ

Claims (6)

1. 　１フレーム毎に複数の１ビットのサブフレームデータを組み合わせた階調レベルの画像を表示する、マトリックス状に設けられた複数の画素と、
   　前記複数の画素のうちデータ書き込み対象として選択された行のｎ個の画素のそれぞれに対してサブフレームデータを供給するｎ個のラッチ回路と、
   　前記ｎ個のラッチ回路から前記ｎ個の画素へのサブフレームデータのそれぞれの供給タイミングを調整するタイミング調整回路と、
   　を備えた、液晶表示装置。
2. 　前記タイミング調整回路は、前記ｎ個のラッチ回路のうちの一部である第１ラッチ回路群から対応する画素へのサブフレームデータの供給タイミングと、前記ｎ個のラッチ回路のうちの他の一部である第２ラッチ回路群から対応する画素へのサブフレームデータの供給タイミングと、を異ならせる、
   　請求項１に記載の液晶表示装置。
3. 　前記タイミング調整回路は、
   　前記第２ラッチ回路群からのサブフレームデータの出力を、前記第１ラッチ回路群からのサブフレームデータの出力よりも所定時間遅延させる遅延バッファを有する、
   　請求項２に記載の液晶表示装置。
4. 　前記タイミング調整回路は、前記ｎ個のラッチ回路のうちの一部である第１ラッチ回路群から対応する画素へのサブフレームデータの供給タイミングと、前記ｎ個のラッチ回路のうちの他の一部である第２ラッチ回路群から対応する画素へのサブフレームデータの供給タイミングと、前記ｎ個のラッチ回路のうちのさらに他の一部である第３ラッチ回路群から対応する画素へのサブフレームデータの供給タイミングと、を互いに異ならせる、
   　請求項１に記載の液晶表示装置。
5. 　前記タイミング調整回路は、
   　前記第２ラッチ回路群からのサブフレームデータの出力を、前記第１ラッチ回路群からのサブフレームデータの出力よりも第１所定時間遅延させる第１遅延バッファと、
   　前記第３ラッチ回路群からのサブフレームデータの出力を、前記第１ラッチ回路群からのサブフレームデータの出力よりも第２所定時間遅延させる第２遅延バッファと、
   　を有する、請求項４に記載の液晶表示装置。
6. 　前記タイミング調整回路は、前記ｎ個のラッチ回路が配置される領域とは異なる領域に形成されている、
   　請求項１～５の何れか一項に記載の液晶表示装置。

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