WO2017212900A1 - 電圧変換器、電圧変換器の製造方法および半導体装置 - Google Patents

電圧変換器、電圧変換器の製造方法および半導体装置 Download PDF

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capacitor
voltage
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神藤　始
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株式会社村田製作所
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Definitions

  • the present invention relates to a voltage converter, and more particularly to a voltage converter that is downsized and has high conversion efficiency.
  • the present invention also relates to a method of manufacturing a voltage converter suitable for manufacturing the voltage converter.
  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a plurality of the voltage converters.
  • processor cores including a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and an APU (Accelerated Processing Unit) are provided on a single semiconductor substrate. Individuals are being formed. Instead of forming the processor core on the semiconductor substrate, a plurality of semiconductor chips constituting the processor core may be embedded in the insulating substrate. In a semiconductor device that has been made multi-core, for example, 48 processor cores may be provided on one substrate.
  • voltage is applied to each part circuit such as a processor core such as CPU, GPU, APU, memory, input circuit, output circuit, etc. provided on the substrate.
  • a method for performing dynamic voltage control individually by setting a management area According to this method, by applying the minimum necessary voltage to each voltage management region, it is possible to suppress wasteful power consumption. Therefore, compared with the case where the entire semiconductor device is collectively voltage-managed, Power consumption can be greatly reduced.
  • one voltage converter is prepared for each partial circuit that performs voltage management individually, and all of them are mounted on a substrate (a semiconductor substrate or an insulator substrate in which a semiconductor chip is embedded).
  • a method of supplying electric power from a converter to a partial circuit on a one-to-one basis is taken.
  • one voltage converter is prepared for each processor core such as CPU, GPU, APU, memory, input circuit, and output circuit provided on the board, and all of them are mounted on the board.
  • a method of supplying power on a one-to-one basis is used.
  • FIG. 10 shows a voltage converter 1000 disclosed in Patent Document 1.
  • the voltage converter 1000 is a switched capacitor type DC-DC converter.
  • the voltage converter 1000 includes a silicon substrate (semiconductor substrate) 101.
  • a plurality of trench capacitors and a plurality of switches are formed on a silicon substrate 101, and a voltage conversion circuit is configured by the trench capacitors and the switches.
  • the structure will be briefly described below.
  • An insulating film (silicon oxide film) 102 is formed on the silicon substrate 101. Further, an SOI layer 103 is formed on the insulating film 102.
  • a trench is formed in the SOI layer 103, a Ti 2 O 3 film 104 is formed on the inner wall of the trench, and a 105 TiN film is further formed on the Ti 2 O 3 film 104.
  • the SOI capacitor 103, the Ti 2 O 3 film 104 and the 105TiN film constitute a trench capacitor.
  • a lateral MOSFET 106 is formed on the silicon substrate 101 as a switch.
  • the voltage converter 1000 includes the trench capacitor and the switch to form a switched capacitor type voltage conversion circuit (DC-DC converter).
  • DC-DC converter switched capacitor type voltage conversion circuit
  • Non-Patent Document 1 (“Haswell: A Family of IA 22nm Processors”) also has another voltage converter suitable for supplying power individually to each voltage management region of a multi-core semiconductor device. It is disclosed.
  • Non-Patent Document 1 shows that MIM (Metal Insulator metal) capacitors and switches are formed on a silicon die, and air core inductors are formed using wiring on the package substrate.
  • a voltage converter (buck converter) configured by connecting a switch and an inductor is disclosed.
  • Patent Document 2 discloses a capacitor (capacitor) having a high capacitance density and a small resistance value.
  • the capacitor disclosed in Patent Document 2 has a structure in which a dielectric layer is formed on a conductive porous body (porous metal body) by an atomic deposition method, and a conductive layer (upper electrode) is further formed on the dielectric layer.
  • a capacitor constituted by these conductor porous body, dielectric layer, and conductor layer has a high capacitance density and a low resistance value.
  • a plurality of switched capacitor type voltage converters (DC-DC converters) 1000 disclosed in Patent Document 1 are provided on a semiconductor device substrate (a semiconductor substrate or an insulator substrate in which a semiconductor chip is embedded). It is possible to supply power individually to each partial circuit (each voltage management region) of the semiconductor device.
  • the voltage converter 1000 has the following inconveniences when performing such usage.
  • the voltage converter 1000 is a device in which a trench is formed on a silicon die for manufacturing a highly accurate MOSFET (switch) and a trench capacitor is integrally formed, the manufacturing process becomes complicated, and the manufacturing process is complicated. There was a problem that a process became long. In addition, since the manufacturing process is complicated and long, there is a problem that the manufacturing cost of the capacitor becomes extremely high.
  • the trench capacitor has a problem that one of the electrodes is a low-resistance semiconductor whose resistance is lowered by ion doping, so that the resistance value is higher than that of metal. That is, since the trench capacitor has a large parasitic series resistance, the voltage converter (DC-DC converter) using the trench capacitor has a problem that the conversion efficiency is lowered.
  • Non-Patent Document 1 a plurality of devices are mounted on a substrate of a semiconductor device, and power is individually supplied to each partial circuit of the semiconductor device. There was an inconvenience like this.
  • Non-Patent Document 1 uses a MIM capacitor formed on a silicon die having a small capacitance per area, the area of the MIM capacitor is increased in order to obtain a necessary capacitance. There was a problem that had to be.
  • the voltage converter of Non-Patent Document 1 is a buck converter system
  • an inductor is essential. Since the inductor needs a space for storing electromagnetic energy, in order to obtain a necessary inductance value, the thickness and the area must be increased. Moreover, since the inductor of the voltage converter of Non-Patent Document 1 is formed using the wiring of the package substrate, a large line width and a large pitch are required, and the inductor becomes large. It was.
  • Non-Patent Document 1 also needs to increase the area of the MIM capacitor and requires a large inductor, so that there is a problem that the voltage converter becomes large in the height direction and the planar direction. there were.
  • a switched capacitor type voltage converter of the present invention is a circuit including a semiconductor substrate and a switch formed on the semiconductor substrate.
  • the capacitor is formed using the dielectric layer and the conductor layer, and the voltage conversion circuit is configured using the switch and the capacitor.
  • a dielectric layer is formed in a conductive porous body having a high capacitance density and a low resistance value as disclosed in Patent Document 2 in the capacitor. Furthermore, a capacitor having a structure in which a conductor layer was formed on a dielectric layer was used. *
  • the voltage conversion circuit preferably includes a switch and a capacitor and does not include an inductor. In this case, since a large inductor is unnecessary, the voltage conversion circuit can be further downsized.
  • a method of manufacturing a switched capacitor type voltage converter according to the present invention is a method of manufacturing a switched capacitor type voltage converter in which a voltage conversion circuit is configured using a switch and a capacitor, and a circuit layer including the switch is provided.
  • a step of preparing the formed semiconductor substrate, a step of forming a conductive porous body layer on the semiconductor substrate, a step of forming a dielectric layer on the conductive porous body by an atomic deposition method, and a conductor on the dielectric A step of forming a layer, and a step of patterning the conductive porous layer, the dielectric layer, and the conductive layer using a photolithographic technique to produce a capacitor.
  • the semiconductor device of the present invention includes a substrate having a plurality of processor cores, and a plurality of voltage converters mounted on the substrate and supplying power to the plurality of processor cores, respectively.
  • the voltage converter of the present invention described above is used as the voltage converter. Since the semiconductor device of the present invention is downsized and uses the voltage converter of the present invention with high conversion efficiency, the semiconductor device is downsized and consumes less power.
  • the voltage converter of the present invention uses a capacitor having a structure in which a dielectric layer is formed on a conductor porous body and a conductor layer is further formed on the dielectric layer. High efficiency.
  • FIG. 1A is a plan view of the voltage converter 100 according to the first embodiment.
  • FIG. 1B is a cross-sectional view of the voltage converter 100, and shows a portion XX in FIG. 3 is an example of an equivalent circuit of a voltage conversion circuit included in the voltage converter 100.
  • FIG. FIGS. 3A to 3E are cross-sectional views illustrating steps performed in an example of a method for manufacturing the voltage converter 100.
  • FIG. FIGS. 4F to 4I are continuations of FIG. 3E and are cross-sectional views illustrating steps performed in an example of a method for manufacturing the voltage converter 100.
  • FIG. 5 (J) to (M) are continuations of FIG. 4 (I), and are cross-sectional views illustrating steps performed in an example of a method of manufacturing the voltage converter 100.
  • FIG. 7A and 7B are exploded perspective views of the semiconductor device 200, respectively.
  • 8A to 8D are cross-sectional views illustrating steps performed in an example of a method for manufacturing the semiconductor device 200.
  • FIGS. 9E to 9G are continuations of FIG. 8D, and are cross-sectional views illustrating steps performed in an example of a method for manufacturing the semiconductor device 200, respectively.
  • 10 is a cross-sectional view showing a voltage converter 1000 disclosed in Patent Document 1.
  • each embodiment shows an embodiment of the present invention by way of example, and the present invention is not limited to the content of the embodiment. Moreover, it is also possible to implement combining the content described in different embodiment, and the implementation content in that case is also included in this invention. Further, the drawings are for helping understanding of the embodiment, and may not be drawn strictly. For example, a drawn component or a dimensional ratio between the components may not match the dimensional ratio described in the specification. In addition, the constituent elements described in the specification may be omitted in the drawings or may be drawn with the number omitted.
  • FIG. 1A, FIG. 1B, and FIG. 2 show a voltage converter 100 according to the first embodiment.
  • FIG. 1A is a plan view of the voltage converter 100.
  • FIG. 1B is a cross-sectional view of the voltage converter 100, and shows a portion XX in FIG.
  • FIG. 2 is an example of an equivalent circuit of the voltage conversion circuit included in the voltage converter 100.
  • the voltage converter 100 is a switched capacitor type DC-DC converter.
  • the voltage converter 100 includes a semiconductor substrate 1.
  • the semiconductor substrate 1 is made of, for example, silicon.
  • the voltage converter 100 has a circuit layer 2 formed on a semiconductor substrate 1.
  • a plurality of switches (semiconductor switches) 3 are formed by the semiconductor substrate 1 and the circuit layer 2.
  • the switch 3 is made of, for example, a MOSFET.
  • 18 semiconductor switches SIC are formed by the structure of the switch 3.
  • a first insulating layer 4 is formed on the semiconductor substrate on which the circuit layer 2 is formed.
  • the insulating layer 4 is produced by, for example, chemical vapor deposition.
  • a plurality of capacitors 5 are formed on the insulating layer 4.
  • the capacitor 5 includes a conductive porous layer 6, a dielectric layer 7 formed on the conductive porous layer 6, and a conductive layer 8 formed on the dielectric layer 7.
  • the materials of the conductive porous body layer 6, the dielectric layer 7, and the conductive layer 8 will be described in the description of the manufacturing method later.
  • ten capacitors C1 to C10 are formed by the structure of the capacitor 5.
  • a second insulating layer 9 is formed on the first insulating layer 4 on which the capacitor 5 is formed.
  • the insulating layer 9 is produced, for example, by sputtering.
  • a conductive via 10 is formed through the first insulating layer 4 and / or the second insulating layer 9, and an internal wiring is provided.
  • the internal wiring connects the outside of the voltage converter 100 and the switch 3 and the capacitor 5.
  • the internal wiring connects between the switch 3 and the capacitor 5.
  • the conductive via 10 is formed by, for example, a plating method after forming a through hole by a reactive ion etching method.
  • External terminals 11 are formed on the insulating layer 9.
  • the external terminal 11 is connected to the conductive via 10.
  • the external terminal 11 constitutes a power input terminal Vin, a power output terminal Vout, a control terminal Cnt, and a ground terminal Vss.
  • the external terminal 11 is produced by, for example, a sputtering method.
  • the voltage converter 100 includes, for example, an equivalent circuit shown in FIG. Between the power input terminal Vin and the power output terminal Vout, 18 semiconductor switches SIC and 10 capacitors C1 to C10 constitute a switched capacitor type DC-DC converter circuit (voltage conversion circuit). .
  • FIG. 3A to 5M show an example of a method for manufacturing the voltage converter 100.
  • FIG. 3A to 5M show an example of a method for manufacturing the voltage converter 100.
  • FIG. 3A a semiconductor substrate 1 on which a circuit layer 2 is formed on one main surface and a plurality of switches 3 are formed is prepared.
  • a semiconductor substrate 1 can be manufactured by a manufacturing method widely practiced in the field of semiconductors.
  • FIG. 3A shows a state of a wafer in which a plurality of semiconductor substrates 1 are arranged in a matrix in order to manufacture a plurality of voltage converters 100 at once.
  • the first insulating layer 4 is formed on the semiconductor substrate 1 on which the circuit layer 2 is formed, for example, by chemical vapor deposition.
  • a conductor layer 16 made of, for example, Al is formed on the insulating layer 4 by, for example, photolithography.
  • the material of the conductor layer 16 is not limited to Al, and may be other metals.
  • an extremely large number of fine holes are formed in the conductor layer 16 by, for example, a method of etching after anodization to form the conductor porous body layer 6.
  • the formation of fine holes is not limited to the anodic oxidation method, and may be a method such as a method of depositing metal fine particles by printing, ink jetting, spraying, spraying, or the like.
  • a dielectric layer made of, for example, AlO X (X is 1.2 or more) is formed on the conductive porous body layer 6 by an atomic deposition method (ALD method; Atomic Layer Deposition). 7 is formed.
  • a diffusion preventing layer made of, for example, TiON may be formed between the conductive porous layer 6 and the dielectric layer 7 in advance. The formation of the diffusion preventing layer can also be performed by the ALD method.
  • a conductor layer 8 made of, for example, Al is formed on the dielectric layer 7 by, for example, the ALD method.
  • the material of the conductor layer 8 is not limited to Al, Cu, Ni, etc. may be sufficient.
  • a diffusion prevention layer made of, for example, TiON may be formed between the dielectric layer 7 and the conductor layer 8 in advance. This diffusion prevention layer can also be formed by the ALD method.
  • the conductor porous body layer 6, the dielectric layer 7, and the conductor layer 8 are patterned by using a photolithographic technique to produce a capacitor 5.
  • the patterning of the conductive porous body layer 6, the dielectric layer 7, and the conductive layer 8 does not have to be performed all at once, and may be performed every time each layer is formed.
  • a second insulating layer 9 is formed on the first insulating layer 4 on which the capacitor 5 is formed, for example, by spin coating.
  • a hole 20 for forming a conductive via is formed by irradiating the first insulating layer 4 and / or the second insulating layer 9 with laser light or the like. To do.
  • the conductive via 10 is formed by filling the hole 20 with, for example, Cu by, for example, a plating method.
  • Al or Cu is formed on the surface of the second insulating layer 9 and then etched to form the external terminals 11.
  • the back surface of the semiconductor substrate 1 is ground, and the semiconductor substrate 1 is thinned.
  • the voltage converter 100 is completed by dividing into individual voltage converters 100.
  • a dielectric layer 7 is formed on the conductive porous body layer 6 as a capacitor constituting the voltage conversion circuit, and a conductor layer 8 is further formed on the dielectric layer 7.
  • a capacitor 5 having a structure and a high capacitance density and a small resistance value is used.
  • the voltage converter 100 since the capacitance density of the capacitor 5 is high, a necessary capacitance value can be obtained with a small capacitor 5. Therefore, even if a large number of capacitors 5 are incorporated, the voltage converter 100 does not increase in size. Further, the voltage converter 100 is a switched capacitor type voltage converter, and an increase in size is avoided by not requiring an inductor.
  • the voltage converter 100 according to the first embodiment has a small resistance value of the capacitor 5, the conversion loss is small and the conversion efficiency is high.
  • FIG. 6 is a cross-sectional view of the semiconductor device 200.
  • FIG. 7A is an exploded perspective view of the semiconductor device 200 in which an insulating layer 54, a voltage converter 100, and the like which will be described later are omitted.
  • FIG. 7B is an exploded perspective view of the semiconductor device 200 in which an insulating layer 54 and the like to be described later are omitted.
  • the semiconductor device 200 according to the second embodiment is manufactured using a plurality of the voltage converters 100 according to the first embodiment described above.
  • the semiconductor device 200 includes an insulator substrate 51.
  • a plurality of semiconductor chips 52 are embedded in the insulator substrate 51.
  • Each semiconductor chip 52 constitutes a partial circuit such as a processor core such as a CPU, GPU, or APU, a memory, an input circuit, or an output circuit.
  • a semiconductor substrate is prepared, and a processor core such as a CPU, GPU, or APU, a memory, Partial circuits such as an input circuit and an output circuit may be built in.
  • a processor core such as a CPU, GPU, or APU
  • a memory Partial circuits such as an input circuit and an output circuit may be built in.
  • a rewiring layer 53 is formed on the insulator substrate 51.
  • the rewiring layer 53 includes an insulating layer, and both main surfaces of the insulating layer are connected by wiring electrodes and conductive vias.
  • an electrode for mounting a voltage converter 100 described later and an electrode for connecting a conductive via 55 described later are formed on the upper main surface of the redistribution layer 53.
  • a plurality of electrodes according to the first embodiment are applied to the electrodes (not shown in FIG. 7A) formed on the upper main surface of the rewiring layer 53.
  • a voltage converter 100 is mounted. Each voltage converter 100 supplies power to the semiconductor chip 52 (partial circuit) through the rewiring layer 53 on a one-to-one basis.
  • An insulating layer 54 is formed on the rewiring layer 53 on which the voltage converter 100 is mounted.
  • Conductive vias 55 are formed through the insulating layer 54.
  • External terminals 56 are formed on the insulating layer 54.
  • the external terminal 56 is connected to an electrode formed on the upper main surface of the rewiring layer 53 by a conductive via 55.
  • FIG. 8A to 9G show an example of a method for manufacturing the semiconductor device 200.
  • FIG. 8A to 9G show an example of a method for manufacturing the semiconductor device 200.
  • an insulator substrate 51 in which a plurality of semiconductor chips 52 are embedded and a rewiring layer 53 is formed on the upper main surface is prepared.
  • the insulator substrate 51 in which the semiconductor chip 52 is embedded and the redistribution layer 53 is formed on the upper main surface is prepared in advance with a known FOWLP (Fun-Out Wafer Level Package) after preparing the semiconductor chip 52 in advance. It can be made using technology.
  • FIG. 8A shows a state of a mother substrate in which a plurality of insulator substrates 51 are arranged in a matrix in order to manufacture a plurality of semiconductor devices 200 collectively.
  • a plurality of voltage converters 100 are mounted on the electrodes formed on the upper main surface of the rewiring layer 53.
  • an insulating layer 54 is formed on the rewiring layer 53 on which the voltage converter 100 is mounted, for example, by chemical vapor deposition.
  • a hole 65 for forming a conductive via is formed in the insulating layer 54 by irradiating a laser beam or the like.
  • the conductive via 55 is formed in the hole 65 by, for example, filling Cu by plating, for example.
  • Al is deposited on the surface of the insulating layer 54, and then etched to form the external terminals 56.
  • the semiconductor device 200 is divided into individual semiconductor devices 200 to complete the semiconductor device 200.
  • the semiconductor device 200 according to the second embodiment is miniaturized because it uses the voltage converter 100 according to the first embodiment, which is downsized and has high conversion efficiency, as a voltage converter. And power consumption is small.
  • 18 semiconductor switches SIC and 10 capacitors C1 to C10 constitute a switched capacitor type voltage conversion circuit (DC-DC converter circuit).
  • the number of SICs and capacitors C1 to C10 is not limited to the above.
  • the voltage conversion circuit is not limited to the equivalent circuit shown in FIG. 2, and various equivalent circuits can be configured.
  • the voltage conversion circuit configured is not limited to a DC-DC converter circuit.
  • a plurality of semiconductor chips 52 are embedded in the insulator substrate 51.
  • a semiconductor substrate is prepared, and a processor / processor such as a CPU, GPU, APU, or the like is prepared on the semiconductor substrate. Partial circuits such as a core, a memory, an input circuit, and an output circuit may be built.
  • DESCRIPTION OF SYMBOLS 100 Voltage converter 1 ... Semiconductor substrate 2 ... Circuit layer 3 ... Switch (semiconductor switch) DESCRIPTION OF SYMBOLS 4 ... 1st insulating layer 5 ... Capacitor 6 ... Conductor porous body layer 7 ... Dielectric layer 8 ... Conductor layer 9 ... 2nd insulating layer 10 ... Conductor via

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Abstract

小型化され、かつ、変換効率の高い電圧変換器を提供する。　半導体基板１と、半導体基板１上に形成されたスイッチ３を含む回路層２と、回路層２上に形成された導体多孔体層６と、導体多孔体層６上に形成された誘電体層７と、誘電体層７上に形成された導体層８と、を備え、導体多孔体層６と、誘電体層７と、導体層８とを用いてキャパシタ５が形成され、スイッチ３とキャパシタ５とを用いて電圧変換回路を構成する。

Description

電圧変換器、電圧変換器の製造方法および半導体装置
　本発明は電圧変換器に関し、さらに詳しくは、小型化され、かつ、変換効率の高い電圧変換器に関する。
　また、本発明は、上記電圧変換器を製造するのに適した電圧変換器の製造方法に関する。
　さらに、本発明は半導体装置に関し、さらに詳しくは、複数の上記電圧変換器を備えた半導体装置に関する。
　今日の電子機器には、ほぼ例外なく、半導体装置が使用されている。そして、電子機器の種類によるが、半導体装置において大量の電力が消費される場合が多い。したがって、電子機器の省電力化をはかるためには、使用されている半導体装置の省電力化をはかることが非常に重要になっている。
　一方、今日の半導体装置は、マルチコア化が進み、１個の半導体基板上に、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＡＰＵ（Accelerated Processing Unit）などからなるプロセッサ・コアが、複数個、形成されるようになってきている。なお、半導体基板上にプロセッサ・コアを形成する代わりに、絶縁基板に、複数の、プロセッサ・コアを構成した半導体チップを埋め込む場合もある。マルチコア化が進んだ半導体装置では、たとえば、１個の基板上に、４８個のプロセッサ・コアが設けられるような場合もある。
　マルチコア化された半導体装置の省電力化の手法として、基板に設けられた、ＣＰＵ、ＧＰＵ、ＡＰＵなどのプロセッサ・コアや、メモリや、入力回路や、出力回路などの、部分回路ごとに、電圧管理領域を設定して、個別に動的な電圧制御をおこなう手法がある。この手法によれば、各電圧管理領域に必要最低限の電圧を印加することによって、無駄な電力の消費を抑制できるため、半導体装置全体を一括して電圧管理する場合に比べて、半導体装置の電力消費量を大幅に削減することができる。
　上記手法を実施するにあたり、半導体装置の外部に配した電源装置から各電力管理領域に電力を供給していたのでは、非常に多くの本数の電力供給配線が必要になり、非常に複雑な半導体装置になってしまう。一方、電力供給配線の本数を減らせば、電圧管理領域の数も減らさなければならず、省電力効果が低減してしまう。
　そこで、個別に電圧管理をおこなう部分回路ごとに、１個の電圧変換器を用意し、それらの全てを基板（半導体基板、または、半導体チップが埋め込まれた絶縁体基板）上に実装し、電圧変換器から部分回路に１対１で電力を供給する方法が取られている。すなわち、基板に設けられた、ＣＰＵ、ＧＰＵ、ＡＰＵなどのプロセッサ・コアや、メモリや、入力回路や、出力回路ごとに、１個の電圧変換器を用意し、それらの全てを基板上に実装し、１対１で電力を供給する方法が取られている。
　そのような用途に適した電圧変換器が、特許文献１（特開平１０-０９３０２３号公報）に開示されている。図１０に、特許文献１に開示された電圧変換器１０００を示す。
　電圧変換器１０００は、スイッチトキャパシタ方式のＤＣ-ＤＣコンバータである。
　電圧変換器１０００は、シリコン基板（半導体基板）１０１を備える。電圧変換器１０００は、シリコン基板１０１に、複数のトレンチトキャパシタと複数のスイッチとが形成され、それらのトレンチトキャパシタとスイッチとで電圧変換回路が構成されている。以下に、その構造を簡単に説明する。
　シリコン基板１０１上には、絶縁膜（シリコン酸化膜）１０２が形成されている。さらに、絶縁膜１０２上には、ＳＯＩ層１０３が形成されている。
　そして、ＳＯＩ層１０３に、トレンチが形成され、トレンチの内壁にＴｉ２Ｏ３膜１０４が形成され、さらにＴｉ２Ｏ３膜１０４上に１０５ＴｉＮ膜が形成されている。この結果、ＳＯＩ層１０３とＴｉ２Ｏ３膜１０４と１０５ＴｉＮ膜とで、トレンチトキャパシタが構成されている。
　また、シリコン基板１０１上には、スイッチとして、横型ＭＯＳＦＥＴ１０６が形成されている。
　電圧変換器１０００は、上述したように、これらのトレンチトキャパシタとスイッチとによって、スイッチトキャパシタ方式の電圧変換回路（ＤＣ-ＤＣコンバータ）が構成されている。
　また、非特許文献１（「Haswell: A Family of IA 22nm Processors」）にも、マルチコア化された半導体装置の各電圧管理領域に、個別に電力を供給するのに適した別の電圧変換器が開示されている。
　非特許文献１のFigure 5.9.3には、シリコンダイ上にＭＩＭ（Metal Insulator metal）キャパシタとスイッチとを形成するとともに、パッケージ基板の配線を利用して空芯インダクタを形成し、これらのキャパシタ、スイッチ、インダクタを接続して構成した電圧変換器（バックコンバータ）が開示されている。
　一方、特許文献２（ＷＯ２０１５／１１８９０２号公報）には、容量密度が高く、かつ、抵抗値の小さいキャパシタ（コンデンサ）が開示されている。
　特許文献２に開示されたキャパシタは、導体多孔体（多孔金属体）に、原子堆積法により誘電体層を形成し、さらに誘電体層上に導体層（上部電極）を形成した構造からなる。これらの導体多孔体、誘電体層、導体層によって構成されるキャパシタは、容量密度が高く、かつ、抵抗値が小さい。
特開平１０-０９３０２３号公報 ＷＯ２０１５／１１８９０２号公報
「Haswell: A Family of IA 22nm Processors」（pp.112-113, ISSCC, 2014；Nasser Kurd, et. al.）
　特許文献１に開示されたスイッチトキャパシタ方式の電圧変換器（ＤＣ-ＤＣコンバータ）１０００は、上述したように、半導体装置の基板（半導体基板、または、半導体チップが埋め込まれた絶縁体基板）に複数個を実装し、半導体装置の各部分回路（各電圧管理領域）に個別に電力を供給することが可能である。しかしながら、電圧変換器１０００には、そのような使用方法をおこなう上で、次のような不都合があった。
　まず、電圧変換器１０００は、極めて精度の高いＭＯＳＦＥＴ（スイッチ）を作製するシリコンダイ上に、トレンチを形成して、トレンチトキャパシタを一体形成するものであるため、製造工程が複雑になり、製造工程が長くなるという問題があった。そして、製造工程が複雑かつ長くなることにより、キャパシタの製造コストが極めて高くなるという問題があった。
　また、トレンチトキャパシタは、トレンチに一定以上の深さが必要であるため、薄型化が難しかった。また、トレンチトキャパシタは容量密度が低いため、所定の容量値を得るために、トレンチの深さを大きくする、あるいは、トレンチの直径を大きくすることが必要であった。この結果、トレンチトキャパシタを使用した電圧変換器は、高さ方向および／または平面方向に大型化してしまうという問題があった。
　さらに、トレンチトキャパシタは、一方の電極がイオンドープにより抵抗を下げた低抵抗半導体であるため、金属に比べて抵抗値が高いという問題があった。すなわち、トレンチトキャパシタは寄生直列抵抗が大きいため、これを使用した電圧変換器（ＤＣ－ＤＣコンバータ）は、変換効率が低くなってしまうという問題があった。
　一方、非特許文献１に開示された電圧変換器には、半導体装置の基板に複数個を実装し、半導体装置の各部分回路に個別に電力を供給するという使用方法を実施する上で、次のような不都合があった。
　まず、非特許文献１の電圧変換器は、面積当たりの容量が小さい、シリコンダイ上に形成されたＭＩＭキャパシタを使用しているため、必要な容量を得るために、ＭＩＭキャパシタの面積を大きくしなければならないという問題があった。
　また、非特許文献１の電圧変換器は、バックコンバータ方式であるため、インダクタが必須になっていた。インダクタは、電磁エネルギーを蓄える空間が必要なため、必要なインダクタンス値を得るためには、厚みを大きくし、かつ、面積も大きくしなければならない。しかも、非特許文献１の電圧変換器のインダクタは、パッケージ基板の配線を利用して形成されているため、大きな線幅と大きなピッチが必要であり、さらにインダクタが大きくなってしまうという問題があった。
　以上のように、非特許文献１の電圧変換器も、ＭＩＭキャパシタの面積を大きくしなければならず、また大きなインダクタを必須とするため、高さ方向および平面方向に大型化してしまうという問題があった。
　本発明は、上述した従来の問題を解決するためになされたものであり、その手段として本発明のスイッチトキャパシタ方式の電圧変換器は、半導体基板と、半導体基板上に形成されたスイッチを含む回路層と、回路層上に形成された導体多孔体層と、導体多孔体層上に形成された誘電体層と、誘電体層上に形成された導体層と、を備え、導体多孔体層と、誘電体層と、導体層とを用いてキャパシタが形成され、スイッチとキャパシタとを用いて電圧変換回路を構成するようにした。
　すなわち、本発明のスイッチトキャパシタ方式の電圧変換器は、キャパシタに、特許文献２に開示されたような、容量密度が高く、かつ、抵抗値が小さい、導体多孔体に、誘電体層が形成され、さらに誘電体層上に導体層が形成された構造からなるキャパシタを使用した。　
　上記電圧変換回路は、スイッチとキャパシタとを含み、インダクタを含まないものであることが好ましい。この場合には、大きなインダクタが不要であるため、さらに電圧変換回路を小型化することができる。
　本発明のスイッチトキャパシタ方式の電圧変換器の製造方法は、スイッチとキャパシタとを用いて電圧変換回路が構成されたスイッチトキャパシタ方式の電圧変換器を製造するものであって、スイッチを含む回路層が形成された半導体基板を準備する工程と、半導体基板上に導体多孔体層を形成する工程と、導体多孔体上に、原子堆積法により、誘電体層を形成する工程と、誘電体上に導体層を形成する工程と、導体多孔体層、誘電体層および導体層を、フォトソグラフィー技術を用いてパターニングし、キャパシタを作製する工程と、を備えるようにした。
　また、本発明の半導体装置は、複数のプロセッサ・コアを備えた基板と、基板にそれぞれ実装され、複数のプロセッサ・コアに、それぞれ電力を供給する、複数の電圧変換器と、を備え、複数の電圧変換器に、上述した本発明の電圧変換器を使用するようにした。本発明の半導体装置は、小型化され、かつ、変換効率の高い本発明の電圧変換器を使用しているため、小型化されており、かつ、消費電力が小さい。
　本発明の電圧変換器は、導体多孔体に、誘電体層が形成され、さらに誘電体層上に導体層が形成された構造からなるキャパシタを使用しているため、小型化され、かつ、変換効率が高い。
図１（Ａ）は、第１実施形態にかかる電圧変換器１００の平面図である。図１（Ｂ）は、電圧変換器１００の断面図であり、図１（Ａ）のＸ－Ｘ部分を示している。 電圧変換器１００が備える電圧変換回路の等価回路の一例である。 図３（Ａ）～（Ｅ）は、それぞれ、電圧変換器１００の製造方法の一例において実施される工程を示す断面図である。 図４（Ｆ）～（Ｉ）は、図３（Ｅ）の続きであり、それぞれ、電圧変換器１００の製造方法の一例において実施される工程を示す断面図である。 図５（Ｊ）～（Ｍ）は、図４（Ｉ）の続きであり、それぞれ、電圧変換器１００の製造方法の一例において実施される工程を示す断面図である。 第２実施形態にかかる半導体装置２００の断面図である。 図７（Ａ）、（Ｂ）は、それぞれ、半導体装置２００の分解斜視図である。 図８（Ａ）～（Ｄ）は、それぞれ、半導体装置２００の製造方法の一例において実施される工程を示す断面図である。 図９（Ｅ）～（Ｇ）は、図８（Ｄ）の続きであり、それぞれ、半導体装置２００の製造方法の一例において実施される工程を示す断面図である。 特許文献１に開示された電圧変換器１０００を示す断面図である。
　以下、図面とともに、本発明を実施するための形態について説明する。
　なお、各実施形態は、本発明の実施の形態を例示的に示したものであり、本発明が実施形態の内容に限定されることはない。また、異なる実施形態に記載された内容を組合せて実施することも可能であり、その場合の実施内容も本発明に含まれる。また、図面は、実施形態の理解を助けるためのものであり、必ずしも厳密に描画されていない場合がある。たとえば、描画された構成要素ないし構成要素間の寸法の比率が、明細書に記載されたそれらの寸法の比率と一致していない場合がある。また、明細書に記載されている構成要素が、図面において省略されている場合や、個数を省略して描画されている場合などがある。
　［第１実施形態］
　図１（Ａ）、図１（Ｂ）、図２に、第１実施形態にかかる電圧変換器１００を示す。ただし、図１（Ａ）は、電圧変換器１００の平面図である。図１（Ｂ）は、電圧変換器１００の断面図であり、図１（Ａ）のＸ－Ｘ部分を示している。図２は、電圧変換器１００が備える電圧変換回路の等価回路の一例である。
　電圧変換器１００は、スイッチトキャパシタ方式のＤＣ－ＤＣコンバータである。
　電圧変換器１００は、半導体基板１を備える。半導体基板１は、たとえばシリコンにより作製されている。
　電圧変換器１００は、半導体基板１上に、回路層２が形成されている。電圧変換器１００は、半導体基板１および回路層２によって、複数のスイッチ（半導体スイッチ）３が形成されている。スイッチ３は、たとえば、ＭＯＳＦＥＴからなる。本実施形態においては、スイッチ３の構造により、１８個の半導体スイッチＳＩＣが形成されている。
　回路層２が形成された半導体基板上に、第１の絶縁層４が形成されている。絶縁層４は、たとえば、化学気相蒸着法により作製されている。
　絶縁層４上に、複数のキャパシタ５が形成されている。キャパシタ５は、導体多孔体層６と、導体多孔体層６上に形成された誘電体層７と、誘電体層７上に形成された導体層８とで構成されている。導体多孔体層６、誘電体層７、導体層８の材質などについては、後の製造方法の説明において言及する。
　本実施形態においては、図１（Ａ）に示すように、キャパシタ５の構造により、１０個のキャパシタＣ１～Ｃ１０が形成されている。
　キャパシタ５が形成された第１の絶縁層４上に、第２の絶縁層９が形成されている。絶縁層９は、たとえば、スパッタ法により作製されている。
　第１の絶縁層４および／または第２の絶縁層９を貫通して、導電ビア１０が形成され、内部配線が施されている。内部配線は、電圧変換器１００の外部と、スイッチ３やキャパシタ５との間を接続する。また、内部配線は、スイッチ３とキャパシタ５との間を接続する。導電ビア１０は、たとえば、反応性イオンエッチング法で貫通穴を形成後に、メッキ法により作製されている。
　絶縁層９上に、外部端子１１が形成されている。外部端子１１は、導電ビア１０に接続されている。本実施形態においては、外部端子１１は、電力入力端子Ｖｉｎ、電力出力端子Ｖｏｕｔ、制御端子Ｃｎｔ、グランド端子Ｖｓｓを構成している。外部端子１１は、たとえば、スパッタ法により作製されている。
　以上の構造からなる第１実施形態にかかる電圧変換器１００は、たとえば、図２に示す等価回路を備えている。電力入力端子Ｖｉｎと電力出力端子Ｖｏｕｔの間に、１８個の半導体スイッチＳＩＣと、１０個のキャパシタＣ１～Ｃ１０とで、スイッチトキャパシタ方式のＤＣ－ＤＣコンバータ回路（電圧変換回路）が構成されている。
　図３（Ａ）～図５（Ｍ）に、電圧変換器１００の製造方法の一例を示す。
　まず、図３（Ａ）に示すように、一方の主面に回路層２が形成され、複数のスイッチ３が形成された半導体基板１を準備する。このような半導体基板１は、半導体の分野において広く一般に実施されている製造方法によって作製することができる。なお、図３（Ａ）では、複数の電圧変換器１００を一括して製造するために、複数の半導体基板１がマトリックス状に配置されたウエハーの状態を示している。
　次に、図３（Ｂ）に示すように、回路層２が形成された半導体基板１上に、たとえば化学気相蒸着法により、第１の絶縁層４を形成する。
　次に、図３（Ｃ）に示すように、絶縁層４上に、たとえばフォトリソグラフィ技術により、たとえばＡｌからなる導体層１６を形成する。ただし、導体層１６の材質はＡｌには限定されず、他の金属であっても良い。
　次に、図３（Ｄ）に示すように、たとえば陽極酸化後にエッチングする手法によって、導体層１６に極めて多数の微細な孔を形成し、導体多孔体層６を形成する。なお、微細な孔の形成は、陽極酸化法には限定されず、印刷、インクジェットや吹付け、溶射などで金属微粒子を堆積する手法などの方法によっても良い。
　次に、図３（Ｅ）に示すように、導体多孔体層６上に、原子堆積法（ＡＬＤ法；Atomic Layer Deposition）により、たとえばＡｌＯＸ（Ｘは１．２以上）からなる誘電体層７を形成する。なお、導体多孔体層６と誘電体層７との間に、予め、たとえばＴｉＯＮなどからなる拡散防止層を形成しておいても良い。拡散防止層の形成も、ＡＬＤ法によりおこなうことができる。
　次に、図４（Ｆ）に示すように、誘電体層７上に、たとえばＡＬＤ法により、たとえばＡｌからなる導体層８を形成する。なお、導体層８の材質はＡｌには限定されず、Ｃｕ、Ｎｉなどであっても良い。また、誘電体層７と導体層８との間に、予め、たとえばＴｉＯＮなどからなる拡散防止層を形成しておいても良い。この拡散防止層の形成も、ＡＬＤ法によりおこなうことができる。
　次に、図４（Ｇ）に示すように、導体多孔体層６、誘電体層７、導体層８を、フォトソグラフィー技術を用いてパターニングし、キャパシタ５を作製する。なお、導体多孔体層６、誘電体層７、導体層８のパターニングは、まとめて一括しておこなう必要はなく、各層を形成する毎におこなっても良い。
　次に、図４（Ｈ）に示すように、キャパシタ５が形成された第１の絶縁層４上に、たとえばスピンコートにより、第２の絶縁層９を形成する。
　次に、図４（Ｉ）に示すように、第１の絶縁層４および／または第２の絶縁層９に、レーザ光を照射するなどして、導電ビアを形成するための孔２０を形成する。
　次に、図５（Ｊ）に示すように、孔２０内に、たとえばメッキ法により、たとえばＣｕを充填して、導電ビア１０を形成する。
　次に、図５（Ｋ）に示すように、第２の絶縁層９の表面に、たとえばＡｌやＣｕを成膜し、続いてエッチングして、外部端子１１を形成する。
　次に、図５（Ｌ）に示すように、半導体基板１の裏面をグラインドし、半導体基板１を薄層化する。
　最後に、図５（Ｍ）に示すように、個々の電圧変換器１００に分割し、電圧変換器１００を完成させる。
　第１実施形態にかかる電圧変換器１００は、電圧変換回路を構成するキャパシタとして、導体多孔体層６に、誘電体層７が形成され、さらに誘電体層７上に導体層８が形成された構造からなる、容量密度が高く、かつ、抵抗値が小さいキャパシタ５を使用している。電圧変換器１００は、キャパシタ５の容量密度が高いため、小さなキャパシタ５で必要な容量値を得ることができるため、多数のキャパシタ５を内蔵しても大型化しない。また、電圧変換器１００は、スイッチトキャパシタ方式の電圧変換器であり、インダクタを必要としないことによっても、大型化が回避されている。
　また、第１実施形態にかかる電圧変換器１００は、キャパシタ５の抵抗値が小さいため、変換損失が小さく、変換効率が高い。
　［第２実施形態］
　図６、図７（Ａ）、（Ｂ）に、第２実施形態にかかる半導体装置２００を示す。ただし、図６は、半導体装置２００の断面図である。図７（Ａ）は、後述する絶縁層５４、電圧変換器１００などを省略した、半導体装置２００の分解斜視図である。図７（Ｂ）は、後述する絶縁層５４などを省略した、半導体装置２００の分解斜視図である。
　第２実施形態にかかる半導体装置２００は、上述した第１実施形態にかかる電圧変換器１００を、複数個、使用して作製されている。
　半導体装置２００は、絶縁体基板５１を備える。
　絶縁体基板５１には、複数の半導体チップ５２が埋め込まれている。各半導体チップ５２は、ＣＰＵ、ＧＰＵ、ＡＰＵなどのプロセッサ・コアや、メモリや、入力回路や、出力回路などの、部分回路を構成している。
　なお、本実施形態のように、絶縁体基板５１に複数の半導体チップ５２を埋め込むのではなく、半導体基板を用意し、その半導体基板に、ＣＰＵ、ＧＰＵ、ＡＰＵなどのプロセッサ・コアや、メモリや、入力回路や、出力回路などの、部分回路を作り込んでも良い。
　絶縁体基板５１上には、再配線層５３が形成されている。再配線層５３は、絶縁層を備え、絶縁層の両主面間を、配線電極や導電ビアにより接続している。再配線層５３の上側主面には、後述する電圧変換器１００を実装するための電極、および、後述する導電ビア５５を接続するための電極が形成されている。
　図７（Ａ）、（Ｂ）に示すように、再配線層５３の上側主面に形成された電極（図７（Ａ）においては図示せず）に、複数の、第１実施形態にかかる電圧変換器１００が実装されている。各電圧変換器１００は、再配線層５３を介して、半導体チップ５２（部分回路）に、１対１で電力を供給する。
　電圧変換器１００が実装された再配線層５３上に、絶縁層５４が形成されている。
　絶縁層５４を貫通して、導電ビア５５が形成されている。
　絶縁層５４上に、外部端子５６が形成されている。外部端子５６は、導電ビア５５によって、再配線層５３の上側主面に形成された電極に接続されている。
　図８（Ａ）～図９（Ｇ）に、半導体装置２００の製造方法の一例を示す。
　まず、図８（Ａ）に示すように、複数の半導体チップ５２が埋め込まれ、かつ、上側主面に再配線層５３が形成された絶縁体基板５１を準備する。このような、半導体チップ５２が埋め込まれ、上側主面に再配線層５３が形成された絶縁体基板５１は、予め半導体チップ５２を用意したうえで、公知のＦＯＷＬＰ（Fun-Out Wafer Level Package）技術を用いて作製することができる。なお、図８（Ａ）では、複数の半導体装置２００を一括して製造するために、複数の絶縁体基板５１がマトリックス状に配置されたマザー基板の状態を示している。
　次に、図８（Ｂ）に示すように、再配線層５３の上側主面に形成された電極に、複数の電圧変換器１００を実装する。
　次に、図８（Ｃ）に示すように、電圧変換器１００が実装された再配線層５３上に、たとえば化学気相蒸着法により、絶縁層５４を形成する。
　次に、図８（Ｄ）に示すように、絶縁層５４に、レーザ光を照射するなどして、導電ビアを形成するための孔６５を形成する。
　次に、図９（Ｅ）に示すように、孔６５内に、たとえばメッキ法により、たとえばＣｕを充填して、導電ビア５５を形成する。
　次に、図９（Ｆ）に示すように、絶縁層５４の表面に、たとえばＡｌを成膜し、続いてエッチングして、外部端子５６を形成する。
　最後に、図９（Ｇ）に示すように、個々の半導体装置２００に分割し、半導体装置２００を完成させる。
　第２実施形態にかかる半導体装置２００は、電圧変換器として、小型化され、かつ、変換効率の高い、第１実施形態にかかる電圧変換器１００を使用しているため、小型化されており、かつ、消費電力が小さい。
　以上、第１実施形態にかかる電圧変換器１００と、第２実施形態にかかる半導体装置２００とについて説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更を成すことができる。
　たとえば、電圧変換器１００では、１８個の半導体スイッチＳＩＣと、１０個のキャパシタＣ１～Ｃ１０とで、スイッチトキャパシタ方式の電圧変換回路（ＤＣ－ＤＣコンバータ回路）を構成したが、使用される半導体スイッチＳＩＣやキャパシタＣ１～Ｃ１０の個数は、上記には限られない。また、電圧変換回路は、図２に示した等価回路には限定されず、さまざまな等価回路を構成することができる。また、構成される電圧変換回路は、ＤＣ－ＤＣコンバータ回路には限定されない。
　また、半導体装置２００では、絶縁体基板５１に複数の半導体チップ５２を埋め込んだが、上述したとおり、これに代えて、半導体基板を用意し、その半導体基板に、ＣＰＵ、ＧＰＵ、ＡＰＵなどのプロセッサ・コアや、メモリや、入力回路や、出力回路などの、部分回路を作り込むようにしても良い。
１００・・・電圧変換器
１・・・半導体基板
２・・・回路層
３・・・スイッチ（半導体スイッチ）
４・・・第１の絶縁層
５・・・キャパシタ
６・・・導体多孔体層
７・・・誘電体層
８・・・導体層
９・・・第２の絶縁層
１０・・・導体ビア
１１・・・外部端子
２００・・・半導体装置
５１・・・絶縁体基板
５２・・・半導体チップ（部分回路）
５３・・・再配線層
５４・・・絶縁層
５５・・・導体ビア
５６・・・外部端子

Claims (4)

  1. 　半導体基板と、
    　前記半導体基板上に形成されたスイッチを含む回路層と、
    　前記回路層上に形成された導体多孔体層と、
    　前記導体多孔体上に形成された誘電体層と、
    　前記誘電体層上に形成された導体層と、を備え、
    　前記導体多孔体層と、前記誘電体層と、前記導体層とを用いてキャパシタが形成され、
    　前記スイッチと前記キャパシタとを用いて電圧変換回路が構成されたスイッチトキャパシタ方式の電圧変換器。　
  2. 　前記電圧変換回路が、前記スイッチと前記キャパシタとを含み、インダクタを含まない、スイッチトキャパシタ方式の電圧変換器。　
  3. 　スイッチとキャパシタとを用いて電圧変換回路が構成されたスイッチトキャパシタ方式の電圧変換器の製造方法であって、
    　前記スイッチを含む回路層が形成された半導体基板を準備する工程と、
    　前記半導体基板上に導体多孔体層を形成する工程と、
    　前記導体多孔体上に、原子堆積法により、誘電体層を形成する工程と、
    　前記誘電体層上に導体層を形成する工程と、
    　前記導体多孔体層、前記誘電体層および前記導体層を、フォトソグラフィー技術を用いてパターニングし、前記キャパシタを作製する工程と、を備えたスイッチトキャパシタ方式の電圧変換器の製造方法。
  4. 　複数のプロセッサ・コアを備えた基板と、
    　前記基板にそれぞれ実装され、複数の前記プロセッサ・コアにそれぞれ電力を供給する、複数の電圧変換器と、を備えた半導体装置であって、
    　複数の前記電圧変換器が、それぞれ、請求項１または２に記載された電圧変換器からなる半導体装置。
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