WO2017199303A1 - 電力変換装置、冷凍サイクル装置および空気調和機 - Google Patents

電力変換装置、冷凍サイクル装置および空気調和機 Download PDF

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WO2017199303A1
WO2017199303A1 PCT/JP2016/064509 JP2016064509W WO2017199303A1 WO 2017199303 A1 WO2017199303 A1 WO 2017199303A1 JP 2016064509 W JP2016064509 W JP 2016064509W WO 2017199303 A1 WO2017199303 A1 WO 2017199303A1
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WO
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signal
positive
period
switching element
drive signals
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PCT/JP2016/064509
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English (en)
French (fr)
Inventor
成雄 梅原
有澤　浩一
篠本　洋介
崇 山川
Original Assignee
三菱電機株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to a power conversion device that performs power conversion using a switching element, a refrigeration cycle device, and an air conditioner.
  • Patent Document 1 discloses a protection device for a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) in which two or more elements are connected in parallel, and includes two elements connected in parallel.
  • MOSFET Metal-Oxide-Semiconductor Field Effect Transistor
  • an element abnormality detection device that detects an element abnormality by detecting a drain potential and a control signal based on the source potential for any one of the elements.
  • the protection device described in Patent Document 1 when one element is disconnected, that is, when an open circuit failure occurs, the rise of the MOSFET on-voltage is used to detect the rise of the MOSFET on-voltage, thereby opening one element open. A failure is detected.
  • the on-state voltage varies greatly between elements, varies depending on the temperature, and also varies depending on the current flowing between the drain and source of the MOSFET. Therefore, the method disclosed in Patent Document 1 may cause false detection. There was a problem that there was.
  • the protection device described in Patent Document 1 detects a failure in units of two elements connected in parallel, and cannot detect a failure in units of one switching element.
  • Some general-purpose inverter modules have 6 elements mounted as one module. By using such a general-purpose inverter module as a switching module for one phase, a large current capacity can be realized at low cost. In such a power converter using a general-purpose inverter module, when applying the technique described in Patent Document 1, some circuit is added inside the general-purpose inverter module, and the advantage of using the general-purpose inverter module cannot be utilized. .
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a power conversion device capable of accurately detecting an open failure of a switching element in units of one element.
  • a power converter is used to convert DC power output from a DC power source into AC power, and corresponds to at least the first phase.
  • a power converter for use in an electric motor having a first terminal and a second terminal corresponding to the second phase, the first inverter module outputting first AC power to the first terminal, And a second inverter module that outputs the second AC power to the two terminals.
  • the first inverter module includes a plurality of first positive-side switching elements connected to the positive electrode of the DC power supply and connected in parallel to each other, and a plurality of the first inverter modules connected to the negative electrode of the DC power supply and connected in parallel to each other.
  • the second inverter module includes a plurality of second positive switching elements connected to the positive electrode of the DC power supply and connected in parallel to each other, and the negative electrode of the DC power supply. And a plurality of second negative-side switching elements connected in parallel to each other.
  • a plurality of first positive drive signals for driving each of the plurality of first positive switching elements and a plurality of first negative switching elements are driven.
  • a plurality of first negative drive signals and a plurality of second positive drive signals and a plurality of second positive drive signals for driving each of the plurality of second positive switching elements are input to the second inverter module.
  • a plurality of second negative drive signals for driving each of the second negative switching elements are input.
  • the value of the first signal is the first value in the first period, the second value is different from the first value in the second period following the first period, and the first signal is the first value It is one of the positive side drive signals, the value of the second signal is the second value in the second period, and the second signal is at least one of the plurality of second negative side drive signals.
  • the values of all the first positive drive signals excluding the first signal are the first values in the second period.
  • the power conversion device has an effect that an open circuit failure of a switching element can be accurately detected in units of one element.
  • FIG. 3 is a diagram illustrating a configuration example of a control circuit according to the first embodiment.
  • FIG. The figure which shows the structural example of the power converter device of Embodiment 5.
  • FIG. 1 is a diagram illustrating a circuit configuration example of the power conversion apparatus according to the first embodiment of the present invention.
  • the power conversion device 101 of the present embodiment converts DC power output from the main circuit capacitor 1 into AC power, and controls the motor 2 with AC power.
  • the power conversion device 101 of the present embodiment includes a first general-purpose inverter module 5, a second general-purpose inverter module 6, a third general-purpose inverter module 7, a shunt resistor 3, and a control unit 4.
  • the first general-purpose inverter module 5, the second general-purpose inverter module 6, and the third general-purpose inverter module 7 have their positive terminals connected to the + side of the main circuit capacitor 1 and each negative-side terminal. The terminal is connected to the shunt resistor 3.
  • One end of the shunt resistor 3 is connected to the first general-purpose inverter module 5, the second general-purpose inverter module 6, and the third general-purpose inverter module 7, and the other end is connected to the negative side of the main circuit capacitor 1.
  • the power conversion device 101 is also an electric motor driving device for driving the motor 2 that is an electric motor, and constitutes the electric motor system 100 together with the motor 2.
  • the motor 2 is a three-phase motor, and each terminal of the motor 2 is an output terminal of the first general-purpose inverter module 5, an output terminal of the second general-purpose inverter module 6, and an output terminal of the third general-purpose inverter module 7. It is connected to the.
  • the 1st general purpose inverter module 5, the 2nd general purpose inverter module 6, and the 3rd general purpose inverter module 7 are general purpose inverters of the same composition.
  • Each general-purpose inverter module has three output terminals, which are independent of each other. However, these three are connected to each other at the same potential by wiring on the electric board.
  • one general-purpose inverter module corresponds to one phase of the motor
  • the first general-purpose inverter module 5 corresponds to the U-phase
  • the second general-purpose inverter module 5 corresponds to the V-phase
  • the third general-purpose inverter module 7 corresponds to the W phase.
  • the general-purpose inverter module including six switching elements is provided for each phase as described above, a large current capacity can be realized even when the current capacity of each switching element is small. .
  • FIG. 1 illustrates components used to explain the operation according to the present invention, such as a power supply for driving the control unit 4 and each switching element, a bootstrap power supply, an amplifier circuit, a filter circuit, and the like. Description of other components is omitted.
  • the control unit 4 outputs drive signals corresponding to the switching elements in each general-purpose module to the first general-purpose inverter module 5, the second general-purpose inverter module 6, and the third general-purpose inverter module 7. Specifically, the control unit 4 outputs the drive signals Up1, Un1, Up2, Un2, Up3, Un3 to the first general-purpose inverter module 5, and the drive signals Vp1, Vn1, Vp2 to the second general-purpose inverter module 6. , Vn2, Vp3, Vn3 and drive signals Wp1, Wn1, Wp2, Wn2, Wp3, Wn3 to the third general-purpose inverter module 7.
  • Idc current flowing through the general-purpose inverter module and the motor 2 is detected via the shunt resistor 3.
  • the detected current value Idc is input to the control unit 4.
  • the first general-purpose inverter module 5 includes switching elements 51 to 56 and a drive unit 57.
  • the second general-purpose inverter module 6 includes switching elements 61 to 66 and a drive unit 67.
  • the third general-purpose inverter module 7 includes switching elements 71 to 76 and a drive unit 77.
  • Switching element 51 and switching element 52, switching element 53 and switching element 54, switching element 55 and switching element 56 are respectively connected in series to constitute a switching element pair.
  • Switching element 61 and switching element 62, switching element 63 and switching element 64, switching element 65 and switching element 66 are respectively connected in series to constitute a switching element pair.
  • Switching element 71 and switching element 72, switching element 73 and switching element 74, switching element 75 and switching element 76 are respectively connected in series to constitute a switching element pair.
  • Each switching element pair in the same general-purpose inverter module is connected in parallel.
  • the upper switching elements in each general-purpose inverter module that is, the three switching elements with odd numbers in each general-purpose inverter module constitute upper arms of the corresponding phases.
  • the lower switching elements in each general-purpose inverter module that is, the three switching elements with an even number in each general-purpose inverter module constitute the lower arm of the corresponding phase.
  • any elements may be used, but wide band gap semiconductors such as GaN (gallium nitride), SiC (silicon carbide: silicon carbide), and diamond are used. Can be used. By using a wide band gap semiconductor, the withstand voltage is high and the allowable current density is also high, so that the module can be miniaturized. Since the wide band gap semiconductor has high heat resistance, it is possible to reduce the size of the radiating fin of the radiating portion.
  • Up1, Un1, Up2, Un2, Up3, and Un3 are drive signals corresponding to the switching elements 51 to 56, respectively.
  • the drive signals Vp1, Vn1, Vp2, Vn2, Vp3, and Vn3 are drive signals corresponding to the switching elements 61 to 66, respectively.
  • the drive signals Wp1, Wn1, Wp2, Wn2, Wp3, and Wn3 are drive signals corresponding to the switching elements 71 to 76, respectively.
  • Up1, Up2, Up3, Vp1, Vp2, Vp3, Wp1, Wp2, Wp3 are drive signals corresponding to the upper switching elements, and are Un1, Un2, Un3, Vn1, Vn2, Vn3, Wn1, Wn2, Wn3. Is a drive signal corresponding to the lower switching element.
  • the drive unit 57 of the first general-purpose inverter module 5 generates a signal for controlling the on / off state of the switching elements 51 to 56 based on Up1, Un1, Up2, Un2, Up3, Un3, Output to each of the switching elements 51-56.
  • the drive unit 67 of the second general-purpose inverter module 6 generates a signal for controlling the on / off state of the switching elements 61 to 66 based on Vp1, Vn1, Vp2, Vn2, Vp3, and Vn3, Output to each switching element 61-66.
  • the drive unit 77 of the third general-purpose inverter module 7 Based on Wp1, Wn1, Wp2, Wn2, Wp3, Wn3, the drive unit 77 of the third general-purpose inverter module 7 generates a signal for controlling the on or off state of the switching elements 71 to 76, It outputs to each switching element 71-76.
  • the power conversion device 101 of the present embodiment basically sends the same drive signal to the switching elements of the same arm in one general-purpose inverter module. Generate.
  • the three switching elements perform a switching operation corresponding to one arm of one phase.
  • the drive signals for the switching elements of the same arm in one general-purpose inverter module may not be completely the same.
  • the drive signal may be adjusted according to the characteristics of each switching element.
  • the control unit 4 When the motor 2 is normally operated, the control unit 4 generates a drive signal corresponding to each switching element so as to apply a desired current to the motor 2 by PWM (Pulse Width Modulation) control based on the torque command value.
  • PWM Pulse Width Modulation
  • the power conversion device 101 of the present embodiment further detects an open failure of the switching element by performing an operation of generating a drive signal so that a current flows through each of the switching elements.
  • FIG. 2 is a diagram illustrating an example of a drive signal and Idc in the power conversion apparatus 101 of the present embodiment.
  • each drive signal is a binary value of High level (Hi) and Low level (Lo), which indicates that the High level turns on the switching element, and that the Low level turns off the switching element. Is shown.
  • the control unit 4 sets Un1, Un2, and Un3 to turn on the three switching elements on the lower side of the first general-purpose inverter module 5 during the period indicated as A in FIG. 2 (hereinafter referred to as period A). High level. At this time, the control unit 4 sets the drive signals other than Un1, Un2, and Un3 to the low level.
  • the operation in period A in FIG. 2 is an operation for charging a bootstrap power supply that is a power supply for driving the upper switching element of each general-purpose inverter module. When the power supply for driving the upper switching element is provided, the operation in the period A in FIG. 2 can be omitted.
  • Vn3 is set to a high level, and Up1 is generated and output so as to have a pulse having a pulse width of a preset time T1 [s].
  • T1 a preset time
  • the control unit 4 detects Idc, which is a current flowing through the motor 2 and the general-purpose inverter, via the shunt resistor 3.
  • Idc detected while Up1 is in a pulse-like high level is a current that flows through the switching element 51.
  • the control unit 4 determines that the switching element 51 is in an open failure.
  • the control unit 4 determines that the switching element 51 is short-circuited when Idc exceeds a preset threshold value or when an overcurrent protection circuit (not shown) operates.
  • the control unit 4 determines that the switching element 51 is normal when Idc is not 0 and equal to or less than the threshold value and the overcurrent protection circuit is not operating.
  • the determination result in the period B may be changed.
  • the switching element 51 is determined to be an open failure in the above determination in the period B
  • Idc is not 0 in a period in which the switching element 51 and the switching element 72 in the period C described later are simultaneously turned on.
  • Idc is 0 in all the periods in which any of Vn1, Vn2, and Vn3 is high in period C and period D described later.
  • the control unit 4 changes the determination result that the switching element 51 is open to the determination result that the switching element 51 is normal and all the switching elements 62, 64, and 66 are open.
  • the control unit 4 generates Up2 so as to have a pulse having a pulse width of time T1 [s] at a timing later than the pulse of Up1, while keeping Vn1, Vn2, and Vn3 at a high level. And output.
  • the levels other than Up2, Vn1, Vn2, and Vn3 are at the Low level.
  • Idc detected while Up2 is High in a pulse shape is a current flowing through the switching element 53.
  • the control unit 4 determines whether the switching element 53 has an open failure, a short-circuit failure, or a normal state, as in the case of Up1.
  • failure determination of whether an open failure, a short-circuit failure, or a normal failure is referred to as failure determination as appropriate.
  • the control unit 4 generates Up3 so as to have a pulse having a pulse width of T1 [s] at a timing later than the pulse of Up2, while keeping Vn1, Vn2, and Vn3 at a high level. Output.
  • the pulse widths in Up1, Up2, and Up3 are the same, but the widths of the pulses may be different.
  • Idc detected while Up3 is High in a pulse shape is a current flowing through the switching element 55. Based on the Idc, the control unit 4 determines whether the switching element 55 has an open failure, a short-circuit failure, or a normal state, as in the case of Up1.
  • the control unit 4 generates Up1 so that there are six pulses each having a pulse width of T1 [s] in the period indicated as C in FIG. 2 (hereinafter referred to as period C).
  • the control unit 4 generates Up2 and Up3 so as to be the same as Up1 in the C period.
  • the control unit 4 determines that Vn1 has a pulse at the same time as the first pulse and It generates so that it may become a Low level in the period other than the C period.
  • the control unit 4 In the period B, when it is determined that at least one of the switching element 51, the switching element 53, and the switching element 55 is normal in the period B, the control unit 4 outputs the first pulse as in the case of the period B. Based on the Idc of the corresponding period, it is determined whether the switching element 62 is an open fault, a short-circuit fault, or normal. That is, the control unit 4 determines that the switching element 62 has an open failure when Idc is 0, and the switching element 62 is short-circuited when Idc exceeds a threshold value or the overcurrent protection circuit is activated. It is determined that there is a failure, and it is determined that the switching element 62 is normal otherwise.
  • control unit 4 generates Vn2 in the period C so that the pulse exists at the same time as the second pulse and becomes Low in the other period of the C period. Then, as in the case of the first pulse, the control unit 4 determines whether the switching element 64 has an open failure, a short-circuit failure, or is normal based on the Idc in the period corresponding to the second pulse. Determine whether. Similarly, in the period C, the control unit 4 has pulses of Vn2, Vn3, Wn1, Wn2, and Wn3 at the same time as the third, fourth, fifth, and sixth pulses, and Low in other periods. To be generated. Accordingly, the control unit 4 determines whether the switching elements 64, 72, 74, and 76 are open faults, short circuit faults, or normal based on the Idc at the time corresponding to each pulse. .
  • period D in order to turn on the lower three switching elements of the third general-purpose inverter module 7 in the period (hereinafter referred to as period D) indicated by D in FIG. Wn3 is set to a high level, and Vp1 is generated and output so as to have a pulse with a pulse width of T1 [s].
  • the control part 4 judges whether the switching element 61 is an open fault, a short circuit fault, or normal based on Idc of the period corresponding to this pulse.
  • period B here, it is determined whether or not the switching element 61 has failed except for the case where all of Wn1, Wn2, and Wn3 are open faults. The result of failure determination of each switching element may be used.
  • the control unit 4 generates Vp2 so as to have a pulse having a pulse width of time T1 [s] at a timing after the pulse of Vp1, while keeping Wn1, Wn2, and Wn3 at a high level. And output.
  • Vp2 is High in a pulse shape, except for Up2, Wn1, Wn2, and Wn3 are at the Low level.
  • the control unit 4 determines whether the switching element 63 is an open failure, a short-circuit failure, or a normal state based on Idc while Vp2 is High in a pulse shape.
  • the control unit 4 generates Vp3 so as to have a pulse having a pulse width of time T1 [s] at a timing after the pulse of Vp2, while keeping Wn1, Wn2, and Wn3 at a high level. And output.
  • Vp3 is high in a pulse shape
  • the levels other than Vp3, Wn1, Wn2, and Wn3 are at the low level.
  • the control unit 4 determines whether the switching element 65 has an open failure, a short-circuit failure, or a normal state based on Idc while Vp3 is High in a pulse shape.
  • the control unit 4 generates Vp1 so that there are three pulses each having a pulse width of T1 [s] in the period indicated by E in FIG. 2 (hereinafter referred to as period E).
  • the control unit 4 generates Vp2 and Vp3 so as to be the same as Vp1 in the E period.
  • the control unit 4 determines that Up1 has a pulse at the same time as the first pulse and It is generated so as to be Low in the other period of the E period.
  • the control unit 4 is based on the Idc of the period corresponding to the first pulse. It is determined whether the switching element 52 is an open fault, a short-circuit fault, or normal.
  • control unit 4 generates Un2 in the period E so that a pulse exists at the same time as the second pulse and becomes Low in the other period of the E period. Then, as in the case of the first pulse, the control unit 4 determines whether the switching element 54 has an open failure, a short-circuit failure, or is normal based on the Idc in the period corresponding to the second pulse. Determine whether. Similarly, in the period E, the control unit 4 generates Un3 so that a pulse exists at the same time as the third pulse, and becomes Low in a period other than the pulse. Based on the Idc at the time corresponding to the third pulse, the control unit 4 determines whether the switching element 56 has an open fault, a short-circuit fault, or is normal.
  • control unit 4 sets Un1, Un2, and Un3 to the high level in the period indicated as F in FIG. 2 (hereinafter referred to as period F), and Wp1 has a pulse with a pulse width of T1 [s]. Generate and output as follows. As shown in FIG. 2, while Wp1 is High in a pulse shape, except for Wp1, Un1, Un2, and Un3 are at the Low level. The control unit 4 determines whether the switching element 71 is an open failure, a short-circuit failure, or a normal state based on Idc while Wp1 is High in a pulse shape.
  • the control unit 4 generates Wp2 so as to have a pulse having a pulse width of T1 [s] at a timing later than the pulse of Wp1, while keeping Un1, Un2, and Un3 at a high level. Output. As shown in FIG. 2, while Wp2 is high in a pulse shape, except for Wp2, Un1, Un2, and Un3 are at the low level.
  • the control unit 4 determines whether the switching element 73 is an open failure, a short-circuit failure, or a normal state based on Idc while Wp2 is High in a pulse shape.
  • the control unit 4 generates Wp3 so as to have a pulse having a pulse width of T1 [s] at a timing after the pulse of Wp2, while keeping Un1, Un2, and Un3 at a high level. Output. As shown in FIG. 2, while Wp3 is High in a pulse shape, the levels other than Wp3, Un1, Un2, and Un3 are at the Low level. The control unit 4 determines whether the switching element 75 is an open failure, a short-circuit failure, or a normal state based on Idc while Wp3 is High in a pulse shape.
  • the power conversion device 101 can perform the operation described with reference to FIG. 2 at an arbitrary timing as long as it is a timing other than during normal operation of the motor 2.
  • the above operation may be performed immediately before the motor 2 is started, may be performed immediately after the power conversion apparatus 101 is turned on, or may be performed while the motor 2 is on standby. However, it may be performed at the time of inspection in the manufacturing process.
  • the procedure using FIG. 2 is an example in which it is assumed that a bootstrap power supply is used.
  • the order of the switching elements that are specifically turned on is not limited to the example of FIG. 2 and may be performed by any procedure. .
  • each switching element is turned on by turning on only the switching of the combination and turning off the others. The failure may be detected.
  • the procedure may be terminated when a failure of any switching element is detected.
  • the power conversion device 101 of the present embodiment converts the DC power output from the main circuit capacitor 1 that is a DC power source into AC power, and has a first phase and a second phase. Output to.
  • the first phase is a phase corresponding to a switching element that is a target of failure determination described later, that is, any one of the U phase, the V phase, and the W phase
  • the second phase is the U phase, V phase, One of the phases and the W phase other than the first phase and corresponding to a switching element that is turned on together with the switching element to be determined for failure.
  • the power conversion device 101 of the present embodiment includes a first inverter module connected to the first phase and a second inverter module connected to the second phase.
  • the first inverter module includes a plurality of first positive switching elements connected to the positive side of the main circuit capacitor 1, that is, a positive electrode, and a plurality of terminals connected to the negative side of the main circuit capacitor 1, that is, the negative electrode.
  • the second inverter module includes a plurality of second positive switching elements connected to the positive side of the main circuit capacitor 1, and a plurality of second negative switching elements connected to the negative side of the main circuit capacitor 1. Is provided.
  • the switching element 51 corresponding to the U phase is the target of failure determination, so the first phase is the U phase and the second phase is the switching element.
  • This is the V phase corresponding to the switching elements 62, 64, 66 that are turned on together with 51.
  • the first inverter module is the first general-purpose inverter module 5, and the switching elements 51, 53, and 55 in the first general-purpose inverter module 5 are a plurality of first positive-side switching elements connected in parallel to each other.
  • the switching elements 52, 54, and 56 in the first general-purpose inverter module 5 are a plurality of first negative-side switching elements connected in parallel to each other.
  • the second inverter module is the second general-purpose inverter module 6, and the switching elements 61, 63, 65 in the second general-purpose inverter module 6 have a plurality of second positive-side switching connected in parallel to each other.
  • the switching elements 62, 64, 66 in the second general-purpose inverter module 6 are a plurality of second negative-side switching elements connected in parallel to each other.
  • the switching element 61 corresponding to the V phase is the target of failure determination, so the first phase is the V phase and the second phase is the switching element.
  • This is the W phase corresponding to the switching elements 72, 74, and 76 that are turned on together with 61.
  • the first inverter module is the second general-purpose inverter module 6, and the switching elements 61, 63, 65 in the second general-purpose inverter module 6 are a plurality of first positive-side switching elements connected in parallel to each other.
  • the switching elements 62, 64, 66 in the second general-purpose inverter module 6 are a plurality of first negative-side switching elements connected in parallel to each other.
  • the second inverter module is a third general-purpose inverter module 7, and the switching elements 71, 73, 75 in the third general-purpose inverter module 7 are a plurality of second positive-side switching elements connected in parallel to each other.
  • the switching elements 72, 74, and 76 in the third general-purpose inverter module 7 are a plurality of second negative-side switching elements connected in parallel to each other.
  • the first drive signal corresponding to the switching element that is the target of the failure detection. are changed to the first value, that is, Low in the first period, and to the second value, that is, High, in the second period following the first period.
  • the drive signal corresponding to the other upper switching element of the same general-purpose inverter module as that of the failure detection target switching element remains Low in the second period. That is, the first signal that is one of the first positive drive signals has the first value in the first period, the second value in the second period following the first period, and the first value.
  • All the first positive drive signals except for the first signal have the first value in the second period.
  • at least one of the second negative drive signals has a second value in the second period.
  • Vn1, Vn2, and Vn3 are High as at least one of the second negative drive signals.
  • the first value is a value Low indicating that the switching element is turned off, and the second value is a value High indicating that the switching element is turned on.
  • the control unit 4 determines whether or not the first positive switching element has failed based on the measurement result of the current flowing through the motor 2 and the first positive switching element in the second period.
  • the phase corresponding to the switching element that is the target of failure detection is The phase corresponding to the switching element that is the first phase and is turned on together with the negative switching element for failure detection is the second phase.
  • the third signal that is one of the first negative drive signals is set to the first value, that is, Low during the third period, In the fourth period following the period 3, the second value, that is, High is changed.
  • the third signal which is one of the first negative drive signals, has the first value in the third period and the second value in the fourth period following the third period. All the first negative drive signals except for the third signal have the first value in the fourth period, and at least one of the plurality of second positive drive signals is the fourth value. It is the second value in the period.
  • the control unit 4 determines whether or not the first negative switching element has failed based on the measurement result of the current flowing through the motor 2 and the first negative switching element in the fourth period.
  • the control unit 4 performs an operation in which torque is suppressed, that is, a protective operation, so that the current flowing through the motor 2 is smaller than the current in the normal operation.
  • a protective operation for example, the torque command value for controlling the motor 2 is set to 2/3 or less of the torque command value in the normal operation. If the motor 2 is a motor for a compressor of an air conditioner, and there is a switching element determined to be faulty, the control unit 4 sets the rotation speed, that is, the rotation speed of the motor 2 at normal time, that is, normal operation. Lower than time.
  • the operation of the motor 2 may be stopped. Further, when it is detected that two switching elements connected in parallel in the same general-purpose inverter module have failed, the current of the motor 2 is set so that the current flowing through the motor 2 is 1/3 or less of the normal time. You may implement the protection driving
  • the specific content of the protection operation when detecting a failure of the switching element is not limited to the above example.
  • the control unit 4 is realized by a processing circuit.
  • This processing circuit may be a processing circuit that is dedicated hardware, or may be a control circuit including a processor.
  • the processing circuit is, for example, a circuit called a microcontroller.
  • the processing circuit is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof.
  • FIG. 3 is a diagram illustrating a configuration example of the control circuit 200 according to the present embodiment.
  • the control circuit 200 includes a processor 201 and a memory 202.
  • the processor is a CPU (Central Processing Unit, central processing unit, processing unit, arithmetic unit, microprocessor, microcomputer, processor, DSP (Digital Signal Processor)) or the like.
  • the memory is a nonvolatile or volatile semiconductor such as RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable Read Only Memory), EEPROM (Electrically Erasable Programmable Read Only Memory), etc. Memory, magnetic disk, flexible disk, optical disk, compact disk, mini disk, DVD (Digital Versatile Disk), etc. are applicable.
  • the processor 201 When the processing circuit that realizes the control unit 4 is realized by the control circuit 200 including a processor, the processor 201 reads and executes a program in which the processing of the control unit 201 stored in the memory 202 is read and executed.
  • the memory 202 is also used as a temporary memory in each process executed by the processor 201.
  • the control unit 4 generates a drive signal for each switching element, outputs the drive signal to each general-purpose inverter module, and can control the on or off state for each switching element. did. Then, two or more switching elements are simultaneously turned on, and a failure of each switching element is detected based on the current flowing through each switching element. For this reason, in a general-purpose inverter module including a plurality of switching elements connected in parallel, an open fault can be detected for each switching element. In addition, in the method of detecting a failure by the voltage in units connected in parallel, the detection control of the failure is reduced due to the variation in the characteristics of the switching elements and the temperature variation between the elements. In the embodiment, it is possible to accurately detect an open failure regardless of these variations.
  • FIG. 4 is a diagram illustrating a configuration example of a power conversion device 101 a including shunt resistors 3, 10, and 11 between each general-purpose inverter module and the main circuit capacitor 1.
  • the power converter 101a and the motor 2 constitute an electric motor system 100a. 4, components having the same functions as those in FIG. 1 are denoted by the same reference numerals.
  • the control unit 4 uses the currents detected by the shunt resistors 3, 10, and 11 corresponding to the switching elements through which the current flows in the failure detection process, as in the above-described example. Can detect faults.
  • FIG. 5 is a diagram illustrating a configuration example of the power conversion device 101b when the current of the motor 2 is directly detected by a current sensor.
  • the electric motor system 100 b includes current sensors 8 and 9 that measure the current of the motor 2.
  • the control unit 4 can detect a failure of each switching element using the current measured by the current sensors 8 and 9 as in the above-described example.
  • the short circuit current should be detected by an overcurrent cutoff circuit composed of the shunt resistor 3 and components not shown. Can do.
  • Embodiment 2 the example in which the control unit 4 outputs drive signals respectively corresponding to all the switching elements has been described.
  • the number of output terminals of the control unit 4 needs to be equal to or more than the number of switching elements. Therefore, when the controller 4 is mounted by a microcontroller, if the number of output terminals of the microcontroller is less than the number of switching elements, it is necessary to use a plurality of microcontrollers, which increases the hardware scale, power consumption, and cost. It becomes a factor of.
  • a mode in which the output terminal of the control unit 4 can be suppressed and an open failure for each switching element can be detected will be described.
  • FIG. 6 is a diagram illustrating a configuration example of the power conversion device 101c according to the second embodiment.
  • the power conversion device 101c shown in FIG. 6 constitutes an electric motor system 100c together with the motor 2.
  • the power conversion device 101c of the present embodiment includes the control unit 4a instead of the control unit 4 of the first embodiment and is similar to the power conversion device 101 of the first embodiment except that a drive signal selection unit 12 is added. It is. Components having the same functions as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and redundant description is omitted.
  • the drive signal selection unit 12 is realized by an ASIC, FPGA, or the like.
  • control unit 4a and the drive signal selection unit 12 have the same functions as the control unit 4 of the first embodiment.
  • the control unit 4a of the present embodiment first generates a drive signal corresponding to each switching signal in the same manner as in the first embodiment, and then generates two selection signals based on the drive signal corresponding to each switching signal.
  • Selection signals # 1 and # 2 and output drive signals Up, Un, Vp, Vn, Wp and Wn are generated.
  • the selection signals are Up, Un, Vp, Vn, Wp, Wn and Up1, Up2, Up3, Un1, Un2, Un3, Vp1.
  • Vp2, Vp3, Vn1, Vn2, Vn3, Wp1, Wp2, Wp3, Wn1, Wn2, Wn3, and any signal having a value of 2 bits or more may be used.
  • the selection signals # 1 and # 2 are signals indicating which switching element a drive signal is output from the control unit 4a, that is, which switching element is operated.
  • the selection signals # 1 and # 2 are binary signals each having a high or low value.
  • FIG. 7 is a diagram showing the values of the selection signals and the correspondence of the switching elements to be operated according to the present embodiment.
  • Low is abbreviated as Lo
  • High is abbreviated as Hi.
  • the mode is # 1, Up1, Un1, Vp1, Vn1, Wp1, and Wn1 are output from the control unit 4a, and other driving is performed.
  • the signal (Up2, Un2, Vp2, Vn2, Wp2, Wn2, Up3, Un3, Vp3, Vn3, Wp3, Wn3, Wn3) is set to Low. Therefore, when both the selection signals # 1 and # 2 are Low, the drive signals Up, Un, Vp, Vn, Wp, and Wn output from the control unit 4a are Up1, Un1, Vp1, Vn1, and Wp1, respectively. Wn1.
  • the mode # 2 is selected, Up2, Un2, Vp2, Vn2, Wp2, and Wn2 are output from the control unit 4a, and the other drive signals are Low.
  • the control unit 4a outputs Up3, Un3, Vp3, Vn3, Wp3, Wn3, and other drive signals are Low.
  • the drive signal selection unit 12 is based on the selection signals # 1, # 2 and the drive signals Up, Un, Vp, Vn, Wp, Wn output from the control unit 4a, Up1, Un1, Up2, Un2, Up3. Un3, Vp1, Vn1, Vp2, Vn2, Vp3, Vn3, Wp1, Wn1, Wp2, Wn2, Wp3, Wn3 are generated. That is, for example, if both of the selection signals # 1 and # 2 are Low, the drive signal selection unit 12 outputs Up, Un, Output from the control unit 4a to Up1, Un1, Vp1, Vn1, Wp1, and Wn1, respectively. Vp, Vn, Wp, and Wn are output, and Low is output as other drive signals.
  • the control unit 4a sets the value of the selection signal based on which switching element is operated for each period, that is, which switching element is turned on within the period, and Up, Un, Vp, Vn, Wp , Wn, drive signals for the corresponding switching elements are output. For example, in a period in which only the switching element 51 and the switching element 62 are turned on, Up1 and Vn1 are set to High, so the mode # 1 is set. As a result, Up1, Un1, Vp1, Vn1, Wp1, and Wn1 are output from the control unit 4 as Up, Un, Vp, Vn, Wp, and Wn. Since the values other than Up1 and Vn1 are Low, Un, Vp, Wp, and Wn output from the control unit 4a remain Low.
  • control unit 4a controls the operation of each switching element using, for example, mode # 4.
  • FIG. 8 is a diagram illustrating an example of a signal and Idc output from the control unit 4a of the power conversion device 101c of the present embodiment.
  • the control unit 4 charges the bootstrap power source, that is, turns on the lower switch elements of all the general-purpose inverter modules. Un1, Un2, Un3, Vn1, Vn2 , Vn3, Wn1, Wn2, and Wn3 are set to High. For this reason, in the period A, the control unit 4a keeps Un, Vn, and Wn High and the selection signals # 1 and # 2 remain High. In the period A, the drive signal selection unit 12 maintains Un1, Un2, Un3, Vn1, Vn2, Vn3, Wn1, Wn2, and Wn3 at High based on Un, Vn, and Wn and selection signals # 1 and # 2. The other drive signals are generated so as to maintain Low, and are output to the general-purpose inverter modules. Note that the period A is for charging the bootstrap power supply, and can be omitted if a power supply for driving the upper switching element is provided.
  • the control unit 4a generates Up, Vn, and Wn such that Up, Vn, and Wn have three pulses having a pulse width T1 [s] in the period B. If these three pulses are referred to as the first to third pulses, the control unit 4a selects the selection signal # 1 so that in the period B, the second pulse becomes High and the other period B becomes Low. Is generated. In addition, in the period B, the control unit 4a generates the selection signal # 2 so that the third pulse becomes High and the other period B becomes Low.
  • both of the selections # 1 and # 2 are Low, so the drive signal selection unit 12 outputs Up output from the control unit 4a as Up1, and the control unit 4a Is output as Vn1, Wn output from the control unit 4a is output as Wn1, and other drive signals remain Low.
  • the control unit 4a performs a failure determination process for the switching element 51 based on the Idc in the period corresponding to the first pulse as in the first embodiment.
  • a failure has occurred in this failure determination process, it is also conceivable that not the switching element 51 but both the switching element 62 and the switching element 72 have failed. However, here, since the probability that both the switching element 62 and the switching element 72 fail is low, it is determined that the switching element 51 has failed when it is determined that the failure is determined by the failure determination processing.
  • the control unit 4a includes the first positive signal, the first negative signal, the second positive signal, and the second negative signal Up, Un, Vp, Vn, and the selection signal # 1, # 2 is output.
  • the drive signal selector 12 generates and outputs a plurality of first positive drive signals Up1, Up2, Up3 based on the Up and the selection signals # 1, # 2, and outputs the Un and the selection signals # 1, # 1. Based on # 2, a plurality of first negative drive signals Un1, Un2, Un3 are generated and output.
  • control unit 4a generates and outputs a plurality of second positive drive signals Vp1, Vp2, and Vp3 based on Vp and selection signals # 1 and # 2, and outputs Vn and selection signals # 1 and # 1. Based on # 2, a plurality of second negative drive signals Vn1, Vn2, and Vn3 are generated and output.
  • the drive signal selection unit 12 In the period corresponding to the second pulse of period B, since the selection signal # 1 is High and the selection signal # 2 is Low, the drive signal selection unit 12 outputs the Up output from the control unit 4a as Up2. Then, Vn output from the control unit 4a is output as Vn2, Wn output from the control unit 4a is output as Wn2, and other drive signals remain low.
  • the control unit 4a performs failure determination processing for the switching element 53 based on Idc in the period corresponding to the second pulse.
  • the drive signal selection unit 12 In the period corresponding to the third pulse of period B, since the selection signal # 1 is Low and the selection signal # 2 is High, the drive signal selection unit 12 outputs the Up output from the control unit 4a as Up3. Then, Vn output from the control unit 4a is output as Vn3, Wn output from the control unit 4a is output as Wn3, and other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 55 based on Idc in the period corresponding to the third pulse.
  • the control unit 4a generates Up and Vn so that Up and Vn have three pulses with a pulse width T1 [s]. If these three pulses are referred to as the first to third pulses, the control unit 4a selects the selection signal # 1 so that it becomes High in the second pulse in the period C and Low in the other period C. Is generated. In addition, in the period C, the control unit 4a generates the selection signal # 2 so that the third pulse becomes High and the other period C becomes Low.
  • both of the selections # 1 and # 2 are Low, so the drive signal selection unit 12 outputs Up output from the control unit 4a as Up1, and the control unit 4a Is output as Vn1, and other drive signals are kept low.
  • the control unit 4a may perform the failure determination process for the switching element 62 based on the Idc in the period corresponding to the first pulse in the period C. it can.
  • the drive signal selection unit 12 In the period corresponding to the second pulse of period C, since the selection signal # 1 is High and the selection signal # 2 is Low, the drive signal selection unit 12 outputs the Up output from the control unit 4a as Up2. Then, Vn output from the control unit 4a is output as Vn2, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 64 based on the Idc in the period corresponding to the second pulse.
  • the drive signal selection unit 12 In the period corresponding to the third pulse of period C, since the selection signal # 1 is Low and the selection signal # 2 is High, the drive signal selection unit 12 outputs Up output from the control unit 4a as Up3. Then, Vn output from the control unit 4a is output as Vn3, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 66 based on the Idc in the period corresponding to the third pulse.
  • the control unit 4a generates Up and Wn so that Up and Wn have three pulses having a pulse width T1 [s] in the period D of FIG. If these three pulses are referred to as the first to third pulses, the control unit 4a selects the selection signal # 1 so that in the period D, the second pulse becomes High and the other period D becomes Low. Is generated. In addition, in the period D, the control unit 4a generates the selection signal # 2 so that the third pulse becomes High and the other period D becomes Low.
  • both of the selections # 1 and # 2 are Low, so the drive signal selection unit 12 outputs Up output from the control unit 4a as Up1, and the control unit 4a Wn output from is output as Wn1, and other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 72 based on Idc in the period corresponding to the first pulse in the period D.
  • the drive signal selection unit 12 Since the selection signal # 1 is High and the selection signal # 2 is Low in the period corresponding to the second pulse of the period D, the drive signal selection unit 12 outputs the Up output from the control unit 4a as Up2. Then, Wn output from the control unit 4a is output as Wn2, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 74 based on the Idc in the period corresponding to the second pulse.
  • the drive signal selection unit 12 Since the selection signal # 1 is Low and the selection signal # 2 is High in the period corresponding to the third pulse of the period D, the drive signal selection unit 12 outputs the Up output from the control unit 4a as Up3. Then, Wn output from the control unit 4a is output as Wn3, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 76 based on the Idc in the period corresponding to the third pulse.
  • the control unit 4a generates Vp and Wn so that Vp and Wn have three pulses having a pulse width T1 [s] in the period E of FIG. If these three pulses are referred to as the first to third pulses, the control unit 4a selects the selection signal # 1 so that in the period E, the second pulse becomes High and the other period E becomes Low. Is generated. In addition, in the period E, the control unit 4a generates the selection signal # 2 so that the third pulse becomes High and the other period E becomes Low.
  • the drive signal selection unit 12 outputs Vp output from the control unit 4a as Vp1, and the control unit Wn output from 4a is output as Wn1, and the other drive signals remain low.
  • the control unit 4a may perform the failure determination process for the switching element 61 based on the Idc in the period corresponding to the first pulse in the period E. it can.
  • the drive signal selection unit 12 In the period corresponding to the second pulse of period E, since the selection signal # 1 is High and the selection signal # 2 is Low, the drive signal selection unit 12 outputs Vp output from the control unit 4a as Vp2. Then, Wn output from the control unit 4a is output as Wn2, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 63 based on the Idc in the period corresponding to the second pulse.
  • the drive signal selection unit 12 In the period corresponding to the third pulse of period E, since the selection signal # 1 is Low and the selection signal # 2 is High, the drive signal selection unit 12 outputs Vp output from the control unit 4a as Vp3. Then, Wn output from the control unit 4a is output as Wn3, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 65 based on the Idc in the period corresponding to the third pulse.
  • the control unit 4a generates Un and Vp so that Un and Vp have three pulses with a pulse width T1 [s] in the period F of FIG. If these three pulses are referred to as the first to third pulses, the control unit 4a selects the selection signal # 1 so that in the period F, the second pulse is High and the other period F is Low. Is generated. In addition, in the period F, the control unit 4a generates the selection signal # 2 so that the third pulse becomes High and the other period F becomes Low.
  • both selection # 1 and # 2 are Low, so that the drive signal selection unit 12 outputs Un output from the control unit 4a as Un1, and the control unit 4a Is output as Vp1, and other drive signals are kept low.
  • the control unit 4a may perform the failure determination process for the switching element 52 based on the Idc in the period corresponding to the first pulse in the period F. it can.
  • the drive signal selection unit 12 In the period corresponding to the second pulse of period F, since the selection signal # 1 is High and the selection signal # 2 is Low, the drive signal selection unit 12 outputs Un output from the control unit 4a as Un2. Then, Vp output from the control unit 4a is output as Vp2, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 54 based on the Idc in the period corresponding to the second pulse.
  • the drive signal selection unit 12 In the period corresponding to the third pulse of period F, since the selection signal # 1 is Low and the selection signal # 2 is High, the drive signal selection unit 12 outputs Un output from the control unit 4a as Un3. Then, Vp output from the control unit 4a is output as Vp3, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 56 based on the Idc in the period corresponding to the third pulse.
  • the control unit 4a generates Un and Wp so that Un and Wp have three pulses having a pulse width T1 [s] in the period G in FIG.
  • the control unit 4a selects the selection signal # 1 so that in the period G, the second pulse is High and the other period G is Low. Is generated.
  • the control unit 4a generates the selection signal # 2 so that it becomes High at the third pulse and becomes Low at the other period of the period G.
  • both selection # 1 and # 2 are Low, so that the drive signal selection unit 12 outputs Un output from the control unit 4a as Un1, and the control unit 4a Wp output from is output as Wp1, and other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 71 based on Idc in the period corresponding to the first pulse in the period G.
  • the drive signal selection unit 12 Since the selection signal # 1 is High and the selection signal # 2 is Low in the period corresponding to the second pulse of the period G, the drive signal selection unit 12 outputs Un output from the control unit 4a as Un2. Then, Wp output from the control unit 4a is output as Wp2, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 73 based on the Idc in the period corresponding to the second pulse.
  • the drive signal selection unit 12 Since the selection signal # 1 is Low and the selection signal # 2 is High in the period corresponding to the third pulse of the period G, the drive signal selection unit 12 outputs Un output from the control unit 4a as Un3. Then, Wp output from the control unit 4a is output as Wp3, and the other drive signals remain low.
  • the control unit 4a performs a failure determination process for the switching element 75 based on the Idc in the period corresponding to the third pulse.
  • the on / off state of each switching element of the general-purpose inverter is individually controlled using the control unit 4a and the drive signal selection unit 12. For this reason, the number of output terminals of a microcontroller or the like that realizes the control unit 4a can be suppressed, and an increase in power consumption, hardware scale, and cost can be suppressed, and effects similar to those of the first embodiment can be obtained. .
  • Embodiment 3 the output terminal of the control unit 4a is suppressed by using the drive signal selection unit 12 configured by ASIC or FPGA.
  • the third embodiment an example will be described in which a demultiplexer is used instead of the drive signal selection unit 12 configured by the ASIC or FPGA of the second embodiment.
  • FIG. 9 is a diagram illustrating a configuration example of the power conversion device 101d according to the third embodiment.
  • the power conversion device 101d illustrated in FIG. 9 constitutes an electric motor system 100d together with the motor 2.
  • the power conversion device 101d of the present embodiment includes a control unit 4a instead of the control unit 4 of the first embodiment, and includes demultiplexers 13, 14, and 15, AND gates (AND gate circuits) 16, 17, and 18, and a short circuit. Except for the addition of the units 19, 20, and 21, the configuration is the same as that of the power conversion device 101 of the first embodiment. Components having the same functions as those in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and redundant description is omitted.
  • the control unit 4a is the same as the control unit 4a of the second embodiment.
  • the demultiplexer 13 that is the first demultiplexer is disposed between the control unit 4a and the first general-purpose inverter module 5, and the demultiplexer 14 that is the second demultiplexer is the control unit 4a and the second general-purpose inverter module 5.
  • a demultiplexer 15 that is disposed between the inverter module 6 and is a third demultiplexer is disposed between the control unit 4 a and the third general-purpose inverter module 7.
  • the control unit 4a outputs drive signals Up, Un, Vp, Vn, Wp, Wn and also outputs selection signals # 1, # 2.
  • Drive signals Up and Un and selection signals # 1 and # 2 are input to the demultiplexer 13.
  • Drive signals Vp and Vn and selection signals # 1 and # 2 are input to the demultiplexer 14.
  • Drive signals Wp and Wn and selection signals # 1 and # 2 are input to the demultiplexer 15.
  • the selection signals # 1 and # 2 are also input to the AND gates 16, 17, and 18, respectively.
  • a short circuit unit 19 is connected to the output side of the AND gate 16. UpALL and UnALL output from the demultiplexer 13 are input to the short-circuit unit 19. When the signal output from the AND gate becomes High, the short-circuit unit 19 outputs UpALL as Up1, Up2, Up3 and UnALL. Output as Un1, Up2, Up3. UpALL and UnALL are used when the control unit 4a instructs the selection signals # 1 and # 2 to have the same Un1, Up2, and Up3, that is, when both the selection signals # 1 and # 2 are High. , Un and Up input from the control unit 4a.
  • a short circuit unit 20 is connected to the output side of the AND gate 17.
  • the short circuit unit 20 outputs VpALL as Vp1, Vp2, Vp3 and VnALL when the signal output from the AND gate becomes High. Output as Vn1, Vp2, Vp3.
  • VpALL and VnALL are used when the control unit 4a indicates that Vn1, Vp2, and Vp3 are all the same by the selection signals # 1 and # 2, that is, when both the selection signals # 1 and # 2 are High. Vn and Vp input from the control unit 4a.
  • a short-circuit portion 21 is connected to the output side of the AND gate 18.
  • WpALL and WnALL output from the demultiplexer 15 are input to the short-circuit unit 21.
  • the short-circuit unit 21 When the signal output from the AND gate becomes High, the short-circuit unit 21 outputs WpALL as Wp1, Wp2, Wp3 and WnALL. Output as Wn1, Wp2, Wp3.
  • WpALL, WnALL is used when Wn1, Wp2, and Wp3 are all instructed by selection signals # 1 and # 2 from control unit 4a, that is, when both selection signals # 1 and # 2 are High. , Wn and Wp input from the control unit 4a.
  • the demultiplexer 13 outputs the Up input from the control unit 4a to any one of the four output lines.
  • the four output lines correspond to Up1, Up2, Up3, and UpALL.
  • the demultiplexer 14 outputs Vp input from the control unit 4a to any one of the four output lines.
  • the four output lines correspond to Vp1, Vp2, Vp3, and VpALL.
  • the demultiplexer 15 outputs Wp input from the control unit 4a to any one of the four output lines.
  • the four output lines correspond to Wp1, Wp2, Wp3, and WpALL.
  • each selection signal in this embodiment is the same as the correspondence shown in FIG.
  • the demultiplexer 13 when the selection signal # 1 is Low and the selection signal # 2 is Low, the demultiplexer 13 outputs Up input from the control unit 4a to the output line corresponding to Up1, and the control unit 4 outputs Un to the output line corresponding to Un1, and outputs Low to the output lines corresponding to Up2, Up3, Un2, and Up3.
  • the demultiplexers 14 and 15 output Vp and Wp input from the control unit 4a to output lines corresponding to Vp1 and Wp1, respectively, and Vn and Wn input from the control unit 4a correspond to Vn1 and Wn1, respectively.
  • Vp1 and Wp1 are output to the output lines to be output, and Low is output to the other output lines by pull-down. At this time, since the output of each AND gate is Low, each short circuit portion is open.
  • the demultiplexer 13 When the selection signal # 1 is High and the selection signal # 2 is Low, the demultiplexer 13 outputs Up input from the control unit 4 to an output line corresponding to Up2, and is input from the control unit 4. Un is output to the output line corresponding to Un2, and Low is output to the output line corresponding to Up1, Up3, Un1, Up3 by pull-down. Similarly, the demultiplexers 14 and 15 output Vp and Wp input from the control unit 4 to output lines corresponding to Vp2 and Wp2, respectively, and Vn and Wn input from the control unit 4 correspond to Vn2 and Wn2, respectively. Are output to the output lines to be output, and Low is output to the other output lines by pull-down. At this time, since the output of each AND gate is Low, each short circuit portion is open.
  • the demultiplexer 13 When the selection signal # 1 is Low and the selection signal # 2 is High, the demultiplexer 13 outputs Up input from the control unit 4 to an output line corresponding to Up3 and is input from the control unit 4 Un is output to the output line corresponding to Un3, and Low is output to the output line corresponding to Up1, Up2, Un1, Up2 by pull-down.
  • the demultiplexers 14 and 15 output Vp and Wp input from the control unit 4 to output lines corresponding to Vp3 and Wp3, respectively, and Vn and Wn input from the control unit 4 correspond to Vn3 and Wn3, respectively. Are output to the output lines to be output, and Low is output to the other output lines by pull-down. At this time, since the output of each AND gate is Low, each short circuit portion is open.
  • the demultiplexer 13 When both the selection signals # 1 and # 2 are High, the demultiplexer 13 outputs Up input from the control unit 4 to an output line corresponding to UpALL, and Un input from the control unit 4 is UnALL. Output to the output line corresponding to.
  • the demultiplexers 14 and 15 output Vp and Wp input from the control unit 4 to output lines corresponding to VpALL and WpALL, respectively, and Vn and Wn input from the control unit 4 correspond to VnALL and WnALL. Output to each output line.
  • the same operation as in the second embodiment can be performed using the demultiplexers 13, 14, and 15. That is, in this embodiment, the drive signal selection unit of the second embodiment is realized by the demultiplexers 13, 14, 15, the AND gates 16, 17, 18 and the short-circuit units 19, 20, 21.
  • the drive signal and selection signal generation method and the failure determination process in the control unit 4a are the same as those in the second embodiment.
  • the number of output terminals of a microcontroller or the like that realizes the control unit 4a is set as in the second embodiment. It is possible to suppress the increase in power consumption, hardware scale, and cost, and the same effect as in the first embodiment can be obtained.
  • Embodiment 4 FIG. In the second embodiment, the configuration in which the control unit outputs two selection signals, selection signal # 1 and selection signal # 2, has been described. In the fourth embodiment, the configuration described in the second embodiment is added. Further, an example in which an abnormal signal Fo is output from each general-purpose inverter module will be described.
  • FIG. 10 is a diagram illustrating a configuration example of the power conversion device 101e according to the fourth embodiment.
  • the power conversion device 101e shown in FIG. 10 constitutes an electric motor system 100e together with the motor 2.
  • the configuration of the power conversion device 101e of the present embodiment is configured such that an abnormal signal Fo is input from each general-purpose inverter module to the drive signal selection unit 12, and the drive signal selection unit 12 inputs an abnormal signal Fo2 to the control unit 4a.
  • the configuration is the same as that of the power conversion device 101c of the second embodiment except that the display unit 400 is added.
  • Components having the same functions as those of the second embodiment are denoted by the same reference numerals as those of the second embodiment, and redundant description is omitted.
  • the operation of the power conversion device 101e of the present embodiment is the same as the operation of the power conversion device 101c of the second embodiment, except that operations related to the abnormal signal Fo and the movement signal Fo2 are added.
  • Embodiment 2 a different part from Embodiment 2 is demonstrated.
  • the general-purpose inverter module has a function to detect an abnormality, stop the operation of the switching element, and output an abnormal signal Fo when an abnormality such as an overcurrent abnormality, a temperature abnormality, or a decrease in the driving voltage of the switching element occurs.
  • an abnormality such as an overcurrent abnormality, a temperature abnormality, or a decrease in the driving voltage of the switching element occurs.
  • the abnormal signal Fo output from each general-purpose inverter is input to the drive signal selection unit 12.
  • the drive signal selection unit 12 When the drive signal selection unit 12 receives the abnormality signal Fo from at least one of the first general-purpose inverter module 5, the second general-purpose inverter module 6, and the third general-purpose inverter module 7, The signal Fo2 is output. Further, when the drive signal selection unit 12 receives the abnormal signal Fo from at least one of the first general-purpose inverter module 5, the second general-purpose inverter module 6, and the third general-purpose inverter module 7, the drive signal selection unit 12 receives the abnormality signal Fo from the control unit 4a. Regardless of the output drive signal, all the drive signals output to each general-purpose inverter module are set to Low.
  • the control unit 4a When receiving the Fo2 from the drive signal selection unit 12, the control unit 4a stops the output of the drive signal and causes the display unit 400 to display information indicating abnormality.
  • the example in which the power conversion device 101e includes the display unit 400 has been described.
  • the display unit 400 is not provided, and the control unit 4a notifies the outside of the abnormality by outputting an abnormality signal to the outside. It may be.
  • control unit 4a when the control unit 4a receives an abnormal signal, the control unit 4a displays the abnormality or notifies the outside.
  • control unit 4a further includes a display unit, When a failure is detected, it may be displayed or notified to the outside that an abnormality has occurred.
  • the abnormal signal Fo is directly input to the control unit 4.
  • the control unit 4 may stop outputting the drive signal when receiving one or more abnormal signals Fo.
  • the abnormal signal Fo is directly input to the control unit 4a, and when the control unit 4a receives one or more abnormal signals Fo, the output of the drive signal is stopped. You may make it make it.
  • the control unit 4a stops the output of the drive signal, so that the operation of the power converter 101e can be quickly stopped when the abnormality occurs.
  • FIG. 11 is a diagram illustrating a configuration example of the power conversion device 101f according to the fifth embodiment.
  • the power conversion device 101f shown in FIG. 11 constitutes an electric motor system 100f together with the motor 2.
  • the power conversion device 101f of the present embodiment is similar to the power conversion device 101c of the second embodiment except that the control unit 4a and the drive signal selection unit 12 described in the second embodiment are mounted as one processing circuit 22. It is the same.
  • the processing circuit 22 is, for example, an HIC (Hybrid IC).
  • the operation of the present embodiment is the same as the operation of the second embodiment.
  • control unit 4a and the drive signal selection unit 12 having a large mounting area can be collectively mounted, so that the power conversion device 101f can be downsized.
  • control unit 4a and the drive signal selection unit 12 described in the second embodiment are mounted as one processing circuit 22, but the control unit 4a and the drive signal selection unit described in the fourth embodiment are described. 12 may be implemented as one processing circuit.
  • FIG. 12 is a diagram illustrating a configuration example of an air conditioner according to Embodiment 6 of the present invention.
  • the air conditioner of the present embodiment includes the power conversion device described in any one of the first to fifth embodiments.
  • FIG. 12 shows an example in which the air conditioner includes the power conversion device 101 of the first embodiment, any one of the second to fifth embodiments is used instead of the power conversion device 101 of the first embodiment.
  • the compressor 81 incorporating the motor 2 of the first embodiment, the four-way valve 82, the outdoor heat exchanger 83, the expansion valve 84, and the indoor heat exchanger 85 are connected via the refrigerant pipe 86. It has a refrigeration cycle attached to it and constitutes a separate air conditioner.
  • a compressor 81 for compressing refrigerant and a motor 2 for operating the compressor 81 are provided inside the compressor 81, and the refrigerant circulates between the heat exchanger 83 and the indoor heat exchanger 85 from the compressor 81 to perform cooling and heating.
  • a refrigeration cycle is configured.
  • the structure shown in FIG. 12 is applicable not only to an air conditioner but also to a device having a refrigeration cycle such as a refrigerator and a freezer, that is, a refrigeration cycle apparatus.
  • the power conversion device described in the first to fifth embodiments is not limited to a refrigeration cycle device, and can be applied as an arbitrary power conversion device connected to a load.
  • the configuration described in the above embodiment shows an example of the contents of the present invention, and can be combined with another known technique, and can be combined with other configurations without departing from the gist of the present invention. It is also possible to omit or change the part.

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Abstract

本発明にかかる電力変換装置は、複数の汎用インバータモジュール（５，６，７）と、を備え、各汎用インバータモジュールは、上側の複数のスイッチング素子と、下側の複数のスイッチング素子とを備え、各汎用インバータモジュールには各々のスイッチング素子のそれぞれを駆動するための複数の駆動信号が入力され、複数の上側のスイッチング素子のうちの１つを駆動するための第１の信号の値は第１の期間においてＨｉｇｈであり、第１の期間に続く第２の期間においてＬｏｗであり、第１の信号に対応する汎用インバータモジュールと異なる汎用インバータモジュールの複数の下側のスイッチング素子を駆動するための駆動信号のうちの少なくとも１つである第２の信号の値は、第２の期間においてＨｉｇｈであり、第１の信号に対応する汎用インバータモジュール内の他のスイッチング素子に対応する駆動信号の値は、第２の期間においてＬｏｗである。

Description

電力変換装置、冷凍サイクル装置および空気調和機
　本発明は、スイッチング素子を用いて電力変換を行う電力変換装置、冷凍サイクル装置および空気調和機に関する。
　電力変換装置では、スイッチング素子を保護するまたはスイッチング素子の異常を検出するための機能が付加されることがある。このような機能を実現する技術として、特許文献１には、２つ以上の素子を並列接続したＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field　Effect　Transistor）の保護装置であって、並列接続した２つの素子のうちどれか１つの素子についてソース電位を基準としたドレイン電位と制御信号とを検出して素子異常を報知する素子異常検出装置を設けてなる並列接続ＭＯＳＦＥＴの保護装置が開示されている。
特開２００２－２２２９２０号公報
　特許文献１に記載の保護装置では、１素子が断線すなわち開放故障した場合にはＭＯＳＦＥＴのオン電圧が上昇することを利用して、ＭＯＳＦＥＴのオン電圧の上昇を検出することにより、１素子の開放故障を検出している。しかしながら、オン電圧は素子間でのバラツキが大きく、また温度によっても変動し、さらにＭＯＳＦＥＴのドレイン－ソース間を流れる電流によっても変動するため、特許文献１に記載の方法では、誤検出の恐れがあるという問題があった。また、特許文献１に記載の保護装置は、並列接続された２素子単位で故障を検出するものであり、１つのスイッチング素子単位で故障を検出することはできない。
　また、汎用のインバータモジュールとして、６素子が１つのモジュールとして実装されたものがある。このような汎用インバータモジュールを１相分のスイッチングモジュールとして用いることにより、低コストで大電流容量化を実現することができる。このような汎用インバータモジュールを用いた電力変換装置において、特許文献１に記載の技術を適用する場合、汎用インバータモジュールの内部になんらかの回路を追加することになり、汎用インバータモジュールを用いる利点が生かせない。
　この発明は、上記に鑑みてなされたものであって、スイッチング素子の開放故障を１素子単位で精度良く検出することができる電力変換装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明にかかる電力変換装置は、直流電源から出力される直流電力を交流電力へ変換するために用いられ、少なくとも第１の相に対応する第１の端子および第２の相に対応する第２の端子を有する電動機に用いられる電力変換装置であって、第１の端子に第１の交流電力を出力する第１のインバータモジュールと、第２の端子に第２の交流電力を出力する第２のインバータモジュールと、を備える。第１のインバータモジュールは、直流電源の正の電極に接続され互いに並列に接続される複数の第１の正側スイッチング素子と、直流電源の負の電極に接続され互いに並列に接続される複数の第１の負側スイッチング素子とを備え、第２のインバータモジュールは、直流電源の正の電極に接続され互いに並列に接続される複数の第２の正側スイッチング素子と、直流電源の負の電極に接続され互いに並列に接続される複数の第２の負側スイッチング素子とを備える。第１のインバータモジュールには、複数の第１の正側スイッチング素子のそれぞれを駆動するための複数の第１の正側駆動信号と複数の第１の負側スイッチング素子のそれぞれを駆動するための複数の第１の負側駆動信号とが入力され、第２のインバータモジュールには、複数の第２の正側スイッチング素子のそれぞれを駆動するための複数の第２の正側駆動信号と複数の第２の負側スイッチング素子のそれぞれを駆動するための複数の第２の負側駆動信号とが入力される。第１の信号の値は第１の期間において第１の値であり第１の期間に続く第２の期間において第１の値と異なる第２の値であり、第１の信号は第１の正側駆動信号の１つであり、第２の信号の値は、第２の期間において第２の値であり、第２の信号は複数の第２の負側駆動信号のうちの少なくとも１つであり、第１の信号を除く全ての第１の正側駆動信号の値は、第２の期間において第１の値である。
　本発明にかかる電力変換装置は、スイッチング素子の開放故障を１素子単位で精度良く検出することができるという効果を奏する。
実施の形態１にかかる電力変換装置の回路構成例を示す図 実施の形態１の電力変換装置における駆動信号およびＩｄｃの一例を示す図 実施の形態１の制御回路の構成例を示す図 実施の形態１の各汎用インバータモジュールと主回路コンデンサとの間にそれぞれシャント抵抗を備える電力変換装置の構成例を示す図 実施の形態１のモータの電流を直接電流センサによって検出する場合の電力変換装置の構成例を示す図 実施の形態２の電力変換装置の構成例を示す図 実施の形態２の各選択信号の値と動作させるスイッチング素子の対応とを示す図 実施の形態２の電力変換装置の制御部から出力される信号およびＩｄｃの一例を示す図 実施の形態３の電力変換装置の構成例を示す図 実施の形態４の電力変換装置の構成例を示す図 実施の形態５の電力変換装置の構成例を示す図 実施の形態６の空気調和機の構成例を示す図
　以下に、本発明の実施の形態にかかる電力変換装置、冷凍サイクル装置および空気調和機を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかる電力変換装置の回路構成例を示す図である。図１に示すように、本実施の形態の電力変換装置１０１は、主回路コンデンサ１から出力された直流電力を交流電力に変換し、交流電力によりモータ２を制御する。
　図１に示すように、本実施の形態の電力変換装置１０１は、第１の汎用インバータモジュール５、第２の汎用インバータモジュール６、第３の汎用インバータモジュール７、シャント抵抗３および制御部４を備える。第１の汎用インバータモジュール５、第２の汎用インバータモジュール６、第３の汎用インバータモジュール７は、それぞれの正側の端子が主回路コンデンサ１の＋側に接続されるとともに、それぞれの負側の端子はシャント抵抗３に接続されている。シャント抵抗３の一端は、第１の汎用インバータモジュール５、第２の汎用インバータモジュール６および第３の汎用インバータモジュール７に接続され、他端は、主回路コンデンサ１の－側に接続されている。電力変換装置１０１は、電動機であるモータ２を駆動するための電動機駆動装置でもあり、モータ２とともに電動機システム１００を構成する。
　モータ２は、３相モータであり、モータ２の各端子は、それぞれ第１の汎用インバータモジュール５の出力端子、第２の汎用インバータモジュール６の出力端子、第３の汎用インバータモジュール７の出力端子に接続されている。第１の汎用インバータモジュール５、第２の汎用インバータモジュール６および第３の汎用インバータモジュール７は、同様の構成の汎用インバータである。各汎用インバータモジュールの出力端子は、３本であり、それぞれが独立しているが、電気基板上の配線で、これらの３本が同電位となるように接続されている。
　本実施の形態では、１つの汎用インバータモジュールをモータの１相に対応されており、第１の汎用インバータモジュール５はＵ相に対応し、第２の汎用インバータモジュール５はＶ相に対応し、第３の汎用インバータモジュール７はＷ相に対応している。本実施の形態では、このように、６つのスイッチング素子を備える汎用インバータモジュールを相ごとに備えているため、各スイッチング素子のそれぞれの電流容量が小さい場合でも、大電流容量を実現することができる。
　なお、図１では、本発明にかかる動作を説明するために用いる構成要素を図示しており、制御部４および各スイッチング素子を駆動するための電源、ブートストラップ電源、増幅回路、フィルタ回路等の他の構成要素の記載を省略している。
　制御部４は、第１の汎用インバータモジュール５、第２の汎用インバータモジュール６、第３の汎用インバータモジュール７に対して、各汎用モジュール内のスイッチング素子に対応する駆動信号を出力する。具体的には、制御部４は、第１の汎用インバータモジュール５に駆動信号Ｕｐ１，Ｕｎ１，Ｕｐ２，Ｕｎ２，Ｕｐ３，Ｕｎ３を出力し、第２の汎用インバータモジュール６に駆動信号Ｖｐ１，Ｖｎ１，Ｖｐ２，Ｖｎ２，Ｖｐ３，Ｖｎ３を出力し、第３の汎用インバータモジュール７に駆動信号Ｗｐ１，Ｗｎ１，Ｗｐ２，Ｗｎ２，Ｗｐ３，Ｗｎ３を出力する。
　また、汎用インバータモジュールおよびモータ２に流れる電流（以下Ｉｄｃという）は、シャント抵抗３を介して検出される。電流の検出値Ｉｄｃは、制御部４に入力される。
　第１の汎用インバータモジュール５は、スイッチング素子５１～５６および駆動部５７を備える。第２の汎用インバータモジュール６は、スイッチング素子６１～６６および駆動部６７を備える。第３の汎用インバータモジュール７は、スイッチング素子７１～７６および駆動部７７を備える。スイッチング素子５１およびスイッチング素子５２、スイッチング素子５３およびスイッチング素子５４、スイッチング素子５５およびスイッチング素子５６は、それぞれ直列に接続され、スイッチング素子対を構成する。スイッチング素子６１およびスイッチング素子６２、スイッチング素子６３およびスイッチング素子６４、スイッチング素子６５およびスイッチング素子６６は、それぞれ直列に接続され、スイッチング素子対を構成する。スイッチング素子７１およびスイッチング素子７２、スイッチング素子７３およびスイッチング素子７４、スイッチング素子７５およびスイッチング素子７６は、それぞれ直列に接続され、スイッチング素子対を構成する。同一汎用インバータモジュール内の各スイッチング素子対は並列に接続される。各汎用インバータモジュール内の上側のスイッチング素子、すなわち各汎用インバータモジュール内の奇数の符号が付された３つのスイッチング素子は、それぞれ対応する相の上アームを構成する。各汎用インバータモジュール内の下側のスイッチング素子、すなわち各汎用インバータモジュール内の偶数の符号が付された３つのスイッチング素子は、それぞれ対応する相の下アームを構成する。
　スイッチング素子５１～５６，６１～６６，７１～７６としては、どのような素子を用いてもよいが、ＧａＮ（窒化ガリウム）、ＳｉＣ（シリコンカーバイド：炭化珪素）、ダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。ワイドバンドギャップ半導体を用いることで耐電圧性が高く、許容電流密度も高くなるため、モジュールの小型化が可能となる。ワイドバンドギャップ半導体は、耐熱性も高いため、放熱部の放熱フィンの小型化も可能になる。
　上述した駆動信号のうち、Ｕｐ１，Ｕｎ１，Ｕｐ２，Ｕｎ２，Ｕｐ３，Ｕｎ３は、それぞれスイッチング素子５１～５６に対応する駆動信号である。また、駆動信号Ｖｐ１，Ｖｎ１，Ｖｐ２，Ｖｎ２，Ｖｐ３，Ｖｎ３は、それぞれスイッチング素子６１～６６に対応する駆動信号である。また、駆動信号Ｗｐ１，Ｗｎ１，Ｗｐ２，Ｗｎ２，Ｗｐ３，Ｗｎ３は、それぞれスイッチング素子７１～７６に対応する駆動信号である。また、Ｕｐ１，Ｕｐ２，Ｕｐ３，Ｖｐ１，Ｖｐ２，Ｖｐ３，Ｗｐ１，Ｗｐ２，Ｗｐ３は、上側のスイッチング素子に対応する駆動信号であり、Ｕｎ１，Ｕｎ２，Ｕｎ３，Ｖｎ１，Ｖｎ２，Ｖｎ３，Ｗｎ１，Ｗｎ２，Ｗｎ３は、下側のスイッチング素子に対応する駆動信号である。
　第１の汎用インバータモジュール５の駆動部５７は、Ｕｐ１，Ｕｎ１，Ｕｐ２，Ｕｎ２，Ｕｐ３，Ｕｎ３に基づいて、スイッチング素子５１～５６のオンまたはオフの状態を制御するための信号を生成して、各スイッチング素子５１～５６へ出力する。第２の汎用インバータモジュール６の駆動部６７は、Ｖｐ１，Ｖｎ１，Ｖｐ２，Ｖｎ２，Ｖｐ３，Ｖｎ３に基づいて、スイッチング素子６１～６６のオンまたはオフの状態を制御するための信号を生成して、各スイッチング素子６１～６６へ出力する。第３の汎用インバータモジュール７の駆動部７７は、Ｗｐ１，Ｗｎ１，Ｗｐ２，Ｗｎ２，Ｗｐ３，Ｗｎ３に基づいて、スイッチング素子７１～７６のオンまたはオフの状態を制御するための信号を生成して、各スイッチング素子７１～７６へ出力する。
　次に動作について説明する。通常の動作、すなわちモータ２を通常運転させる場合、本実施の形態の電力変換装置１０１は、１つの汎用インバータモジュール内の同一アームのスイッチング素子に対しては、基本的には同一の駆動信号を生成する。これにより、３つのスイッチング素子が１つの相の１つのアームに対応したスイッチング動作を行う。ただし、１つの汎用インバータモジュール内の同一アームのスイッチング素子に対する駆動信号は完全に同一でなくてもよい。例えば、各スイッチング素子の特性などに応じて駆動信号が調整されてもよい。モータ２を通常運転させる場合、制御部４は、トルク指令値に基づいて、ＰＷＭ（Pulse　Width　Modulation）制御によりモータ２に所望の電流を印加するよう各スイッチング素子に対応する駆動信号を生成する。通常の動作における駆動信号の生成方法は、１つのスイッチング素子が１つの相の１つのアームに対応する場合と同様の方法を適用することができ、どのような方法を用いてもよい。
　本実施の形態の電力変換装置１０１は、さらに、スイッチング素子の１つずつに電流を流すように駆動信号を生成する動作を行うことにより、スイッチング素子の開放故障を検出する。図２は、本実施の形態の電力変換装置１０１における駆動信号およびＩｄｃの一例を示す図である。図２では、各駆動信号は、Ｈｉｇｈレベル（Ｈｉ）とＬｏｗレベル（Ｌｏ）の２値であるとし、Ｈｉｇｈレベルがスイッチング素子をオンとすることを示し、Ｌｏｗレベルがスイッチング素子をオフとすることを示している。
　まず、制御部４は、図２のＡと記載した期間（以下、期間Ａという）では、第１の汎用インバータモジュール５の下側の３つのスイッチング素子をオンとするためＵｎ１，Ｕｎ２，Ｕｎ３をＨｉｇｈレベルとする。このとき、制御部４は、Ｕｎ１，Ｕｎ２，Ｕｎ３以外の駆動信号はＬｏｗレベルとする。図２の期間Ａの動作は、各汎用インバータモジュールの上側のスイッチング素子を駆動させるための電源であるブートストラップ電源を充電するための動作である。上側のスイッチング素子の駆動用電源が備えられている場合には、図２の期間Ａの動作は、省略できる。
　次に、制御部４は、図２のＢと記載した期間（以下、期間Ｂという）において、第２の汎用インバータモジュール６の下側の３つのスイッチング素子をオンとするためにＶｎ１，Ｖｎ２，Ｖｎ３をＨｉｇｈレベルとするとともに、Ｕｐ１を、あらかじめ設定された時間Ｔ１［ｓ］のパルス幅のパルスを有するように生成して出力する。図２に示すように、Ｕｐ１がパルス状にＨｉｇｈレベルとなっている間は、Ｕｐ１，Ｖｎ１，Ｖｎ２，Ｖｎ３以外はＬｏｗレベルである。制御部４は、シャント抵抗３を介して、モータ２および汎用インバータを流れる電流であるＩｄｃを検出する。
　期間Ｂでは、Ｕｐ１がパルス状にＨｉｇｈレベルとなっている間はスイッチング素子５１に電流が流れる。したがって、Ｕｐ１がパルス状にＨｉｇｈレベルとなっている間に検出されるＩｄｃは、スイッチング素子５１を流れた電流である。制御部４は、Ｉｄｃが０である場合は、スイッチング素子５１の開放故障と判断する。また、制御部４は、Ｉｄｃがあらかじめ設定した閾値を超えた場合、または図示しない過電流保護回路が動作した場合は、スイッチング素子５１の短絡故障と判断する。制御部４は、Ｉｄｃが０でなくかつ閾値以下であり、かつ過電流保護回路が動作していない場合は、スイッチング素子５１が正常であると判断する。
　なお、スイッチング素子５１が正常でも、Ｖｎ１，Ｖｎ２，Ｖｎ３に対応するスイッチング素子６２，６４，６６の全てに開放故障が生じている場合には、期間ＢにおいてＵｐ１がパルス状にＨｉｇｈとなっている間Ｉｄｃが０となる。しかしながら、スイッチング素子６２，６４，６６の全てが開放故障する確率は低いため、まずは、Ｉｄｃが０の場合には、スイッチング素子５１の開放故障と判定する。制御部４は、後述する期間Ｃおよび期間ＤにおいてＶｎ１，Ｖｎ２，Ｖｎ３のいずれかがＨｉｇｈとなる期間において、期間Ｂとは異なる組み合わせのスイッチング素子が同時にオンとするように駆動信号を生成するため、これらの組み合わせにおけるＩｄｃに基づいて、期間Ｂにおける判定結果を変更してもよい。例えば、期間Ｂの上記の判定においてスイッチング素子５１が開放故障と判定された場合に、後述する期間Ｃのスイッチング素子５１とスイッチング素子７２とが同時にオンとする期間でＩｄｃが０でなかったとする。また、後述する期間Ｃおよび期間Ｄで、Ｖｎ１，Ｖｎ２，Ｖｎ３のいずれかがＨｉｇｈとなる期間の全てにおいて、Ｉｄｃが０であったとする。この場合には、制御部４は、スイッチング素子５１の開放故障という判定結果を、スイッチング素子５１は正常でありかつスイッチング素子６２，６４，６６の全ての開放故障という判定結果に変更する。
　次に、制御部４は、期間Ｂにおいて、Ｖｎ１，Ｖｎ２，Ｖｎ３をＨｉｇｈレベルのままとしつつ、Ｕｐ１のパルスより後のタイミングにおいて時間Ｔ１［ｓ］のパルス幅のパルスを有するようにＵｐ２を生成して出力する。図２に示すように、Ｕｐ２がパルス状にＨｉｇｈとなっている間は、Ｕｐ２，Ｖｎ１，Ｖｎ２，Ｖｎ３以外はＬｏｗレベルである。Ｕｐ２がパルス状にＨｉｇｈとなっている間に検出されるＩｄｃは、スイッチング素子５３を流れた電流である。制御部４は、Ｉｄｃに基づいて、Ｕｐ１の場合と同様に、スイッチング素子５３が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。以下、開放故障であるか、短絡故障であるかまたは正常であるかの判定を、適宜故障判定とよぶ。
　次に、制御部４は、期間Ｂにおいて、Ｖｎ１，Ｖｎ２，Ｖｎ３をＨｉｇｈレベルのままとしつつ、Ｕｐ２のパルスより後のタイミングにおいてＴ１［ｓ］のパルス幅のパルスを有するようにＵｐ３を生成して出力する。図２に示すように、Ｕｐ３がパルス状にＨｉｇｈとなっている間は、Ｕｐ３，Ｖｎ１，Ｖｎ２，Ｖｎ３以外はＬｏｗレベルである。以上の例では、Ｕｐ１，Ｕｐ２およびＵｐ３におけるパルスの幅を同一としたが、各パルスの幅は異なっていてもよい。Ｕｐ３がパルス状にＨｉｇｈとなっている間に検出されるＩｄｃは、スイッチング素子５５を流れた電流である。制御部４は、Ｉｄｃに基づいて、Ｕｐ１の場合と同様に、スイッチング素子５５が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　次に、制御部４は、Ｕｐ１を、図２のＣと記載した期間（以下、期間Ｃという）で、それぞれのパルス幅がＴ１［ｓ］のパルスが６つ存在するように生成する。制御部４は、Ｕｐ２およびＵｐ３を、Ｃ期間でＵｐ１と同一となるよう生成する。Ｃ期間のＵｐ１，Ｕｐ２およびＵｐ３の、それぞれの６つのパルスを第１から第６のパルスと呼ぶこととすると、制御部４は、Ｖｎ１を、第１のパルスと同一時刻でパルスが存在しかつＣ期間のそれ以外の期間ではＬｏｗレベルとなるように生成する。制御部４は、期間Ｂにおいて、スイッチング素子５１、スイッチング素子５３およびスイッチング素子５５のうち少なくとも１つが正常であると判定されている場合には、期間Ｂの場合と同様に、第１のパルスに対応する期間のＩｄｃに基づいてスイッチング素子６２が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。すなわち、制御部４は、Ｉｄｃが０である場合にはスイッチング素子６２が開放故障であると判断し、Ｉｄｃが閾値を超えた場合または過電流保護回路が動作した場合は、スイッチング素子６２が短絡故障であると判断し、これら以外であればスイッチング素子６２が正常であると判断する。
　また、制御部４は、期間Ｃで、Ｖｎ２を、第２のパルスと同一時刻でパルスが存在しかつＣ期間のそれ以外の期間ではＬｏｗとなるように生成する。そして、制御部４は、第１のパルスの場合と同様に、第２のパルスに対応する期間のＩｄｃに基づいてスイッチング素子６４が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。制御部４は、同様に、期間Ｃで、Ｖｎ２，Ｖｎ３，Ｗｎ１，Ｗｎ２，Ｗｎ３を、それぞれ第３，４，５，６のパルスと同一時刻でパルスが存在し、該パルス以外の期間ではＬｏｗとなるように生成する。これにより、制御部４は、各パルスに対応する時刻のＩｄｃに基づいて、スイッチング素子６４，７２，７４，７６が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　次に、制御部４は、図２のＤと記載した期間（以下、期間Ｄという）において、第３の汎用インバータモジュール７の下側の３つのスイッチング素子をオンとするためにＷｎ１，Ｗｎ２，Ｗｎ３をＨｉｇｈレベルとするとともに、Ｖｐ１を、Ｔ１［ｓ］のパルス幅のパルスを有するように生成して出力する。図２に示すように、期間Ｄにおいて、Ｖｐ１がパルス状にＨｉｇｈとなっている間は、Ｖｐ１，Ｗｎ１，Ｗｎ２，Ｗｎ３以外はＬｏｗレベルである。そして、制御部４は、このパルスに対応する期間のＩｄｃに基づいて、スイッチング素子６１が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。なお、期間Ｂの場合と同様に、ここではＷｎ１，Ｗｎ２，Ｗｎ３の全てが開放故障である場合を除外してスイッチング素子６１が故障しているか否かを判定するが、他の組み合わせの結果を用いて各スイッチング素子の故障判定の結果を変更してもよい。
　次に、制御部４は、期間Ｄにおいて、Ｗｎ１，Ｗｎ２，Ｗｎ３をＨｉｇｈレベルのままとしつつ、Ｖｐ１のパルスより後のタイミングにおいて時間Ｔ１［ｓ］のパルス幅のパルスを有するようにＶｐ２を生成して出力する。図２に示すように、Ｖｐ２がパルス状にＨｉｇｈとなっている間は、Ｕｐ２，Ｗｎ１，Ｗｎ２，Ｗｎ３以外はＬｏｗレベルである。制御部４は、Ｖｐ２がパルス状にＨｉｇｈとなっている間のＩｄｃに基づいて、スイッチング素子６３が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　次に、制御部４は、期間Ｄにおいて、Ｗｎ１，Ｗｎ２，Ｗｎ３をＨｉｇｈレベルのままとしつつ、Ｖｐ２のパルスより後のタイミングにおいて時間Ｔ１［ｓ］のパルス幅のパルスを有するようにＶｐ３を生成して出力する。図２に示すように、Ｖｐ３がパルス状にＨｉｇｈとなっている間は、Ｖｐ３，Ｗｎ１，Ｗｎ２，Ｗｎ３以外はＬｏｗレベルである。制御部４は、Ｖｐ３がパルス状にＨｉｇｈとなっている間のＩｄｃに基づいて、スイッチング素子６５が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　次に、制御部４は、Ｖｐ１を、図２のＥと記載した期間（以下、期間Ｅという）で、それぞれのパルス幅がＴ１［ｓ］のパルスが３つ存在するように生成する。制御部４は、Ｖｐ２およびＶｐ３を、Ｅ期間でＶｐ１と同一となるよう生成する。Ｅ期間のＶｐ１，Ｖｐ２およびＶｐ３の、それぞれの３つのパルスを第１から第３のパルスと呼ぶこととすると、制御部４は、Ｕｐ１を、第１のパルスと同一時刻でパルスが存在しかつＥ期間のそれ以外の期間ではＬｏｗとなるように生成する。制御部４は、期間Ｄにおいて、スイッチング素子６１、スイッチング素子６３およびスイッチング素子６５のうち少なくとも１つが正常であると判定されている場合には、第１のパルスに対応する期間のＩｄｃに基づいてスイッチング素子５２が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　また、制御部４は、期間Ｅで、Ｕｎ２を、第２のパルスと同一時刻でパルスが存在しかつＥ期間のそれ以外の期間ではＬｏｗとなるように生成する。そして、制御部４は、第１のパルスの場合と同様に、第２のパルスに対応する期間のＩｄｃに基づいてスイッチング素子５４が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。制御部４は、同様に、期間Ｅで、Ｕｎ３を、それぞれ第３のパルスと同一時刻でパルスが存在し、該パルス以外の期間ではＬｏｗとなるように生成する。制御部４は、第３のパルスに対応する時刻のＩｄｃに基づいて、スイッチング素子５６が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　また、制御部４は、図２のＦと記載した期間（以下、期間Ｆという）において、Ｕｎ１，Ｕｎ２，Ｕｎ３をＨｉｇｈレベルとするとともに、Ｗｐ１を、Ｔ１［ｓ］のパルス幅のパルスを有するように生成して出力する。図２に示すように、Ｗｐ１がパルス状にＨｉｇｈとなっている間は、Ｗｐ１，Ｕｎ１，Ｕｎ２，Ｕｎ３以外はＬｏｗレベルである。制御部４は、Ｗｐ１がパルス状にＨｉｇｈとなっている間のＩｄｃに基づいて、スイッチング素子７１が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　次に、制御部４は、期間Ｆにおいて、Ｕｎ１，Ｕｎ２，Ｕｎ３をＨｉｇｈレベルのままとしつつ、Ｗｐ１のパルスより後のタイミングにおいてＴ１［ｓ］のパルス幅のパルスを有するようにＷｐ２を生成して出力する。図２に示すように、Ｗｐ２がパルス状にＨｉｇｈとなっている間は、Ｗｐ２，Ｕｎ１，Ｕｎ２，Ｕｎ３以外はＬｏｗレベルである。制御部４は、Ｗｐ２がパルス状にＨｉｇｈとなっている間のＩｄｃに基づいて、スイッチング素子７３が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　次に、制御部４は、期間Ｆにおいて、Ｕｎ１，Ｕｎ２，Ｕｎ３をＨｉｇｈレベルのままとしつつ、Ｗｐ２のパルスより後のタイミングにおいてＴ１［ｓ］のパルス幅のパルスを有するようにＷｐ３を生成して出力する。図２に示すように、Ｗｐ３がパルス状にＨｉｇｈとなっている間は、Ｗｐ３，Ｕｎ１，Ｕｎ２，Ｕｎ３以外はＬｏｗレベルである。制御部４は、Ｗｐ３がパルス状にＨｉｇｈとなっている間のＩｄｃに基づいて、スイッチング素子７５が、開放故障であるか、短絡故障であるかまたは正常であるかを判断する。
　電力変換装置１０１は、以上の図２を用いて説明した動作を、モータ２の通常運転中を除くタイミングであれば、任意のタイミングで実施することができる。例えば、以上の動作を、モータ２を起動する直前に実施しても良いし、電力変換装置１０１の電源投入直後に実施しても良いし、モータ２の運転の待機中に実施しても良いし、製造過程においての検査時に実施しても良い。
　図２を用いた手順は、ブートストラップ電源を用いることを想定した一例である、具体的にオンとするスイッチング素子の順序は、図２の例に限定されずどのような手順で行ってもよい。例えば、上側のスイッチング素子と該上側のスイッチング素子とは異なる汎用インバータモジュール内の下側スイッチング素子とのすべての組み合わせについて、それぞれ組み合わせのスイッチングのみをオンとして他をオフとすることにより、各スイッチング素子の故障を検出することにしてもよい。上側のスイッチング素子と該上側のスイッチング素子とは異なる汎用インバータモジュール内の下側スイッチング素子とのすべての組み合わせは、３（１つの汎用インバータモジュール内の上側のスイッチング素子数）×６（他の相の下側のスイッチング素子数）×３（汎用インバータモジュールの数）／２＝２７通りとなる。
　また、図２の手順は全て実施する必要はなく、一般には、いずれかのスイッチング素子の故障が検出された時点で終了してもよい。
　以上述べたように、本実施の形態の電力変換装置１０１は、直流電源である主回路コンデンサ１から出力される直流電力を交流電力へ変換して第１の相および第２の相を有する電動機へ出力する。第１の相は、後述する故障判定の対象とするスイッチング素子に対応する相、すなわちＵ相、Ｖ相およびＷ相のうちのいずれか１つであり、第２の相は、Ｕ相、Ｖ相およびＷ相のうち第１の相以外の１つであって故障判定の対象のスイッチング素子とともにオンとされるスイッチング素子に対応する相である。
　本実施の形態の電力変換装置１０１は、第１の相に接続される第１のインバータモジュールと、第２の相に接続される第２のインバータモジュールと、を備える。第１のインバータモジュールは、主回路コンデンサ１の正側すなわち正の電極に接続される複数の第１の正側スイッチング素子と、主回路コンデンサ１の負側すなわち負の電極に接続される複数の第１の負側スイッチング素子とを備える。第２のインバータモジュールは、主回路コンデンサ１の正側に接続される複数の第２の正側スイッチング素子と、主回路コンデンサ１の負側に接続される複数の第２の負側スイッチング素子とを備える。
　例えば、図２の期間Ｂの第１のパルスでは、Ｕ相に対応するスイッチング素子５１が故障判定の対象であることから、第１の相はＵ相であり、第２の相は、スイッチング素子５１とともにオンとされるスイッチング素子６２，６４，６６に対応するＶ相である。また、第１のインバータモジュールは第１の汎用インバータモジュール５であり、第１の汎用インバータモジュール５内のスイッチング素子５１，５３，５５は、互いに並列に接続された複数の第１の正側スイッチング素子であり、第１の汎用インバータモジュール５内のスイッチング素子５２，５４，５６は、互いに並列に接続された複数の第１の負側スイッチング素子である。また、第２のインバータモジュールは第２の汎用インバータモジュール６であり、第２の汎用インバータモジュール６内のスイッチング素子６１，６３，６５は、互いに並列に接続された複数の第２の正側スイッチング素子であり、第２の汎用インバータモジュール６内のスイッチング素子６２，６４，６６は、互いに並列に接続された複数の第２の負側スイッチング素子である。
　例えば、図２の期間Ｄの第１のパルスでは、Ｖ相に対応するスイッチング素子６１が故障判定の対象であることから、第１の相はＶ相であり、第２の相は、スイッチング素６１とともにオンとされるスイッチング素子７２，７４，７６に対応するＷ相である。また、第１のインバータモジュールは第２の汎用インバータモジュール６であり、第２の汎用インバータモジュール６内のスイッチング素子６１，６３，６５は、互いに並列に接続された複数の第１の正側スイッチング素子であり、第２の汎用インバータモジュール６内のスイッチング素子６２，６４，６６は、互いに並列に接続された複数の第１の負側スイッチング素子である。第２のインバータモジュールは第３の汎用インバータモジュール７であり、第３の汎用インバータモジュール７内のスイッチング素子７１，７３，７５は、互いに並列に接続された複数の第２の正側スイッチング素子であり、第３の汎用インバータモジュール７内のスイッチング素子７２，７４，７６は、互いに並列に接続された複数の第２の負側スイッチング素子である。
　図２の期間Ｂおよび期間Ｄ等のように、各汎用インバータモジュールの上側のスイッチング素子すなわち正側スイッチング素子の故障検出を行う場合、故障検出の対象のスイッチング素子に対応する駆動信号である第１の信号を、第１の期間で第１の値すなわちＬｏｗとし、第１の期間に続く第２の期間で第２の値すなわちＨｉｇｈに変化させる。故障検出対象のスイッチング素子と同一の汎用インバータモジュールの他の上側スイッチング素子に対応する駆動信号は第２の期間でＬｏｗのままである。すなわち、第１の正側駆動信号の１つである第１の信号は第１の期間において第１の値であり第１の期間に続く第２の期間において第２の値であり、第１の信号を除く全ての第１の正側駆動信号は、第２の期間において第１の値である。また、第２の負側駆動信号のうちの少なくとも１つは、第２の期間において第２の値である。例えば、期間Ｂでは、第２の負側駆動信号のうちの少なくとも１つとして、Ｖｎ１，Ｖｎ２，Ｖｎ３がＨｉｇｈとなっている。第１の値は、スイッチング素子をオフとすることを示す値Ｌｏｗであり、第２の値は、スイッチング素子をオンとすることを示す値Ｈｉｇｈである。制御部４は、第２の期間においてモータ２および第１の正側スイッチング素子を流れる電流の計測結果に基づいて、第１の正側スイッチング素子が故障しているか否かを判定する。
　同様に、図２の期間Ｃおよび期間Ｅ等のように、各汎用インバータモジュールの下側のスイッチング素子すなわち負側スイッチング素子の故障検出を行う場合、故障検出の対象のスイッチング素子に対応する相が第１の相であり、故障検出の負側スイッチング素子とともにオンとなるスイッチング素子に対応する相が第２の相である。そして、第１の負側駆動信号の１つである第３の信号すなわち故障検出の対象となる負側スイッチング素子に対応する駆動信号を、第３の期間で第１の値すなわちＬｏｗとし、第３の期間に続く第４の期間で第２の値すなわちＨｉｇｈに変化させる。すなわち、第１の負側駆動信号の１つである第３の信号は第３の期間において第１の値であり第３の期間に続く第４の期間において第２の値である。そして、第３の信号を除く全ての第１の負側駆動信号は、第４の期間において第１の値であり、複数の第２の正側駆動信号のうちの少なくとも１つは、第４の期間において第２の値である。制御部４は、第４の期間においてモータ２および第１の負側スイッチング素子を流れる電流の計測結果に基づいて、第１の負側スイッチング素子が故障しているか否かを判定する。
　以上の故障検出処理により、故障と判定されたスイッチング素子が存在した場合の動作について説明する。故障と判定されたスイッチング素子が存在した場合、制御部４は、モータ２に流れる電流を、通常の運転における電流よりも少なくなるよう、トルクを抑制した運転、すなわち保護運転を実施する。保護運転では、例えば、モータ２を制御するためのトルク指令値を通常の運転におけるトルク指令値の２／３以下とする。また、モータ２が空気調和装置の圧縮機用のモータであれば、故障と判定されたスイッチング素子が存在した場合、制御部４は、モータ２の回転数すなわち回転速度を通常時すなわち通常の運転時よりも下げる。また、保護運転では、モータ２の運転を停止させるようにしてもよい。また、同一汎用インバータモジュール内の並列に接続されたスイッチング素子が２素子故障していることを検出した場合には、モータ２に流れる電流が正常時の１／３以下になるようにモータ２のトルクを抑制して運転させるような保護運転を実施しても良い。スイッチング素子の故障を検出した際の保護運転の具体的内容は上記の例に限定されない。
　次に、本実施の形態の制御部４のハードウェア構成について説明する。制御部４は、処理回路により実現される。この処理回路は、専用のハードウェアである処理回路であってもよいし、プロセッサを備える制御回路であってもよい。専用のハードウェアである場合、処理回路は、例えば、マイクロコントローラと呼ばれる回路である。処理回路は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、またはこれらを組み合わせたものである。
　制御部４を実現する処理回路がプロセッサを備える制御回路で実現される場合、この制御回路は例えば図３に示す構成の制御回路２００である。図３は、本実施の形態の制御回路２００の構成例を示す図である。制御回路２００は、プロセッサ２０１とメモリ２０２を備える。プロセッサは、ＣＰＵ（Central　Processing　Unit、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、ＤＳＰ（Digital　Signal　Processor）ともいう）等である。メモリは、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリー、ＥＰＲＯＭ（Erasable　Programmable　Read　Only　Memory）、ＥＥＰＲＯＭ（Electrically　Erasable　Programmable　Read　Only　Memory）等の、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Digital　Versatile　Disk）等が該当する。
　制御部４を実現する処理回路がプロセッサを備える制御回路２００で実現である場合、プロセッサ２０１が、メモリ２０２に記憶された制御部２０１の処理が記述されたプログラムを読み出して実行することにより実現される。また、メモリ２０２は、プロセッサ２０１が実施する各処理における一時メモリとしても使用される。
　以上のように、本実施の形態では、制御部４は、スイッチング素子ごとに、駆動信号を生成して、各汎用インバータモジュールへ出力し、スイッチング素子ごとに、オンまたはオフの状態を制御可能とした。そして、２つ以上のスイッチング素子を同時にオンとして各スイッチング素子に流れる電流に基づいて、各スイッチング素子の故障を検出するようにした。このため、並列に接続された複数のスイッチング素子を備える汎用インバータモジュールにおいて、スイッチング素子ごとに開放故障を検出することができる。また、並列に接続された単位での電圧により故障を検出する方法では、スイッチング素子の素子間での特性のバラツキ、および素子間での温度バラツキにより故障の検出制御が低下するが、本実施の形態では、これらのバラツキに関わらず、精度よく開放故障を検出することができる。
　また、図１の構成例では、電流の検出を１つのシャント抵抗によって行っているが、各汎用インバータモジュールと主回路コンデンサ１の間にシャント抵抗をそれぞれ設けて電流を検出するようにしてもよい。図４は、各汎用インバータモジュールと主回路コンデンサ１との間にそれぞれシャント抵抗３，１０，１１を備える電力変換装置１０１ａの構成例を示す図である。電力変換装置１０１ａはモータ２とともに、電動機システム１００ａを構成する。図４において、図１と同様の機能を有する構成要素は同一の符号を付している。この場合も、制御部４は、故障検出処理において、電流を流すスイッチング素子に対応する各シャント抵抗３，１０，１１を用いて検出された電流を用いて、上述した例と同様に各スイッチング素子の故障を検出することができる。
　また、モータ２の電流を直接電流センサによって検出する構成にも本実施の形態の故障検出処理を適用することができる。図５は、モータ２の電流を直接電流センサによって検出する場合の電力変換装置１０１ｂの構成例を示す図である。図５の構成例では、電動機システム１００ｂは、モータ２の電流を計測する電流センサ８，９を備える。この場合も、制御部４は、電流センサ８，９により計測された電流を用いて、上述した例と同様に、各スイッチング素子の故障を検出することができる。ただし、図５の構成の場合、短絡故障時の電流は電流センサ８，９では検出できないため、短絡電流については、シャント抵抗３と図示しない部品とで構成される過電流遮断回路で検出することができる。
実施の形態２．
　実施の形態１では、制御部４が、全てのスイッチング素子にそれぞれ対応する駆動信号を出力する例を説明した。この場合、制御部４の出力端子の数は、スイッチング素子の数と同数以上である必要がある。したがって、制御部４をマイクロコントローラにより実装する場合に、マイクロコントローラの出力端子数が、スイッチング素子の数未満であると、マイクロコントローラを複数用いる必要があり、ハードウェア規模、消費電力およびコストの増加の要因となる。本実施の形態では、制御部４の出力端子を抑えて、スイッチング素子ごとの開放故障を検出することができる形態を説明する。
　図６は、実施の形態２の電力変換装置１０１ｃの構成例を示す図である。図６に示した電力変換装置１０１ｃは、モータ２とともに電動機システム１００ｃを構成する。本実施の形態の電力変換装置１０１ｃは、実施の形態１の制御部４の替わりに制御部４ａを備えるとともに駆動信号選択部１２を追加する以外は、実施の形態１の電力変換装置１０１と同様である。実施の形態１と同様の機能を有する構成要素は、実施の形態１と同一の符号を付して重複する説明を省略する。駆動信号選択部１２は、ＡＳＩＣまたはＦＰＧＡ等により実現される。
　本実施の形態の電力変換装置１０１ｃでは、制御部４ａおよび駆動信号選択部１２が、実施の形態１の制御部４と同様の機能を有することになる。本実施の形態の制御部４ａは、まず、各スイッチング信号に対応する駆動信号を実施の形態１と同様に生成した後、各スイッチング信号に対応する駆動信号に基づいて、２つの選択信号である選択信号＃１，＃２と出力する駆動信号Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎを生成する。ここでは、選択信号として選択信号＃１，＃２を用いる例を説明するが、選択信号は、Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，ＷｎとＵｐ１，Ｕｐ２，Ｕｐ３，Ｕｎ１，Ｕｎ２，Ｕｎ３，Ｖｐ１，Ｖｐ２，Ｖｐ３，Ｖｎ１，Ｖｎ２，Ｖｎ３，Ｗｐ１，Ｗｐ２，Ｗｐ３，Ｗｎ１，Ｗｎ２，Ｗｎ３との関係を示す信号であればよく、２ビット以上の値を有する１つの信号を用いてもよい。
　選択信号＃１，＃２は、どのスイッチング素子に対する駆動信号を制御部４ａから出力しているか、すなわちどのスイッチング素子を動作させるか、を示す信号である。選択信号＃１，＃２は、それぞれがＨｉｇｈまたはＬｏｗの値をとる２値信号である。
　図７は、本実施の形態の各選択信号の値と動作させるスイッチング素子の対応とを示す図である。図７に示すように、なお、以下、図中では、ＬｏｗをＬｏと略し、ＨｉｇｈをＨｉと略す。図７に示すように、選択信号＃１，＃２の両方がＬｏｗの場合は、モード＃１であり、制御部４ａからＵｐ１，Ｕｎ１，Ｖｐ１，Ｖｎ１，Ｗｐ１，Ｗｎ１を出力し、その他の駆動信号（Ｕｐ２，Ｕｎ２，Ｖｐ２，Ｖｎ２，Ｗｐ２，Ｗｎ２，Ｕｐ３，Ｕｎ３，Ｖｐ３，Ｖｎ３，Ｗｐ３，Ｗｎ３）をＬｏｗとすることを示す。したがって、選択信号＃１，＃２の両方がＬｏｗの場合には、制御部４ａから出力される駆動信号Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎは、Ｕｐ１，Ｕｎ１，Ｖｐ１，Ｖｎ１，Ｗｐ１，Ｗｎ１である。
　選択信号＃１がＨｉｇｈであり、選択信号＃２がＬｏｗの場合は、モード＃２であり、制御部４ａからＵｐ２，Ｕｎ２，Ｖｐ２，Ｖｎ２，Ｗｐ２，Ｗｎ２を出力し、その他の駆動信号をＬｏｗとすることを示す。選択信号＃１がＬｏｗであり、選択信号＃２がＨｉｇｈの場合は、モード＃３であり、制御部４ａからＵｐ３，Ｕｎ３，Ｖｐ３，Ｖｎ３，Ｗｐ３，Ｗｎ３を出力し、その他の駆動信号をＬｏｗとすることを示す。
　選択信号＃１、＃２の両方がＨｉｇｈである場合は、モード＃４であり、Ｕｐ＊，Ｕｎ＊，Ｖｐ＊，Ｖｎ＊，Ｗｐ＊，Ｗｎ＊は、制御部４ａから出力される駆動信号Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎと同一であることを示す。なお、Ｕｐ＊等における＊は１から３までの整数である。すなわち、モード＃４では、Ｕｐ１，Ｕｐ２およびＵｐ３は、制御部４ａから出力される駆動信号Ｕｐと同一であり、Ｖｐ１，Ｖｐ２およびＶｐ３は、制御部４ａから出力される駆動信号Ｖｐと同一であり、Ｗｐ１，Ｗｐ２およびＷｐ３は、制御部４ａから出力される駆動信号Ｗｐと同一であることを示す。
　駆動信号選択部１２は、制御部４ａから出力される、選択信号＃１，＃２および駆動信号Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎに基づいて、Ｕｐ１，Ｕｎ１，Ｕｐ２，Ｕｎ２，Ｕｐ３，Ｕｎ３，Ｖｐ１，Ｖｎ１，Ｖｐ２，Ｖｎ２，Ｖｐ３，Ｖｎ３，Ｗｐ１，Ｗｎ１，Ｗｐ２，Ｗｎ２，Ｗｐ３，Ｗｎ３を生成する。すなわち、駆動信号選択部１２は、例えば、選択信号＃１，＃２が両方ともＬｏｗであれば、Ｕｐ１，Ｕｎ１，Ｖｐ１，Ｖｎ１，Ｗｐ１，Ｗｎ１にそれぞれ制御部４ａから出力されたＵｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎを出力するとともに、その他の駆動信号としてはＬｏｗを出力する。
　制御部４ａは、期間ごとにどのスイッチング素子を動作させるか、すなわち該期間内でどのスイッチング素子をオンとするかに基づいて、選択信号の値を設定し、Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎとして、対応するスイッチング素子の駆動信号を出力する。例えば、スイッチング素子５１とスイッチング素子６２のみをオンとする期間では、Ｕｐ１とＶｎ１をＨｉｇｈとすることになるため、モード＃１に設定する。これにより、制御部４からは、Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎとして、Ｕｐ１，Ｕｎ１，Ｖｐ１，Ｖｎ１，Ｗｐ１，Ｗｎ１が出力されることになる。Ｕｐ１およびＶｎ１以外はＬｏｗであるため、制御部４ａから出力されるＵｎ，Ｖｐ，Ｗｐ，Ｗｎは、Ｌｏｗのままである。
　なお、モータ２を通常運転させる場合には、制御部４ａは、例えば、モード＃４を用いて、各スイッチング素子の動作を制御する。
　次に、本実施の形態の故障検出の動作について説明する。図８は、本実施の形態の電力変換装置１０１ｃの制御部４ａから出力される信号およびＩｄｃの一例を示す図である。
　まず、制御部４は、図８の期間Ａでは、ブートストラップ電源を充電するために、すなわち全汎用インバータモジュールの下側のスイッチ素子をオンとするために、Ｕｎ１，Ｕｎ２，Ｕｎ３，Ｖｎ１，Ｖｎ２，Ｖｎ３，Ｗｎ１，Ｗｎ２，Ｗｎ３をＨｉｇｈとする。このため、制御部４ａは、期間Ａでは、Ｕｎ，Ｖｎ，ＷｎをＨｉｇｈのままとし、選択信号＃１，＃２をＨｉｇｈのままとする。駆動信号選択部１２は、Ｕｎ，Ｖｎ，Ｗｎおよび選択信号＃１，＃２に基づいて、期間Ａにおいて、Ｕｎ１，Ｕｎ２，Ｕｎ３，Ｖｎ１，Ｖｎ２，Ｖｎ３，Ｗｎ１，Ｗｎ２，Ｗｎ３がＨｉｇｈを維持し、その他の駆動信号はＬｏｗを維持するよう各駆動信号を生成して、各汎用インバータモジュールへ出力する。なお、期間Ａは、ブートストラップ電源を充電するためのものであり、上側のスイッチング素子の駆動用電源が備えられている場合には、省略できる。
　次に制御部４ａは、Ｕｐ，ＶｎおよびＷｎを、期間Ｂにおいて、Ｕｐ，ＶｎおよびＷｎがパルス幅Ｔ１［ｓ］のパルスを３つ有するように生成する。この３つのパルスを第１から第３のパルスと呼ぶとすると、制御部４ａは、期間Ｂにおいて、第２のパルスでＨｉｇｈとなり、期間Ｂの他の期間でＬｏｗとなるよう、選択信号＃１を生成する。また、制御部４ａは、期間Ｂにおいて、第３のパルスでＨｉｇｈとなり、期間Ｂの他の期間でＬｏｗとなるよう、選択信号＃２を生成する。これにより、第１のパルスに対応する期間では、選択＃１，＃２はともにＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ１として出力し、制御部４ａから出力されたＶｎをＶｎ１として出力し、制御部４ａから出力されたＷｎをＷｎ１として出力し、その他の駆動信号をＬｏｗのままとする。
　制御部４ａは、上記の第１のパルスに対応する期間におけるＩｄｃに基づいて、実施の形態１と同様に、スイッチング素子５１の故障判定処理を実施する。なお、この故障判定処理により故障と判定された場合、スイッチング素子５１でなく、スイッチング素子６２およびスイッチング素子７２の両方が故障していることも考えられる。しかしながら、ここでは、スイッチング素子６２およびスイッチング素子７２の両方が故障する確率は低いため、この故障判定処理により故障と判定された場合、スイッチング素子５１の故障と判定する。
　すなわち、期間Ｂの第１のパルスの期間では、第１の相は、Ｕ相であり、第２の相はＶ相である。そして、制御部４ａは、第１の正側信号、第１の負側信号、第２の正側信号および第２の負側信号であるＵｐ，Ｕｎ，Ｖｐ，Ｖｎと、選択信号＃１，＃２とを出力する。駆動信号選択部１２は、Ｕｐおよび選択信号＃１，＃２に基づいて、複数の第１の正側駆動信号であるＵｐ１，Ｕｐ２，Ｕｐ３を生成して出力し、Ｕｎおよび選択信号＃１，＃２に基づいて、複数の第１の負側駆動信号であるＵｎ１，Ｕｎ２，Ｕｎ３を生成して出力する。また、制御部４ａは、Ｖｐおよび選択信号＃１，＃２に基づいて、複数の第２の正側駆動信号であるＶｐ１，Ｖｐ２，Ｖｐ３を生成して出力し、Ｖｎおよび選択信号＃１，＃２に基づいて、複数の第２の負側駆動信号であるＶｎ１，Ｖｎ２，Ｖｎ３を生成して出力する。
　期間Ｂの第２のパルスに対応する期間では、選択信号＃１はＨｉｇｈであり選択信号＃２はＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ２として出力し、制御部４ａから出力されたＶｎをＶｎ２として出力し、制御部４ａから出力されたＷｎをＷｎ２として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、上記の第２のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子５３の故障判定処理を実施する。
　期間Ｂの第３のパルスに対応する期間では、選択信号＃１はＬｏｗであり選択信号＃２はＨｉｇｈであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ３として出力し、制御部４ａから出力されたＶｎをＶｎ３として出力し、制御部４ａから出力されたＷｎをＷｎ３として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、上記の第３のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子５５の故障判定処理を実施する。
　次に、制御部４ａは、図８の期間Ｃにおいて、ＵｐおよびＶｎがパルス幅Ｔ１［ｓ］のパルスを３つ有するようにＵｐおよびＶｎを生成する。この３つのパルスを第１から第３のパルスと呼ぶとすると、制御部４ａは、期間Ｃにおいて、第２のパルスでＨｉｇｈとなり、期間Ｃの他の期間でＬｏｗとなるよう、選択信号＃１を生成する。また、制御部４ａは、期間Ｃにおいて、第３のパルスでＨｉｇｈとなり、期間Ｃの他の期間でＬｏｗとなるよう、選択信号＃２を生成する。これにより、第１のパルスに対応する期間では、選択＃１，＃２はともにＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ１として出力し、制御部４ａから出力されたＶｎをＶｎ１として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｂにおいて、スイッチング素子５１が正常と判定されている場合、期間Ｃの第１のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子６２の故障判定処理を実施することができる。
　期間Ｃの第２のパルスに対応する期間では、選択信号＃１はＨｉｇｈであり選択信号＃２はＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ２として出力し、制御部４ａから出力されたＶｎをＶｎ２として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｂにおいて、スイッチング素子５３が正常と判定されている場合、上記の第２のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子６４の故障判定処理を実施する。
　期間Ｃの第３のパルスに対応する期間では、選択信号＃１はＬｏｗであり選択信号＃２はＨｉｇｈであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ３として出力し、制御部４ａから出力されたＶｎをＶｎ３として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｂにおいて、スイッチング素子５５が正常と判定されている場合、上記の第３のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子６６の故障判定処理を実施する。
　次に、制御部４ａは、図８の期間Ｄにおいて、ＵｐおよびＷｎがパルス幅Ｔ１［ｓ］のパルスを３つ有するようにＵｐおよびＷｎを生成する。この３つのパルスを第１から第３のパルスと呼ぶとすると、制御部４ａは、期間Ｄにおいて、第２のパルスでＨｉｇｈとなり、期間Ｄの他の期間でＬｏｗとなるよう、選択信号＃１を生成する。また、制御部４ａは、期間Ｄにおいて、第３のパルスでＨｉｇｈとなり、期間Ｄの他の期間でＬｏｗとなるよう、選択信号＃２を生成する。これにより、第１のパルスに対応する期間では、選択＃１，＃２はともにＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ１として出力し、制御部４ａから出力されたＷｎをＷｎ１として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｂにおいて、スイッチング素子５１が正常と判定されている場合、期間Ｄの第１のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子７２の故障判定処理を実施する。
　期間Ｄの第２のパルスに対応する期間では、選択信号＃１はＨｉｇｈであり選択信号＃２はＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ２として出力し、制御部４ａから出力されたＷｎをＷｎ２として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｂにおいて、スイッチング素子５３が正常と判定されている場合、上記の第２のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子７４の故障判定処理を実施する。
　期間Ｄの第３のパルスに対応する期間では、選択信号＃１はＬｏｗであり選択信号＃２はＨｉｇｈであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｐをＵｐ３として出力し、制御部４ａから出力されたＷｎをＷｎ３として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｂにおいて、スイッチング素子５５が正常と判定されている場合、上記の第３のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子７６の故障判定処理を実施する。
　次に、制御部４ａは、図８の期間Ｅにおいて、ＶｐおよびＷｎがパルス幅Ｔ１［ｓ］のパルスを３つ有するようにＶｐおよびＷｎを生成する。この３つのパルスを第１から第３のパルスと呼ぶとすると、制御部４ａは、期間Ｅにおいて、第２のパルスでＨｉｇｈとなり、期間Ｅの他の期間でＬｏｗとなるよう、選択信号＃１を生成する。また、制御部４ａは、期間Ｅにおいて、第３のパルスでＨｉｇｈとなり、期間Ｅの他の期間でＬｏｗとなるよう、選択信号＃２を生成する。これにより、第１のパルスに対応する期間では、選択信号＃１，＃２はともにＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＶｐをＶｐ１として出力し、制御部４ａから出力されたＷｎをＷｎ１として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｄにおいて、スイッチング素子７２が正常と判定されている場合、期間Ｅの第１のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子６１の故障判定処理を実施することができる。
　期間Ｅの第２のパルスに対応する期間では、選択信号＃１はＨｉｇｈであり選択信号＃２はＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＶｐをＶｐ２として出力し、制御部４ａから出力されたＷｎをＷｎ２として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｄにおいて、スイッチング素子７４が正常と判定されている場合、上記の第２のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子６３の故障判定処理を実施する。
　期間Ｅの第３のパルスに対応する期間では、選択信号＃１はＬｏｗであり選択信号＃２はＨｉｇｈであるから、駆動信号選択部１２は、制御部４ａから出力されたＶｐをＶｐ３として出力し、制御部４ａから出力されたＷｎをＷｎ３として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｄにおいて、スイッチング素子７６が正常と判定されている場合、上記の第３のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子６５の故障判定処理を実施する。
　次に、制御部４ａは、図８の期間Ｆにおいて、ＵｎおよびＶｐがパルス幅Ｔ１［ｓ］のパルスを３つ有するようにＵｎおよびＶｐを生成する。この３つのパルスを第１から第３のパルスと呼ぶとすると、制御部４ａは、期間Ｆにおいて、第２のパルスでＨｉｇｈとなり、期間Ｆの他の期間でＬｏｗとなるよう、選択信号＃１を生成する。また、制御部４ａは、期間Ｆにおいて、第３のパルスでＨｉｇｈとなり、期間Ｆの他の期間でＬｏｗとなるよう、選択信号＃２を生成する。これにより、第１のパルスに対応する期間では、選択＃１，＃２はともにＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｎをＵｎ１として出力し、制御部４ａから出力されたＶｐをＶｐ１として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｅにおいて、スイッチング素子６１が正常と判定されている場合、期間Ｆの第１のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子５２の故障判定処理を実施することができる。
　期間Ｆの第２のパルスに対応する期間では、選択信号＃１はＨｉｇｈであり選択信号＃２はＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｎをＵｎ２として出力し、制御部４ａから出力されたＶｐをＶｐ２として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｅにおいて、スイッチング素子６３が正常と判定されている場合、上記の第２のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子５４の故障判定処理を実施する。
　期間Ｆの第３のパルスに対応する期間では、選択信号＃１はＬｏｗであり選択信号＃２はＨｉｇｈであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｎをＵｎ３として出力し、制御部４ａから出力されたＶｐをＶｐ３として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｅにおいて、スイッチング素子６５が正常と判定されている場合、上記の第３のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子５６の故障判定処理を実施する。
　次に、制御部４ａは、図８の期間Ｇにおいて、ＵｎおよびＷｐがパルス幅Ｔ１［ｓ］のパルスを３つ有するようにＵｎおよびＷｐを生成する。この３つのパルスを第１から第３のパルスと呼ぶとすると、制御部４ａは、期間Ｇにおいて、第２のパルスでＨｉｇｈとなり、期間Ｇの他の期間でＬｏｗとなるよう、選択信号＃１を生成する。また、制御部４ａは、期間Ｇにおいて、第３のパルスでＨｉｇｈとなり、期間Ｇの他の期間でＬｏｗとなるよう、選択信号＃２を生成する。これにより、第１のパルスに対応する期間では、選択＃１，＃２はともにＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｎをＵｎ１として出力し、制御部４ａから出力されたＷｐをＷｐ１として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｆにおいて、スイッチング素子５２が正常と判定されている場合、期間Ｇの第１のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子７１の故障判定処理を実施する。
　期間Ｇの第２のパルスに対応する期間では、選択信号＃１はＨｉｇｈであり選択信号＃２はＬｏｗであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｎをＵｎ２として出力し、制御部４ａから出力されたＷｐをＷｐ２として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｆにおいて、スイッチング素子５４が正常と判定されている場合、上記の第２のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子７３の故障判定処理を実施する。
　期間Ｇの第３のパルスに対応する期間では、選択信号＃１はＬｏｗであり選択信号＃２はＨｉｇｈであるから、駆動信号選択部１２は、制御部４ａから出力されたＵｎをＵｎ３として出力し、制御部４ａから出力されたＷｐをＷｐ３として出力し、その他の駆動信号をＬｏｗのままとする。制御部４ａは、期間Ｆにおいて、スイッチング素子５６が正常と判定されている場合、上記の第３のパルスに対応する期間におけるＩｄｃに基づいて、スイッチング素子７５の故障判定処理を実施する。
　以上のように、本実施の形態では、制御部４ａおよび駆動信号選択部１２を用いて、汎用インバータの各スイッチング素子のオンまたはオフの状態を個別に制御するようにした。このため、制御部４ａを実現するマイクロコントローラ等の出力端子数を抑制することができ、消費電力、ハードウェア規模およびコストの増加を抑えて、実施の形態１と同様の効果を得ることができる。
実施の形態３．
　実施の形態２では、ＡＳＩＣまたはＦＰＧＡで構成された駆動信号選択部１２を用いて、制御部４ａの出力端子を抑制した。実施の形態３では、実施の形態２のＡＳＩＣまたはＦＰＧＡで構成された駆動信号選択部１２の替わりにデマルチプレクサを用いる例を説明する。
　図９は、実施の形態３の電力変換装置１０１ｄの構成例を示す図である。図９に示した電力変換装置１０１ｄは、モータ２とともに電動機システム１００ｄを構成する。本実施の形態の電力変換装置１０１ｄは、実施の形態１の制御部４の替わりに制御部４ａを備えるとともにデマルチプレクサ１３，１４，１５、ＡＮＤゲート（ＡＮＤゲート回路）１６，１７，１８および短絡部１９，２０，２１を追加する以外は、実施の形態１の電力変換装置１０１と同様である。実施の形態１と同様の機能を有する構成要素は、実施の形態１と同一の符号を付して重複する説明を省略する。制御部４ａは、実施の形態２の制御部４ａと同様である。
　第１のデマルチプレクサであるデマルチプレクサ１３は、制御部４ａと第１の汎用インバータモジュール５との間に配置され、第２のデマルチプレクサであるデマルチプレクサ１４は、制御部４ａと第２の汎用インバータモジュール６との間に配置され、第３のデマルチプレクサであるデマルチプレクサ１５は、制御部４ａと第３の汎用インバータモジュール７との間に配置される。
　制御部４ａは、駆動信号Ｕｐ，Ｕｎ，Ｖｐ，Ｖｎ，Ｗｐ，Ｗｎを出力するとともに、選択信号＃１，＃２を出力する。デマルチプレクサ１３には、駆動信号Ｕｐ，Ｕｎおよび選択信号＃１，＃２が入力される。デマルチプレクサ１４には、駆動信号Ｖｐ，Ｖｎおよび選択信号＃１，＃２が入力される。デマルチプレクサ１５には、駆動信号Ｗｐ，Ｗｎおよび選択信号＃１，＃２が入力される。また、選択信号＃１，＃２は、ＡＮＤゲート１６，１７，１８にもそれぞれ入力される。
　ＡＮＤゲート１６の出力側には、短絡部１９が接続される。短絡部１９には、デマルチプレクサ１３から出力されたＵｐＡＬＬおよびＵｎＡＬＬが入力され、短絡部１９は、ＡＮＤゲートから出力される信号がＨｉｇｈとなると、ＵｐＡＬＬをＵｐ１，Ｕｐ２，Ｕｐ３として出力するとともにＵｎＡＬＬをＵｎ１，Ｕｐ２，Ｕｐ３として出力する。ＵｐＡＬＬ，ＵｎＡＬＬは、制御部４ａから選択信号＃１，＃２によりＵｎ１，Ｕｐ２，Ｕｐ３が全て同一であることが指示されているときに、すなわち選択信号＃１，＃２が両方Ｈｉｇｈの場合に、制御部４ａから入力されるＵｎ，Ｕｐである。
　ＡＮＤゲート１７の出力側には、短絡部２０が接続される。短絡部２０には、デマルチプレクサ１４から出力されたＶｐＡＬＬおよびＶｎＡＬＬが入力され、短絡部２０は、ＡＮＤゲートから出力される信号がＨｉｇｈとなると、ＶｐＡＬＬをＶｐ１，Ｖｐ２，Ｖｐ３として出力するとともにＶｎＡＬＬをＶｎ１，Ｖｐ２，Ｖｐ３として出力する。ＶｐＡＬＬ，ＶｎＡＬＬは、制御部４ａから選択信号＃１，＃２によりＶｎ１，Ｖｐ２，Ｖｐ３が全て同一であることが指示されているときに、すなわち選択信号＃１，＃２が両方Ｈｉｇｈの場合に、制御部４ａから入力されるＶｎ，Ｖｐである。
　ＡＮＤゲート１８の出力側には、短絡部２１が接続される。短絡部２１には、デマルチプレクサ１５から出力されたＷｐＡＬＬおよびＷｎＡＬＬが入力され、短絡部２１は、ＡＮＤゲートから出力される信号がＨｉｇｈとなると、ＷｐＡＬＬをＷｐ１，Ｗｐ２，Ｗｐ３として出力するとともにＷｎＡＬＬをＷｎ１，Ｗｐ２，Ｗｐ３として出力する。ＷｐＡＬＬ，ＷｎＡＬＬは、制御部４ａから選択信号＃１，＃２によりＷｎ１，Ｗｐ２，Ｗｐ３が全て同一であることが指示されているときに、すなわち選択信号＃１，＃２が両方Ｈｉｇｈの場合に、制御部４ａから入力されるＷｎ，Ｗｐである。
　デマルチプレクサ１３は、制御部４ａから入力されたＵｐを４つの出力線のうちのいずれか１つに出力する。４つの出力線は、Ｕｐ１，Ｕｐ２，Ｕｐ３，ＵｐＡＬＬに対応する。デマルチプレクサ１４は、制御部４ａから入力されたＶｐを４つの出力線のうちのいずれか１つに出力する。４つの出力線は、Ｖｐ１，Ｖｐ２，Ｖｐ３，ＶｐＡＬＬに対応する。デマルチプレクサ１５は、制御部４ａから入力されたＷｐを４つの出力線のうちのいずれか１つに出力する。４つの出力線は、Ｗｐ１，Ｗｐ２，Ｗｐ３，ＷｐＡＬＬに対応する。
　本実施の形態の各選択信号の値と動作させるスイッチング素子の対応は、図７に示した対応と同様である。本実施の形態では、選択信号＃１がＬｏｗであり、選択信号＃２がＬｏｗの場合、デマルチプレクサ１３は、制御部４ａから入力されるＵｐをＵｐ１に対応する出力線に出力し、制御部４から入力されるＵｎをＵｎ１に対応する出力線に出力し、Ｕｐ２，Ｕｐ３，Ｕｎ２，Ｕｐ３に対応する出力線にはプルダウンによりＬｏｗを出力する。デマルチプレクサ１４，１５は、同様に、制御部４ａから入力されるＶｐ，ＷｐをＶｐ１，Ｗｐ１に対応する出力線にそれぞれ出力し、制御部４ａから入力されるＶｎ，ＷｎをＶｎ１，Ｗｎ１に対応する出力線にそれぞれ出力し、これら以外の出力線にはプルダウンによりＬｏｗを出力する。このとき、各ＡＮＤゲートの出力は、Ｌｏｗであるため、各短絡部は、オープンとなる。
　また、選択信号＃１がＨｉｇｈであり、選択信号＃２がＬｏｗの場合、デマルチプレクサ１３は、制御部４から入力されるＵｐをＵｐ２に対応する出力線に出力し、制御部４から入力されるＵｎをＵｎ２に対応する出力線に出力し、Ｕｐ１，Ｕｐ３，Ｕｎ１，Ｕｐ３に対応する出力線にはプルダウンによりＬｏｗを出力する。デマルチプレクサ１４，１５は、同様に、制御部４から入力されるＶｐ，ＷｐをＶｐ２，Ｗｐ２に対応する出力線にそれぞれ出力し、制御部４から入力されるＶｎ，ＷｎをＶｎ２，Ｗｎ２に対応する出力線にそれぞれ出力し、これら以外の出力線にはプルダウンによりＬｏｗを出力する。このとき、各ＡＮＤゲートの出力は、Ｌｏｗであるため、各短絡部は、オープンとなる。
　また、選択信号＃１がＬｏｗであり、選択信号＃２がＨｉｇｈの場合、デマルチプレクサ１３は、制御部４から入力されるＵｐをＵｐ３に対応する出力線に出力し、制御部４から入力されるＵｎをＵｎ３に対応する出力線に出力し、Ｕｐ１，Ｕｐ２，Ｕｎ１，Ｕｐ２に対応する出力線にはプルダウンによりＬｏｗを出力する。デマルチプレクサ１４，１５は、同様に、制御部４から入力されるＶｐ，ＷｐをＶｐ３，Ｗｐ３に対応する出力線にそれぞれ出力し、制御部４から入力されるＶｎ，ＷｎをＶｎ３，Ｗｎ３に対応する出力線にそれぞれ出力し、これら以外の出力線にはプルダウンによりＬｏｗを出力する。このとき、各ＡＮＤゲートの出力は、Ｌｏｗであるため、各短絡部は、オープンとなる。
　また、選択信号＃１，＃２の両方がＨｉｇｈの場合、デマルチプレクサ１３は、制御部４から入力されるＵｐをＵｐＡＬＬに対応する出力線に出力し、制御部４から入力されるＵｎをＵｎＡＬＬに対応する出力線に出力する。デマルチプレクサ１４，１５は、同様に、制御部４から入力されるＶｐ，ＷｐをＶｐＡＬＬ，ＷｐＡＬＬに対応する出力線にそれぞれ出力し、制御部４から入力されるＶｎ，ＷｎをＶｎＡＬＬ，ＷｎＡＬＬに対応する出力線にそれぞれ出力する。このとき、各短絡部は、ショートとなり、ＵｐＡＬＬはＵｐ１，Ｕｐ２，Ｕｐ３に対応する出力線に出力され、ＵｎＡＬＬはＵｎ１，Ｕｎ２，Ｕｎ３に対応する出力線に出力され、ＶｐＡＬＬはＶｐ１，Ｖｐ２，Ｖｐ３に対応する出力線に出力され、ＶｎＡＬＬはＶｎ１，Ｖｎ２，Ｖｎ３に対応する出力線に出力され、ＷｐＡＬＬはＷｐ１，Ｗｐ２，Ｗｐ３に対応する出力線に出力され、ＷｎＡＬＬはＷｎ１，Ｗｎ２，Ｗｎ３に対応する出力線に出力される。
　以上の動作により、デマルチプレクサ１３，１４，１５を用いて、実施の形態２と同様の動作を実施することができる。すなわち、本実施の形態では実施の形態２の駆動信号選択部を、デマルチプレクサ１３，１４，１５、ＡＮＤゲート１６，１７，１８および短絡部１９，２０，２１により実現する。制御部４ａにおける駆動信号および選択信号の生成方法と故障判定処理とは実施の形態２と同様である。
　以上のように、本実施の形態で述べたように、デマルチプレクサ１３，１４，１５を用いた場合も、実施の形態２と同様に、制御部４ａを実現するマイクロコントローラ等の出力端子数を抑制することができ、消費電力、ハードウェア規模およびコストの増加を抑えて、実施の形態１と同様の効果を得ることができる。
実施の形態４．
　上の実施の形態２では、制御部が選択信号＃１、選択信号＃２の２つの選択信号を出力する構成を説明したが、実施の形態４では、実施の形態２で述べた構成に、さらに各汎用インバータモジュールからの異常信号Ｆｏを出力する例を説明する。　
　図１０は、実施の形態４の電力変換装置１０１ｅの構成例を示す図である。図１０に示した電力変換装置１０１ｅは、モータ２とともに電動機システム１００ｅを構成する。本実施の形態の電力変換装置１０１ｅの構成は、各汎用インバータモジュールから異常信号Ｆｏが駆動信号選択部１２へ入力され、かつ駆動信号選択部１２が制御部４ａへ異常信号Ｆｏ２を入力するよう構成され、かつ表示部４００を追加する以外は、実施の形態２の電力変換装置１０１ｃの構成と同様である。実施の形態２と同様の機能を有する構成要素は、実施の形態２と同一の符号を付して重複する説明を省略する。本実施の形態の電力変換装置１０１ｅの動作は、異常信号Ｆｏおよび移動信号Ｆｏ２に関する動作を追加する以外は、実施の形態２の電力変換装置１０１ｃの動作と同様である。以下、実施の形態２と異なる部分を説明する。
　汎用インバータモジュールは、過電流異常、温度異常、またはスイッチング素子の駆動電圧の低下などの異常があった場合に、異常を検出するとともにスイッチング素子の動作を停止させ、異常信号Ｆｏを出力する機能を有するものがある。本実施の形態では、第１の汎用インバータモジュール５、第２の汎用インバータモジュール６および第３の汎用インバータモジュール３として、このような汎用インバータモジュールを用いることを前提とする。各汎用インバータから出力される異常信号Ｆｏは駆動信号選択部１２へ入力される。
　駆動信号選択部１２は、第１の汎用インバータモジュール５、第２の汎用インバータモジュール６および第３の汎用インバータモジュール７のうち少なくとも１つから異常信号Ｆｏを受け取った場合、制御部４ａに、異常信号Ｆｏ２を出力する。また、駆動信号選択部１２は、第１の汎用インバータモジュール５、第２の汎用インバータモジュール６および第３の汎用インバータモジュール７のうち少なくとも１つから異常信号Ｆｏを受け取った場合、制御部４ａから出力される駆動信号に関わらず、各汎用インバータモジュールへ出力する全駆動信号をＬｏｗとする。制御部４ａは、駆動信号選択部１２からＦｏ２を受け取ると、駆動信号の出力を停止させるとともに、表示部４００へ異常を示す情報を表示させる。なお、ここでは、電力変換装置１０１ｅが、表示部４００を備える例を説明したが、表示部４００を備えず、制御部４ａが、異常信号を外部に出力する等により外部へ異常を通知するようにしてもよい。
　また、ここでは、制御部４ａが、異常信号を受け取った場合に、異常を表示または外部へ通知するようにしたが、実施の形態１、２または３において、表示部をさらに備え、スイッチング素子の故障を検出した場合に、異常が発生したことを表示または外部へ通知するようにしてもよい。
　なお、以上の説明では、実施の形態２の構成に異常信号Ｆｏに関する処理を追加する例を説明したが、実施の形態１の構成において、異常信号Ｆｏを、直接、制御部４へ入力し、制御部４が、１つ以上の異常信号Ｆｏを受信した場合に駆動信号の出力を停止させるようにしてもよい。また、実施の形態３の構成において、異常信号Ｆｏを、直接、制御部４ａへ入力するようにして、制御部４ａが、１つ以上の異常信号Ｆｏを受信した場合に駆動信号の出力を停止させるようにしてもよい。
　本実施の形態では、汎用インバータモジュールが異常を検出した場合、制御部４ａが駆動信号の出力を停止させるようにしたので、異常の発生時に速やかに電力変換装置１０１ｅの動作を停止させることができる。
実施の形態５．
　実施の形態５では、基板への実装時に小型化することができる形態について説明する。図１１は、実施の形態５の電力変換装置１０１ｆの構成例を示す図である。図１１に示した電力変換装置１０１ｆは、モータ２とともに電動機システム１００ｆを構成する。本実施の形態の電力変換装置１０１ｆは、実施の形態２で述べた制御部４ａと駆動信号選択部１２とを１つの処理回路２２として実装する以外は、実施の形態２の電力変換装置１０１ｃと同様である。処理回路２２は、例えば、ＨＩＣ（ＨｙｂｒｉｄＩＣ）である。本実施の形態の動作は、実施の形態２の動作と同様である。
　このように構成することで、配線を含めると実装面積の大きい制御部４ａおよび駆動信号選択部１２を、集約して実装することができるので、電力変換装置１０１ｆを小型化することができる。
　ここでは、実施の形態２で述べた制御部４ａと駆動信号選択部１２とを１つの処理回路２２として実装する例を説明したが、実施の形態４で述べた制御部４ａと駆動信号選択部１２とを１つの処理回路として実装してもよい。
実施の形態６．
　図１２は、本発明の実施の形態６の空気調和機の構成例を示す図である。本実施の形態の空気調和機は、実施の形態１～５のいずれか１つで述べた電力変換装置を備える。図１２では、空気調和機が、実施の形態１の電力変換装置１０１を備える例を示しているが、実施の形態１の電力変換装置１０１の替わりに実施の形態２～５のいずれか１つの電力変換装置を備えてもよい。本実施の形態の空気調和機は、実施の形態１のモータ２を内蔵した圧縮機８１、四方弁８２、室外熱交換器８３、膨張弁８４、室内熱交換器８５が冷媒配管８６を介して取り付けられた冷凍サイクルを有して、セパレート形空気調和機を構成している。
　圧縮機８１内部には冷媒を圧縮する圧縮機構８７とこれを動作させるモータ２が設けられ、圧縮機８１から熱交換器８３と室内熱交換器８５間を冷媒が循環することで冷暖房などを行う冷凍サイクルが構成されている。なお、図１２に示した構成は、空気調和機だけでなく、冷蔵庫、冷凍庫等の冷凍サイクルを備える機器、すなわち冷凍サイクル装置に適用可能である。
　実施の形態１～実施の形態５で述べた電力変換装置は、冷凍サイクル装置に限らず、負荷に接続される任意の電力変換装置として適用可能である。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１　主回路コンデンサ、２　モータ、３，１０，１１　シャント抵抗、４，４ａ　制御部、５　第１の汎用インバータモジュール、６　第２の汎用インバータモジュール、７　第３の汎用インバータモジュール、８，９　電流センサ、１２　駆動信号選択部、１３～１５　デマルチプレクサ、１６～１８　ＡＮＤゲート、１９～２１　短絡部、２２　処理回路、５１～５６，６１～６６，７１～７６　スイッチング素子、５７，６７，７７　駆動部。

Claims (18)

  1. 　直流電源から出力される直流電力を交流電力へ変換するために用いられ、少なくとも第１の相に対応する第１の端子および第２の相に対応する第２の端子を有する電動機に用いられる電力変換装置であって、
    　前記第１の端子に第１の交流電力を出力する第１のインバータモジュールと、
    　前記第２の端子に第２の交流電力を出力する第２のインバータモジュールと、
    　前記第１のインバータモジュールは、前記直流電源の正の電極に接続され互いに並列に接続される複数の第１の正側スイッチング素子と、前記直流電源の負の電極に接続され互いに並列に接続される複数の第１の負側スイッチング素子とを備え、
    　前記第２のインバータモジュールは、前記直流電源の正の電極に接続され互いに並列に接続される複数の第２の正側スイッチング素子と、前記直流電源の負の電極に接続され互いに並列に接続される複数の第２の負側スイッチング素子とを備え、
    　前記第１のインバータモジュールには、前記複数の第１の正側スイッチング素子のそれぞれを駆動するための複数の第１の正側駆動信号と前記複数の第１の負側スイッチング素子のそれぞれを駆動するための複数の第１の負側駆動信号とが入力され、
    　前記第２のインバータモジュールには、前記複数の第２の正側スイッチング素子のそれぞれを駆動するための複数の第２の正側駆動信号と前記複数の第２の負側スイッチング素子のそれぞれを駆動するための複数の第２の負側駆動信号とが入力され、
    　第１の信号の値は第１の期間において第１の値であり前記第１の期間に続く第２に期間において前記第１の値と異なる第２の値であり、前記第１の信号は前記第１の正側駆動信号の１つであり、
    　第２の信号の値は、前記第２の期間において前記第２の値であり、前記第２の信号は前記複数の第２の負側駆動信号のうちの少なくとも１つであり、
    　前記第１の信号を除く全ての前記第１の正側駆動信号の値は、前記第２の期間において前記第１の値である電力変換装置。
  2. 　前記第１の値は、スイッチング素子をオフとすることを示す値であり、前記第２の値は、スイッチング素子をオンとすることを示す値であり、
    　前記第２の期間において前記電動機および前記第１の正側スイッチング素子を流れる電流の計測結果に基づいて、前記第１の正側スイッチング素子が故障しているか否かを判定する請求項１に記載の電力変換装置。
  3. 　前記第１の負側駆動信号の１つである第３の信号は第３の期間において前記第１の値であり前記第３の期間に続く第４の期間において前記第２の値であり、
    　前記第３の信号を除く全ての前記第１の負側駆動信号は、前記第４の期間において前記第１の値であり、前記複数の第２の正側駆動信号のうちの少なくとも１つは、前記第４の期間において前記第２の値である請求項２に記載の電力変換装置。
  4. 　前記第１の値は、スイッチング素子をオフとすることを示す値であり、前記第２の値は、スイッチング素子をオンとすることを示す値であり、
    　前記第４の期間において前記電動機および前記第１の正側スイッチング素子を流れる電流の計測結果に基づいて、前記第１の負側スイッチング素子が故障しているか否かを判定する請求項３に記載の電力変換装置。
  5. 　前記第１の正側スイッチング素子の故障と判定した場合、前記電動機に流れる電流を、通常時に前記電動機を流れる電流よりも少なくなるように制御する請求項２、３または４に記載の電力変換装置。
  6. 　前記第１の正側スイッチング素子の故障と判定した場合、前記電動機の回転速度を、通常時の前記電動機の回転速度より低下させるように制御する請求項２、３または４に記載の電力変換装置。
  7. 　前記第１の正側スイッチング素子の故障と判定した場合、前記電動機の運転を停止させるように制御する請求項２、３または４に記載の電力変換装置。
  8. 　前記第１の正側スイッチング素子の故障と判定した場合、外部へ異常を通知する請求項２、３または４に記載の電力変換装置。
  9. 　表示部、を備え、
    　前記第１の正側スイッチング素子の故障と判定した場合、前記表示部へ異常を示す情報を表示する請求項２、３または４に記載の電力変換装置。
  10. 　前記複数の第１の正側駆動信号、前記複数の第１の正側駆動信号、前記複数の第２の正側駆動信号および前記複数の第２の正側駆動信号を生成して出力する制御部、
    　を備える請求項１から９のいずれか１つに記載の電力変換装置。
  11. 　第１の正側信号、第１の負側信号、第２の正側信号および第２の負側信号と、第１の正側信号、第１の負側信号、第２の正側信号および第２の負側信号と前記複数の第１の正側駆動信号、前記複数の第１の正側駆動信号、前記複数の第２の正側駆動信号および前記複数の第２の正側駆動信号との関係を示す信号である選択信号と、を生成して出力する制御部と、
    　前記第１の正側信号および前記選択信号に基づいて、前記複数の第１の正側駆動信号を生成して出力し、前記第１の負側信号および前記選択信号に基づいて、前記複数の第１の負側駆動信号を生成して出力し、前記第２の正側信号および前記選択信号に基づいて、前記複数の第２の正側駆動信号を生成して出力し、前記第２の負側信号および前記選択信号に基づいて、前記複数の第２の負側駆動信号を生成して出力する駆動信号選択部と、
    　を備える請求項１から９のいずれか１つに記載の電力変換装置。
  12. 　前記第１および第２のインバータモジュールは、それぞれ異常を検出した場合に異常信号を前記駆動信号選択部へ出力し、
    　前記駆動信号選択部は、前記第１および第２のインバータモジュールのうち少なくとも１つから前記異常信号を受信すると、前記複数の第１の正側駆動信号、前記複数の第１の負側駆動信号、前記複数の第２の正側駆動信号および前記複数の第２の負側駆動信号を全て前記第１の値とする請求項１１に記載の電力変換装置。
  13. 　前記駆動信号選択部は、Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　ＣｉｒｃｕｉｔまたはＦｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙとして実装される請求項１１または１２に記載の電力変換装置。
  14. 　前記駆動信号選択部は、デマルチプレクサ、ＡＮＤゲート回路および短絡部で構成される請求項１２に記載の電力変換装置。
  15. 　前記複数の第１の正側スイッチング素子、前記複数の第１の負側スイッチング素子、前記複数の第２の正側スイッチング素子および前記複数の第２の負側スイッチング素子は、ワイドバンドギャップ半導体によって構成される請求項１から１４のいずれか１つに記載の電力変換装置。
  16. 　前記制御部および前記駆動信号選択部は、１つの処理回路として実装される請求項１３に記載の電力変換装置。
  17. 　請求項１から１６のいずれか１つに記載の電力変換装置と、
    　前記電力変換装置により駆動される電動機を有する圧縮機と、
    　を備える冷凍サイクル装置。
  18. 　請求項１７に記載の冷凍サイクル装置を備える空気調和機。
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