WO2017188625A1 - 패널구동시스템 및 소스드라이버 - Google Patents

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WO2017188625A1
WO2017188625A1 PCT/KR2017/003890 KR2017003890W WO2017188625A1 WO 2017188625 A1 WO2017188625 A1 WO 2017188625A1 KR 2017003890 W KR2017003890 W KR 2017003890W WO 2017188625 A1 WO2017188625 A1 WO 2017188625A1
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clock signal
signal
source driver
clock
frequency
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이상민
정민영
김원
최정희
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주식회사 실리콘웍스
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Publication date
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Definitions

  • the present invention relates to a technique for sensing a characteristic of a pixel disposed in a display panel and a technique for driving such a display panel.
  • the display apparatus includes a panel driver for controlling the brightness of pixels arranged in the panel, for example, a driver including a source driver and a timing controller.
  • the panel driver determines the data voltage according to the image data and controls the brightness of each pixel by supplying the data voltage to the pixels.
  • the brightness of each pixel may vary according to the characteristics of the pixels.
  • a pixel includes a driving transistor.
  • the threshold voltage of the driving transistor is changed, the brightness of the pixel may be changed even though the same data voltage is supplied. If the panel driver does not consider the change in the characteristics of these pixels, the pixels may be driven at an undesired brightness, which may cause a problem of lowering image quality.
  • the pixels may change in time or in a surrounding environment.
  • the panel driver supplies the data voltage without considering the changed characteristics of the pixels, a problem of deterioration of image quality, for example, a line defect, may occur.
  • the display device may further include a pixel sensing device that senses characteristics of pixels.
  • the pixel sensing device may check the characteristics of each pixel periodically or aperiodically and transfer the same to the panel driver.
  • the panel driver compensates for the data voltage according to the characteristic value of each pixel received from the pixel sensing device, thereby solving the problem of deterioration of image quality due to the characteristic change of the pixel.
  • the pixel sensing device may be configured as an independent device but may be included in the source driver.
  • the panel driving system may be configured while being included in the panel driving device.
  • the pixel sensing device periodically senses the pixel according to the sampling clock.
  • the frequency of the sampling clock is outside the operating range of the analog-digital converter (ADC) included in the pixel sensing device, the pixel sensing device May cause malfunctions.
  • ADC analog-digital converter
  • the sampling clock has the same frequency as the clock of the image data or has a similar frequency, an electromagnetic interference (EMI) noise may be inserted into the sensing data.
  • EMI electromagnetic interference
  • the present invention provides a source driver including a data driver, a clock generator, a sensing unit and an output unit.
  • the data driver converts the image data received according to the first clock signal to generate a data voltage.
  • the clock generator may generate a second clock signal having a different frequency from the first clock signal according to the external setting information.
  • the sensing unit may periodically sense the pixel according to the second clock signal.
  • the output unit may transmit sensing data for the pixel to the timing controller.
  • the present invention provides a panel drive system including a timing controller and a source driver.
  • the timing controller may receive sensing data for each pixel and include image data compensated according to the sensing data in an embedded clock signal.
  • the source driver receives the embedded clock signal from the timing controller, separates and restores the first clock signal, the control signal and the image data from the received embedded clock signal, and according to the setting information included in the control signal, the first clock signal.
  • the second clock signal having a different frequency from the second clock signal may be generated, the sensing data may be generated by sensing the pixel according to the second clock signal, and the generated sensing data may be transmitted to the timing controller.
  • the frequency of the sampling clock for pixel sensing can be adjusted according to the setting information.
  • EMI electromagnetic interference
  • FIG. 1 is a block diagram of a display device according to an embodiment of the present invention.
  • FIG. 2 is a diagram illustrating a pixel structure of each pixel of FIG. 1.
  • FIG. 3 is a block diagram of a source driver according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating examples in which the clock generation unit obtains setting information.
  • FIG. 5 is a flowchart of a first exemplary method of generating a second clock signal and transmitting / receiving sensing data and image data according to setting information.
  • FIG. 6 is a flowchart of a second exemplary method of generating a second clock signal and transmitting and receiving sensing data and video data according to setting information.
  • FIG. 7 is a configuration diagram of a first example of a clock generator.
  • FIG. 8 is a configuration diagram of a second example of the clock generation unit.
  • FIG. 9 is an exemplary configuration diagram of the frequency synthesizer shown in FIG. 8.
  • FIG. 10 is a configuration diagram of a third example of the clock generation unit.
  • FIG. 11 illustrates waveforms of a plurality of reference signals generated in a CDR circuit.
  • FIG. 12 is a view showing waveforms as a result of performing an exclusive logical sum operation on a plurality of reference signals.
  • FIG. 13 is a configuration diagram of a fourth example of the clock generation unit.
  • FIG. 14 is a diagram illustrating a waveform of a multiplication signal according to the example of FIG. 13.
  • FIG. 1 is a block diagram of a display device according to an embodiment of the present invention.
  • the display apparatus 100 may include a panel 110, a source driver 120, a gate driver 130, a timing controller 140, and the like.
  • a plurality of data lines DL, a plurality of gate lines GL, and a plurality of sensing lines SL may be disposed, and a plurality of pixels P may be disposed.
  • the gate driver 130 may supply a scan signal of a turn-on voltage or a turn-on voltage to the gate line GL.
  • the scan signal of the turn-on voltage is supplied to the pixel P, the pixel P is connected to the data line DL, and when the scan signal of the turn-off voltage is supplied to the pixel P, the pixel P and the data line The DL is disconnected.
  • the source driver 120 supplies a data voltage to the data line DL.
  • the data voltage supplied to the data line DL is supplied to the pixel P connected to the data line DL according to the scan signal.
  • the source driver 120 senses electrical characteristic values formed in each pixel P, for example, voltage, current, and the like.
  • the source driver 120 may be connected to each pixel P according to a scan signal, or may be connected to each pixel P according to a separate sensing signal. In this case, the sensing signal may be generated by the gate driver 130.
  • the timing controller 140 may supply various control signals to the gate driver 130 and the source driver 120.
  • the timing controller 140 may generate and transmit a gate control signal GCS to start the scan according to the timing implemented in each frame to the gate driver 120.
  • the timing controller 140 may output the image data RGB_DATA obtained by converting the image data input from the outside according to the data signal format used by the source driver 120 to the source driver 120.
  • the timing controller 140 may transmit a data control signal DCS that controls the source driver 120 to supply a data voltage to each pixel P according to each timing.
  • the timing controller 140 may compensate and transmit the image data RGB_DATA according to the characteristics of the pixel P.
  • the timing controller 140 may receive the sensing data SENSE_DATA from the source driver 120 to determine the characteristics of the pixel P.
  • the panel 110 may be an organic light emitting display panel.
  • the pixels P disposed on the panel 110 may include an organic light emitting diode (OLED) and one or more transistors.
  • OLED organic light emitting diode
  • the characteristics of the organic light emitting diode OLED and the transistor included in each pixel P may vary according to time or the surrounding environment.
  • the source driver 120 senses the characteristics of these components included in each pixel P. To the timing controller 140.
  • FIG. 2 is a diagram illustrating a pixel structure of each pixel of FIG. 1.
  • the pixel P may include an organic light emitting diode OLED, a driving transistor DRT, a switching transistor SWT, a sensing transistor SENT, a storage capacitor Cstg, and the like.
  • the organic light emitting diode OLED may be formed of an anode electrode, an organic layer, and a cathode electrode.
  • the organic light emitting diode OLED emits light while the anode electrode is connected to the driving voltage EVDD and the cathode electrode is connected to the base voltage EVSS under the control of the driving transistor DRT.
  • the driving transistor DRT may control the brightness of the organic light emitting diode OLED by controlling the driving current supplied to the organic light emitting diode OLED.
  • the first node N1 of the driving transistor DRT may be electrically connected to the anode electrode of the organic light emitting diode OLED, and may be a source node or a drain node.
  • the second node N2 of the driving transistor DRT may be electrically connected to a source node or a drain node of the switching transistor SWT, and may be a gate node.
  • the third node N3 of the driving transistor DRT may be electrically connected to the driving voltage line DVL for supplying the driving voltage EVDD, and may be a drain node or a source node.
  • the switching transistor SWT may be electrically connected between the data line DL and the second node N2 of the driving transistor DRT, and may be turned on by receiving a scan signal through the gate line GL.
  • the switching transistor SWT When the switching transistor SWT is turned on, the data voltage Vdata supplied from the source driver 120 is transferred to the second node N2 of the driving transistor DRT through the data line DL.
  • the storage capacitor Cstg may be electrically connected between the first node N1 and the second node N2 of the driving transistor DRT.
  • the storage capacitor Cstg may be a parasitic capacitor existing between the first node N1 and the second node N2 of the driving transistor DRT, or may be an external capacitor intentionally designed outside the driving transistor DRT. Can be.
  • the sensing transistor SENT supplies the reference voltage Vref to the first node N1 of the driving transistor DRT and the first node N1, and provides an electrical characteristic value of the first node N1, for example, a voltage.
  • the sensing line SL for sensing ⁇ may be electrically connected.
  • the source driver 120 senses the pixel P using the sensing signal Vsense transmitted through the sensing line SL.
  • the threshold voltage, mobility, and the like of the driving transistor DRT may be determined.
  • the degree of deterioration of the organic light emitting diode OLED such as the parasitic capacitance of the organic light emitting diode OLED, may be determined.
  • the source driver 120 may sense the voltage of the first node N1 and transmit the sensed voltage to the timing controller (see 140 of FIG. 1).
  • the timing controller (refer to 140 of FIG. 1) may determine the characteristics of each pixel P by analyzing the voltage of the first node N1.
  • FIG. 3 is a block diagram of a source driver according to an embodiment of the present invention.
  • the source driver 120 may include a data driver 310, a clock generator 320, a sensing unit 330, a memory 340, and an output unit 350.
  • the data driver 310 converts the image data RGB_DATA to generate a data voltage Vdata.
  • the data driver 310 may receive the image data RGB_DATA according to the first clock signal CLK_DATA.
  • the first clock signal CLK_DATA may be embedded in the image data RGB_DATA, and this type of clock signal is also called an embedded clock signal.
  • the source driver 120 may receive the embedded clock signal from the timing controller and recover the clock signal and data from the embedded clock signal using a CDR (Clock Data Recovery) circuit.
  • the reconstructed data may include image data RGB_DATA and a control signal (see DCS of FIG. 1).
  • the clock generator 320 may generate a second clock signal CLK_SP having a different frequency from the first clock signal CLK_DATA according to the setting information.
  • the second clock signal CLK_SP is a clock signal that indicates a sensing period for the pixel as the sampling clock.
  • the general source driver instructs the sensing period for the pixel using the first clock signal CLK_DATA without the same configuration as the clock generator 320.
  • this general source driver malfunctions.
  • the frequency of the first clock signal CLK_DATA is too low than the frequency that the source driver can sense, the sensing performance of the source driver is deteriorated.
  • the clock of the image data and the frequency of the sampling clock are the same, there is a problem that EMI interference is inserted into the image data or the sensing data.
  • the clock generator 320 Since the clock generator 320 generates the second clock signal CLK_SP according to the setting information, this problem may be solved. For example, since the clock generator 320 generates the second clock signal CLK_SP to operate the source driver in a proper range using the setting information, there is no problem in that the source driver malfunctions or the sensing performance is degraded. . In addition, since the clock generation unit 320 may generate the second clock signal CLK_SP at a frequency different from the first clock signal CLK_DATA by using the setting information, electromagnetic interference EMI may be improved. .
  • the sensing unit 330 may periodically sense the pixel according to the second clock signal CLK_SP generated by the clock generator 320.
  • the sensing signal Vsense of the pixel is an analog signal (for example, a voltage signal or a current signal)
  • the sensing unit 330 converts the analog signal into digital data (ADC: Analog-Digital Converter). ) May be further included.
  • the sensing unit 330 may generate sensing data according to the second clock signal CLK_SP and store the sensing data in the memory 340.
  • the output unit 350 may transmit the sensing data SENSE_DATA stored in the memory 340 to the timing controller.
  • the clock generator 320 may obtain the setting information from the outside.
  • FIG. 4 is a diagram illustrating examples in which the clock generation unit obtains setting information.
  • the setting information may be obtained from the outside.
  • the setting information may be included in the control signal DCS received from the timing controller.
  • the clock generator 320a may obtain setting information from the control signal DCS and generate a second clock signal CLK_SP according to the setting information.
  • the control signal DCS may include setting information indicating the frequency of the second clock signal CLK_SP, and the clock generation unit 320a may set the frequency of the second clock signal CLK_SP according to the setting information. Can be set.
  • the clock generator 320b may obtain setting information through a setting value of an external circuit connected to a specific pin.
  • an impedance circuit may be connected to a specific pin of the source driver, and the clock generator 320b may set the frequency of the second clock signal CLK_SP according to the impedance value of the impedance circuit.
  • the setting information stored in the clock generator 320c may be programmed according to an external signal.
  • the clock generator 320c may generate a second clock signal CLK_SP according to the programmed setting information.
  • FIG. 5 is a flowchart of a first exemplary method of generating a second clock signal and transmitting / receiving sensing data and image data according to setting information.
  • the timing controller 140 may transmit setting information to the source driver (S502).
  • the setting information may be included in the control signal or transmitted as a separate signal.
  • the source driver 120 may generate the second clock signal CLK_SP according to the received setting information (S504).
  • the received setting information may include frequency information.
  • the source driver 120 may set the frequency of the second clock signal CLK_SP according to the received frequency information.
  • the source driver 120 may sense the pixel according to the second clock signal CLK_SP and generate sensing data in operation S506.
  • the source driver 120 may transmit sensing data about the pixel to the timing controller 140.
  • the timing controller 140 may determine the characteristic value of each pixel using the sensing data and compensate the image data (S510).
  • the timing controller 140 may transmit the compensated image data to the source driver 120 (S512).
  • the source driver 120 may supply a data voltage to the pixel according to the received image data.
  • the timing controller 140 may transmit the changed setting information to the source driver 120 at any time or at a predetermined time (S514).
  • the source driver 120 may change the setting of the second clock signal CLK_SP according to the changed setting information (S516).
  • the source driver 120 may change the frequency of the second clock signal CLK_SP according to the changed setting information.
  • the source driver 120 may sense the pixel according to the changed second clock signal CLK_SP (S518) and transmit the sensing data to the timing controller 140 (S520).
  • FIG. 6 is a flowchart of a second exemplary method of generating a second clock signal and transmitting and receiving sensing data and video data according to setting information.
  • the source driver 120 may check external setting information (S602) and generate a second clock signal CLK_SP according to the setting information (S604).
  • the source driver 120 may sense the pixel and generate sensing data according to the second clock signal CLK_SP (S606).
  • the source driver 120 may transmit sensing data regarding the pixel to the timing controller 140.
  • the timing controller 140 may determine the characteristic value of each pixel by using the sensing data and compensate the image data (S610).
  • the timing controller 140 may transmit the compensated image data to the source driver 120 (S612).
  • the source driver 120 may supply a data voltage to the pixel according to the received image data.
  • the external setting information may be changed at any time or at a predetermined time.
  • the source driver 120 may check the changed setting information (S614) and change the setting of the second clock signal CLK_SP according to the setting information (S616). For example, the source driver 120 may change the frequency of the second clock signal CLK_SP according to the changed setting information.
  • the source driver 120 may sense the pixel according to the changed second clock signal CLK_SP (S618) and transmit the sensing data to the timing controller 140 (S620).
  • FIG. 7 is a configuration diagram of a first example of a clock generator.
  • the clock generator 700 may include a voltage generator 710, a voltage selector 720, and a voltage controlled oscillator (VCO) unit.
  • VCO voltage controlled oscillator
  • the voltage generator 710 may generate a plurality of voltages Vref and provide the generated voltages to the voltage selector 720.
  • the voltage generator 710 may include a voltage divider circuit composed of a plurality of resistors, and may generate a plurality of voltages Vref through the voltage divider circuit.
  • the voltage selector 720 may select one of the plurality of voltages Vref as the set voltage Vset according to the set information CONTROL.
  • the VCO 730 may generate a second clock signal CLK_SP by determining a frequency according to the set voltage Vset.
  • FIG. 8 is a configuration diagram of a second example of the clock generation unit.
  • the clock generator 800 may include a clock data recovery (CDR) circuit 810 and a frequency synthesizer 820.
  • CDR clock data recovery
  • the CDR circuit 810 may recover the first clock signal CLK_DATA from the image data RGB_DATA received from the timing controller.
  • the frequency synthesizer 820 may generate a second clock signal CLK_SP having a different frequency based on the first clock signal CLK_DATA.
  • the frequency of the second clock signal CLK_SP may be determined according to the setting information CONTROL received from the timing controller.
  • each source driver When there are a plurality of source drivers in the panel driving system and each source driver generates the second clock signal CLK_SP according to a separate reference (for example, a set voltage, etc.), a second source generated by each source driver There may be a difference in the clock signal CLK_SP.
  • a plurality of source drivers may have a change in PVT (Process, Voltage, Temperature). Even if a plurality of source drivers input the same set voltage to the VCO unit, the second clock signal CLK_SP differs according to the PVT change. Can be generated.
  • the clock generator 800 when the clock generator 800 generates the second clock signal CLK_SP based on the first clock signal CLK_DATA, as shown in FIG. 8, the first clock that all source drivers commonly receive from the timing controller. Since the second clock signal CLK_SP is generated based on the signal CLK_DATA, the aforementioned difference may be eliminated.
  • FIG. 9 is an exemplary configuration diagram of the frequency synthesizer shown in FIG. 8.
  • the frequency synthesizer 820 includes a first counter 910, a comparator 920, a charge pump 930, a VCO unit 940, a second counter 950, and the like.
  • PHASE LOCKING LOOP PHASE LOCKING LOOP
  • the output of the VCO unit 940 may be used as the second clock signal CLK_SP.
  • the frequency synthesizer 820 may generate a second clock signal CLK_SP having a frequency M / N times the frequency of the first clock signal CLK_DATA based on the first clock signal CLK_DATA.
  • M is a natural number
  • N may be a natural number larger than M.
  • the first counter 910 may generate a reference signal iREF having a frequency 1 / N (N is a natural number) times the first clock signal by counting the first clock signal CLK_DATA.
  • the second counter 950 counts the second clock signal CLK_SP output from the VCO unit 940 to obtain a feedback signal iFB having a frequency 1 / M (M is a natural number) times the second clock signal CLK_SP. ) Can be created.
  • the first counter 910 and the second counter 950 may also be referred to as dividers in that frequency is divided into 1 / N or 1 / M times.
  • the comparator 920 may control the VCO unit 940 by comparing the phase of the reference signal iREF and the feedback signal iFB.
  • the comparator 920 may generate an up / down signal by comparing the phase of the reference signal iREF and the feedback signal iFB, and may transmit the updown signal to the charge pump 930.
  • the charge pump 930 may control the VCO unit 940 according to the up-down signal.
  • a second clock signal CLK_SP having a frequency of M / N times the first clock signal CLK_DATA is generated.
  • the frequency of the second clock signal CLK_SP is 50 MHz.
  • the frequency of the second clock signal CLK_SP is 66.6 MHz.
  • the setting values N and M for the first counter 910 and the second counter 950 may be included in the setting information CONTROL described with reference to FIG. 8.
  • the timing controller when the setting information (CONTROL) is received from the timing controller, the timing controller includes the setting values for N and M in the setting information (CONTROL) and transmits them, and the source driver according to the setting information (CONTROL)
  • the frequency of the second clock signal CLK_SP may be determined.
  • FIG. 10 is a configuration diagram of a third example of the clock generation unit.
  • the clock generator 1000 may include a CDR circuit 1010 and a signal combiner 1020.
  • the CDR circuit 1010 may recover the first clock signal CLK_DATA from the image data RGB_DATA received from the timing controller.
  • the plurality of reference signals MULTI-PHASE CLK_DATA having the same frequency and a constant phase difference with respect to the first clock signal CLK_DATA may be generated and transmitted to the signal combination unit 1020.
  • the signal combination unit 1020 may generate the second clock signal CLK_SP by performing an exclusive logical sum (XOR) operation on the plurality of reference signals MULTI-PHASE CLK_DATA.
  • the exclusive logical sum operation may be performed according to the setting information (CONTROL).
  • FIG. 11 is a diagram showing waveforms of a plurality of reference signals generated by a CDR circuit
  • FIG. 12 is a diagram showing waveforms as a result of an exclusive logical sum operation of a plurality of reference signals.
  • the CDR circuit may include a DLL (DELAY LOCKING LOOP) circuit, which may generate a plurality of reference signals CK.Ph0 to CK.Ph23 of different phases using the first clock signal.
  • DLL DELAY LOCKING LOOP
  • the signal combination unit may perform an exclusive logical sum operation on a portion of the plurality of reference signals CK.Ph0 to CK.Ph23 generated by the DLL circuit. For example, the signal combination unit may generate the first output signal 2xCKa by performing an exclusive logic operation on the first reference signal CK.Ph0 and the seventh reference signal CK.Ph6. The signal combination unit may generate the second output signal 2xCKb by performing an exclusive logic operation on the fourth reference signal CK.Ph3 and the tenth reference signal CK.Ph9. The first output signal 2xCKa or the second output signal 2xCKb may be used as the second clock signal as it is.
  • an exclusive logical sum operation of the first output signal 2xCKa and the second output signal 2xCKb may generate a third output signal 4xCK having a frequency four times that of the reference signal.
  • the signal combination unit may generate a second clock signal corresponding to an L (L is a natural number) square multiple of the first clock signal frequency through the exclusive logical sum operation.
  • the setting value L may be determined by the setting information.
  • FIG. 13 is a configuration diagram of a fourth example of the clock generation unit.
  • the clock generation unit 1300 may include a CDR circuit 1010, a signal combination unit 1320, a counter 1330, and the like.
  • the CDR circuit 1010 may recover the first clock signal CLK_DATA from the image data RGB_DATA received from the timing controller.
  • a plurality of reference signals MULTI-PHASE CLK_DATA having the same frequency and a constant phase difference with respect to the first clock signal CLK_DATA may be generated and transmitted to the signal combination unit 1320.
  • the signal combination unit 1320 may generate a multiplication signal having a frequency P (P is a natural number) times the first clock signal by combining the plurality of reference signals MULTI-PHASE CLK_DATA.
  • P is a natural number
  • the combination of the signal combination unit 1320 may include an AND operation, an OR operation, and the like.
  • the counter 1330 may count the multiplication signal to generate a second clock signal CLK_SP having a frequency 1 / Q (Q is a natural number) times the multiplication signal.
  • P may be a fixed value and Q may be a value determined by the setting information.
  • FIG. 14 is a diagram illustrating a waveform of a multiplication signal according to the example of FIG. 13.
  • the signal combination unit may generate a multiplication signal by combining a plurality of reference signals. See FIG. 11 for waveforms of the plurality of reference signals.
  • the signal combination unit includes a first reference signal ( ) And the inverted signal of the second reference signal ( ) Is ANDed so that the first output signal ( ) And in the same way, the third reference signal ( ) And the inverted signal of the fourth reference signal ( ) Is ANDed so that the second output signal ( ) Can be created. And, the signal combination unit sequentially, the fifth reference signal ( ) To the 24 th reference signal ( For two consecutive successive reference signals, one is circular and the other is inverted and AND to generate a total of 12 output signals.
  • the signal combination unit may generate a multiplication signal (12x clock) having a frequency 12 times that of the first clock signal by ORing all of the output signals.
  • the signal combination unit may generate a second clock signal corresponding to the setting information by counting a signal 12x clock multiplied by 12 times again.
  • the frequency of the sampling clock (second clock signal) for pixel sensing can be adjusted according to the setting information.
  • EMI electromagnetic interference

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Abstract

본 발명은 설정정보에 따라 화소 센싱을 위한 샘플링클럭의 주파수를 조절할 수 있는 기술을 제공한다.

Description

패널구동시스템 및 소스드라이버
본 발명은 디스플레이 패널에 배치되는 화소의 특성을 센싱하는 기술과 이러한 디스플레이 패널을 구동하는 기술에 관한 것이다.
디스플레이 장치에는 패널에 배치되는 화소들의 밝기를 제어하는 패널구동장치-예를 들어, 소스드라이버 및 타이밍컨트롤러를 포함하는 구동장치-가 포함된다.
패널구동장치는 영상데이터에 따라 데이터전압을 결정하고, 이러한 데이터전압을 화소들로 공급함으로써 각 화소의 밝기를 제어한다.
한편, 동일한 데이터전압이 공급되더라도 화소들의 특성에 따라 각 화소의 밝기는 달라질 수 있다. 예를 들어, 화소에는 구동트랜지스터가 포함되는데, 구동트랜지스터의 문턱전압이 달라지면 동일한 데이터전압이 공급되더라도 해당 화소의 밝기는 달라질 수 있다. 패널구동장치가 이러한 화소들의 특성변화를 고려하지 않게 되면 화소들이 원하지 않는 밝기로 구동됨으로써 화질이 낮아지는 문제가 발생할 수 있다.
구체적으로, 화소들은 시간에 따라 혹은 주변 환경에 따라 특성이 변할 수 있다. 그런데, 이때, 패널구동장치가 화소들의 변화된 특성을 고려하지 않고 데이터전압을 공급하게 되면, 화질이 저하되는 문제-예를 들어, 라인디펙트(line defect) 등의 문제-가 발생할 수 있다.
이러한 화질 저하의 문제를 개선하기 위해 디스플레이 장치는 화소들의 특성을 센싱하는 화소센싱장치를 더 포함할 수 있다. 화소센싱장치는 각 화소의 특성을 주기적으로 혹은 비주기적으로 체크하여 패널구동장치에 전달할 수 있다. 그리고, 패널구동장치는 화소센싱장치로부터 전달받은 각 화소의 특성치에 따라 데이터전압을 보상함으로써 화소의 특성변화에 따른 화질 저하의 문제를 해결할 수 있다.
화소센싱장치는 독립적인 장치로서 구성될 수도 있으나, 소스드라이버에 포함될 수도 있다. 또한, 패널구동장치에 포함되면서 패널구동시스템을 구성할 수도 있다.
한편, 화소센싱장치는 샘플링클럭에 따라 화소를 주기적으로 센싱하게 되는데, 샘플링클럭의 주파수가 화소센싱장치에 포함된 아날로그-디지털변환기(ADC: Analog-Digital Converter)의 작동범위를 벗어나는 경우 화소센싱장치가 오작동하는 문제가 발생할 수 있다. 또한, 샘플링클럭이 영상데이터의 클럭과 동일한 주파수를 가지거나 유사한 주파수를 가지는 경우 센싱데이터에 전자파방해(EMI: Electro-Magnetic Interference) 노이즈가 삽입되는 문제가 발생할 수 있다.
이러한 배경에서, 본 발명의 목적은, 설정정보에 따라 화소 센싱을 위한 샘플링클럭의 주파수를 조절할 수 있는 기술을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 데이터구동부, 클럭생성부, 센싱부 및 출력부를 포함하는 소스드라이버를 제공한다.
이러한 소스드라이버에서 데이터구동부는 제1클럭신호에 따라 수신되는 영상데이터를 변환하여 데이터전압을 생성할 수 있다. 클럭생성부는 외부 설정정보에 따라 제1클럭신호와 주파수가 다른 제2클럭신호를 생성할 수 있다. 센싱부는 제2클럭신호에 따라 주기적으로 화소를 센싱할 수 있다. 그리고, 출력부는 화소에 대한 센싱데이터를 타이밍컨트롤러로 전송할 수 있다.
다른 측면에서, 본 발명은, 타이밍컨트롤러 및 소스드라이버를 포함하는 패널구동시스템을 제공한다.
이러한 패널구동시스템에서 타이밍컨트롤러는 각 화소에 대한 센싱데이터를 수신하고 센싱데이터에 따라 보상된 영상데이터를 임베디드클럭신호에 포함시켜 전송할 수 있다. 그리고, 소스드라이버는 타이밍컨트롤러로부터 임베디드클럭신호를 수신하고, 수신된 임베디드클럭신호로부터 제1클럭신호, 제어신호 및 영상데이터를 분리해서 복원하며, 제어신호에 포함된 설정정보에 따라 제1클럭신호와 주파수가 다른 제2클럭신호를 생성하고, 제2클럭신호에 따라 화소를 센싱하여 센싱데이터를 생성하며 생성된 센싱데이터를 타이밍컨트롤러로 전송할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 설정정보에 따라 화소 센싱을 위한 샘플링클럭의 주파수를 조절할 수 있게 된다. 그리고, 본 발명에 의하면, 화소센싱장치(혹은 이를 포함하는 소스드라이버 및 패널구동시스템)의 오동작을 방지하고 전자파방해(EMI) 노이즈를 개선하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이장치의 구성도이다.
도 2는 도 1의 각 화소에 대한 화소 구조를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 소스드라이버의 구성도이다.
도 4는 클럭생성부가 설정정보를 획득하는 예시들을 나타내는 도면이다.
도 5는 설정정보에 따라 제2클럭신호를 생성하고 센싱데이터 및 영상데이터를 송수신하는 제1예시 방법의 흐름도이다.
도 6은 설정정보에 따라 제2클럭신호를 생성하고 센싱데이터 및 영상데이터를 송수신하는 제2예시 방법의 흐름도이다.
도 7은 클럭생성부의 제1예시 구성도이다.
도 8은 클럭생성부의 제2예시 구성도이다.
도 9는 도 8에 도시된 주파수합성부의 예시 구성도이다.
도 10은 클럭생성부의 제3예시 구성도이다.
도 11은 CDR회로에서 생성되는 복수의 기준신호의 파형을 나타내는 도면이다.
도 12는 복수의 기준신호를 배타적논리합 연산한 결과 파형을 나타내는 도면이다.
도 13은 클럭생성부의 제4예시 구성도이다.
도 14는 도 13의 예시에 따른 체배신호의 파형을 나타내는 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이장치의 구성도이다.
도 1을 참조하면, 디스플레이장치(100)는 패널(110), 소스드라이버(120), 게이트드라이버(130), 타이밍컨트롤러(140) 등을 포함할 수 있다.
패널(110)에는 다수의 데이터라인(DL), 다수의 게이트라인(GL) 및 다수의 센싱라인(SL)이 배치되고, 다수의 화소(P)가 배치될 수 있다.
게이트드라이버(130)는 턴온전압 혹은 턴온프전압의 스캔신호를 게이트라인(GL)으로 공급할 수 있다. 이러한 턴온전압의 스캔신호가 화소(P)로 공급되면 해당 화소(P)는 데이터라인(DL)과 연결되고 턴오프전압의 스캔신호가 화소(P)로 공급되면 해당 화소(P)와 데이터라인(DL)의 연결은 해제된다.
소스드라이버(120)는 데이터라인(DL)으로 데이터전압을 공급한다. 데이터라인(DL)으로 공급된 데이터전압은 스캔신호에 따라 데이터라인(DL)과 연결된 화소(P)로 공급되게 된다.
소스드라이버(120)는 각 화소(P)에 형성되는 전기적 특성치-예를 들어, 전압, 전류 등-를 센싱한다. 소스드라이버(120)는 스캔신호에 따라 각 화소(P)와 연결될 수도 있고, 별도의 센싱신호에 따라 각 화소(P)와 연결될 수도 있다. 이때, 센싱신호는 게이트드라이버(130)에 의해 생성될 수 있다.
타이밍컨트롤러(140)는 게이트드라이버(130) 및 소스드라이버(120)로 각종 제어신호를 공급할 수 있다. 타이밍컨트롤러(140)는 각 프레임에서 구현하는 타이밍에 따라 스캔이 시작되도록 하는 게이트제어신호(GCS)를 생성하여 게이트드라이버(120)로 전송할 수 있다. 그리고, 타이밍컨트롤러(140)는 외부에서 입력되는 영상데이터를 소스드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환한 영상데이터(RGB_DATA)를 소스드라이버(120)로 출력할 수 있다. 또한, 타이밍컨트롤러(140)는 각 타이밍에 맞게 소스드라이버(120)가 각 화소(P)로 데이터전압을 공급하도록 제어하는 데이터제어신호(DCS)를 전송할 수 있다.
타이밍컨트롤러(140)는 화소(P)의 특성에 따라 영상데이터(RGB_DATA)를 보상하여 전송할 수 있다. 이때, 타이밍컨트롤러(140)는 화소(P)의 특성을 파악하기 위해 소스드라이버(120)로부터 센싱데이터(SENSE_DATA)를 수신할 수 있다.
패널(110)은 유기발광표시패널일 수 있다. 이때, 패널(110)에 배치되는 화소(P)들은 유기발광다이오드(OLED: Organic Light Emitting Diode) 및 하나 이상의 트랜지스터를 포함할 수 있다. 각 화소(P)에 포함되는 유기발광다이오드(OLED) 및 트랜지스터의 특성은 시간 혹은 주변 환경에 따라 변할 수 있는데, 소스드라이버(120)는 각 화소(P)에 포함된 이러한 구성요소들의 특성을 센싱하여 타이밍컨트롤러(140)로 전송할 수 있다.
도 2는 도 1의 각 화소에 대한 화소 구조를 나타내는 도면이다.
도 2를 참조하면, 화소(P)는 유기발광다이오드(OLED), 구동트랜지스터(DRT), 스위칭트랜지스터(SWT), 센싱트랜지스터(SENT) 및 스토리지캐패시터(Cstg) 등을 포함할 수 있다.
유기발광다이오드(OLED)는 애노드전극, 유기층 및 캐소드전극 등으로 이루어질 수 있다. 유기발광다이오드(OLED)는 구동트랜지스터(DRT)의 제어에 따라 애노드전극은 구동전압(EVDD)과 연결되고 캐소드전극은 기저전압(EVSS)과 연결되면서 발광하게 된다.
구동트랜지스터(DRT)는 유기발광다이오드(OLED)로 공급되는 구동전류를 제어함으로써 유기발광다이오드(OLED)의 밝기를 제어할 수 있다.
구동트랜지스터(DRT)의 제1노드(N1)는 유기발광다이오드(OLED)의 애노드전극과 전기적으로 연결될 수 있으며, 소스 노드 혹은 드레인 노드일 수 있다. 구동트랜지스터(DRT)의 제2노드(N2)는 스위칭트랜지스터(SWT)의 소스 노드 혹은 드레인 노드와 전기적으로 연결될 수 있으며, 게이트 노드일 수 있다. 구동트랜지스터(DRT)의 제3노드(N3)는 구동전압(EVDD)을 공급하는 구동전압라인(DVL)과 전기적으로 연결될 수 있으며, 드레인 노드 혹은 소스 노드일 수 있다.
스위칭트랜지스터(SWT)는 데이터라인(DL)과 구동트랜지스터(DRT)의 제2노드(N2) 사이에 전기적으로 연결되고, 게이트 라인(GL)을 통해 스캔신호를 공급받아 턴온될 수 있다.
이러한 스위칭트랜지스터(SWT)가 턴온되면 데이터라인(DL)을 통해 소스드라이버(120)로부터 공급된 데이터전압(Vdata)이 구동트랜지스터(DRT)의 제2노드(N2)로 전달되게 된다.
스토리지캐패시터(Cstg)는 구동트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 전기적으로 연결될 수 있다.
스토리지캐패시터(Cstg)는 구동트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 존재하는 기생캐패시터일 수도 있고, 구동트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터일 수 있다.
센싱트랜지스터(SENT)는 구동트랜지스터(DRT)의 제1노드(N1)와, 제1노드(N1)로 기준전압(Vref)을 공급하고 제1노드(N1)의 전기적 특성치-예를 들어, 전압-를 센싱하는 센싱라인(SL)을 전기적으로 연결시킬 수 있다. 그리고, 소스드라이버(120)는 센싱라인(SL)을 통해 전달되는 센싱신호(Vsense)를 이용하여 화소(P)를 센싱하게 된다.
제1노드(N1)의 전압을 센싱하면, 구동트랜지스터(DRT)의 문턱전압, 이동도(mobility) 등을 파악할 수 있다. 또한, 제1노드(N1)의 전압을 센싱하면, 유기발광다이오드(OLED)의 기생캐패시턴스 등의 유기발광다이오드(OLED)의 열화정도를 파악할 수 있다.
소스드라이버(120)는 제1노드(N1)의 전압을 센싱하여 타이밍컨트롤러(도 1의 140 참조)로 전송할 수 있다. 그리고, 타이밍컨트롤러(도 1의 140 참조)는 이러한 제1노드(N1)의 전압을 분석하여 각 화소(P)의 특성을 파악할 수 있다.
도 3은 본 발명의 일 실시예에 따른 소스드라이버의 구성도이다.
도 3을 참조하면, 소스드라이버(120)는 데이터구동부(310), 클럭생성부(320), 센싱부(330), 메모리(340), 출력부(350) 등을 포함할 수 있다.
데이터구동부(310)는 영상데이터(RGB_DATA)를 변환하여 데이터전압(Vdata)을 생성한다.
데이터구동부(310)는 제1클럭신호(CLK_DATA)에 따라 영상데이터(RGB_DATA)를 수신할 수 있다. 제1클럭신호(CLK_DATA)는 영상데이터(RGB_DATA)에 내장될 수 있는데, 이러한 형태의 클럭신호를 임베디드클럭(embeded clock)신호라고 부르기도 한다.
소스드라이버(120)는 타이밍컨트롤러로부터 임베디드클럭신호를 수신하고 CDR(Clock Data Recovery)회로를 이용하여 임베디드클럭신호로부터 클럭신호와 데이터로 분리해서 복원해 낼 수 있다. 복원된 데이터에는 영상데이터(RGB_DATA) 및 제어신호(도 1의 DCS 참조)가 포함될 수 있다.
클럭생성부(320)는 설정정보에 따라 제1클럭신호(CLK_DATA)와 주파수가 다른 제2클럭신호(CLK_SP)를 생성할 수 있다. 제2클럭신호(CLK_SP)는 샘플링클럭으로서 화소에 대한 센싱주기를 지시하는 클럭신호이다.
일반적인 소스드라이버는, 클럭생성부(320)와 같은 구성이 없이 제1클럭신호(CLK_DATA)를 이용하여 화소에 대한 센싱주기를 지시하였다. 그런데, 이러한 일반적인 소스드라이버에는 몇 가지 문제가 있었다. 일 예로서, 소스드라이버가 센싱할 수 있는 주파수보다 제1클럭신호(CLK_DATA)의 주파수가 더 높은 경우 소스드라이버가 오동작하는 문제가 있었다. 다른 예로서, 소스드라이버가 센싱할 수 있는 주파수보다 제1클럭신호(CLK_DATA)의 주파수가 너무 낮은 경우 소스드라이버의 센싱 성능이 저하되는 문제가 있었다. 또 다른 예로서, 영상데이터의 클럭과 샘플링클럭의 주파수가 동일한 경우 전자파방해(EMI) 노이즈가 영상데이터 혹은 센싱데이터에 삽입되는 문제가 있었다.
클럭생성부(320)는 설정정보에 따라 제2클럭신호(CLK_SP)를 생성하기 때문에 이러한 문제가 해결될 수 있다. 예를 들어, 클럭생성부(320)는 설정정보를 이용하여 소스드라이버가 적정 범위에서 작동되도록 제2클럭신호(CLK_SP)를 생성하기 때문에 소스드라이버가 오동작하거나 센싱 성능이 저하되는 문제가 발생하지 않는다. 또한, 클럭생성부(320)는 설정정보를 이용하여 제1클럭신호(CLK_DATA)와 다른 주파수로 제2클럭신호(CLK_SP)를 생성할 수 있기 때문에 전자파방해(EMI) 노이즈가 개선되는 효과가 있다.
센싱부(330)는 클럭생성부(320)에서 생성된 제2클럭신호(CLK_SP)에 따라 주기적으로 화소를 센싱할 수 있다. 화소에 대한 센싱신호(Vsense)가 아날로그신호(예를 들어, 전압신호 혹은 전류신호)인 경우, 센싱부(330)는 아날로그신호를 디지털데이터로 변환하는 아날로그-디지털컨버터(ADC: Analog-Digital Converter)를 더 포함할 수 있다.
센싱부(330)는 제2클럭신호(CLK_SP)에 따라 센싱데이터를 생성하여 메모리(340)에 저장할 수 있다. 그리고, 출력부(350)는 메모리(340)에 저장된 센싱데이터(SENSE_DATA)를 타이밍컨트롤러로 전송할 수 있다.
한편, 클럭생성부(320)는 외부로부터 설정정보를 획득할 수 있다.
도 4는 클럭생성부가 설정정보를 획득하는 예시들을 나타내는 도면이다.
도 4를 참조하면, 설정정보는 외부로부터 획득될 수 있다.
도 4의 (A)를 참조하면, 설정정보는 타이밍컨트롤러로부터 수신되는 제어신호(DCS)에 포함될 수 있다. 클럭생성부(320a)는 제어신호(DCS)에서 설정정보를 획득하고 이러한 설정정보에 따라 제2클럭신호(CLK_SP)를 생성할 수 있다. 예를 들어, 제어신호(DCS)에는 제2클럭신호(CLK_SP)의 주파수를 지시하는 설정정보가 포함될 수 있고, 클럭생성부(320a)는 이러한 설정정보에 따라 제2클럭신호(CLK_SP)의 주파수를 설정할 수 있다.
도 4의 (B)를 참조하면, 클럭생성부(320b)는 특정 핀(pin)과 연결된 외부 회로의 설정값을 통해 설정정보를 획득할 수 있다. 예를 들어, 소스드라이버의 특정 핀에는 임피던스 회로가 연결되고 클럭생성부(320b)는 이러한 임피던스 회로의 임피던스 값에 따라 제2클럭신호(CLK_SP)의 주파수를 설정할 수 있다.
도 4의 (C)를 참조하면, 클럭생성부(320c)의 내부에 저장된 설정정보는 외부 신호에 따라 프로그램될 수 있다. 그리고, 클럭생성부(320c)는 프로그램된 설정정보에 따라 제2클럭신호(CLK_SP)를 생성할 수 있다.
도 5는 설정정보에 따라 제2클럭신호를 생성하고 센싱데이터 및 영상데이터를 송수신하는 제1예시 방법의 흐름도이다.
도 5를 참조하면, 타이밍컨트롤러(140)는 소스드라이버로 설정정보를 전송할 수 있다(S502). 설정정보는 제어신호에 포함될 수도 있고, 별도의 신호로 전송될 수도 있다.
소스드라이버(120)는 수신된 설정정보에 따라 제2클럭신호(CLK_SP)를 생성할 수 있다(S504). 수신된 설정정보에는 주파수정보가 포함될 수 있는데, 소스드라이버(120)는 수신된 주파수정보에 따라 제2클럭신호(CLK_SP)의 주파수를 설정할 수 있다.
소스드라이버(120)는 제2클럭신호(CLK_SP)에 따라 화소를 센싱하고 센싱데이터를 생성할 수 있다(S506).
그리고, 소스드라이버(120)는 화소에 대한 센싱데이터를 타이밍컨트롤러(140)로 전송할 수 있다(S508).
타이밍컨트롤러(140)는 센싱데이터를 이용하여 각 화소의 특성치를 파악하고 영상데이터를 보상할 수 있다(S510).
그리고, 타이밍컨트롤러(140)는 보상된 영상데이터를 소스드라이버(120)로 전송할 수 있다(S512). 소스드라이버(120)는 수신된 영상데이터에 따라 화소로 데이터전압을 공급할 수 있다.
한편, 타이밍컨트롤러(140)는 임의의 시간에 혹은 정해진 시간에 변경된 설정정보를 소스드라이버(120)로 전송할 수 있다(S514).
소스드라이버(120)는 변경된 설정정보에 따라 제2클럭신호(CLK_SP)의 설정을 변경할 수 있다(S516). 예를 들어, 소스드라이버(120)는 변경된 설정정보에 따라 제2클럭신호(CLK_SP)의 주파수를 변경할 수 있다.
그리고, 소스드라이버(120)는 변경된 제2클럭신호(CLK_SP)에 따라 화소를 센싱하고(S518), 센싱데이터를 타이밍컨트롤러(140)로 전송할 수 있다(S520).
도 6은 설정정보에 따라 제2클럭신호를 생성하고 센싱데이터 및 영상데이터를 송수신하는 제2예시 방법의 흐름도이다.
도 6을 참조하면, 소스드라이버(120)는 외부 설정정보를 확인하고(S602), 설정정보에 따라 제2클럭신호(CLK_SP)를 생성할 수 있다(S604).
소스드라이버(120)는 제2클럭신호(CLK_SP)에 따라 화소를 센싱하고 센싱데이터를 생성할 수 있다(S606).
그리고, 소스드라이버(120)는 화소에 대한 센싱데이터를 타이밍컨트롤러(140)로 전송할 수 있다(S608).
타이밍컨트롤러(140)는 센싱데이터를 이용하여 각 화소의 특성치를 파악하고 영상데이터를 보상할 수 있다(S610).
그리고, 타이밍컨트롤러(140)는 보상된 영상데이터를 소스드라이버(120)로 전송할 수 있다(S612). 소스드라이버(120)는 수신된 영상데이터에 따라 화소로 데이터전압을 공급할 수 있다.
한편, 외부 설정정보는 임의의 시간에 혹은 정해진 시간에 변경될 수 있다.
소스드라이버(120)는 변경된 설정정보를 확인하고(S614), 설정정보에 따라 제2클럭신호(CLK_SP)의 설정을 변경할 수 있다(S616). 예를 들어, 소스드라이버(120)는 변경된 설정정보에 따라 제2클럭신호(CLK_SP)의 주파수를 변경할 수 있다.
그리고, 소스드라이버(120)는 변경된 제2클럭신호(CLK_SP)에 따라 화소를 센싱하고(S618), 센싱데이터를 타이밍컨트롤러(140)로 전송할 수 있다(S620).
도 7은 클럭생성부의 제1예시 구성도이다.
클럭생성부(700)는 전압생성부(710), 전압선택부(720) 및 VCO(Voltage Controlled Oscillator)부를 포함할 수 있다.
전압생성부(710)는 복수의 전압(Vref)을 생성하여 전압선택부(720)로 제공할 수 있다. 예를 들어, 전압생성부(710)는 복수의 저항으로 구성되는 전압분배회로를 포함하고 이러한 전압분배회로를 통해 복수의 전압(Vref)을 생성할 수 있다.
전압선택부(720)는 설정정보(CONTROL)에 따라 복수의 전압(Vref) 중 하나의 전압을 설정전압(Vset)으로 선택할 수 있다.
그리고, VCO부(730)는 이러한 설정전압(Vset)에 따라 주파수를 결정하여 제2클럭신호(CLK_SP)를 생성할 수 있다.
도 8은 클럭생성부의 제2예시 구성도이다.
도 8을 참조하면, 클럭생성부(800)는 CDR(Clock Data Recovery)회로(810) 및 주파수합성부(820)를 포함할 수 있다.
CDR회로(810)는 타이밍컨트롤러로부터 수신되는 영상데이터(RGB_DATA)로부터 제1클럭신호(CLK_DATA)를 복원해 낼 수 있다.
주파수합성부(820)는 이러한 제1클럭신호(CLK_DATA)를 기준으로 주파수가 다른 제2클럭신호(CLK_SP)를 생성할 수 있다. 이때, 제2클럭신호(CLK_SP)의 주파수는 타이밍컨트롤러로부터 수신되는 설정정보(CONTROL)에 따라 결정될 수 있다.
패널구동시스템에 복수의 소스드라이버가 있고 각각의 소스드라이버가 별도의 기준(예를 들어, 설정전압 등)에 따라 제2클럭신호(CLK_SP)를 생성하는 경우, 각각의 소스드라이버가 생성하는 제2클럭신호(CLK_SP)에는 차이가 있을 수 있다. 예를 들어, 복수의 소스드라이버에는 PVT(Process, Voltage, Temperature) 변동이 있을 수 있는데, 복수의 소스드라이버가 VCO부로 동일한 설정전압을 입력한다고 하더라도 PVT 변동에 따라 서로 다른 제2클럭신호(CLK_SP)가 생성될 수 있다.
이에 반해, 도 8과 같이 클럭생성부(800)가 제1클럭신호(CLK_DATA)를 기준으로 제2클럭신호(CLK_SP)를 생성하는 경우, 모든 소스드라이버가 타이밍컨트롤러로부터 공통적으로 수신하는 제1클럭신호(CLK_DATA)를 기준으로 제2클럭신호(CLK_SP)를 생성하기 때문에 전술한 차이가 없어질 수 있다.
도 9는 도 8에 도시된 주파수합성부의 예시 구성도이다.
도 9를 참조하면, 주파수합성부(820)는 제1카운터(910), 비교기(920), 차지펌프(930), VCO부(940) 및 제2카운터(950) 등을 포함하며, PLL(PHASE LOCKING LOOP) 형태로 구성될 수 있다.
PLL 회로에서 VCO부(940)의 출력이 제2클럭신호(CLK_SP)로 사용될 수 있다.
주파수합성부(820)는 제1클럭신호(CLK_DATA)를 기준으로 제1클럭신호(CLK_DATA)의 주파수의 M/N배의 주파수를 가지는 제2클럭신호(CLK_SP)를 생성할 수 있다. 여기서, M은 자연수이고, N은 M보다 큰 자연수일 수 있다.
제1카운터(910)는 제1클럭신호(CLK_DATA)를 카운팅하여 제1클럭신호의 1/N(N은 자연수)배의 주파수를 가지는 기준신호(iREF)를 생성할 수 있다.
제2카운터(950)는 VCO부(940)에서 출력되는 제2클럭신호(CLK_SP)를 카운팅하여 제2클럭신호(CLK_SP)의 1/M(M은 자연수)배의 주파수를 가지는 피드백신호(iFB)를 생성할 수 있다.
제1카운터(910) 및 제2카운터(950)는 주파수가 1/N 혹은 1/M배로 나누어진다는 측면에서 디바이더(DIVIDER)로 불리기도 한다.
비교기(920)는 기준신호(iREF)와 피드백신호(iFB)의 위상을 비교하여 VCO부(940)를 제어할 수 있다. 구체적으로 비교기(920)는 기준신호(iREF)와 피드백신호(iFB)의 위상을 비교하여 업다운(UP/DOWN) 신호를 생성할 수 있고, 이러한 업다운 신호를 차지펌프(930)로 전송할 수 있다. 그리고, 차지펌프(930)는 업다운 신호에 따라 VCO부(940)를 제어할 수 있다.
이러한 주파수합성부(820)를 거치게 되면, 제1클럭신호(CLK_DATA)의 M/N배의 주파수를 가지는 제2클럭신호(CLK_SP)가 생성되게 된다. 예를 들어, 제1클럭신호(CLK_DATA)가 100MHz의 주파수를 가지고, N=2, M=1인 경우, 제2클럭신호(CLK_SP)의 주파수는 50MHz가 된다. 다른 예로서, 제1클럭신호(CLK_DATA)가 100MHz의 주파수를 가지고, N=3, M=2인 경우, 제2클럭신호(CLK_SP)의 주파수는 66.6MHz가 된다.
제1카운터(910) 및 제2카운터(950)에 대한 설정값(N 및 M)은 도 8을 참조하여 설명한 설정정보(CONTROL)에 포함될 수 있다. 예를 들어, 설정정보(CONTROL)가 타이밍컨트롤러로부터 수신되는 경우, 타이밍컨트롤러는 N 및 M에 대한 설정값을 설정정보(CONTROL)에 포함시켜 전송하고, 소스드라이버는 이러한 설정정보(CONTROL)에 따라 제2클럭신호(CLK_SP)의 주파수를 결정할 수 있다.
도 10은 클럭생성부의 제3예시 구성도이다.
도 10을 참조하면, 클럭생성부(1000)는 CDR회로(1010) 및 신호조합부(1020)를 포함할 수 있다.
CDR회로(1010)는 타이밍컨트롤러로부터 수신되는 영상데이터(RGB_DATA)로부터 제1클럭신호(CLK_DATA)를 복원해 낼 수 있다. 그리고, 제1클럭신호(CLK_DATA)에 대해 주파수는 동일하고 일정한 위상 차이를 가지는 복수의 기준신호(MULTI-PHASE CLK_DATA)를 생성해서 신호조합부(1020)로 전송할 수 있다.
신호조합부(1020)는 복수의 기준신호(MULTI-PHASE CLK_DATA)를 배타적논리합(XOR: Exclusive OR)연산하여 제2클럭신호(CLK_SP)를 생성할 수 있다. 이때, 배타적논리합 연산은 설정정보(CONTROL)에 따라 수행될 수 있다.
도 11은 CDR회로에서 생성되는 복수의 기준신호의 파형을 나타내는 도면이고, 도 12는 복수의 기준신호를 배타적논리합 연산한 결과 파형을 나타내는 도면이다.
CDR회로는 DLL(DELAY LOCKING LOOP)회로를 포함할 수 있는데, 이러한 DLL회로는 제1클럭신호를 이용하여 서로 다른 위상의 복수의 기준신호(CK.Ph0 ~ CK.Ph23)를 생성할 수 있다.
신호조합부는 DLL회로에서 생성된 복수의 기준신호(CK.Ph0 ~ CK.Ph23) 중 일부를 배타적논리합 연산할 수 있다. 예를 들어, 신호조합부는 제1기준신호(CK.Ph0)와 제7기준신호(CK.Ph6)를 배타적논리합 연산하여 제1출력신호(2xCKa)를 생성할 수 있다. 그리고, 신호조합부는 제4기준신호(CK.Ph3)와 제10기준신호(CK.Ph9)를 배타적논리합 연산하여 제2출력신호(2xCKb)를 생성할 수 있다. 이러한 제1출력신호(2xCKa) 혹은 제2출력신호(2xCKb)는 그대로 제2클럭신호로 사용될 수 있다.
한편, 신호조합부에서 한번의 배타적논리합 연산이 수행되면 기준신호의 2배의 주파수를 가지는 출력신호가 생성된다. 그리고, 이러한 출력신호를 한번 더 배타적논리합 연산하면 기준신호의 4배의 주파수를 가지는 출력신호가 생성된다.
예를 들어, 제1출력신호(2xCKa) 및 제2출력신호(2xCKb)를 배타적논리합 연산하면 기준신호의 4배의 주파수를 가지는 제3출력신호(4xCK)가 생성될 수 있다.
신호조합부는 이러한 배타적논리합 연산을 통해 제1클럭신호 주파수의 2의 L(L은 자연수)제곱배에 해당되는 제2클럭신호를 생성할 수 있다. 이때, 설정값 L은 설정정보에 의해 결정될 수 있다.
도 13은 클럭생성부의 제4예시 구성도이다.
도 13을 참조하면, 클럭생성부(1300)는 CDR회로(1010), 신호조합부(1320), 및 카운터(1330) 등을 포함할 수 있다.
CDR회로(1010)는 타이밍컨트롤러로부터 수신되는 영상데이터(RGB_DATA)로부터 제1클럭신호(CLK_DATA)를 복원해 낼 수 있다. 그리고, 제1클럭신호(CLK_DATA)에 대해 주파수는 동일하고 일정한 위상 차이를 가지는 복수의 기준신호(MULTI-PHASE CLK_DATA)를 생성해서 신호조합부(1320)로 전송할 수 있다.
신호조합부(1320)는 복수의 기준신호(MULTI-PHASE CLK_DATA)를 조합하여 제1클럭신호에 대해 P(P는 자연수)배의 주파수를 가지는 체배(multiplication)신호를 생성할 수 있다. 여기서, 신호조합부(1320)의 조합에는 AND 연산, OR 연산 등이 포함될 수 있다.
카운터(1330)는 체배신호를 카운팅하여 체배신호의 1/Q(Q는 자연수)배의 주파수를 가지는 제2클럭신호(CLK_SP)를 생성할 수 있다.
여기서, P는 고정된 값이고 Q는 설정정보에 의해 결정되는 값일 수 있다.
도 14는 도 13의 예시에 따른 체배신호의 파형을 나타내는 도면이다.
신호조합부는 복수의 기준신호를 조합하여 체배신호를 생성할 수 있다. 복수의 기준신호에 대한 파형은 도 11을 참조한다.
신호조합부는 제1기준신호(
Figure PCTKR2017003890-appb-I000001
) 및 제2기준신호의 반전신호(
Figure PCTKR2017003890-appb-I000002
)를 AND 연산하여 제1출력신호(
Figure PCTKR2017003890-appb-I000003
)를 생성하고 같은 방식으로, 제3기준신호(
Figure PCTKR2017003890-appb-I000004
) 및 제4기준신호의 반전신호(
Figure PCTKR2017003890-appb-I000005
)를 AND 연산하여 제2출력신호(
Figure PCTKR2017003890-appb-I000006
)를 생성할 수 있다. 그리고, 신호조합부는 순차적으로, 제5기준신호(
Figure PCTKR2017003890-appb-I000007
) 내지 제24기준신호(
Figure PCTKR2017003890-appb-I000008
)에 대하여 연속한 두 기준신호를 하나는 원형 그대로 다른 하나는 반전된 형태로 AND 연산하여 총 12개의 출력신호들을 생성할 수 있다.
그리고, 신호조합부는 이러한 출력신호들을 모두 OR 연산하여 제1클럭신호 대비 12배의 주파수를 가지는 체배신호(12x Clock)를 생성할 수 있다.
신호조합부는 12배로 체배된 신호(12x Clock)를 다시 카운팅하여 설정정보에 맞는 제2클럭신호를 생성할 수 있다.
이상에서 본 발명의 일 실시예에 대해 설명하였다. 이러한 실시예에 의하면, 설정정보에 따라 화소 센싱을 위한 샘플링클럭(제2클럭신호)의 주파수를 조절할 수 있게 된다. 그리고, 이러한 실시예에 의하면, 화소센싱장치(혹은 이를 포함하는 소스드라이버 및 패널구동시스템)의 오동작을 방지하고 전자파방해(EMI) 노이즈를 개선하는 효과가 있다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
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Claims (15)

  1. 제1클럭신호에 따라 수신되는 영상데이터를 변환하여 데이터전압을 생성하는 데이터구동부;
    외부 설정정보에 따라 상기 제1클럭신호와 주파수가 다른 제2클럭신호를 생성하는 클럭생성부;
    상기 제2클럭신호에 따라 주기적으로 화소를 센싱하는 센싱부; 및
    상기 화소에 대한 센싱데이터를 타이밍컨트롤러로 전송하는 출력부
    를 포함하는 소스드라이버.
  2. 제1항에 있어서,
    상기 데이터구동부는,
    상기 센싱데이터에 따라 보상된 영상데이터를 수신하는 소스드라이버.
  3. 제1항에 있어서,
    상기 클럭생성부는,
    특정 핀(pin)과 연결된 외부 회로의 설정값을 통해 상기 설정정보를 획득하는 소스드라이버.
  4. 제1항에 있어서,
    상기 설정정보는,
    상기 타이밍컨트롤러로부터 수신되는 제어신호에 포함되는 소스드라이버.
  5. 제1항에 있어서,
    상기 클럭생성부는,
    복수의 전압을 생성하는 전압생성부,
    상기 설정정보에 따라 상기 복수의 전압 중 하나의 전압을 선택하는 전압선택부, 및
    선택된 전압에 따라 주파수를 결정하는 VCO(Voltage Controlled Oscillator)부를 포함하는 소스드라이버.
  6. 제1항에 있어서,
    상기 클럭생성부는,
    상기 제1클럭신호를 기준으로 상기 제2클럭신호를 생성하는 소스드라이버.
  7. 제6항에 있어서,
    상기 클럭생성부는,
    상기 제1클럭신호를 카운팅하여 상기 제1클럭신호의 1/N(N은 자연수)배의 주파수를 가지는 기준신호를 생성하는 제1카운터,
    상기 제2클럭신호의 주파수를 결정하는 VCO(Voltage Controlled Oscillator)부,
    상기 VCO부의 출력신호를 카운팅하여 상기 출력신호의 1/M(M은 자연수)배의 주파수를 가지는 피드백신호를 생성하는 제2카운터, 및
    상기 기준신호와 상기 피드백신호를 비교하여 상기 VCO부를 제어하는 비교부
    를 포함하는 소스드라이버.
  8. 제7항에 있어서,
    상기 설정정보에는 상기 제1카운터 및 상기 제2카운터에 대한 설정값이 포함되는 소스드라이버.
  9. 제6항에 있어서,
    상기 클럭생성부는,
    상기 제1클럭신호에 대해 주파수는 동일하고 일정한 위상 차이를 가지는 복수의 기준신호를 수신하고, 상기 복수의 기준신호를 배타적논리합(XOR: Exclusive OR)연산하여 상기 제2클럭신호를 생성하는 신호조합부를 포함하는 소스드라이버.
  10. 제6항에 있어서,
    상기 클럭생성부는,
    상기 제1클럭신호에 대해 주파수는 동일하고 일정한 위상 차이를 가지는 복수의 기준신호를 수신하고, 상기 복수의 기준신호를 조합하여 상기 제1클럭신호에 대해 P(P는 자연수)배의 주파수를 가지는 체배(multiplication)신호를 생성하는 신호조합부, 및
    상기 체배신호를 카운팅하여 상기 체배신호의 1/Q(Q는 자연수)배의 주파수를 가지는 상기 제2클럭신호를 생성하는 카운터
    를 포함하는 소스드라이버.
  11. 각 화소에 대한 센싱데이터를 수신하고 상기 센싱데이터에 따라 보상된 영상데이터를 임베디드클럭신호에 포함시켜 전송하는 타이밍컨트롤러; 및
    상기 타이밍컨트롤러로부터 상기 임베디드클럭신호를 수신하고, 상기 임베디드클럭신호로부터 제1클럭신호, 제어신호 및 상기 영상데이터를 분리해서 복원하며, 상기 제어신호에 포함된 설정정보에 따라 상기 제1클럭신호와 주파수가 다른 제2클럭신호를 생성하고, 상기 제2클럭신호에 따라 상기 화소를 센싱하여 상기 센싱데이터를 생성하며 상기 센싱데이터를 상기 타이밍컨트롤러로 전송하는 적어도 하나의 소스드라이버
    를 포함하는 패널구동시스템.
  12. 제11항에 있어서,
    복수의 소스드라이버를 포함하고,
    상기 복수의 소스드라이버는,
    상기 타이밍컨트롤러로부터 공통적으로 수신되는 상기 제1클럭신호를 기준으로 상기 제2클럭신호를 생성하는 패널구동시스템.
  13. 제11항에 있어서,
    상기 적어도 하나의 소스드라이버는,
    상기 제1클럭신호를 기준으로 상기 제1클럭신호의 주파수의 M/N(M은 자연수, N은 M보다 큰 자연수)배의 주파수를 가지는 제2클럭신호를 생성하는 패널구동시스템.
  14. 제13항에 있어서,
    상기 설정정보에 상기 M 및 상기 N을 지시하는 설정값이 포함되는 패널구동시스템.
  15. 제11항에 있어서,
    상기 소스드라이버는,
    상기 화소에 대한 센싱주기를 지시하는 샘플링클럭으로써 상기 제2클럭신호를 이용하는 패널구동시스템.
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