WO2017169804A1 - 異常検知システム及び制御ボード - Google Patents

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WO2017169804A1
WO2017169804A1 PCT/JP2017/010496 JP2017010496W WO2017169804A1 WO 2017169804 A1 WO2017169804 A1 WO 2017169804A1 JP 2017010496 W JP2017010496 W JP 2017010496W WO 2017169804 A1 WO2017169804 A1 WO 2017169804A1
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power source
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PCT/JP2017/010496
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勝人 廣瀬
敏夫 長谷川
昌平 吉田
猛 篠原
川崎　真司
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東京エレクトロン株式会社
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    • H01L21/67005—Apparatus not specifically provided for elsewhere
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Definitions

  • the present invention relates to an abnormality detection system and a control board.
  • Patent Document 1 discloses a plurality of command signals for instructing opening / closing operations of a plurality of valves provided in a plasma apparatus, and a plurality of detection signals of a plurality of sensors for detecting opening / closing operations of a plurality of valves.
  • a control controller for grasping the operation state of the valve is disclosed.
  • a controller that controls the plasma CVD apparatus detects a status signal of a high-frequency power supply (hereinafter also referred to as “RF power supply”) or a valve attached to the plasma CVD apparatus in a cycle of 100 ms. To do. That is, the control controller polls the sensor and the RF power source at a cycle of 100 ms.
  • RF power supply high-frequency power supply
  • plasma control is performed in units of 10 ms. It is done in the cycle.
  • the IO (Input / Output) signal of the sensor or RF power supply is controlled at a period of the conventional 100 ms unit, the state of the device such as a valve provided in the plasma ALD apparatus is accurately grasped, and the process control is appropriately performed. It can be difficult to do.
  • the present invention is directed to accurately detecting the state of an apparatus provided in a substrate processing apparatus.
  • a first controller that controls the substrate processing apparatus and a second controller that controls equipment provided in the substrate processing apparatus in accordance with an instruction from the first controller.
  • An abnormality detection system for detecting an abnormality of the device, wherein the second controller collects the state signal of the device at a predetermined sampling period and a predetermined sampling interval,
  • a storage unit configured to store the collected status signal of the device, wherein the first controller acquires the acquired status signal of the device from the second controller at a time interval equal to or greater than the predetermined time;
  • An abnormality detection system is provided that includes an abnormality determination unit that determines whether there is an abnormality in the device based on the state signal of the device.
  • the state of equipment provided in the substrate processing apparatus can be detected with high accuracy.
  • the flowchart which shows an example of the abnormality detection process which concerns on 1st Embodiment.
  • the figure for demonstrating the timing of the status signal (digital, analog signal) which concerns on 1st-6th embodiment The flowchart which shows an example of the abnormality detection process which concerns on 2nd Embodiment. The time chart of each signal in the abnormality detection process which concerns on 2nd Embodiment. The figure which shows an example of the state signal detection circuit which concerns on 3rd Embodiment. The time chart of each signal in the abnormality detection process which concerns on 3rd Embodiment. The figure which shows an example of the state signal detection circuit which concerns on 4th Embodiment. The time chart of each signal in the abnormality detection process which concerns on 4th Embodiment. The figure which shows an example of the state signal detection circuit which concerns on 5th Embodiment.
  • the time chart of each signal in the abnormality detection process which concerns on 5th Embodiment The figure for demonstrating the integration method in the abnormality detection process which concerns on 5th Embodiment.
  • a substrate processing system includes a plurality of substrate processing apparatuses, a transfer chamber (TM), a load lock chamber (LLM), and the like, and a plurality of substrate processing apparatuses can process a plurality of substrates.
  • TM transfer chamber
  • LLM load lock chamber
  • a system controller 1 EC: Equipment Controller
  • EC Equipment Controller
  • the system controller 1 is connected to a plurality of module controllers 20 (MC: Module Controller) via a network 2 such as an in-system LAN (Local Area Network).
  • MC Module Controller
  • the module controller 20 controls the substrate processing apparatus in accordance with instructions from the system controller 1.
  • Each module controller 20 is connected to a plurality of I / O boards 30 via a network 2 such as an in-system LAN (Local Area Network).
  • the plurality of I / O boards 30 controls at least one of the plurality of devices provided in the substrate processing apparatus in accordance with instructions from each module controller 20.
  • one I / O board 30 among the plurality of I / O boards 30 controls each device such as an RF power source 18 and a matching unit 17 as an example of a high frequency power source, as shown in FIGS. 1 and 2. .
  • the I / O board 30 sends a command signal for turning on the RF (hereinafter referred to as “DO (Digital Output) signal”) in accordance with a command from the module controller (MC) 20. To send. Further, the I / O board 30 inputs a confirmation signal for the DO signal (hereinafter referred to as “DI (Digital Input) signal”) from the RF power source 18.
  • DO Digital Output
  • DI Digital Input
  • the system controller (EC) 1 is expressed as EC1
  • the module controller (MC) 20 is expressed as MC20.
  • the MC 20 is an upper controller for the I / O board 30, and the I / O board 30 is a lower controller for the MC 20.
  • the I / O board 30 is also called a control boat.
  • the upper controller is an example of a first controller
  • the lower controller is an example of a second controller.
  • the substrate processing apparatus 10 may be an apparatus such as a plasma CVD apparatus, a plasma ALD apparatus, or a plasma etching apparatus.
  • the substrate processing apparatus 10 intermittently repeatedly supplies a plurality of gases to semiconductor wafers (hereinafter simply referred to as “wafers”) W, which is an example of a substrate, at different timings. It is configured as an ALD (Atomic Layer Deposition) apparatus for film formation.
  • ALD Atomic Layer Deposition
  • the substrate processing apparatus 10 is connected to the processing container 11 via a processing container 11, a gas supply source 14 for supplying a plurality of gases used for processing the wafer W, and a matching unit 17.
  • An RF power source 18 for applying (high frequency) power and an exhaust device 16 are provided.
  • the processing container 11 includes a top wall 11a, a bottom wall 11b, and a side wall 11c that connects the top wall 11a and the bottom wall 11b, is formed in a substantially cylindrical shape, and the inside thereof is airtight.
  • An exhaust port 11d is formed in the bottom wall 11b.
  • the EC 1 reads a program including a recipe designated by a process manager or the like from a hard disk device or a storage medium. The read program is transmitted from the EC 1 to each MC 20.
  • the EC 1 is connected via a network 2 such as a LAN to a host computer as a MES (Manufacturing Execution System) that manages the manufacturing process of the entire factory where the substrate processing system is installed.
  • the host computer feeds back real-time information about various processes in the factory to the core business system, and controls the processes in consideration of the load of the entire factory.
  • MES Manufacturing Execution System
  • Recipes relating to overall control of the substrate processing system, abnormality detection of the substrate processing apparatus 10 and processing of the wafer W are stored in, for example, a storage medium and can be used by being installed in a hard disk device.
  • a storage medium for example, a CD-ROM, a hard disk, a flexible disk, a flash memory, a DVD, or the like can be used.
  • the recipe can also be transmitted online from another device, for example, via a dedicated line and used online.
  • the plurality of MCs 20 are controlled and controlled by EC1.
  • the MC 20 can be provided corresponding to not only a plurality of substrate processing apparatuses 10 in the substrate processing system but also a load lock chamber and a loader unit. In this case, the MC 20 is controlled and controlled by the EC 1. .
  • the MC 20 includes a volatile memory 23 configured by an I / O control interface 21, a CPU 22, a RAM, and the like, and a nonvolatile memory 24 configured by a ROM or the like.
  • the nonvolatile memory 24 includes, for example, a nonvolatile memory such as an SRAM (Static Random Access Memory), an MRAM (Magnetoresistive Random Access Memory), an EEPROM (Electrically Erasable Programmable Read-Only Memory), and a flash memory.
  • the non-volatile memory 24 stores various log information in the substrate processing apparatus 10, for example, a status signal log when an abnormality of the substrate processing apparatus 10 is determined.
  • Information stored in the nonvolatile memory 24 as a status signal includes various signals input / output between the MC 20 and the I / O board 30, such as a DO (Digital Output) signal, a DI (Digital Input) signal, and an AO. (Analog output) signal, AI (analog input) signal, and the like.
  • the MC 20 is connected to one or more I / O modules 31 via the network 48.
  • the network 48 has a plurality of channels CH0, CH1, CH2,... Assigned to each I / O module 31.
  • the network 48 may be a network realized by using an LSI called GHOST (General High-Speed Optimum Scalable Transceiver).
  • Control of each device provided in the substrate processing apparatus 10 by the MC 20 is performed via the I / O module 31.
  • the I / O control interface 21 of the MC 20 sends various control signals to the I / O module 31.
  • the I / O control interface 21 receives status signals of devices (for example, the RF power supply 18 and the matching unit 17) from the I / O module 31.
  • I / O board One or more I / O modules 31 corresponding to the MC 20 transmit input / output signals of control signals to the substrate processing apparatus 10.
  • One I / O module 31 has one or more I / O boards 30.
  • the I / O board 30 is a control board that directly controls each device in accordance with instructions from the MC 20.
  • the function of the I / O board 30 is realized using, for example, at least one of a CPU 32 and an FPGA (Field Programmable Gate Array) circuit 34 as main components.
  • the FPGA circuit 34 is an example of a programmable logic device.
  • the I / O module 31 is connected to one or more devices.
  • the RF power source 18 and the matching unit 17 are connected to one I / O board 30.
  • Control of output signals (for example, DO signal and AO signal) output from the MC 20 (I / O board 30) to the device and input signals (for example, DI signal and AI signal) input to the I / O board 30 are as follows. It is executed by the CPU 32 and the FPGA 34.
  • the DO signal is a digital signal output from the MC 20 positioned above the control system to the RF power source 18 positioned below the control system.
  • the DO signal includes a signal that commands turning on the RF power supply 18.
  • the DO signal includes a signal for commanding the RF power supply 18 to be turned off.
  • the DI signal is a digital signal that is input from the RF power source 18 positioned at the lower level of the control system to the MC 20 (I / O board 30) positioned at the higher level of the control system.
  • the DI signal includes a confirmation signal for a command signal that commands turning on the RF power supply 18.
  • the DI signal includes a confirmation signal for a command signal for commanding the RF power supply 18 to be turned off.
  • the DO counter 40 built in the FPGA circuit 34 counts the number of rising or falling of the command signal.
  • the DI counter 41 built in the FPGA circuit 34 counts the number of rising or falling edges of the confirmation signal with respect to the command signal.
  • the rise delay time counter 45 incorporated in the FPGA circuit 34 is a DO signal (actually, a DI signal input by feeding back the DO signal) that is a command signal for commanding the RF power source 18 to be turned on, and the RF power source 18.
  • the relative time difference between the DI signal, which is a confirmation signal with respect to the command signal for commanding ON, is measured.
  • the fall delay time counter 46 built in the FPGA circuit 34 includes a DO signal (actually, a DI signal input by feeding back the DO signal) as a command signal for commanding the RF power supply 18 to be turned off, and an RF power supply.
  • the relative time difference between the DI signal which is the confirmation signal with respect to the command signal for instructing 18 to be turned off is measured.
  • the AI signal is an analog signal input from the RF power source 18 and the matching unit 17 to the MC 20 (I / O board 30), for example.
  • the AI signal includes a signal (hereinafter referred to as “Pf AI signal”) indicating a traveling wave power Pf of a high frequency (RF) supplied from the RF power source 18. Further, the AI signal includes a signal (hereinafter referred to as “Pr AI signal”) indicating the power Pr of the high frequency (RF) reflected wave supplied from the RF power source 18.
  • the AI signal includes a signal indicating a high-frequency (RF) traveling wave voltage Vpp supplied from the RF power source 18 (hereinafter referred to as “Vpp AI signal”).
  • Vpp AI signal includes a signal indicating the matching position of the variable capacitor provided in the matching unit 17 (hereinafter referred to as “Load AI signal”, “Tune AI signal”).
  • the maximum value register 42 built in the CPU 32 the maximum value of the Pf AI signal (analog signal of RF traveling wave power Pf), the maximum value of the Pr AI signal (analog signal of RF reflected wave power Pr), Vpp AI The maximum value of the signal (analog signal of the RF traveling wave voltage Vpp) and the maximum value of the Load AI signal and the Tune AI signal (signal indicating the maximum value of the matching position of the matching unit 17) are stored.
  • the minimum value register 43 built in the CPU 32 the minimum value of the Pf AI signal (analog signal of RF traveling wave power Pf), the minimum value of the Pr AI signal (analog signal of RF reflected wave power Pr), Vpp AI The minimum value of the signal (analog signal of the RF traveling wave voltage Vpp) and the minimum value of the Load AI signal and the Tune AI signal (the signal indicating the minimum value of the matching position of the matching unit 17) are stored.
  • the integration register 44 built in the CPU 32 has an integration value of the Pf AI signal (analog signal of RF traveling wave power Pf) and an integration value of the Pr AI signal (analog signal of RF reflected wave power Pr). Stored.
  • the various analog signals in the first to sixth embodiments described below mean signals obtained by digitizing signals having properties represented by analog values.
  • the I / O board 30 includes a communication unit 36, a storage unit 37, a time measuring unit 38, and a device control unit 39.
  • the communication unit 36 receives a command signal for turning on the RF power source 18 from the MC 20 and transmits a DO signal to the RF power source 18 in accordance with the command signal.
  • the communication unit 36 transmits a confirmation signal (DI signal) for the command signal (DO signal) to the MC 20.
  • the communication unit 36 transmits to the MC 20 an AI signal related to the high frequency of the RF power supply 18 and an AI signal related to the matching position of the matching unit 17.
  • the device control unit 39 collects device status signals at a predetermined sampling interval for a predetermined period and accumulates the collected device status signals in the storage unit 37. Specifically, the device control unit 39 outputs the number of command signals to the RF power source 18 provided in the substrate processing apparatus 10 via the communication unit 36, the number of confirmation signals corresponding to the command signals, and the RF power source 18 outputs.
  • the storage unit 37 stores, in the DO counter 40 and the DI counter 41, the number of DO signals that command the turning on of the RF power supply 18 and the number of DI signals that are confirmation signals for the DO signals.
  • the storage unit 37 stores the maximum values of the various AI signals in the maximum value register 42 and stores the minimum values of the various AI signals in the minimum value register 43.
  • the storage unit 37 stores the accumulated value of the AI signal of the RF traveling wave and the RF reflected wave in the integration register 44.
  • the storage unit 37 stores, in the rise delay time counter 45, the difference between the rise of the DO signal that commands turning on the RF power supply 18 and the rise of the DI signal that is the confirmation signal as a delay time.
  • the storage unit 37 stores, in the fall delay time counter 46, the difference between the fall of the DO signal that commands turning on the RF power supply 18 and the fall of the DI signal that is the confirmation signal as a delay time.
  • the timer 38 measures a predetermined cycle when collecting the state signal of the device, a predetermined time for sampling in the cycle, and a sampling interval.
  • the I / O board 30 polls the RF power source 18 and the matching unit 17 at a sampling interval determined in a range of 300 ⁇ s to 1 ms, and collects status signals of the RF power source 18 and the matching unit 17. .
  • the substrate processing apparatus 10 is a plasma ALD apparatus, one process is performed at a cycle of 200 ms to 800 ms. Therefore, the timer 38 measures a predetermined sampling time every 200 ms to 800 ms (that is, every process). For example, in FIG. 8, the sampling time of the predetermined time is 50 ms to 100 ms.
  • the sampling time is a predetermined time (between 50 ms and 100 ms) and 300 ⁇ s.
  • Polling is performed from the I / O board 30 to the RF power source 18 and the matching unit 17 at a sampling interval determined in a range of ⁇ 1 ms.
  • the I / O board 30 collects the status signals of the RF power source 18 and the matching unit 17 as sampling data.
  • the collected sampling data of the device status signal is stored in the storage unit 37.
  • the storage unit 37 is realized by the RAM 33 in the CPU 32 and the various counters 40 and 41 and the various registers 42 to 44 in the FPGA circuit 34 shown in FIG.
  • the sampling interval is set to 300 ⁇ s, but the sampling interval is not limited to this and can be set as appropriate.
  • Sampling data is sent from the I / O board 30 to the MC 20 at the polling timing sent by the MC 20 every 100 ms.
  • the equipment control unit 39 controls equipment provided in the substrate processing apparatus 10. Specifically, the device control unit 39 performs on / off control of the RF power source 18, exhaust control of the exhaust device 16, gas supply control of the gas supply source 14, and the like. In addition, the device control unit 39 performs control such as stopping of the corresponding device according to the determination result of the abnormality of the devices such as the RF power supply 18 and the matching unit 17.
  • the MC 20 includes a communication unit 25, a control unit 26, an abnormality determination unit 27, and a log storage unit 28.
  • the communication unit 25 transmits and receives various signals such as a DO signal, a DI signal, and an AI signal to and from the I / O board 30.
  • the control unit 26 controls the substrate processing apparatus 10 according to the instruction of EC1.
  • the abnormality determination unit 27 calculates the peak value and average of sampling data of the state signal (for example, Pf AI signal) of the RF power source 18 and the state signal (for example, Load / Tune AI signal) of the matcher 17 collected in the I / O board 30. Based on the value and the median value, it is determined whether there is an abnormality in devices such as the RF power source 18 and the matching unit 17. More specifically, the abnormality determination unit 27 may determine whether there is an abnormality in the device or an abnormality in the wiring between the devices based on at least one of the following signals based on the state signal of the device.
  • the state signal for example, Pf AI signal
  • the state signal for example, Load / Tune AI signal
  • the status signal of the device determined to be abnormal is stored as log information.
  • a plasma control period (time for one process) of a CVD apparatus that performs a film forming process by a CVD method is sufficient if it is about 100 ms.
  • the plasma control period of the ALD apparatus that performs the film forming process by the ALD method needs to be set as short as about 10 ms because the on / off period of the RF power source 18 is shortened. Therefore, in the polling performed by the MC 20 every 100 ms, the MC 20 may not always correctly acquire the status signal of the device such as the RF power source 18 that is plasma-controlled with a short period of about 10 ms.
  • the device status signal is accumulated in the storage unit 37 in the I / O board 30 by polling performed by the I / O board 30 every 300 ⁇ s to 1 ms.
  • the MC 20 acquires the status signal of the device accumulated in the storage unit 37 in the I / O board 30 at the polling performed every 100 ms, so that the status signal of the device such as the RF power supply 18 is sent to the I / O board 30. Can be obtained correctly.
  • the MC 20 can accurately determine the state (the presence / absence of abnormality) of devices such as the RF power supply 18 based on the acquired device state signal even in an ALD apparatus that is plasma-controlled with a short period of about 10 ms. it can.
  • FIG. 4 shows an example of a state signal detection circuit according to the first embodiment.
  • FIG. 5 is a flowchart illustrating an example of the abnormality detection process according to the first embodiment.
  • FIG. 6 is a time chart of each signal in the abnormality detection process according to the first embodiment.
  • the state signal detection circuit 35 is in the FPGA circuit 34, and includes a photocoupler 50, a DO counter 40, and a DI counter 41.
  • the photocoupler 50 is an element that transmits a signal while being electrically insulated by internally converting the electrical signal into light and returning it to the electrical signal.
  • the DO counter 40 counts the number of signals (DO signal) obtained by feeding back a command signal for controlling the turning on of the RF power source 18 from the MC 20 through the photocoupler 50.
  • the DI counter 41 counts the number of confirmation signals (DI signals) with respect to the DO signal that controls turning on of the RF power source 18 from the MC 20.
  • the DO counter 40 and the DI counter 41 are each 16 bits, and, as shown in FIG. 6, start counting according to the START command controlled by the MC software (program) installed in the MC 20, and stop counting according to the STOP command. To do.
  • the DO counter 40 and the DI counter 41 count rising edges of the DO signal and DI signal, but the present invention is not limited to this, and the falling edges of the DO signal and DI signal may be counted.
  • the DO counter 40 and DI counter 41 are initialized by a RESET command.
  • the counter values of the DO counter 40 and DI counter 41 can be read even during counting.
  • a signal noise removal circuit is provided in front of the DI counter 41 so that a DI signal that does not have a signal level continuing for a certain time or longer is not determined as a valid signal.
  • the abnormality detection process according to the first embodiment shown in FIG.
  • the DO counter 40 counts the number A of RF ON DO signals
  • the DI counter 41 counts the number B of RF ON DI signals.
  • the DO counter 40 stops counting the number A of RF ON DO signals
  • the DI counter 41 stops counting the number B of RF ON DI signals.
  • the DO counter 40 and the DI counter 41 are initialized according to the RESET signal at time tr.
  • the control unit 26 counts the number of output times X of the DO signal instructing to turn on the RF power supply 18 (step S10).
  • the communication unit 25 acquires the count number A stored in the DO counter 40 and the count number B stored in the DI counter 41 from the communication unit 36 of the I / O board 30 (step S12).
  • the abnormality determination unit 27 determines whether the output count X is equal to the count number A (step S14). If the abnormality determination unit 27 determines that the output count X is not equal to the count number A, it determines that there is an abnormality in the I / O board 30 (step S16), and ends this process. On the other hand, when determining that the output count X is equal to the count number A, the abnormality determination unit 27 determines whether the output count X is equal to the count number B (step S18).
  • the abnormality determination unit 27 determines that the output count X is equal to the count number B, it determines that there is no abnormality (step S20), and ends this process. On the other hand, if the abnormality determination unit 27 determines that the output count X is not equal to the count number B, it determines that there is an abnormality in the wiring between the I / O board 30 and the RF power supply 18 or the RF power supply 18 (step S22), the process ends.
  • the abnormality of the wiring between the RF power source 18 and the I / O board 30 and the RF power source 18 and the I / O board 30 provided in the substrate processing apparatus 10. Can be detected.
  • FIG. 7 shows an example of a state signal detection circuit according to the second embodiment.
  • FIG. 8 is a time chart for explaining state signals (DO, DI, AI signals) according to the first to sixth embodiments.
  • FIG. 9 is a flowchart showing an example of the abnormality detection process according to the second to fifth embodiments.
  • FIG. 10 is a time chart for explaining an example of the abnormality detection process according to the second embodiment.
  • the state signal detection circuit 35 is in the FPGA circuit 34 and includes an AI circuit 51, a maximum value register 42, and a minimum value register 43.
  • the AI circuit 51 outputs a Pf AI signal obtained by digitizing an analog signal of RF traveling wave power Pf into 12-bit data. Also, a Pr AI signal obtained by digitizing an analog signal of RF reflected wave power Pr into 12-bit data is output.
  • a START command signal is output at time t3, a STOP command signal is output at time t4, and a RESET signal is output at time tr.
  • data is sampled every sampling clock of 300 ⁇ s.
  • the sampling time is a predetermined time in a range of 50 ms to 100 ms in one process.
  • the maximum value of the Pf AI signal and the maximum value of the Pr AI signal are stored in the maximum value register 42, respectively.
  • the minimum value of the Pf AI signal and the minimum value of the Pr AI signal are stored in the minimum value register 43, respectively.
  • the maximum value register 42 and the minimum value register 43 each have 12 bits, and detection of the maximum value and minimum value is started by the START command controlled by the MC software of the MC 20, and the detection is stopped by the STOP command.
  • the maximum value register 42 and the minimum value register 43 are initialized by a RESET command.
  • the substrate processing apparatus 10 is a plasma ALD apparatus
  • one process is performed in 200 ms to 800 ms. Therefore, as shown in FIG. 8, the interval between the START command (t0, t3,%) And the STOP command (t2, t4,%) Of the Pf AI signal is 200 ms to 800 ms. Therefore, sampling data is collected once for each process of 200 ms to 800 ms.
  • Sampling data is collected at a sampling interval of 300 ⁇ s to 1 ms within a predetermined time in the range of 50 ms to 100 ms. For example, sampling data of a plurality of Pf AI signals and Pr AI signals are collected every 300 ⁇ s within a predetermined time of 50 ms. The collected sampling data of the Pf AI signal and the Pr AI signal are stored in the storage unit 37 of the I / O board 30.
  • the START command (t0) to the STOP command (t1) in the first embodiment includes about 300 processes, the START command (t0, t3,... In the second embodiment is included. ⁇ ) To the STOP command (t2, t4,...) Is longer than the time.
  • the MC20 polls every 100 ms, for example.
  • the period at which the MC 20 acquires the sampling data of the AI signal is longer than or equal to a predetermined time 50 ms to 100 ms in one cycle 200 to 800 ms of processing by the ALD method, for example. Therefore, the sampling data of the AI signal acquired by the MC 20 by one polling of the MC 20 is the sampling data of the AI signal for one time, and the sampling data of the AI signal for a plurality of times is acquired by one polling. There is no.
  • the abnormality detection process according to the second embodiment shown in FIG. 9 is executed by the MC 20.
  • the control unit 26 synchronizes with the polling timing, and the Pf (RF of the sampling data) collected at a predetermined sampling interval (300 ⁇ s in this embodiment) via the communication unit 25.
  • the maximum value and minimum value of the AI signal of traveling wave power) and the maximum value and minimum value of the AI signal of Pr (reflected wave power of RF) are received from the I / O board 30 (step S32).
  • the abnormality determination unit 27 determines whether or not the maximum value of the Pf AI signal is larger than a predetermined threshold A (step S34). If the abnormality determining unit 27 determines that the maximum value of the Pf AI signal is greater than the predetermined threshold A, the abnormality determining unit 27 determines that the RF power source 18 is abnormal (step S36), and ends the process. On the other hand, when it is determined that the maximum value of the Pf AI signal is equal to or less than the predetermined threshold A, the abnormality determination unit 27 determines whether or not the minimum value of the Pf AI signal is smaller than the predetermined threshold B ( Step S38).
  • the abnormality determination unit 27 determines that the RF power source 18 is abnormal (step S36), and ends the present process.
  • the abnormality determination unit 27 determines whether the maximum value of the Pr AI signal is greater than the predetermined threshold C (Ste S40). If the abnormality determination unit 27 determines that the maximum value of the Pr AI signal is greater than the predetermined threshold C, the abnormality determination unit 27 determines that the RF power source 18 is abnormal (step S36), and ends the process.
  • the abnormality determination unit 27 determines whether the minimum value of the Pr AI signal is smaller than the predetermined threshold D (Ste S42).
  • the abnormality determination unit 27 determines that the RF power source 18 is abnormal (step S36), and ends the present process. On the other hand, if the abnormality determination unit 27 determines that the minimum value of the Pr AI signal is equal to or greater than the predetermined threshold D, the abnormality determination unit 27 determines that there is no abnormality in the device (step S44), and ends the present process.
  • the maximum value and the minimum value in the range of ⁇ 5% of the central value of the AI signal of Pf when a normal process is performed are set as the threshold value A and the threshold value B, respectively. It may be set.
  • the maximum value and the minimum value in the range of ⁇ 5% of the center value of the Pr AI signal when a normal process is performed may be set as the threshold value C and the threshold value D, respectively.
  • the setting of each threshold value A to D is not limited to this, and other allowable values indicating a range that does not deviate from a normal process can be used.
  • the I / O board 30 samples the sampling data of the Pf AI signal and the Pr AI signal at a time equal to or shorter than the polling cycle of the MC 20, for example, 300 ⁇ s. Collected at intervals and stored in the storage unit 37. As a result, the collected sampling data is temporarily stored in the I / O board 30.
  • the MC 20 acquires the sampling data from the I / O board 30 at the polling period, so that the abnormality of the RF power source 18 can be accurately detected based on the accumulated sampling data.
  • the MC 20 determines whether there is an abnormality in the device such as the RF power source 18 based on the maximum and minimum values of the Pf AI signal and the maximum and minimum values of the Pr AI signal. Not exclusively.
  • the MC 20 may calculate a peak value, an average value, a median value, and the like of the sampling data acquired from the I / O board 30 every polling, and determine whether there is an abnormality in the device based on the calculation result.
  • FIG. 11 shows an example of a state signal detection circuit according to the third embodiment.
  • FIG. 12 is a time chart of each signal in the abnormality detection process according to the third embodiment.
  • a state signal detection circuit 35 according to the third embodiment shown in FIG. 11 is in the FPGA circuit 34 and includes an AI circuit 51, a maximum value register 42, and a minimum value register 43.
  • the AI circuit 51 outputs a Vpp AI signal obtained by digitizing an analog signal of the RF traveling wave voltage Vpp into 12-bit data.
  • the maximum value register 42 and the minimum value register 43 each have 12 bits, start detection of the maximum and minimum values of the Vpp AI signal according to the START command controlled by the MC software of the MC 20, and stop the detection by the STOP command. To do.
  • the maximum value register 42 and the minimum value register 43 are initialized by a RESET command. Reading of the register values of the maximum value register 42 and the minimum value register 43 is possible even during detection.
  • a START command signal is output at time t3
  • a STOP command signal is output at time t4
  • a RESET signal is output at time tr.
  • data is sampled every sampling clock of 300 ⁇ s.
  • the maximum value of the Vpp AI signal is stored in the maximum value register 42
  • the minimum value of the Vpp AI signal is stored in the minimum value register 43.
  • sampling data is collected at a sampling interval of 300 ⁇ s for a predetermined time within a range of 50 ms to 100 ms for each process of 200 ms to 800 ms.
  • Vpp AI signal data is collected every 300 ⁇ s for a predetermined time of 50 ms.
  • the collected sampling data of the Vpp AI signal is stored in the storage unit 37 of the I / O board 30.
  • the MC 20 determines whether there is an abnormality in a device such as the RF power source 18 based on the maximum value and the minimum value of the sampling data acquired from the I / O board 30 every polling.
  • the sampling data used in the abnormality detection process of FIG. 9 is the sampling data of the Pf AI signal and the Pr AI signal, whereas this embodiment uses the sampling data of the Vpp AI signal. Then, the same process as the abnormality detection process of FIG. 9 is performed.
  • the MC 20 may calculate the peak value, average value, median value, and the like of the sampling data acquired from the I / O board 30 every polling, and determine whether there is an abnormality in the device based on the calculation result.
  • the I / O board 30 collects and stores the sampling data of the Vpp AI signal at a sampling interval of, for example, 300 ⁇ s, which is a time equal to or shorter than the polling cycle of the MC 20. Store in the unit 37. As a result, the collected sampling data is temporarily stored in the I / O board 30.
  • the MC 20 can determine whether there is an abnormality in the RF power source 18 based on the accumulated sampling data by acquiring the sampling data from the I / O board 30 in a polling cycle.
  • FIG. 13 shows an example of a state signal detection circuit according to the fourth embodiment.
  • FIG. 14 is a time chart of each signal in the abnormality detection process according to the fourth embodiment.
  • the state signal detection circuit 35 is in the FPGA circuit 34 and includes an AI circuit 51, a maximum value register 42, and a minimum value register 43.
  • the AI circuit 51 outputs a Load AI signal and a Tune AI signal obtained by digitizing analog signals of Load Position and Tune Position which are matching positions of the matching unit 17 into 12-bit data.
  • the maximum value register 42 and the minimum value register 43 each have 12 bits, and start detection of the maximum and minimum values of the Load AI signal and the Tune AI signal according to the START command controlled by the MC software of the MC 20, and by the STOP command The detection is stopped.
  • the maximum value register 42 and the minimum value register 43 are initialized by a RESET command.
  • the register values of the maximum value register 42 and the minimum value register 43 can be read even during detection.
  • a START command signal is output at time t3, a STOP command signal is output at time t4, and a RESET signal is output at time tr.
  • data is sampled every sampling clock of 300 ⁇ s.
  • the maximum values of the Load AI signal and the Tune AI signal are stored in the maximum value register 42, and the minimum values of the Load AI signal and the Tune AI signal are stored in the minimum value register 43.
  • sampling data is collected at a sampling interval of 300 ⁇ s for a predetermined time within a range of 50 ms to 100 ms for each process of 200 ms to 800 ms.
  • sampling data of the Load AI signal and the Tune AI signal is collected every 300 ⁇ s for a predetermined time of 50 ms.
  • the collected sampling data of the Load AI signal and the Tune AI signal is stored in the storage unit 37 of the I / O board 30.
  • the MC 20 determines whether the matching unit 17 is abnormal based on the maximum value and the minimum value of the sampling data acquired from the I / O board 30 every polling. Specifically, while the sampling data used in the abnormality detection process of FIG. 9 is the sampling data of the Pf AI signal and the Pr AI signal, this embodiment is different from the Load AI signal of the matching unit 17 and Using the sampling data of the Tune AI signal, the Pf AI signal and the Pr AI signal in FIG. 9 are replaced with the Load AI signal and the Tune AI signal, and the same processing as the abnormality detection processing in FIG. 9 is performed. Thereby, the presence or absence of abnormality of the matching device 17 can be determined. Note that the MC 20 may calculate the peak value, average value, median value, and the like of the sampling data acquired from the I / O board 30 every polling, and determine whether there is an abnormality in the device based on the calculation result.
  • the I / O board 30 collects the sampling data of the Load AI signal and the Tune AI signal in a shorter time than the polling cycle of the MC 20. As a result, the collected sampling data is temporarily stored in the I / O board 30.
  • the MC 20 acquires the sampling data from the I / O board 30 at the polling period, and can determine whether the matching unit 17 is abnormal based on the accumulated sampling data.
  • FIG. 15 shows an example of a state signal detection circuit according to the fifth embodiment.
  • FIG. 16 is a time chart of each signal in the abnormality detection process according to the fifth embodiment.
  • FIG. 17 is a diagram for explaining an integration method in the abnormality detection process according to the fifth embodiment.
  • a state signal detection circuit 35 according to the fifth embodiment shown in FIG. 15 is in the FPGA circuit 34 and includes an AI circuit 51 and an integration register 44.
  • the AI circuit 51 outputs a Pf AI signal and a Pr AI signal obtained by digitizing the analog signal of the RF traveling wave power Pf and the analog signal of the RF reflected wave power Pr into 12-bit data.
  • the integration register 44 is 32 bits, starts the integration of the Pf AI signal and the Pr AI signal by the START command under the control of the MC software, and stops the integration by the STOP command. Further, the integration register 44 is initialized by a RESET command.
  • the integration interval is the same as the set value within the range of 300 ⁇ s to 1 ms which is the sampling interval of the AI circuit 51.
  • the integration interval is 300 ⁇ s. Reading of the register value of the integration register 44 is possible even during integration.
  • 32-bit data is a 16-bit ⁇ 2-read cycle, if a carry from the 16th bit to the 17th bit occurs during this time Inaccurate readings.
  • the value stored in the integration register 44 is 3, 8, 13, 18, 23, 28, 29...
  • the value of the Pr AI signal corresponding to the integration clock is 3, 0, 0, 0, 0, 0....
  • the value stored in the integration register 44 is 3, 3, 3, 3, 3. , 3, 3...
  • the integration clock is synchronized with the sampling clock. For example, when data is sampled every sampling clock of 300 ⁇ s, sampling data is integrated every integration clock of 300 ⁇ s.
  • the CPU 32 calculates the integrated value of the sampling data of the Pf AI signal and the Pr AI signal using the following equation (1), and stores the integrated value in the integration register 44.
  • the MC 20 acquires the integrated value of the sampling data of the Pf AI signal and the Pr AI signal acquired from the I / O board 30 every polling.
  • the MC 20 determines whether there is an abnormality in the RF power source 18 in one cycle of ALD based on the integration result.
  • the MC 20 determines whether there is an abnormality in the RF power source 18 in one process by summing up the integrated values for each cycle of ALD.
  • the calculated integrated value of one cycle of ALD is accumulated in the integrating register 44, and the MC 20 collects the integrated values accumulated in the integrating register 44 and calculates the integrated value of one process.
  • Vn indicates n (1 ⁇ n) -th sampling data of the Pf AI signal and the Pr AI signal.
  • the integrated value indicates the total power of the RF traveling wave and the total power of the RF reflected wave. Therefore, when the integrated value is out of the predetermined threshold range, the abnormality determination unit 27 determines that the RF power source 18 is abnormal.
  • the integrated value based on the collected sampling data of the Pf AI signal and the Pr AI signal is temporarily stored in the I / O board 30, and the MC 20 performs polling. Accordingly, the integrated value is acquired from the I / O board 30. Thereby, the abnormality of the RF power source 18 can be accurately detected based on the integrated value of the output of the RF power source 18.
  • FIG. 18 shows an example of a state signal detection circuit according to the sixth embodiment.
  • FIG. 19 is a flowchart illustrating an example of an abnormality detection process according to the sixth embodiment.
  • FIG. 20 is a time chart of each signal in the abnormality detection process according to the sixth embodiment.
  • the state signal detection circuit 35 is in the FPGA circuit 34, and includes a photocoupler 50, a rise delay time counter 45, and a fall delay time counter 46.
  • the rising delay time counter 45 and the falling delay time counter 46 measure the relative time difference between the DO signal that instructs the MC 20 to turn on the RF power supply 18 and the DI signal that is a confirmation signal for the DO signal.
  • the rise delay time counter 45 measures the time difference at the rise of the DO signal and the DI signal.
  • the fall delay time counter 46 measures the time difference at the fall of the DO signal and the DI signal.
  • the rising delay time counter 45 and the falling delay time counter 46 are each 16 bits, start counting by a START command controlled by the MC software of the MC 20, and stop counting by a STOP command.
  • the counter values of the rise delay time counter 45 and the fall delay time counter 46 can be read even during counting.
  • the abnormality detection process according to the sixth embodiment shown in FIG. 19 is executed by the MC 20.
  • the control unit 26 compares the value of the reference delay time Delta] t a at the rise of DO signal (RF ON DO) and DI signal (RF ON DI) when the pre RF power supply 18 is operating normally, RF keep measuring the value of the reference delay time Delta] t b at a fall of the ON DO signal and the RF ON DI signal.
  • the control unit 26 obtains the value of the reference delay time Delta] t a in the rising and the value of the reference delay time Delta] t b in falling.
  • the communication unit 25 acquires the falling delay time U (n) ( ⁇ t b n: 1 ⁇ n) stored in the falling delay time counter 46 from the communication unit 36 of the I / O board 30 (step t). S62). Thereby, the rise delay time S (n) and the fall delay time U (n) shown in FIG. 20 are acquired.
  • the abnormality determination unit 27 determines whether any of the rising delay time S (n) or the falling delay time U (n) has deviated beyond an allowable range (step S66). If the abnormality determination unit 27 determines that the deviation exceeds the allowable range, the abnormality determination unit 27 determines that there is an abnormality in the I / O board 30 or the RF power source 18 (step S68), and ends this process. On the other hand, if the abnormality determination unit 27 determines that there is no deviation beyond the allowable range, it determines that there is no abnormality in the RF power source 18 (step S70), and ends this process.
  • the abnormality of the RF power supply 18 or the I / O board 30 is based on the rise delay time or fall delay time between the RF ON DO signal and the RF ON DI signal. Can be detected with high accuracy.
  • abnormality detection system and the control board have been described in the above embodiment, but the abnormality detection system and the control board according to the present invention are not limited to the above embodiment, and various modifications and improvements are within the scope of the present invention. Is possible. The matters described in the above embodiments can be combined within a consistent range.
  • the MC 20 when it is determined that a device such as the RF power supply 18 is abnormal, the MC 20 preferably records device state information as log information. Thereby, when designing and constructing a process to be executed by the substrate processing apparatus 10, it is possible to prevent a process failure by using the log information.
  • the abnormality of the RF power supply 18 includes deterioration and breakage of the RF power supply 18. Further, the abnormality of the I / O board 30 may be a malfunction of the I / O board 30. Therefore, the MC 20 may take different measures for each device determined to be abnormal. For example, when it is determined that the RF power source 18 is abnormal, the process may be stopped when the number of times determined to be abnormal is equal to or greater than a predetermined number, such as three. When it is determined that the I / O board 30 is abnormal, the input / output of signals from the I / O board 30 may be stopped immediately, regardless of the number of times determined to be abnormal.
  • the substrate processing apparatus is applicable not only to a capacitively coupled plasma (CCP) apparatus but also to other substrate processing apparatuses.
  • Other substrate processing equipment includes inductively coupled plasma (ICP), plasma processing equipment using a radial line slot antenna, helicon wave excited plasma (HWP) equipment, electron cyclotron resonance plasma ( An ECR (Electron Cyclotron Resonance Plasma) device or the like may be used.
  • ICP inductively coupled plasma
  • HWP helicon wave excited plasma
  • ECR Electrotron Resonance Plasma
  • the semiconductor wafer W has been described as the substrate to be deposited.
  • the present invention is not limited to this, and various substrates used for LCD (Liquid Crystal Display), FPD (Flat Panel Display), etc., photomasks, CD substrates It may be a printed circuit board or the like.
  • EC 2 Network 10: Substrate processing device 11: Processing container 14: Gas supply source 16: Exhaust device 17: Matching device 18: RF power source 19: Stage 20: MC 21: I / O control interface 22: CPU 23: Volatile memory 24: Non-volatile memory 25: Communication unit 26: Control unit 27: Abnormality determination unit 28: Log storage unit 30: I / O board 31: I / O module 32: CPU 33: RAM 34: FPGA 35: Status signal detection circuit 36: Communication unit 37: Storage unit 38: Timekeeping unit 39: Device control unit 40: DO counter 41: DI counter 42: Maximum value register 43: Minimum value register 44: Integration register 45: Rise delay time Counter 46: Falling delay time counter 48: Network 50: Photocoupler 51: AI circuit

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Abstract

基板処理装置を制御する第１のコントローラと、該第１のコントローラの指示に従い、前記基板処理装置に設けられた機器を制御する第２のコントローラとを有し、前記機器の異常を検知する異常検知システムであって、前記第２のコントローラは、前記機器の状態信号を、所定の周期における所定時間、所定のサンプリング間隔で収集し、収集した該機器の状態信号を蓄積する記憶部を有し、前記第１のコントローラは、蓄積した前記機器の状態信号を、前記所定時間以上の時間間隔で前記第２のコントローラから取得し、取得した前記機器の状態信号に基づき、前記機器の異常の有無を判定する異常判定部とを有する、異常検知システムが提供される。

Description

異常検知システム及び制御ボード
　本発明は、異常検知システム及び制御ボードに関する。
　例えば、特許文献１には、プラズマ装置に設けられた複数のバルブの開閉動作を指示する複数の指令信号や、複数のバルブの開閉動作を検出する複数のセンサの複数の検出信号に基づき、複数のバルブの動作状態を把握する制御コントローラが開示されている。
　プラズマＣＶＤ（Chemical Vapor Deposition）装置では、分単位の周期でプラズマ制御が行われる。これに対して、プラズマＣＶＤ装置を制御する制御コントローラは、１００ｍｓ単位の周期でプラズマＣＶＤ装置に取り付けられた高周波電源（以下、「ＲＦ電源」ともいう。）やバルブ等の機器の状態信号を検知する。すなわち、制御コントローラは、１００ｍｓ単位の周期でセンサやＲＦ電源にポーリングする。
特開２０１３－１６８１３１号公報
　しかしながら、原料ガスと反応ガスとを交互に処理容器内へ供給し、原子レベル又は分子レベルの厚さの薄膜を一層ずつ形成するプラズマＡＬＤ（Atomic Layer Deposition）装置に対する制御では、プラズマ制御を１０ｍｓ単位の周期で行っている。
　よって、従来の１００ｍｓ単位の周期でセンサやＲＦ電源のＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号を制御すると、プラズマＡＬＤ装置に設けられたバルブ等の機器の状態を正確に把握し、プロセスの制御を適切に行うことが困難な場合がある。
　上記課題に対して、一側面では、本発明は、基板処理装置に設けられた機器の状態を精度良く検知することを目的とする。
　上記課題を解決するために、一の態様によれば、基板処理装置を制御する第１のコントローラと、該第１のコントローラの指示に従い、前記基板処理装置に設けられた機器を制御する第２のコントローラとを有し、前記機器の異常を検知する異常検知システムであって、前記第２のコントローラは、前記機器の状態信号を、所定の周期における所定時間、所定のサンプリング間隔で収集し、収集した該機器の状態信号を蓄積する記憶部を有し、前記第１のコントローラは、蓄積した前記機器の状態信号を、前記所定時間以上の時間間隔で前記第２のコントローラから取得し、取得した前記機器の状態信号に基づき、前記機器の異常の有無を判定する異常判定部とを有する、異常検知システムが提供される。
　一の側面によれば、基板処理装置に設けられた機器の状態を精度良く検知することができる。
一実施形態に係る基板処理システムの制御系統の一例を示す図。 一実施形態に係る基板処理装置、ＭＣ及びＩ/Ｏボードのハードウェア構成の一例を示す図。 一実施形態に係るＭＣ及びＩ/Ｏボードの機能構成の一例を示す図。 第１実施形態に係る状態信号検出回路の一例を示す図。 第１実施形態に係る異常検知処理の一例を示すフローチャート。 第１実施形態に係る異常検知処理における各信号のタイムチャート。 第２実施形態に係る状態信号検出回路の一例を示す図。 第１～第６実施形態に係る状態信号（ディジタル、アナログ信号）のタイミングを説明するための図。 第２実施形態に係る異常検知処理の一例を示すフローチャート。 第２実施形態に係る異常検知処理における各信号のタイムチャート。 第３実施形態に係る状態信号検出回路の一例を示す図。 第３実施形態に係る異常検知処理における各信号のタイムチャート。 第４実施形態に係る状態信号検出回路の一例を示す図。 第４実施形態に係る異常検知処理における各信号のタイムチャート。 第５実施形態に係る状態信号検出回路の一例を示す図。 第５実施形態に係る異常検知処理における各信号のタイムチャート。 第５実施形態に係る異常検知処理における積算方法を説明するための図。 第６実施形態に係る状態信号検出回路の一例を示す図。 第６実施形態に係る異常検知処理の一例を示すフローチャート。 第６実施形態に係る異常検知処理における各信号のタイムチャート。
　以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
　［基板処理システムの制御系統例］
　まず、本発明の一実施形態に係る基板処理システムの制御系統の一例について、図１を参照しながら説明する。例えば、基板処理システムは、複数の基板処理装置、搬送室（ＴＭ：Transfer Module）、ロードロック室（ＬＬＭ：Load Lock Module）等を有し、複数の基板処理装置にて複数の基板の処理が実行される。システムコントローラ１（ＥＣ：Equipment Controller）は、基板処理システムの全体を制御する統括制御部である。
　システムコントローラ１は、複数のモジュールコントローラ２０（ＭＣ：Module Controller）とシステム内ＬＡＮ（Local Area Network）等のネットワーク２を介して接続されている。モジュールコントローラ２０は、システムコントローラ１の指示に従い、基板処理装置の制御を行う。
　各モジュールコントローラ２０は、複数のＩ/Ｏボード３０とシステム内ＬＡＮ（Local Area Network）等のネットワーク２を介して接続されている。複数のＩ/Ｏボード３０は、各モジュールコントローラ２０の指示に従い、基板処理装置に設けられた複数の機器の少なくともいずれかを制御する。例えば、複数のＩ/Ｏボード３０のうちの一のＩ/Ｏボード３０は、図１及び図２に示すように、高周波電源の一例であるＲＦ電源１８及び整合器１７の各機器を制御する。
　図２に示すように、Ｉ/Ｏボード３０は、モジュールコントローラ（ＭＣ）２０の指令に従い、ＲＦをオンするための指令信号（以下、「ＤＯ（Digital Output）信号」という。）をＲＦ電源１８に送出する。また、Ｉ/Ｏボード３０は、ＤＯ信号に対する確認信号（以下、「ＤＩ（Digital Input）信号」という。）をＲＦ電源１８から入力する。
　以下では、システムコントローラ（ＥＣ）１をＥＣ１と表記し、モジュールコントローラ（ＭＣ）２０をＭＣ２０と表記する。ＭＣ２０は、Ｉ/Ｏボード３０に対して上位コントローラであり、Ｉ/Ｏボード３０は、ＭＣ２０に対して下位コントローラである。Ｉ/Ｏボード３０は、制御ボートともいう。上位コントローラは、第１のコントローラの一例であり、下位コントローラは、第２のコントローラの一例である。
　［基板処理装置、ＭＣ、Ｉ/Ｏボードのハードウェア構成］
　次に、本発明の一実施形態に係る基板処理装置１０、ＭＣ２０、Ｉ/Ｏボード３０のハードウェア構成の一例について、図２を参照しながら説明する。基板処理装置１０は、プラズマＣＶＤ装置、プラズマＡＬＤ装置、プラズマエッチング装置等の装置であり得る。本実施形態では、基板処理装置１０は、基板の一例である半導体ウェハ（以下、単に「ウェハ」と記す。）Ｗに対して、複数のガスを、互いに異なるタイミングで間欠的に繰り返し供給して成膜を行うＡＬＤ（Atomic　Layer　Deposition）装置として構成されている。
　基板処理装置１０は、処理容器１１と、ウェハＷの処理に使用される複数のガスを供給するガス供給源１４と、整合器１７を介して処理容器１１と接続され、処理容器１１内にＲＦ（高周波）電力を印加するＲＦ電源１８と、排気装置１６とを有する。
　処理容器１１は、天壁１１ａ、底壁１１ｂ及び天壁１１ａと底壁１１ｂとを連結する側壁１１ｃを含み、略円筒状に形成され、内部は気密になっている。底壁１１ｂには、排気口１１ｄが形成されている。排気装置１６が作動すると、排気口１１ｄからガスが排気され、処理容器１１の内部は、所定の真空度まで減圧される。
　処理容器１１の内部には、ウェハＷを保持するためのステージ１９と、ステージ１９を支持する円筒状の支持部材１５とが配置されている。更に、処理容器１１の天壁１１ａには、ガス導入部１２が設けられている。ガス供給源１４から供給されるガスは、ガス供給管１３を通り、ガス導入部１２から処理容器１１内に導入される。
（ＥＣ）
　ＥＣ１は、工程管理者等によって指定されたレシピを含むプログラムを、ハードディスク装置や記憶媒体から読み出す。読み出したプログラムは、ＥＣ１から各ＭＣ２０に送信される。また、ＥＣ１は、ＬＡＮ等のネットワーク２を介して基板処理システムが設置されている工場全体の製造工程を管理するＭＥＳ（Manufacturing Execution System）としてのホストコンピュータに接続されている。ホストコンピュータは、工場における種々の工程に関するリアルタイム情報を基幹業務システムにフィードバックすると共に、工場全体の負荷等を考慮して工程を制御する。
　基板処理システムの全体制御や基板処理装置１０の異常検知やウェハＷの加工に関するレシピは、例えば、記憶媒体に格納され、ハードディスク装置にインストールすることによって利用することができる。記憶媒体としては、例えば、ＣＤ－ＲＯＭ、ハードディスク、フレキシブルディスク、フラッシュメモリ、ＤＶＤ等を使用することができる。また、上記レシピは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用することも可能である。
（ＭＣ）
　複数のＭＣ２０は、ＥＣ１によって統括され、制御される。なお、ＭＣ２０は、基板処理システム内の複数の基板処理装置１０だけでなく、ロードロック室や、ローダーユニットに対応させて設けることが可能であり、その場合にもＥＣ１によって統括され、制御される。
　以下、基板処理装置１０を制御するＭＣ２０を例に挙げて、ＭＣ２０の構成について説明する。ＭＣ２０は、Ｉ／Ｏ制御インターフェース２１とＣＰＵ２２とＲＡＭ等によって構成される揮発性メモリ２３と、ＲＯＭ等によって構成される不揮発性メモリ２４とを有する。不揮発性メモリ２４は、例えばＳＲＡＭ（Static Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、フラッシュメモリ等の不揮発性メモリによって構成されている。不揮発性メモリ２４には、基板処理装置１０における種々のログ情報、例えば、基板処理装置１０の異常が判定された場合の状態信号のログ等が保存される。状態信号として不揮発性メモリ２４に記憶される情報は、ＭＣ２０とＩ/Ｏボード３０との間で入出力される各種の信号、例えば、ＤＯ（Digital Output）信号、ＤＩ（Digital Input）信号、ＡＯ（analog Output）信号、ＡＩ（analog Input）信号等である。
（Ｉ／Ｏモジュール）
　ＭＣ２０は、ネットワーク４８を介して１以上のＩ／Ｏモジュール３１と接続されている。ネットワーク４８は、Ｉ／Ｏモジュール３１毎に割り当てられた複数のチャンネルＣＨ０，ＣＨ１，ＣＨ２・・・を有している。ネットワーク４８は、ＧＨＯＳＴ（General High-Speed Optimum Scalable Transceiver）と称されるＬＳＩを用いて実現されるネットワークであってもよい。
　基板処理装置１０に設けられた各機器のＭＣ２０による制御は、Ｉ／Ｏモジュール３１を介して行われる。例えば、ＭＣ２０のＩ／Ｏ制御インターフェース２１は、Ｉ／Ｏモジュール３１に種々の制御信号を送出する。また、Ｉ／Ｏ制御インターフェース２１は、Ｉ／Ｏモジュール３１から機器（例えば、ＲＦ電源１８や整合器１７）の状態信号を受け取る。
（Ｉ／Ｏボード）
　ＭＣ２０に対応する１以上のＩ／Ｏモジュール３１は、基板処理装置１０への制御信号の入出力信号の伝達を行う。一のＩ／Ｏモジュール３１は、１以上のＩ／Ｏボード３０を有している。Ｉ／Ｏボード３０は、ＭＣ２０の指示に従い、各機器を直接制御する制御ボードである。
　Ｉ／Ｏボード３０の機能は、例えば、ＣＰＵ３２及びＦＰＧＡ（Field Programmable Gate Array）回路３４の少なくともいずれかを主な構成部品として実現される。ＦＰＧＡ回路３４は、プログラマブルロジックデバイスの一例である。
　Ｉ／Ｏモジュール３１は、１以上の機器に接続されている。本実施形態では、一のＩ／Ｏボード３０にＲＦ電源１８及び整合器１７が接続されている。
　ＭＣ２０（Ｉ／Ｏボード３０）から機器に出力される出力信号（例えば、ＤＯ信号及びＡＯ信号）及びＩ／Ｏボード３０へ入力される入力信号（例えば、ＤＩ信号及びＡＩ信号）の制御は、ＣＰＵ３２及びＦＰＧＡ３４により実行される。
　ＤＯ信号は、制御系統の上位に位置するＭＣ２０から、制御系統の下位に位置するＲＦ電源１８へ出力されるディジタル信号である。ＤＯ信号には、ＲＦ電源１８のオンを指令する信号が含まれる。また、ＤＯ信号には、ＲＦ電源１８のオフを指令する信号が含まれる。
　ＤＩ信号は、制御系統の下位に位置するＲＦ電源１８から、制御系統の上位に位置するＭＣ２０（Ｉ／Ｏボード３０）へ入力されるディジタル信号である。ＤＩ信号には、ＲＦ電源１８のオンを指令する指令信号に対する確認信号が含まれる。また、ＤＩ信号には、ＲＦ電源１８のオフを指令する指令信号に対する確認信号が含まれる。
　ＦＰＧＡ回路３４に内蔵されたＤＯカウンタ４０は、指令信号の立ち上がり又は立下りの数をカウントする。ＦＰＧＡ回路３４に内蔵されたＤＩカウンタ４１は、指令信号に対する確認信号の立ち上がり又は立下りの数をカウントする。
　ＦＰＧＡ回路３４に内蔵された立上がり遅延時間カウンタ４５は、ＲＦ電源１８のオンを指令する指令信号であるＤＯ信号（実際には、このＤＯ信号をフィードバックして入力したＤＩ信号）と、ＲＦ電源１８のオンを指令する指令信号に対する確認信号であるＤＩ信号との間の相対的な時間差を計測する。ＦＰＧＡ回路３４に内蔵された立下がり遅延時間カウンタ４６は、ＲＦ電源１８のオフを指令する指令信号であるＤＯ信号（実際には、このＤＯ信号をフィードバックして入力したＤＩ信号）と、ＲＦ電源１８のオフを指令する指令信号に対する確認信号であるＤＩ信号との間の相対的な時間差を計測する。
　ＡＩ信号は、例えばＲＦ電源１８及び整合器１７からＭＣ２０（Ｉ／Ｏボード３０）へ入力されるアナログ信号である。ＡＩ信号には、ＲＦ電源１８から供給される高周波（ＲＦ）の進行波の電力Ｐｆを示す信号（以下、「Ｐｆ　ＡＩ信号」という。）が含まれる。また、ＡＩ信号には、ＲＦ電源１８から供給される高周波（ＲＦ）の反射波の電力Ｐｒを示す信号（以下、「Ｐｒ　ＡＩ信号」という。）が含まれる。
　また、ＡＩ信号には、ＲＦ電源１８から供給される高周波（ＲＦ）の進行波の電圧Ｖｐｐを示す信号（以下、「Ｖｐｐ　ＡＩ信号」という。）が含まれる。また、ＡＩ信号には、整合器１７に設けられた可変コンデンサの整合位置を示す信号（以下、「Load　ＡＩ信号」、「Tune　ＡＩ信号」）が含まれる。
　ＣＰＵ３２に内蔵された最大値レジスタ４２には、Ｐｆ　ＡＩ信号（ＲＦ進行波の電力Ｐｆのアナログ信号）の最大値、Ｐｒ　ＡＩ信号（ＲＦ反射波の電力Ｐｒのアナログ信号）の最大値、Ｖｐｐ　ＡＩ信号（ＲＦ進行波の電圧Ｖｐｐのアナログ信号）の最大値、及びLoad　ＡＩ信号とTune　ＡＩ信号の最大値（整合器１７の整合位置の最大値を示す信号）が格納される。
　ＣＰＵ３２に内蔵された最小値レジスタ４３には、Ｐｆ　ＡＩ信号（ＲＦ進行波の電力Ｐｆのアナログ信号）の最小値、Ｐｒ　ＡＩ信号（ＲＦ反射波の電力Ｐｒのアナログ信号）の最小値、Ｖｐｐ　ＡＩ信号（ＲＦ進行波の電圧Ｖｐｐのアナログ信号）の最小値、及びLoad　ＡＩ信号とTune　ＡＩ信号の最小値（整合器１７の整合位置の最小値を示す信号）が格納される。
　また、ＣＰＵ３２に内蔵された積算レジスタ４４には、Ｐｆ　ＡＩ信号（ＲＦ進行波の電力Ｐｆのアナログ信号）の積算値、及びＰｒ　ＡＩ信号（ＲＦ反射波の電力Ｐｒのアナログ信号）の積算値が格納される。
　なお、以下で説明する、第１～第６実施形態における上記各種のアナログ信号とは、アナログ値で表される性質を有する信号をディジタル化した信号を意味する。
　［ＭＣ及びＩ/Ｏボードの機能構成］
　次に、本発明の一実施形態に係るＭＣ２０及びＩ/Ｏボード３０の機能構成の一例について、図３を参照しながら説明する。
　（Ｉ/Ｏボードの機能構成）
　Ｉ/Ｏボード３０は、通信部３６、記憶部３７、計時部３８及び機器制御部３９を有する。通信部３６は、ＭＣ２０からのＲＦ電源１８をオンする指令信号を受信し、該指令信号に従いＤＯ信号をＲＦ電源１８に送信する。通信部３６は、指令信号（ＤＯ信号）に対する確認信号（ＤＩ信号）をＭＣ２０に送信する。通信部３６は、ＲＦ電源１８の高周波に関するＡＩ信号及び整合器１７の整合位置に関するＡＩ信号をＭＣ２０に送信する。
　機器制御部３９は、機器の状態信号を、所定の周期における所定時間、所定のサンプリング間隔で収集し、収集した機器の状態信号を記憶部３７に蓄積する。具体的には、機器制御部３９は、通信部３６を介して基板処理装置１０に設けられたＲＦ電源１８への指令信号の数、該指令信号に対する確認信号の数、ＲＦ電源１８が出力する高周波の進行波の電力の信号、高周波の反射波の電力の信号、高周波の進行波の電圧の信号、整合器１７の整合位置の信号、高周波の進行波の電力の積算値を示す信号、ＲＦ電源１８への指令信号と該指令信号に対する確認信号の立上がりの遅延時間を示す信号、及びＲＦ電源１８への指令信号と該指令信号に対する確認信号の立下がりの遅延時間を示す信号の少なくとも一つを所定のサンプリング間隔で収集し、記憶部３７に蓄積する。
　例えば、記憶部３７は、ＤＯカウンタ４０及びＤＩカウンタ４１に、ＲＦ電源１８のオンを指令するＤＯ信号の数及び前記ＤＯ信号に対する確認信号であるＤＩ信号の数を記憶する。記憶部３７は、最大値レジスタ４２に上記各種のＡＩ信号の最大値を記憶し、最小値レジスタ４３に上記各種のＡＩ信号の最小値を記憶する。記憶部３７は、積算レジスタ４４にＲＦ進行波及びＲＦ反射波のＡＩ信号の累積値を記憶する。記憶部３７は、立上がり遅延時間カウンタ４５に、ＲＦ電源１８のオンを指令するＤＯ信号の立上りと、その確認信号であるＤＩ信号の立上りとの差分を遅延時間として記憶する。記憶部３７は、立下がり遅延時間カウンタ４６に、ＲＦ電源１８のオンを指令するＤＯ信号の立下りと、その確認信号であるＤＩ信号の立下りとの差分を遅延時間として記憶する。
　計時部３８は、機器の状態信号を収集する際の所定の周期と、周期中でサンプリングを行う所定時間と、サンプリング間隔とを計時する。図１に示すように、Ｉ/Ｏボード３０は、３００μｓ～１ｍｓの範囲で定められたサンプリング間隔でＲＦ電源１８及び整合器１７にポーリングし、ＲＦ電源１８及び整合器１７の状態信号を収集する。基板処理装置１０がプラズマＡＬＤ装置の場合、一プロセスは２００ｍｓ～８００ｍｓの周期で行われる。よって、計時部３８は、２００ｍｓ～８００ｍｓ毎（つまり、一プロセス毎）に、所定時間のサンプリング時間を計時する。例えば図８では、所定時間のサンプリング時間は、５０ｍｓ～１００ｍｓである。つまり、図８のＲＦ　ＡＩ信号に一例を示すように、２００ｍｓ～８００ｍｓの周期で間欠的に行われるプロセス毎に、プロセス中の所定時間（５０ｍｓ～１００ｍｓの間）のサンプリング時間であって、３００μｓ～１ｍｓの範囲で定められたサンプリング間隔でＩ/Ｏボード３０からＲＦ電源１８及び整合器１７にポーリングが行われる。これにより、Ｉ/Ｏボード３０は、サンプリングデータとしてのＲＦ電源１８及び整合器１７の状態信号を収集する。収集した機器の状態信号のサンプリングデータは、記憶部３７に記憶される。記憶部３７は、図２に示すＣＰＵ３２内のＲＡＭ３３及びＦＰＧＡ回路３４内の各種のカウンタ４０，４１及び各種のレジスタ４２～４４により実現される。なお、以下の各実施形態において、サンプリング間隔は、３００μｓに設定されるが、サンプリング間隔は、これに限らず、適宜設定可能である。
　サンプリングデータは、ＭＣ２０が１００ｍｓ毎に送出するポーリングのタイミングに、Ｉ/Ｏボード３０からＭＣ２０に送出される。
　機器制御部３９は、基板処理装置１０に設けられた機器を制御する。具体的には、機器制御部３９は、ＲＦ電源１８のオン及びオフの制御、排気装置１６の排気制御、ガス供給源１４のガス供給制御等を行う。また、機器制御部３９は、ＲＦ電源１８や整合器１７等の機器の異常の判定結果に応じて、該当機器の停止等の制御を行う。
　（ＭＣの機能構成）
　ＭＣ２０は、通信部２５、制御部２６、異常判定部２７及びログ記憶部２８を有する。通信部２５は、Ｉ/Ｏボード３０との間で各種の信号、例えば、ＤＯ信号、ＤＩ信号、ＡＩ信号を送受信する。制御部２６は、ＥＣ１の指示に従い、基板処理装置１０の制御を行う。
　異常判定部２７は、Ｉ/Ｏボード３０において収集されたＲＦ電源１８の状態信号（例えばＰｆ　ＡＩ信号）及び整合器１７の状態信号（例えばLoad/ Tune　ＡＩ信号）のサンプリングデータのピーク値、平均値、中央値に基づき、ＲＦ電源１８や整合器１７等の機器の異常の有無を判定する。より詳しくは、異常判定部２７は、機器の状態信号に基づき、以下の信号の少なくとも一つに基づき、機器の異常の有無又は機器間の配線の異常を判定してもよい。
・ＲＦ電源１８への指令信号の数、その指令信号に対する確認信号の数
・高周波（ＲＦ）の進行波及び反射波の電力を示す信号のピーク値、中央値、平均値
・ＲＦの進行波及び反射波の電圧を示す信号のピーク値、中央値、平均値
・ＲＦの進行波及び反射波の電力を示す信号を積算した積算値
・整合器１７の整合位置を示す信号のピーク値、中央値及び平均値
・ＲＦ電源１８への指令信号の遅延時間、その指令信号に対する確認信号の遅延時間
　ログ記憶部２８は、異常判定部２７がＲＦ電源１８等の機器に異常があると判定した場合、異常と判定された機器の状態信号をログ情報として記憶する。
　（ＡＬＤ法による成膜処理）
　ＡＬＤ法による成膜処理では、原料ガスを含む複数のガスの供給と停止を短時間で間欠的に繰り返し行う必要がある。例えば、ＣＶＤ法による成膜処理を行うＣＶＤ装置のプラズマ制御の周期（一プロセスの時間）は、１００ｍｓ程度あれば十分である。これに対して、ＡＬＤ法による成膜処理を行うＡＬＤ装置のプラズマ制御の周期は、ＲＦ電源１８のオン及びオフの周期が短くなるため、１０ｍｓ程度と短く設定する必要がある。よって、ＭＣ２０が１００ｍｓ毎に行うポーリングでは、ＭＣ２０は、１０ｍｓ程度の短周期でプラズマ制御されるＲＦ電源１８等の機器の状態信号を、必ずしも正しく取得できない場合がある。
　そこで、本実施形態では、Ｉ/Ｏボード３０が３００μｓ～１ｍｓ毎に行うポーリングで、機器の状態信号をＩ/Ｏボード３０内の記憶部３７に蓄積しておく。ＭＣ２０は、１００ｍｓ毎に行うポーリングにおいて、Ｉ/Ｏボード３０内の記憶部３７に蓄積された機器の状態信号を取得することで、ＲＦ電源１８等の機器の状態信号を、Ｉ/Ｏボード３０を介して正しく取得することができる。これにより、ＭＣ２０は、１０ｍｓ程度の短周期でプラズマ制御されるＡＬＤ装置においても、取得した機器の状態信号に基づき、ＲＦ電源１８等の機器の状態（異常の有無）を正確に判定することができる。
　以下では、第１～第６実施形態の順に、各実施形態に係る状態信号検出回路及び該回路を使用した異常検知処理について説明する。
　＜第１実施形態＞
　まず、第１実施形態に係る状態信号検出回路及び第１実施形態に係る異常検知処理の一例について、図４～図６を参照しながら説明する。図４は、第１実施形態に係る状態信号検出回路の一例を示す。図５は、第１実施形態に係る異常検知処理の一例を示すフローチャートである。図６は、第１実施形態に係る異常検知処理における各信号のタイムチャートである。
　（状態信号検出回路）
　図４に示す第１実施形態に係る状態信号検出回路３５は、ＦＰＧＡ回路３４内にあり、フォトカプラ５０とＤＯカウンタ４０とＤＩカウンタ４１とを有する。フォトカプラ５０は、内部で電気信号を光に変換し再び電気信号へ戻すことによって、電気的に絶縁しながら信号を伝達する素子である。
　ＤＯカウンタ４０は、ＭＣ２０からＲＦ電源１８のオンを制御する指令信号を、フォトカプラ５０を介してフィードバックした信号（ＤＯ信号）の回数をカウントする。ＤＩカウンタ４１は、ＭＣ２０からＲＦ電源１８のオンを制御するＤＯ信号に対する確認信号（ＤＩ信号）の回数をカウントする。
　ＤＯカウンタ４０及びＤＩカウンタ４１は、それぞれ１６ビットとし、図６に示すように、ＭＣ２０にインストールされているＭＣソフトウェア（プログラム）により制御されるＳＴＡＲＴ指令に従いカウントを開始し、ＳＴＯＰ指令に従いカウントを停止する。本実施形態では、ＤＯカウンタ４０及びＤＩカウンタ４１は、ＤＯ信号及びＤＩ信号の立上りをカウントするが、これに限らず、ＤＯ信号及びＤＩ信号の立下りをカウントしてもよい。また、ＤＯカウンタ４０及びＤＩカウンタ４１は、ＲＥＳＥＴ指令により初期化される。
　ＤＯカウンタ４０及びＤＩカウンタ４１のカウンタ値の読み取りは、カウント中でも可能とする。なお、ＤＩ信号については、ＤＩカウンタ４１の前に信号のノイズ除去回路を設け、一定時間以上の信号レベルの継続がないＤＩ信号は有効な信号とは判定しないようにする。
　（異常検知処理）
　図５に示す第１実施形態に係る異常検知処理は、ＭＣ２０により実行される。前提として、図６に示すように、時刻ｔ０のＳＴＡＲＴ指令に従い、ＤＯカウンタ４０は、ＲＦ　ＯＮ　ＤＯ信号の回数Ａをカウントし、ＤＩカウンタ４１は、ＲＦ　ＯＮ　ＤＩ信号の回数Ｂをカウントする。また、時刻ｔ１のＳＴＯＰ指令に従い、ＤＯカウンタ４０は、ＲＦ　ＯＮ　ＤＯ信号の回数Ａのカウントを停止し、ＤＩカウンタ４１は、ＲＦ　ＯＮ　ＤＩ信号の回数Ｂのカウントを停止する。ＤＯカウンタ４０及びＤＩカウンタ４１は、時刻ｔｒのＲＥＳＥＴ信号に従い初期化される。
　図５に示す異常検知処理が開始されると、制御部２６は、ＲＦ電源１８のオンを指令するＤＯ信号の出力回数Ｘをカウントする（ステップＳ１０）。通信部２５は、Ｉ／Ｏボード３０の通信部３６からＤＯカウンタ４０に格納されたカウント数Ａ及びＤＩカウンタ４１に格納されたカウント数Ｂを取得する（ステップＳ１２）。
　次に、異常判定部２７は、出力回数Ｘがカウント数Ａに等しいかを判定する（ステップＳ１４）。異常判定部２７は、出力回数Ｘがカウント数Ａに等しくないと判定した場合、Ｉ／Ｏボード３０に異常があると判定し（ステップＳ１６）、本処理を終了する。他方、異常判定部２７は、出力回数Ｘがカウント数Ａに等しいと判定した場合、出力回数Ｘがカウント数Ｂに等しいかを判定する（ステップＳ１８）。
　異常判定部２７は、出力回数Ｘがカウント数Ｂに等しいと判定した場合、異常なしと判定し（ステップＳ２０）、本処理を終了する。他方、異常判定部２７は、出力回数Ｘがカウント数Ｂに等しくないと判定した場合、Ｉ／Ｏボード３０とＲＦ電源１８との間の配線又はＲＦ電源１８に異常があると判定し（ステップＳ２２）、本処理を終了する。
　以上、第１実施形態に係る異常検知システムによれば、基板処理装置１０に設けられたＲＦ電源１８、Ｉ／Ｏボード３０、及びＲＦ電源１８とＩ／Ｏボード３０との間の配線の異常を検知することができる。
　＜第２実施形態＞
　次に、第２実施形態に係る状態信号検出回路及び第２実施形態に係る異常検知処理の一例について、図７～図１０を参照しながら説明する。図７は、第２実施形態に係る状態信号検出回路の一例を示す。図８は、第１～第６実施形態に係る状態信号（ＤＯ，ＤＩ，ＡＩ信号）を説明するためのタイムチャートである。図９は、第２～第５実施形態に係る異常検知処理の一例を示すフローチャートである。図１０は、第２実施形態に係る異常検知処理の一例を説明するためのタイムチャートである。
　（状態信号検出回路）
　図７に示す第２実施形態に係る状態信号検出回路３５は、ＦＰＧＡ回路３４内にあり、ＡＩ回路５１と最大値レジスタ４２と最小値レジスタ４３とを有する。ＡＩ回路５１は、ＲＦ進行波の電力Ｐｆのアナログ信号を１２ビットのデータにディジタル化したＰｆ　ＡＩ信号を出力する。また、ＲＦ反射波の電力Ｐｒのアナログ信号を１２ビットのデータにディジタル化したＰｒ　ＡＩ信号を出力する。
　図１０に示すように、時刻ｔ３にＳＴＡＲＴ指令信号が出力され、時刻ｔ４にＳＴＯＰ指令信号が出力され、時刻ｔｒにＲＥＳＥＴ信号が出力される。時刻ｔ３のＳＴＡＲＴ指令と時刻ｔ４のＳＴＯＰ指令の間に、例えば３００μｓのサンプリングクロックごとにデータがサンプリングされる。実際には、図８に示すように、ＳＴＡＲＴ指令からＳＴＯＰ指令の間は、一プロセスを示し、サンプリング時間は、一プロセス内の５０ｍｓ～１００ｍｓの範囲の所定時間である。図１０に示すサンプリングクロックに応じて収集されるサンプリングデータのうち、Ｐｆ　ＡＩ信号の最大値及びＰｒ　ＡＩ信号の最大値は、それぞれ最大値レジスタ４２に格納される。また、Ｐｆ　ＡＩ信号の最小値及びＰｒ　ＡＩ信号の最小値は、それぞれ最小値レジスタ４３に格納される。
　最大値レジスタ４２及び最小値レジスタ４３は、それぞれ１２ビットとし、ＭＣ２０のＭＣソフトウェアにより制御されるＳＴＡＲＴ指令により最大値及び最小値の検出を開始し、ＳＴＯＰ指令によりその検出を停止する。また、最大値レジスタ４２及び最小値レジスタ４３は、ＲＥＳＥＴ指令により初期化される。
　なお、最大値レジスタ４２及び最小値レジスタ４３のレジスタ値の読み取りは、検出中でも可能である。また、検出可能なＡＩ信号数はＦＰＧＡ回路３４の設計により増減可能である。
　基板処理装置１０がプラズマＡＬＤ装置の場合、一プロセスは２００ｍｓ～８００ｍｓで行われる。よって、図８に示すように、Ｐｆ　ＡＩ信号のＳＴＡＲＴ指令（ｔ０，ｔ３、・・・）及びＳＴＯＰ指令（ｔ２，ｔ４、・・・）のそれぞれの間隔は、２００ｍｓ～８００ｍｓとなる。よって、２００ｍｓ～８００ｍｓの一プロセス毎に一回のサンプリングデータが収集される。
　サンプリングデータは、５０ｍｓ～１００ｍｓの範囲の所定時間内において３００μｓ～１ｍｓのサンプリング間隔で収集される。例えば、５０ｍｓの所定時間内において３００μｓ毎に複数個のＰｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータが収集されることになる。収集されたＰｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータは、Ｉ／Ｏボード３０の記憶部３７に記憶される。
　このように、第１実施形態のＳＴＡＲＴ指令（ｔ０）からＳＴＯＰ指令（ｔ１）までの時間は、３００回程度のプロセスが包含されるため、第２実施形態のＳＴＡＲＴ指令（ｔ０，ｔ３、・・・）からＳＴＯＰ指令（ｔ２，ｔ４、・・・）までの時間よりも長い。
　ＭＣ２０は、例えば１００ｍｓ毎にポーリングを行う。ＭＣ２０がＡＩ信号のサンプリングデータを取得する周期は、例えばＡＬＤ法による処理の一サイクル２００～８００ｍｓのうちの所定時間５０ｍｓ～１００ｍｓよりも長いか又は同じ時間である。よって、ＭＣ２０の一回のポーリングによって、ＭＣ２０が取得するＡＩ信号のサンプリングデータは、一回分のＡＩ信号のサンプリングデータであり、一回のポーリングにて複数回分のＡＩ信号のサンプリングデータを取得することはない。
　（異常検知処理）
　図９に示す第２実施形態に係る異常検知処理は、ＭＣ２０により実行される。本処理が開始されると、制御部２６は、ポーリングのタイミングに同期して、通信部２５を介して所定のサンプリング間隔（本実施形態では、３００μｓ）で収集されたサンプリングデータのＰｆ（ＲＦの進行波電力）のＡＩ信号の最大値と最小値、及びＰｒ（ＲＦの反射波電力）のＡＩ信号の最大値と最小値をＩ／Ｏボード３０から受信する（ステップＳ３２）。
　次に、異常判定部２７は、ＰｆのＡＩ信号の最大値が所定の閾値Ａよりも大きいか否かを判定する（ステップＳ３４）。異常判定部２７は、ＰｆのＡＩ信号の最大値が所定の閾値Ａよりも大きいと判定した場合、ＲＦ電源１８に異常があると判定し（ステップＳ３６）、本処理を終了する。他方、異常判定部２７は、ＰｆのＡＩ信号の最大値が所定の閾値Ａ以下であると判定した場合、ＰｆのＡＩ信号の最小値が所定の閾値Ｂよりも小さいか否かを判定する（ステップＳ３８）。
　異常判定部２７は、ＰｆのＡＩ信号の最小値が所定の閾値Ｂよりも小さいと判定した場合、ＲＦ電源１８に異常があると判定し（ステップＳ３６）、本処理を終了する。他方、異常判定部２７は、ＰｆのＡＩ信号の最小値が所定の閾値Ｂ以上であると判定した場合、ＰｒのＡＩ信号の最大値が所定の閾値Ｃよりも大きいか否かを判定する（ステップＳ４０）。異常判定部２７は、ＰｒのＡＩ信号の最大値が所定の閾値Ｃよりも大きいと判定した場合、ＲＦ電源１８に異常があると判定し（ステップＳ３６）、本処理を終了する。他方、異常判定部２７は、ＰｒのＡＩ信号の最大値が所定の閾値Ｃ以下であると判定した場合、ＰｒのＡＩ信号の最小値が所定の閾値Ｄよりも小さいか否かを判定する（ステップＳ４２）。
　異常判定部２７は、ＰｒのＡＩ信号の最小値が所定の閾値Ｄよりも小さいと判定した場合、ＲＦ電源１８に異常があると判定し（ステップＳ３６）、本処理を終了する。他方、異常判定部２７は、ＰｒのＡＩ信号の最小値が所定の閾値Ｄ以上であると判定した場合、機器に異常はないと判定し（ステップＳ４４）、本処理を終了する。
　なお、所定の閾値Ａ～Ｄの一例としては、正常なプロセスを実施した際のＰｆのＡＩ信号の中心値の±５％の範囲の値の最大値と最小値を閾値Ａと閾値Ｂにそれぞれ設定してもよい。同様に、正常なプロセスを実施した際のＰｒのＡＩ信号の中心値の±５％の範囲の値の最大値と最小値の値を閾値Ｃと閾値Ｄにそれぞれ設定してもよい。ただし、各閾値Ａ～Ｄの設定は、これに限らず、正常なプロセスから逸脱しない範囲を示す他の許容値を用いることができる。
　以上、第２実施形態に係る異常検知システムによれば、Ｉ／Ｏボード３０は、ＰｆのＡＩ信号及びＰｒのＡＩ信号のサンプリングデータを、ＭＣ２０のポーリング周期以下の時間である、例えば３００μｓのサンプリング間隔で収集し、記憶部３７に記憶する。これにより、収集したサンプリングデータを一時的にＩ／Ｏボード３０に蓄積しておく。ＭＣ２０は、ポーリング周期で、サンプリングデータをＩ／Ｏボード３０から取得することで、蓄積したサンプリングデータに基づきＲＦ電源１８の異常を精度良く検知することができる。
　なお、第２実施形態では、ＭＣ２０は、Ｐｆ　ＡＩ信号の最大値及び最小値及びＰｒ　ＡＩ信号の最大値及び最小値に基づき、ＲＦ電源１８等の機器の異常の有無を判定したが、これに限らない。ＭＣ２０は、ポーリング毎にＩ／Ｏボード３０から取得したサンプリングデータのピーク値、平均値、中央値等を算出し、算出結果に基づき、機器の異常の有無を判定してもよい。
　＜第３実施形態＞
　次に、第３実施形態に係る状態信号検出回路及び第３実施形態に係る異常検知処理の一例について、図１１及び図１２を参照しながら説明する。図１１は、第３実施形態に係る状態信号検出回路の一例を示す。図１２は、第３実施形態に係る異常検知処理における各信号のタイムチャートである。
　（状態信号検出回路）
　図１１に示す第３実施形態に係る状態信号検出回路３５は、ＦＰＧＡ回路３４内にあり、ＡＩ回路５１と最大値レジスタ４２と最小値レジスタ４３とを有する。ＡＩ回路５１は、ＲＦ進行波の電圧Ｖｐｐのアナログ信号を１２ビットのデータにディジタル化したＶｐｐ　ＡＩ信号を出力する。
　最大値レジスタ４２及び最小値レジスタ４３は、それぞれ１２ビットとし、ＭＣ２０のＭＣソフトウェアにより制御されるＳＴＡＲＴ指令に従い、Ｖｐｐ　ＡＩ信号の最大値及び最小値の検出を開始し、ＳＴＯＰ指令によりその検出を停止する。また、最大値レジスタ４２及び最小値レジスタ４３は、ＲＥＳＥＴ指令により初期化される。最大値レジスタ４２及び最小値レジスタ４３のレジスタ値の読み取りは、検出中でも可能である。
　図１２に示すように、時刻ｔ３にＳＴＡＲＴ指令信号が出力され、時刻ｔ４にＳＴＯＰ指令信号が出力され、時刻ｔｒにＲＥＳＥＴ信号が出力される。時刻ｔ３のＳＴＡＲＴ指令と時刻ｔ４のＳＴＯＰ指令の間であって、例えば３００μｓのサンプリングクロックごとにデータがサンプリングされる。サンプリングデータのうち、Ｖｐｐ　ＡＩ信号の最大値が最大値レジスタ４２に格納され、Ｖｐｐ　ＡＩ信号の最小値が最小値レジスタ４３に格納される。
　第２実施形態の場合と同様に、サンプリングデータは、２００ｍｓ～８００ｍｓの一プロセス毎に５０ｍｓ～１００ｍｓの範囲内の所定時間、３００μｓのサンプリング間隔で収集される。本実施形態では、５０ｍｓの所定時間、３００μｓ毎にＶｐｐ　ＡＩ信号のデータが収集されることになる。収集されたＶｐｐ　ＡＩ信号のサンプリングデータは、Ｉ／Ｏボード３０の記憶部３７に記憶される。
　（異常検知処理）
　第２実施形態と同様に、ＭＣ２０は、ポーリング毎にＩ／Ｏボード３０から取得したサンプリングデータの最大値及び最小値に基づき、ＲＦ電源１８等の機器の異常の有無を判定する。具体的には、図９の異常検知処理で使用されたサンプリングデータが、Ｐｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータであったのに対して、本実施形態は、Ｖｐｐ　ＡＩ信号のサンプリングデータを使用して、図９の異常検知処理と同様な処理を行う。つまり、Ｖｐｐ　ＡＩ信号の最大値が所定の閾値Ｅより大きい場合、又は、Ｖｐｐ　ＡＩ信号の最小値が所定の閾値Ｆより小さい場合、ＲＦ電源に異常ありと判定し、それ以外の場合、異常なしと判定して、処理を終了する。
　これにより、ＲＦ電源１８の異常の有無を判定できる。なお、ＭＣ２０は、ポーリング毎にＩ／Ｏボード３０から取得したサンプリングデータのピーク値、平均値、中央値等を算出し、算出結果に基づき、機器の異常の有無を判定してもよい。
　以上、第３実施形態に係る異常検知システムによれば、Ｉ／Ｏボード３０は、Ｖｐｐ　ＡＩ信号のサンプリングデータを、ＭＣ２０のポーリング周期以下の時間である、例えば３００μｓのサンプリング間隔で収集し、記憶部３７に記憶する。これにより、収集したサンプリングデータを一時的にＩ／Ｏボード３０に蓄積しておく。ＭＣ２０は、ポーリング周期で、サンプリングデータをＩ／Ｏボード３０から取得することで、蓄積したサンプリングデータに基づき、ＲＦ電源１８の異常の有無を判定できる。
　＜第４実施形態＞
　次に、第４実施形態に係る状態信号検出回路及び第４実施形態に係る異常検知処理の一例について、図１３及び図１４を参照しながら説明する。図１３は、第４実施形態に係る状態信号検出回路の一例を示す。図１４は、第４実施形態に係る異常検知処理における各信号のタイムチャートである。
　（状態信号検出回路）
　図１３に示す第４実施形態に係る状態信号検出回路３５は、ＦＰＧＡ回路３４内にあり、ＡＩ回路５１と最大値レジスタ４２と最小値レジスタ４３とを有する。ＡＩ回路５１は、整合器１７の整合位置であるLoad PositionとTune Positionのアナログ信号を１２ビットのデータにディジタル化したLoad　ＡＩ信号とTune　ＡＩ信号を出力する。
　最大値レジスタ４２及び最小値レジスタ４３は、それぞれ１２ビットとし、ＭＣ２０のＭＣソフトウェアにより制御されるＳＴＡＲＴ指令に従い、Load　ＡＩ信号及びTune　ＡＩ信号の最大値及び最小値の検出を開始し、ＳＴＯＰ指令によりその検出を停止する。また、最大値レジスタ４２及び最小値レジスタ４３は、ＲＥＳＥＴ指令により初期化される。なお、最大値レジスタ４２及び最小値レジスタ４３のレジスタ値の読み取りは、検出中でも可能である。
　図１４に示すように、時刻ｔ３にＳＴＡＲＴ指令信号が出力され、時刻ｔ４にＳＴＯＰ指令信号が出力され、時刻ｔｒにＲＥＳＥＴ信号が出力される。時刻ｔ３のＳＴＡＲＴ指令と時刻ｔ４のＳＴＯＰ指令の間であって、例えば３００μｓのサンプリングクロックごとにデータがサンプリングされる。サンプリングデータのうち、Load　ＡＩ信号及びTune　ＡＩ信号の最大値が最大値レジスタ４２に格納され、Load　ＡＩ信号及びTune　ＡＩ信号の最小値が最小値レジスタ４３に格納される。
　第２実施形態の場合と同様に、サンプリングデータは、２００ｍｓ～８００ｍｓの一プロセス毎に５０ｍｓ～１００ｍｓの範囲内の所定時間、３００μｓのサンプリング間隔で収集される。本実施形態では、５０ｍｓの所定時間、３００μｓ毎にLoad　ＡＩ信号及びTune　ＡＩ信号のサンプリングデータが収集されることになる。収集されたLoad　ＡＩ信号及びTune　ＡＩ信号のサンプリングデータは、Ｉ／Ｏボード３０の記憶部３７に記憶される。
　（異常検知処理）
　第２実施形態と同様に、ＭＣ２０は、ポーリング毎にＩ／Ｏボード３０から取得したサンプリングデータの最大値及び最小値に基づき、整合器１７の異常の有無を判定する。具体的には、図９の異常検知処理で使用されたサンプリングデータが、Ｐｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータであったのに対して、本実施形態は、整合器１７のLoad　ＡＩ信号及びTune　ＡＩ信号のサンプリングデータを使用して、図９のＰｆ　ＡＩ信号及びＰｒ　ＡＩ信号をLoad　ＡＩ信号及びTune　ＡＩ信号に置き換えて、図９の異常検知処理と同一処理を行う。これにより、整合器１７の異常の有無を判定できる。なお、ＭＣ２０は、ポーリング毎にＩ／Ｏボード３０から取得したサンプリングデータのピーク値、平均値、中央値等を算出し、算出結果に基づき、機器の異常の有無を判定してもよい。
　以上、第４実施形態に係る異常検知システムによれば、Ｉ／Ｏボード３０は、Load　ＡＩ信号及びTune　ＡＩ信号のサンプリングデータを、ＭＣ２０のポーリング周期よりも短時間で収集する。これにより、収集したサンプリングデータを一時的にＩ／Ｏボード３０に蓄積しておく。ＭＣ２０は、ポーリング周期で、サンプリングデータをＩ／Ｏボード３０から取得することで、蓄積したサンプリングデータに基づき、整合器１７の異常の有無を判定できる。
　＜第５実施形態＞
　次に、第５実施形態に係る状態信号検出回路及び第５実施形態に係る異常検知処理の一例について、図１５～図１７を参照しながら説明する。図１５は、第５実施形態に係る状態信号検出回路の一例を示す。図１６は、第５実施形態に係る異常検知処理における各信号のタイムチャートである。図１７は、第５実施形態に係る異常検知処理における積算方法を説明するための図である。
　（状態信号検出回路）
　図１５に示す第５実施形態に係る状態信号検出回路３５は、ＦＰＧＡ回路３４内にあり、ＡＩ回路５１と積算レジスタ４４とを有する。ＡＩ回路５１は、ＲＦ進行波の電力Ｐｆのアナログ信号及びＲＦ反射波の電力Ｐｒのアナログ信号を１２ビットのデータにディジタル化したＰｆ　ＡＩ信号及びＰｒ　ＡＩ信号を出力する。
　積算レジスタ４４は、３２ビットとし、ＭＣソフトウェアの制御によるＳＴＡＲＴ指令により、Ｐｆ　ＡＩ信号及びＰｒ　ＡＩ信号の積算を開始し、ＳＴＯＰ指令によりその積算を停止する。また、積算レジスタ４４は、ＲＥＳＥＴ指令により初期化される。
　積算間隔は、ＡＩ回路５１のサンプリング間隔である３００μｓ～１ｍｓの範囲内の設定値と同一間隔である。本実施形態では、積算間隔は、３００μｓである。積算レジスタ４４のレジスタ値の読み取りは積算中でも可能であるが、３２ビットのデータは、１６ビット×２回の読み取りサイクルになるため、この間に１６ビット目から１７ビット目への桁上がりが発生すると不正確な読み取り値となる。ただし、３００μｓの間隔で１２ビットのデータを３２ビットの積算レジスタ４４に加算していくと、３００μｓ×２（３２－１２）＝５分までの積算が可能である。よって、積算レジスタ４４は、ＡＬＤ法による成膜の一サイクル毎にサンプリングするＰｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータを積算するには十分であり、桁上がりが発生して積算値が不正確な値となることは生じない。
　図１６に示すように、積算クロックに応じたＰｆ　ＡＩ信号の値が、３，５，５，５，５，５，１・・・の場合、積算レジスタ４４に格納される値は、３，８，１３，１８，２３，２８，２９・・・となる。積算クロックに応じたＰｒ　ＡＩ信号の値が、３，０，０，０，０，０，０・・・の場合、積算レジスタ４４に格納される値は、３，３，３，３，３，３，３・・・となる。積算クロックは、サンプリングクロックと同期しており、例えば３００μｓのサンプリングクロックごとにデータがサンプリングされる場合、３００μｓの積算クロックごとにサンプリングデータが積算される。ＣＰＵ３２は、下記の式（１）を使用して、Ｐｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータの積算値を算出し、積算レジスタ４４に格納する。
　（異常検知処理）
　ＭＣ２０は、ポーリング毎にＩ／Ｏボード３０から取得した、Ｐｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータの積算値を取得する。ＭＣ２０は、積算結果に基づき、ＡＬＤの１サイクルにおけるＲＦ電源１８の異常の有無を判定する。また、ＭＣ２０は、ＡＬＤの１サイクルごとの積算値を合計することで、一プロセスにおけるＲＦ電源１８の異常の有無を判定する。なお、算出したＡＬＤの１サイクルの積算値は、積算レジスタ４４に蓄積され、ＭＣ２０が、積算レジスタ４４に蓄積された積算値を収集して、１プロセスの積算値を算出する。
Figure JPOXMLDOC01-appb-M000001
 　なお、式（１）のΔｔは、積算間隔（＝サンプリング間隔）であり、本実施形態では、３００μｓである。Ｖｎは、Ｐｆ　ＡＩ信号及びＰｒ　ＡＩ信号のｎ（１≦ｎ）回目のサンプリングデータを示す。
　積算値は、ＲＦの進行波の総電力及びＲＦの反射波の総電力を示す。よって、積算値が予め定められた所定の閾値の範囲から外れている場合、異常判定部２７は、ＲＦ電源１８が異常であると判定する。
　以上、第５実施形態に係る異常検知システムによれば、収集したＰｆ　ＡＩ信号及びＰｒ　ＡＩ信号のサンプリングデータに基づく積算値を一時的にＩ／Ｏボード３０に蓄積しておき、ＭＣ２０は、ポーリングに応じて積算値をＩ／Ｏボード３０から取得する。これにより、ＲＦ電源１８の出力の積算値に基づきＲＦ電源１８の異常を精度良く検知することができる。
　＜第６実施形態＞
　次に、第６実施形態に係る状態信号検出回路及び第６実施形態に係る異常検知処理の一例について、図１８～図２０を参照しながら説明する。図１８は、第６実施形態に係る状態信号検出回路の一例を示す。図１９は、第６実施形態に係る異常検知処理の一例を示すフローチャートである。図２０は、第６実施形態に係る異常検知処理における各信号のタイムチャートである。
　（状態信号検出回路）
　図１８に示す第６実施形態に係る状態信号検出回路３５は、ＦＰＧＡ回路３４内にあり、フォトカプラ５０と立上がり遅延時間カウンタ４５と立下がり遅延時間カウンタ４６とを有する。
　立上がり遅延時間カウンタ４５及び立下がり遅延時間カウンタ４６は、ＭＣ２０からＲＦ電源１８のオンを指令するＤＯ信号と、ＤＯ信号に対する確認信号であるＤＩ信号との間の相対的な時間差を計測する。
　立上がり遅延時間カウンタ４５は、ＤＯ信号とＤＩ信号との立上がりにおける時間差を計測する。立下がり遅延時間カウンタ４６は、ＤＯ信号とＤＩ信号との立下がりにおける時間差を計測する。
　立上がり遅延時間カウンタ４５及び立下がり遅延時間カウンタ４６は、それぞれ１６ビットとし、ＭＣ２０のＭＣソフトウェアが制御するＳＴＡＲＴ指令によりカウントを開始し、ＳＴＯＰ指令によりそのカウントを停止する。立上がり遅延時間カウンタ４５及び立下がり遅延時間カウンタ４６のカウンタ値の読み取りは、カウント中でも可能とする。
　（異常検知処理）
　図１９に示す第６実施形態に係る異常検知処理は、ＭＣ２０により実行される。前提として、制御部２６は、予めＲＦ電源１８が正常に動作しているときのＤＯ信号（ＲＦ　ＯＮ　ＤＯ）とＤＩ信号（ＲＦ　ＯＮ　ＤＩ）との立上がりにおける基準遅延時間Δｔａの値と、ＲＦ　ＯＮ　ＤＯ信号とＲＦ　ＯＮ　ＤＩ信号との立下がりにおける基準遅延時間Δｔｂの値とを測定しておく。
　本処理を行う前に、制御部２６は、立上がりにおける基準遅延時間Δｔａの値と、立下がりにおける基準遅延時間Δｔｂの値とを取得する。次に、本処理が開始されると、通信部２５は、Ｉ／Ｏボード３０の通信部３６から、立上がり遅延時間カウンタ４５に格納された立上がり遅延時間Ｓ（ｎ）（＝Δｔａｎ：１≦ｎ）を取得する（ステップＳ６２）。また、通信部２５は、Ｉ／Ｏボード３０の通信部３６から、立下がり遅延時間カウンタ４６に格納された立下がり遅延時間Ｕ（ｎ）（Δｔｂｎ：１≦ｎ）を取得する（ステップＳ６２）。これにより、図２０に示す立上がり遅延時間Ｓ（ｎ）と、立下がり遅延時間Ｕ（ｎ）とが取得される。
　次に、異常判定部２７は、立上がり遅延時間Ｓ（ｎ）（＝Δｔａｎ）と基準遅延時間Δｔａの値とを比較し、また、立下がり遅延時間Ｕ（ｎ）（＝Δｔｂｎ）と基準遅延時間Δｔｂの値とを比較する（ステップＳ６４）。立上がり遅延時間カウンタ４５及び立下がり遅延時間カウンタ４６は、それぞれ１６ビットのカウンタであり、ΔｔａとΔｔｂとは、０．１ｍｓ×２１６＝６．５秒までのカウントが可能であり、十分なカウント時間が確保されている。
　異常判定部２７は、比較の結果、立上がり遅延時間Ｓ（ｎ）のいずれか又は立下がり遅延時間Ｕ（ｎ）のいずれかが許容範囲を超えてずれているかを判定する（ステップＳ６６）。異常判定部２７は、許容範囲を超えてずれていると判定した場合、Ｉ／Ｏボード３０又はＲＦ電源１８に異常があると判定し（ステップＳ６８）、本処理を終了する。他方、異常判定部２７は、許容範囲を超えてずれていないと判定した場合、ＲＦ電源１８に異常はないと判定し（ステップＳ７０）、本処理を終了する。
　以上、第６実施形態に係る異常検知システムによれば、ＲＦ　ＯＮ　ＤＯ信号とＲＦ　ＯＮ　ＤＩ信号との立上がりの遅延時間又は立下がりの遅延時間に基づき、ＲＦ電源１８又はＩ／Ｏボード３０の異常を精度良く検知することができる。
　以上、異常検知システム及び制御ボードを上記実施形態により説明したが、本発明にかかる異常検知システム及び制御ボードは上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。
　例えば、ＲＦ電源１８等の機器が異常であると判定された場合、ＭＣ２０は、機器の状態情報をログ情報として記録することが好ましい。これにより、基板処理装置１０にて実行されるプロセスを設計及び構築する場合、ログ情報を利用することでプロセスの不良を未然に防止することができる。
　ＲＦ電源１８の異常には、ＲＦ電源１８の劣化及び破損が含まれる。また、Ｉ／Ｏボード３０の異常には、Ｉ／Ｏボード３０の不具合の可能性がある。よって、ＭＣ２０は、異常と判定された機器毎に異なる対応をしてもよい。例えば、ＲＦ電源１８が異常であると判定した場合、異常と判定された回数が例えば３回などの所定の回数以上になったら、プロセスを停止するようにしてもよい。Ｉ／Ｏボード３０が異常であると判定した場合、異常と判定された回数によらず、直ちにＩ／Ｏボード３０からの信号の入出力を停止してもよい。
　また、本発明に係る基板処理装置は、容量結合型プラズマ（ＣＣＰ:Capacitively Coupled Plasma)装置だけでなく、その他の基板処理装置に適用可能である。その他の基板処理装置としては、誘導結合型プラズマ(ＩＣＰ:Inductively Coupled Plasma)、ラジアルラインスロットアンテナを用いたプラズマ処理装置、ヘリコン波励起型プラズマ（ＨＷＰ：Helicon Wave Plasma）装置、電子サイクロトロン共鳴プラズマ（ＥＣＲ：Electron Cyclotron Ｒesonance Plasma）装置等であってもよい。
　本明細書では、成膜対象の基板として半導体ウェハＷについて説明したが、これに限らず、ＬＣＤ（Liquid Crystal Display）、ＦＰＤ（Flat Panel Display）等に用いられる各種基板や、フォトマスク、ＣＤ基板、プリント基板等であっても良い。
　本国際出願は、２０１６年３月２９日に出願された日本国特許出願２０１６－０６６０５２号に基づく優先権を主張するものであり、その全内容を本国際出願に援用する。
　１：ＥＣ
　２：ネットワーク
　１０：基板処理装置
　１１：処理容器
　１４：ガス供給源
　１６：排気装置
　１７：整合器
　１８：ＲＦ電源
　１９：ステージ
　２０：ＭＣ
　２１：Ｉ／Ｏ制御インターフェース
　２２：ＣＰＵ
　２３：揮発性メモリ
　２４：不揮発性メモリ
　２５：通信部
　２６：制御部
　２７：異常判定部
　２８：ログ記憶部
　３０：Ｉ/Ｏボード
　３１：Ｉ／Ｏモジュール
　３２：ＣＰＵ
　３３：ＲＡＭ
　３４：ＦＰＧＡ
　３５：状態信号検出回路
　３６：通信部
　３７：記憶部
　３８：計時部
　３９：機器制御部
　４０：ＤＯカウンタ
　４１：ＤＩカウンタ
　４２：最大値レジスタ
　４３：最小値レジスタ
　４４：積算レジスタ
　４５：立上がり遅延時間カウンタ
　４６：立下がり遅延時間カウンタ
　４８：ネットワーク
　５０：フォトカプラ
　５１：ＡＩ回路

Claims (8)

  1. 　基板処理装置を制御する第１のコントローラと、該第１のコントローラの指示に従い、前記基板処理装置に設けられた機器を制御する第２のコントローラとを有し、前記機器の異常を検知する異常検知システムであって、
    　前記第２のコントローラは、前記機器の状態信号を、所定の周期における所定時間、所定のサンプリング間隔で収集し、収集した該機器の状態信号を蓄積する記憶部を有し、
    　前記第１のコントローラは、蓄積した前記機器の状態信号を、前記所定時間以上の時間間隔で前記第２のコントローラから取得し、取得した前記機器の状態信号に基づき、前記機器の異常の有無を判定する異常判定部とを有する、
    　異常検知システム。
  2. 　前記機器は、前記基板処理装置に設けられた高周波電源及び整合器の少なくともいずれかであり、
    　前記記憶部は、前記高周波電源への指令信号の数、該指令信号に対する確認信号の数、前記高周波電源が出力する高周波の進行波の電力の信号、前記高周波の反射波の電力の信号、前記高周波の進行波の電圧の信号、前記整合器の整合位置の信号、前記高周波の進行波の電力の積算値を示す信号、前記高周波電源への指令信号と該指令信号に対する確認信号の立上がりの遅延時間を示す信号、及び前記高周波電源への指令信号と該指令信号に対する確認信号の立下がりの遅延時間を示す信号の少なくとも一つの状態信号を蓄積する、
    　請求項１に記載の異常検知システム。
  3. 　前記異常判定部は、前記高周波の進行波の電力の信号と、前記高周波の反射波の電力の信号と、前記高周波の進行波の電圧の信号と、前記整合器の整合位置の信号のそれぞれのピーク値、中央値及び平均値、及び前記高周波の進行波の電力の積算値の信号が示す電力積算値の少なくとも一つに基づき、前記高周波電源の異常の有無を判定する、
    　請求項２に記載の異常検知システム。
  4. 　前記異常判定部は、前記高周波電源への指令信号の数及び該指令信号に対する確認信号の数の少なくともいずれかに基づき、前記高周波電源の異常、前記整合器の異常又は該高周波電源と該整合器との間の配線の異常の有無を判定する、
    　請求項２に記載の異常検知システム。
  5. 　前記異常判定部は、前記高周波電源への指令信号と該指令信号に対する確認信号の立上がりの遅延時間の信号が示す遅延時間及び前記高周波電源への指令信号と該指令信号に対する確認信号の立下がり遅延時間の信号が示す遅延時間の少なくともいずれかに基づき、前記高周波電源の異常又は前記整合器の異常の有無を判定する、
    　請求項２に記載の異常検知システム。
  6. 　前記異常判定部が前記機器に異常があると判定した場合、該機器の状態信号のログ情報を記憶するログ記憶部を有する、
    　請求項１に記載の異常検知システム。
  7. 　前記基板処理装置は、ＡＬＤ法により基板に成膜処理を行うＡＬＤ装置である、
    　請求項１に記載の異常検知システム。
  8. 　基板処理装置に設けられた機器の状態信号に基づき、前記機器の異常の有無を判定する第１のコントローラに接続され、前記機器を制御する制御ボードであって、
    　前記機器の状態信号を、所定の周期における所定時間、所定のサンプリング間隔で収集、収集した該機器の状態信号を蓄積する記憶部と、
    　前記第１のコントローラが前記所定時間以上の時間間隔で発信するポーリングに応じて、蓄積した前記機器の状態信号を送信する通信部とを有する、
    　制御ボード。
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