KR102220434B1 - 이상 검지 시스템 및 제어 보드 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

기판 처리 장치를 제어하는 제1 컨트롤러와, 상기 제1 컨트롤러의 지시에 따라, 상기 기판 처리 장치에 설치된 기기를 제어하는 제2 컨트롤러를 갖고, 상기 기기의 이상을 검지하는 이상 검지 시스템으로서, 상기 제2 컨트롤러는, 상기 기기의 상태 신호를, 미리 정해진 주기에 있어서의 미리 정해진 시간, 미리 정해진 샘플링 간격으로 수집하고, 수집한 상기 기기의 상태 신호를 축적하는 기억부를 가지며, 상기 제1 컨트롤러는, 축적한 상기 기기의 상태 신호를, 상기 미리 정해진 시간 이상의 시간 간격으로 상기 제2 컨트롤러로부터 취득하고, 취득한 상기 기기의 상태 신호에 기초하여, 상기 기기의 이상의 유무를 판정하는 이상 판정부를 갖는 이상 검지 시스템이 제공된다.

Description

이상 검지 시스템 및 제어 보드
본 발명은 이상 검지 시스템 및 제어 보드에 관한 것이다.
예컨대, 특허문헌 1에는, 플라즈마 장치에 설치된 복수의 밸브의 개폐 동작을 지시하는 복수의 지령 신호나, 복수의 밸브의 개폐 동작을 검출하는 복수의 센서의 복수의 검출 신호에 기초하여, 복수의 밸브의 동작 상태를 파악하는 제어 컨트롤러가 개시되어 있다.
플라즈마 CVD(Chemical Vapor Deposition) 장치에서는, 분 단위의 주기로 플라즈마 제어가 행해진다. 이에 대해, 플라즈마 CVD 장치를 제어하는 제어 컨트롤러는, 100 ㎳ 단위의 주기로 플라즈마 CVD 장치에 부착된 고주파 전원(이하, 「RF 전원」이라고도 함)이나 밸브 등의 기기의 상태 신호를 검지한다. 즉, 제어 컨트롤러는, 100 ㎳ 단위의 주기로 센서나 RF 전원에 폴링한다.
일본 특허 공개 제2013-168131호 공보
그러나, 원료 가스와 반응 가스를 교대로 처리 용기 내에 공급하여, 원자 레벨 또는 분자 레벨의 두께의 박막을 1층씩 형성하는 플라즈마 ALD(Atomic Layer Deposition) 장치에 대한 제어에서는, 플라즈마 제어를 10 ㎳ 단위의 주기로 행하고 있다.
따라서, 종래의 100 ㎳ 단위의 주기로 센서나 RF 전원의 IO(Input/Output) 신호를 제어하면, 플라즈마 ALD 장치에 설치된 밸브 등의 기기의 상태를 정확히 파악하여, 프로세스의 제어를 적절히 행하는 것이 곤란한 경우가 있다.
상기 과제에 대해, 일 측면에서는, 본 발명은 기판 처리 장치에 설치된 기기의 상태를 정밀도 좋게 검지하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 하나의 양태에 의하면, 기판 처리 장치를 제어하는 제1 컨트롤러와, 상기 제1 컨트롤러의 지시에 따라, 상기 기판 처리 장치에 설치된 기기를 제어하는 제2 컨트롤러를 갖고, 상기 기기의 이상을 검지하는 이상 검지 시스템으로서, 상기 제2 컨트롤러는, 상기 기기의 상태 신호를, 미리 정해진 주기에 있어서의 미리 정해진 시간, 미리 정해진 샘플링 간격으로 수집하고, 수집한 상기 기기의 상태 신호를 축적하는 기억부를 가지며, 상기 제1 컨트롤러는, 축적한 상기 기기의 상태 신호를, 상기 미리 정해진 시간 이상의 시간 간격으로 상기 제2 컨트롤러로부터 취득하고, 취득한 상기 기기의 상태 신호에 기초하여, 상기 기기의 이상의 유무를 판정하는 이상 판정부를 갖는 이상 검지 시스템이 제공된다.
하나의 측면에 의하면, 기판 처리 장치에 설치된 기기의 상태를 정밀도 좋게 검지할 수 있다.
도 1은 일 실시형태에 따른 기판 처리 시스템의 제어 계통의 일례를 도시한 도면이다.
도 2는 일 실시형태에 따른 기판 처리 장치, MC 및 I/O 보드의 하드웨어 구성의 일례를 도시한 도면이다.
도 3은 일 실시형태에 따른 MC 및 I/O 보드의 기능 구성의 일례를 도시한 도면이다.
도 4는 제1 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한 도면이다.
도 5는 제1 실시형태에 따른 이상 검지 처리의 일례를 도시한 플로우차트이다.
도 6은 제1 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
도 7은 제2 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한 도면이다.
도 8은 제1∼제6 실시형태에 따른 상태 신호(디지털, 아날로그 신호)의 타이밍을 설명하기 위한 도면이다.
도 9는 제2 실시형태에 따른 이상 검지 처리의 일례를 도시한 플로우차트이다.
도 10은 제2 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
도 11은 제3 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한 도면이다.
도 12는 제3 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
도 13은 제4 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한 도면이다.
도 14는 제4 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
도 15는 제5 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한 도면이다.
도 16은 제5 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
도 17은 제5 실시형태에 따른 이상 검지 처리에 있어서의 적산 방법을 설명하기 위한 도면이다.
도 18은 제6 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한 도면이다.
도 19는 제6 실시형태에 따른 이상 검지 처리의 일례를 도시한 플로우차트이다.
도 20은 제6 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
이하, 본 발명을 실시하기 위한 형태에 대해 도면을 참조하여 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙임으로써 중복된 설명을 생략한다.
[기판 처리 시스템의 제어 계통예]
먼저, 본 발명의 일 실시형태에 따른 기판 처리 시스템의 제어 계통의 일례에 대해, 도 1을 참조하면서 설명한다. 예컨대, 기판 처리 시스템은, 복수의 기판 처리 장치, 반송실(TM: Transfer Module), 로드록실(LLM: Load Lock Module) 등을 갖고, 복수의 기판 처리 장치에 의해 복수의 기판의 처리가 실행된다. 시스템 컨트롤러(1)(EC: Equipment Controller)는, 기판 처리 시스템의 전체를 제어하는 통괄 제어부이다.
시스템 컨트롤러(1)는, 복수의 모듈 컨트롤러(20)(MC: Module Controller)와 시스템 내 LAN(Local Area Network) 등의 네트워크(2)를 통해 접속되어 있다. 모듈 컨트롤러(20)는, 시스템 컨트롤러(1)의 지시에 따라, 기판 처리 장치의 제어를 행한다.
각 모듈 컨트롤러(20)는, 복수의 I/O 보드(30)와 시스템 내 LAN(Local Area Network) 등의 네트워크(2)를 통해 접속되어 있다. 복수의 I/O 보드(30)는, 각 모듈 컨트롤러(20)의 지시에 따라, 기판 처리 장치에 설치된 복수의 기기 중 적어도 어느 하나를 제어한다. 예컨대, 복수의 I/O 보드(30) 중 하나의 I/O 보드(30)는, 도 1 및 도 2에 도시된 바와 같이, 고주파 전원의 일례인 RF 전원(18) 및 정합기(17)의 각 기기를 제어한다.
도 2에 도시된 바와 같이, I/O 보드(30)는, 모듈 컨트롤러(MC)(20)의 지령에 따라, RF를 온하기 위한 지령 신호(이하, 「DO(Digital Output) 신호」라고 함)를 RF 전원(18)에 송출한다. 또한, I/O 보드(30)는, DO 신호에 대한 확인 신호(이하, 「DI(Digital Input) 신호」라고 함)를 RF 전원(18)으로부터 입력한다.
이하에서는, 시스템 컨트롤러(EC)(1)를 EC(1)라고 표기하고, 모듈 컨트롤러(MC)(20)를 MC(20)라고 표기한다. MC(20)는, I/O 보드(30)에 대해 상위 컨트롤러이고, I/O 보드(30)는, MC(20)에 대해 하위 컨트롤러이다. I/O 보드(30)는, 제어 보드라고도 한다. 상위 컨트롤러는, 제1 컨트롤러의 일례이고, 하위 컨트롤러는, 제2 컨트롤러의 일례이다.
[기판 처리 장치, MC, I/O 보드의 하드웨어 구성]
다음으로, 본 발명의 일 실시형태에 따른 기판 처리 장치(10), MC(20), I/O 보드(30)의 하드웨어 구성의 일례에 대해, 도 2를 참조하면서 설명한다. 기판 처리 장치(10)는, 플라즈마 CVD 장치, 플라즈마 ALD 장치, 플라즈마 에칭 장치 등의 장치일 수 있다. 본 실시형태에서는, 기판 처리 장치(10)는, 기판의 일례인 반도체 웨이퍼(이하, 간단히 「웨이퍼」라고 기재함)(W)에 대해, 복수의 가스를, 서로 상이한 타이밍에서 간헐적으로 반복해서 공급하여 성막(成膜)을 행하는 ALD(Atomic Layer Deposition) 장치로서 구성되어 있다.
기판 처리 장치(10)는, 처리 용기(11)와, 웨이퍼(W)의 처리에 사용되는 복수의 가스를 공급하는 가스 공급원(14)과, 정합기(17)를 통해 처리 용기(11)와 접속되고, 처리 용기(11) 내에 RF(고주파) 전력을 인가하는 RF 전원(18)과, 배기 장치(16)를 갖는다.
처리 용기(11)는, 천장벽(11a), 바닥벽(11b) 및 천장벽(11a)과 바닥벽(11b)을 연결하는 측벽(11c)을 포함하고, 대략 원통형으로 형성되며, 내부는 기밀하게 되어 있다. 바닥벽(11b)에는, 배기구(11d)가 형성되어 있다. 배기 장치(16)가 작동하면, 배기구(11d)로부터 가스가 배기되어, 처리 용기(11)의 내부는, 미리 정해진 진공도까지 감압된다.
처리 용기(11)의 내부에는, 웨이퍼(W)를 유지하기 위한 스테이지(19)와, 스테이지(19)를 지지하는 원통형의 지지 부재(15)가 배치되어 있다. 또한, 처리 용기(11)의 천장벽(11a)에는, 가스 도입부(12)가 설치되어 있다. 가스 공급원(14)으로부터 공급되는 가스는, 가스 공급관(13)을 지나, 가스 도입부(12)로부터 처리 용기(11) 내에 도입된다.
(EC)
EC(1)는, 공정 관리자들에 의해 지정된 레시피를 포함하는 프로그램을, 하드 디스크 장치나 기억 매체로부터 읽어낸다. 읽어낸 프로그램은, EC(1)로부터 각 MC(20)에 송신된다. 또한, EC(1)는, LAN 등의 네트워크(2)를 통해 기판 처리 시스템이 설치되어 있는 공장 전체의 제조 공정을 관리하는 MES(Manufacturing Execution System)로서의 호스트 컴퓨터에 접속되어 있다. 호스트 컴퓨터는, 공장에 있어서의 여러 가지 공정에 관한 실시간 정보를 기간(基幹) 업무 시스템에 피드백하고, 공장 전체의 부하 등을 고려하여 공정을 제어한다.
기판 처리 시스템의 전체 제어나 기판 처리 장치(10)의 이상 검지나 웨이퍼(W)의 가공에 관한 레시피는, 예컨대, 기억 매체에 저장되고, 하드 디스크 장치에 인스톨함으로써 이용할 수 있다. 기억 매체로서는, 예컨대, CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리, DVD 등을 사용할 수 있다. 또한, 상기 레시피는, 다른 장치로부터, 예컨대 전용 회선을 통해 수시로 전송시켜 온라인으로 이용하는 것도 가능하다.
(MC)
복수의 MC(20)는, EC(1)에 의해 통괄되어, 제어된다. 한편, MC(20)는, 기판 처리 시스템 내의 복수의 기판 처리 장치(10)뿐만이 아니라, 로드록실이나, 로더 유닛에 대응시켜 설치하는 것이 가능하고, 그 경우에도 EC(1)에 의해 통괄되어, 제어된다.
이하, 기판 처리 장치(10)를 제어하는 MC(20)를 예로 들어, MC(20)의 구성에 대해 설명한다. MC(20)는, I/O 제어 인터페이스(21)와 CPU(22)와 RAM 등에 의해 구성되는 휘발성 메모리(23)와, ROM 등에 의해 구성되는 비휘발성 메모리(24)를 갖는다. 비휘발성 메모리(24)는, 예컨대 SRAM(Static Random Access Memory), MRAM(Magnetoresistive Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리 등의 비휘발성 메모리에 의해 구성되어 있다. 비휘발성 메모리(24)에는, 기판 처리 장치(10)에 있어서의 여러 가지 로그 정보, 예컨대, 기판 처리 장치(10)의 이상이 판정된 경우의 상태 신호의 로그 등이 보존된다. 상태 신호로서 비휘발성 메모리(24)에 기억되는 정보는, MC(20)와 I/O 보드(30) 사이에서 입출력되는 각종의 신호, 예컨대, DO(Digital Output) 신호, DI(Digital Input) 신호, AO(analog Output) 신호, AI(analog Input) 신호 등이다.
(I/O 모듈)
MC(20)는, 네트워크(48)를 통해 1 이상의 I/O 모듈(31)과 접속되어 있다. 네트워크(48)는, I/O 모듈(31)마다 할당된 복수의 채널(CH0, CH1, CH2 …)을 갖고 있다. 네트워크(48)는, GHOST(General High-Speed Optimum Scalable Transceiver)라고 칭해지는 LSI를 이용하여 실현되는 네트워크여도 좋다.
기판 처리 장치(10)에 설치된 각 기기의 MC(20)에 의한 제어는, I/O 모듈(31)을 통해 행해진다. 예컨대, MC(20)의 I/O 제어 인터페이스(21)는, I/O 모듈(31)에 여러 가지 제어 신호를 송출한다. 또한, I/O 제어 인터페이스(21)는, I/O 모듈(31)로부터 기기[예컨대, RF 전원(18)이나 정합기(17)]의 상태 신호를 수취한다.
(I/O 보드)
MC(20)에 대응하는 1 이상의 I/O 모듈(31)은, 기판 처리 장치(10)에의 제어 신호의 입출력 신호의 전달을 행한다. 하나의 I/O 모듈(31)은, 1 이상의 I/O 보드(30)를 갖고 있다. I/O 보드(30)는, MC(20)의 지시에 따라, 각 기기를 직접 제어하는 제어 보드이다.
I/O 보드(30)의 기능은, 예컨대, CPU(32) 및 FPGA(Field Programmable Gate Array) 회로(34) 중 적어도 어느 하나를 주된 구성 부품으로 하여 실현된다. FPGA 회로(34)는, 프로그래머블 로직 디바이스의 일례이다.
I/O 모듈(31)은, 1 이상의 기기에 접속되어 있다. 본 실시형태에서는, 하나의 I/O 보드(30)에 RF 전원(18) 및 정합기(17)가 접속되어 있다.
MC(20)[I/O 보드(30)]로부터 기기에 출력되는 출력 신호(예컨대, DO 신호 및 AO 신호) 및 I/O 보드(30)에 입력되는 입력 신호(예컨대, DI 신호 및 AI 신호)의 제어는, CPU(32) 및 FPGA 회로(34)에 의해 실행된다.
DO 신호는, 제어 계통의 상위에 위치하는 MC(20)로부터, 제어 계통의 하위에 위치하는 RF 전원(18)에 출력되는 디지털 신호이다. DO 신호에는, RF 전원(18)의 온을 지령하는 신호가 포함된다. 또한, DO 신호에는, RF 전원(18)의 오프를 지령하는 신호가 포함된다.
DI 신호는, 제어 계통의 하위에 위치하는 RF 전원(18)으로부터, 제어 계통의 상위에 위치하는 MC(20)[I/O 보드(30)]에 입력되는 디지털 신호이다. DI 신호에는, RF 전원(18)의 온을 지령하는 지령 신호에 대한 확인 신호가 포함된다. 또한, DI 신호에는, RF 전원(18)의 오프를 지령하는 지령 신호에 대한 확인 신호가 포함된다.
FPGA 회로(34)에 내장된 DO 카운터(40)는, 지령 신호의 상승 또는 하강의 수를 카운트한다. FPGA 회로(34)에 내장된 DI 카운터(41)는, 지령 신호에 대한 확인 신호의 상승 또는 하강의 수를 카운트한다.
FPGA 회로(34)에 내장된 상승 지연 시간 카운터(45)는, RF 전원(18)의 온을 지령하는 지령 신호인 DO 신호(실제로는, 이 DO 신호를 피드백하여 입력한 DI 신호)와, RF 전원(18)의 온을 지령하는 지령 신호에 대한 확인 신호인 DI 신호 사이의 상대적인 시간차를 계측한다. FPGA 회로(34)에 내장된 하강 지연 시간 카운터(46)는, RF 전원(18)의 오프를 지령하는 지령 신호인 DO 신호(실제로는, 이 DO 신호를 피드백하여 입력한 DI 신호)와, RF 전원(18)의 오프를 지령하는 지령 신호에 대한 확인 신호인 DI 신호 사이의 상대적인 시간차를 계측한다.
AI 신호는, 예컨대 RF 전원(18) 및 정합기(17)로부터 MC(20)[I/O 보드(30)]에 입력되는 아날로그 신호이다. AI 신호에는, RF 전원(18)으로부터 공급되는 고주파(RF)의 진행파의 전력(Pf)을 나타내는 신호(이하, 「Pf AI 신호」라고 함)가 포함된다. 또한, AI 신호에는, RF 전원(18)으로부터 공급되는 고주파(RF)의 반사파의 전력(Pr)을 나타내는 신호(이하, 「Pr AI 신호」라고 함)가 포함된다.
또한, AI 신호에는, RF 전원(18)으로부터 공급되는 고주파(RF)의 진행파의 전압(Vpp)을 나타내는 신호(이하, 「Vpp AI 신호」라고 함)가 포함된다. 또한, AI 신호에는, 정합기(17)에 설치된 가변 콘덴서의 정합 위치를 나타내는 신호(이하, 「부하(Load) AI 신호」, 「조정(Tune) AI 신호」)가 포함된다.
CPU(32)에 내장된 최대값 레지스터(42)에는, Pf AI 신호[RF 진행파의 전력(Pf)의 아날로그 신호]의 최대값, Pr AI 신호[RF 반사파의 전력(Pr)의 아날로그 신호]의 최대값, Vpp AI 신호[RF 진행파의 전압(Vpp)의 아날로그 신호]의 최대값, 및 부하 AI 신호와 조정 AI 신호의 최대값[정합기(17)의 정합 위치의 최대값을 나타내는 신호]이 저장된다.
CPU(32)에 내장된 최소값 레지스터(43)에는, Pf AI 신호[RF 진행파의 전력(Pf)의 아날로그 신호]의 최소값, Pr AI 신호[RF 반사파의 전력(Pr)의 아날로그 신호]의 최소값, Vpp AI 신호[RF 진행파의 전압(Vpp)의 아날로그 신호]의 최소값, 및 부하 AI 신호와 조정 AI 신호의 최소값[정합기(17)의 정합 위치의 최소값을 나타내는 신호]이 저장된다.
또한, CPU(32)에 내장된 적산 레지스터(44)에는, Pf AI 신호[RF 진행파의 전력(Pf)의 아날로그 신호]의 적산값, 및 Pr AI 신호[RF 반사파의 전력(Pr)의 아날로그 신호]의 적산값이 저장된다.
한편, 이하에서 설명하는, 제1∼제6 실시형태에 있어서의 상기 각종의 아날로그 신호란, 아날로그값으로 나타나는 성질을 갖는 신호를 디지털화한 신호를 의미한다.
[MC 및 I/O 보드의 기능 구성]
다음으로, 본 발명의 일 실시형태에 따른 MC(20) 및 I/O 보드(30)의 기능 구성의 일례에 대해, 도 3을 참조하면서 설명한다.
(I/O 보드의 기능 구성)
I/O 보드(30)는, 통신부(36), 기억부(37), 계시부(計時部; 38) 및 기기 제어부(39)를 갖는다. 통신부(36)는, MC(20)로부터의 RF 전원(18)을 온하는 지령 신호를 수신하고, 상기 지령 신호에 따라 DO 신호를 RF 전원(18)에 송신한다. 통신부(36)는, 지령 신호(DO 신호)에 대한 확인 신호(DI 신호)를 MC(20)에 송신한다. 통신부(36)는, RF 전원(18)의 고주파에 관한 AI 신호 및 정합기(17)의 정합 위치에 관한 AI 신호를 MC(20)에 송신한다.
기기 제어부(39)는, 기기의 상태 신호를, 미리 정해진 주기에 있어서의 미리 정해진 시간, 미리 정해진 샘플링 간격으로 수집하고, 수집한 기기의 상태 신호를 기억부(37)에 축적한다. 구체적으로는, 기기 제어부(39)는, 통신부(36)를 통해 기판 처리 장치(10)에 설치된 RF 전원(18)에의 지령 신호의 수, 상기 지령 신호에 대한 확인 신호의 수, RF 전원(18)이 출력하는 고주파의 진행파의 전력의 신호, 고주파의 반사파의 전력의 신호, 고주파의 진행파의 전압의 신호, 정합기(17)의 정합 위치의 신호, 고주파의 진행파의 전력의 적산값을 나타내는 신호, RF 전원(18)에의 지령 신호와 상기 지령 신호에 대한 확인 신호의 상승의 지연 시간을 나타내는 신호, 및 RF 전원(18)에의 지령 신호와 상기 지령 신호에 대한 확인 신호의 하강의 지연 시간을 나타내는 신호 중 적어도 하나를 미리 정해진 샘플링 간격으로 수집하고, 기억부(37)에 축적한다.
예컨대, 기억부(37)는, DO 카운터(40) 및 DI 카운터(41)에, RF 전원(18)의 온을 지령하는 DO 신호의 수 및 상기 DO 신호에 대한 확인 신호인 DI 신호의 수를 기억한다. 기억부(37)는, 최대값 레지스터(42)에 상기 각종의 AI 신호의 최대값을 기억하고, 최소값 레지스터(43)에 상기 각종의 AI 신호의 최소값을 기억한다. 기억부(37)는, 적산 레지스터(44)에 RF 진행파 및 RF 반사파의 AI 신호의 누적값을 기억한다. 기억부(37)는, 상승 지연 시간 카운터(45)에, RF 전원(18)의 온을 지령하는 DO 신호의 상승과, 그 확인 신호인 DI 신호의 상승의 차분을 지연 시간으로서 기억한다. 기억부(37)는, 하강 지연 시간 카운터(46)에, RF 전원(18)의 온을 지령하는 DO 신호의 하강과, 그 확인 신호인 DI 신호의 하강의 차분을 지연 시간으로서 기억한다.
계시부(38)는, 기기의 상태 신호를 수집할 때의 미리 정해진 주기와, 주기 중에서 샘플링을 행하는 미리 정해진 시간과, 샘플링 간격을 계시한다. 도 1에 도시된 바와 같이, I/O 보드(30)는, 300 ㎲∼1 ㎳의 범위에서 정해진 샘플링 간격으로 RF 전원(18) 및 정합기(17)에 폴링하고, RF 전원(18) 및 정합기(17)의 상태 신호를 수집한다. 기판 처리 장치(10)가 플라즈마 ALD 장치인 경우, 1프로세스는 200 ㎳∼800 ㎳의 주기로 행해진다. 따라서, 계시부(38)는, 200 ㎳∼800 ㎳마다(즉, 1프로세스마다), 미리 정해진 샘플링 시간을 계시한다. 예컨대 도 8에서는, 미리 정해진 시간의 샘플링 시간은, 50 ㎳∼100 ㎳이다. 즉, 도 8의 RF AI 신호에 일례를 나타내는 바와 같이, 200 ㎳∼800 ㎳의 주기로 간헐적으로 행해지는 프로세스마다, 프로세스 중의 미리 정해진 시간(50 ㎳∼100 ㎳ 사이)의 샘플링 시간이며, 300 ㎲∼1 ㎳의 범위에서 정해진 샘플링 간격으로 I/O 보드(30)로부터 RF 전원(18) 및 정합기(17)에 폴링이 행해진다. 이에 의해, I/O 보드(30)는, 샘플링 데이터로서의 RF 전원(18) 및 정합기(17)의 상태 신호를 수집한다. 수집한 기기의 상태 신호의 샘플링 데이터는, 기억부(37)에 기억된다. 기억부(37)는, 도 2에 도시된 CPU(32) 내의 RAM(33) 및 FPGA 회로(34) 내의 각종의 카운터(40, 41) 및 각종의 레지스터(42∼44)에 의해 실현된다. 한편, 이하의 각 실시형태에 있어서, 샘플링 간격은, 300 ㎲로 설정되지만, 샘플링 간격은, 이것에 한하지 않고, 적절히 설정 가능하다.
샘플링 데이터는, MC(20)가 100 ㎳마다 수행하는 폴링의 타이밍에, I/O 보드(30)로부터 MC(20)에 송출된다.
기기 제어부(39)는, 기판 처리 장치(10)에 설치된 기기를 제어한다. 구체적으로는, 기기 제어부(39)는, RF 전원(18)의 온 및 오프의 제어, 배기 장치(16)의 배기 제어, 가스 공급원(14)의 가스 공급 제어 등을 행한다. 또한, 기기 제어부(39)는, RF 전원(18)이나 정합기(17) 등의 기기의 이상의 판정 결과에 따라, 상기 기기의 정지 등의 제어를 행한다.
(MC의 기능 구성)
MC(20)는, 통신부(25), 제어부(26), 이상 판정부(27) 및 로그 기억부(28)를 갖는다. 통신부(25)는, I/O 보드(30)와의 사이에서 각종의 신호, 예컨대, DO 신호, DI 신호, AI 신호를 송수신한다. 제어부(26)는, EC(1)의 지시에 따라, 기판 처리 장치(10)의 제어를 행한다.
이상 판정부(27)는, I/O 보드(30)에 있어서 수집된 RF 전원(18)의 상태 신호(예컨대 Pf AI 신호) 및 정합기(17)의 상태 신호(예컨대 부하/조정 AI 신호)의 샘플링 데이터의 피크값, 평균값, 중앙값에 기초하여, RF 전원(18)이나 정합기(17) 등의 기기의 이상의 유무를 판정한다. 보다 상세하게는, 이상 판정부(27)는, 기기의 상태 신호에 기초하여, 이하의 신호 중 적어도 하나에 기초하여, 기기의 이상의 유무 또는 기기 사이의 배선의 이상의 유무을 판정해도 좋다.
·RF 전원(18)에의 지령 신호의 수, 그 지령 신호에 대한 확인 신호의 수
·고주파(RF)의 진행파 및 반사파의 전력을 나타내는 신호의 피크값, 중앙값, 평균값
·RF의 진행파 및 반사파의 전압을 나타내는 신호의 피크값, 중앙값, 평균값
·RF의 진행파 및 반사파의 전력을 나타내는 신호를 적산한 적산값
·정합기(17)의 정합 위치를 나타내는 신호의 피크값, 중앙값 및 평균값
·RF 전원(18)에의 지령 신호의 지연 시간, 그 지령 신호에 대한 확인 신호의 지연 시간
로그 기억부(28)는, 이상 판정부(27)가 RF 전원(18) 등의 기기에 이상이 있다고 판정한 경우, 이상이라고 판정된 기기의 상태 신호를 로그 정보로서 기억한다.
(ALD법에 의한 성막 처리)
ALD법에 의한 성막 처리에서는, 원료 가스를 포함하는 복수의 가스의 공급과 정지를 단시간에 간헐적으로 반복해서 행할 필요가 있다. 예컨대, CVD법에 의한 성막 처리를 행하는 CVD 장치의 플라즈마 제어의 주기(1프로세스의 시간)는, 100 ㎳ 정도 있으면 충분하다. 이에 대해, ALD법에 의한 성막 처리를 행하는 ALD 장치의 플라즈마 제어의 주기는, RF 전원(18)의 온 및 오프의 주기가 짧아지기 때문에, 10 ㎳ 정도로 짧게 설정할 필요가 있다. 따라서, MC(20)가 100 ㎳마다 행하는 폴링에서는, MC(20)는, 10 ㎳ 정도의 단주기로 플라즈마 제어되는 RF 전원(18) 등의 기기의 상태 신호를, 반드시 올바르게 취득할 수 없는 경우가 있다.
그래서, 본 실시형태에서는, I/O 보드(30)가 300 ㎲∼1 ㎳마다 행하는 폴링으로, 기기의 상태 신호를 I/O 보드(30) 내의 기억부(37)에 축적해 둔다. MC(20)는, 100 ㎳마다 행하는 폴링에 있어서, I/O 보드(30) 내의 기억부(37)에 축적된 기기의 상태 신호를 취득함으로써, RF 전원(18) 등의 기기의 상태 신호를, I/O 보드(30)를 통해 올바르게 취득할 수 있다. 이에 의해, MC(20)는, 10 ㎳ 정도의 단주기로 플라즈마 제어되는 ALD 장치에 있어서도, 취득한 기기의 상태 신호에 기초하여, RF 전원(18) 등의 기기의 상태(이상의 유무)를 정확히 판정할 수 있다.
이하에서는, 제1∼제6 실시형태의 순서로, 각 실시형태에 따른 상태 신호 검출 회로 및 상기 회로를 사용한 이상 검지 처리에 대해 설명한다.
<제1 실시형태>
먼저, 제1 실시형태에 따른 상태 신호 검출 회로 및 제1 실시형태에 따른 이상 검지 처리의 일례에 대해, 도 4 내지 도 6을 참조하면서 설명한다. 도 4는 제1 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한다. 도 5는 제1 실시형태에 따른 이상 검지 처리의 일례를 도시한 플로우차트이다. 도 6은 제1 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
(상태 신호 검출 회로)
도 4에 도시된 제1 실시형태에 따른 상태 신호 검출 회로(35)는, FPGA 회로(34) 내에 있고, 포토커플러(50)와 DO 카운터(40)와 DI 카운터(41)를 갖는다. 포토커플러(50)는, 내부에서 전기 신호를 광으로 변환하고 다시 전기 신호로 복귀시킴으로써, 전기적으로 절연하면서 신호를 전달하는 소자이다.
DO 카운터(40)는, MC(20)로부터 RF 전원(18)의 온을 제어하는 지령 신호를, 포토커플러(50)를 통해 피드백한 신호(DO 신호)의 횟수를 카운트한다. DI 카운터(41)는, MC(20)로부터 RF 전원(18)의 온을 제어하는 DO 신호에 대한 확인 신호(DI 신호)의 횟수를 카운트한다.
DO 카운터(40) 및 DI 카운터(41)는, 각각 16비트로 하고, 도 6에 도시된 바와 같이, MC(20)에 인스톨되어 있는 MC 소프트웨어(프로그램)에 의해 제어되는 START 지령에 따라 카운트를 개시하고, STOP 지령에 따라 카운트를 정지한다. 본 실시형태에서는, DO 카운터(40) 및 DI 카운터(41)는, DO 신호 및 DI 신호의 상승을 카운트하지만, 이것에 한하지 않고, DO 신호 및 DI 신호의 하강을 카운트해도 좋다. 또한, DO 카운터(40) 및 DI 카운터(41)는, RESET 지령에 의해 초기화된다.
DO 카운터(40) 및 DI 카운터(41)의 카운터값의 판독은, 카운트 중이어도 가능하게 한다. 한편, DI 신호에 대해서는, DI 카운터(41) 앞에 신호의 노이즈 제거 회로를 설치하고, 일정 시간 이상의 신호 레벨의 계속이 없는 DI 신호는 유효한 신호라고는 판정하지 않도록 한다.
(이상 검지 처리)
도 5에 도시된 제1 실시형태에 따른 이상 검지 처리는, MC(20)에 의해 실행된다. 전제로서, 도 6에 도시된 바와 같이, 시각 t0의 START 지령에 따라, DO 카운터(40)는, RF ON DO 신호의 횟수 A를 카운트하고, DI 카운터(41)는, RF ON DI 신호의 횟수 B를 카운트한다. 또한, 시각 t1의 STOP 지령에 따라, DO 카운터(40)는, RF ON DO 신호의 횟수 A의 카운트를 정지하고, DI 카운터(41)는, RF ON DI 신호의 횟수 B의 카운트를 정지한다. DO 카운터(40) 및 DI 카운터(41)는, 시각 tr의 RESET 신호에 따라 초기화된다.
도 5에 도시된 이상 검지 처리가 개시되면, 제어부(26)는, RF 전원(18)의 온을 지령하는 DO 신호의 출력 횟수 X를 카운트한다(단계 S10). 통신부(25)는, I/O 보드(30)의 통신부(36)로부터 DO 카운터(40)에 저장된 카운트수 A 및 DI 카운터(41)에 저장된 카운트수 B를 취득한다(단계 S12).
다음으로, 이상 판정부(27)는, 출력 횟수 X가 카운트수 A와 동일한지를 판정한다(단계 S14). 이상 판정부(27)는, 출력 횟수 X가 카운트수 A와 동일하지 않다고 판정한 경우, I/O 보드(30)에 이상이 있다고 판정하고(단계 S16), 본 처리를 종료한다. 한편, 이상 판정부(27)는, 출력 횟수 X가 카운트수 A와 동일하다고 판정한 경우, 출력 횟수 X가 카운트수 B와 동일한지를 판정한다(단계 S18).
이상 판정부(27)는, 출력 횟수 X가 카운트수 B와 동일하다고 판정한 경우, 이상 없음이라고 판정하고(단계 S20), 본 처리를 종료한다. 한편, 이상 판정부(27)는, 출력 횟수 X가 카운트수 B와 동일하지 않다고 판정한 경우, I/O 보드(30)와 RF 전원(18) 사이의 배선 또는 RF 전원(18)에 이상이 있다고 판정하고(단계 S22), 본 처리를 종료한다.
이상, 제1 실시형태에 따른 이상 검지 시스템에 의하면, 기판 처리 장치(10)에 설치된 RF 전원(18), I/O 보드(30), 및 RF 전원(18)과 I/O 보드(30) 사이의 배선의 이상을 검지할 수 있다.
<제2 실시형태>
다음으로, 제2 실시형태에 따른 상태 신호 검출 회로 및 제2 실시형태에 따른 이상 검지 처리의 일례에 대해, 도 7 내지 도 10을 참조하면서 설명한다. 도 7은 제2 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한다. 도 8은 제1∼제6 실시형태에 따른 상태 신호(DO, DI, AI 신호)를 설명하기 위한 타임차트이다. 도 9는 제2∼제5 실시형태에 따른 이상 검지 처리의 일례를 도시한 플로우차트이다. 도 10은 제2 실시형태에 따른 이상 검지 처리의 일례를 설명하기 위한 타임차트이다.
(상태 신호 검출 회로)
도 7에 도시된 제2 실시형태에 따른 상태 신호 검출 회로(35)는, FPGA 회로(34) 내에 있고, AI 회로(51)와 최대값 레지스터(42)와 최소값 레지스터(43)를 갖는다. AI 회로(51)는, RF 진행파의 전력(Pf)의 아날로그 신호를 12비트의 데이터로 디지털화한 Pf AI 신호를 출력한다. 또한, RF 반사파의 전력(Pr)의 아날로그 신호를 12비트의 데이터로 디지털화한 Pr AI 신호를 출력한다.
도 10에 도시된 바와 같이, 시각 t3에 START 지령 신호가 출력되고, 시각 t4에 STOP 지령 신호가 출력되며, 시각 tr에 RESET 신호가 출력된다. 시각 t3의 START 지령과 시각 t4의 STOP 지령 사이에, 예컨대 300 ㎲의 샘플링 클록마다 데이터가 샘플링된다. 실제로는, 도 8에 도시된 바와 같이, START 지령으로부터 STOP 지령 사이는, 1프로세스를 나타내고, 샘플링 시간은, 1프로세스 내의 50 ㎳∼100 ㎳의 범위의 미리 정해진 시간이다. 도 10에 도시된 샘플링 클록에 따라 수집되는 샘플링 데이터 중, Pf AI 신호의 최대값 및 Pr AI 신호의 최대값은, 각각 최대값 레지스터(42)에 저장된다. 또한, Pf AI 신호의 최소값 및 Pr AI 신호의 최소값은, 각각 최소값 레지스터(43)에 저장된다.
최대값 레지스터(42) 및 최소값 레지스터(43)는, 각각 12비트로 하고, MC(20)의 MC 소프트웨어에 의해 제어되는 START 지령에 의해 최대값 및 최소값의 검출을 개시하고, STOP 지령에 의해 그 검출을 정지한다. 또한, 최대값 레지스터(42) 및 최소값 레지스터(43)는, RESET 지령에 의해 초기화된다.
한편, 최대값 레지스터(42) 및 최소값 레지스터(43)의 레지스터값의 판독은, 검출 중이어도 가능하다. 또한, 검출 가능한 AI 신호수는 FPGA 회로(34)의 설계에 의해 증감 가능하다.
기판 처리 장치(10)가 플라즈마 ALD 장치인 경우, 1프로세스는 200 ㎳∼800 ㎳로 행해진다. 따라서, 도 8에 도시된 바와 같이, Pf AI 신호의 START 지령(t0, t3, …) 및 STOP 지령(t2, t4, …)의 각각의 간격은, 200 ㎳∼800 ㎳가 된다. 따라서, 200 ㎳∼800 ㎳의 1프로세스마다 1회의 샘플링 데이터가 수집된다.
샘플링 데이터는, 50 ㎳∼100 ㎳의 범위의 미리 정해진 시간 내에 있어서 300 ㎲∼1 ㎳의 샘플링 간격으로 수집된다. 예컨대, 50 ㎳의 미리 정해진 시간 내에 있어서 300 ㎲마다 복수 개의 Pf AI 신호 및 Pr AI 신호의 샘플링 데이터가 수집되게 된다. 수집된 Pf AI 신호 및 Pr AI 신호의 샘플링 데이터는, I/O 보드(30)의 기억부(37)에 기억된다.
이와 같이, 제1 실시형태의 START 지령(t0)으로부터 STOP 지령(t1)까지의 시간은, 300회 정도의 프로세스가 포함되기 때문에, 제2 실시형태의 START 지령(t0, t3, …)으로부터 STOP 지령(t2, t4, …)까지의 시간보다 길다.
MC(20)는, 예컨대 100 ㎳마다 폴링을 행한다. MC(20)가 AI 신호의 샘플링 데이터를 취득하는 주기는, 예컨대 ALD법에 의한 처리의 1사이클 200 ㎳∼800 ㎳ 중 미리 정해진 시간 50 ㎳∼100 ㎳보다 길거나 또는 동일한 시간이다. 따라서, MC(20)의 1회의 폴링에 의해, MC(20)가 취득하는 AI 신호의 샘플링 데이터는, 1회분의 AI 신호의 샘플링 데이터이며, 1회의 폴링으로 복수 회분의 AI 신호의 샘플링 데이터를 취득하는 일은 없다.
(이상 검지 처리)
도 9에 도시된 제2 실시형태에 따른 이상 검지 처리는, MC(20)에 의해 실행된다. 본 처리가 개시되면, 제어부(26)는, 폴링의 타이밍에 동기하여, 통신부(25)를 통해 미리 정해진 샘플링 간격(본 실시형태에서는, 300 ㎲)으로 수집된 샘플링 데이터의 Pf(RF의 진행파 전력)의 AI 신호의 최대값과 최소값, 및 Pr(RF의 반사파 전력)의 AI 신호의 최대값과 최소값을 I/O 보드(30)로부터 수신한다(단계 S32).
다음으로, 이상 판정부(27)는, Pf의 AI 신호의 최대값이 미리 정해진 임계값 A보다 큰지의 여부를 판정한다(단계 S34). 이상 판정부(27)는, Pf의 AI 신호의 최대값이 미리 정해진 임계값 A보다 크다고 판정한 경우, RF 전원(18)에 이상이 있다고 판정하고(단계 S36), 본 처리를 종료한다. 한편, 이상 판정부(27)는, Pf의 AI 신호의 최대값이 미리 정해진 임계값 A 이하라고 판정한 경우, Pf의 AI 신호의 최소값이 미리 정해진 임계값 B보다 작은지의 여부를 판정한다(단계 S38).
이상 판정부(27)는, Pf의 AI 신호의 최소값이 미리 정해진 임계값 B보다 작다고 판정한 경우, RF 전원(18)에 이상이 있다고 판정하고(단계 S36), 본 처리를 종료한다. 한편, 이상 판정부(27)는, Pf의 AI 신호의 최소값이 미리 정해진 임계값 B 이상이라고 판정한 경우, Pr의 AI 신호의 최대값이 미리 정해진 임계값 C보다 큰지의 여부를 판정한다(단계 S40). 이상 판정부(27)는, Pr의 AI 신호의 최대값이 미리 정해진 임계값 C보다 크다고 판정한 경우, RF 전원(18)에 이상이 있다고 판정하고(단계 S36), 본 처리를 종료한다. 한편, 이상 판정부(27)는, Pr의 AI 신호의 최대값이 미리 정해진 임계값 C 이하라고 판정한 경우, Pr의 AI 신호의 최소값이 미리 정해진 임계값 D보다 작은지의 여부를 판정한다(단계 S42).
이상 판정부(27)는, Pr의 AI 신호의 최소값이 미리 정해진 임계값 D보다 작다고 판정한 경우, RF 전원(18)에 이상이 있다고 판정하고(단계 S36), 본 처리를 종료한다. 한편, 이상 판정부(27)는, Pr의 AI 신호의 최소값이 미리 정해진 임계값 D 이상이라고 판정한 경우, 기기에 이상은 없다고 판정하고(단계 S44), 본 처리를 종료한다.
한편, 미리 정해진 임계값 A∼D의 일례로서는, 정상적인 프로세스를 실시했을 때의 Pf의 AI 신호의 중심값의 ±5%의 범위의 값의 최대값과 최소값을 임계값 A와 임계값 B로 각각 설정해도 좋다. 마찬가지로, 정상적인 프로세스를 실시했을 때의 Pr의 AI 신호의 중심값의 ±5%의 범위의 값의 최대값과 최소값의 값을 임계값 C와 임계값 D로 각각 설정해도 좋다. 단, 각 임계값 A∼D의 설정은, 이것에 한하지 않고, 정상적인 프로세스로부터 일탈하지 않는 범위를 나타내는 다른 허용값을 이용할 수 있다.
이상, 제2 실시형태에 따른 이상 검지 시스템에 의하면, I/O 보드(30)는, Pf의 AI 신호 및 Pr의 AI 신호의 샘플링 데이터를, MC(20)의 폴링 주기 이하의 시간인, 예컨대 300 ㎲의 샘플링 간격으로 수집하고, 기억부(37)에 기억한다. 이에 의해, 수집한 샘플링 데이터를 일시적으로 I/O 보드(30)에 축적해 둔다. MC(20)는, 폴링 주기로, 샘플링 데이터를 I/O 보드(30)로부터 취득함으로써, 축적한 샘플링 데이터에 기초하여 RF 전원(18)의 이상을 정밀도 좋게 검지할 수 있다.
한편, 제2 실시형태에서는, MC(20)는, Pf AI 신호의 최대값 및 최소값 및 Pr AI 신호의 최대값 및 최소값에 기초하여, RF 전원(18) 등의 기기의 이상의 유무를 판정하였으나, 이것에 한하지 않는다. MC(20)는, 폴링마다 I/O 보드(30)로부터 취득한 샘플링 데이터의 피크값, 평균값, 중앙값 등을 산출하고, 산출 결과에 기초하여, 기기의 이상의 유무를 판정해도 좋다.
<제3 실시형태>
다음으로, 제3 실시형태에 따른 상태 신호 검출 회로 및 제3 실시형태에 따른 이상 검지 처리의 일례에 대해, 도 11 및 도 12를 참조하면서 설명한다. 도 11은 제3 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한다. 도 12는 제3 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
(상태 신호 검출 회로)
도 11에 도시된 제3 실시형태에 따른 상태 신호 검출 회로(35)는, FPGA 회로(34) 내에 있고, AI 회로(51)와 최대값 레지스터(42)와 최소값 레지스터(43)를 갖는다. AI 회로(51)는, RF 진행파의 전압(Vpp)의 아날로그 신호를 12비트의 데이터로 디지털화한 Vpp AI 신호를 출력한다.
최대값 레지스터(42) 및 최소값 레지스터(43)는, 각각 12비트로 하고, MC(20)의 MC 소프트웨어에 의해 제어되는 START 지령에 따라, Vpp AI 신호의 최대값 및 최소값의 검출을 개시하고, STOP 지령에 의해 그 검출을 정지한다. 또한, 최대값 레지스터(42) 및 최소값 레지스터(43)는, RESET 지령에 의해 초기화된다. 최대값 레지스터(42) 및 최소값 레지스터(43)의 레지스터값의 판독은, 검출 중이어도 가능하다.
도 12에 도시된 바와 같이, 시각 t3에 START 지령 신호가 출력되고, 시각 t4에 STOP 지령 신호가 출력되며, 시각 tr에 RESET 신호가 출력된다. 시각 t3의 START 지령과 시각 t4의 STOP 지령 사이이며, 예컨대 300 ㎲의 샘플링 클록마다 데이터가 샘플링된다. 샘플링 데이터 중, Vpp AI 신호의 최대값이 최대값 레지스터(42)에 저장되고, Vpp AI 신호의 최소값이 최소값 레지스터(43)에 저장된다.
제2 실시형태의 경우와 마찬가지로, 샘플링 데이터는, 200 ㎳∼800 ㎳의 1프로세스마다 50 ㎳∼100 ㎳의 범위 내의 미리 정해진 시간, 300 ㎲의 샘플링 간격으로 수집된다. 본 실시형태에서는, 50 ㎳의 미리 정해진 시간, 300 ㎲마다 Vpp AI 신호의 데이터가 수집되게 된다. 수집된 Vpp AI 신호의 샘플링 데이터는, I/O 보드(30)의 기억부(37)에 기억된다.
(이상 검지 처리)
제2 실시형태와 마찬가지로, MC(20)는, 폴링마다 I/O 보드(30)로부터 취득한 샘플링 데이터의 최대값 및 최소값에 기초하여, RF 전원(18) 등의 기기의 이상의 유무를 판정한다. 구체적으로는, 도 9의 이상 검지 처리에서 사용된 샘플링 데이터가, Pf AI 신호 및 Pr AI 신호의 샘플링 데이터였던 데 대해, 본 실시형태는, Vpp AI 신호의 샘플링 데이터를 사용하여, 도 9의 이상 검지 처리와 동일한 처리를 행한다. 즉, Vpp AI 신호의 최대값이 미리 정해진 임계값 E보다 큰 경우, 또는, Vpp AI 신호의 최소값이 미리 정해진 임계값 F보다 작은 경우, RF 전원에 이상 있다고 판정하고, 그 이외의 경우, 이상 없음이라고 판정하며, 처리를 종료한다.
이에 의해, RF 전원(18)의 이상의 유무를 판정할 수 있다. 한편, MC(20)는, 폴링마다 I/O 보드(30)로부터 취득한 샘플링 데이터의 피크값, 평균값, 중앙값 등을 산출하고, 산출 결과에 기초하여, 기기의 이상의 유무를 판정해도 좋다.
이상, 제3 실시형태에 따른 이상 검지 시스템에 의하면, I/O 보드(30)는, Vpp AI 신호의 샘플링 데이터를, MC(20)의 폴링 주기 이하의 시간인, 예컨대 300 ㎲의 샘플링 간격으로 수집하고, 기억부(37)에 기억한다. 이에 의해, 수집한 샘플링 데이터를 일시적으로 I/O 보드(30)에 축적해 둔다. MC(20)는, 폴링 주기로, 샘플링 데이터를 I/O 보드(30)로부터 취득함으로써, 축적한 샘플링 데이터에 기초하여, RF 전원(18)의 이상의 유무를 판정할 수 있다.
<제4 실시형태>
다음으로, 제4 실시형태에 따른 상태 신호 검출 회로 및 제4 실시형태에 따른 이상 검지 처리의 일례에 대해, 도 13 및 도 14를 참조하면서 설명한다. 도 13은 제4 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한다. 도 14는 제4 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
(상태 신호 검출 회로)
도 13에 도시된 제4 실시형태에 따른 상태 신호 검출 회로(35)는, FPGA 회로(34) 내에 있고, AI 회로(51)와 최대값 레지스터(42)와 최소값 레지스터(43)를 갖는다. AI 회로(51)는, 정합기(17)의 정합 위치인 부하 위치와 조정 위치의 아날로그 신호를 12비트의 데이터로 디지털화한 부하 AI 신호와 조정 AI 신호를 출력한다.
최대값 레지스터(42) 및 최소값 레지스터(43)는, 각각 12비트로 하고, MC(20)의 MC 소프트웨어에 의해 제어되는 START 지령에 따라, 부하 AI 신호 및 조정 AI 신호의 최대값 및 최소값의 검출을 개시하고, STOP 지령에 의해 그 검출을 정지한다. 또한, 최대값 레지스터(42) 및 최소값 레지스터(43)는, RESET 지령에 의해 초기화된다. 한편, 최대값 레지스터(42) 및 최소값 레지스터(43)의 레지스터값의 판독은, 검출 중이어도 가능하다.
도 14에 도시된 바와 같이, 시각 t3에 START 지령 신호가 출력되고, 시각 t4에 STOP 지령 신호가 출력되며, 시각 tr에 RESET 신호가 출력된다. 시각 t3의 START 지령과 시각 t4의 STOP 지령 사이이며, 예컨대 300 ㎲의 샘플링 클록마다 데이터가 샘플링된다. 샘플링 데이터 중, 부하 AI 신호 및 조정 AI 신호의 최대값이 최대값 레지스터(42)에 저장되고, 부하 AI 신호 및 조정 AI 신호의 최소값이 최소값 레지스터(43)에 저장된다.
제2 실시형태의 경우와 마찬가지로, 샘플링 데이터는, 200 ㎳∼800 ㎳의 1프로세스마다 50 ㎳∼100 ㎳의 범위 내의 미리 정해진 시간, 300 ㎲의 샘플링 간격으로 수집된다. 본 실시형태에서는, 50 ㎳의 미리 정해진 시간, 300 ㎲마다 부하 AI 신호 및 조정 AI 신호의 샘플링 데이터가 수집되게 된다. 수집된 부하 AI 신호 및 조정 AI 신호의 샘플링 데이터는, I/O 보드(30)의 기억부(37)에 기억된다.
(이상 검지 처리)
제2 실시형태와 마찬가지로, MC(20)는, 폴링마다 I/O 보드(30)로부터 취득한 샘플링 데이터의 최대값 및 최소값에 기초하여, 정합기(17)의 이상의 유무를 판정한다. 구체적으로는, 도 9의 이상 검지 처리에서 사용된 샘플링 데이터가, Pf AI 신호 및 Pr AI 신호의 샘플링 데이터였던 데 대해, 본 실시형태는, 정합기(17)의 부하 AI 신호 및 조정 AI 신호의 샘플링 데이터를 사용하여, 도 9의 Pf AI 신호 및 Pr AI 신호를 부하 AI 신호 및 조정 AI 신호로 치환하여, 도 9의 이상 검지 처리와 동일 처리를 행한다. 이에 의해, 정합기(17)의 이상의 유무를 판정할 수 있다. 한편, MC(20)는, 폴링마다 I/O 보드(30)로부터 취득한 샘플링 데이터의 피크값, 평균값, 중앙값 등을 산출하고, 산출 결과에 기초하여, 기기의 이상의 유무를 판정해도 좋다.
이상, 제4 실시형태에 따른 이상 검지 시스템에 의하면, I/O 보드(30)는, 부하 AI 신호 및 조정 AI 신호의 샘플링 데이터를, MC(20)의 폴링 주기보다 단시간에 수집한다. 이에 의해, 수집한 샘플링 데이터를 일시적으로 I/O 보드(30)에 축적해 둔다. MC(20)는, 폴링 주기로, 샘플링 데이터를 I/O 보드(30)로부터 취득함으로써, 축적한 샘플링 데이터에 기초하여, 정합기(17)의 이상의 유무를 판정할 수 있다.
<제5 실시형태>
다음으로, 제5 실시형태에 따른 상태 신호 검출 회로 및 제5 실시형태에 따른 이상 검지 처리의 일례에 대해, 도 15 내지 도 17을 참조하면서 설명한다. 도 15는 제5 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한다. 도 16은 제5 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다. 도 17은 제5 실시형태에 따른 이상 검지 처리에 있어서의 적산 방법을 설명하기 위한 도면이다.
(상태 신호 검출 회로)
도 15에 도시된 제5 실시형태에 따른 상태 신호 검출 회로(35)는, FPGA 회로(34) 내에 있고, AI 회로(51)와 적산 레지스터(44)를 갖는다. AI 회로(51)는, RF 진행파의 전력(Pf)의 아날로그 신호 및 RF 반사파의 전력(Pr)의 아날로그 신호를 12비트의 데이터로 디지털화한 Pf AI 신호 및 Pr AI 신호를 출력한다.
적산 레지스터(44)는, 32비트로 하고, MC 소프트웨어의 제어에 의한 START 지령에 의해, Pf AI 신호 및 Pr AI 신호의 적산을 개시하고, STOP 지령에 의해 그 적산을 정지한다. 또한, 적산 레지스터(44)는, RESET 지령에 의해 초기화된다.
적산 간격은, AI 회로(51)의 샘플링 간격인 300 ㎲∼1 ㎳의 범위 내의 설정값과 동일 간격이다. 본 실시형태에서는, 적산 간격은, 300 ㎲이다. 적산 레지스터(44)의 레지스터값의 판독은 적산 중이어도 가능하지만, 32비트의 데이터는, 16비트×2회의 판독 사이클이 되기 때문에, 이 동안에 16비트째로부터 17비트째로의 자릿수 올림이 발생하면 부정확한 판독값이 된다. 단, 300 ㎲의 간격으로 12비트의 데이터를 32비트의 적산 레지스터(44)에 가산해 가면, 300 ㎲×2(32-12)=5분까지의 적산이 가능하다. 따라서, 적산 레지스터(44)는, ALD법에 의한 성막의 1사이클마다 샘플링하는 Pf AI 신호 및 Pr AI 신호의 샘플링 데이터를 적산하기에는 충분하며, 자릿수 올림이 발생하여 적산값이 부정확한 값이 되는 일은 발생하지 않는다.
도 16에 도시된 바와 같이, 적산 클록에 따른 Pf AI 신호의 값이, 3, 5, 5, 5, 5, 5, 1 …인 경우, 적산 레지스터(44)에 저장되는 값은, 3, 8, 13, 18, 23, 28, 29 …이 된다. 적산 클록에 따른 Pr AI 신호의 값이, 3, 0, 0, 0, 0, 0, 0 …인 경우, 적산 레지스터(44)에 저장되는 값은, 3, 3, 3, 3, 3, 3, 3 …이 된다. 적산 클록은, 샘플링 클록과 동기하고 있고, 예컨대 300 ㎲의 샘플링 클록마다 데이터가 샘플링되는 경우, 300 ㎲의 적산 클록마다 샘플링 데이터가 적산된다. CPU(32)는, 하기의 수학식 1을 사용하여, Pf AI 신호 및 Pr AI 신호의 샘플링 데이터의 적산값을 산출하고, 적산 레지스터(44)에 저장한다.
(이상 검지 처리)
MC(20)는, 폴링마다 I/O 보드(30)로부터 취득한, Pf AI 신호 및 Pr AI 신호의 샘플링 데이터의 적산값을 취득한다. MC(20)는, 적산 결과에 기초하여, ALD의 1사이클에 있어서의 RF 전원(18)의 이상의 유무를 판정한다. 또한, MC(20)는, ALD의 1사이클마다의 적산값을 합계함으로써, 1프로세스에 있어서의 RF 전원(18)의 이상의 유무를 판정한다. 한편, 산출한 ALD의 1사이클의 적산값은, 적산 레지스터(44)에 축적되고, MC(20)가, 적산 레지스터(44)에 축적된 적산값을 수집하여, 1프로세스의 적산값을 산출한다.
Figure 112018096240992-pct00001
한편, 수학식 1의 Δt는, 적산 간격(=샘플링 간격)이고, 본 실시형태에서는, 300 ㎲이다. Vn은, Pf AI 신호 및 Pr AI 신호의 n(1≤ n)회째의 샘플링 데이터를 나타낸다.
적산값은, RF의 진행파의 총 전력 및 RF의 반사파의 총 전력을 나타낸다. 따라서, 적산값이 미리 정해진 소정의 임계값의 범위로부터 벗어나 있는 경우, 이상 판정부(27)는, RF 전원(18)이 이상이라고 판정한다.
이상, 제5 실시형태에 따른 이상 검지 시스템에 의하면, 수집한 Pf AI 신호 및 Pr AI 신호의 샘플링 데이터에 기초하는 적산값을 일시적으로 I/O 보드(30)에 축적해 두고, MC(20)는, 폴링에 따라 적산값을 I/O 보드(30)로부터 취득한다. 이에 의해, RF 전원(18)의 출력의 적산값에 기초하여 RF 전원(18)의 이상을 정밀도 좋게 검지할 수 있다.
<제6 실시형태>
다음으로, 제6 실시형태에 따른 상태 신호 검출 회로 및 제6 실시형태에 따른 이상 검지 처리의 일례에 대해, 도 18 내지 도 20을 참조하면서 설명한다. 도 18은 제6 실시형태에 따른 상태 신호 검출 회로의 일례를 도시한다. 도 19는 제6 실시형태에 따른 이상 검지 처리의 일례를 도시한 플로우차트이다. 도 20은 제6 실시형태에 따른 이상 검지 처리에 있어서의 각 신호의 타임차트이다.
(상태 신호 검출 회로)
도 18에 도시된 제6 실시형태에 따른 상태 신호 검출 회로(35)는, FPGA 회로(34) 내에 있고, 포토커플러(50)와 상승 지연 시간 카운터(45)와 하강 지연 시간 카운터(46)를 갖는다.
상승 지연 시간 카운터(45) 및 하강 지연 시간 카운터(46)는, MC(20)로부터 RF 전원(18)의 온을 지령하는 DO 신호와, DO 신호에 대한 확인 신호인 DI 신호 사이의 상대적인 시간차를 계측한다.
상승 지연 시간 카운터(45)는, DO 신호와 DI 신호의 상승에 있어서의 시간차를 계측한다. 하강 지연 시간 카운터(46)는, DO 신호와 DI 신호의 하강에 있어서의 시간차를 계측한다.
상승 지연 시간 카운터(45) 및 하강 지연 시간 카운터(46)는, 각각 16비트로 하고, MC(20)의 MC 소프트웨어가 제어하는 START 지령에 의해 카운트를 개시하고, STOP 지령에 의해 그 카운트를 정지한다. 상승 지연 시간 카운터(45) 및 하강 지연 시간 카운터(46)의 카운터값의 판독은, 카운트 중이어도 가능하게 한다.
(이상 검지 처리)
도 19에 도시된 제6 실시형태에 따른 이상 검지 처리는, MC(20)에 의해 실행된다. 전제로서, 제어부(26)는, 미리 RF 전원(18)이 정상적으로 동작하고 있을 때의 DO 신호(RF ON DO)와 DI 신호(RF ON DI)의 상승에 있어서의 기준 지연 시간 Δta의 값과, RF ON DO 신호와 RF ON DI 신호의 하강에 있어서의 기준 지연 시간 Δtb의 값을 측정해 둔다.
본 처리를 행하기 전에, 제어부(26)는, 상승에 있어서의 기준 지연 시간 Δta의 값과, 하강에 있어서의 기준 지연 시간 Δtb의 값을 취득한다. 다음으로, 본 처리가 개시되면, 통신부(25)는, I/O 보드(30)의 통신부(36)로부터, 상승 지연 시간 카운터(45)에 저장된 상승 지연 시간 S(n)(=Δtan: 1≤n)를 취득한다(단계 S62). 또한, 통신부(25)는, I/O 보드(30)의 통신부(36)로부터, 하강 지연 시간 카운터(46)에 저장된 하강 지연 시간 U(n)(Δtbn: 1≤n)를 취득한다(단계 S62). 이에 의해, 도 20에 도시된 상승 지연 시간 S(n)와, 하강 지연 시간 U(n)가 취득된다.
다음으로, 이상 판정부(27)는, 상승 지연 시간 S(n)(=Δtan)와 기준 지연 시간 Δta의 값을 비교하고, 또한, 하강 지연 시간 U(n)(=Δtbn)와 기준 지연 시간 Δtb의 값을 비교한다(단계 S64). 상승 지연 시간 카운터(45) 및 하강 지연 시간 카운터(46)는, 각각 16비트의 카운터이고, Δta와 Δtb는, 0.1 ㎳×216=6.5초까지의 카운트가 가능하여, 충분한 카운트 시간이 확보되어 있다.
이상 판정부(27)는, 비교 결과, 상승 지연 시간 S(n) 중 어느 하나 또는 하강 지연 시간 U(n) 중 어느 하나가 허용 범위를 넘어 어긋나 있는지를 판정한다(단계 S66). 이상 판정부(27)는, 상승 지연 시간 S(n) 중 어느 하나 또는 하강 지연 시간 U(n) 중 어느 하나가 허용 범위를 넘어 어긋나 있다고 판정한 경우, I/O 보드(30) 또는 RF 전원(18)에 이상이 있다고 판정하고(단계 S68), 본 처리를 종료한다. 한편, 이상 판정부(27)는, 상승 지연 시간 S(n) 중 어느 하나 또는 하강 지연 시간 U(n) 중 어느 하나가 허용 범위를 넘어 어긋나 있지 않다고 판정한 경우, RF 전원(18)에 이상은 없다고 판정하고(단계 S70), 본 처리를 종료한다.
이상, 제6 실시형태에 따른 이상 검지 시스템에 의하면, RF ON DO 신호와 RF ON DI 신호의 상승의 지연 시간 또는 하강의 지연 시간에 기초하여, RF 전원(18) 또는 I/O 보드(30)의 이상을 정밀도 좋게 검지할 수 있다.
이상, 이상 검지 시스템 및 제어 보드를 상기 실시형태에 의해 설명하였으나, 본 발명에 따른 이상 검지 시스템 및 제어 보드는 상기 실시형태에 한정되는 것이 아니며, 본 발명의 범위 내에서 여러 가지 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 조합할 수 있다.
예컨대, RF 전원(18) 등의 기기가 이상이라고 판정된 경우, MC(20)는, 기기의 상태 정보를 로그 정보로서 기록하는 것이 바람직하다. 이에 의해, 기판 처리 장치(10)에 의해 실행되는 프로세스를 설계 및 구축하는 경우, 로그 정보를 이용함으로써 프로세스의 불량을 미연에 방지할 수 있다.
RF 전원(18)의 이상에는, RF 전원(18)의 열화 및 파손이 포함된다. 또한, I/O 보드(30)의 이상에는, I/O 보드(30)의 문제의 가능성이 있다. 따라서, MC(20)는, 이상이라고 판정된 기기마다 상이한 대응을 해도 좋다. 예컨대, RF 전원(18)이 이상이라고 판정한 경우, 이상이라고 판정된 횟수가 예컨대 3회 등의 미리 정해진 횟수 이상이 되면, 프로세스를 정지하도록 해도 좋다. I/O 보드(30)가 이상이라고 판정한 경우, 이상이라고 판정된 횟수에 상관없이, 즉시 I/O 보드(30)로부터의 신호의 입출력을 정지해도 좋다.
또한, 본 발명에 따른 기판 처리 장치는, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 장치뿐만이 아니라, 그 외의 기판 처리 장치에 적용 가능하다. 그 외의 기판 처리 장치로서는, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma), 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 처리 장치, 헬리콘파 여기형 플라즈마(HWP: Helicon Wave Plasma) 장치, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance Plasma) 장치 등이어도 좋다.
본 명세서에서는, 성막 대상인 기판으로서 반도체 웨이퍼(W)에 대해 설명하였으나, 이것에 한하지 않고, LCD(Liquid Crystal Display), FPD(Flat Panel Display) 등에 이용되는 각종 기판이나, 포토마스크, CD 기판, 프린트 기판 등이어도 좋다.
본 국제 출원은, 2016년 3월 29일에 출원된 일본국 특허 출원 제2016-066052호에 기초하는 우선권을 주장하는 것이며, 그 전체 내용을 본 국제 출원에 원용한다.
1: EC 2: 네트워크
10: 기판 처리 장치 11: 처리 용기
14: 가스 공급원 16: 배기 장치
17: 정합기 18: RF 전원
19: 스테이지 20: MC
21: I/O 제어 인터페이스 22: CPU
23: 휘발성 메모리 24: 비휘발성 메모리
25: 통신부 26: 제어부
27: 이상 판정부 28: 로그 기억부
30: I/O 보드 31: I/O 모듈
32: CPU 33: RAM
34: FPGA 35: 상태 신호 검출 회로
36: 통신부 37: 기억부
38: 계시부 39: 기기 제어부
40: DO 카운터 41: DI 카운터
42: 최대값 레지스터 43: 최소값 레지스터
44: 적산 레지스터 45: 상승 지연 시간 카운터
46: 하강 지연 시간 카운터 48: 네트워크
50: 포토커플러 51: AI 회로

Claims (8)

  1. 기판 처리 장치를 제어하는 제1 컨트롤러와, 상기 제1 컨트롤러의 지시에 따라, 상기 기판 처리 장치에 설치된 기기를 제어하는 제2 컨트롤러를 갖고, 상기 기기의 이상을 검지하는 이상 검지 시스템으로서,
    상기 제2 컨트롤러는, 상기 기기의 상태 신호를, 200 ㎳∼800 ㎳의 미리 정해진 주기로 50 ㎳∼100 ㎳의 미리 정해진 시간, 300 ㎲∼1 ㎳의 미리 정해진 샘플링 간격으로 수집하고, 수집된 상기 기기의 상태 신호를 축적하는 기억부를 가지며,
    상기 제1 컨트롤러는, 축적한 상기 기기의 상태 신호를, 상기 미리 정해진 시간 이상의 시간 간격으로 상기 제2 컨트롤러로부터 취득하고, 취득된 상기 기기의 상태 신호에 기초하여, 상기 기기의 이상의 유무를 판정하는 이상 판정부를 갖는 것인, 이상 검지 시스템.
  2. 제1항에 있어서,
    상기 기기는, 상기 기판 처리 장치에 설치된 고주파 전원 및 정합기 중 적어도 어느 하나이고,
    상기 기억부는, 상기 고주파 전원에의 지령 신호의 수, 상기 지령 신호에 대한 확인 신호의 수, 상기 고주파 전원이 출력하는 고주파의 진행파의 전력의 신호, 상기 고주파의 반사파의 전력의 신호, 상기 고주파의 진행파의 전압의 신호, 상기 정합기의 정합 위치의 신호, 상기 고주파의 진행파의 전력의 적산값을 나타내는 신호, 상기 고주파 전원에의 지령 신호와 상기 지령 신호에 대한 확인 신호의 상승의 지연 시간을 나타내는 신호, 및 상기 고주파 전원에의 지령 신호와 상기 지령 신호에 대한 확인 신호의 하강의 지연 시간을 나타내는 신호 중 적어도 하나의 상태 신호를 축적하는 것인, 이상 검지 시스템.
  3. 제2항에 있어서,
    상기 이상 판정부는, 상기 고주파의 진행파의 전력의 신호와, 상기 고주파의 반사파의 전력의 신호와, 상기 고주파의 진행파의 전압의 신호와, 상기 정합기의 정합 위치의 신호의 각각의 피크값, 중앙값 및 평균값, 및 상기 고주파의 진행파의 전력의 적산값의 신호가 나타내는 전력 적산값 중 적어도 하나에 기초하여, 상기 고주파 전원의 이상의 유무를 판정하는 것인, 이상 검지 시스템.
  4. 제2항에 있어서,
    상기 이상 판정부는, 상기 고주파 전원에의 지령 신호의 수 및 상기 지령 신호에 대한 확인 신호의 수 중 적어도 어느 하나에 기초하여, 상기 고주파 전원의 이상, 상기 정합기의 이상 또는 상기 고주파 전원과 상기 정합기 사이의 배선의 이상의 유무를 판정하는 것인, 이상 검지 시스템.
  5. 제2항에 있어서,
    상기 이상 판정부는, 상기 고주파 전원에의 지령 신호와 상기 지령 신호에 대한 확인 신호의 상승 지연 시간의 신호가 나타내는 지연 시간 및 상기 고주파 전원에의 지령 신호와 상기 지령 신호에 대한 확인 신호의 하강 지연 시간의 신호가 나타내는 지연 시간 중 적어도 어느 하나에 기초하여, 상기 고주파 전원의 이상 또는 상기 정합기의 이상의 유무를 판정하는 것인, 이상 검지 시스템.
  6. 제1항에 있어서,
    상기 이상 판정부가 상기 기기에 이상이 있다고 판정한 경우, 상기 기기의 상태 신호의 로그 정보를 기억하는 로그 기억부를 갖는, 이상 검지 시스템.
  7. 제1항에 있어서,
    상기 기판 처리 장치는, ALD법에 의해 기판에 성막(成膜) 처리를 행하는 ALD 장치인 것인, 이상 검지 시스템.
  8. 기판 처리 장치에 설치된 기기의 상태 신호에 기초하여, 상기 기기의 이상의 유무를 판정하는 제1 컨트롤러에 접속되고, 상기 기기를 제어하는 제어 보드로서,
    상기 기기의 상태 신호를, 200 ㎳∼800 ㎳의 미리 정해진 주기로 50 ㎳∼100 ㎳의 미리 정해진 시간, 300 ㎲∼1 ㎳의 미리 정해진 샘플링 간격으로 수집, 수집한 상기 기기의 상태 신호를 축적하는 기억부와,
    상기 제1 컨트롤러가 상기 미리 정해진 시간 이상의 시간 간격으로 발신하는 폴링에 따라, 축적한 상기 기기의 상태 신호를 송신하는 통신부
    를 포함하는, 제어 보드.
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