WO2017145453A1 - 半導体記憶装置 - Google Patents

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WO2017145453A1
WO2017145453A1 PCT/JP2016/083675 JP2016083675W WO2017145453A1 WO 2017145453 A1 WO2017145453 A1 WO 2017145453A1 JP 2016083675 W JP2016083675 W JP 2016083675W WO 2017145453 A1 WO2017145453 A1 WO 2017145453A1
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WO
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word line
wiring
dummy word
channel mos
dummy
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PCT/JP2016/083675
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English (en)
French (fr)
Inventor
石井　雄一郎
田中　信二
Original Assignee
ルネサスエレクトロニクス株式会社
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Definitions

  • the present disclosure relates to a semiconductor memory device, and more particularly to a booster circuit.
  • a booster circuit generates a boosted voltage exceeding a given power supply voltage level, and is therefore used in various circuits in a semiconductor integrated circuit device.
  • Patent Document 1 proposes a booster circuit applicable to a semiconductor memory such as a dynamic random access memory (hereinafter referred to as “DRAM”) and a static random access memory (hereinafter referred to as “SRAM”).
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • Patent Document 1 has a problem that it is necessary to separately provide a capacitor element having a large boosting capacity in order to boost the word line, and it is necessary to devise its layout.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor memory device capable of efficiently boosting a word line by a simple method.
  • a semiconductor memory device is adjacent to a plurality of memory cells arranged in a matrix, a word line provided corresponding to a memory cell row, and a metal wiring layer in which the word line is formed.
  • a dummy word line formed on the metal wiring layer; a word driver circuit that drives the word line; and a dummy word driver circuit that boosts the word line based on a line capacitance between the word line and the dummy word line.
  • FIG. 1 is an external configuration diagram of a semiconductor memory device based on Embodiment 1.
  • FIG. 3 is a diagram for explaining a configuration of a memory array MA and peripheral circuits based on the first embodiment.
  • 2 is a diagram illustrating a configuration of a memory array MA based on Embodiment 1.
  • FIG. 2 is a diagram illustrating a circuit configuration of a peripheral circuit based on Embodiment 1.
  • FIG. 6 is a diagram illustrating a timing chart for activating a word line WL based on Embodiment 1.
  • FIG. 6 is a diagram for explaining a layout configuration (part 1) of memory cells MC of a memory array MA when a planar transistor is used according to the first embodiment.
  • FIG. 6 is a diagram illustrating a layout configuration (part 2) of memory cells MC of the memory array MA according to the first embodiment.
  • FIG. It is a figure explaining the three-dimensional structure of FinFET based on Embodiment 1.
  • FIG. 6 is a diagram for explaining a layout configuration (part 1) of a memory cell MC # of a memory array MA when a fin FET is used based on Embodiment 1.
  • FIG. 6 is a diagram for explaining a layout configuration (part 2) of the memory cell MC # of the memory array MA when the fin FET is used based on the first embodiment.
  • 6 is a diagram illustrating a cross-sectional structure (X direction) of memory cells MC and MC # according to the first embodiment.
  • FIG. 6 is a diagram illustrating a cross-sectional structure (Y direction) of memory cells MC and MC # according to the first embodiment.
  • FIG. It is the schematic explaining the relationship of the metal wiring layer based on Embodiment 1.
  • FIG. 10 is a diagram illustrating a layout configuration of memory cells MC # of wiring (second to fourth layers) based on a modification of the first embodiment.
  • FIG. 10 is a diagram illustrating a layout configuration of memory cells MC # of wiring (second to fourth layers) based on Modification 2 of Embodiment 1.
  • FIG. 11 is a diagram illustrating a layout configuration of memory cells MC # of wiring (second to fourth layers) based on Modification 3 of Embodiment 1.
  • FIG. 10 is a diagram illustrating a timing chart for activating a word line WL based on Embodiment 2.
  • FIG. 10 is a figure explaining the circuit structure of the peripheral circuit based on Embodiment 3.
  • FIG. It is an external appearance block diagram of the semiconductor device CHIP based on Embodiment 4.
  • FIG. 1 is an external configuration diagram of a semiconductor memory device according to the first embodiment.
  • the semiconductor memory device includes a driver & decoder 17, a memory array MA, a control unit 19, and an I / O circuit group 2.
  • the decoder is a simplified version of the address decoder.
  • the control unit 19 controls each functional block of the semiconductor memory device. Specifically, the control unit 19 outputs a row address signal to the driver & decoder 17 based on the input of the address signal. The control unit 19 outputs various signals for driving the I / O circuit group 2.
  • the memory array MA has a plurality of memory cells arranged in a matrix. Memory cells of the memory array MA are provided so as to be rewritable.
  • a plurality of word lines WL provided corresponding to the memory cell rows and a plurality of dummy word lines DWL provided in parallel with the plurality of word lines WL are provided.
  • the driver & decoder 17 drives the word lines WL and the dummy word lines DWL provided corresponding to the memory cell rows of the memory cells arranged in a matrix of the memory array MA.
  • the I / O circuit group 2 includes a plurality of I / O circuits, and is provided as an input / output circuit that performs data reading or data writing to the memory array MA.
  • FIG. 2 is a diagram illustrating the configuration of the memory array MA and peripheral circuits based on the first embodiment.
  • the memory array MA has a plurality of memory cells MC arranged in a matrix.
  • Each memory cell MC is a static memory cell composed of a drive transistor, a transfer transistor, and a load element, which will be described later.
  • a memory cell MC of 2 rows and 4 columns is shown as an example.
  • a plurality of word lines WL are provided corresponding to the memory cell rows of memory array MA.
  • a plurality of dummy word lines DWL are provided corresponding to the memory cell rows of the memory array MA.
  • a word line driver WD provided corresponding to the word line WL, a dummy word line driver DWD provided corresponding to the dummy word line DWL, and an address decoder 20 are provided.
  • the address decoder 20 outputs a decode signal obtained by decoding the row address signal to the word line driver WD.
  • the word line driver WD activates the selected word line WL according to the decode signal based on the row address signal.
  • the control unit 19 outputs a control signal BST for boosting the word line WL to the dummy word line driver DWD.
  • the address decoder 20 outputs a decode signal obtained by decoding the row address signal to the dummy word line driver DWD.
  • the dummy word line driver DWD drives the dummy word line DWL according to the decode signal based on the row address signal and the control signal BST.
  • a plurality of bit line pairs BL, / BL are provided corresponding to the memory cell columns of the memory array MA.
  • four memory cell columns are shown.
  • Four bit line pairs provided corresponding to four memory cell columns are provided.
  • the I / O circuit group 2 includes a selection circuit for selecting one of the four columns, a sense amplifier, a write driver, a bit line precharge circuit, and the like.
  • FIG. 3 is a diagram illustrating the configuration of the memory array MA based on the first embodiment.
  • FIG. 3 shows the configuration of the memory cell MC.
  • Memory cell MC includes two transfer transistors AT0 and AT1, drive transistors NT0 and NT1, and load transistors PT0 and PT1 (load elements).
  • the transfer transistors AT0 and AT1 are electrically connected to the corresponding word line WL. Transfer transistors AT0 and AT1 conduct in accordance with activated word line WL when data reading or data writing of memory cell MC is executed.
  • FIG. 4 is a diagram illustrating a circuit configuration of the peripheral circuit based on the first embodiment.
  • a word line driver WD As shown in FIG. 4, here, a word line driver WD, a dummy word line driver DWD, and an address decoder 20 are shown.
  • Address decoder 20 includes a NAND circuit 21 and an inverter 22.
  • the NAND circuit 21 receives the row address signals XU, XL, XG and outputs the NANDN logical operation result as a decode signal WLN.
  • the address decoder 20 outputs an inverted signal of the decode signal WLN via the inverter 22 to the dummy word line driver DWD and the word line driver WD.
  • the word line driver WD includes a NAND circuit 35, an inverter 36, a P channel MOS transistor 37, and an N channel MOS transistor 38.
  • the P-channel MOS transistor 37 and the N-channel MOS transistor 38 are provided between the power supply voltage VDD and the ground voltage VSS, and the connection node is connected to the word line WL.
  • the gate of the P channel MOS transistor 37 receives the input of the output signal of the NAND circuit 35.
  • N channel MOS transistor 38 has its gate receiving decode signal WLN via inverters 22 and 36.
  • NAND circuit 35 receives an inverted signal of control signal BST via inverter 30 and an inverted signal of decode signal WLN via inverter 22, and outputs the NAND logical operation result to the gate of P channel MOS transistor 37. .
  • the dummy word line driver DWD includes inverters 30 and 31, a NAND circuit 32, a P channel MOS transistor 33, an N channel MOS transistor 34, and a capacitive element 6.
  • the inverter 30 receives the control signal BST and outputs the inverted signal to one input node of the inverter 31 and the NAND circuit 35.
  • the NAND circuit 32 receives an input of the control signal BST through the inverters 30 and 31 and an inverted signal of the decode signal WLN through the inverter 22 and outputs the NAND logical operation result.
  • the P-channel MOS transistor 33 and the N-channel MOS transistor 34 are provided between the power supply voltage VDD and the ground voltage VSS, and the connection node is connected to the dummy word line DWL.
  • the gates of P channel MOS transistor 33 and N channel MOS transistor 34 receive the output signal of NAND circuit 32.
  • the capacitive element 6 is composed of an N channel MOS transistor.
  • the source and drain of the N channel MOS transistor are connected to word line WL.
  • the gate is connected to the dummy word line DWL. Further, it may be composed of a P-channel MOS transistor.
  • decode signal WLN is set to “H” level. Therefore, the gate of N channel MOS transistor 38 is set to the “H” level. N channel MOS transistor 38 is turned on, and word line WL is connected to ground voltage VSS.
  • control signal BST is set to the “L” level. Therefore, NAND circuit 32 outputs an “H” level signal. Accordingly, N channel MOS transistor 34 is turned on, and dummy word line DWL is connected to ground voltage VSS.
  • the NAND circuit 21 sets the decode signal WLN to the “L” level. Accordingly, the gate of N channel MOS transistor 38 is set to the “L” level. Therefore, N channel MOS transistor 38 is turned off.
  • NAND circuit 35 outputs an “L” level signal to P channel MOS transistor 37 based on an inverted signal of decode signal WLN via inverter 22 and an inverted signal of control signal BST via inverter 30. Accordingly, P channel MOS transistor 37 is turned on, and word line WL is connected to power supply voltage VDD. That is, the word line WL is activated.
  • control signal BST is set to the “H” level
  • the NAND circuit 35 outputs the “H” level. Accordingly, P channel MOS transistor 37 is turned off, and word line WL is in a high impedance state (Hi-z).
  • the NAND circuit 32 outputs “L” level. Accordingly, P channel MOS transistor 33 is turned on. Accordingly, power supply voltage VDD is connected to dummy word line DWL. That is, the dummy word line DWL is activated.
  • a capacitor element 6 is provided between the dummy word line DWL and the word line WL. Further, as described above, the dummy word line DWL and the word line WL are arranged in parallel and have an interwiring capacitance. Therefore, when the dummy word line DWL is activated based on the capacitance element 6 and the inter-wiring capacitance, the word line WL is boosted.
  • a configuration in which only the word line DWL is used may be employed.
  • FIG. 5 is a diagram illustrating a timing chart for activating the word line WL based on the first embodiment.
  • the word line WL is activated as the row address signals XU, XL, and XG are set to the “H” level at time T1.
  • the control signal BST is set to the “H” level at time T2
  • the word line WL is boosted and boosted.
  • the word line WL is deactivated.
  • FIG. 6 is a diagram for explaining a layout configuration (part 1) of the memory cells MC of the memory array MA when the planar transistor is used according to the first embodiment.
  • FIG. 6A shows the layout configuration of the base region of the memory cell MC composed of wiring (first layer), contact holes, polycrystalline silicon (polysilicon), and diffusion regions.
  • a P-channel MOS transistor is formed at the center.
  • N-channel MOS transistors are formed on both sides thereof.
  • the drive transistors NT0 and NT1 are formed as N channel MOS transistors.
  • Load transistors PT0 and PT1 are formed as P-channel MOS transistors.
  • Transfer transistors AT0 and AT1 are formed as N-channel MOS transistors.
  • the driving transistor NT0 has a source and a drain made of the N-type diffusion region 100, and a gate 128 made of polysilicon disposed therebetween.
  • N-type diffusion region 100 serving as the source of drive transistor NT0 is coupled to wiring 111 through contact hole 110.
  • Wiring 111 is electrically coupled to ground voltage VSS through an upper metal wiring layer.
  • the transfer transistor AT0 has a source and a drain made of the N-type diffusion region 100, and a gate 134 formed of polysilicon arranged therebetween. This gate is coupled to wiring 113 through contact hole 112. Wiring 113 is electrically coupled to word line WL through an upper metal wiring layer. In addition, N type diffusion region 100 serving as the source of transfer transistor AT 0 is electrically coupled to wiring 114 through contact hole 115. Wiring 114 is electrically coupled to bit line BL via an upper metal wiring layer.
  • the N-type diffusion region 100 serving as a common drain for the drive transistor NT0 and the transfer transistor AT0 is electrically coupled to the wiring 117 through the contact hole 116.
  • Wiring 117 is electrically coupled to gate 119 of load transistor PT1 through local wiring 118.
  • Local interconnection 118 is also electrically coupled to P-type diffusion region 102 serving as the drain of load transistor PT0.
  • the transfer transistor AT1 has a source and a drain made of the N-type diffusion region 106, and a gate 135 made of polysilicon disposed therebetween. Gate 135 is coupled to wiring 123 through contact hole 122. Wiring 123 is electrically coupled to word line WL through an upper metal wiring layer. In addition, N-type diffusion region 106 serving as the source of transfer transistor AT 1 is electrically coupled to wiring 125 through contact hole 124. Wiring 124 is electrically coupled to bit line / BL through an upper metal wiring layer.
  • the drive transistor NT1 has a source and a drain made of the N-type diffusion region 106, and a gate 119 formed of polysilicon disposed therebetween.
  • N type diffusion region 106 serving as the source of N channel MOS transistor NT 1 is electrically coupled to interconnection 120 through contact hole 121.
  • Wiring 120 is electrically coupled to ground voltage VSS through an upper metal wiring layer.
  • the N-type diffusion region 106 serving as a common drain for the drive transistor NT1 and the transfer transistor AT1 is electrically coupled to the wiring 130 through the contact hole 131.
  • Wiring 130 is electrically coupled to gate 128 of load transistor PT 0 through local wiring 129.
  • Local interconnection 129 is also electrically coupled to P-type diffusion region 104 serving as the drain of load transistor PT1.
  • the load transistor PT1 has a source and a drain made of a P-type diffusion region 104, and a gate 119 formed of polysilicon disposed therebetween. The gate 119 is shared with the drive transistor NT1.
  • P-type diffusion region 104 serving as the source of load transistor PT1 is coupled to wiring 132 through contact hole 132. Wiring 132 is electrically coupled to power supply voltage VDD through an upper metal wiring layer.
  • the load transistor PT0 has a source and a drain made of the P-type diffusion region 102, and a gate 128 made of polysilicon disposed therebetween.
  • the gate 128 is shared with the drive transistor NT0.
  • P-type diffusion region 102 serving as the source of load transistor PT 0 is coupled to wiring 127 through contact hole 126.
  • Wiring 127 is electrically coupled to power supply voltage VDD through an upper metal wiring layer.
  • FIG. 6B shows a layout configuration of the memory cell MC composed of wiring (second layer) and vias.
  • a wiring 144 for forming the bit line BL is provided along the X direction.
  • the wiring 144 is connected to the wiring 114 through the via 145.
  • a wiring 150 for forming the bit line / BL along the X direction is provided.
  • the wiring 150 is connected to the wiring 125 through the via 149.
  • a wiring 148 for supplying the power supply voltage VDD is provided along the X direction.
  • the wiring 148 is connected to the wirings 127 and 133 via the vias 146 and 147, respectively.
  • a wiring 142 is provided along the X direction.
  • the wiring 142 is connected to the wiring 113 through the via 143.
  • the wiring 142 is connected to the word line WL through an upper metal wiring layer.
  • a wiring 140 is provided along the X direction.
  • the wiring 140 is connected to the wiring 111 through the via 141.
  • the wiring 140 is connected to the ground voltage VSS through an upper metal wiring layer.
  • a wiring 152 is provided along the X direction.
  • the wiring 152 is connected to the wiring 122 through the via 151.
  • the wiring 152 is connected to the word line WL through an upper metal wiring layer.
  • a wiring 154 is provided along the X direction.
  • the wiring 154 is connected to the wiring 120 through the via 153.
  • the wiring 154 is connected to the ground voltage VSS through an upper metal wiring layer.
  • FIG. 7 is a view for explaining the layout configuration (part 2) of the memory cells MC of the memory array MA based on the first embodiment.
  • FIG. 7A shows a layout configuration of the memory cell MC composed of wiring (third layer) and vias.
  • a wiring 160 for supplying the ground voltage VSS is provided along the Y direction.
  • the wiring 160 is connected to the wiring 140 through the via 161.
  • a wiring 162 for forming the word line WL is provided along the Y direction.
  • the wiring 162 is connected to the wirings 142 and 152 via the vias 163 and 164, respectively.
  • a wiring 165 for supplying the ground voltage VSS is provided along the Y direction.
  • the wiring 165 is connected to the wiring 154 through the via 166.
  • FIG. 7B shows a layout configuration of the memory cell MC composed of wiring (fourth layer) and vias.
  • Wirings 170 and 176 for supplying a ground voltage are provided along the Y direction.
  • Wiring 170 is electrically coupled to wiring 160 through vias 171 and 172.
  • Wiring 176 is electrically coupled to wiring 176 through vias 175 and 177.
  • a wiring 174 for forming the dummy word line DWL is provided along the Y direction.
  • the wiring 174 is arranged in an upper layer of the wiring 162. With this configuration, an interwiring capacitance is generated between the wiring 162 and the wiring 174.
  • FIG. 8 is a diagram illustrating a three-dimensional structure of the fin FET based on the first embodiment. Based on the first embodiment, the structure of the memory cell MC # of the memory array MA when a fin transistor (fin FET) is used will be described.
  • the fin FET includes, for example, a plurality of fins F1 and F2 provided on a P-type semiconductor substrate SUB.
  • Each fin F1, F2 extends in the X direction along the substrate plane.
  • Each fin F1, F2 is formed by selectively etching the surface of the semiconductor substrate SUB. Between adjacent fins F (portions where fins F1 and F2 are not formed), for example, a silicon oxide film formed using a CVD (Chemical Vapor Deposition) method is provided as an element isolation film.
  • CVD Chemical Vapor Deposition
  • the gate electrode G is formed so as to cover the upper surface and side surfaces of the fins F1 and F2 via the gate insulating film GI.
  • the gate electrode G extends in the Y direction, which is a direction intersecting with the fins F1 and F2.
  • a semiconductor such as polycrystalline silicon, a conductive compound such as titanium nitride, a single metal such as tungsten, or a laminated film of any of these is used.
  • the gate electrode G After the gate electrode G is formed, impurities are injected into the fin F using the gate electrode G as a mask, so that a source region and a drain region (not shown) are formed in portions other than the channel region surrounded by the gate electrode G.
  • the fin F when fabricating a PMOS (P-channel Metal Oxide Semiconductor) transistor, the fin F is formed on the N-type well and a P-type impurity is implanted into the fin F.
  • the fin F In the case of manufacturing an NMOS (N-channel MOS) transistor, the fin F is formed on a P-type substrate or a P-type well and an N-type impurity is implanted into the fin F.
  • a local wiring (LIC: Local Inter-Connect) LA extending in the Y direction is formed using a metal such as tungsten so as to make ohmic contact with the upper and side surfaces of these source and drain regions. That is, the local wiring LA functions as a source electrode or a drain electrode, respectively.
  • the gate wiring G, the source electrode, or the drain electrode is further directly connected to a local wiring (not shown) extending in the X direction, or an upper metal wiring through a via hole formed in an interlayer insulating layer (not shown). Connected to a layer (not shown).
  • FIG. 9 is a diagram for explaining the layout configuration (part 1) of the memory cell MC # of the memory array MA when the fin FET is used according to the first embodiment.
  • FIG. 9A shows the layout configuration of the base region of the memory cell MC # composed of wiring (first layer), vias and local wiring, polycrystalline silicon (polysilicon), and fins.
  • Memory cell MC # has a P-channel MOS transistor formed at the center. N-channel MOS transistors are formed on both sides thereof.
  • the drive transistor NT0 has fins 200 and 201.
  • the fins 200 and 201 are formed so as to stand in a three-dimensional manner like the gate electrode.
  • the drive transistor NT0 has a source and a drain, and a gate 220 formed of polysilicon arranged therebetween.
  • Fins 200 and 201 are coupled to local interconnection 206 that is the source of drive transistor NT0.
  • Local wiring 206 is electrically coupled to wiring 214 through via 219.
  • Wiring 214 is electrically coupled to ground voltage VSS through an upper metal wiring layer.
  • the transfer transistor AT0 shares the fins 200 and 201 with the drive transistor NT0.
  • the transfer transistor AT0 has a source and a drain, and a gate 221 made of polysilicon disposed therebetween. Fins 200 and 201 serving as sources of the transfer transistor AT0 are coupled to the local wiring 211.
  • Local wiring 211 is electrically coupled to wiring 215 forming bit line BL through via 223.
  • Gate 221 is coupled to wiring 231 through via 222.
  • Wiring 231 is electrically coupled to word line WL through an upper metal wiring layer.
  • the fins 200 and 201 serving as a common drain of the drive transistor NT0 and the transfer transistor AT0 are electrically coupled to the local wiring 209.
  • Local interconnection 209 is electrically coupled to gate 229 of load transistor PT1 through local interconnection 301.
  • Local interconnection 209 is also electrically coupled to fin 205 serving as the drain of load transistor PT0.
  • the transfer transistor AT1 has fins 203 and 204.
  • the fins 203 and 204 are formed so as to stand up three-dimensionally like the gate electrode.
  • the transfer transistor AT1 has a source and a drain, and a gate 228 made of polysilicon arranged therebetween. Fins 203 and 204 serving as sources of the transfer transistor AT1 are coupled to the local wiring 208. Local interconnection 208 is electrically coupled to interconnection 217 forming bit line / BL through via 226.
  • the drive transistor NT1 shares the fins 203 and 204 with the transfer transistor AT1.
  • the drive transistor NT1 has a source and a drain, and a gate 229 made of polysilicon arranged therebetween. Fins 203 and 204 serving as sources of the drive transistor NT1 are coupled to the local wiring 213.
  • Local wiring 213 is electrically coupled to wiring 232 through via 230.
  • Wiring 232 is electrically coupled to ground voltage VSS through an upper metal wiring layer.
  • the fins 203 and 204 serving as a common drain for the drive transistor NT1 and the transfer transistor AT1 are electrically coupled to the local wiring 210.
  • Local interconnection 210 is electrically coupled to gate 220 of load transistor PT0 through local interconnection 302.
  • Local interconnection 210 is also electrically coupled to fin 202 serving as the drain of load transistor PT1.
  • the load transistor PT0 has a source and drain made of the fins 205 and a gate 220 made of polysilicon arranged therebetween.
  • the gate 220 is shared with the drive transistor NT0.
  • Fin 205 serving as the source of load transistor PT 0 is electrically coupled to local wiring 207.
  • Local wiring 207 is electrically coupled to wiring 216 that receives supply of power supply voltage VDD through via 225.
  • the load transistor PT1 has a source and a drain made of the fins 202, and a gate 229 made of polysilicon disposed therebetween.
  • the gate 229 is shared with the drive transistor NT1.
  • Fin 202 serving as the source of load transistor PT1 is electrically coupled to local interconnection 212.
  • Local wiring 212 is electrically coupled to wiring 216 that receives supply of power supply voltage VDD through via 224.
  • FIG. 10 is a diagram for explaining the layout configuration (part 2) of the memory cell MC # of the memory array MA when the fin FET is used according to the first embodiment.
  • FIG. 10A shows a layout configuration of the memory cell MC # configured with wiring (second layer) and vias.
  • Wirings 240 and 244 for supplying a ground voltage are provided along the Y direction.
  • Wiring 240 is electrically coupled to wiring 214 through via 241.
  • Wiring 244 is electrically coupled to wiring 232 through via 245.
  • a wiring 246 for forming the word line WL is provided along the Y direction.
  • the wiring 246 is electrically coupled to the wiring 231 through the via 242. Further, the wiring 246 is electrically coupled to the wiring 218 through the via 243.
  • the memory cell MC # of FIG. 7 when used, it can be formed with a metal wiring layer layout that is one layer fewer than the memory cell MC of FIG.
  • FIG. 10B shows a layout configuration of the memory cell MC composed of wiring (third layer) and vias.
  • Wirings 250 and 256 for supplying a ground voltage are provided along the Y direction.
  • Wiring 250 is electrically coupled to wiring 240 through vias 251 and 252.
  • Wiring 256 is electrically coupled to wiring 244 through vias 255 and 257. Further, a wiring 254 for forming a dummy word line DWL is provided along the Y direction.
  • the wiring 254 is arranged in an upper layer of the wiring 246. With this configuration, an interwiring capacitance is generated between the wirings 246 and 254.
  • FIG. 11 is a diagram illustrating the cross-sectional structures (X direction) of the memory cells MC and MC # based on the first embodiment.
  • FIG. 11A and FIG. 11B are diagrams illustrating a cross-sectional structure (X direction) of the memory cell MC # in the case where a fin FET is used.
  • FIG. 11C and FIG. 11D are diagrams illustrating a cross-sectional structure (X direction) of the memory cell MC in the case where a planar transistor is used.
  • FIG. 11A is similar to the layout structure of FIG. 9A, detailed description thereof will not be repeated.
  • FIG. 11B a cross-sectional structure in the X direction of the PP # line of FIG. 11A is shown.
  • the bit line BL is formed using the wiring (first layer), and the word line WL and the ground line VSS are formed using the wiring (second layer). Is done. Further, the dummy word line DWL is formed using the wiring (third layer).
  • FIG. 11C is the same as the layout structure of FIG. 6A, detailed description thereof will not be repeated.
  • FIG. 11D a cross-sectional structure in the X direction of the QQ # line in FIG. 11C is shown.
  • the bit line BL is formed using the wiring (second layer), and the word line (WL) and the ground line VSS are formed using the wiring (third layer). It is formed. Further, a dummy word line DWL is formed using the wiring (fourth layer).
  • FIG. 12 is a diagram for explaining the cross-sectional structures (Y direction) of the memory cells MC and MC # based on the first embodiment.
  • FIGS. 12A and 12B are views for explaining a cross-sectional structure (Y direction) of the memory cell MC # in the case where a fin FET is used.
  • FIG. 12C and FIG. 12D are diagrams for explaining a cross-sectional structure (Y direction) of the memory cell MC when a planar transistor is used.
  • FIG. 12A is similar to the layout structure of FIG. 9A, detailed description thereof will not be repeated.
  • FIG. 12B a cross-sectional structure in the Y direction of the RR # line in FIG. 12A is shown.
  • the bit line BL and the power supply line VDD are formed using the wiring (first layer), and the word line (WL) is formed using the wiring (second layer). Is formed. Further, the dummy word line DWL is formed using the wiring (third layer).
  • FIG. 12C is the same as the layout structure of FIG. 6A, detailed description thereof will not be repeated.
  • FIG. 12D a cross-sectional structure in the Y direction of the SS # line of FIG. 12C is shown.
  • bit line BL and the power supply line VDD are formed using the wiring (second layer), and the word line (WL) and the power line VDD are formed using the wiring (third layer).
  • a ground line VSS is formed.
  • a dummy word line DWL is formed using the wiring (fourth layer).
  • the wirings 111, 117, 114, etc. use the first layer, whereas in the memory cell MC # using a fin FET, the corresponding wirings 206, 209, 211 and the like use a local wiring arranged alongside the gate below the first layer.
  • the memory cell MC # it is possible to form the bit line BL and the power supply line VDD by using the first layer wiring.
  • FIG. 13 is a schematic diagram illustrating the relationship of the metal wiring layers based on the first embodiment. As shown in FIG. 13, the semiconductor memory device of FIG. 1 will be described as an example.
  • the driver & decoder 17, the control unit 19, and the I / O circuit group 2 are formed using a layout of metal wiring layers up to the third layer (M3).
  • the memory array MA can be formed using the layout of the metal wiring layer up to the third layer (M3).
  • the dummy word line DWL is formed using a third-layer (M3) metal wiring layer.
  • FIG. 14 is a diagram illustrating a layout configuration of memory cells MC # of wiring (second to fourth layers) based on a modification of the first embodiment.
  • the wiring 346 for forming the dummy word line DWL along the Y direction is arranged in parallel with the wiring for forming the word line WL.
  • Wiring (third layer) 340 and 344 for supplying the ground voltage VSS along the Y direction are provided alternately with the wiring 346. These wirings are provided above the wirings (second layer) 240 and 244 for supplying the ground voltage VSS.
  • the wirings 340 and 344 are electrically coupled to the second-layer wirings 240 and 244 through wiring vias VIA.
  • wirings 400 and 402 for supplying the ground voltage VSS along the X direction are provided in the metal wiring layer (fourth layer).
  • the wirings 400 and 402 are electrically coupled to the third-layer wirings 340 and 344 and the like through wiring vias VIA.
  • the word line WL and the dummy word line DWL are surrounded by the wiring for supplying the ground voltage VSS arranged along the Y direction. Structure.
  • the word line WL and the dummy word line DWL can be shielded from disturbance (noise), and can be operated stably.
  • FIG. 15 is a diagram for explaining the layout configuration of memory cells MC # of wiring (second to fourth layers) based on the second modification of the first embodiment.
  • the wiring 346 is divided into a wiring 346A and a wiring 346B is shown.
  • FIG. 16 is a diagram illustrating a layout configuration of memory cells MC # of wiring (second layer to fourth layer) based on the third modification of the first embodiment.
  • FIG. 16 shows a case where the wiring width of the dummy word line DWL is changed as compared with the configuration of FIG.
  • the wiring 346 ⁇ / b> C includes a wide area and a thin area.
  • the wiring width is not constant, and the wiring width between the word lines WL can be adjusted by increasing the wiring width as much as possible.
  • FIG. 17 is a diagram illustrating a circuit configuration of a peripheral circuit based on the fourth modification of the first embodiment.
  • a word line driver WD # As shown in FIG. 17, here, a word line driver WD #, a dummy word line driver DWD #, and an address decoder 20 # are shown.
  • the address decoder 20 includes a NAND circuit 21.
  • the NAND circuit 21 receives the row address signals XU, XL, XG and outputs the NANDN logical operation result as a decode signal WLN.
  • the address decoder 20 outputs an inverted signal of the decode signal WLN to the dummy word line driver DWD # and the word line driver WD #.
  • Word line driver WD # includes P-channel MOS transistors 37 and 39 and N-channel MOS transistor 38.
  • P channel MOS transistors 39 and 37 and N channel MOS transistor 38 are provided in series between power supply voltage VDD and ground voltage VSS, and the connection node between P channel MOS transistor 37 and N channel MOS transistor 38 is Are connected to the word line WL.
  • the gates of the P channel MOS transistor 37 and the N channel MOS transistor 38 receive the decode signal WLN.
  • the gate of the P channel MOS transistor 39 receives the output signal of the NOR circuit 41.
  • the dummy word line driver DWD # includes a NOR circuit 41, an inverter 40, a P-channel MOS transistor 33, an N-channel MOS transistor 34, and a capacitive element 6.
  • decode signal WLN is set to “H” level. Therefore, the gate of N channel MOS transistor 38 is set to the “H” level. N channel MOS transistor 38 is turned on, and word line WL is connected to ground voltage VSS.
  • control signal BSTN is set to the “H” level. Therefore, the NOR circuit 41 outputs an “L” level signal that is an inverted signal thereof. Accordingly, P channel MOS transistor 39 is turned on. On the other hand, inverter 40 outputs an “H” level signal. Therefore, dummy word line DWL is connected to ground voltage VSS.
  • the NAND circuit 21 sets the decode signal WLN to the “L” level. Accordingly, P channel MOS transistor 37 is turned on. Accordingly, the word line WL is connected to the power supply voltage VDD. That is, the word line WL is activated.
  • control signal BSTN is set to the “L” level
  • the NOR circuit 41 outputs the “H” level.
  • inverter 40 outputs “L” level.
  • P channel MOS transistor 33 is turned on.
  • power supply voltage VDD is connected to dummy word line DWL. That is, the dummy word line DWL is activated.
  • the P-channel MOS transistor 39 is turned off, and the word line WL is in a high impedance state (Hi-z).
  • a capacitor element 6 is provided between the dummy word line DWL and the word line WL. Further, as described above, the dummy word line DWL and the word line WL are arranged in parallel and have an interwiring capacitance. Therefore, when the dummy word line DWL is activated based on the capacitance element 6 and the inter-wiring capacitance, the word line WL is boosted.
  • FIG. 18 is a diagram illustrating a circuit configuration of a peripheral circuit based on the second embodiment. As shown in FIG. 18, the peripheral circuit according to the second embodiment is different from the configuration of FIG. 4 in that the dummy word line driver DWD is replaced with a dummy word line driver DWDP.
  • the dummy word line driver DWDP is different from the dummy word line driver DWD in that an inverter 60 is further added. Since other configurations are the same, detailed description thereof will not be repeated.
  • the inverter 60 receives the output of the NAND circuit 32 and outputs the inverted signal to the gates of the P-channel MOS transistor 33 and the N-channel MOS transistor 34.
  • decode signal WLN is set to “H” level. Therefore, the gate of N channel MOS transistor 38 is set to the “H” level. N channel MOS transistor 38 is turned on, and word line WL is connected to ground voltage VSS.
  • control signal BST is set to the “L” level. Therefore, the NAND circuit 35 outputs an “H” level signal that is an inverted signal thereof.
  • the NAND circuit 32 outputs an “H” level signal.
  • Inverter 60 outputs an “L” level signal. Accordingly, P channel MOS transistor 33 is turned on, and dummy word line DWL is connected to power supply voltage VDD.
  • the NAND circuit 21 sets the decode signal WLN to the “L” level. Accordingly, the gate of N channel MOS transistor 38 is set to the “L” level. Therefore, N channel MOS transistor 38 is turned off.
  • NAND circuit 35 outputs an “L” level signal to P channel MOS transistor 37 based on an inverted signal of decode signal WLN via inverter 22 and an inverted signal of control signal BST via inverter 30. Accordingly, P channel MOS transistor 37 is turned on, and word line WL is connected to power supply voltage VDD. That is, the word line WL is activated.
  • control signal BST is set to the “H” level
  • the NAND circuit 35 outputs the “H” level. Accordingly, P channel MOS transistor 37 is turned off, and word line WL is in a high impedance state (Hi-z).
  • NAND circuit 32 outputs “L” level.
  • Inverter 60 outputs an “H” level signal. Accordingly, N channel MOS transistor 34 is turned on. Accordingly, ground voltage VSS is connected to dummy word line DWL.
  • a capacitor element 6 is provided between the dummy word line DWL and the word line WL. Further, as described above, the dummy word line DWL and the word line WL are arranged in parallel and have an interwiring capacitance. Therefore, when the dummy word line DWL is activated based on the capacitive element 6 and the interwiring capacitance, the word line WL is stepped down from the power supply voltage VDD.
  • FIG. 19 is a diagram for explaining a timing chart for activating the word line WL based on the second embodiment.
  • the dummy word line DWL is set to the “H” level.
  • the control signal BST is set to the “H” level at time T4
  • the word line WL is stepped down.
  • the word line WL is deactivated.
  • the data retention margin of the memory cell can be improved by stepping down the word line WL.
  • FIG. 20 is a diagram illustrating a circuit configuration of a peripheral circuit based on the third embodiment.
  • the word driver unit WDU includes a word line driver WDQ that drives the word line WL, a dummy word line driver DWDQ that drives the dummy word line DWL, and an address decoder 20.
  • Address decoder 20 includes a NAND circuit 21 and an inverter 22.
  • the NAND circuit 21 receives the row address signals XU, XL, XG and outputs the NANDN logical operation result as a decode signal WLN.
  • Inverter 22 outputs an inverted signal of decode signal WLN to word line driver WDQ and dummy word line driver DWDQ.
  • the word line driver WDQ includes an inverter 36, a P channel MOS transistor 37, and an N channel MOS transistor 38.
  • P channel MOS transistor 37 and N channel MOS transistor 38 are provided in series between power supply voltage VDD and ground voltage VSS, and the connection node between P channel MOS transistor 37 and N channel MOS transistor 38 is a word line. Connected to WL.
  • the gates of P channel MOS transistor 37 and N channel MOS transistor 38 receive input of decode signal WLN via inverters 22 and 36.
  • Dummy word line driver DWDQ includes a NAND circuit 32, a P channel MOS transistor 33, an N channel MOS transistor 34, and a capacitive element 6.
  • the NAND circuit 32 receives an input of the control signal BST and an inverted signal of the decode signal WLN via the inverter 22 and outputs the NAND logical operation result.
  • the P-channel MOS transistor 33 and the N-channel MOS transistor 34 are provided between the power supply voltage VDD and the ground voltage VSS, and the connection node is connected to the dummy word line DWL.
  • the gates of P channel MOS transistor 33 and N channel MOS transistor 34 receive the output signal of NAND circuit 32.
  • the capacitive element 6 is composed of an N channel MOS transistor.
  • the source and drain of the N channel MOS transistor are connected to word line WL.
  • the gate is connected to the dummy word line DWL. Further, it may be composed of a P-channel MOS transistor.
  • the power supply line LCVDD is connected to the power supply circuit 50.
  • Power supply circuit 50 includes a P-channel MOS transistor 43 and a capacitor 44.
  • the P-channel MOS transistor 43 is provided between the power supply voltage VDD and the power supply line LCVDD, and the gate thereof receives the input of the control signal BST.
  • Capacitor 44 is connected between the gate and drain of P-channel MOS transistor 43.
  • the capacitor 44 is provided as a stabilizing capacitor that stabilizes the potential of the power supply line LCVDD.
  • the power supply line LCVDD is provided in common to the word driver unit WDU provided for each memory cell row.
  • decode signal WLN is set to “H” level. Therefore, the gate of N channel MOS transistor 38 is set to the “H” level. N channel MOS transistor 38 is turned on, and word line WL is connected to ground voltage VSS.
  • control signal BST is set to the “L” level.
  • P channel MOS transistor 43 is in an on state, and power supply line LCVDD is connected to power supply voltage VDD.
  • the NAND circuit 21 sets the decode signal WLN to the “L” level. Accordingly, P channel MOS transistor 37 is turned on. Accordingly, the word line WL is connected to the power supply voltage VDD. That is, the word line WL is activated.
  • control signal BST is set to the “H” level
  • the P-channel MOS transistor 43 is turned off.
  • the power supply line LCVDD is disconnected from the power supply voltage VDD, and the word line WL is in a high impedance state (Hi-z).
  • the NAND circuit 32 outputs “L” level. Accordingly, P channel MOS transistor 33 is turned on. Accordingly, dummy word line DWL is connected to power supply voltage VDD. That is, the dummy word line DWL is activated.
  • a capacitor element 6 is provided between the dummy word line DWL and the word line WL. Further, as described above, the dummy word line DWL and the word line WL are arranged in parallel and have an interwiring capacitance. Therefore, when the dummy word line DWL is activated based on the capacitance element 6 and the inter-wiring capacitance, the word line WL is boosted.
  • FIG. 21 is an external configuration diagram of a semiconductor device CHIP based on the fourth embodiment.
  • semiconductor device CHIP includes memory arrays MA1 and MA2. The peripheral circuit of the memory array is omitted.
  • Memory array MA1 includes memory cells arranged in K rows and L columns, and a plurality of word lines WL1 and dummy word lines DWL1 provided corresponding to the memory cell rows, respectively.
  • Memory array MA2 includes memory cells arranged in M rows and N columns, and a plurality of word lines WL2 and dummy word lines DWL2 provided corresponding to the memory cell rows, respectively.
  • the embedded memory installed in SoC or microcomputer is generated by the memory compiler according to the required memory size.
  • a word line WL1 having a length corresponding to the memory cell in the L column is generated, and in the memory array MA2, a word line WL2 having a length corresponding to the memory cell in the N column is generated.
  • the dummy word line By defining the dummy word line as a wiring arranged in parallel with the word line, the dummy word line can be generated by the memory compiler.
  • the dummy word line DWL1 is generated with a length corresponding to the memory cell in the L column.
  • the dummy word line DWL2 is generated with a length shorter than DWL1 according to N columns of memory cells.
  • I / O circuit group 6 capacitors, 17 drivers & decoders, 19 control units, 20 address decoders, 50 power supply circuits, MA memory array.

Landscapes

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Abstract

半導体記憶装置は、行列状に配置された複数のメモリセルと、メモリセル行に対応して設けられたワード線と、ワード線が形成される金属配線層に隣接する金属配線層に形成されるダミーワード線と、ワード線を駆動するワードドライバ回路と、ワード線とダミーワード線との間の線間容量に基づいてワード線を昇圧するダミーワードドライバ回路とを備える。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特に、昇圧回路に関する。
　一般的に、昇圧回路は、与えられた電源電圧レベルを越える昇圧電圧を発生するため、半導体集積回路装置における様々な回路において用いられる。
　特許文献１には、ダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」という）、スタティックランダムアクセスメモリ（以下「ＳＲＡＭ」という）などの半導体メモリに適用可能な昇圧回路が提案されている。
特開平６－１８７７８８号公報
　一方で、特許文献１に従う方式では、ワード線を昇圧するために別途昇圧用の容量の大きい容量素子を設ける必要があり、そのレイアウトを工夫する必要があるという課題がある。
　この発明は、上記のような課題を解決するためになされたもので、簡易な方式でワード線を効率的に昇圧することが可能な半導体記憶装置を提供することを目的とする。
　一実施例によれば、半導体記憶装置は、行列状に配置された複数のメモリセルと、メモリセル行に対応して設けられたワード線と、ワード線が形成される金属配線層に隣接する金属配線層に形成されるダミーワード線と、ワード線を駆動するワードドライバ回路と、ワード線とダミーワード線との間の線間容量に基づいてワード線を昇圧するダミーワードドライバ回路とを備える。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施例によれば、ワード線と、ダミーワード線との間の線間容量に基づいて簡易な方式でワード線を昇圧することが可能である。
実施形態１に基づく半導体記憶装置の外観構成図である。 実施形態１に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。 実施形態１に基づくメモリアレイＭＡの構成を説明する図である。 実施形態１に基づく周辺回路の回路構成を説明する図である。 実施形態１に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。 実施形態１に基づきプレーナトランジスタを用いた場合のメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その１）を説明する図である。 実施形態１に基づくメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その２）を説明する図である。 実施形態１に基づくフィンＦＥＴの３次元構造を説明する図である。 実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その１）を説明する図である。 実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その２）を説明する図である。 実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｘ方向）を説明する図である。 実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｙ方向）を説明する図である。 実施形態１に基づく金属配線層の関係を説明する概略図である。 実施形態１の変形例に基づく配線（第２層～第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。 実施形態１の変形例２に基づく配線（第２層～第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。 実施形態１の変形例３に基づく配線（第２層～第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。 実施形態１の変形例４に基づく周辺回路の回路構成を説明する図である。 実施形態２に基づく周辺回路の回路構成を説明する図である。 実施形態２に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。 実施形態３に基づく周辺回路の回路構成を説明する図である。 実施形態４に基づく半導体装置ＣＨＩＰの外観構成図である。
　実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
　（実施形態１）
　図１は、実施形態１に基づく半導体記憶装置の外観構成図である。
　図１に示されるように、半導体記憶装置は、ドライバ＆デコーダ１７と、メモリアレイＭＡと、制御部１９と、Ｉ／Ｏ回路群２とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。
　制御部１９は、半導体記憶装置の各機能ブロックを制御する。具体的には、制御部１９は、アドレス信号の入力に基づいてロウアドレス信号をドライバ＆デコーダ１７に出力する。また、制御部１９は、Ｉ／Ｏ回路群２を駆動するための各種の信号を出力する。
　メモリアレイＭＡは、行列状に配置された複数のメモリセルを有する。メモリアレイＭＡのメモリセルは、書き換え可能に設けられる。
　本例においては、メモリセル行にそれぞれ対応して設けられる複数のワード線ＷＬと、複数のワード線ＷＬと並行に設けられる複数のダミーワード線ＤＷＬとが設けられる。
　ドライバ＆デコーダ１７は、メモリアレイＭＡの行列状に配置されたメモリセルのメモリセル行にそれそれ対応して設けられたワード線ＷＬおよびダミーワード線ＤＷＬを駆動する。
　Ｉ／Ｏ回路群２は、複数のＩ／Ｏ回路で構成され、メモリアレイＭＡへのデータ読出あるいはデータ書込を行う入出力回路として設けられる。
　図２は、実施形態１に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。
　図２に示されるように、本例においては、メモリアレイＭＡと、メモリアレイＭＡに設けられたワード線ＷＬおよびダミーワード線ＤＷＬを駆動するドライバの構成について説明する。
　メモリアレイＭＡは、行列状に配置された複数のメモリセルＭＣを有する。各メモリセルＭＣは、後述するが駆動トランジスタ、転送トランジスタおよび負荷素子とにより構成されたスタティック型メモリセルである。
　本例においては、一例として２行４列のメモリセルＭＣが示されている。
　メモリアレイＭＡのメモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。
　また、メモリアレイＭＡのメモリセル行にそれぞれ対応して複数のダミーワード線ＤＷＬが設けられる。
　ドライバ＆デコーダ１７の構成として、ワード線ＷＬに対応して設けられるワード線ドライバＷＤと、ダミーワード線ＤＷＬに対応して設けられるダミーワード線ドライバＤＷＤと、アドレスデコーダ２０とが設けられる。
　アドレスデコーダ２０は、ロウアドレス信号をデコードしたデコード信号をワード線ドライバＷＤに出力する。ワード線ドライバＷＤは、ロウアドレス信号に基づくデコード信号に従って選択されたワード線ＷＬを活性化させる。
　制御部１９は、ワード線ＷＬを昇圧するための制御信号ＢＳＴをダミーワード線ドライバＤＷＤに出力する。
　アドレスデコーダ２０は、ロウアドレス信号をデコードしたデコード信号をダミーワード線ドライバＤＷＤに出力する。ダミーワード線ドライバＤＷＤは、ロウアドレス信号に基づくデコード信号と制御信号ＢＳＴに従ってダミーワード線ＤＷＬを駆動する。
　メモリアレイＭＡのメモリセル列にそれぞれ対応して複数のビット線対ＢＬ，／ＢＬが設けられる。本例においては、４列のメモリセル列が示されている。４列のメモリセル列に対応して設けられた４個のビット線対が設けられる。
　Ｉ／Ｏ回路群２は、４列のうちの１つの列を選択する選択回路や、センスアンプ、ライトドライバ、ビット線プリチャージ回路等を含む。
　図３は、実施形態１に基づくメモリアレイＭＡの構成を説明する図である。
　図３には、メモリセルＭＣの構成が示されている。メモリセルＭＣは、２つの転送トランジスタＡＴ０，ＡＴ１と、駆動トランジスタＮＴ０，ＮＴ１と、負荷トランジスタＰＴ０，ＰＴ１（負荷素子）とから構成される。
　転送トランジスタＡＴ０，ＡＴ１は、対応するワード線ＷＬと電気的に接続されている。転送トランジスタＡＴ０，ＡＴ１は、メモリセルＭＣのデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬに従って導通する。
　また、ダミーワード線ＤＷＬがワード線ＷＬに並行に配置される。
　図４は、実施形態１に基づく周辺回路の回路構成を説明する図である。
　図４に示されるように、ここでは、ワード線ドライバＷＤと、ダミーワード線ドライバＤＷＤと、アドレスデコーダ２０とが示されている。
　アドレスデコーダ２０は、ＮＡＮＤ回路２１と、インバータ２２とを含む。
　ＮＡＮＤ回路２１は、ロウアドレス信号ＸＵ，ＸＬ，ＸＧの入力を受けて、そのＮＡＮＤＮ論理演算結果をデコード信号ＷＬＮとして出力する。
　アドレスデコーダ２０は、インバータ２２を介するデコード信号ＷＬＮの反転信号をダミーワード線ドライバＤＷＤおよびワード線ドライバＷＤに出力する。
　ワード線ドライバＷＤは、ＮＡＮＤ回路３５と、インバータ３６と、ＰチャネルＭＯＳトランジスタ３７と、ＮチャネルＭＯＳトランジスタ３８とを含む。
　ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、その接続ノードは、ワード線ＷＬと接続される。
　ＰチャネルＭＯＳトランジスタ３７のゲートは、ＮＡＮＤ回路３５の出力信号の入力を受ける。ＮチャネルＭＯＳトランジスタ３８のゲートは、インバータ２２および３６を介してデコード信号ＷＬＮの入力を受ける。ＮＡＮＤ回路３５は、インバータ３０を介する制御信号ＢＳＴの反転信号と、インバータ２２を介するデコード信号ＷＬＮの反転信号との入力を受けて、そのＮＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタ３７のゲートに出力する。
　ダミーワード線ドライバＤＷＤは、インバータ３０，３１と、ＮＡＮＤ回路３２と、ＰチャネルＭＯＳトランジスタ３３と、ＮチャネルＭＯＳトランジスタ３４と、容量素子６とを含む。
　インバータ３０は、制御信号ＢＳＴの入力を受けて、その反転信号をインバータ３１およびＮＡＮＤ回路３５の一方の入力ノードに出力する。
　ＮＡＮＤ回路３２は、インバータ３０，３１を介して制御信号ＢＳＴの入力と、インバータ２２を介するデコード信号ＷＬＮの反転信号との入力を受けてそのＮＡＮＤ論理演算結果を出力する。
　ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、その接続ノードは、ダミーワード線ＤＷＬと接続される。ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４のゲートは、ＮＡＮＤ回路３２の出力信号の入力を受ける。
　容量素子６は、ＮチャネルＭＯＳトランジスタで構成される。ＮチャネルＭＯＳトランジスタのソースおよびドレインは、ワード線ＷＬと接続される。ゲートはダミーワード線ＤＷＬと接続されている。また、ＰチャネルＭＯＳトランジスタで構成するようにしても良い。
　初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
　したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
　また、制御信号ＢＳＴは、「Ｌ」レベルに設定されている。したがって、ＮＡＮＤ回路３２は、「Ｈ」レベルの信号を出力する。これに伴いＮチャネルＭＯＳトランジスタ３４は、オン状態となり、ダミーワード線ＤＷＬは、接地電圧ＶＳＳと接続される。
　一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｌ」レベルに設定される。したがって、ＮチャネルＭＯＳトランジスタ３８はオフ状態となる。ＮＡＮＤ回路３５は、インバータ２２を介するデコード信号ＷＬＮの反転信号およびインバータ３０を介する制御信号ＢＳＴの反転信号に基づいて、「Ｌ」レベルの信号をＰチャネルＭＯＳトランジスタ３７に出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となり、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
　次に、制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ＮＡＮＤ回路３５は、「Ｈ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オフ状態となり、ワード線ＷＬはハイインピーダンス状態（Ｈｉ－ｚ）となる。
　また、ＮＡＮＤ回路３２は、「Ｌ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３３は、オン状態となる。これに伴い電源電圧ＶＤＤは、ダミーワード線ＤＷＬと接続される。すなわち、ダミーワード線ＤＷＬは、活性化される。
　ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが昇圧（ブースト）される。
　ワード線ＷＬを昇圧することにより、書込マージンおよび読出マージンを向上させることが可能となる。
　なお、本例においては、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬを昇圧（ブースト）する構成について説明するが、容量素子６を設けずダミーワード線ＤＷＬのみとする構成としても良い。
　図５は、実施形態１に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。
　図５に示されるように、時刻Ｔ１にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ワード線ＷＬが活性化される。次に時刻Ｔ２に制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ワード線ＷＬがブーストされて昇圧される。
　時刻Ｔ３にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｌ」レベルに設定されことに伴い、ワード線ＷＬが非活性化される。
　図６は、実施形態１に基づきプレーナトランジスタを用いた場合のメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その１）を説明する図である。
　図６（Ａ）には、配線（第１層）、コンタクトホール，多結晶シリコン（ポリシリコン），拡散領域で構成されたメモリセルＭＣの基盤領域のレイアウト構成が示されている。
　メモリセルＭＣは、中央部にＰチャネルＭＯＳトランジスタが形成される。また、その両側にＮチャネルＭＯＳトランジスタが形成される。
　駆動トランジスタＮＴ０，ＮＴ１はＮチャネルＭＯＳトランジスタとして形成される。また、負荷トランジスタＰＴ０，ＰＴ１は、ＰチャネルＭＯＳトランジスタとして形成される。転送トランジスタＡＴ０，ＡＴ１は、ＮチャネルＭＯＳトランジスタとして形成される。
　駆動トランジスタＮＴ０は、Ｎ型拡散領域１００よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１２８とを有している。駆動トランジスタＮＴ０のソースとなるＮ型拡散領域１００は、コンタクトホール１１０を介して配線１１１と結合されている。配線１１１は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
　転送トランジスタＡＴ０は、Ｎ型拡散領域１００からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲート１３４とを有する。このゲートは、コンタクトホール１１２を介して配線１１３と結合されている。配線１１３は、上層の金属配線層を介してワード線ＷＬと電気的に結合される。また、転送トランジスタＡＴ０のソースとなるＮ型拡散領域１００は、コンタクトホール１１５を介して配線１１４と電気的に結合される。配線１１４は、上層の金属配線層を介してビット線ＢＬに電気的に結合される。
　駆動トランジスタＮＴ０および転送トランジスタＡＴ０の共通のドレインとなるＮ型拡散領域１００は、コンタクトホール１１６を介して配線１１７と電気的に結合される。配線１１７は、ローカル配線１１８を介して負荷トランジスタＰＴ１のゲート１１９と電気的に結合される。また、ローカル配線１１８は、負荷トランジスタＰＴ０のドレインとなるＰ型拡散領域１０２とも電気的に結合される。
　転送トランジスタＡＴ１は、Ｎ型拡散領域１０６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１３５とを有する。このゲート１３５は、コンタクトホール１２２を介して配線１２３と結合されている。配線１２３は、上層の金属配線層を介してワード線ＷＬと電気的に結合される。また、転送トランジスタＡＴ１のソースとなるＮ型拡散領域１０６は、コンタクトホール１２４を介して配線１２５と電気的に結合される。配線１２４は、上層の金属配線層を介してビット線／ＢＬと電気的に結合される。
　駆動トランジスタＮＴ１は、Ｎ型拡散領域１０６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１１９とを有する。ＮチャネルＭＯＳトランジスタＮＴ１のソースとなるＮ型拡散領域１０６は、コンタクトホール１２１を介して配線１２０と電気的に結合される。配線１２０は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
　駆動トランジスタＮＴ１および転送トランジスタＡＴ１の共通のドレインとなるＮ型拡散領域１０６は、コンタクトホール１３１を介して配線１３０と電気的に結合される。配線１３０は、ローカル配線１２９を介して負荷トランジスタＰＴ０のゲート１２８と電気的に結合される。また、ローカル配線１２９は、負荷トランジスタＰＴ１のドレインとなるＰ型拡散領域１０４とも電気的に結合される。
　負荷トランジスタＰＴ１は、Ｐ型拡散領域１０４よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１１９とを有している。ゲート１１９は、駆動トランジスタＮＴ１と共有している。負荷トランジスタＰＴ１のソースとなるＰ型拡散領域１０４は、コンタクトホール１３２を介して配線１３２と結合されている。配線１３２は、上層の金属配線層を介して電源電圧ＶＤＤと電気的に結合される。
　負荷トランジスタＰＴ０は、Ｐ型拡散領域１０２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１２８とを有している。ゲート１２８は、駆動トランジスタＮＴ０と共有している。負荷トランジスタＰＴ０のソースとなるＰ型拡散領域１０２は、コンタクトホール１２６を介して配線１２７と結合されている。配線１２７は、上層の金属配線層を介して電源電圧ＶＤＤと電気的に結合される。
　図６（Ｂ）には、配線（第２層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
　Ｘ方向に沿ってビット線ＢＬを形成する配線１４４が設けられる。配線１４４は、ビア１４５を介して配線１１４と接続される。
　Ｘ方向に沿ってビット線／ＢＬを形成する配線１５０が設けられる。配線１５０は、ビア１４９を介して配線１２５と接続される。
　Ｘ方向に沿って、電源電圧ＶＤＤを供給する配線１４８が設けられる。配線１４８は、ビア１４６，１４７を介して配線１２７，１３３とそれぞれ接続される。
　Ｘ方向に沿って配線１４２が設けられる。配線１４２は、ビア１４３を介して配線１１３と接続される。配線１４２は、上層の金属配線層を介してワード線ＷＬと接続される。
　Ｘ方向に沿って配線１４０が設けられる。配線１４０は、ビア１４１を介して配線１１１と接続される。配線１４０は、上層の金属配線層を介して接地電圧ＶＳＳと接続される。
　Ｘ方向に沿って配線１５２が設けられる。配線１５２は、ビア１５１を介して配線１２２と接続される。配線１５２は、上層の金属配線層を介してワード線ＷＬと接続される。
　Ｘ方向に沿って配線１５４が設けられる。配線１５４は、ビア１５３を介して配線１２０と接続される。配線１５４は、上層の金属配線層を介して接地電圧ＶＳＳと接続される。
　図７は、実施形態１に基づくメモリアレイＭＡのメモリセルＭＣのレイアウト構成（その２）を説明する図である。
　図７（Ａ）には、配線（第３層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
　Ｙ方向に沿って接地電圧ＶＳＳを供給する配線１６０が設けられる。配線１６０は、ビア１６１を介して配線１４０と接続される。
　Ｙ方向に沿ってワード線ＷＬを形成する配線１６２が設けられる。配線１６２は、ビア１６３，１６４を介して配線１４２，１５２とそれぞれ接続される。
　Ｙ方向に沿って接地電圧ＶＳＳを供給する配線１６５が設けられる。配線１６５は、ビア１６６を介して配線１５４と接続される。
　図７（Ｂ）には、配線（第４層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
　Ｙ方向に沿って接地電圧を供給する配線１７０，１７６が設けられる。
　配線１７０は、ビア１７１，１７２を介して配線１６０と電気的に結合される。
　配線１７６は、ビア１７５，１７７を介して配線１７６と電気的に結合される。
　また、Ｙ方向に沿ってダミーワード線ＤＷＬを形成する配線１７４が設けられる。
　配線１７４は、配線１６２の上層に配置される。
　当該構成により配線１６２と配線１７４との間の配線間に配線間容量が生じることになる。
　図８は、実施形態１に基づくフィンＦＥＴの３次元構造を説明する図である。
　実施形態１に基づき、フィントランジスタ（フィンＦＥＴ）を用いた場合のメモリアレイＭＡのメモリセルＭＣ＃の構造を説明する。
　図８に示されるように、フィンＦＥＴは、たとえば、Ｐ型半導体基板ＳＵＢ上に設けられた複数のフィンＦ１，Ｆ２を含む。各フィンＦ１，Ｆ２は、基板平面に沿ってＸ方向に延在する。各フィンＦ１，Ｆ２は、半導体基板ＳＵＢの表面を選択的にエッチングすることによって形成される。隣り合うフィンＦの間（フィンＦ１，Ｆ２が形成されていない部分）には、たとえば、ＣＶＤ（Chemical　Vapor　Deposition）法を用いて形成されたシリコン酸化膜が素子分離膜として設けられている。
　ゲート電極Ｇは、ゲート絶縁膜ＧＩを介して各フィンＦ１，Ｆ２の上面および側面を覆うように形成される。ゲート電極Ｇは、フィンＦ１，Ｆ２と交差する方向であるＹ方向に延在する。ゲート電極Ｇには、たとえば、多結晶シリコンのような半導体、窒化チタンのような導電性化合物、タングステンなどの単体金属、またはこれらのいずれかの積層膜などが用いられる。
　ゲート電極Ｇの形成後にゲート電極Ｇをマスクとして不純物をフィンＦに注入することによって、ゲート電極Ｇによって囲まれたチャネル領域以外の部分にソース領域およびドレイン領域（不図示）が形成される。ここで、ＰＭＯＳ（P-channel　Metal　Oxide　Semiconductor）トランジスタを作製する場合には、フィンＦがＮ型ウェル上に形成されるとともに、フィンＦにＰ型不純物が注入される。ＮＭＯＳ（N-channel　MOS）トランジスタを作製する場合には、フィンＦがＰ型基板またはＰ型ウェル上に形成されるとともに、フィンＦにＮ型不純物が注入される。
　これらのソース領域およびドレイン領域の上面および側面とオーミック接触するように、例えばタングステンなどの金属を用いてＹ方向に延在するローカル配線（ＬＩＣ：Local　Inter-Connect）ＬＡが形成される。すなわち、ローカル配線ＬＡは、それぞれソース電極あるいはドレイン電極として機能する。ゲート配線Ｇ、ソース電極あるいはドレイン電極は、さらに、Ｘ方向に延在するローカル配線（不図示）と直接的に接続されたり、図示しない層間絶縁層に形成されたビアホールを介して上層の金属配線層（不図示）と接続される。
　図９は、実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その１）を説明する図である。
　図９（Ａ）には、配線（第１層）、ビアおよびローカル配線，多結晶シリコン（ポリシリコン），フィンで構成されたメモリセルＭＣ＃の基盤領域のレイアウト構成が示されている。
　メモリセルＭＣ＃は、中央部にＰチャネルＭＯＳトランジスタが形成される。また、その両側にＮチャネルＭＯＳトランジスタが形成される。
　駆動トランジスタＮＴ０は、フィン２００および２０１を有する。
　フィン２００および２０１は、ゲート電極と同様に立体的に立てた状態となるように形成される。駆動トランジスタＮＴ０は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２０とを有している。フィン２００および２０１は、駆動トランジスタＮＴ０のソースとなるローカル配線２０６と結合されている。ローカル配線２０６は、ビア２１９を介して配線２１４と電気的に結合される。配線２１４は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
　転送トランジスタＡＴ０は、駆動トランジスタＮＴ０とフィン２００および２０１を共有する。転送トランジスタＡＴ０は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２１とを有している。転送トランジスタＡＴ０のソースとなるフィン２００，２０１は、ローカル配線２１１と結合されている。ローカル配線２１１は、ビア２２３を介してビット線ＢＬを形成する配線２１５と電気的に結合される。ゲート２２１は、ビア２２２を介して配線２３１と結合されている。配線２３１は、上層の金属配線層を介してワード線ＷＬと電気的に結合される。
　駆動トランジスタＮＴ０および転送トランジスタＡＴ０の共通のドレインとなるフィン２００，２０１は、ローカル配線２０９と電気的に結合される。ローカル配線２０９は、ローカル配線３０１を介して負荷トランジスタＰＴ１のゲート２２９と電気的に結合される。ローカル配線２０９は、負荷トランジスタＰＴ０のドレインとなるフィン２０５とも電気的に結合される。
　転送トランジスタＡＴ１は、フィン２０３および２０４を有する。
　フィン２０３および２０４は、ゲート電極と同様に立体的に立てた状態となるように形成される。転送トランジスタＡＴ１は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２８とを有している。転送トランジスタＡＴ１のソースとなるフィン２０３，２０４は、ローカル配線２０８と結合されている。ローカル配線２０８は、ビア２２６を介してビット線／ＢＬを形成する配線２１７と電気的に結合される。
　駆動トランジスタＮＴ１は、転送トランジスタＡＴ１とフィン２０３および２０４を共有する。駆動トランジスタＮＴ１は、ソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２９とを有している。駆動トランジスタＮＴ１のソースとなるフィン２０３，２０４は、ローカル配線２１３と結合されている。ローカル配線２１３は、ビア２３０を介して配線２３２と電気的に結合される。配線２３２は、上層の金属配線層を介して接地電圧ＶＳＳと電気的に結合される。
　駆動トランジスタＮＴ１および転送トランジスタＡＴ１の共通のドレインとなるフィン２０３，２０４は、ローカル配線２１０と電気的に結合される。ローカル配線２１０は、ローカル配線３０２を介して負荷トランジスタＰＴ０のゲート２２０と電気的に結合される。ローカル配線２１０は、負荷トランジスタＰＴ１のドレインとなるフィン２０２とも電気的に結合される。
　負荷トランジスタＰＴ０は、フィン２０５よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２０とを有している。ゲート２２０は、駆動トランジスタＮＴ０と共有している。負荷トランジスタＰＴ０のソースとなるフィン２０５は、ローカル配線２０７と電気的に結合される。ローカル配線２０７は、ビア２２５を介して電源電圧ＶＤＤの供給を受ける配線２１６と電気的に結合される。
　負荷トランジスタＰＴ１は、フィン２０２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２９とを有している。ゲート２２９は、駆動トランジスタＮＴ１と共有している。負荷トランジスタＰＴ１のソースとなるフィン２０２は、ローカル配線２１２と電気的に結合される。ローカル配線２１２は、ビア２２４を介して電源電圧ＶＤＤの供給を受ける配線２１６と電気的に結合される。
　図１０は、実施形態１に基づきフィンＦＥＴを用いた場合のメモリアレイＭＡのメモリセルＭＣ＃のレイアウト構成（その２）を説明する図である。
　図１０（Ａ）には、配線（第２層）、ビアとで構成されたメモリセルＭＣ＃のレイアウト構成が示されている。
　Ｙ方向に沿って接地電圧を供給する配線２４０，２４４が設けられる。
　配線２４０は、ビア２４１を介して配線２１４と電気的に結合される。
　配線２４４は、ビア２４５を介して配線２３２と電気的に結合される。
　Ｙ方向に沿って、ワード線ＷＬを形成する配線２４６が設けられる。
　配線２４６は、ビア２４２を介して配線２３１と電気的に結合される。また、配線２４６は、ビア２４３を介して配線２１８と電気的に結合される。
　当該構成により、図７のメモリセルＭＣ＃を用いた場合には、図６のメモリセルＭＣと比較して１層少ない金属配線層のレイアウトで形成することが可能である。
　図１０（Ｂ）には、配線（第３層）、ビアとで構成されたメモリセルＭＣのレイアウト構成が示されている。
　Ｙ方向に沿って接地電圧を供給する配線２５０，２５６が設けられる。
　配線２５０は、ビア２５１，２５２を介して配線２４０と電気的に結合される。
　配線２５６は、ビア２５５，２５７を介して配線２４４と電気的に結合される。
　また、Ｙ方向に沿ってダミーワード線ＤＷＬを形成する配線２５４が設けられる。
　配線２５４は、配線２４６の上層に配置される。
　当該構成により配線２４６と配線２５４との間の配線間に配線間容量が生じることになる。
　図１１は、実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｘ方向）を説明する図である。
　図１１（Ａ）および図１１（Ｂ）は、フィンＦＥＴを用いた場合のメモリセルＭＣ＃の断面構造（Ｘ方向）を説明する図である。
　図１１（Ｃ）および図１１（Ｄ）は、プレーナトランジスタを用いた場合のメモリセルＭＣの断面構造（Ｘ方向）を説明する図である。
　図１１（Ａ）は、図９（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
　図１１（Ｂ）を参照して、図１１（Ａ）のＰ－Ｐ＃線のＸ方向における断面構造が示されている。
　フィンＦＥＴを用いた場合のメモリセルＭＣ＃の場合には、配線（第１層）を用いてビット線ＢＬが形成され、配線（第２層）を用いてワード線ＷＬおよび接地線ＶＳＳが形成される。また、配線（第３層）を用いてダミーワード線ＤＷＬが形成される。
　図１１（Ｃ）は、図６（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
　図１１（Ｄ）を参照して、図１１（Ｃ）のＱ－Ｑ＃線のＸ方向における断面構造が示されている。
　プレーナトランジスタを用いた場合のメモリセルＭＣの場合には、配線（第２層）を用いてビット線ＢＬが形成され、配線（第３層）を用いてワード線（ＷＬ）および接地線ＶＳＳが形成される。また、配線（第４層）を用いてダミーワード線ＤＷＬが形成される。
　図１２は、実施形態１に基づくメモリセルＭＣおよびＭＣ＃の断面構造（Ｙ方向）を説明する図である。
　図１２（Ａ）および図１２（Ｂ）は、フィンＦＥＴを用いた場合のメモリセルＭＣ＃の断面構造（Ｙ方向）を説明する図である。
　図１２（Ｃ）および図１２（Ｄ）は、プレーナトランジスタを用いた場合のメモリセルＭＣの断面構造（Ｙ方向）を説明する図である。
　図１２（Ａ）は、図９（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
　図１２（Ｂ）を参照して、図１２（Ａ）のＲ－Ｒ＃線のＹ方向における断面構造が示されている。
　フィンＦＥＴを用いた場合のメモリセルＭＣ＃の場合には、配線（第１層）を用いてビット線ＢＬおよび電源線ＶＤＤが形成され、配線（第２層）を用いてワード線（ＷＬ）が形成される。また、配線（第３層）を用いてダミーワード線ＤＷＬが形成される。
　図１２（Ｃ）は、図６（Ａ）のレイアウト構造と同様であるのでその詳細な説明は繰り返さない。
　図１２（Ｄ）を参照して、図１２（Ｃ）のＳ－Ｓ＃線のＹ方向における断面構造が示されている。
　プレーナトランジスタを用いた場合のメモリセルＭＣの場合には、配線（第２層）を用いてビット線ＢＬおよび電源線ＶＤＤが形成され、配線（第３層）を用いてワード線（ＷＬ）および接地線ＶＳＳが形成される。また、配線（第４層）を用いてダミーワード線ＤＷＬが形成される。
　プレーナトランジスタを用いた場合のメモリセルＭＣでは、配線１１１，１１７，１１４等は第１層が用いられるのに対し、フィンＦＥＴを用いた場合のメモリセルＭＣ＃では、対応する配線２０６，２０９，２１１等は、第１層の下方にゲートと並んで配置されるローカル配線が用いられる。
　これによりメモリセルＭＣ＃では第１層の配線を用いてビット線ＢＬおよび電源線ＶＤＤを形成することが可能となる。
　したがって、フィンＦＥＴを用いた場合のメモリセルＭＣ＃の構成の場合には、プレーナトランジスタを用いた場合のメモリセルＭＣと比較して配線層の数を減少させることが可能である。
　図１３は、実施形態１に基づく金属配線層の関係を説明する概略図である。
　図１３に示されるように、図１の半導体記憶装置を例に挙げて説明する。
　ドライバ＆デコーダ１７、制御部１９、Ｉ／Ｏ回路群２は、第３層（Ｍ３）までの金属配線層のレイアウトを用いて形成する。
　メモリセルＭＣ＃を利用した場合には、メモリアレイＭＡは、第３層（Ｍ３）まで金属配線層のレイアウトを用いて形成することが可能である。
　実施形態１においては、一例として第３層（Ｍ３）の金属配線層を用いてダミーワード線ＤＷＬを形成する。
　当該構成により、本実施形態１に係るダミーワード線ＤＷＬを形成する場合であっても、メモリセルＭＣ＃を用いて作成する場合には、配線層の数を増加させることなく形成することが可能である。
　（変形例１）
　図１４は、実施形態１の変形例に基づく配線（第２層～第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。
　図１４に示されるように、Ｙ方向に沿ってワード線ＷＬを形成する配線（第２層）２４６の上空に金属配線層（第３層）にダミーワード線ＤＷＬを形成する配線（第３層）３４６を設ける。Ｙ方向に沿ってダミーワード線ＤＷＬを形成する配線３４６は、ワード線ＷＬを形成する配線と並行に配置される。
　ダミーワード線ＤＷＬとワード線を並行に隣接して配置することにより線間容量を増大させることが可能である。
　当該構成により半導体記憶装置全体で金属配線層をさらに追加することなくダミーワード線ＤＷＬを配置することが可能である。
　配線３４６と交互にＹ方向に沿って接地電圧ＶＳＳを供給する配線（第３層）３４０，３４４が設けられる。これらの配線は接地電圧ＶＳＳを供給する配線（第２層）２４０，２４４の上空に設けられる。当該配線３４０，３４４は配線ビアＶＩＡを介して第２層の配線２４０，２４４と電気的に結合される。また、金属配線層（第４層）にＸ方向沿って接地電圧ＶＳＳを供給する配線４００，４０２が設けられる。当該配線４００，４０２は、配線ビアＶＩＡを介して第３層の配線３４０，３４４等と電気的に結合される。
　ワード線ＷＬおよびダミーワード線ＤＷＬと交互に接地電圧ＶＳＳを供給する配線を設けることにより、ワード線ＷＬおよびダミーワード線ＤＷＬは、Ｙ方向に沿って配置される接地電圧ＶＳＳを供給する配線により囲まれた構造となる。
　これにより、ワード線ＷＬおよびダミーワード線ＤＷＬを外乱（ノイズ）からシールドすることが可能となり、安定的に動作させることが可能となる。
　（変形例２）
　図１５は、実施形態１の変形例２に基づく配線（第２層～第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。
　図１５に示されるように、図１４の構成と比較して、ダミーワード線ＤＷＬの配線長を変更した場合が示されている。
　具体的には、配線３４６について、配線３４６Ａと、配線３４６Ｂとに分割した場合が示されている。
　ダミーワード線ＤＷＬの配線長を調整することによりワード線ＷＬとの間の線間容量を調整することが可能である。
　（変形例３）
　図１６は、実施形態１の変形例３に基づく配線（第２層～第４層）のメモリセルＭＣ＃のレイアウト構成について説明する図である。
　図１６に示されるように、図１４の構成と比較して、ダミーワード線ＤＷＬの配線幅を変更した場合が示されている。
　具体的には、配線３４６について、配線３４６Ｃに変更した場合が示されている。
　具体的には、配線３４６Ｃは、配線幅の太い領域と、細い領域とを有する。レイアウトを工夫することにより配線幅を一定ではなく、可能な限り配線幅を太くすることにより、ワード線ＷＬとの間の線間容量を調整することが可能である。
　（変形例４）
　図１７は、実施形態１の変形例４に基づく周辺回路の回路構成を説明する図である。
　図１７に示されるように、ここでは、ワード線ドライバＷＤ＃と、ダミーワード線ドライバＤＷＤ＃と、アドレスデコーダ２０＃とが示されている。
　アドレスデコーダ２０は、ＮＡＮＤ回路２１を含む。
　ＮＡＮＤ回路２１は、ロウアドレス信号ＸＵ，ＸＬ，ＸＧの入力を受けて、そのＮＡＮＤＮ論理演算結果をデコード信号ＷＬＮとして出力する。
　アドレスデコーダ２０は、デコード信号ＷＬＮの反転信号をダミーワード線ドライバＤＷＤ＃およびワード線ドライバＷＤ＃に出力する。
　ワード線ドライバＷＤ＃は、ＰチャネルＭＯＳトランジスタ３７，３９と、ＮチャネルＭＯＳトランジスタ３８とを含む。
　ＰチャネルＭＯＳトランジスタ３９および３７と、ＮチャネルＭＯＳトランジスタ３８は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に設けられ、ＰチャネルＭＯＳトランジスタ３７とＮチャネルＭＯＳトランジスタ３８との間の接続ノードは、ワード線ＷＬと接続される。
　ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８のゲートは、デコード信号ＷＬＮの入力を受ける。
　ＰチャネルＭＯＳトランジスタ３９のゲートは、ＮＯＲ回路４１の出力信号の入力を受ける。
　ダミーワード線ドライバＤＷＤ＃は、ＮＯＲ回路４１と、インバータ４０と、ＰチャネルＭＯＳトランジスタ３３と、ＮチャネルＭＯＳトランジスタ３４と、容量素子６とを含む。
　初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
　したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
　また、制御信号ＢＳＴＮは、「Ｈ」レベルに設定されている。したがって、ＮＯＲ回路４１は、その反転信号である「Ｌ」レベルの信号を出力する。これに伴いＰチャネルＭＯＳトランジスタ３９は、オン状態となる。一方、インバータ４０は、「Ｈ」レベルの信号を出力する。したがって、ダミーワード線ＤＷＬは、接地電圧ＶＳＳと接続される。
　一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となる。これに伴い、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
　次に、制御信号ＢＳＴＮが「Ｌ」レベルに設定されることに伴い、ＮＯＲ回路４１は、「Ｈ」レベルを出力する。これに伴い、インバータ４０は、「Ｌ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３３は、オン状態となる。これに伴い電源電圧ＶＤＤは、ダミーワード線ＤＷＬと接続される。すなわち、ダミーワード線ＤＷＬは、活性化される。また、ＰチャネルＭＯＳトランジスタ３９は、オフ状態となり、ワード線ＷＬはハイインピーダンス状態（Ｈｉ－ｚ）となる。
　ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが昇圧（ブースト）される。
　ワード線ＷＬを昇圧することにより、書込マージンおよび読出マージンを向上させることが可能となる。
　図４の構成と比較すると、ＮＡＮＤ回路およびインバータ等を削減することが可能となる。したがって、部品点数を少なくしてレイアウト面積を縮小することが可能である。
　（実施形態２）
　上記の実施形態１においては、ワード線ＷＬに対してダミーワード線ＤＷＬを用いて正の昇圧（ブースト）を実行する場合について説明したが、実施形態２においては、降圧する場合について説明する。
　図１８は、実施形態２に基づく周辺回路の回路構成を説明する図である。
　図１８に示されるように、実施形態２に基づく周辺回路は、図４の構成と比較してダミーワード線ドライバＤＷＤをダミーワード線ドライバＤＷＤＰに置換した点が異なる。
　ダミーワード線ドライバＤＷＤＰは、ダミーワード線ドライバＤＷＤと比較して、インバータ６０をさらに追加した点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。
　具体的には、インバータ６０は、ＮＡＮＤ回路３２の出力を受けて、その反転信号をＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４のゲートに出力する。
　初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
　したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
　また、制御信号ＢＳＴは、「Ｌ」レベルに設定されている。したがって、ＮＡＮＤ回路３５には、その反転信号である「Ｈ」レベルの信号が出力される。また、ＮＡＮＤ回路３２は、「Ｈ」レベルの信号を出力する。インバータ６０は、「Ｌ」レベルの信号を出力する。これに伴いＰチャネルＭＯＳトランジスタ３３がオン状態となり、ダミーワード線ＤＷＬは、電源電圧ＶＤＤと接続される。
　一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｌ」レベルに設定される。したがって、ＮチャネルＭＯＳトランジスタ３８はオフ状態となる。ＮＡＮＤ回路３５は、インバータ２２を介するデコード信号ＷＬＮの反転信号およびインバータ３０を介する制御信号ＢＳＴの反転信号に基づいて、「Ｌ」レベルの信号をＰチャネルＭＯＳトランジスタ３７に出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となり、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
　次に、制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ＮＡＮＤ回路３５は、「Ｈ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オフ状態となり、ワード線ＷＬはハイインピーダンス状態（Ｈｉ－ｚ）となる。
　また、ＮＡＮＤ回路３２は、「Ｌ」レベルを出力する。インバータ６０は、「Ｈ」レベルの信号を出力する。これに伴い、ＮチャネルＭＯＳトランジスタ３４は、オン状態となる。これに伴い接地電圧ＶＳＳは、ダミーワード線ＤＷＬと接続される。
　ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが電源電圧ＶＤＤより降圧される。
　図１９は、実施形態２に基づくワード線ＷＬを活性化するタイミングチャートを説明する図である。
　図１９に示されるように、時刻Ｔ１にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ワード線ＷＬが活性化される。
　また、ダミーワード線ＤＷＬは、「Ｈ」レベルに設定されている。
　次に時刻Ｔ４に制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ワード線ＷＬが降圧される。
　時刻Ｔ５にロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｌ」レベルに設定されことに伴い、ワード線ＷＬが非活性化される。
　当該方式により、ワード線ＷＬを降圧することによりメモリセルのデータ保持マージンを改善することが可能である。
　（実施形態３）
　図２０は、実施形態３に基づく周辺回路の回路構成を説明する図である。
　図２０に示されるように、ここでは、メモリセル行毎にワードドライバユニットＷＤＵが設けられている場合が示されている。ワードドライバユニットＷＤＵは、ワード線ＷＬを駆動するワード線ドライバＷＤＱと、ダミーワード線ＤＷＬを駆動するダミーワード線ドライバＤＷＤＱと、アドレスデコーダ２０から構成されている。
　アドレスデコーダ２０は、ＮＡＮＤ回路２１と、インバータ２２とを含む。
　ＮＡＮＤ回路２１は、ロウアドレス信号ＸＵ，ＸＬ，ＸＧの入力を受けて、そのＮＡＮＤＮ論理演算結果をデコード信号ＷＬＮとして出力する。インバータ２２は、デコード信号ＷＬＮの反転信号をワード線ドライバＷＤＱおよびダミーワード線ドライバＤＷＤＱに出力する。
　ワード線ドライバＷＤＱは、インバータ３６と、ＰチャネルＭＯＳトランジスタ３７と、ＮチャネルＭＯＳトランジスタ３８とを含む。
　ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列に設けられ、ＰチャネルＭＯＳトランジスタ３７とＮチャネルＭＯＳトランジスタ３８との間の接続ノードは、ワード線ＷＬと接続される。ＰチャネルＭＯＳトランジスタ３７およびＮチャネルＭＯＳトランジスタ３８のゲートは、インバータ２２および３６を介するデコード信号ＷＬＮの入力を受ける。
　ＰチャネルＭＯＳトランジスタ３７のソースは、電源線ＬＣＶＤＤと接続される。
　ダミーワード線ドライバＤＷＤＱは、ＮＡＮＤ回路３２と、ＰチャネルＭＯＳトランジスタ３３と、ＮチャネルＭＯＳトランジスタ３４と、容量素子６とを含む。
　ＮＡＮＤ回路３２は、制御信号ＢＳＴの入力と、インバータ２２を介するデコード信号ＷＬＮの反転信号との入力を受けてそのＮＡＮＤ論理演算結果を出力する。
　ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に設けられ、その接続ノードは、ダミーワード線ＤＷＬと接続される。ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３４のゲートは、ＮＡＮＤ回路３２の出力信号の入力を受ける。
　容量素子６は、ＮチャネルＭＯＳトランジスタで構成される。ＮチャネルＭＯＳトランジスタのソースおよびドレインは、ワード線ＷＬと接続される。ゲートはダミーワード線ＤＷＬと接続されている。また、ＰチャネルＭＯＳトランジスタで構成しても良い。
　電源線ＬＣＶＤＤは、電源回路５０と接続される。
　電源回路５０は、ＰチャネルＭＯＳトランジスタ４３と、キャパシタ４４とを含む。
　ＰチャネルＭＯＳトランジスタ４３は、電源電圧ＶＤＤと、電源線ＬＣＶＤＤとの間に設けられ、そのゲートは、制御信号ＢＳＴの入力を受ける。キャパシタ４４は、ＰチャネルＭＯＳトランジスタ４３のゲートおよびドレインの間に接続される。キャパシタ４４は、電源線ＬＣＶＤＤの電位を安定させる安定化容量として設けられる。
　電源線ＬＣＶＤＤは、各メモリセル行毎に設けられたワードドライバユニットＷＤＵに対して共通に設けられる。
　初期状態において、デコード信号ＷＬＮは、「Ｈ」レベルに設定される。
　したがって、ＮチャネルＭＯＳトランジスタ３８のゲートは、「Ｈ」レベルに設定される。ＮチャネルＭＯＳトランジスタ３８は、オン状態となり、ワード線ＷＬは、接地電圧ＶＳＳと接続される。
　また、制御信号ＢＳＴは、「Ｌ」レベルに設定されている。ＰチャネルＭＯＳトランジスタ４３は、オン状態であり、電源線ＬＣＶＤＤは、電源電圧ＶＤＤと接続されている。
　一方、ロウアドレス信号ＸＵ，ＸＬ，ＸＧが「Ｈ」レベルに設定されことに伴い、ＮＡＮＤ回路２１は、デコード信号ＷＬＮを「Ｌ」レベルに設定する。これに伴い、ＰチャネルＭＯＳトランジスタ３７は、オン状態となる。これン伴い、ワード線ＷＬは、電源電圧ＶＤＤと接続される。すなわち、ワード線ＷＬは、活性化される。
　次に、制御信号ＢＳＴが「Ｈ」レベルに設定されることに伴い、ＰチャネルＭＯＳトランジスタ４３がオフする。これにより電源線ＬＣＶＤＤは電源電圧ＶＤＤから切り離され、ワード線ＷＬはハイインピーダンス状態（Ｈｉ－ｚ）となる。
　また、ＮＡＮＤ回路３２は、「Ｌ」レベルを出力する。これに伴い、ＰチャネルＭＯＳトランジスタ３３がオン状態となる。これに伴いダミーワード線ＤＷＬは電源電圧ＶＤＤと接続される。すなわち、ダミーワード線ＤＷＬは、活性化される。
　ダミーワード線ＤＷＬとワード線ＷＬとの間には、容量素子６が設けられている。また、上述したようにダミーワード線ＤＷＬとワード線ＷＬとは並行に配置されており配線間容量を有する。したがって、容量素子６および配線間容量に基づいてダミーワード線ＤＷＬが活性化された場合にワード線ＷＬが昇圧（ブースト）される。
　ワード線ＷＬを昇圧することにより、書込マージンおよび読出マージンを向上させることが可能となる。
　図４の構成と比較すると、ＮＡＮＤ回路およびインバータ等を削減することが可能となる。したがって、部品点数を少なくしてレイアウト面積を縮小することが可能である。
　図２１は、実施形態４に基づく半導体装置ＣＨＩＰの外観構成図である。
　図２１を参照して、半導体装置ＣＨＩＰはメモリアレイＭＡ１，ＭＡ２を含んで構成される。メモリアレイの周辺回路は省略されている。
　メモリアレイＭＡ１は、Ｋ行Ｌ列に配置されたメモリセル、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬ１およびダミーワード線ＤＷＬ１を含む。
　メモリアレイＭＡ２は、Ｍ行Ｎ列に配置されたメモリセル、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬ２およびダミーワード線ＤＷＬ２を含む。
　一般にＳｏＣやマイコンなどに搭載されるエンベイデッドメモリは必要なメモリサイズに応じてメモリコンパイラにより生成される。
　メモリアレイＭＡ１ではＬ列のメモリセルに応じた長さのワード線ＷＬ１が、メモリアレイＭＡ２ではＮ列のメモリセルに応じた長さのワード線ＷＬ２がそれぞれ生成される。
　ダミーワード線をワード線と並行に配置された配線として定義することで、ダミーワード線をメモリコンパイラで生成することが可能となる。
　ダミーワード線ＤＷＬ１はＬ列のメモリセルに応じた長さとして生成される。ＮがＬより小さい場合、ダミーワード線ＤＷＬ２はＮ列のメモリセルに応じ、ＤＷＬ１より短い長さとして生成される。
　これにより、メモリコンパイラを用いて、ワード線の長さに応じた、配線間容量の生成が可能となる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　２　Ｉ／Ｏ回路群、６　容量素子、１７　ドライバ＆デコーダ、１９　制御部、２０　アドレスデコーダ、５０　電源回路、ＭＡ　メモリアレイ。

Claims (10)

  1. 　行列状に配置された複数のメモリセルと、
    　メモリセル行に対応して設けられたワード線と、
    　前記ワード線が形成される金属配線層に隣接する金属配線層に形成されるダミーワード線と、
    　前記ワード線を駆動するワードドライバ回路と、
    　前記ワード線と前記ダミーワード線との間の線間容量に基づいて前記ワード線を昇圧するダミーワードドライバ回路とを備える、半導体記憶装置。
  2. 　前記ダミーワードドライバ回路は、前記ワード線と前記ダミーワード線と間に設けられた容量素子をさらに含む、請求項１記載の半導体記憶装置。
  3. 　前記ダミーワード線は、前記ワード線と並行に配置される、請求項１記載の半導体記憶装置。
  4. 　前記ダミーワード線と前記ワード線との長さは異なる、請求項１記載の半導体記憶装置。
  5. 　前記ダミーワード線の少なくとも一部の幅は、前記ワード線の幅よりも太く形成される、請求項１記載の半導体記憶装置。
  6. 　前記ダミーワード線は、前記ワード線を駆動しない場合には固定電圧に設定される、請求項１記載の半導体記憶装置。
  7. 　前記メモリセルは、ＳＲＡＭ（Static　Random　Access　Memory）セルである、請求項１記載の半導体記憶装置。
  8. 　前記ＳＲＡＭセルは、フィントランジスタで構成される、請求項７記載の半導体記憶装置。
  9. 　前記ワードドライバ回路は、前記ワード線を昇圧する場合には、前記ワード線をハイインピーダンス状態に設定する、請求項１記載の半導体記憶装置。
  10. 　行列状に配置された複数のメモリセルと、
    　メモリセル行に対応して設けられたワード線と、
    　前記ワード線が形成される金属配線層に隣接する金属配線層に形成されるダミーワード線と、
    　第１および第２の制御信号に基づいて前記ワード線を駆動するワードドライバ回路と、
    　前記第１および第２の制御信号に基づいて前記ワード線と前記ダミーワード線との間の線間容量に基づいて前記ワード線を昇圧するダミーワードドライバ回路とを備える、半導体記憶装置。
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