WO2017090269A1 - フィルタ装置 - Google Patents

フィルタ装置 Download PDF

Info

Publication number
WO2017090269A1
WO2017090269A1 PCT/JP2016/070788 JP2016070788W WO2017090269A1 WO 2017090269 A1 WO2017090269 A1 WO 2017090269A1 JP 2016070788 W JP2016070788 W JP 2016070788W WO 2017090269 A1 WO2017090269 A1 WO 2017090269A1
Authority
WO
WIPO (PCT)
Prior art keywords
filter
balanced
main surface
multilayer substrate
substrate
Prior art date
Application number
PCT/JP2016/070788
Other languages
English (en)
French (fr)
Inventor
俊成 是枝
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2016575706A priority Critical patent/JP6315112B2/ja
Priority to CN201680067641.6A priority patent/CN108352826B/zh
Publication of WO2017090269A1 publication Critical patent/WO2017090269A1/ja
Priority to US15/963,574 priority patent/US10326424B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/0023—Balance-unbalance or balance-balance networks
    • H03H9/0028—Balance-unbalance or balance-balance networks using surface acoustic wave devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02992—Details of bus bars, contact pads or other electrical connections for finger electrodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
    • H03H9/0557—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement the other elements being buried in the substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0566—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers
    • H03H9/0576—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers including surface acoustic wave [SAW] devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/058—Holders; Supports for surface acoustic wave devices
    • H03H9/059—Holders; Supports for surface acoustic wave devices consisting of mounting pads or bumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/25—Constructional features of resonators using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters
    • H03H9/64—Filters using surface acoustic waves
    • H03H9/6423—Means for obtaining a particular transfer characteristic
    • H03H9/6433—Coupled resonator filters
    • H03H9/6483—Ladder SAW filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/70—Multiple-port networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
    • H03H9/72—Networks using surface acoustic waves
    • H03H9/725—Duplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02543—Characteristics of substrate, e.g. cutting angles
    • H03H9/02559—Characteristics of substrate, e.g. cutting angles of lithium niobate or lithium-tantalate substrates

Definitions

  • the present invention relates to a filter device in which a band-pass filter chip is mounted on a multilayer substrate.
  • Patent Document 1 discloses a filter device in which a reception side acoustic wave filter chip and a transmission side acoustic wave filter chip are mounted on a substrate.
  • at least one of a reception-side elastic wave filter chip and a transmission-side elastic wave filter chip is a balanced filter.
  • the second wiring connecting the balance terminal of the two crosses in an electrically insulated state.
  • An object of the present invention is to provide a filter device that can further increase the out-of-band attenuation.
  • a filter device has a first main surface and a second main surface facing the first main surface, and includes a multilayer substrate having a plurality of substrate layers, and the multilayer substrate.
  • a first band mounted on the first main surface, having a first balanced output terminal and a second balanced output terminal, and constituting a balanced first bandpass filter.
  • a first pass-pass filter chip provided on the first main surface of the multilayer substrate, and connected to the first and second balanced output terminals of the first band-pass filter chip; , Second balanced input pads, first and second balanced output pads provided on the second main surface of the multilayer substrate and electrically connected to the outside, and in the multilayer substrate An electrical connection between the first balanced input pad and the first balanced output pad.
  • a first balance wiring that is provided in the multilayer substrate, and electrically connects the second balanced input pad and the second balanced output pad.
  • the first balance wiring and the second balance wiring intersect in an electrically insulated state in the multilayer substrate, and the multilayer substrate is connected to the first main surface side.
  • the second balance wiring and the second balance wiring overlap each other at a portion where the first balance wiring and the second balance wiring overlap each other and the second substrate layer.
  • a first ground pattern is further provided between the first and second balance wirings.
  • the first balance wiring and the second balance wiring are between the adjacent portions in the same plane in the multilayer substrate. A ground pattern is placed. In this case, the out-of-band attenuation can be further increased.
  • the second ground pattern is provided on a substrate layer closest to the second main surface among the plurality of substrate layers of the multilayer substrate. Yes. In this case, the out-of-band attenuation can be further increased.
  • a plurality of ground terminals are provided on the second main surface of the multilayer substrate, and the plurality of ground terminals, the second ground pattern, And a plurality of via conductors connected to each other.
  • the ground is strengthened and the out-of-band attenuation can be further increased.
  • the filter device when the multilayer substrate is viewed in plan from the first main surface, a positional relationship between the first balanced input pad and the second balanced input pad. On the other hand, the positional relationship between the first balanced output pad and the second balanced output pad is reversed. In this case, it is possible to further increase the out-of-band attenuation while securing the design freedom of the wiring length in the restricted space.
  • a second band-pass filter mounted on the first main surface of the multilayer substrate and constituting a second band-pass filter.
  • a duplexer is configured by further including a chip.
  • the second band-pass filter chip is configured integrally with the first band-pass filter chip. In this case, the number of parts can be reduced and the filter device can be downsized.
  • At least one ground pattern is shared by the first band-pass filter and the second band-pass filter.
  • the ground can be strengthened and the out-of-band attenuation can be further expanded.
  • the first band-pass filter is a reception filter
  • the second band-pass filter is a transmission filter.
  • the out-of-band attenuation in the reception filter can be increased, and the isolation characteristics can be effectively improved.
  • the filter device according to the present invention can further increase the attenuation outside the passband.
  • FIG. 1 is a circuit diagram of a filter device according to a first embodiment of the present invention.
  • 2A and 2B are a schematic plan view and a schematic front view of the filter device according to the first embodiment of the present invention.
  • 3 (a) to 3 (c) show the electrode structure on the first main surface, the electrode structure on the upper surface of the fourth substrate layer, and the third structure in the filter device according to the first embodiment of the invention. It is each top view which shows the electrode structure of the upper surface of a board
  • 4A to 4C are plan views showing the electrode structure on the upper surface of the second substrate layer, the electrode structure on the upper surface of the first substrate layer, and the electrode structure on the second main surface, respectively. is there.
  • FIG. 5 is a front sectional view of the multilayer substrate used in the filter device according to the first embodiment of the present invention, and is a portion along the line BB in FIGS. 3 (a) to 3 (c). It is sectional drawing of the part corresponded to.
  • FIG. 6 is a front sectional view showing an example of a specific structure of the filter chip used in the first embodiment.
  • FIG. 7 is a diagram illustrating attenuation frequency characteristics and isolation characteristics of the filter devices of the present embodiment and the comparative example.
  • FIG. 8 is a diagram showing only the isolation characteristics shown in FIG.
  • FIG. 9 is an enlarged view of the isolation scale on the vertical axis in FIG.
  • FIG. 1 is a circuit diagram of a filter device according to a first embodiment of the present invention
  • FIGS. 2A and 2B are a schematic plan view and a schematic diagram of the filter device of the first embodiment.
  • FIG. 1 is a circuit diagram of a filter device according to a first embodiment of the present invention
  • FIGS. 2A and 2B are a schematic plan view and a schematic diagram of the filter device of the first embodiment.
  • FIG. 1 is a circuit diagram of a filter device according to a first embodiment of the present invention
  • FIGS. 2A and 2B are a schematic plan view and a schematic diagram of the filter device of the first embodiment.
  • the filter device 1 of the present embodiment is a duplexer.
  • the filter device 1 has a multilayer substrate 2.
  • the filter chip 3 is mounted on the multilayer substrate 2.
  • the reception filter chip part 3A and the transmission filter chip part 3B are integrated.
  • Each of the reception filter chip portion 3A and the transmission filter chip portion 3B may be configured as an independent chip component.
  • the reception filter as the first band-pass filter in the present invention is configured.
  • a transmission filter as a second band-pass filter is configured.
  • the circuit configuration in the filter chip 3 is shown surrounded by a one-dot chain line.
  • the reception filter chip part 3A and the transmission filter chip part 3B are configured.
  • the first and second longitudinally coupled resonator type surface acoustic wave filters 11 and 12 are connected to the common terminal 5 via the one-port type surface acoustic wave resonators 9 and 10, respectively. Yes.
  • the first and second longitudinally coupled resonator type surface acoustic wave filters 11 and 12 are schematically shown in FIG. 1, but are 3IDT type longitudinally coupled resonator type surface acoustic wave filters. That is, the first longitudinally coupled resonator type surface acoustic wave filter 11 includes a first IDT 11a disposed in the center and second and third IDTs 11b disposed on both sides of the surface acoustic wave propagation direction of the first IDT 11a. , 11c. Similarly, the second longitudinally coupled resonator type surface acoustic wave filter 12 includes first to third IDTs 12a to 12c.
  • first IDTs 11a and 12a of the first and second longitudinally coupled resonator type surface acoustic wave filters 11 and 12 are commonly connected to the common terminal 5 via the one-port type surface acoustic wave resonators 9 and 10. Has been. The other ends of the first IDTs 11a and 12a are connected to the ground potential.
  • each of the second and third IDTs 11b and 11c of the first longitudinally coupled resonator type surface acoustic wave filter 11 is connected to the ground potential, and each other end is a 3IDT type third longitudinally coupled element.
  • the resonator-type surface acoustic wave filter 13 is connected to one end of the second and third IDTs 13b and 13c.
  • the other ends of the second and third IDTs 13b and 13c are connected to the ground potential.
  • a third IDT type fourth longitudinally coupled resonator type surface acoustic wave filter 14 is connected to the subsequent stage of the second longitudinally coupled resonator type surface acoustic wave filter 12. That is, one end of each of the second and third IDTs 12b and 12c is connected to the ground potential, the other end of each of the second and third IDTs 12b and 12c, and one end of each of the second and third IDTs 14b and 14c. Are electrically connected, and the other ends of the second and third IDTs 14b and 14c are connected to the ground potential.
  • One end of the first IDT 13a and one end of the first IDT 14a are commonly connected and connected to the first balanced terminal 17.
  • the other end of the first IDT 13 a and the other end of the first IDT 14 a are also connected in common and connected to the second balanced terminal 18.
  • first and second balance wirings 15 and 16 are provided.
  • the first balanced terminal 17 is electrically connected to a first balanced input pad 7A provided on the multilayer substrate 2.
  • the second balanced terminal 18 is connected to a second balanced input pad 8A provided on the multilayer substrate 2.
  • the multilayer substrate 2 has a first main surface 2a and a second main surface 2b facing the first main surface 2a.
  • the filter chip 3 is mounted on the first main surface 2a.
  • the first and second balanced input pads 7A and 8A described above are provided on the first main surface 2a.
  • a first balance wiring 15 and a second balance wiring 16 are provided in the multilayer substrate 2.
  • the first main surface 2b of the multilayer substrate 2 is provided with first and second balanced output pads 7B and 8B shown in FIG.
  • the first balance wiring 15 electrically connects the first balanced input pad 7A and the first balanced output pad 7B.
  • the second balance wiring 16 electrically connects the second balanced input pad 8A and the second balanced output pad 8B.
  • the first balance wiring 15 and the second balance wiring 16 intersect in the multilayer substrate 2 in an electrically insulated state. This configuration will be described with reference to FIGS. 3 (a) to 3 (c), FIGS. 4 (a) to 4 (c) and FIG.
  • the multilayer substrate 2 is a laminate of five substrate layers.
  • FIG. 3A is a plan view showing an electrode structure on the first main surface 2 a of the multilayer substrate 2.
  • FIG. 4C is a plan view showing the electrode structure on the second main surface 2b of the multilayer substrate 2 as seen through. The interface of each substrate layer between the first main surface 2a and the second main surface 2b is shown in FIGS. 3 (b), 3 (c), 4 (a) and 4 (b).
  • the electrode structure shown is provided.
  • FIG. 4B shows an electrode structure on the first substrate layer 2c
  • FIG. 4A shows an electrode structure on the second substrate layer 2d.
  • FIG. 3C shows the electrode structure on the third substrate layer 2e
  • FIG. 3B shows the electrode structure on the fourth substrate layer 2f.
  • FIG. 5 is a cross-sectional view of the multilayer substrate 2 corresponding to the portion along the line BB in FIGS. 3A to 3C. As shown in FIG. 5, the second main surface 2b side is shown. First to fourth substrate layers 2c, 2d, 2e, and 2f are laminated in this order from the first main surface 2a side.
  • antenna pads 5A, first and second balanced input pads 7A and 8A, and ground pads 21a to 21c connected to the ground potential are provided on the first main surface 2a of the multilayer substrate 2.
  • antenna pads 5A, first and second balanced input pads 7A and 8A, and ground pads 21a to 21c connected to the ground potential are provided on the first main surface 2a of the multilayer substrate 2.
  • a transmission pad 6A and ground pads 22a to 22c are provided in the portion where the transmission filter chip portion 3B described above is mounted.
  • the portion constituting the first balance wiring 15 is the conductive film 15a of FIG.
  • the conductive film 15b of 3 (c), the conductive film 15c of FIG. 4 (a), the conductive film 15d of FIG. 4 (b) and the first balanced output pad 7B, and via conductors connecting them are included.
  • the position of the via conductor connected to the lower surface of the conductive film is indicated by a broken line.
  • the position of the via conductor connected to the upper surface of the conductive film such as the balanced output pad 7B is indicated by a one-dot chain line.
  • the second balance wiring 16 connects the second balanced input pad 8A shown in FIG. 3A and the second balanced output pad 8B shown in FIG. 4C. More specifically, the conductive film 16a shown in FIG. 3B, the conductive film 16b shown in FIG. 3C, the conductive film 16c shown in FIG. 4A, and the conductive film shown in FIG. 4B. 16d and a via conductor connecting between them.
  • the second balance wiring 16 has a via conductor connecting the second balanced input pad 8A and the conductive film 16a, and a via conductor connecting the conductive film 16d and the second balanced output terminal 8B.
  • first balance wiring 15 and the second balance wiring 16 are viewed in plan from the first main surface 2a side, as shown in FIGS. 3A to 4C, the first balance wiring 15 and the second balance wiring 16 are seen. It can be seen that the wiring 15 and the second balance wiring 16 are three-dimensionally crossed in an electrically insulated state.
  • the ground pads 21a to 21c and 22a to 22c are electrically connected to the ground pads 23a to 23d provided on the second main surface 2b via via conductors in the multilayer substrate 2.
  • the ground pad 21a is electrically connected to the ground conductor 24b provided on the fourth substrate layer 2f via the via conductor 24a.
  • the ground conductor 24b is electrically connected to the ground conductor 24f via the via conductor 24c, the ground conductor 24d, and the via conductor 24e.
  • the ground conductor 24f is connected to a ground conductor 24g provided on the first substrate layer 2c through a via conductor not shown in FIG.
  • the ground conductor 24g is connected to the ground pad 23d through a plurality of via conductors 24h.
  • the ground conductor 24g is also electrically connected to the ground pad 23c through the via conductor 24i.
  • the feature of the present embodiment is that the first balance wiring 15 and the second balance wiring 16 intersect in the multilayer substrate 2 in an electrically insulated state, and the first main surface.
  • the ground conductor 24f as the first ground pattern is the first balance wiring in the portion where the first balance wiring 15 and the second balance wiring 16 overlap. 15 and a part of the second balance wiring 16 located in another layer. That is, as is apparent from FIG. 3A to FIG. 4C, the portion where the first balance wiring 15 and the second balance wiring 16 described above intersect is the first main surface 2a side.
  • the ground conductor 24f has an overhang portion 24f1.
  • the overhang portion 24f1 is located between the conductive film 15d that is a part of the first balance wiring and the conductive film 16b that is a part of the second balance wiring. That is, the overhanging portion 24f1 is located between the conductive film 15d on the first substrate layer 2c and the conductive film 16b provided on the third substrate layer 2e, which is another substrate layer.
  • the filter device 1 can increase the out-of-band attenuation in the reception filter.
  • the ground conductor 24g has a protruding portion 24g1 as a second ground pattern.
  • the protrusion 24g1 extends between the conductive films 15d and 16d. Therefore, the direct wave between the conductive films 15d and 16d is suppressed, and the out-of-band attenuation amount is also increased thereby.
  • the interface between the substrate layers closest to the second main surface 2b that is, the upper surface of the first substrate layer 2c.
  • a ground conductor 24g having a large area is provided.
  • the ground conductor 24g is provided below the reception filter chip portion 3A and the transmission filter chip portion 3B described above. That is, the ground conductor 24g is shared by the reception filter and the transmission filter.
  • the ground conductor 24g having a large area is connected to the ground pad 23d through a plurality of via conductors 24h. Therefore, in the filter device 1, the ground potential can be strengthened, and thereby the out-of-band attenuation is increased.
  • the height position at which the first and second balance wirings 15 and 16 intersect in the multilayer substrate 2 is not limited to the position in the above embodiment. Further, although the overhanging portion 24f1 is provided, a first ground pattern that extends between a part of the first balance wiring and a part of the second balance wiring may be similarly provided on the other substrate layer. Good.
  • the second ground pattern is not limited to the protrusion 24g1 of the ground conductor 24g.
  • a second ground pattern having an appropriate shape can be provided between portions where a part of the first balance wiring and a part of the second balance wiring are adjacent at the same height position. Furthermore, a plurality of second ground patterns may be provided.
  • the ground conductor having a large area may be provided on the upper surface of the second substrate layer 2d or on the side closer to the first main surface 2a.
  • a ground conductor 24g having a large area is provided on the upper surface of the first substrate layer 2c. More preferably, the ground conductor 24g is connected to the ground pad 23d by the plurality of via conductors 24h as described above.
  • the transmission filter chip portion 3B is a surface acoustic wave filter having a ladder type circuit configuration having three series arm resonators S1 to S3 and three parallel arm resonators P1 to P3.
  • the series arm resonators S1 to S3 and the parallel arm resonators P1 to P3 are each composed of a 1-port surface acoustic wave resonator.
  • the transmission filter chip portion 3B is electrically connected to the transmission terminal 6. A transmission signal is input from the transmission terminal 6. The transmission signal is output to the common terminal 5 via the transmission filter chip portion 3B.
  • the filter device 1 is used as a duplexer of the BAND 1 and has a transmission frequency band of 1920 to 1980 MHz and a reception frequency band of 2110 to 2170 MHz.
  • the multilayer substrate 2 has a plurality of substrate layers 2c to 2g made of an insulating material.
  • the insulating material is not particularly limited, and an appropriate insulating ceramic such as alumina, a synthetic resin, or the like can be used.
  • the first and second balanced input pads, the first and second balanced output pads, the conductive film, the ground conductor, and the via conductor described above are made of an appropriate metal or alloy.
  • FIG. 6 is a front sectional view showing an example of a specific structure of the filter chip 3.
  • the filter chip 3 has a piezoelectric substrate 31.
  • the piezoelectric substrate 31 has a first main surface 31a and a second main surface 31b facing the first main surface 31a.
  • a functional electrode 32 including an IDT electrode and the like is provided on the first main surface 31a.
  • a functional electrode 32 or the like facing the hollow portion is provided, and the above-described reception filter chip portion 3A is configured.
  • the functional electrode 33 facing the other hollow portion is also provided in the transmission filter chip portion 3B.
  • a support layer 34 having an opening is provided so as to form each hollow portion where the functional electrodes 32 and 33 face.
  • a cover member 35 is provided so as to close the opening of the support layer 34.
  • An electrode land corresponding to the first balanced terminal 17 is provided on the first main surface 31 a of the piezoelectric substrate 31.
  • the second balanced terminal 18 shown in FIG. 1 is not shown in FIG.
  • the first balanced terminal 17 is bonded to the bump 37 via an under bump metal layer 36 penetrating the support layer 34 and the cover material 35.
  • the bump 37 is bonded to the first balanced input pad 7A.
  • the second balanced terminal is connected to the second balanced input pad 8A provided on the first main surface of the multilayer substrate 2 via the under bump metal layer and the bump.
  • the wiring length from the first balanced terminal 17 on the first main surface 31a of the piezoelectric substrate 31 to the first balanced output pad 7B provided on the second main surface 2b of the multilayer substrate 2 The first and second balance wirings 15 and 16 are provided so that the wiring length from the second balanced terminal to the second balanced output pad is equal. In this case, the isolation can be further improved.
  • the filter chip 3 is not limited to the WLP structure shown in FIG. 6, and may have a CSP structure.
  • the reception filter chip portion 3A and the transmission filter chip portion 3B are integrated in this embodiment, but may be configured by individual filter chips.
  • the number of substrate layers in the multilayer substrate 2 is not limited to five, and can be any number.
  • the ground conductors 24f and 24g as the ground pattern are shared between the transmission side and the reception side in the multilayer substrate 2.
  • the ground conductors 24f and 24g are not necessarily shared.
  • the filter chip 3 of the above embodiment was formed with the following specifications.
  • the multilayer substrate 2 having the same configuration is used except that the protruding portion 24f1 and the protruding portion 24g1 are not provided, and the transmission filter chip portion and the reception filter chip portion are the same as those in the above embodiment.
  • a filter chip was installed. In this way, a filter device of a comparative example was obtained.
  • FIG. 7 is a diagram showing attenuation frequency characteristics of the filter devices of the embodiment and the comparative example.
  • the transmission band indicating the transmission frequency band is 1920 to 1980 MHz
  • the reception band that is the reception frequency band is 2110 to 2170 MHz.
  • a solid line shows the result of the embodiment, and a broken line shows the result of the comparative example.
  • FIG. 7 also shows the isolation characteristics.
  • a solid line shows the result of the embodiment, and a broken line shows the result of the comparative example.
  • FIG. 8 only the isolation characteristics shown in FIG. 7 are extracted and shown in FIG. 8, and an enlarged view in which the scale of isolation on the vertical axis in FIG. 8 is further enlarged is shown in FIG.
  • the attenuation amount outside the band of the reception filter is larger than in the comparative example. Therefore, as shown in FIGS. 7 to 9, it is possible to effectively improve isolation in the transmission band. That is, it can be seen that, in the transmission band, the portion with the worst isolation is greatly improved according to the embodiment compared to the comparative example.

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

　より一層帯域外減衰量の拡大を図り得るフィルタ装置を提供する。　多層基板２上に、フィルタチップ３が搭載されており、フィルタチップ３が受信フィルタチップ部分３Ａ及び送信フィルタチップ部分３Ｂを有し、第１の帯域通過型フィルタとしての受信フィルタが、第１，第２の平衡出力端子を有するフィルタ装置１。第１，第２の平衡入力パッド７Ａ，８Ａと、多層基板２の第２の主面２ｂに設けられた第１，第２の平衡出力パッド７Ｂ，８Ｂとを接続している、第１，第２のバランス配線１５，１６が設けられている。第１，第２のバランス配線１５，１６は、多層基板２内において電気的に絶縁された状態で交差している。多層基板２を第１の主面２ａから平面視した場合、第１のバランス配線１５と第２のバランス配線１６とが重なり合っている部分において、第１のバランス配線１５の一部と他の基板層に位置している第２のバランス配線１６の一部との間に、第１のグラウンドパターンとしてのグラウンド導体２４ｆの張り出し部２４ｆ１が配置されている。

Description

フィルタ装置
　本発明は、多層基板上に帯域通過型フィルタチップが搭載されているフィルタ装置に関する。
　帯域通過型フィルタでは、通過帯域外の減衰量が大きいことが望まれる。下記の特許文献１には、基板上に、受信側弾性波フィルタチップと、送信側弾性波フィルタチップとが搭載されているフィルタ装置が開示されている。特許文献１では、受信側弾性波フィルタチップ及び送信側弾性波フィルタチップのうちの少なくとも一方が、バランス型フィルタである。このバランス型フィルタの一方の平衡端子と、基板に設けられた第１のバランス端子とを接続している第１の配線と、バランス型フィルタの他方の平衡端子と、基板に設けられた第２のバランス端子とを接続している第２の配線とが、電気的に絶縁された状態で交差している。
ＷＯ２００８／１４６５５２
　特許文献１に記載のフィルタ装置では、第１の配線と第２の配線とが、互いの間が絶縁された状態で交差しているため、バランス型フィルタにおける帯域外減衰量が大きくなり、アイソレーションを改善し得るとされている。
　しかしながら、特許文献１に記載の構成においても、上記バランス型フィルタにおける帯域外減衰量の拡大はなお不十分であった。
　本発明の目的は、帯域外減衰量をより一層拡大し得るフィルタ装置を提供することにある。
　本発明に係るフィルタ装置は、第１の主面と、前記第１の主面と対向している第２の主面とを有し、複数の基板層を有する多層基板と、前記多層基板の前記第１の主面に搭載されており、第１の平衡出力端子と、第２の平衡出力端子とを有し、バランス型の第１の帯域通過型フィルタを構成している第１の帯域通過型フィルタチップと、前記多層基板の前記第１の主面に設けられており、前記第１の帯域通過型フィルタチップの前記第１，第２の平衡出力端子に接続されている、第１，第２の平衡入力パッドと、前記多層基板の前記第２の主面に設けられており、外部と電気的に接続するための第１及び第２の平衡出力パッドと、前記多層基板内に設けられており、前記第１の平衡入力パッドと、前記第１の平衡出力パッドとを電気的に接続している第１のバランス配線と、前記多層基板内に設けられており、前記第２の平衡入力パッドと、前記第２の平衡出力パッドとを電気的に接続している第２のバランス配線とを備え、前記第１のバランス配線と、前記第２のバランス配線とが、前記多層基板内において電気的に絶縁された状態で交差しており、前記多層基板を前記第１の主面側から平面視した場合、前記第１のバランス配線と前記第２のバランス配線とが重なり合っている部分において、前記第１のバランス配線の一部と、他の基板層に位置している前記第２のバランス配線の一部との間に配置された第１のグラウンドパターンをさらに備える。
　本発明に係るフィルタ装置のある特定の局面では、前記第１のバランス配線と、前記第２のバランス配線とが、前記多層基板内の同一平面内において隣り合っている部分間に、第２のグラウンドパターンが配置されている。この場合には、帯域外減衰量をより一層拡大することができる。
　本発明に係るフィルタ装置の他の特定の局面では、前記多層基板の前記複数の基板層のうち、前記第２の主面に最も近い基板層上に、前記第２のグラウンドパターンが設けられている。この場合には、帯域外減衰量をより一層拡大することができる。
　本発明に係るフィルタ装置のさらに他の特定の局面では、前記多層基板の前記第２の主面に複数のグラウンド端子が設けられており、前記複数のグラウンド端子と、前記第２のグラウンドパターンとを接続している複数のビア導体をさらに有する。この場合には、グラウンドの強化が図られ、帯域外減衰量をより一層大きくすることができる。
　本発明に係るフィルタ装置のさらに他の特定の局面では、前記多層基板を前記第１の主面から平面視した場合、前記第１の平衡入力パッドと前記第２の平衡入力パッドとの位置関係に対し、前記第１の平衡出力パッドと、前記第２の平衡出力パッドとの位置関係が逆とされている。この場合には、制約されたスペースの中で配線長の設計自由度を確保しつつ帯域外減衰量をより一層拡大することができる。
　本発明に係るフィルタ装置のさらに他の特定の局面では、前記多層基板の前記第１の主面に搭載されており、第２の帯域通過型フィルタを構成している第２の帯域通過型フィルタチップをさらに備え、デュプレクサが構成されている。
　本発明に係るフィルタ装置のさらに他の特定の局面では、前記第２の帯域通過型フィルタチップが前記第１の帯域通過型フィルタチップと一体に構成されている。この場合には、部品点数の低減及びフィルタ装置の小型化を図ることができる。
　本発明に係るフィルタ装置のさらに別の特定の局面では、少なくとも１つのグラウンドパターンが、前記第１の帯域通過型フィルタと、前記第２の帯域通過型フィルタとで共通化されている。この場合には、グラウンドを強化することができ、帯域外減衰量をより一層拡大することができる。
　本発明に係るフィルタ装置のさらに他の特定の局面では、前記第１の帯域通過型フィルタが受信フィルタであり、前記第２の帯域通過型フィルタが送信フィルタである。この場合には、受信フィルタにおける帯域外減衰量の拡大を図ることができ、アイソレーション特性を効果的に改善することができる。
　本発明に係るフィルタ装置によれば、通過帯域外の減衰量をより一層拡大することができる。
図１は、本発明の第１の実施形態に係るフィルタ装置の回路図である。 図２（ａ）及び図２（ｂ）は、本発明の第１の実施形態に係るフィルタ装置の略図的平面図及び略図的正面図である。 図３（ａ）～図３（ｃ）は、本発明の第１の実施形態に係るフィルタ装置における第１の主面上の電極構造、第４の基板層の上面の電極構造及び第３の基板層の上面の電極構造を示す各平面図である。 図４（ａ）～図４（ｃ）はそれぞれ、第２の基板層の上面の電極構造、第１の基板層の上面の電極構造及び第２の主面の電極構造を示す各平面図である。 図５は、本発明の第１の実施形態に係るフィルタ装置で用いられている多層基板の正面断面図であり、図３（ａ）～図３（ｃ）中のＢ－Ｂ線に沿う部分に相当する部分の断面図である。 図６は、第１の実施形態で用いられているフィルタチップの具体的な構造の一例を示す正面断面図である。 図７は、本実施形態及び比較例のフィルタ装置の減衰量周波数特性及びアイソレーション特性を示す図である。 図８は、図７に示されているアイソレーション特性のみを取り出した図である。 図９は、図８の縦軸のアイソレーションのスケールを拡大して示す図である。
　以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
　なお、本明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能であることを指摘しておく。
　図１は、本発明の第１の実施形態に係るフィルタ装置の回路図であり、図２（ａ）及び図２（ｂ）は、第１の実施形態のフィルタ装置の略図的平面図及び略図的正面図である。
　本実施形態のフィルタ装置１は、デュプレクサである。フィルタ装置１は、多層基板２を有する。図２（ａ）及び図２（ｂ）に示すように、多層基板２上に、フィルタチップ３が搭載されている。本実施形態では、フィルタチップ３において、受信フィルタチップ部分３Ａと、送信フィルタチップ部分３Ｂとが一体化されている。受信フィルタチップ部分３Ａと、送信フィルタチップ部分３Ｂとは、それぞれ、独立のチップ部品として構成されていてもよい。
　なお、上記受信フィルタチップ部分３Ａにおいて、本発明における、第１の帯域通過型フィルタとしての受信フィルタが構成されている。また、送信フィルタチップ部分３Ｂにおいて、第２の帯域通過型フィルタとしての送信フィルタが構成されている。
　図１においては、フィルタチップ３内の回路構成を一点鎖線で囲んで示す。この一点鎖線で囲まれたフィルタチップ３内において、上記受信フィルタチップ部分３Ａ及び送信フィルタチップ部分３Ｂが構成されている。
　受信フィルタチップ部分３Ａにおいては、共通端子５に１ポート型弾性表面波共振子９，１０を介して、第１，第２の縦結合共振子型弾性表面波フィルタ１１，１２がそれぞれ接続されている。第１，第２の縦結合共振子型弾性表面波フィルタ１１，１２は、図１では略図的に示されているが、３ＩＤＴ型の縦結合共振子型弾性表面波フィルタである。すなわち、第１の縦結合共振子型弾性表面波フィルタ１１は、中央に配置された第１のＩＤＴ１１ａと、第１のＩＤＴ１１ａの弾性表面波伝搬方向両側に配置された第２，第３のＩＤＴ１１ｂ，１１ｃとを有する。同様に、第２の縦結合共振子型弾性表面波フィルタ１２は、第１～第３のＩＤＴ１２ａ～１２ｃを有する。
　第１，第２の縦結合共振子型弾性表面波フィルタ１１，１２の各第１のＩＤＴ１１ａ，１２ａの一端が、１ポート型弾性表面波共振子９，１０を介して共通端子５に共通接続されている。第１のＩＤＴ１１ａ，１２ａの他端はグラウンド電位に接続されている。
　第１の縦結合共振子型弾性表面波フィルタ１１の第２，第３のＩＤＴ１１ｂ，１１ｃの各一端はグラウンド電位に接続されており、各他端は、それぞれ、３ＩＤＴ型の第３の縦結合共振子型弾性表面波フィルタ１３の第２，第３のＩＤＴ１３ｂ，１３ｃの一端に接続されている。第２，第３のＩＤＴ１３ｂ，１３ｃの他端はグラウンド電位に接続されている。
　同様に、第２の縦結合共振子型弾性表面波フィルタ１２の後段には、３ＩＤＴ型の第４の縦結合共振子型弾性表面波フィルタ１４が接続されている。すなわち、第２，第３のＩＤＴ１２ｂ，１２ｃの各一端はグラウンド電位に接続されており、第２，第３のＩＤＴ１２ｂ，１２ｃの他端と、第２，第３のＩＤＴ１４ｂ，１４ｃとの一端とが電気的に接続されており、第２，第３のＩＤＴ１４ｂ，１４ｃの各他端はグラウンド電位に接続されている。
　第１のＩＤＴ１３ａの一端と、第１のＩＤＴ１４ａの一端が共通接続され、第１の平衡端子１７に接続されている。第１のＩＤＴ１３ａの他端及び第１のＩＤＴ１４ａの他端も共通接続され、第２の平衡端子１８に接続されている。
　多層基板２内には、第１，第２のバランス配線１５，１６が設けられている。
　第１の平衡端子１７は、多層基板２に設けられた第１の平衡入力パッド７Ａに電気的に接続されている。第２の平衡端子１８は、多層基板２に設けられた第２の平衡入力パッド８Ａに接続されている。
　図２（ｂ）に示すように、多層基板２は、第１の主面２ａと、第１の主面２ａと対向している第２の主面２ｂとを有する。図２（ａ）及び図２（ｂ）に示すように、第１の主面２ａ上に、上記フィルタチップ３が搭載されている。前述した第１，第２の平衡入力パッド７Ａ，８Ａは、この第１の主面２ａ上に設けられている。他方、多層基板２内には、第１のバランス配線１５及び第２のバランス配線１６が設けられている。また、多層基板２の第２の主面２ｂには、図１に示す第１，第２の平衡出力パッド７Ｂ，８Ｂが設けられている。第１のバランス配線１５は、第１の平衡入力パッド７Ａと、第１の平衡出力パッド７Ｂとを電気的に接続している。第２のバランス配線１６は、第２の平衡入力パッド８Ａと、第２の平衡出力パッド８Ｂとを電気的に接続している。第１のバランス配線１５と第２のバランス配線１６とは、多層基板２内において、電気的に絶縁された状態で交差している。この構成を、図３（ａ）～図３（ｃ）、図４（ａ）～図４（ｃ）及び図５を参照して説明する。
　多層基板２は、５層の基板層の積層体である。図３（ａ）は、多層基板２の第１の主面２ａ上の電極構造を示す平面図である。図４（ｃ）は、多層基板２の第２の主面２ｂ上の電極構造を透視して示す平面図である。第１の主面２ａと、第２の主面２ｂとの間の各基板層の界面には、図３（ｂ）、図３（ｃ）、図４（ａ）及び図４（ｂ）に示す電極構造が設けられている。図４（ｂ）は、第１の基板層２ｃ上の電極構造を示し、図４（ａ）は第２の基板層２ｄ上の電極構造を示す。図３（ｃ）は、第３の基板層２ｅ上の電極構造を示し、図３（ｂ）は、第４の基板層２ｆ上の電極構造を示す。図５は、図３（ａ）～図３（ｃ）におけるＢ－Ｂ線に沿う部分に相当する、多層基板２の断面図であり、図５に示すように、第２の主面２ｂ側から第１の主面２ａ側に向かって、第１～第４の基板層２ｃ，２ｄ，２ｅ，２ｆがこの順序で積層されている。
　多層基板２の第１の主面２ａ上には、アンテナパッド５Ａ、第１，第２の平衡入力パッド７Ａ，８Ａ、グラウンド電位に接続されるグラウンドパッド２１ａ～２１ｃが設けられている。また、前述した送信フィルタチップ部分３Ｂが搭載される部分においては、送信パッド６Ａ及びグラウンドパッド２２ａ～２２ｃが設けられている。
　　図３（ａ）～図３（ｃ），図４（ａ）～図４（ｃ）において、第１のバランス配線１５を構成している部分は、図３（ｂ）の導電膜１５ａ、図３（ｃ）の導電膜１５ｂ、図４（ａ）の導電膜１５ｃ、図４（ｂ）の導電膜１５ｄ及び第１の平衡出力パッド７Ｂと、これらを接続しているビア導体とを含む。なお、図３（ａ）～図４（ｂ）においては、導電膜の下面に接続されているビア導体の位置を破線で示す。図４（ｃ）においては、平衡出力パッド７Ｂなどの導電膜の上面に接続されるビア導体の位置を一点鎖線で示すこととする。
　第２のバランス配線１６は、図３（ａ）の第２の平衡入力パッド８Ａと、図４（ｃ）の第２の平衡出力パッド８Ｂとを接続している。より具体的には、図３（ｂ）に示した導電膜１６ａ、図３（ｃ）に示す導電膜１６ｂ、図４（ａ）に示す導電膜１６ｃ、及び図４（ｂ）に示す導電膜１６ｄと、これらの間を結ぶビア導体とを有する。また、第２のバランス配線１６は、第２の平衡入力パッド８Ａと、導電膜１６ａとを結ぶビア導体、及び導電膜１６ｄと第２の平衡出力端子８Ｂとを結ぶビア導体とを有する。
　上記第１のバランス配線１５と第２のバランス配線１６とを、第１の主面２ａ側から平面視した場合、図３（ａ）～図４（ｃ）に示すように、第１のバランス配線１５と第２のバランス配線１６とは、電気的に絶縁された状態で立体交差されていることがわかる。
　他方、多層基板２においては、グラウンドパッド２１ａ～２１ｃ，２２ａ～２２ｃは、第２の主面２ｂに設けられたグラウンドパッド２３ａ～２３ｄに多層基板２内のビア導体を介して電気的に接続されている。例えば、図５に示すように、グラウンドパッド２１ａは、ビア導体２４ａを介して第４の基板層２ｆ上に設けられたグラウンド導体２４ｂに電気的に接続されている。図５に示すように、グラウンド導体２４ｂは、ビア導体２４ｃ、グラウンド導体２４ｄ，ビア導体２４ｅを介してグラウンド導体２４ｆに電気的に接続されている。グラウンド導体２４ｆは、図５では図示されていないビア導体を介して第１の基板層２ｃ上に設けられているグラウンド導体２４ｇに接続されている。グラウンド導体２４ｇは、複数のビア導体２４ｈを介して、グラウンドパッド２３ｄに接続されている。また、グラウンド導体２４ｇは、ビア導体２４ｉを介して、グラウンドパッド２３ｃにも電気的に接続されている。
　本実施形態の特徴は、上記第１のバランス配線１５と第２のバランス配線１６とが、多層基板２内において、電気的に絶縁された状態で交差していること、並びに第１の主面２ａ側から多層基板２を平面視した場合、第１のバランス配線１５と第２のバランス配線１６とが重なり合っている部分において、第１のグラウンドパターンとしてのグラウンド導体２４ｆが、第１のバランス配線１５の一部と、他の層に位置している第２のバランス配線１６の一部との間に至っていることにある。すなわち、図３（ａ）～図４（ｃ）から明らかなように、前述した第１のバランス配線１５と、第２のバランス配線１６とが交差している部分を第１の主面２ａ側から平面視した場合、グラウンド導体２４ｆが、張り出し部２４ｆ１を有する。張り出し部２４ｆ１は、第１のバランス配線の一部である導電膜１５ｄと、第２のバランス配線の一部である導電膜１６ｂとの間に位置している。すなわち、第１の基板層２ｃ上の導電膜１５ｄと、他の基板層である第３の基板層２ｅ上に設けられた導電膜１６ｂとの間に張り出し部２４ｆ１が位置している。
　従って、後述するように、フィルタ装置１では、受信フィルタにおける帯域外減衰量の拡大を図ることが可能となる。
　加えて、図４（ｂ）に示すように、第１の基板層２ｃ上においては、グラウンド導体２４ｇが、第２のグラウンドパターンとしての突出部２４ｇ１を有する。突出部２４ｇ１は、導電膜１５ｄ，１６ｄ間に延びている。従って、導電膜１５ｄ，１６ｄ間の直達波が抑制され、それによっても帯域外減衰量の拡大が図られている。
　また、フィルタ装置１では、図４（ｂ），図４（ｃ）及び図５に示したように、第２の主面２ｂに最も近い基板層間の界面、すなわち第１の基板層２ｃの上面に、大きな面積のグラウンド導体２４ｇが設けられている。グラウンド導体２４ｇは、前述した受信フィルタチップ部分３Ａ及び送信フィルタチップ部分３Ｂの下方に至るように設けられている。すなわち、グラウンド導体２４ｇは、受信フィルタ及び送信フィルタにおいて、共通化されている。加えて、大きな面積を有するグラウンド導体２４ｇは、複数のビア導体２４ｈを介して、グラウンドパッド２３ｄに接続されている。よって、フィルタ装置１では、グラウンド電位を強化することができ、それによっても、帯域外減衰量の拡大が図られている。
　なお、上記第１及び第２のバランス配線１５，１６が多層基板２内で交差する高さ位置は、上記実施形態の位置に限定されるものではない。また、張り出し部２４ｆ１を設けたが、他の基板層に、同様に、第１のバランス配線の一部と第２のバランス配線の一部との間に至る第１のグラウンドパターンを設けてもよい。
　第２のグラウンドパターンについても、グラウンド導体２４ｇの突出部２４ｇ１に限定されない。第１のバランス配線の一部と第２のバランス配線の一部とが同一高さ位置において隣り合っている部分の間において、適宜の形状の第２のグラウンドパターンを設けることができる。さらに、第２のグラウンドパターンは複数設けられていてもよい。
　さらに、大きな面積のグラウンド導体は、第２の基板層２ｄの上面や、それよりも第１の主面２ａに近い側に設けられていてもよい。もっとも、好ましくは、本実施形態のように、第１の基板層２ｃの上面に、大きな面積のグラウンド導体２４ｇが設けられている。さらに好ましくは、このグラウンド導体２４ｇが、上述したように複数のビア導体２４ｈにより、グラウンドパッド２３ｄに接続されている。
　図１に戻り、フィルタ装置１のその他の構成を説明する。
　共通端子５に、送信フィルタが接続されている。送信フィルタチップ部分３Ｂは、３個の直列腕共振子Ｓ１～Ｓ３と、３個の並列腕共振子Ｐ１～Ｐ３とを有するラダー型の回路構成を有する弾性表面波フィルタである。
　直列腕共振子Ｓ１～Ｓ３及び並列腕共振子Ｐ１～Ｐ３は、それぞれ、１ポート型弾性表面波共振子からなる。
　送信フィルタチップ部分３Ｂは、送信端子６に電気的に接続されている。送信端子６から送信信号が入力される。送信信号は、送信フィルタチップ部分３Ｂを介して、共通端子５に出力される。
　本実施形態のフィルタ装置１は、ＢＡＮＤ１のデュプレクサとして用いられるものであり、送信周波数帯は１９２０～１９８０ＭＨｚであり、受信周波数帯は２１１０～２１７０ＭＨｚである。
　フィルタ装置１において、上記多層基板２は、絶縁性材料からなる複数の基板層２ｃ～２ｇを有する。この絶縁性材料としては特に限定されず、アルミナなどの適宜の絶縁性セラミックスや合成樹脂などを用いることができる。
　前述した第１，第２の平衡入力パッド、第１，第２の平衡出力パッド、導電膜、グラウンド導体及びビア導体などは、適宜の金属もしくは合金からなる。
　図６は、上記フィルタチップ３の具体的な構造の一例を示す正面断面図である。フィルタチップ３は、圧電基板３１を有する。圧電基板３１は、第１の主面３１ａと、第１の主面３１ａと対向している第２の主面３１ｂとを有する。第１の主面３１ａ上に、ＩＤＴ電極などを含む機能電極３２が設けられている。中空部分に臨む機能電極３２などが設けられており、上述した受信フィルタチップ部分３Ａが構成されている。他方、送信フィルタチップ部分３Ｂにおいても、他の中空部分に臨む機能電極３３が設けられている。
　上記機能電極３２，３３が臨む各中空部分を形成するように開口部を有する支持層３４が設けられている。支持層３４の開口部を閉成するように、カバー材３５が設けられている。
　圧電基板３１の第１の主面３１ａ上には、第１の平衡端子１７に相当する電極ランドが設けられている。図１に示した第２の平衡端子１８は図６では図示されていない。
　第１の平衡端子１７は、支持層３４及びカバー材３５を貫通しているアンダーバンプメタル層３６を介してバンプ３７に接合されている。このバンプ３７が、第１の平衡入力パッド７Ａに接合される。第２の平衡端子も同様にして、アンダーバンプメタル層及びバンプを介して、多層基板２の第１の主面に設けられた第２の平衡入力パッド８Ａに接続される。
　好ましくは、圧電基板３１の第１の主面３１ａ上の第１の平衡端子１７から、多層基板２の第２の主面２ｂに設けられている第１の平衡出力パッド７Ｂまでの配線長と、第２の平衡端子から、第２の平衡出力パッドまでの配線長とが等しくなるように、第１，第２のバランス配線１５，１６が設けられている。この場合には、アイソレーションをより一層改善することができる。
　なお、上記フィルタチップ３は、図６に示したＷＬＰ構造のものに限定されず、ＣＳＰ構造を有するものであってもよい。また、受信フィルタチップ部分３Ａと送信フィルタチップ部分３Ｂは、本実施形態では一体化されていたが、それぞれ個別のフィルタチップにより構成されていてもよい。
　さらに、多層基板２における基板層の積層数は５層に限定されず、任意の積層数とすることができる。
　なお、上記実施形態では、多層基板２内において、グラウンドパターンとしてのグラウンド導体２４ｆ，２４ｇが、送信側と受信側とで共通化されていたが、必ずしも共通化されておらずともよい。
　次に、具体的な実験例につき説明する。
　上記実施形態のフィルタチップ３を以下の仕様で形成した。
　（１）多層基板の構成
　基板材料：ガラスエポキシ。多層基板２の厚み＝０．３ｍｍ。基板層の数＝５。
　（２）受信フィルタチップ部分３Ａの構成
　基板材料：ＬｉＴａＯ３、圧電基板厚み＝０．２ｍｍ。
　（３）送信フィルタチップ部分３Ｂの構成
　基板材料：ＬｉＴａＯ３、圧電基板厚み＝０．２ｍｍ。
　比較のために、上記張り出し部２４ｆ１及び突出部２４ｇ１を有しないことを除いては、同様に構成された多層基板２を用い、上記実施形態と同様の送信フィルタチップ部分及び受信フィルタチップ部分を有するフィルタチップを搭載した。このようにして、比較例のフィルタ装置を得た。
　図７は、上記実施形態及び比較例のフィルタ装置の減衰量周波数特性を示す図である。図７において、送信周波数帯を示す送信帯域は、１９２０～１９８０ＭＨｚであり、受信周波数帯である受信帯域は、２１１０～２１７０ＭＨｚである。実線が実施形態の結果を示し、破線が比較例の結果を示す。また、図７において、アイソレーション特性を併せて示す。実線が実施形態の結果を、破線が比較例の結果を示す。また、図７に示されているアイソレーション特性のみを図８に取り出して示し、さらに図８の縦軸のアイソレーションのスケールを拡大した拡大図を図９に示す。
　図７から明らかなように、実施形態によれば、比較例に比べ、受信フィルタの帯域外減衰量が、特に送信帯域における減衰量が大きくなっている。そのため、図７～図９に示すように、送信帯域におけるアイソレーションを効果的に改善することが可能とされている。すなわち、送信帯域において、アイソレーションが最も悪い部分が、比較例に比べ、実施形態によれば、大きく改善されていることがわかる。
１…フィルタ装置
２…多層基板
２ａ，２ｂ…第１，第２の主面
２ｃ～２ｇ…第１～第５の基板層
３…フィルタチップ
３Ａ…受信フィルタチップ部分
３Ｂ…送信フィルタチップ部分
４…送信フィルタチップ
５…共通端子
５Ａ…アンテナパッド
６…送信端子
６Ａ…送信パッド
７Ａ，８Ａ…第１，第２の平衡入力パッド
７Ｂ，８Ｂ…第１，第２の平衡出力パッド
９，１０…１ポート型弾性表面波共振子
１１～１４…第１～第４の縦結合共振子型弾性表面波フィルタ
１１ａ～１１ｃ…第１～第３のＩＤＴ
１２ａ～１２ｃ…第１～第３のＩＤＴ
１３ａ～１３ｃ…第１～第３のＩＤＴ
１４ａ～１４ｃ…第１～第３のＩＤＴ
１５，１６…第１，第２のバランス配線
１５ａ～１５ｄ，１６ａ～１６ｄ…導電膜
１７，１８…第１，第２の平衡端子
２１ａ～２１ｃ，２２ａ～２２ｃ，２３ａ～２３ｄ…グラウンドパッド
２４ａ，２４ｃ，２４ｅ，２４ｈ，２４ｉ…ビア導体
２４ｂ，２４ｄ，２４ｆ，２４ｇ…グラウンド導体
２４ｆ１…張り出し部
２４ｇ１…突出部
３１…圧電基板
３１ａ，３１ｂ…第１，第２の主面
３２，３３…機能電極
３４…支持層
３５…カバー材
３６…アンダーバンプメタル層
３７…バンプ
Ｐ１～Ｐ３…並列腕共振子
Ｓ１～Ｓ３…直列腕共振子

Claims (9)

  1. 　第１の主面と、前記第１の主面と対向している第２の主面とを有し、複数の基板層を有する多層基板と、
    　前記多層基板の前記第１の主面に搭載されており、第１の平衡出力端子と、第２の平衡出力端子とを有し、バランス型の第１の帯域通過型フィルタを構成している第１の帯域通過型フィルタチップと、
    　前記多層基板の前記第１の主面に設けられており、前記第１の帯域通過型フィルタチップの前記第１，第２の平衡出力端子に接続されている、第１，第２の平衡入力パッドと、
    　前記多層基板の前記第２の主面に設けられており、外部と電気的に接続するための第１及び第２の平衡出力パッドと、
    　前記多層基板内に設けられており、前記第１の平衡入力パッドと、前記第１の平衡出力パッドとを電気的に接続している第１のバランス配線と、
    　前記多層基板内に設けられており、前記第２の平衡入力パッドと、前記第２の平衡出力パッドとを電気的に接続している第２のバランス配線とを備え、
    　前記第１のバランス配線と、前記第２のバランス配線とが、前記多層基板内において電気的に絶縁された状態で交差しており、
    　前記多層基板を前記第１の主面側から平面視した場合、前記第１のバランス配線と前記第２のバランス配線とが重なり合っている部分において、前記第１のバランス配線の一部と、他の基板層に位置している前記第２のバランス配線の一部との間に配置された第１のグラウンドパターンをさらに備える、フィルタ装置。
  2. 　前記第１のバランス配線と、前記第２のバランス配線とが、前記多層基板内の同一平面内において隣り合っている部分間に、第２のグラウンドパターンが配置されている、請求項１に記載のフィルタ装置。
  3. 　前記多層基板の前記複数の基板層のうち、前記第２の主面に最も近い基板層上に、前記第２のグラウンドパターンが設けられている、請求項２に記載のフィルタ装置。
  4. 　前記多層基板の前記第２の主面に複数のグラウンド端子が設けられており、前記複数のグラウンド端子と、前記第２のグラウンドパターンとを接続している複数のビア導体をさらに有する、請求項３に記載のフィルタ装置。
  5. 　前記多層基板を前記第１の主面から平面視した場合、前記第１の平衡入力パッドと前記第２の平衡入力パッドとの位置関係に対し、前記第１の平衡出力パッドと、前記第２の平衡出力パッドとの位置関係が逆とされている、請求項１～４のいずれか１項に記載のフィルタ装置。
  6. 　前記多層基板の前記第１の主面に搭載されており、第２の帯域通過型フィルタを構成している第２の帯域通過型フィルタチップをさらに備え、デュプレクサが構成されている、請求項１～５のいずれか１項に記載のフィルタ装置。
  7. 　前記第２の帯域通過型フィルタチップが前記第１の帯域通過型フィルタチップと一体に構成されている、請求項６に記載のフィルタ装置。
  8. 　少なくとも１つのグラウンドパターンが、前記第１の帯域通過型フィルタと、前記第２の帯域通過型フィルタとで共通化されている、請求７に記載のフィルタ装置。
  9. 　前記第１の帯域通過型フィルタが受信フィルタであり、前記第２の帯域通過型フィルタが送信フィルタである、請求項６または７に記載のフィルタ装置。
PCT/JP2016/070788 2015-11-27 2016-07-14 フィルタ装置 WO2017090269A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016575706A JP6315112B2 (ja) 2015-11-27 2016-07-14 フィルタ装置
CN201680067641.6A CN108352826B (zh) 2015-11-27 2016-07-14 滤波器装置
US15/963,574 US10326424B2 (en) 2015-11-27 2018-04-26 Filter device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-232048 2015-11-27
JP2015232048 2015-11-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/963,574 Continuation US10326424B2 (en) 2015-11-27 2018-04-26 Filter device

Publications (1)

Publication Number Publication Date
WO2017090269A1 true WO2017090269A1 (ja) 2017-06-01

Family

ID=58763393

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/070788 WO2017090269A1 (ja) 2015-11-27 2016-07-14 フィルタ装置

Country Status (4)

Country Link
US (1) US10326424B2 (ja)
JP (1) JP6315112B2 (ja)
CN (1) CN108352826B (ja)
WO (1) WO2017090269A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494164A (zh) * 2018-09-19 2019-03-19 中电科技德清华莹电子有限公司 一种制备小型化开关滤波器的方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112014003731B4 (de) * 2013-08-14 2022-07-28 Murata Manufacturing Co., Ltd. Bauelement für elastische Oberflächenwellen und elektronische Komponente
WO2017110223A1 (ja) * 2015-12-24 2017-06-29 株式会社村田製作所 フィルタ装置
WO2018102666A1 (en) 2016-12-01 2018-06-07 Avery Dennison Retail Information Services, Llc Functional substrates for printed electronic devices
CN109379056A (zh) * 2018-12-03 2019-02-22 全讯射频科技(无锡)有限公司 一种声表面波滤波器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010067497A1 (ja) * 2008-12-10 2010-06-17 株式会社村田製作所 高周波モジュール
WO2012056767A1 (ja) * 2010-10-26 2012-05-03 株式会社村田製作所 弾性波分波器
JP2012105097A (ja) * 2010-11-10 2012-05-31 Taiyo Yuden Co Ltd 分波器及びこれを備えた電子装置
JP2013009411A (ja) * 2012-08-23 2013-01-10 Taiyo Yuden Co Ltd アンテナ分波器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864181A (en) * 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
ATE552657T1 (de) * 2004-12-28 2012-04-15 Murata Manufacturing Co Symmetrisches/unsymmetrisches filtermodul und kommunikationsvorrichtung
JP4888555B2 (ja) * 2007-05-28 2012-02-29 株式会社村田製作所 デュプレクサ及び弾性波装置
JP4868064B2 (ja) 2007-05-29 2012-02-01 株式会社村田製作所 弾性波分波器
JP5016467B2 (ja) * 2007-12-14 2012-09-05 太陽誘電株式会社 弾性波フィルタ
CN101874348B (zh) * 2008-03-27 2013-11-06 株式会社村田制作所 弹性波滤波装置
WO2010032389A1 (ja) * 2008-09-18 2010-03-25 株式会社 村田製作所 デュプレクサモジュール
WO2010140445A1 (ja) * 2009-06-04 2010-12-09 株式会社村田製作所 弾性波装置及びデュプレクサ
DE112011102499T5 (de) * 2010-07-27 2013-06-20 Murata Manufacturing Co., Ltd. Hochfrequenzmodul
EP2656385B1 (en) * 2010-12-20 2021-05-26 Intel Corporation Integrated digital- and radio-frequency system-on-chip devices with integral passive devices in package substrates
JP2012156741A (ja) * 2011-01-26 2012-08-16 Panasonic Corp アンテナ共用器
WO2012105373A1 (ja) * 2011-02-04 2012-08-09 株式会社村田製作所 デュプレクサモジュール
WO2014050219A1 (ja) * 2012-09-25 2014-04-03 株式会社村田製作所 弾性波フィルタ装置及びデュプレクサ
JP5751265B2 (ja) * 2013-02-06 2015-07-22 株式会社村田製作所 高周波モジュール
JP6282410B2 (ja) * 2013-06-10 2018-02-21 太陽誘電株式会社 モジュール
JP5880529B2 (ja) * 2013-11-29 2016-03-09 株式会社村田製作所 弾性表面波フィルタ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010067497A1 (ja) * 2008-12-10 2010-06-17 株式会社村田製作所 高周波モジュール
WO2012056767A1 (ja) * 2010-10-26 2012-05-03 株式会社村田製作所 弾性波分波器
JP2012105097A (ja) * 2010-11-10 2012-05-31 Taiyo Yuden Co Ltd 分波器及びこれを備えた電子装置
JP2013009411A (ja) * 2012-08-23 2013-01-10 Taiyo Yuden Co Ltd アンテナ分波器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109494164A (zh) * 2018-09-19 2019-03-19 中电科技德清华莹电子有限公司 一种制备小型化开关滤波器的方法

Also Published As

Publication number Publication date
CN108352826A (zh) 2018-07-31
JPWO2017090269A1 (ja) 2017-11-24
US10326424B2 (en) 2019-06-18
JP6315112B2 (ja) 2018-04-25
CN108352826B (zh) 2021-08-06
US20180248535A1 (en) 2018-08-30

Similar Documents

Publication Publication Date Title
JP4868064B2 (ja) 弾性波分波器
US7583161B2 (en) Surface acoustic wave device and boundary acoustic wave device
JP6315112B2 (ja) フィルタ装置
EP2346166B1 (en) Elastic wave filter device and module comprising the elastic wave filter device
US8283997B2 (en) Elastic-wave filter device
WO2013128541A1 (ja) 弾性波デバイス
JPWO2019107280A1 (ja) 弾性波フィルタ、分波器および通信装置
KR102022277B1 (ko) 필터장치 및 듀플렉서
JP2009206688A (ja) バランスフィルタ
KR20180117194A (ko) 복합 필터 장치, 고주파 프론트 엔드 회로 및 통신 장치
JP6558445B2 (ja) 弾性波フィルタ、デュプレクサ及び弾性波フィルタモジュール
US9148118B2 (en) Acoustic wave filter and module
WO2011111425A1 (ja) 弾性波装置
JP6112654B2 (ja) モジュール
JP5660223B2 (ja) 分波装置
JP6940085B1 (ja) 弾性波デバイス
US9577302B2 (en) RF filter circuit, RF filter with improved attenuation and duplexer with improved isolation
JP6298861B2 (ja) 弾性波フィルタ及びモジュール
JP5142302B2 (ja) バランスフィルタ
JP7055503B1 (ja) 弾性波デバイス
JP7370542B2 (ja) 弾性波デバイス
JP7075150B1 (ja) デュプレクサ
WO2023189835A1 (ja) 複合フィルタ装置
JP2011171848A (ja) 弾性波デバイス

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2016575706

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16868220

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16868220

Country of ref document: EP

Kind code of ref document: A1