WO2017030118A1

WO2017030118A1 - 電流検出回路

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Publication number: WO2017030118A1
Application number: PCT/JP2016/073908
Authority: WO
Inventors: 佑樹杉沢
Original assignee: 株式会社オートネットワーク技術研究所; 住友電装株式会社; 住友電気工業株式会社
Priority date: 2015-08-20
Filing date: 2016-08-16
Publication date: 2017-02-23
Also published as: US20180238940A1; CN107850630A; JP2017040580A

Abstract

広いダイナミックレンジで高精度に、且つ良好なステップ応答で電流を検出することが可能な電流検出回路を提供する。高電圧電源（１）及び負荷（２）の間に接続された抵抗器（Ｒ１２）の両端間に生じる電圧を増幅器（３１，３２）で増幅して比較器（５１，５２）で鋸波信号の電圧と比較し、鋸波信号の電圧が直線的に漸増又は漸減する傾斜期間における比較器（５１，５２）の比較結果を示す信号の長さＴ２，Ｔ３と、上記傾斜期間の長さＴ１とを検知し、検知した長さの比率に基づいて抵抗器（Ｒ１２）に流れる電流を検出する。

Description

電流検出回路

　本発明は、電源及び負荷の間で抵抗器を介して流れる電流を検出する電流検出回路に関する。

　従来、バッテリ、モータ等の負荷に流れる電流を検出する方法が数多く提案されている。一般的に直流電流を検出するための電流センサには、ホール素子又はシャント抵抗器が用いられている。電流センサによるアナログの検出結果は、必要に応じてデジタル値に変換される。

　例えば、特許文献１には、車両のバッテリが充放電する電流の値を、ホール素子を備える電流センサで検出する制御装置が記載されている。この電流センサは鉄心を有しており、残留磁気及びヒステリシスの影響で検出結果にオフセット誤差が含まれるため、特許文献１では、電流センサによる検出結果がオフセット補正装置で補正されるようになっている。

　一方、電流センサによる検出結果をＡ／Ｄ変換してデジタル値に変換する場合、例えばマイコン内蔵のＡ／Ｄ変換器ではビット数が不足することがあり、外付けの高価なＡ／Ｄ変換器を用いずに高精度に電流を検出してデジタル値に変換することが望まれる。

　これに対し、特許文献２には、ＰＭモータ（永久磁石電動機）に流れる電流を電流センサで検出し、検出結果をΔΣ（デルタ・シグマ）変調器で１ビット信号（ビットストリーム）に変換するモータ制御装置が記載されている。

特開２０１３－９２１４０号公報特許第４８９９８４３号公報

　しかしながら、特許文献１に記載のホール素子を備える電流センサは、広いダイナミックレンジで高精度に電流を検出することが難しく、構造が複雑で比較的高価であるという問題があった。また、特許文献２に記載のΔΣ変調器は、逐次比較方式のＡ／Ｄ変換器と比較して、オーバーサンプリングを行うために消費電力が大きく、且つステップ応答に劣るために変換のセトリング時間が長いという問題があった。

　本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、広いダイナミックレンジで高精度に、且つ良好なステップ応答で電流を検出することが可能な電流検出回路を提供することにある。

　本発明の一態様に係る電流検出回路は、電源及び負荷の間で抵抗器を介して流れる電流を検出する電流検出回路において、三角波信号又は鋸波信号を発生する発生部と、該発生部で発生する信号の電圧が直線的に漸増又は漸減する期間を示す信号を生成する第１生成部と、前記抵抗器の両端間の電圧を増幅する増幅部と、該増幅部で増幅した信号の電圧及び前記発生部で発生した電圧を比較する比較部と、前記期間における前記比較部の比較結果を示す信号を生成する第２生成部と、前記第１生成部からの信号の信号幅に対する前記第２生成部からの信号の信号幅の比に基づいて前記抵抗器に流れる電流を検出する検出部とを備えることを特徴とする。

　本発明の一態様に係る電流検出回路は、前記検出部は、周期信号を計数するカウンタの計数値を、信号幅を検知すべき信号の前縁及び後縁で保持して差分をとることにより、前記第１及び第２生成部夫々からの信号の信号幅を検知することを特徴とする。

　本発明の一態様に係る電流検出回路は、前記第１及び第２生成部と前記検出部とを電気的に絶縁して前記第１及び第２生成部から前記検出部に信号を伝達する絶縁部を備えることを特徴とする。

　本発明の一態様に係る電流検出回路は、前記抵抗器の端子の何れか一方の電位を、前記第１及び第２生成部の基準電位とすることを特徴とする。

　本発明の一態様に係る電流検出回路は、前記第１及び第２生成部からの信号を選択的に切り替えて前記検出部に伝達する選択部を備え、前記検出部は、前記選択部を介して伝達された前記第１生成部からの信号の周期に応じて前記選択部を切り替えることを特徴とする。

　本態様にあっては、電源及び負荷の間に接続された抵抗器の両端間に生じる電圧を増幅部で増幅して鋸波信号又は三角波信号の電圧と比較し、鋸波信号又は三角波信号の電圧が直線的に漸増又は漸減する傾斜期間における比較結果を示す信号の長さと、上記傾斜期間を示す信号の長さとを検知し、検知した長さの比率に基づいて上記抵抗器に流れる電流を検出する。
　これにより、鋸波信号又は三角波信号のピーク電圧に対する増幅部の出力電圧の比率が算出され、この比率と、上記ピーク電圧の値、増幅部の増幅率及び抵抗器の抵抗値とに基づいて電流値が検出される。

　本態様にあっては、例えば所謂インプットキャプチャ機能を有するタイマに上記傾斜期間を示す信号及び上記比較結果を示す信号を入力し、夫々の信号の前縁及び後縁で保持されたカウンタの計数値の差分に応じてこれらの信号の長さを検知する。
　これにより、例えば信号の前縁及び後縁における割込処理で逐次変化するカウンタの計数値を読み出して時間差を検知する場合と比較して、上記傾斜期間を示す信号の長さ及び上記比較結果を示す信号の長さが高精度に検知される。

　本態様にあっては、上記傾斜期間を示す信号及び上記比較結果を示す信号を生成する生成回路部分と、これらの信号に基づいて電流を検出する検出回路部分とを電気的に絶縁して分離しつつ、上記生成回路部分から上記検出回路部分に信号を伝達する。
　これにより、上記検出回路部分を除くその他の回路部分の基準電位の如何にかかわらず、上記抵抗器に流れる電流が検出される。

　本態様にあっては、抵抗器の両端のうちの何れか一方の電位を基準電位として、上記傾斜期間を示す信号及び上記比較結果を示す信号を生成する。
　これにより、上記抵抗器の両端間の微少な電圧が低ノイズで安定に増幅されるため、上記抵抗器に流れる電流が高精度に検出される。

　本態様にあっては、上記傾斜期間を示す信号及び上記比較結果を示す信号を選択的に切り替えて上記生成回路部分から検出回路部分に伝達する。この切り替えは、上記傾斜期間を示す信号が伝送されているときの信号周期に応じて行われる。
　これにより、上記傾斜期間を示す信号の信号幅及び上記比較結果を示す信号の信号幅が時系列的に検知される。また、上記比較結果を示す信号が伝達されている間に信号幅が検知されない場合は、値が０の信号幅に対応して値が０の電流が検出される。

　上記によれば、鋸波信号又は三角波信号のピーク電圧に対する増幅部の出力電圧の比率が算出され、この比率と、上記ピーク電圧の値、増幅部の増幅率及び抵抗値とに基づいて、時間遅れを伴うフィードバック無しに電流値が検出される。
　従って、広いダイナミックレンジで高精度に、且つ良好なステップ応答で電流を検出することが可能となる。

本発明の実施の形態１に係る電流検出回路の構成例を示すブロック図である。絶縁回路の構成例を示す回路図である。鋸波発生器の構成例を示す回路図である。本発明の実施の形態１に係る電流検出回路の動作を説明するためのタイミング図である。周期信号割込処理におけるＣＰＵの処理手順を示すフローチャートである。第１タイマ割込処理におけるＣＰＵの処理手順を示すフローチャートである。第２タイマ割込処理におけるＣＰＵの処理手順を示すフローチャートである。第３タイマ割込処理におけるＣＰＵの処理手順を示すフローチャートである。本発明の実施の形態１の変形例に係る電流検出回路の構成例を示すブロック図である。本発明の実施の形態２に係る電流検出回路の構成例を示すブロック図である。本発明の実施の形態２に係る電流検出回路の動作を説明するためのタイミング図である。第２タイマ割込処理におけるＣＰＵの処理手順を示すフローチャートである。周期タイマ割込処理におけるＣＰＵの処理手順を示すフローチャートである。第１タイマ割込処理におけるＣＰＵの処理手順を示すフローチャートである。前縁値・後縁値読出のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。

　以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
　図１は、本発明の実施の形態１に係る電流検出回路の構成例を示すブロック図である。電流検出回路は、高圧のバッテリを含む高電圧電源（電源に相当）１及び負荷２の間に接続された抵抗器Ｒ１２の両端間の電圧を増幅する増幅器（増幅部に相当）３１，３２と、鋸波信号を発生する鋸波発生器（発生部に相当）４と、鋸波発生器４が発生した鋸波信号の電圧及び増幅器３１，３２が増幅した電圧を各別に比較する比較器（比較部に相当）５１，５２とを備える。鋸波発生器４は、三角波信号を発生する三角波発生器であってもよい。

　電流検出回路は、また、鋸波発生器４からの第２の信号（詳細については後述する）及び比較器５１，５２の出力信号について負論理のＡＮＤを各別にとるＡＮＤ回路（第２生成部に相当）６１，６２と、鋸波発生器４及びＡＮＤ回路６１，６２を後段の回路から電気的に絶縁して分離しつつ、入力された信号を後段に伝達する絶縁回路（絶縁部に相当）７と、絶縁回路７を介して入力された信号に基づいて抵抗器Ｒ１２に流れる電流を検出するマイクロコンピュータ（検出部に相当、以下マイコンという）８とを備える。

　増幅器３１，３２、鋸波発生器４、比較器５１，５２及びＡＮＤ回路６１，６２は、抵抗器Ｒ１２の一端、即ち高電圧電源１の一端及び抵抗器Ｒ１２の接続点を基準電位としており、この基準電位に対する電源電圧を発生する小信号電源９から電源が供給されている。小信号電源９が供給する電源の電圧は、例えば５Ｖである。ここでは、抵抗器Ｒ１２の他端を基準電位にしてもよいが、抵抗器Ｒ１２に流れる電流が大／小に変化したときに、基準電位が高電圧電源１の一端に対して低／高に変動することに不都合がある場合は、抵抗器Ｒ１２の一端を基準電位とすることが好ましい。マイコン８及び絶縁回路７は、接地電位を基準電位としており、＋５ＶのＶｃｃが供給されている。

　増幅器３１は、アナログの演算増幅器を含み、出力端子及び反転入力端子の間に抵抗器Ｒ３１が、非反転入力端子及び抵抗器Ｒ１２の一端の間に抵抗器Ｒ３２が、反転入力端子及び抵抗器Ｒ１２の他端の間に抵抗器Ｒ３３が夫々接続されている。増幅器３２は、演算増幅器を含み、出力端子及び反転入力端子の間に抵抗器Ｒ３４が、非反転入力端子及び抵抗器Ｒ１２の他端の間に抵抗器Ｒ３５が、反転入力端子及び抵抗器Ｒ１２の一端の間に抵抗器Ｒ３６が夫々接続されている。

　これにより、増幅器３１は、抵抗器Ｒ１２の一端に対する他端の負の電圧信号を反転増幅して正の電圧信号を出力する反転増幅器として動作する。また、増幅器３２は、抵抗器Ｒ１２の一端に対する他端の正の電圧信号を反転せずに増幅して正の電圧信号を出力する非反転増幅器として動作する。なお、本実施の形態１のように、増幅器３１及び３２を基準電位に対する単一電源で駆動する場合、抵抗器Ｒ１２の一端に対する他端の電圧が正であるときは、増幅器３１の出力信号の電圧（以下、出力電圧という）が０となり、抵抗器Ｒ１２の一端に対する他端の電圧が負であるときは、増幅器３２の出力電圧が０となる。

　ここでは、増幅器３１及び３２夫々の入力オフセット電流を打ち消すために、抵抗器Ｒ３２の抵抗値は、抵抗器Ｒ３１及びＲ３３の並列抵抗値と一致させ、抵抗器Ｒ３５の抵抗値は、抵抗器Ｒ３４及びＲ３６の並列抵抗値と一致させることが好ましい。また、増幅器３１及び３２夫々の入力オフセット電圧を打ち消すために、それ自体公知のオフセット補償回路を設けてもよい。更に、抵抗器Ｒ２１の両端間の電圧をサンプル＆ホールドする回路を追加してもよい。

　比較器５１及び５２の夫々は、反転入力端子に増幅器３１及び３２の出力端子が接続されており、非反転入力端子に鋸波発生器４からの鋸波信号が入力されている。これにより、鋸波信号の電圧が増幅器３１及び３２夫々の出力電圧を下回る場合（又は上回る場合）、比較器５１及び５２の出力信号がＬ（ロウ）レベル（又はＨ（ハイ）レベル）となる。

　ＡＮＤ回路６１及び６２の夫々は、一の入力端子に比較器５１及び５２の出力信号が入力されており、他の入力端子に鋸波発生器４からの第２の信号が入力されている。ＡＮＤ回路６１及び６２の夫々は、第２の信号がＬレベルである期間（発生部で発生する信号の電圧が直線的に漸増又は漸減する期間に相当）における比較器５１及び５２の比較結果を示す信号を出力する。

　鋸波信号の立ち下がり時間が無視できる場合は、ＡＮＤ回路６１及び６２を用いなくてもよい。この場合は、比較器５１，５２が比較部及び第２生成部に相当する。上記第２の信号及びＡＮＤ回路６１，６２の出力信号は、絶縁回路７を介して、所謂インプットキャプチャ機能を有するマイコン８のタイマ用の入力端子に各別に入力される。マイコン８のタイマ用の入力端子に入力される信号のうち、第２の信号は、マイコン８の割込用の入力端子にも入力されており、割込要求を発生する。

　ここで、絶縁回路７について説明する。
　図２は、絶縁回路７の構成例を示す回路図である。絶縁回路７は、ＬＥＤ（Light Emitting Diode ）及び該ＬＥＤが発光したときにオンするフォトトランジスタを含むフォトカプラ７１，７２，７３を有する。各フォトカプラ７１，７２，７３について、ＬＥＤのアノードは小信号電源９に接続されており、フォトトランジスタのエミッタは接地電位に接続されている。各フォトカプラ７１，７２，７３は、デジタルアイソレータ、パルストランス等の他のアイソレータに置き換えてもよい。

　フォトカプラ７１に含まれるＬＥＤのカソードは、抵抗器Ｒ７１を介して鋸波発生器４（より詳しくは後述するインバータＩＶ４２の出力端子：図３参照）に接続されている。フォトカプラ７２及び７３夫々に含まれるＬＥＤのカソードは、抵抗器Ｒ７２及びＲ７３を介してＡＮＤ回路６１及び６２の出力端子に接続されている。フォトカプラ７１に含まれるフォトトランジスタのコレクタは、抵抗器Ｒ７４によりＶｃｃにプルアップされると共にマイコン８のタイマ用の入力端子及び割込用の入力端子に接続されている。フォトカプラ７２及び７３夫々に含まれるフォトトランジスタのコレクタは、抵抗器Ｒ７５及び７６によりＶｃｃにプルアップされると共にマイコン８のタイマ用の入力端子に接続されている。

　上述の構成を有する絶縁回路７において、入力側の抵抗器Ｒ７１，７２，７３を介してＨレベル（又はＬレベル）の信号が入力された場合、各ＬＥＤが発光せず（又は発光し）、各フォトトランジスタがオフする（又はオンする）ため、マイコン８にＨレベル（又はＬレベル）の信号が入力される。

　図１に戻って、マイコン８は、ＣＰＵ（Central Processing Unit ）８１、タイマ８２及び割込コントローラ８３を有し、これらが不図示のＲＯＭ（Read Only Memory ）及びＲＡＭ（Random Access Memory ）と共に互いにバス接続されている。タイマ８２には、第１タイマ、第２タイマ及び第３タイマが含まれている。

　タイマ８２に含まれる第１、第２及び第３タイマは、クロック（周期信号に相当）を計数するカウンタの計数値を、夫々のタイマ用の入力端子に入力された信号の立ち下がり及び立ち上がり（信号幅を検知すべき信号の前縁及び後縁に相当）でキャプチャレジスタに保持して割込要求を発生する。ＣＰＵ８１は、キャプチャレジスタに保持された計数値の差分を割込処理で算出して、Ｌレベルの信号の信号幅を正確に検知することができる。

　割込コントローラ８３は、割込用の入力端子からの割込要求及びタイマ８２からの割込要求を受け付けてＣＰＵ８１に割込を発生させる。本実施の形態１では、割込用の入力端子に入力された第２の信号の立ち上がりを割込要求として受け付けるが、これに限定されるものではない。

　次に、鋸波発生器４について説明する。
　図３は、鋸波発生器４の構成例を示す回路図である。鋸波発生器４は、小信号電源９からの電源電圧を分圧する抵抗器Ｒ４０及びＲ４１からなる分圧器４１と、カレントミラー回路４２と、小信号電源９からカレントミラー回路４２を介して一定の電流で充電されるコンデンサＣ４１と、分圧器４１で分圧された電圧及びコンデンサＣ４１の電圧を比較する比較器４３と、比較器４３の出力信号の立ち上がりを遅延させる遅延器４４とを有する。コンデンサ４１の電圧は、上述した比較器５１及び５２の非反転入力端子に入力されている。

　カレントミラー回路４２は、小信号電源９に抵抗器Ｒ４２及びＲ４３夫々を介してエミッタが接続されたＰＮＰ型のトランジスタＱ４１及びＱ４２を含む。トランジスタＱ４１のコレクタ及びベースとトランジスタＱ４２のベースとは、抵抗器Ｒ４４を介して基準電位に接続されている。トランジスタＱ４２のコレクタは、一端が基準電位に接続されたコンデンサＣ４１の他端に接続されている。この構成により、コンデンサＣ４１の他端には、電圧が直線的に漸増する傾斜期間を有する信号が発生する。

　比較器４３は、小信号電源９から電源が供給されており、出力端子が抵抗器Ｒ４５により小信号電源９にプルアップされている。比較器４３は、反転入力端子が分圧器４１の分圧点に接続されており、非反転入力端子が抵抗器Ｒ４６を介してコンデンサＣ４１の他端に接続されている。この構成により、コンデンサＣ４１の他端の電圧が分圧器４１の分圧電圧を上回った場合、比較器４３の出力信号がＨレベルとなる。

　遅延器４４は、比較器４３の出力端子に入力端子が接続されたインバータＩＶ４１と、インバータＩＶ４１の出力電圧を積分する抵抗器Ｒ４７及びコンデンサＣ４２の直列回路と、抵抗器Ｒ４７及びコンデンサＣ４２の接続点に入力端子が接続されたシュミットトリガ型のインバータ（第１生成部に相当）ＩＶ４２とを含む。インバータＩＶ４１の出力端子及びインバータＩＶ４２の入力端子の間には、カソードがインバータＩＶ４１の出力端子側に向けられたショットキバリア型のダイオードＤ４１及び抵抗器Ｒ４８の直列回路が接続されている。抵抗器Ｒ４７及びＲ４８夫々の抵抗値は、例えば４．７ｋΩ及び１００Ωであり、コンデンサＣ４２の容量値は、例えば４７０ｐＦである。この構成により、比較器４３の出力電圧の立ち下がりが遅延器４４の積分回路により遅延される。

　インバータＩＶ４２の出力信号は、上述した第２の信号であり、ＡＮＤ回路６１及び６２の一の入力端子並びに絶縁回路７の入力側に入力されると共に、Ｎチャネル型のＦＥＴ（Field Effect Transistor ）であるトランジスタＱ４３のゲートに抵抗器Ｒ４９を介して印加される。この構成により、比較器４３の出力信号がＨレベルとなった場合、トランジスタＱ４３がオンとなり、コンデンサＣ４１に蓄積された電荷が放電する。

　次に、高電圧電源１の一端から抵抗器Ｒ１２を介して負荷２に正の電流が流れる場合を例にして、鋸波発生器４を中心に電流検出回路の動作をより詳細に説明する。高電圧電源１の一端から抵抗器Ｒ１２を介して負荷２に負の電流が流れる場合は、以下の説明における増幅器３１、比較器５１及びＡＮＤ回路６１の夫々を増幅器３２、比較器５２及びＡＮＤ回路６２と読み替えればよい。

　図４は、本発明の実施の形態１に係る電流検出回路の動作を説明するためのタイミング図である。図４に示す７つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上段から、鋸波信号の電圧（即ちコンデンサＣ４１の電圧）、比較器４３の出力信号のレベル、コンデンサＣ４２の電圧、第２の信号（即ちインバータＩＶ４２の出力信号）のレベル、トランジスタＱ４３のオン／オフ状態、比較器５１の出力信号のレベル、及びＡＮＤ回路６１の出力信号のレベルを示してある。図中のＶｔｈは、分圧器４１の分圧電圧であり、鋸波信号のピーク電圧をＶｐとする。

　図４の最上段に示す鋸波信号の電圧が直線的に漸増して時刻ｔ１（又はｔ１１）でＶｔｈを上回った場合、比較器４３の出力信号がＨレベルに立ち上がり、この出力信号がインバータＩＶ４１でＬレベルに反転されるため、コンデンサＣ４２の電荷がダイオードＤ４１及び抵抗器Ｒ４８を介して急速に放電する。その結果、時刻ｔ２（又はｔ１２）でコンデンサＣ４２の電圧がインバータＩＶ４２の下側の閾値電圧を下回った場合、インバータＩＶ４２の出力信号（即ち第２の信号）がＨレベルに立ち上がり、この信号によってトランジスタＱ４３がオンする。このため、コンデンサＣ４１の電荷が急速に放電して鋸波信号の電圧が急激に低下する。トランジスタＱ４３がオンする直前の鋸波信号の電圧がＶｐである。時刻ｔ１からｔ２（又はｔ１１からｔ１２）までの期間におけるコンデンサＣ４１の電圧の上昇分は、Ｖｐと比較して無視できるほどである。

　時刻ｔ２（又はｔ１２）でコンデンサＣ４１の電圧が低下し始めると直ちに比較器４３の出力信号がＬレベルに立ち下がり、この出力信号がインバータＩＶ４１でＨレベルに反転されるため、コンデンサＣ４２が抵抗器Ｒ４７を介して徐々に充電される。その結果、時刻ｔ３（又はｔ１３）でコンデンサＣ４２の電圧がインバータＩＶ４２の上側の閾値電圧を上回った場合、インバータＩＶ４２の出力信号（即ち第２の信号）がＬレベルに立ち下がり、この信号によってトランジスタＱ４３がオフする。このため、コンデンサＣ４１への充電が再び開始されて鋸波信号の電圧が直線的に漸増する。なお、コンデンサＣ４１の電荷は、時刻ｔ２からｔ３（又はｔ１２からｔ１３）までの期間中に完全に放電するように調整される。

　一方、鋸波発生器４からの鋸波信号が非反転入力端子に入力される比較器５１では、抵抗器Ｒ１２の両端間の電圧を増幅する増幅器３１の出力信号が反転入力端子に入力されているため、鋸波信号の電圧がＶｐから０に低下する時刻ｔ２からｔ３（又はｔ１２からｔ１３）までの期間中の何れかの時点で、出力信号がＨレベルからＬレベルに変化する。これとは逆に、鋸波信号の電圧が０からＶｐに直線的に漸増する時刻ｔ３からｔ１２までの期間中の例えば時刻ｔ４で、比較器５１の出力信号がＬレベルからＨレベルに変化する。

　第２の信号及び比較器５１の出力信号について負論理のＡＮＤをとるＡＮＤ回路６１の出力信号は、時刻ｔ３（又はｔ１３）でＬレベルとなり、時刻ｔ４でＨレベルとなる。時刻ｔ３（又はｔ１３）は、鋸波信号の電圧が直線的に漸増する期間の始点である。つまり、ＡＮＤ回路６１は、第２の信号がＬレベルである期間だけ比較器５１からのＬレベルの信号を通過させることにより、比較器５１からの信号の立ち下がり（前縁）をアクティブロウの第２の信号の前縁まで遅らせて出力する。

　さて、第２の信号がＬレベルである期間、即ち鋸波信号の電圧が直線的に漸増する時刻ｔ３からｔ１２までの期間の長さをＴ１とし、ＡＮＤ回路６１の出力信号がＬレベルである時刻ｔ３からｔ４までの期間の長さをＴ２とした場合、時刻ｔ４における鋸波信号の電圧はＶｐ×（Ｔ２／Ｔ１）である。この電圧は、時刻ｔ４で比較器５１の反転入力端子に入力される電圧、即ち増幅器３１の出力電圧に等しいので、高電圧電源１から抵抗器Ｒ１２を介して負荷２に流れる電流ｉは、以下の式（１）により算出される。なお、負荷２から抵抗器Ｒ１２を介して高電圧電源１に流れる電流ｉを検出する場合は、ＡＮＤ回路６２の出力信号がＬレベルである期間の長さＴ３を検知し、式（１）におけるＴ２をＴ３に、βを増幅器３２の増幅率の絶対値に夫々置き換えればよい。

ｉ＝Ｖｐ×（Ｔ２／Ｔ１）／（ｒ×β）・・・・・・・・・・・・・・・・・・・（１）
但し、
ｒ：抵抗器Ｒ１２の抵抗値
β：増幅器３１の増幅率の絶対値

　次に、電流ｉの検出精度について説明する。上述したように、第２の信号及びＡＮＤ回路６１の出力信号は、絶縁回路７を介してマイコン８のタイマ用の入力端子に各別に入力されており、キャプチャレジスタに保持されたカウンタの計数値の差分に基づいてＴ１及びＴ２が各別に検知される。Ｔ１及びＴ２は、式（１）で用いられる数値であるから、必ずしも時間に換算して検知する必要はない。

　タイマ８２のカウンタが計数するクロックの周波数をｆとした場合、Ｔ１及びＴ２はクロックの周期に相当する１／ｆの精度で検知される。この場合、Ｔ１をｎビット（ｎは自然数）以上の数値として、所謂ｎビット以上の分解能で検知するには、第２の信号がＬレベルである期間、即ち鋸波信号の電圧が直線的に漸増する期間の長さｔが、以下の式（２）で表されるようにすればよい。

ｔ≧２＾ｎ／ｆ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（２）
但し、「＾」は冪乗を表す。

　一方、ＣＰＵ８１が並列処理可能なビット数がｍ（ｍはｎ以上の自然数）である場合、ｔは式（２）を考慮して以下の式（３）で示される範囲内の長さにすればよい。

２＾ｎ／ｆ≦ｔ≦２＾ｍ／ｆ・・・・・・・・・・・・・・・・・・・・・・・・（３）

　例えば上述のクロックの周波数が３２ＭＨｚである場合、Ｔ１を１５ビットの分解能で検知するには、式（２）における境界値としてｔ＝１０２４μｓとすればよい。また例えば、鋸波信号のピーク電圧Ｖｐが２．０Ｖとなるように調整し、コンデンサＣ４１の容量値をＣ＝０．１μＦとした場合、カレントミラー回路４２がコンデンサＣ４１に流入させるべき一定の電流Ｉは、Ｉ×ｔ＝Ｃ×Ｖｐの関係式より、Ｉ＝１９５μＡとなる。

　電流ｉの検出精度を低下させる要因としては、小信号電源９の電圧変動、分圧器４１の分圧比を決定する抵抗器Ｒ４０及びＲ４１の抵抗値の変動、高電圧電源１及び負荷２の間に接続された抵抗器Ｒ１２の抵抗値の変動、増幅器３１及び３２の増幅率の変動等が挙げられる。なお、その電圧が鋸波信号の電圧となるコンデンサＣ４１については、容量値の変動が式（１）におけるＴ１の変動となって現れるが、Ｔ２も同率で変動するため、式（１）の算出結果に影響を与えることはない。

　一方、抵抗器Ｒ４０及びＲ４１については、抵抗値の変動が分圧比に影響を与えないように温度特性等を選択することが好ましい。また、増幅器３１の増幅率の絶対値は、抵抗器Ｒ３３の抵抗値に対する抵抗器Ｒ３１の抵抗値の比の値であり、増幅器３２の増幅率の絶対値は、抵抗器Ｒ３６の抵抗値に対する抵抗器Ｒ３４の抵抗値の比の値に１を加算した値であって、これらの増幅率についても抵抗値の変動の影響が相殺するようにしておくことが好ましい。

　以下では、上述したマイコン８の動作を、それを示すフローチャートを用いて詳述する。以下に示す処理は、不図示のＲＯＭに予め格納されている制御プログラムに従って、ＣＰＵ８１により実行される。
　図５は、周期信号割込処理におけるＣＰＵ８１の処理手順を示すフローチャートであり、図６、図７及び図８の夫々は、第１タイマ割込処理、第２タイマ割込処理及び第３タイマ割込処理におけるＣＰＵ８１の処理手順を示すフローチャートである。図５の割込処理は、第２の信号の立ち上がりで実行される。図６、図７及び図８夫々の割込処理は、第２の信号、ＡＮＤ回路６１の出力信号及びＡＮＤ回路６２の出力信号により、第１タイマ、第２タイマ及び第３タイマのキャプチャレジスタに計数値が保持された時に実行される。

　図５の処理で用いるｒ及びβ夫々は、既に述べたとおり抵抗器Ｒ１２の抵抗値及び増幅器３１，３２の増幅率の絶対値である。また、Ｔ３は、ＡＮＤ回路６２の出力信号がＬレベルである期間の長さである。図６、図７及び図８夫々の処理で用いる前縁フラグ１、前縁フラグ２及び前縁フラグ３は、信号幅を検知すべき信号の前縁における割込処理であることを示すフラグであり、不図示のＲＡＭに記憶される。Ｔ２及びＴ３は初期値を０としてＲＡＭに記憶される。Ｔ１は、直前に検知された値がＲＡＭに記憶されている。図５の処理で算出される電流ｉは、高電圧電源１から抵抗器Ｒ１２を介して負荷２に流れる電流を正の電流とする。

　図５の周期信号割込処理が実行された場合、ＣＰＵ８１は、ＲＡＭに記憶したＴ３が０であるか否かを判定する（Ｓ１１）。Ｔ３が０である場合（Ｓ１１：ＹＥＳ）、即ち第２の信号による前回の周期信号割込処理以降にＴ３が検知されていない場合、ＣＰＵ８１は、Ｔ２をＴ１で除算してＤＵＴＹとし（Ｓ１２）、次回の周期信号割込処理のためにＴ２を０とする（Ｓ１３）。その後、ＣＰＵ８１は、Ｖｐをｒ×βで除算した結果にＤＵＴＹを乗算して電流ｉを算出し（Ｓ１４）、割り込まれたルーチンにリターンする。なお、第２の信号による前回の周期信号割込処理以降にＴ２及びＴ３が共に検知されていない場合、ｉ＝０と算出される。

　一方、ステップＳ１１でＴ３が０ではない場合（Ｓ１１：ＮＯ）、ＣＰＵ８１は、Ｔ３をＴ１で除算してＤＵＴＹとし（Ｓ１５）、次回の周期信号割込処理のためにＴ３を０とする（Ｓ１６）。その後、ＣＰＵ８１は、Ｖｐをｒ×βで除算した結果にＤＵＴＹを乗算して負の電流ｉを算出し（Ｓ１７）、割り込まれたルーチンにリターンする。

　次に、図６に示す第１タイマ割込処理が実行された場合、ＣＰＵ８１は、前縁フラグ１が１であるか否かを判定し（Ｓ２１）、１である場合（Ｓ２１：ＹＥＳ）、ＣＰＵ８１は、キャプチャレジスタの内容を前縁値１として読み出して（Ｓ２２）ＲＡＭに記憶する（Ｓ２３）。その後、ＣＰＵ８１は、前縁フラグ１を０にクリアして（Ｓ２４）、割り込まれたルーチンにリターンする。

　一方、ステップＳ２１で前縁フラグ１が１ではない場合（Ｓ２１：ＮＯ）、ＣＰＵ８１は、キャプチャレジスタの内容を後縁値１として読み出し（Ｓ２５）、後縁値１からＲＡＭに記憶した前縁値１を減算してＴ１を算出する（Ｓ２６）。算出されたＴ１はＲＡＭに記憶される（図示を省略、以下同様）。その後、ＣＰＵ８１は、Ｔ１が所定値より大きいか否かを判定し（Ｓ２７）、大きくない場合（Ｓ２７：ＮＯ）、ステップＳ２８以降をスキップして割り込まれたルーチンにリターンする。

　ステップＳ２７でＴ１と所定値とを比較するのは、算出されたＴ１が、図４に示す時刻ｔ２からｔ３までの期間（即ち第２の信号がＨレベルである期間）の長さであった場合のＴ１を廃棄するためである。所定値は、時刻ｔ３からｔ１２までの期間の長さより小さく、時刻ｔ２からｔ３までの期間の長さより大きい値にしておく。ステップＳ２７から直ちにリターンした場合に、次回の第１タイマ割込処理で算出されるＴ１は、時刻ｔ２からｔ１２までの期間の長さであり、実際のＴ１より大きい。但し、その後の第１タイマ割込処理にて、時刻ｔ３からｔ１２までの期間の長さがＴ１として正しく算出される。

　ステップＳ２７でＴ１が所定値より大きい場合（Ｓ２７：ＹＥＳ）、ＣＰＵ８１は、次回の第１タイマ割込処理のために前縁フラグ１を１にセットし（Ｓ２８）、更に第２タイマ割込処理のために前縁フラグ２を１にセットする（Ｓ２９）と共に、第３タイマ割込処理のために前縁フラグ３を１にセットして（Ｓ３０）、割り込まれたルーチンにリターンする。

　次の図７に示す第２タイマ割込処理におけるステップＳ３１からＳ３５までの処理は、図６に示した第１割込処理におけるステップＳ２１からＳ２５までの処理における前縁フラグ１、前縁値１及び後縁値１の夫々を、前縁フラグ２、前縁値２及び後縁値２に置き換えたものであるため、その説明を省略する。

　ステップＳ３５で、キャプチャレジスタの内容を後縁値２として読み出したＣＰＵ８１は、後縁値２からＲＡＭに記憶した前縁値２を減算してＴ２を算出する（Ｓ３６）。その後、ＣＰＵ８１は、次回の第２タイマ割込処理のために前縁フラグ２を１にセットして（Ｓ３７）、割り込まれたルーチンにリターンする。

　次の図８に示す第３タイマ割込処理におけるステップＳ４１からＳ４５までの処理は、図７に示した第２割込処理におけるステップＳ３１からＳ３５までの処理における前縁フラグ２、前縁値２及び後縁値２の夫々を、前縁フラグ３、前縁値３及び後縁値３に置き換えたものであるため、その説明を省略する。

　ステップＳ４５で、キャプチャレジスタの内容を後縁値３として読み出したＣＰＵ８１は、後縁値３からＲＡＭに記憶した前縁値３を減算してＴ３を算出する（Ｓ４６）。その後、ＣＰＵ８１は、次回の第３タイマ割込処理のために前縁フラグ３を１にセットして（Ｓ４７）、割り込まれたルーチンにリターンする。

　以上のように本実施の形態１によれば、高電圧電源１の一端及び負荷２の間に接続された抵抗器Ｒ１２の両端間に生じる電圧を増幅器３１，３２で増幅して比較器５１，５２で鋸波信号の電圧と比較し、鋸波信号の電圧が直線的に漸増する傾斜期間における比較器５１，５２の比較結果を示す信号の長さＴ２，Ｔ３と、上記傾斜期間を示す信号の長さＴ１とを検知し、検知した長さの比率に基づいて抵抗器Ｒ１２に流れる電流を検出する。
　これにより、鋸波信号のピーク電圧Ｖｐに対する増幅器３１，３２の出力電圧の比率が算出され、この比率と、ピーク電圧Ｖｐ、増幅器３１，３２の増幅率の絶対値β及び抵抗器Ｒ１２の抵抗値ｒとに基づいて電流値ｉが検出される。
　従って、広いダイナミックレンジで高精度に、且つ良好なステップ応答で電流を検出することが可能となる。

　また、実施の形態１によれば、所謂インプットキャプチャ機能を有するタイマ８２に上記傾斜期間を示す第２の信号及び上記比較結果を示すＡＮＤ回路６１，６２の出力信号を入力し、夫々の信号の前縁及び後縁で保持されたカウンタの計数値の差分に応じてこれらの信号の長さを検知する。
　従って、例えば信号の前縁及び後縁における割込処理で逐次変化するカウンタの計数値を読み出して時間差を検知する場合と比較して、上記傾斜期間を示す信号の長さ及び上記比較結果を示す信号の長さを高精度に検知することが可能となる。

　更に、実施の形態１によれば、上記傾斜期間を示す信号及び上記比較結果を示す信号を夫々生成する鋸波発生器４及びＡＮＤ回路６１，６２と、これらの信号に基づいて電流を検出するマイコン８とを絶縁回路７で電気的に絶縁して分離しつつ、鋸波発生器４及びＡＮＤ回路６１，６２からマイコン８に信号を伝達する。
　従って、マイコン８を除くその他の回路部分の基準電位の如何にかかわらず、抵抗器Ｒ１２に流れる電流を検出することが可能となる。

　更にまた、実施の形態１によれば、抵抗器Ｒ１２の両端間の微少な電圧が低ノイズで安定に増幅されるため、抵抗器Ｒ１２に流れる電流を高精度に検出することが可能となる。

　なお、実施の形態１にあっては、鋸波信号における電圧が直線的に漸増する期間を傾斜期間としたが、これに限定されるものではない。例えば、図４に示す時刻ｔ３からｔ１２までの期間に対応する期間中に鋸波信号の電圧が右肩下がりに漸減する場合は、この期間を傾斜期間としてもよい。この場合、ＡＮＤ回路６１は、第２の信号がＬレベルである期間だけ比較器５１からのＬレベルの信号を通過させることにより、比較器５１からの信号の立ち上がり（後縁）をアクティブロウの第２の信号の後縁まで早めて出力する。

　また例えば、図４に示す時刻ｔ２からｔ３までの期間中に鋸波信号の電圧が直線的に漸減する場合は、この期間を傾斜期間としてもよいし、鋸波信号の電圧が直線的に漸増及び漸減する両期間を連結して傾斜期間としてもよい。

　上記の２つの場合のうち、前者の場合は、第２の信号がＨレベルである期間により上述の傾斜期間が示されるから、第２の信号を反転させた信号をＡＮＤ回路６１，６２の他の入力端子及び絶縁回路に入力すればよい。後者の場合は、傾斜期間の長さと鋸波信号の周期とが実質的に一致するため、図４に示す第２の信号を、時刻ｔ２で立ち上がって直ぐに立ち下がる細いパルスにすればよい。この場合は更に、不要なＡＮＤ回路６１，６２を削減して、比較器５１，５２の出力信号を絶縁回路７に入力すればよい。ＡＮＤ回路６１，６２を削減した場合は、比較器５１，５２が比較部及び第２生成部に相当する。

　更に例えば、鋸波信号に代えて三角波信号を用いてもよい。この場合、三角波信号の電圧が漸増する期間、漸減する期間及び両期間を連結した期間のうち、何れの期間を傾斜期間にしてもよい。何れの期間を傾斜期間とする場合であっても、電流検出回路の動作は、前述の内容で説明し尽くされている。

（変形例）
　実施の形態１が、比較器５１，５２の出力信号をＡＮＤ回路６１，６２及び絶縁回路７を介してマイコン８に伝達する形態であるのに対し、実施の形態１の変形例は、比較器５１，５２の出力信号のＯＲをとった信号をＡＮＤ回路６１及び絶縁回路７を介してマイコン８に伝達する形態である。

　図９は、本発明の実施の形態１の変形例に係る電流検出回路の構成例を示すブロック図である。図９に示す電流検出回路は、実施の形態１の図１に示す電流検出回路と比較して、ＡＮＤ回路６２が削減されており、且つ、比較器５１及び５２の出力信号について負論理のＯＲをとるＯＲ回路６３が追加されており、ＯＲ回路６３の出力端子がＡＮＤ回路６１の一の入力端子に接続されている点が異なる。従って、絶縁回路７は２つのフォトカプラ７１，７２を含む２回路があれば十分であり、マイコン８のタイマ８２には第３タイマが含まれていなくてもよい。

　本変形例では、実施の形態１におけるＴ２及びＴ３が区別されることなく検知されるため、図４に示したタイミング図と同じタイミング図を用いて電流検出回路の動作を説明することができる。また、図５に示した周期信号割込処理では、ステップＳ１１の判定処理及びステップＳ１５からＳ１７までの処理が不要となる。更に、図８に示した第３タイマ割込処理の全体が不要となる。その他については、実施の形態１の場合と同様である。

　以上のように本実施の形態１の変形例によれば、検出される電流の正負が区別されない点を除けば、内蔵するタイマ数が少ないマイコンを用いた場合であっても、実施の形態１と同様の効果を奏する。

（実施の形態２）
　実施の形態１が、マイコン８のタイマ８２にて３つの信号（第２の信号及びＡＮＤ回路６１，６２の出力信号）の信号幅を並列的に検知する形態であるのに対し、実施の形態２は、タイマ８２にて上記３つの信号の信号幅を時系列的に検知する形態である。

　図１０は、本発明の実施の形態２に係る電流検出回路の構成例を示すブロック図である。図１０に示す電流検出回路は、実施の形態１の図１に示す電流検出回路と比較して、絶縁回路７及びマイコン８の間にマルチプレクサ（選択部に相当、以下ＭＵＸという）８５が接続されており、マイコン８に出力ポート８４が追加されている点が異なる。ＭＵＸ８５からの出力信号は、マイコン８の第１及び第２タイマ用の入力端子に入力されている。マイコン８の割込用入力端子には、信号が入力されていない。

　タイマ８２は、第１タイマにより、第１タイマ用の入力端子に入力された信号の信号幅を検知し、第２タイマにより、第２タイマ用の入力端子に入力された第２の信号の周期を検知するか、又はＭＵＸ８５の選択を切り替える周期を計時する。マイコン８のタイマ８２には第３タイマが含まれていなくてもよい。第１タイマは、実施の形態１と同様に第１タイマ用の入力端子に入力された信号の立ち下がり及び立ち上がりでカウンタの計数値をキャプチャレジスタに保持して割込要求を発生する。第２タイマは、第２タイマ用の入力端子に入力された第２の信号の周期を検知する場合に、第２の信号の立ち上がりでカウンタの計数値をキャプチャレジスタに保持して割込要求を発生する。第２タイマが周期を計時する場合は、インプットキャプチャ機能が解除される。

　ＭＵＸ８５は、Ｖｃｃから電源が供給されており、４つの被選択入力端子に入力された信号を、マイコン８からの２ビットの選択信号の組み合わせにより選択的に切り替えて、マイコン８の第１及び第２タイマ用の入力端子に伝達すべく出力する。

　ＭＵＸ８５の第１から第３の被選択入力端子には、前述の第２の信号及びＡＮＤ回路６１，６２の出力信号が、絶縁回路７を介して各別に入力されている。ＭＵＸ８５の第４の被選択入力端子は、接地電位に接続されている。ＭＵＸ８５の２つの選択入力端子には、マイコン８が有する出力ポート８４から２ビットの選択信号が入力される。この構成により、ＣＰＵ８１が第２の信号及びＡＮＤ回路６１，６２の出力信号のうち、何れの信号をも選択しない場合（以下、この状態を非選択という）は、ＭＵＸ８５から強制的にＬレベルの信号が出力される。

　次に、高電圧電源１から負荷２に正の電流が流れる場合を例にして、鋸波発生器４の動作をより詳細に説明する。
　図１１は、本発明の実施の形態２に係る電流検出回路の動作を説明するためのタイミング図である。図１１に示す６つのタイミング図は、何れも同一の時間軸を横軸としてあり、縦軸には、図の上段から、第２の信号のレベル、ＡＮＤ回路６１の出力信号のレベル、ＡＮＤ回路６２の出力信号のレベル、タイマ８２に含まれる第１タイマによる検知フェーズの区別、ＭＵＸ８５の出力信号のレベル、及びタイマ８２に含まれる第２タイマによる周期タイマの動作期間を示してある。

　図１１で、第１タイマによる検知フェーズに示されたＴ１検知フェーズ、Ｔ２検知フェーズ及びＴ３検知フェーズの夫々は、ＣＰＵ８１が、第２の信号、ＡＮＤ回路６１の出力信号及びＡＮＤ回路６２の出力信号を選択すべく選択信号を出力しているフェーズを表す。検知フェーズの区別は不図示のＲＡＭに記憶されており、初期状態はＴ１検知フェーズである。

　Ｔ１検知フェーズが継続している状態では、ＭＵＸ８５の被選択入力端子に入力される信号のうち第２の信号が選択されているから、時刻ｔ２及びｔ１２における第２の信号の立ち上がりで第２タイマのカウンタの計数値がキャプチャレジスタに保持されて割込要求が発生する。ＣＰＵ８１は、この割込要求に対する割込処理にて、第２の信号の周期Ｔ０を検知する。

　その後、ＣＰＵ８１は、検知フェーズをＴ２検知フェーズに更新すると共に、ＭＵＸ８５の被選択入力端子に入力される信号のうちＡＮＤ回路６１の出力信号を選択すべく出力ポート８４から選択信号を出力する。ＣＰＵ８１は、更に、第２タイマを用いて周期Ｔ０の周期タイマを起動する。

　Ｔ１検知フェーズでは、更に、時刻ｔ３及びｔ１２における第２の信号の立ち下がり及び立ち上がりで第１タイマのカウンタの計数値がキャプチャレジスタに保持されて割込要求が発生する。ＣＰＵ８１は、この割込要求に対する割込処理にて、第２の信号がＬレベルである期間の長さＴ１を検知する。

　続くＴ２検知フェーズでは、ＭＵＸ８５の被選択入力端子に入力される信号のうちＡＮＤ回路６１の出力信号が選択されているから、時刻ｔ１３及びｔ１４におけるＡＮＤ回路６１の出力信号の立ち下がり及び立ち上がりで第１タイマのカウンタの計数値がキャプチャレジスタに保持されて割込要求が発生する。ＣＰＵ８１は、この割込要求に対する割込処理にて、ＡＮＤ回路６１の出力信号がＬレベルである期間の長さＴ２を検知する。

　時刻ｔ２２で第２タイマによる周期タイマがタイムアップして割込要求が発生した場合、ＣＰＵ８１は、この割込要求に対する割込処理にて、検知フェーズをＴ３検知フェーズに更新すると共に、ＭＵＸ８５の被選択入力端子に入力される信号のうちＡＮＤ回路６２の出力信号を選択すべく出力ポート８４から選択信号を出力する。ＣＰＵ８１は、更に、第２タイマを用いて周期Ｔ０の周期タイマを再起動する。

　続くＴ３検知フェーズでは、ＭＵＸ８５の被選択入力端子に入力される信号のうちＡＮＤ回路６２の出力信号が選択されているが、本実施の形態２ではこの出力信号がＨレベルに維持されているため、ＡＮＤ回路６２の出力信号がＬレベルである期間の長さＴ３が検知されることはない。それにもかかわらず、第２タイマによる周期タイマが時刻ｔ３２でタイムアップすることにより、ＣＰＵ８１は、Ｔ３検知フェーズを時刻ｔ３２で終了させることができる。

　時刻ｔ３２で第２タイマによる周期タイマがタイムアップして割込要求が発生した場合、ＣＰＵ８１は、この割込要求に対する割込処理にて、検知フェーズをＴ１検知フェーズに更新した後、第２タイマをインプットキャプチャの設定に変更する。ＣＰＵ８１は、更に、ＭＵＸ８５の被選択入力端子に入力される信号のうち接地電位の信号を極く短時間だけ選択した後、第２の信号を選択すべく出力ポート８４から選択信号を出力する。これにより、ＭＵＸ８５の出力信号が、時刻ｔ３２で必ず立ち上がることとなる。つまり、時刻ｔ３２以降のＴ１検知フェーズでは、時刻ｔ２以降のＴ１検知フェーズと全く同じ動作が繰り返される。

　以下では、上述したマイコン８の動作を、それを示すフローチャートを用いて詳述する。以下に示す処理は、不図示のＲＯＭに予め格納されている制御プログラムに従って、ＣＰＵ８１により実行される。
　図１２は、第２タイマ割込処理におけるＣＰＵ８１の処理手順を示すフローチャートであり、図１３は、周期タイマ割込処理におけるＣＰＵ８１の処理手順を示すフローチャートであり、図１４は、第１タイマ割込処理におけるＣＰＵ８１の処理手順を示すフローチャートであり、図１５は、前縁値・後縁値読出のサブルーチンに係るＣＰＵ８１の処理手順を示すフローチャートである。図１２及び１４の割込処理は、夫々第２タイマ及び第１タイマのキャプチャレジスタに計数値が保持された時に実行される。図１３の割込処理は、第２タイマによる周期タイマがタイムアップした時に実行される。

　図１２の処理で用いる開始フラグは、周期を検知すべき信号の開始時点における割込処理であることを示すフラグであり、不図示のＲＡＭに記憶される。図１４の処理で用いる前縁フラグは、信号幅を検知すべき信号の前縁における割込処理であることを示すフラグであり、ＲＡＭに記憶される。検知フェーズの区別もＲＡＭに記憶される。Ｔ２及びＴ３は初期値を０としてＲＡＭに記憶される。Ｔ１は、直前に検知された値がＲＡＭに記憶されている。第２タイマは、インプットキャプチャの設定になっている。

　図１２の第２タイマ割込処理が実行された場合、ＣＰＵ８１は、現在がＴ１検知フェーズであるか否かを判定し（Ｓ５１）、Ｔ１検知フェーズではない場合（Ｓ５１：ＮＯ）、何も処理せずに割り込まれたルーチンにリターンする。一方、現在がＴ１検知フェーズである場合（Ｓ５１：ＹＥＳ）、ＣＰＵ８１は、開始フラグが１であるか否かを判定し（Ｓ５２）、１である場合（Ｓ５２：ＹＥＳ）、キャプチャレジスタの内容を開始値として読み出して（Ｓ５３）ＲＡＭに記憶する（Ｓ５４）。

　その後、ＣＰＵ８１は、前縁フラグを０にクリアし（Ｓ５５）、電流検出に係るサブルーチンを呼び出して実行した（Ｓ５６）後、割り込まれたルーチンにリターンする。
　なお、電流検出に係るサブルーチンの処理内容は、時刻ｔ２より前に検知されたＴ１、Ｔ２及びＴ３に基づいて電流ｉを検出するものであり、実施の形態１の図５に示す周期信号割込処理におけるステップＳ１１からＳ１７までの内容と全く同一であるため、フローチャートの図示及びその説明を省略する。

　ステップＳ５２で、開始フラグが１ではない場合（Ｓ５２：ＮＯ）、ＣＰＵ８１は、キャプチャレジスタの内容を終了値として読み出し（Ｓ５７）、終了値からＲＡＭに記憶した開始値を減算してＴ０を算出する（Ｓ５８）。算出されたＴ０はＲＡＭに記憶される（図示を省略、以下同様）。その後、ＣＰＵ８１は、次回の第２タイマ割込処理のために開始フラグを１にセットし（Ｓ５９）、検知フェーズをＴ２検知フェーズに更新した（Ｓ６０）後、ＭＵＸ８５の被選択入力端子に入力される信号のうちＡＮＤ回路６１の出力信号を選択すべく出力ポート８４から選択信号を出力する（Ｓ６１）。

　次いで、ＣＰＵ８１は、第２タイマについて、インプットキャプチャの設定を解除すべく設定変更し（Ｓ６２）、第２タイマによる周期タイマをスタートさせて（Ｓ６３）割り込まれたルーチンにリターンする。この場合に周期タイマに設定される周期は、ステップＳ５８で算出したＴ０である。

　次に、図１３に示す周期タイマ割込処理が実行された場合、ＣＰＵ８１は、現在がＴ２検知フェーズであるか否かを判定し（Ｓ７１）、Ｔ２検知フェーズである場合（Ｓ７１：ＹＥＳ）、検知フェーズをＴ３検知フェーズに更新する（Ｓ７２）。その後、ＣＰＵ８１は、ＭＵＸ８５の被選択入力端子に入力される信号のうちＡＮＤ回路６２の出力信号を選択すべく出力ポート８４から選択信号を出力し（Ｓ７３）、第２タイマによる周期タイマを再スタートさせて（Ｓ７４）割り込まれたルーチンにリターンする。

　ステップＳ７１で、現在がＴ２検知フェーズではない場合（Ｓ７１：ＮＯ）、即ちＴ３検知フェーズである場合、ＣＰＵ８１は、検知フェーズをＴ１検知フェーズに更新した（Ｓ７５）後、第２タイマを再びインプットキャプチャに設定変更する（Ｓ７６）。更に、ＣＰＵ８１は、一旦ＭＵＸ８５を非選択にした（Ｓ７７）後、ＭＵＸ８５の被選択入力端子に入力される信号のうち、第２の信号を選択すべく出力ポート８４から選択信号を出力して（Ｓ７８）、割り込まれたルーチンにリターンする。

　次に、図１４に示す第１タイマ割込処理が実行された場合、ＣＰＵ８１は、現在がＴ１検知フェーズであるか否かを判定し（Ｓ８１）、Ｔ１検知フェーズである場合（Ｓ８１：ＹＥＳ）、前縁値・後縁値読出に係るサブルーチンを呼び出して実行し（Ｓ８２）、サブルーチンで算出されたＴｘをＴ１に代入して（Ｓ８３）割り込まれたルーチンにリターンする。

　ステップＳ８１で、現在がＴ１検知フェーズではない場合（Ｓ８１：ＮＯ）、ＣＰＵ８１は、現在がＴ２検知フェーズであるか否かを判定し（Ｓ８４）、Ｔ２検知フェーズである場合（Ｓ８４：ＹＥＳ）、前縁値・後縁値読出に係るサブルーチンを呼び出して実行し（Ｓ８５）、サブルーチンで算出されたＴｘをＴ２に代入して（Ｓ８６）割り込まれたルーチンにリターンする。

　ステップＳ８４で、現在がＴ２検知フェーズではない場合（Ｓ８４：ＮＯ）、即ちＴ３検知フェーズである場合、ＣＰＵ８１は、前縁値・後縁値読出に係るサブルーチンを呼び出して実行し（Ｓ８７）、サブルーチンで算出されたＴｘをＴ３に代入して（Ｓ８８）割り込まれたルーチンにリターンする。

　次に、図１５に示す前縁値・後縁値読出に係るサブルーチンが呼び出された場合、ＣＰＵ８１は、前縁フラグが１であるか否かを判定する（Ｓ９１）。前縁フラグが１である場合（Ｓ９１：ＹＥＳ）、ＣＰＵ８１は、キャプチャレジスタの内容を前縁値として読み出して（Ｓ９２）ＲＡＭに記憶し（Ｓ９３）、前縁フラグを０にクリアして（Ｓ９４）、呼び出されたルーチンにリターンする。

　一方、ステップＳ９１で前縁フラグが１ではない場合（Ｓ９１：ＮＯ）、ＣＰＵ８１は、キャプチャレジスタの内容を後縁値として読み出し（Ｓ９５）、後縁値からＲＡＭに記憶した前縁値を減算してＴｘを算出する（Ｓ９６）。算出されたＴｘはＲＡＭに記憶される（図示を省略）。その後、ＣＰＵ８１は、前縁フラグを１にセットして（Ｓ９７）、呼び出されたルーチンにリターンする。

　以上のように本実施の形態２によれば、上述の傾斜期間を示す信号及び比較結果を示す信号をＭＵＸ８５で選択的に切り替えて鋸波発生器４及びＡＮＤ回路６１，６２からマイコン８に伝達する。この切り替えは、上記傾斜期間を示す信号が伝送されているときの信号周期Ｔ０に応じて行われる。
　従って、上記傾斜期間を示す信号の信号幅及び上記比較結果を示す信号の信号幅を時系列的に検知することが可能となり、マイコン８で使用するタイマ数が１つ削減される。なお、上記比較結果を示す信号が伝送されている間に信号幅が検知されない場合は、値が０の信号幅に対応して値が０の電流を検出することが可能となる。

　今回開示された実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施の形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

　１　高電圧電源
　２　負荷
　３１、３２　増幅器
　４　鋸波発生器
　４１　分圧器
　４２　カレントミラー回路
　４４　遅延器
　５１、５２　比較器
　６１、６２　ＡＮＤ回路
　６３　ＯＲ回路
　７　絶縁回路
　７１、７２、７３　フォトカプラ
　８　マイコン
　８１　ＣＰＵ
　８２　タイマ
　８３　割込コントローラ
　８４　出力ポート
　８５　ＭＵＸ
　９　小信号電源
　Ｃ４１、Ｃ４２　コンデンサ
　ＩＶ４１、ＩＶ４２　インバータ
　Ｑ４３　トランジスタ

Claims

　電源及び負荷の間で抵抗器を介して流れる電流を検出する電流検出回路において、
　三角波信号又は鋸波信号を発生する発生部と、
　該発生部で発生する信号の電圧が直線的に漸増又は漸減する期間を示す信号を生成する第１生成部と、
　前記抵抗器の両端間の電圧を増幅する増幅部と、
　該増幅部で増幅した信号の電圧及び前記発生部で発生した電圧を比較する比較部と、
　前記期間における前記比較部の比較結果を示す信号を生成する第２生成部と、
　前記第１生成部からの信号の信号幅に対する前記第２生成部からの信号の信号幅の比に基づいて前記抵抗器に流れる電流を検出する検出部と
　を備えることを特徴とする電流検出回路。
　前記検出部は、周期信号を計数するカウンタの計数値を、信号幅を検知すべき信号の前縁及び後縁で保持して差分をとることにより、前記第１及び第２生成部夫々からの信号の信号幅を検知することを特徴とする請求項１に記載の電流検出回路。
　前記第１及び第２生成部と前記検出部とを電気的に絶縁して前記第１及び第２生成部から前記検出部に信号を伝達する絶縁部を備えることを特徴とする請求項１又は２に記載の電流検出回路。
　前記抵抗器の端子の何れか一方の電位を、前記第１及び第２生成部の基準電位とすることを特徴とする請求項３に記載の電流検出回路。
　前記第１及び第２生成部からの信号を選択的に切り替えて前記検出部に伝達する選択部を備え、
　前記検出部は、前記選択部を介して伝達された前記第１生成部からの信号の周期に応じて前記選択部を切り替える
　ことを特徴とする請求項１から４の何れか１項に記載の電流検出回路。