WO2017016009A1 - 一种薄膜晶体管的控制电路 - Google Patents

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Definitions

  • the present invention provides a control circuit for a thin film transistor, comprising: a substrate; a silicon nitride layer (SiNx) disposed on the substrate; a silicon dioxide layer (SiO2) disposed on the a silicon nitride layer; a light shielding layer is disposed in the silicon nitride layer (SiNx), the light shielding layer includes a first light shielding region and a second light shielding region; and at least one N-type metal oxide semiconductor (NMOS) corresponds to The first light-shielding region is disposed on the silicon dioxide layer; and at least one P-type metal oxide semiconductor is disposed on the silicon dioxide layer corresponding to a position of the second light-shielding region; wherein
  • the N-type metal oxide semiconductor (NMOS) and the P-type metal oxide semiconductor (PMOS) each have a gate electrode layer, and the first control signal received by the gate electrode layer potential pulse is received by the light shielding layer
  • the second control signal is synchronized with the
  • the control circuit of the thin film transistor further includes: an organic layer located above the P-type metal oxide semiconductor and the N-type metal oxide semiconductor; and a bottom transparent conductive layer located above the organic layer, the organic substance a layer for isolating the bottom transparent conductive layer and the source/drain electrode layer; a protective layer located above the organic layer, the bottom transparent conductive layer, and a metal layer; and a transparent conductive layer Located above the protective layer, after passing through the protective layer and the organic layer, the top transparent conductive layer is electrically connected to the source/drain electrode layer, and the protective layer is used to block the bottom a transparent conductive layer and the top transparent conductive layer.
  • Figure 8 is a layout diagram (layout) of the prior art buffer of Figure 7 with two inverter connections;
  • the N-type metal oxide semiconductor 42 includes an N-type polysilicon layer 206 on the silicon dioxide layer 204, and two N-type layers 218 on the inner side of the two N-type layers 218. Bonding to both outer sides of the N-type polysilicon layer 206; two N+-type layers 205, each of the two N+-type layers 205 being bonded to both outer sides of the N-type layer 218; a gate insulating layer 215 located at the An N-type polysilicon layer 206, the two N-type layers 218, the two N+ type layers 205, and the silicon dioxide layer 204; an inner dielectric layer 209 (inter-level a dielectric, ILD) on the patterned gate electrode layer 208 and the gate insulating layer 215; two vias penetrating the inner dielectric layer 209 and the gate insulating layer 215; Source/drain electrodes each connecting the N+ type layer 205 of the N-type metal oxide semiconductor 42 via the via; the gate insulating layer 215
  • the P-type metal oxide semiconductor 62 includes: a P-type polysilicon layer 217 on the silicon dioxide layer 204; two P+-type layers 207, each of the two P+-type layers 207 being bonded to the Two outer sides of the P-type polysilicon layer 217; the gate insulating layer 215 is located on the P-type polysilicon layer 217, the two P+-type layers 207, and the silicon dioxide layer 204; an inner dielectric layer 209 On the patterned gate electrode layer 208 and the gate insulating layer 215; two vias penetrating the inner dielectric layer 209 and the gate insulating layer 215; and two sources/ Drain electrodes each connecting the P+ type layer 207 of the P-type metal oxide semiconductor 62 via the via; the gate insulating layer 215 insulatingly separating the gate electrode of the P-type metal oxide semiconductor 62 The layer 208 and the P-type polysilicon layer 217, when the gate electrode layer 208 of the P-type metal oxide semiconductor 62 bonded to the
  • FIG. 5 is a layout diagram (layout) of a P-type metal oxide semiconductor 62 control circuit.
  • FIG. 6 is a circuit diagram and a waveform diagram of the P-type metal oxide semiconductor 62 control circuit of FIG.
  • the present invention is not limited to the gate line 41 in FIG. 4, and is only used to connect the gate electrode layer 208 of the plurality of N-type metal oxide semiconductors 42, and is not limited to the gate line 41 in FIG.
  • the gate electrode layer 208 of the plurality of P-type metal oxide semiconductors 62 is connected.
  • Another embodiment of the present invention is for simultaneously connecting at least one N-type metal oxide semiconductor 42 and at least one P-type metal oxide semiconductor 62.
  • the present invention provides a plurality of clock synchronization area common gates to reduce device leakage current control.
  • the second control signal of the light shielding layer, the first inverter 87 is controlled in a first clock synchronization area, and the second inverter 88 is controlled in a second clock synchronization area.
  • the first synchronization area signal control generating unit 94 controls the line 43 via a light shielding layer, The first light-shielding region 2031 of the P-type metal oxide semiconductor 62 for connecting the first inverter 87 in the first clock synchronization region, and the second portion of the N-type metal oxide semiconductor 42 a light shielding area 2032, the second synchronization area signal control generating unit 95, via another one of the light shielding layer control lines 43, for coupling the P of the second inverter 88 in the second clock synchronization area a metal oxidized semiconductor 62, the first light-shielding region 2031, and the second light-shielding region 2032 of the N-type metal oxide semiconductor 42; in the first clock synchronization region, the first inverter 87 is controlled
  • the first inverter 87 is controlled by a first clock synchronization region using the N-type metal oxide semiconductor 42 and the P-type metal oxide semiconductor 62 of FIG.
  • the method includes: a substrate 201; two light shielding layers respectively located in a silicon nitride layer 202 on the substrate 201; a silicon dioxide layer 204 on the silicon nitride layer 202; an N-type metal oxide semiconductor 42 is located a silicon dioxide layer 204 and a corresponding one of the light shielding layers; a P-type metal oxide semiconductor 62 on the silicon dioxide layer 204 and another corresponding light shielding layer, wherein the N-type metal oxide semiconductor 42 and the P-type metal oxide semiconductor 62 each having a gate electrode layer 208; a gate line 41, the gate line 41 transmitting a synchronization-control signal in the same clock cycle in the first clock synchronization region
  • the gate line 41 is used to connect the gate electrode layer 208 of an N-type metal oxide semiconductor 42 and the gate electrode layer 208 of
  • the second inverter 88 is controlled by a second clock synchronization region using the N-type metal oxide semiconductor 42 and the P-type metal oxide semiconductor 62 of FIG.
  • the method includes: a substrate 201; two light shielding layers 203 are respectively located in a silicon nitride layer 202 on the substrate 201; a silicon dioxide layer 204 is located on the silicon nitride layer 202; an N-type metal oxide semiconductor 42 Located on the silicon dioxide layer 204 and a corresponding one of the light shielding layers 203; a P-type metal oxide semiconductor 62 is located on the silicon dioxide layer 204 and another corresponding light shielding layer 203, wherein the N type
  • the metal oxide semiconductor 42 and the P-type metal oxide semiconductor 62 each have a gate electrode layer 208; a gate line 41 that transmits synchronization in the same clock cycle in the second clock synchronization region
  • the control signal, the gate line 41 is used to connect the N-type metal oxide semiconductor 42 and the gate electrode layer 208 of the P
  • the output terminal 86 When the input terminal 85 of the second inverter 88 is at a high potential, the output terminal 86 is low, the N-type metal oxide semiconductor 42 is turned on, the P-type metal oxide semiconductor 62 is not turned on, and the second reverse When the input terminal 85 of the device 88 is at a low potential, the output terminal 86 is at a high potential, the N-type metal oxide semiconductor 42 is not turned on, and the P-type metal oxide semiconductor 62 is turned on, because of the second clock synchronization region, the control station
  • the first control signal of the gate electrode layer 208 of the second inverter 88 and the second control signal of the second synchronization area signal control generating unit 95 are synchronous potential changes. A potential pulse is used to reduce the device leakage current generated by the second inverter 88.
  • the gate line 41 and the gate electrode layer 208, the photomask is generally a first metal layer M1, a source/drain electrode layer 211, and an output terminal connecting the first inverter 87 and the second inverter 88. 86.
  • the photomask is generally a second metal layer M2. However, it is not limited thereto.

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Abstract

一种薄膜晶体管的控制电路，其中，包括：一基板(201)；一氮化硅层(202)，设置于所述基板(201)上；一二氧化硅层(204)，设置于所述氮化硅层(202)上；一遮光层位于所述氮化硅层(202)内，所述遮光层包含一第一遮光区(2031)与一第二遮光区(2032)；至少一N型金属氧化半导体(42)相应于所述第一遮光区(2031)的位置而设置于所述二氧化硅层(204)上；以及至少一P型金属氧化半导体(62)相应于所述第二遮光区(2032)的位置而设置于所述二氧化硅层(204)上；其中，所述N型金属氧化半导体(42)以及P型金属氧化半导体(62)，各自具有一栅极电极层(208)，所述栅极电极层(208)电位脉冲所接受的第一控制信号与所述遮光层所接收的第二控制信号为电位变化同步。

Description

一种薄膜晶体管的控制电路 技术领域
本发明涉及控制电路，特别涉及增加遮光层金属的控制电路的。
 背景技术
随着半导体低温多晶硅薄膜晶体管(LTPS TFT)的发展，而且由于低温多晶硅薄膜晶体管半导体本身超高载流子迁移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且很多人投入到系统置于面板上(System on Panel, SOP）的相关技术研究，并逐步成为现实。与此同时，由于低温多晶硅薄膜晶体管半导体高迁移率的因素，其漏电特性相对于非晶硅(Amorphous silicon， a-si)而言变得很差，漏电流成为在低温多晶硅薄膜晶体管设计中不可忽略的一部分。因此，如何有效控制低温多晶硅薄膜晶体管器件漏电流，也成为很多面板设计上的难题。
此外，在一般低温多晶硅薄膜晶体管(LTPS TFT)面板设计的过程中，遮光层金属的作用只局限于遮挡薄膜晶体管(TFT)器件的背沟道，降低薄膜晶体管器件的光生漏电流。因此，现有技术对于遮光层金属的利用率并不是很高。
 技术问题
本发明的一个目的在于提供一种薄膜晶体管的控制电路，以解决现有技术中LCD显示时，沟道会产生漏电流的问题。
本发明的另一个目的在于不改变原有低温多晶硅薄膜晶体管工艺中遮光层金属功能的前提下，使用遮光层背沟道与栅极电极层前沟道的同步平衡的结构，增加了对于遮光层金属的控制电路。通过遮光层控制信号和栅极电极层驱动信号的搭配，增大薄膜晶体管器件的导通电流和降低器件的关闭漏电流。
 技术解决方案
为解决上述问题,本发明提供一种薄膜晶体管的控制电路，包括:一基板；一氮化硅层(SiNx)，设置于所述基板上；一二氧化硅层(SiO2)，设置于所述氮化硅层上；一遮光层位于所述氮化硅层(SiNx)内，所述遮光层包含一第一遮光区与一第二遮光区；至少一N型金属氧化半导体(NMOS)相应于所述第一遮光区的位置而设置于所述二氧化硅层上；以及至少一P型金属氧化半导体相应于所述第二遮光区的位置而设置于所述二氧化硅层上；其中，所述N型金属氧化半导体(NMOS)以及P型金属氧化半导体(PMOS)，各自具有一栅极电极层，所述栅极电极层电位脉冲所接受的第一控制信号与所述遮光层所接收的第二控制信号为电位变化同步。
所述N型金属氧化半导体(NMOS)，包括:一N型多晶硅层位于所述二氧化硅层上；两N-型层，所述两N-型层的内侧各自接合于所述N型多晶硅层的两外侧；两N+型层，所述两N+型层各自接合于所述N-型层的两外侧；一栅极绝缘层，位于所述N型多晶硅层、所述两N-型层、所述两N+型层，以及所述二氧化硅层上；一内介电层(inter-level dielectric，ILD)，位于所述图案化栅极电极层以及所述栅极绝缘层上； 两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及两个源极/漏极电极，各自经由所述穿孔，连结所述N型金属氧化半导体的所述N+型层；所述栅极绝缘层绝缘分隔所述N型金属氧化半导体的所述栅极电极层与所述N型多晶硅层，当所述N型金属氧化半导体的所述栅极电极层是高电位时，使所述N型多晶硅层形成N型的一前沟道。
所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低。
所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
所述P型金属氧化半导体(PMOS)，包括:一P型多晶硅层于所述二氧化硅层上；两P+型层，所述两P+型层各自接合于所述P型多晶硅层的两外侧；以及所述栅极绝缘层，位于所述P型多晶硅层、所述两P+型层、以及所述二氧化硅层上；一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及两个源极/漏极电极，各自经由所述穿孔，连结所述P型金属氧化半导体的所述P+型层；所述栅极绝缘层绝缘分隔所述P型金属氧化半导体的所述栅极电极层与所述P型多晶硅层，当所述P型金属氧化半导体的所述栅极电极层是低电位时，使所述P型多晶硅层形成形成P型的一前沟道。
所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低。
所述的薄膜晶体管的控制电路，所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
所述的薄膜晶体管的控制电路，还包括:一有机物层，位于所述P型金属氧化半导体以及所述N型金属氧化半导体上方；一底透明导电层，位于所述有机物层上方，所述有机物层用以隔绝所述底透明导电层以及所述源极/漏极电极层；一保护层，位于所述有机物层、所述底透明导电层、以及一金属层上方；以及一顶透明导电层，位于所述保护层上方，所述顶透明导电层穿过所述保护层以及所述有机物层后，电性连接所述源极/漏极电极层，所述保护层用于阻隔所述底透明导电层以及所述顶透明导电层。
一种共栅极降低器件漏电流的控制电路，包含上述的薄膜晶体管的控制电路任一项，具有一N型控制电路、或一P型控制电路，其中所述N型控制电路，包括:一栅极线，用于连接于各个N型金属氧化半导体的所述栅极电极层，以提供所述第一控制信号；一遮光层控制线，用于连接各所述第一遮光区，以提供所述第二控制信号；一N型遮光层控制信号产生单元，连结所述遮光层控制线，用于产生所述第二控制信号；以及至少一数据线，各自连接N型金属氧化半导体的所述源极/漏极电极层；经由所述栅极线同步控制所连结的所述栅极电极层电位脉冲、以及经由所述N型遮光层控制信号产生单元同步控制所连结的所述遮光层电位脉冲;其中所述P型控制电路，包括:所述栅极线，用于接于各个P型金属氧化半导体的所述栅极电极层，以提供所述第一控制信号；所述遮光层控制线，用于对应连接各所述所述第二遮光区，以提供所述第二控制信号；一P型遮光层控制信号产生单元，连结所述遮光层控制线，用于产生所述第二控制信号；以及至少一数据线，各自连接P型金属氧化半导体的所述源极/漏极电极层；经由所述栅极线同步控制所连结的所述栅极电极层电位脉冲、以及经由所述P型遮光层控制信号产生单元同步控制所连结的所述遮光层电位脉冲。
一种多个时钟同步区共栅极降低器件漏电流的控制电路，包上述的薄膜晶体管的控制电路配置在不同时钟区任一项，具有一多时钟区的控制电路、或一缓冲器的控制电路，所述多时钟区的控制电路，包括:至少一栅极线，每一所述栅极线连结至少一P型金属氧化半导体的所述栅极电极层以及至少一N型金属氧化半导体的所述栅极电极层，同一时钟同步区中的各栅极线传输同步的一第一控制信号；至少一遮光层控制线，用于对应连结同一时钟同步区内所述至少一P型金属氧化半导体的一第一遮光区以及所述至少一N型金属氧化半导体的一第二遮光区；以及至少一同步区遮光层控制信号产生单元，对应连结同一时钟同步区内相对应所述遮光层控制线，用于产生一第二控制信号，以提供同步的所述第二控制信号予所述同一时钟同步区中的各遮光层控制线； 其中在同一时钟同步区内，经由所述栅极线施加予所连结的所述栅极电极层的所述第一控制信号与所述遮光层控制信号产生单元施加予所连结的所述遮光层的所述第二控制信号彼此同步；所述缓冲器的控制电路，包括:一第一反向器，所述第一反向器包括:一个所述N型金属氧化半导体连接一个所述P型金属氧化半导体，其中，所述第一反向器的一端为输入端，为所述栅极线连接一个所述N型金属氧化半导体的所述栅极电极层，以及连接一个所述P型金属氧化半导体的所述栅极电极层所形成，所述第一反向器的另一端为输出端，为连接一个所述N型金属氧化半导体的所述源极/漏极电极层，以及连接一个所述P型金属氧化半导体的所述源极/漏极电极层所形成；一第二反向器，所述第二反向器包括:另一个所述N型金属氧化半导体连接另一个所述P型金属氧化半导体，所述第二反向器一端为输入端，为另一所述栅极线连接另一个所述N型金属氧化半导体的所述栅极电极层，以及连接另一个所述P型金属氧化半导体的所述栅极电极层所形成，所述第二反向器的输入端连接所述第一反向器的的输出端，所述第二反向器另一端为输出端，为连接另一个所述N型金属氧化半导体的所述源极/漏极电极层，以及连接另一个所述P型金属氧化半导体的所述源极/漏极电极层所形成；一第一电压线连接所述第一反向器、以及所述第二反向器，用以连接一高电压源；以及一第二电压线连接所述第一反向器、以及所述第二反向器，用以连接一低电压源；其中，所述同步区遮光层控制信号产生单元，包括所述第一反向器的一第一同步区信号控制单元、以及所述第二反向器的一第二同步区信号控制产生单元，所述第一同步区信号控制产生单元控制所述第一反向器的所述遮光层的所述第二控制信号，所述第二同步区信号控制产生单元控制所述第二反向器的所述遮光层的所述第二控制信号，所述第一反向器，被控制于一第一时钟同步区，所述第二反向器，被控制于一第二时钟同步区，所述第一同步区信号控制产生单元，经由一遮光层控制线，用于连结所述第一时钟同步区内所述第一反向器的所述P型金属氧化半导体所述第一遮光区，以及所述N型金属氧化半导体的所述第二遮光区，所述第二同步区信号控制产生单元，经由另一所述遮光层控制线，用于连结所述第二时钟同步区内所述第二反向器的所述P型金属氧化半导体所述第一遮光区，以及所述N型金属氧化半导体的所述第二遮光区；所述第一时钟同步区内，控制所述第一反向器的所述栅极电极层的所述第一控制信号，与所述第一同步区信号控制产生单元的所述第二控制信号，是一同步电位变化的电位脉冲，藉以降低器件漏电流；所述第二时钟同步区内，控制所述第二反向器的所述栅极电极层的所述第一控制信号，与所述第二同步区信号控制产生单元的的所述第二控制信号，是一同步电位变化的电位脉冲，藉以降低器件漏电流。
有益效果
本发明的技术具体的功效，为提供充分提高遮光层光罩的利用率。本发明提供的布局图(版图)，将薄膜晶体管(TFT)器件中，具有同步电位变化的电位脉冲中，相应于同步栅极电极层电位的遮光层金属，通过光罩制程连接在一起，然后接入一个控制信号。本发明在不改变原有低温多晶硅薄膜晶体管工艺中遮光层金属功能的前提下，增加了对于遮光层金属的控制电路。此外，通过对于遮光层金属的控制，实现对于薄膜晶体管(TFT)器件背沟道的有效控制。同步电位变化的电位脉冲下，通过遮光层控制信号和栅极电极层驱动信号的搭配，达到增大薄膜晶体管器件的导通电流和降低器件的关闭漏电流具体的功效。
附图说明
图1 为一面板组成部分的示意图;
图2 为低温多晶硅薄膜晶体管(LTPS TFT)的像素结构示意图;
图3 为N型金属氧化半导体控制电路的布局图(版图);
图4 为图3中N型金属氧化半导体控制电路的电路图以及波形图；
图5 为P型金属氧化半导体控制电路的布局图(版图)；
图6 为图5中P型金属氧化半导体控制电路的电路图以及波形图；
图7 为现有缓冲器具有两个反向器连接的电路图；
图8 为图7现有缓冲器具有两个反向器连接的布局图(版图)；
图9 为本发明降低器件漏电流的控制电路的缓冲器，具有两个反向器连接的电路图；
图10为本发明图9的缓冲器具有两个反向器连接的布局图(版图)。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。
请参阅图1，是一个面板组成部分的区域结构，包括：像素显示区12，阵列栅极区11 (gate on array, GOA)，扇出区14 (Fanout)，周围走线区13 (wire on Array, WOA)，集成电路区16，软板区15 (FPC)。其中，像素显示区12用于像素的显示；阵列栅极区11用于产生面板内薄膜晶体管栅极电极层208的栅极驱动信号；扇出区14用于集成电路区16与像素显示区12之间的数据线44(Dataline)的走线连接；周围走线区13用于面板周围走线的连接；集成电路区16用于集成电路(IC)的黏接(Bonding)，通过集成电路(IC)驱动面板内电路和薄膜晶体管(TFT)；软板区15用于软板(FPC)的黏接(Bonding)，通过软板(FPC)连接手机主板。
请参阅图2，为低温多晶硅薄膜晶体管(LTPS TFT)的超级边缘电场转换(Advanced Fringe Field Switching, AFFS)的像素结构示意图。本发明提供一实施例，为一种薄膜晶体管的控制电路，在像素显示区12中，薄膜晶体管(TFT)在不改变遮光层原有功能的情况下，增加遮光层金属的控制电路，其中,遮光层是第一遮光区2031、以及第二遮光区2032。将相同栅极电极层208电位薄膜晶体管器件的遮光层金属通过光罩设计连接在一起，然后接入一个控制信号。控制信号用于遮光层电位的控制，其波形的变化跟栅极电极层208信号的变化一样，形成同步。
请参阅图2，本发明提供一种薄膜晶体管的控制电路，包括:一基板201；一氮化硅层202 (SiNx)，设置于所述基板201上；一二氧化硅层204 (SiO2)，设置于所述氮化硅层上202 (SiNx)；至少一N型金属氧化半导体42(NMOS) 相应于所述第一遮光区2031的位置而设置于所述二氧化硅层204上；以及至少一P型金属氧化半导体62应于所述第二遮光区2032的位置而设置于所述二氧化硅层204上；其中，所述N型金属氧化半导体42以及P型金属氧化半导体62，各自具有一栅极电极层208作为一电路开关，控制所述栅极电极层208电位脉冲所接受的第一控制信号与所述遮光层电位脉冲所接收的第二控制信号为电位变化同步，藉以降低器件漏电流。
请参阅图2，所述N型金属氧化半导体42，包括:一N型多晶硅层206位于所述二氧化硅层204上；两N-型层218，所述两N-型层218的内侧各自接合于所述N型多晶硅层206的两外侧；两N+型层205，所述两N+型层205各自接合于所述N-型层218的两外侧；一栅极绝缘层215，位于所述N型多晶硅层206、所述两N-型层218、所述两N+型层205，以及所述二氧化硅层204上；一内介电层209(inter-level dielectric，ILD)，位于所述图案化栅极电极层208以及所述栅极绝缘层215上；两个穿孔，穿设于所述内介电层209以及所述栅极绝缘层215；以及两个源极/漏极电极，各自经由所述穿孔，连结所述N型金属氧化半导体42的所述N+型层205；所述栅极绝缘层215绝缘分隔所述N型金属氧化半导体42的所述栅极电极层208与所述N型多晶硅层206，当所述N型金属氧化半导体42的所述栅极电极层208是高电位时，使所述N型多晶硅层206形成N型的一前沟道。
请参阅图2，所述P型金属氧化半导体62，包括:一P型多晶硅层217于所述二氧化硅层204上；两P+型层207，所述两P+型层207各自接合于所述P型多晶硅层217的两外侧；所述栅极绝缘层215，位于所述P型多晶硅层217、所述两P+型层207、以及所述二氧化硅层204上；一内介电层209，位于所述图案化栅极电极层208以及所述栅极绝缘层215上；两个穿孔，穿设于所述内介电层209以及所述栅极绝缘层215；以及两个源极/漏极电极，各自经由所述穿孔，连结所述P型金属氧化半导体62的所述P+型层207；所述栅极绝缘层215绝缘分隔所述P型金属氧化半导体62的所述栅极电极层208与所述P型多晶硅层217，当所述P型金属氧化半导体62的所述栅极电极层208是低电位时，使所述P型多晶硅层217形成形成P型的一前沟道。
当所述电路开关打开时，所述遮光层的所述控制信号在一背沟道形成导电通路，与所述前沟道的导电层同步一起作用，使源极/漏极电极层211的导通电流增加；当所述电路开关关闭时，所述栅极电极层208的所述控制信号，排斥所述前沟道导电通路的一导电载子，且所述遮光层的所述控制信号，同步排斥所述背沟道导电通路的所述导电载子，经由所述遮光层的所述控制信号的同步调整，将所述前沟道与所述背沟道两种排斥的作用，使得所述导电载子在一中间沟道达到平衡，电子在中间沟道的漏电流较小，不能形成有效的通路，藉以降低器件漏电流。其中，所述P型金属氧化半导体62的所述导电载子是电洞(空穴)，所述N型金属氧化半导体42的所述导电载子是电子。
请参阅图2，薄膜晶体管的控制电路，还包括:一有机物层210，位于所述P型金属氧化半导体62以及所述N型金属氧化半导体42上方；一底透明导电层212，位于所述有机物层210上方，所述有机物层210用以隔绝所述底透明导电层212以及所述源极/漏极电极层211；一保护层221，位于所述有机物层210、所述底透明导电层212、以及一第三金属层214上方；以及一顶透明导电层213，位于所述保护层221上方，所述顶透明导电层213穿过所述保护层221以及所述有机物层210后，电性连接所述源极/漏极电极层211，所述保护层221用于阻隔所述底透明导电层212以及所述顶透明导电层213。
本发明另一实施例，请参阅图3，为N型金属氧化半导体42控制电路的布局图(版图)。请参阅图4，为图3中N型金属氧化半导体42控制电路的电路图以及波形图。本发明提供一种共栅极降低器件漏电流的控制电路，用于上述的薄膜晶体管的控制电路，其中一N型控制电路，包括:一栅极线41，用于接于各个N型金属氧化半导体42的所述栅极电极层208，以提供所述第一控制信号；一遮光层控制线43，用于对应连接各所述第一遮光区2031；一N型遮光层控制信号产生单元32，连结所述遮光层控制线43，用于产生所述第二控制信号；以及至少一数据线44，各自连接N型金属氧化半导体42的所述源极/漏极电极层211；经由所述栅极线41同步控制所连结的所述栅极电极层208电位脉冲、以及经由所述N型遮光层控制信号产生单元32同步控制所连结的所述遮光层电位脉冲，其中，所连结的所述栅极电极层208电位脉冲的第一控制信号、以及所连结的接各所述第一遮光区2031电位脉冲的所述第二控制信号的电位，是一同步电位变化的电位脉冲，藉以降低器件漏电流。
请参阅图4，为图3中N型金属氧化半导体42控制电路的电路图以及波形图。所述同步电位的电位脉冲，在所述N型金属氧化半导体42中，是若所述N型多晶硅层206、所述二氧化硅层204、以及所述氮化硅层202的总厚度，小于所述栅极绝缘层215的厚度时，则控制施加于所述第二遮光区2032的所述第二控制信号的电位比施加于所述栅极电极层208的所述第一控制信号的电位低；以及若所述N型多晶硅层206、所述二氧化硅层204、以及所述氮化硅层202的总厚度，大于所述栅极绝缘层215的厚度时，则控制施加于所述第二遮光区2032的所述第二控制信号的电位比施加于所述栅极电极层208的所述第一控制信号的电位高。请参阅图4，N型栅极电极层的控制信号电位81，N型遮光层的控制信号电位82，其中，所连结的所述栅极电极层208电位脉冲的第一控制信号、以及所连结的接各所述第一遮光区2031电位脉冲的所述第二控制信号的电位，是一同步电位变化的电位脉冲，藉以降低器件漏电流。
本发明另一实施例，请参阅图5，为P型金属氧化半导体62控制电路的布局图(版图)。请参阅图6，为图5中P型金属氧化半导体62控制电路的电路图以及波形图。本发明提供一种共栅极降低器件漏电流的控制电路，用于上述的薄膜晶体管的控制电路，其中一P型控制电路，包括:一栅极线41，用于连结接于各个P型金属氧化半导体62的所述栅极电极层208，以提供所述第一控制信号；一遮光层控制线43，用于对应连接各所述所述第二遮光区2032，以提供所述第二控制信号；一P型遮光层控制信号产生单元52，连结所述遮光层控制线43，用于产生所述第二控制信号；以及至少一数据线44，各自连接P型金属氧化半导体62的所述源极/漏极电极层211；经由所述栅极线41同步控制所连结的所述栅极电极层208电位脉冲、以及经由所述P型遮光层控制信号产生单元52同步控制所连结的所述第二遮光区2032电位脉冲，其中，所连结的所述栅极电极层208电位脉冲的第一控制信号、以及所连结的所第二遮光区2032电位脉冲的所述第二控制信号的电位，是一同步电位变化的电位脉冲，藉以降低器件漏电流。
请参阅图6，为图5中P型金属氧化半导体62控制电路的电路图以及波形图。所述同步电位的电位脉冲，在所述62中，是若所述P型多晶硅层217、所述二氧化硅层204、以及所述氮化硅层202的总厚度，小于所述栅极绝缘层215的厚度时，，则控制施加于所述第二遮光区2032的所述第二控制信号的电位比施加于所述栅极电极层208的所述第一控制信号的电位低；以及若所述P型多晶硅层217、所述二氧化硅层204、以及所述氮化硅层202的总厚度，大于所述栅极绝缘层215的厚度时，则控制施加于所述第二遮光区2032的所述第二控制信号的电位比施加于所述栅极电极层208的所述第一控制信号的电位高。请参阅图6，P型栅极电极层的控制信号电位83，P型遮光层的控制信号电位84，其中，所连结的所述栅极电极层208电位脉冲的第一控制信号、以及所连结的接各所述第二遮光区2032电位脉冲的所述第二控制信号的电位，是一同步电位变化的电位脉冲，藉以降低器件漏电流。
此外，本发明不限于图4中的栅极线41，仅用于连结数个N型金属氧化半导体42的所述栅极电极层208、以及不限于图6中的栅极线41，仅用于连结数个P型金属氧化半导体62的所述栅极电极层208。本发明另一实施例，是用于同时连结至少一个N型金属氧化半导体42以及至少一个个P型金属氧化半导体62，本发明提供一种多个时钟同步区共栅极降低器件漏电流的控制电路，用于上述所述的薄膜晶体管的控制电路，包括:至少一栅极线41，每一所述栅极线41连结至少一P型金属氧化半导体62的所述栅极电极层208以及至少一N型金属氧化半导体42的所述栅极电极层208，同一时钟同步区中的各栅极线传输同步的一第一控制信号；至少一遮光层控制线43，用于对应连结同一时钟同步区内所述至少一P型金属氧化半导体62的一第一遮光区2031以及所述至少一N型金属氧化半导体42的一第二遮光区2032；以及至少一同步区遮光层控制信号产生单元，对应连结同一时钟同步区内相对应所述遮光层控制线43，用于产生一第二控制信号，以提供同步的所述第二控制信号予所述同一时钟同步区中的各遮光层控制线；其中在同一时钟同步区内，经由所述栅极线41施加予所连结的所述栅极电极层208的所述第一控制信号与所述遮光层控制信号产生单元施加予所连结的所述遮光层的所述第二控制信号彼此同步，藉以降低器件漏电流。
请参阅图9，为本发明降低器件漏电流的控制电路的缓冲器，具有两个反向器连接的电路图。请参阅图10，为本发明图9的缓冲器具有两个反向器连接的布局图(版图)。本发明提供一种多个时钟同步区共栅极降低器件漏电流的控制电路，是一缓冲器，包括:一第一反向器87，请参阅图9以及图10的左侧，左上侧为P型金属氧化半导体62(PMOS)，左下侧为N型金属氧化半导体42(NMOS)，所述第一反向器87的一端为输入端85，由栅极线41形成，另一端为输出端86，由左上侧P型金属氧化半导体62(PMOS)以及左下侧N型金属氧化半导体42(NMOS)的源极/漏极电极层211形成第一反向器87的输出端86；一第二反向器88，请参阅图9以及图10的右侧，右上侧为P型金属氧化半导体62(PMOS)，右下侧为N型金属氧化半导体42(NMOS)，所述第二反向器88一端为输入端85由栅极线41形成，是连结所述第一反向器87的输出端86，另一端为所述第二反向器88的输出端86，由右上侧P型金属氧化半导体62(PMOS)以及右下侧N型金属氧化半导体42(NMOS)的源极/漏极电极层211形成第二反向器88的输出端86；
请参阅图9，一第一反向器87，所述第一反向器87的一端为输入端85，为所述栅极线41连接一个所述N型金属氧化半导体42的所述栅极电极层208，以及连接一个所述P型金属氧化半导体62的所述栅极电极层208所形成，所述第一反向器87的另一端为输出端86，为连接一个所述N型金属氧化半导体42的所述源极/漏极电极层211，以及连接一个所述P型金属氧化半导体62的所述源极/漏极电极层211所形成；一第二反向器88，所述第二反向器88一端为输入端85，为另一所述栅极线41连接另一个所述N型金属氧化半导体42的所述栅极电极层208，以及连接另一个所述P型金属氧化半导体62的所述栅极电极层208所形成，所述第二反向器88的输入端85连接所述第一反向器87的的输出端86，所述第二反向器88另一端为输出端86，为连接另一个所述N型金属氧化半导体42的所述源极/漏极电极层211，以及连接另一个所述P型金属氧化半导体62的所述源极/漏极电极层211所形成；一第一电压线71连接所述第一反向器87、以及所述第二反向器88，用以连接一高电压源；以及一第二电压线72连接所述第一反向器87、以及所述第二反向器88，用以连接一低电压源；其中，所述同步区遮光层控制信号产生单元，包括所述第一反向器87的一第一同步区信号控制单元、以及所述第二反向器88的一第二同步区信号控制产生单元95，所述第一同步区信号控制产生单元94控制所述第一反向器87的所述遮光层的所述第二控制信号，所述第二同步区信号控制产生单元95控制所述第二反向器88的所述遮光层的所述第二控制信号，所述第一反向器87，被控制于一第一时钟同步区，所述第二反向器88，被控制于一第二时钟同步区，所述第一同步区信号控制产生单元94，经由一遮光层控制线43，用于连结所述第一时钟同步区内所述第一反向器87的所述P型金属氧化半导体62所述第一遮光区2031，以及所述N型金属氧化半导体42的所述第二遮光区2032，所述第二同步区信号控制产生单元95，经由另一所述遮光层控制线43，用于连结所述第二时钟同步区内所述第二反向器88的所述P型金属氧化半导体62所述第一遮光区2031，以及所述N型金属氧化半导体42的所述第二遮光区2032；所述第一时钟同步区内，控制所述第一反向器87的所述栅极电极层208的所述第一控制信号，与所述第一同步区信号控制产生单元94的所述第二控制信号，是一同步电位变化的电位脉冲，藉以降低器件漏电流；所述第二时钟同步区内，控制所述第二反向器88的所述栅极电极层208的所述第一控制信号，与所述第二同步区信号控制产生单元95的的所述第二控制信号，是一同步电位变化的电位脉冲，藉以降低器件漏电流。
请参阅图9，以及图10，所述第一反向器87，使用图2中所述N型金属氧化半导体42以及所述P型金属氧化半导体62，被控制于一第一时钟同步区，包括:一基板201；两个遮光层分别位于所述基板201上的一氮化硅层202内；一二氧化硅层204位于所述氮化硅层202上；一N型金属氧化半导体42位于所述二氧化硅层204以及一个相应所述遮光层上；一P型金属氧化半导体62位于所述二氧化硅层204以及另一个相应所述遮光层上，其中，所述N型金属氧化半导体42以及所述P型金属氧化半导体62，各自具有一栅极电极层208；一栅极线41，所述栅极线41传输所述第一时钟同步区中同一时钟周期内的同步一控制信号，所述栅极线41用于连结接一N型金属氧化半导体42的所述栅极电极层208，以及连接一P型金属氧化半导体62的所述栅极电极层208；一遮光层控制线43，用于连结所述第一时钟同步区内所述P型金属氧化半导体62所述第一遮光区2031、以及连结所述N型金属氧化半导体42的所述第二遮光区2032；以及所述第一同步区信号控制产生单元94，对应连结所述第一时钟同步区内所述遮光层控制线43，图10的第一信号控制线941连接第一同步区信号控制产生单元94，第二信号控制线951连接第二同步区信号控制产生单元95。所述第一反向器87输入端高电位时，输出端低电位，所述N型金属氧化半导体42导通，所述P型金属氧化半导体62不导通，所述第一反向器87输入端低电位时，输出端高电位，所述N型金属氧化半导体42不导通，所述P型金属氧化半导体62导通，由于第一时钟同步区内，控制所述第一反向器87的所述栅极电极层208的所述第一控制信号，与所述第一同步区信号控制产生单元94的所述第二控制信号，是一同步电位变化的电位脉冲，因此以降低第一反向器87所产生的器件漏电流。
请参阅图9，以及图10，所述第二反向器88，使用图2中所述N型金属氧化半导体42以及所述P型金属氧化半导体62，被控制于一第二时钟同步区，包括:一基板201；两个遮光层203分别位于所述基板201上的一氮化硅层202内；一二氧化硅层204位于所述氮化硅层202上；一N型金属氧化半导体42位于所述二氧化硅层204以及一个相应所述遮光层203上；一P型金属氧化半导体62位于所述二氧化硅层204以及另一个相应所述遮光层203上，其中，所述N型金属氧化半导体42以及所述P型金属氧化半导体62，各自具有一栅极电极层208；一栅极线41，所述栅极线41传输所述第二时钟同步区中同一时钟周期内的同步所述控制信号，所述栅极线41用于连结N型金属氧化半导体42以及P型金属氧化半导体62的所述栅极电极层208；一遮光层控制线43，用于连结所述第二时钟同步区内所述P型金属氧化半导体62以及所述N型金属氧化半导体42的各自相应所述遮光层203；以及所述第二同步区信号控制产生单元95，对应连结同一时钟同步区内所述遮光层控制线43。所述第二反向器88输入端85高电位时，输出端86低电位，所述N型金属氧化半导体42导通，所述P型金属氧化半导体62不导通，所述第二反向器88输入端85低电位时，输出端86高电位，所述N型金属氧化半导体42不导通，所述P型金属氧化半导体62导通，由于所述第二时钟同步区内，控制所述第二反向器88的所述栅极电极层208的所述第一控制信号，与所述第二同步区信号控制产生单元95的的所述第二控制信号，是一同步电位变化的电位脉冲，藉以降低所述第二反向器88所产生的器件漏电流。
相较本发明图9，请参阅图7为现有缓冲器具有两个反向器连接的电路图。相较本发明图10，请参阅图8，图8为图7现有缓冲器具有两个反向器连接的布局图(版图)。本发明在不改变原有低温多晶硅薄膜晶体管工艺中(如现有技术图7、图8)遮光层 (Light Shielding layer, LS)金属功能的前提下，增加了对于遮光层金属的控制电路，如增加了第一同步区信号控制产生单元94、第二同步区信号控制产生单元95、遮光层控制线43，请参阅本发明图9、图10。
栅极线41和栅极电极层208，光罩一般是使用第一金属层M1，源极/漏极电极层211，以及连接上述第一反向器87、第二反向器88的输出端86，光罩一般是使用第二金属层M2，然，不以此为限。
本发明实施例具体功效，为提供在同一时钟同步区内，经由所述栅极线41同步控制所连结的所述栅极电极层208电位脉冲、以及经由相应所述遮光层控制信号单元同步控制所连结的所述遮光层电位脉冲，其中，所连结的所述栅极电极层208电位脉冲，以及所连结对应的所述遮光层电位脉冲的所述控制信号的电位，是一同步电位变化的电位脉冲，当所述电路开关打开时，所述遮光层的所述控制信号在一背沟道形成导电通路，与所述前沟道的导电层同步一起作用，使源极/漏极电极层211的导通电流增加；当所述电路开关关闭时，所述栅极电极层208的所述控制信号，排斥所述前沟道导电通路的一导电载子，且所述遮光层的所述控制信号，同步排斥所述背沟道导电通路的所述导电载子，经由所述遮光层的所述控制信号的同步调整，将所述前沟道与所述背沟道两种排斥的作用，使得所述导电载子在一中间沟道达到平衡，电子在中间沟道的漏电流较小，不能形成有效的通路，藉以降低器件漏电流。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例
Figure 5e77
非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (16)

  1. 一种薄膜晶体管的控制电路，其中，包括:
    一基板；
    一氮化硅层，设置于所述基板上；
    一二氧化硅层，设置于所述氮化硅层上；
    一遮光层位于所述氮化硅层内，所述遮光层包含一第一遮光区与一第二遮光区；
    至少一N型金属氧化半导体相应于所述第一遮光区的位置而设置于所述二氧化硅层上；以及
    至少一P型金属氧化半导体相应于所述第二遮光区的位置而设置于所述二氧化硅层上；
    其中，所述N型金属氧化半导体以及P型金属氧化半导体，各自具有一栅极电极层，所述栅极电极层电位脉冲所接受的第一控制信号与所述遮光层所接收的第二控制信号为电位变化同步。
  2. 根据权利要求1所述的薄膜晶体管的控制电路，其中，所述N型金属氧化半导体，包括:
    一N型多晶硅层位于所述二氧化硅层上；
    两N-型层，所述两N-型层的内侧各自接合于所述N型多晶硅层的两外侧；
    两N+型层，所述两N+型层各自接合于所述N-型层的两外侧；
    一栅极绝缘层，位于所述N型多晶硅层、所述两N-型层、所述两N+型层，以及所述二氧化硅层上；
    一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；
    两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及
    两个源极/漏极电极，各自经由所述穿孔，连结所述N型金属氧化半导体的所述N+型层；
    所述栅极绝缘层绝缘分隔所述N型金属氧化半导体的所述栅极电极层与所述N型多晶硅层，当所述N型金属氧化半导体的所述栅极电极层是高电位时，使所述N型多晶硅层形成N型的一前沟道。
  3. 根据权利要求2所述的薄膜晶体管的控制电路，其中，所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低。
  4. 根据权利要求2所述的薄膜晶体管的控制电路，其中，所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
  5. 根据权利要求1所述的薄膜晶体管的控制电路，其中，所述P型金属氧化半导体，包括:
    一P型多晶硅层于所述二氧化硅层上；
    两P+型层，所述两P+型层各自接合于所述P型多晶硅层的两外侧；以及
    所述栅极绝缘层，位于所述P型多晶硅层、所述两P+型层、以及所述二氧化硅层上；
    一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；
    两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及
    两个源极/漏极电极，各自经由所述穿孔，连结所述P型金属氧化半导体的所述P+型层；
    所述栅极绝缘层绝缘分隔所述P型金属氧化半导体的所述栅极电极层与所述P型多晶硅层，当所述P型金属氧化半导体的所述栅极电极层是低电位时，使所述P型多晶硅层形成形成P型的一前沟道。
  6. 根据权利要求5所述的薄膜晶体管的控制电路，其中，所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低。
  7. 根据权利要求5所述的薄膜晶体管的控制电路，其中，所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
  8. 根据权利要求1所述的薄膜晶体管的控制电路，其中，还包括:
    一有机物层，位于所述P型金属氧化半导体以及所述N型金属氧化半导体上方；
    一底透明导电层，位于所述有机物层上方，所述有机物层用以隔绝所述底透明导电层以及所述源极/漏极电极层；
    一保护层，位于所述有机物层、所述底透明导电层、以及一金属层上方；以及
    一顶透明导电层，位于所述保护层上方，所述顶透明导电层穿过所述保护层以及所述有机物层后，电性连接所述源极/漏极电极层，所述保护层用于阻隔所述底透明导电层以及所述顶透明导电层。
  9. 一种共栅极降低器件漏电流的控制电路，其中，包括:
    一基板；
    一氮化硅层，设置于所述基板上；
    一二氧化硅层，设置于所述氮化硅层上；
    一遮光层位于所述氮化硅层内，所述遮光层包含一第一遮光区与一第二遮光区；
    至少一N型金属氧化半导体相应于所述第一遮光区的位置而设置于所述二氧化硅层上；以及
    至少一P型金属氧化半导体相应于所述第二遮光区的位置而设置于所述二氧化硅层上；
    其中，所述N型金属氧化半导体以及P型金属氧化半导体，各自具有一栅极电极层，所述栅极电极层电位脉冲所接受的第一控制信号与所述遮光层所接收的第二控制信号为电位变化同步。
    所述共栅极降低器件漏电流的控制电路, 其中控制电路，包含一N型控制电路、或一P型控制电路，
    其中所述N型控制电路，包括:
    一栅极线，用于连接于各个N型金属氧化半导体的所述栅极电极层，以提供所述第一控制信号；
    一遮光层控制线，用于连接各所述第一遮光区，以提供所述第二控制信号；
    一N型遮光层控制信号产生单元，连结所述遮光层控制线，用于产生所述第二控制信号；以及
    至少一数据线，各自连接N型金属氧化半导体的所述源极/漏极电极层；
    经由所述栅极线同步控制所连结的所述栅极电极层电位脉冲、以及经由所述N型遮光层控制信号产生单元同步控制所连结的所述遮光层电位脉冲;
    其中所述P型控制电路，包括:
    所述栅极线，用于接于各个P型金属氧化半导体的所述栅极电极层，以提供所述第一控制信号；
    所述遮光层控制线，用于对应连接各所述所述第二遮光区，以提供所述第二控制信号；
    一P型遮光层控制信号产生单元，连结所述遮光层控制线，用于产生所述第二控制信号；以及
    至少一数据线，各自连接P型金属氧化半导体的所述源极/漏极电极层；
    经由所述栅极线同步控制所连结的所述栅极电极层电位脉冲、以及经由所述P型遮光层控制信号产生单元同步控制所连结的所述遮光层电位脉冲。
  10. 根据权利要求9所述的共栅极降低器件漏电流的控制电路，其中，所述N型金属氧化半导体，包括:
    一N型多晶硅层位于所述二氧化硅层上；
    两N-型层，所述两N-型层的内侧各自接合于所述N型多晶硅层的两外侧；
    两N+型层，所述两N+型层各自接合于所述N-型层的两外侧；
    一栅极绝缘层，位于所述N型多晶硅层、所述两N-型层、所述两N+型层，以及所述二氧化硅层上；
    一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；
    两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及
    两个源极/漏极电极，各自经由所述穿孔，连结所述N型金属氧化半导体的所述N+型层；
    所述栅极绝缘层绝缘分隔所述N型金属氧化半导体的所述栅极电极层与所述N型多晶硅层，当所述N型金属氧化半导体的所述栅极电极层是高电位时，使所述N型多晶硅层形成N型的一前沟道；
    其中，所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低；
    其中，所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
  11. 根据权利要求9所述的共栅极降低器件漏电流的控制电路，其中，所述P型金属氧化半导体，包括:
    一P型多晶硅层于所述二氧化硅层上；
    两P+型层，所述两P+型层各自接合于所述P型多晶硅层的两外侧；以及
    所述栅极绝缘层，位于所述P型多晶硅层、所述两P+型层、以及所述二氧化硅层上；
    一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；
    两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及
    两个源极/漏极电极，各自经由所述穿孔，连结所述P型金属氧化半导体的所述P+型层；
    所述栅极绝缘层绝缘分隔所述P型金属氧化半导体的所述栅极电极层与所述P型多晶硅层，当所述P型金属氧化半导体的所述栅极电极层是低电位时，使所述P型多晶硅层形成形成P型的一前沟道；
    其中，所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低。
    其中，所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
  12. 根据权利要求9所述的共栅极降低器件漏电流的控制电路，其中，还包括:
    一有机物层，位于所述P型金属氧化半导体以及所述N型金属氧化半导体上方；
    一底透明导电层，位于所述有机物层上方，所述有机物层用以隔绝所述底透明导电层以及所述源极/漏极电极层；
    一保护层，位于所述有机物层、所述底透明导电层、以及一金属层上方；以及
    一顶透明导电层，位于所述保护层上方，所述顶透明导电层穿过所述保护层以及所述有机物层后，电性连接所述源极/漏极电极层，所述保护层用于阻隔所述底透明导电层以及所述顶透明导电层。
  13. 一种多个时钟同步区共栅极降低器件漏电流的控制电路，其中，具有一多时钟区的控制电路、或一缓冲器的控制电路，包括:
    一基板；
    一氮化硅层，设置于所述基板上；
    一二氧化硅层，设置于所述氮化硅层上；
    一遮光层位于所述氮化硅层内，所述遮光层包含一第一遮光区与一第二遮光区；
    至少一N型金属氧化半导体相应于所述第一遮光区的位置而设置于所述二氧化硅层上；以及
    至少一P型金属氧化半导体相应于所述第二遮光区的位置而设置于所述二氧化硅层上；
    其中，所述N型金属氧化半导体以及P型金属氧化半导体，各自具有一栅极电极层，所述栅极电极层电位脉冲所接受的第一控制信号与所述遮光层所接收的第二控制信号为电位变化同步。
    其中，所述多时钟区的控制电路，包括:
    至少一栅极线，每一所述栅极线连结至少一P型金属氧化半导体的所述栅极电极层以及至少一N型金属氧化半导体的所述栅极电极层，同一时钟同步区中的各栅极线传输同步的一第一控制信号；
    至少一遮光层控制线，用于对应连结同一时钟同步区内所述至少一P型金属氧化半导体的一第一遮光区以及所述至少一N型金属氧化半导体的一第二遮光区；以及
    至少一同步区遮光层控制信号产生单元，对应连结同一时钟同步区内相对应所述遮光层控制线，用于产生一第二控制信号，以提供同步的所述第二控制信号予所述同一时钟同步区中的各遮光层控制线；
    其中在同一时钟同步区内，经由所述栅极线施加予所连结的所述栅极电极层的所述第一控制信号与所述遮光层控制信号产生单元施加予所连结的所述遮光层的所述第二控制信号彼此同步；
    其中，所述缓冲器的控制电路，包括:
    一第一反向器，所述第一反向器包括:一个所述N型金属氧化半导体连接一个所述P型金属氧化半导体，其中，所述第一反向器的一端为输入端，为所述栅极线连接一个所述N型金属氧化半导体的所述栅极电极层，以及连接一个所述P型金属氧化半导体的所述栅极电极层所形成，所述第一反向器的另一端为输出端，为连接一个所述N型金属氧化半导体的所述源极/漏极电极层，以及连接一个所述P型金属氧化半导体的所述源极/漏极电极层所形成；
    一第二反向器，所述第二反向器包括:另一个所述N型金属氧化半导体连接另一个所述P型金属氧化半导体，所述第二反向器一端为输入端，为另一所述栅极线连接另一个所述N型金属氧化半导体的所述栅极电极层，以及连接另一个所述P型金属氧化半导体的所述栅极电极层所形成，所述第二反向器的输入端连接所述第一反向器的的输出端，所述第二反向器另一端为输出端，为连接另一个所述N型金属氧化半导体的所述源极/漏极电极层，以及连接另一个所述P型金属氧化半导体的所述源极/漏极电极层所形成；
    一第一电压线连接所述第一反向器、以及所述第二反向器，用以连接一高电压源；以及
    一第二电压线连接所述第一反向器、以及所述第二反向器，用以连接一低电压源；
    其中，所述同步区遮光层控制信号产生单元，包括所述第一反向器的一第一同步区信号控制单元、以及所述第二反向器的一第二同步区信号控制产生单元，所述第一同步区信号控制产生单元控制所述第一反向器的所述遮光层的所述第二控制信号，所述第二同步区信号控制产生单元控制所述第二反向器的所述遮光层的所述第二控制信号，所述第一反向器，被控制于一第一时钟同步区，所述第二反向器，被控制于一第二时钟同步区，所述第一同步区信号控制产生单元，经由一遮光层控制线，用于连结所述第一时钟同步区内所述第一反向器的所述P型金属氧化半导体所述第一遮光区，以及所述N型金属氧化半导体的所述第二遮光区，所述第二同步区信号控制产生单元，经由另一所述遮光层控制线，用于连结所述第二时钟同步区内所述第二反向器的所述P型金属氧化半导体所述第一遮光区，以及所述N型金属氧化半导体的所述第二遮光区；
    所述第一时钟同步区内，控制所述第一反向器的所述栅极电极层的所述第一控制信号，与所述第一同步区信号控制产生单元的所述第二控制信号，是一同步电位变化的电位脉冲，藉以降低器件漏电流；
    所述第二时钟同步区内，控制所述第二反向器的所述栅极电极层的所述第一控制信号，与所述第二同步区信号控制产生单元的的所述第二控制信号，是一同步电位变化的电位脉冲，藉以降低器件漏电流。
  14. 根据权利要求13所述的多个时钟同步区共栅极降低器件漏电流的控制电路，其中，所述N型金属氧化半导体，包括:
    一N型多晶硅层位于所述二氧化硅层上；
    两N-型层，所述两N-型层的内侧各自接合于所述N型多晶硅层的两外侧；
    两N+型层，所述两N+型层各自接合于所述N-型层的两外侧；
    一栅极绝缘层，位于所述N型多晶硅层、所述两N-型层、所述两N+型层，以及所述二氧化硅层上；
    一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；
    两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及
    两个源极/漏极电极，各自经由所述穿孔，连结所述N型金属氧化半导体的所述N+型层；
    所述栅极绝缘层绝缘分隔所述N型金属氧化半导体的所述栅极电极层与所述N型多晶硅层，当所述N型金属氧化半导体的所述栅极电极层是高电位时，使所述N型多晶硅层形成N型的一前沟道；
    其中，所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低；
    其中，所述同步电位的电位脉冲，在所述N型金属氧化半导体中，若所述N型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
  15. 根据权利要求13所述的多个时钟同步区共栅极降低器件漏电流的控制电路，其中，所述P型金属氧化半导体，包括:
    一P型多晶硅层于所述二氧化硅层上；
    两P+型层，所述两P+型层各自接合于所述P型多晶硅层的两外侧；以及
    所述栅极绝缘层，位于所述P型多晶硅层、所述两P+型层、以及所述二氧化硅层上；
    一内介电层，位于所述图案化栅极电极层以及所述栅极绝缘层上；
    两个穿孔，穿设于所述内介电层以及所述栅极绝缘层；以及
    两个源极/漏极电极，各自经由所述穿孔，连结所述P型金属氧化半导体的所述P+型层；
    所述栅极绝缘层绝缘分隔所述P型金属氧化半导体的所述栅极电极层与所述P型多晶硅层，当所述P型金属氧化半导体的所述栅极电极层是低电位时，使所述P型多晶硅层形成形成P型的一前沟道；
    其中，所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，小于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位低。
    其中，所述同步电位的电位脉冲，在所述P型金属氧化半导体中，若所述P型多晶硅层、所述二氧化硅层、以及所述氮化硅层的总厚度，大于所述栅极绝缘层的厚度时，则控制施加于所述第二遮光区的所述第二控制信号的电位比施加于所述栅极电极层的所述第一控制信号的电位高。
  16. 根据权利要求13所述的多个时钟同步区共栅极降低器件漏电流的控制电路，其中，还包括:
    一有机物层，位于所述P型金属氧化半导体以及所述N型金属氧化半导体上方；
    一底透明导电层，位于所述有机物层上方，所述有机物层用以隔绝所述底透明导电层以及所述源极/漏极电极层；
    一保护层，位于所述有机物层、所述底透明导电层、以及一金属层上方；以及
    一顶透明导电层，位于所述保护层上方，所述顶透明导电层穿过所述保护层以及所述有机物层后，电性连接所述源极/漏极电极层，所述保护层用于阻隔所述底透明导电层以及所述顶透明导电层。
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