WO2016117203A1 - セラミックス基板、接合体、モジュール、およびセラミックス基板の製造方法 - Google Patents

Abstract

　主な構成材料がセラミックスであり、第１の主面（１０Ａ）と第１の主面（１０Ａ）と反対側に位置する第２の主面（１０Ｂ）とを有する。第２の主面（１０Ｂ）には、第１の主面（１０Ａ）側に凹んでいる凹部（１）が形成されている。セラミックス基板（１０）の外周面から凹部（１）の内部にまで延びる配線部（５）が形成されており、凹部（１）において第１の主面（１０Ａ）側に位置する底部（２）は、セラミックス基板（１０）における底部（２）以外の他の部分と比べて薄い部分を有している。

Description

セラミックス基板、接合体、モジュール、およびセラミックス基板の製造方法

　本発明は、セラミックス基板、接合体、モジュール、およびセラミックス基板の製造方法に関し、特にパワーデバイスまたはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）構造体などが気密封止されたモジュールを形成するためのセラミックス基板、該セラミックス基板を備える接合体、およびセラミックス基板を用いてパワーデバイスまたはＭＥＭＳ構造体などが気密封止されたモジュール、および該セラミックス基板の製造方法に関する。

　窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体を用いたパワーデバイスまたはＭＥＭＳ構造体などを気密封止してモジュールを組み立てる際には、パワーデバイスまたはＭＥＭＳ構造体などが形成された基板とセラミックス基板とを接合して封止する方法がある。

　たとえば、特開２０１３－３０７５９号公報には、電子回路、ＭＥＭＳその他のデバイスを搭載したデバイス基板と、ビア配線を配設してかつキャビティを有するパッケージ材とを接合して成るパッケージされたデバイスが記載されている。また、接合方法として、陽極接合などが採用し得ることが記載されている。

　また、特開２０１０－３７１６５号公報には、低温同時焼成セラミックス（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏ－ｆｉｒｅｄ　Ｃｅｒａｍｉｃｓ）基板とシリコン基板とが陽極接合した陽極接合体が記載されている。

特開２０１３－３０７５９号公報 特開２０１０－３７１６５号公報

　しかしながら、従来の技術では、パワーデバイスまたはＭＥＭＳ構造体などが気密封止されているキャビティの容積が小さく、気密状態を確認することが困難であった。具体的には、当該キャビティの容積は０．１ｍｍ^３程度であるため、ヘリウム（Ｈｅ）リークディテクタなどを用いて気密状態を確認することは困難であった。

　本発明は、上記のような課題を解決するためになされたものである。本発明の主たる目的は、パワーデバイスまたはＭＥＭＳ構造体などが気密封止されたモジュールにおいて当該気密状態を容易に確認可能とするセラミックス基板、接合体、モジュール、およびセラミックス基板の製造方法を提供することにある。

　本発明に係るセラミックス基板は、主な構成材料がセラミックスであり、第１の主面と第１の主面と反対側に位置する第２の主面とを有するセラミックス基板であって、第２の主面には、第１の主面側に凹んでいる凹部が形成されており、セラミックス基板の外周面から凹部の内部にまで延びる配線部が形成されており、凹部において第１の主面側に位置する底部は、セラミックス基板における底部以外の他の部分と比べて薄い部分を有している。

　本発明に依れば、第１の主面の一部を含む凹部の底部は、セラミックス基板における当該底部以外の他の部分と比べて薄い部分を有しているため、凹部が気密封止されたときの凹部内部の圧力とセラミックス基板の外部の圧力差に応じて、凹部の底部が容易に変形可能である。そのため、パワーデバイスまたはＭＥＭＳ構造体などが気密封止されたモジュールにおいて当該気密状態を容易に確認可能とするセラミックス基板、接合体、モジュール、およびセラミックス基板の製造方法を提供することができる。

実施の形態１に係るセラミックス基板を説明するための断面図である。 図１中の線分ＩＩ－ＩＩから見た断面図である。 実施の形態１に係るセラミックス基板の製造方法を説明するための断面図である。 実施の形態１に係るモジュールを説明するための断面図である。 実施の形態１に係るモジュールの製造方法を説明するための断面図である。 実施の形態１に係る接合体を説明するための断面図である。 実施の形態２に係るセラミックス基板およびモジュールを説明するための断面図である。 実施の形態３に係るセラミックス基板およびモジュールを説明するための断面図である。 図８中の線分ＩＸ－ＩＸから見た断面図である。 実施の形態３に係るセラミックス基板の製造方法を説明するための断面図である。 実施の形態３に係るセラミックス基板の製造方法を説明するための断面図であって、図９に示す断面図と同じ断面において凹部を形成する工程（Ｓ３０）前の積層体の状態を示す断面図である。 実施の形態４に係るセラミックス基板およびモジュールを説明するための断面図である。 図１２中の線分ＸＩＩＩ－ＸＩＩＩから見た断面図である。 実施の形態４に係るセラミックス基板の製造方法を説明するための断面図であって、図１３に示す断面図と同じ断面において凹部を形成する工程（Ｓ３０）前の積層体の状態を示す断面図である。 実施の形態５に係るセラミックス基板およびモジュールを説明するための断面図である。

　以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。

　（実施の形態１）
　図１および図２を参照して、実施の形態１に係るセラミックス基板１０について説明する。図１は、実施の形態１に係るセラミックス基板１０の断面図である。セラミックス基板１０は、主な構成材料がセラミックスであり任意のセラミックスで構成されていればよいが、実施の形態１に係るセラミックス基板１０はアルミナ・セラミックスを主な構成材料とする低温同時焼成セラミックス（ＬＴＣＣ；Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏ－ｆｉｒｅｄ　Ｃｅｒａｍｉｃｓ）多層基板である。つまり、セラミックス基板１０は、複数のセラミックス基材（たとえば５つのセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ）が低温同時焼成により接合され形成されている（詳細は後述する）。セラミックス基板１０は、第１の主面１０Ａと、第１の主面１０Ａと反対側に位置する第２の主面１０Ｂとを有する。

　第１の主面１０Ａは、後述する実施の形態１に係るモジュール１００および接合体２００においてモジュール１００および接合体の外部に面している。一方、第２の主面１０Ｂは、モジュール１００および接合体２００においてそれぞれデバイス基板２０または対向基板２０と接合される面である。第２の主面１０Ｂの表面粗さＲａは、セラミックス基板１０とデバイス基板２０または対向基板２０との接合方法が陽極接合法の場合には５０ｎｍ以下、当該接合方法が直接接合法または表面活性化接合法（ＳＡＢ；　Ｓｕｒｆａｃｅ　ａｃｔｉｖａｔｅｄ　ｂｏｎｄｉｎｇ）を用いて接合する場合は、１ｎｍ以下であるのが好ましい。また、セラミックス基板１０とデバイス基板２０または対向基板２０とを接着剤２４を用いて接合する場合には、第２の主面１０Ｂの表面粗さＲａはμｍオーダーであってもよい。

　第２の主面１０Ｂには、第１の主面１０Ａ側に凹んでいる凹部１が形成されている。つまり、凹部１の内部には、第２の主面１０Ｂ側に開放端を有し、第１の主面１０Ａ側に底部２によって密閉された閉端を有する空間が形成されている。凹部１の容積は、上述した従来技術と同様に０．１ｍｍ^３であってもよく、たとえば０．０００１ｍｍ^３以上１００ｍｍ^３以下である。

　図１を参照して、第１の主面１０Ａに垂直な断面における凹部１の形状は、エの字形状を有している。つまり、凹部１は、底部２に面しており第１の主面１０Ａに沿った方向における幅Ｗ１を有している第１凹部１ａと、第１の主面１０Ａに垂直な方向における第２の主面１０Ｂ側に第１凹部１ａと連なるように設けられており、第１の主面１０Ａに沿った方向における幅Ｗ２を有している第２凹部１ｂと、第１の主面１０Ａに垂直な方向における第２の主面１０Ｂ側に第２凹部１ｂと連なるように設けられており、第１の主面１０Ａに沿った方向における幅Ｗ３を有している第３凹部１ｃとを有している。幅Ｗ１，Ｗ２，Ｗ３のそれぞれの関係は、Ｗ１，Ｗ３≧Ｗ２である。第１の主面１０Ａに沿った方向における第１凹部１ａの幅Ｗ１は、たとえば０．１ｍｍ以上１０ｍｍ以下である。第１の主面１０Ａに沿った方向における第２凹部１ｂの幅Ｗ２は、たとえば０．０５ｍｍ以上１ｍｍ以下である。第１の主面１０Ａに沿った方向における第３凹部１ｃの幅Ｗ３は、たとえば０．１ｍｍ以上１０ｍｍ以下である。

　言い換えると、凹部１は、第１の主面１０Ａに沿った方向における幅が、第１の主面１０Ａに交差する方向において第１の主面１０Ａ側から第２の主面１０Ｂ側に向かって狭くなっている段差部３を有している。さらに凹部１は、段差部３よりも第２の主面１０Ｂ側において、第１の主面１０Ａに沿った方向における幅が、第１の主面１０Ａ側から第２の主面１０Ｂ側に向かって広くなっている段差部４を有している。

　図２を参照して、第１の主面１０Ａに沿った方向における凹部１を構成する第１凹部１ａ，第２凹部１ｂ，第３凹部１ｃの断面形状は、それぞれが任意の形状を有していればよいが、たとえばいずれも角が丸みを帯びた角丸正方形状である。

　第１凹部１ａは、底部２の内周面２Ｂに面している。第２凹部１ｂは、第１の主面１０Ａに垂直な方向において、後述するデバイス基板２０上に形成されている内部電極２３などの受動素子と重ならない位置に形成されている。

　第３凹部１ｃは、凹部１において第２の主面１０Ｂと直接接続されている部分であって、後述するデバイス基板２０上に搭載されている電子部品２１および電子部品２１と電気的に接続されている内部電極２３などを内部に収容可能に設けられている。

　底部２は、凹部１において第１の主面１０Ａ側に位置している。底部２は第１の主面１０Ａの一部と、凹部１内に表出している内周面２Ｂを有している。言い換えると、底部２は、セラミックス基板１０において第１の主面１０Ａと内周面２Ｂとに挟まれた領域に形成されている。底部２は、セラミックス基板１０における底部２以外の他の部分と比べて可撓性を有しており、特に、セラミックス基板１０の凹部１に面している部分において底部２以外の他の部分と比べて可撓性を有している。

　底部２を構成する材料はセラミックス基板１０の当該他の部分を構成する材料と同一である。凹部１の内周面２Ｂと第１の主面１０Ａとの距離（言い換えると第１の主面１０Ａに垂直な方向における底部２の厚み）は、当該他の部分における凹部１の内面と当該内面の反対側に位置するセラミックス基板１０の外周面（第１の主面１０Ａ，第２の主面１０Ｂおよび側面１０Ｃ，１０Ｄのいずれか、以下同じ）との距離よりも部分的に薄く設けられている。第１の主面１０Ａに垂直な方向における底部２の厚みは、たとえば０．００５ｍｍ以上０．０５ｍｍ以下である。第１の主面１０Ａに沿った方向における底部２の幅は、たとえば０．１ｍｍ以上１０ｍｍ以下である。つまり、底部２は、セラミックス基板１０における底部２以外の他の部分と比べて薄いため、凹部１内の気密が保たれている状態（モジュール１００における気密状態）において凹部１内の圧力と外部との圧力差が設けられたときに変形可能なダイヤフラムを形成可能に設けられている。

　なお、底部２を構成する材料は、セラミックス基板１０の当該他の部分を構成する材料と異なっていてもよい。この場合には、底部２を構成する材料は、たとえばセラミックス基板１０の当該他の部分を構成する材料よりも可撓性を有する材料が用いられている。この場合、底部２の主な構成材料はシリコン（Ｓｉ）であるのが好ましい。なお、底部２を構成する材料がセラミックス基板１０の当該他の部分と異なる場合には、たとえば貫通孔（第２凹部１ｂおよび第３凹部１ｃ）を有するセラミックス基板に、底部２を構成する材料からなる基板をたとえば陽極接合させることにより、セラミックス基板１０を得ることができる。

　セラミックス基板１０には、外周面（たとえば第１の主面１０Ａ）から凹部１の内部にまで延びる配線部５が形成されている。配線部５は、後述するデバイス基板２０に搭載されている電子部品２１とモジュール１００の外部とを電気的に接続する（外部電極６と内部電極２３を電気的に接続する）ためのものであり、導電性を有している。配線部５を構成する材料は、導電性を有する任意の材料とすることができるが、セラミックス基板１０がＬＴＣＣ多層基板である場合には導体抵抗の低い金属材料（金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、銅（Ｃｕ））などとすることができる。また、配線部５のうち少なくとも接合部９を構成する材料は、薬品耐性が高く（セラミックス基板１０の主な構成材料をエッチング可能な溶液の少なくとも１つに対してセラミックス基板１０と比べてエッチング速度が低い）高い展延性を有する材料が好ましく、Ａｕが好ましい。また、接合部９を構成する材料には、セラミックス基板１０の主な構成材料であるアルミナ・セラミックスをエッチング可能な溶液でエッチングされるガラスなどの材料が混入されているのが好ましい。このようにすれば、接合部９をこのようなエッチング液に浸すことで接合部９にポーラス構造を形成することができ、接合部９を柔軟に変形可能とすることができる。

　配線部５は、セラミックス基板１０の内部において第１の主面１０Ａに交差する方向および第１の主面１０Ａに沿った方向の少なくともいずれか一方に延在するように形成されている。配線部５は、底部２に含まれる領域以外の第１の主面１０Ａ上に形成されている外部電極６と、第１の主面１０Ａに垂直な方向に延びるように形成された貫通ビア７と、第１の主面１０Ａに沿った方向に延びるように形成された水平配線８と、セラミックス基板１０の内部から凹部１の内部に突出するように設けられている接合部９とを有している。

　貫通ビア７は、セラミックス基板１０を構成する複数のセラミックス基材において、これらの積層方向に延びるように形成されている第１貫通孔７Ｈの内部に導電性部材が埋め込まれて構成されている。

　水平配線８は、複数のセラミックス基材において、少なくとも一方の主面（上記積層方向に垂直な面）上に延びるように形成されている。水平配線８は、複数のセラミックス基材において上記積層方向に隣接する他のセラミックス基材に形成された貫通ビア７と（重なる位置と）自身の貫通ビア７とを接続するように形成されている。

　接合部９は、一方の端部が水平配線８と接続されているとともに、他方の端部が第３凹部１ｃ内に突出しており、セラミックス基板１０とデバイス基板２０とを接合したときに内部電極２３と接続可能に設けられている。接合部９は上述のように高い展延性を有しているのが好ましい。接合部９は、たとえばポーラス構造を有しており、これにより剛性が低く変形可能に設けられている。

　次に、図３を参照して、実施の形態１に係るセラミックス基板の製造方法について説明する。実施の形態１に係るセラミックス基板の製造方法は、複数のセラミックス基材（１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ）を準備する工程（Ｓ１０）と、複数のセラミックス基材を積層してこれらを焼成する工程（Ｓ２０）と、焼成により得られた積層体１２に凹部１を形成する工程（Ｓ３０）とを備える。

　図３（ａ）を参照して、まず、複数のセラミックス基材を準備する（工程（Ｓ１０））。たとえば、５つのセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅを準備する。各セラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、ＬＴＣＣ基板用グリーンシートが加工されたものである。ＬＴＣＣ基板用グリーンシートは、セラミックス粉末、ガラス及びその他材質を一定比率で配合して混合した原料に、有機系のバインダーと溶剤を加えてスラリーとし、有機系のフィルム上に一定の厚さで塗布し乾燥させて作製される。１つのＬＴＣＣ基板用グリーンシートの膜厚は、たとえば数十μｍ～数百μｍである。

　なお、モジュール１００を製造する際にセラミックス基板１０をデバイス基板２０などの構成材料の異なる他の部材と陽極接合にて接合する場合には、上記グリーンシートに混入させるガラスとして、ＮａイオンおよびＬｉイオンなどのアルカリ金属イオンを含む材料を用いるのが好ましい。セラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、それぞれＬＴＣＣ基板用グリーンシートに対して以下のような加工が施されることにより準備される。

　次に、ＬＴＣＣ基板用グリーンシートに第１貫通孔７Ｈを形成する。第１貫通孔７Ｈは、ＬＴＣＣ基板用グリーンシートにおいて互いに対向する２つの面間を接続するように形成され、当該面上での第１貫通孔７Ｈの形状は任意の形状とすることができるがたとえば円形状である。当該面上での第１貫通孔７Ｈの幅（孔径）は、当該面上での外部電極６または水平配線８の平面寸法および焼成する工程（Ｓ２０）での寸法変化に基づいて決めることができ、たとえばＬＴＣＣ基板用グリーンシートの膜厚と同じように数十μｍ～数百μｍである。第１貫通孔７Ｈを形成する方法は、たとえばパンチングまたはレーザなどである。

　次に、第１貫通孔７Ｈの内部に導電性部材を充填する。導電性部材を充填する方法は、任意の方法を採用し得るがたとえばスクリーン印刷法である。このようにして、ＬＴＣＣ基板用グリーンシートに貫通ビア７（凹部１を形成する工程（Ｓ３０）において接合部９となるべき部分を含む）が形成される。さらに、ＬＴＣＣ基板用グリーンシートの貫通ビア７の一方の端部と接続されるとともに、貫通ビア７が延びる方向にＬＴＣＣ基板用グリーンシートの１つの面上に外部電極６または水平配線８が成膜される。外部電極６および水平配線８を成膜する方法は、任意の成膜法を採用し得るが、たとえばスパッタリング法または蒸着法などである。なお、貫通ビア７と外部電極６または水平配線８は、スクリーン印刷法などにより一括して形成してもよい。

　このようにして、貫通ビア７および外部電極６（第１導電部）が形成されたセラミックス基材１１ａ（複数のセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのうちの一部のセラミックス基材）が準備される。なお、セラミックス基材１１ａの厚みは、後の工程（Ｓ３０）におけるエッチング量、すなわちセラミックス基板１０における第３凹部１ｃの第１の主面１０Ａに垂直な方向における深さ、よりも厚く設けられている。

　セラミックス基材１１ｂ、１１ｃ、１１ｄ，１１ｅ（複数のセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅのうちの残部のセラミックス基材）は、上記工程により貫通ビア７および水平配線８（第２導電部）が形成された後、さらにＬＴＣＣ基板用グリーンシートに第２貫通孔１１Ｈが形成されることにより準備される。

　第２貫通孔１１Ｈは、第１貫通孔７Ｈと同様に、ＬＴＣＣ基板用グリーンシートにおいて互いに対向する２つの面間を接続するように形成される。当該面上での第２貫通孔１１Ｈの形状は任意の形状とすることができるがたとえば正方形状である。第２貫通孔１１Ｈを形成する方法は、たとえばパンチングまたはレーザなどであり、第１貫通孔７Ｈと一括して形成されてもよい。各ＬＴＣＣ基板用グリーンシートにおいてそれぞれの第２貫通孔１１Ｈは、焼成する工程（Ｓ２０）において複数のセラミックス基材を積層させたときに互いに接続されるように形成される。

　セラミックス基材１１ｂは、凹部１を形成する工程（Ｓ３０）によりセラミックス基板１０における第１凹部１ａとなる第２貫通孔１１Ｈが上記ＬＴＣＣ基板用グリーンシートに形成されることにより準備される。セラミックス基材１１ｃ，１１ｄは、凹部１を形成する工程（Ｓ３０）によりセラミックス基板１０における第２凹部１ｂとなる第２貫通孔１１Ｈが上記ＬＴＣＣ基板用グリーンシートに形成されることにより準備される。セラミックス基材１１ｅは、凹部１を形成する工程（Ｓ３０）によりセラミックス基板１０における第２凹部１ｂおよび第３凹部１ｃとなる第２貫通孔１１Ｈが上記ＬＴＣＣ基板用グリーンシートに形成されることにより準備される。

　セラミックス基材１１ｂの第２貫通孔１１Ｈの幅は、モジュール１００における気密状態確認のためにセラミックス基板１０における底部２に要求される寸法、および凹部１を形成する工程（Ｓ３０）でのエッチング量に基づいて決めることができる。第２貫通孔１１Ｈの上記面上での幅は、たとえば０．１ｍｍ以上１０ｍｍ以下である。

　セラミックス基材１１ｃ，１１ｄ，１１ｅの第２貫通孔１１Ｈの幅は、凹部１を形成する工程（Ｓ３０）でのエッチング量を考慮して、第２凹部１ｂがデバイス基板２０上の内部電極２３などの受動素子と重ならないように決められる。また、セラミックス基材１１ｃ，１１ｄ，１１ｅの第２貫通孔１１Ｈの幅は、セラミックス基材１１ｂの第２貫通孔１１Ｈの幅よりも狭くなるように決められる。

　次に、図３（ｂ）を参照して、複数のセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅを積層してこれらを焼成する（工程（Ｓ２０））。まず、複数のセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅを、それぞれに形成されている貫通ビア７と水平配線８とが接続され、かつそれぞれに形成されている第２貫通孔１１Ｈが互いに接続されるように、上記記載順に積層させる。

　次に、順に積層させた複数のセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅに圧力を加えながら１０００℃以下の温度で同時焼成する。このようにして、複数のセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅが一体化された積層体１２が作製される。積層体１２はＬＴＣＣ多層基板である。積層体１２には、複数のセラミックス基材における各第２貫通孔１１Ｈが接続されることによりＴ字の凹形状が形成されている。

　次に、図３（ｃ）を参照して、積層体１２に凹部１を形成する（工程（Ｓ３０））。ＬＴＣＣ多層基板としての積層体１２をエッチング可能とする溶液を用いて、積層体１２において各第２貫通孔１１Ｈに面している部分（各第２貫通孔１１Ｈの内部に露出する表面）をウエットエッチングする。エッチング液としては、積層体１２の主な構成材料であるアルミナ・セラミックスをエッチング可能であって、積層体１２に形成されている配線部５がエッチングされない（エッチング速度がアルミナ・セラミックスと比べて十分に遅い）溶液が好ましく、たとえばフッ酸系の溶液が好ましい。

　このときのエッチング量はエッチング時間で制御することができ、これにより、底部２の第１の主面１０Ａに垂直な方向における厚みを制御することができる。なお、上述のようにセラミックス基材１１ａの厚みが、第３凹部１ｃの第１の主面１０Ａに垂直な方向における深さよりも厚くなるように設けられているため、本工程（Ｓ３０）でのエッチングにより、デバイス基板２０に搭載された電子部品２１を収容可能な第３凹部１ｃを形成することができ、かつ底部２の上記厚みを制御することができる。

　これにより、積層体１２において、セラミックス基材１１ｂに形成された第２貫通孔１１Ｈに面する部分（セラミックス基材１１ａ，１１ｂ，１１ｃ）がエッチングされることにより第１凹部１ａおよび底部２が形成され、セラミックス基材１１ｃ，１１ｄに形成された第２貫通孔１１Ｈに面する部分（セラミックス基材１１ｃ，１１ｄ，１１ｅ）がエッチングされることにより、第２凹部１ｂが形成され、セラミックス基材１１ｅに形成された第２貫通孔１１Ｈに面する部分（セラミックス基材１１ｅ）がエッチングされることにより、第２凹部１ｂおよび第３凹部１ｃが形成される。同時に、段差部３，４が形成される。つまり、凹部１を形成する工程（Ｓ３０）は、第１の主面１０Ａに垂直な方向における底部２の厚みおよび第１の主面１０Ａに沿った方向における底部２の幅を制御する工程である。

　なお、本工程（Ｓ３０）では、先の工程（Ｓ１０）においてセラミックス基材１１ｅに形成された貫通ビア７の周囲のアルミナ・セラミックスがエッチングされることにより、その一部が露出した接合部９が形成される。また、上述のように接合部９を構成する材料に、アルミナ・セラミックスをエッチング可能な溶液でエッチングされるガラスなどの材料が混入されている場合には、ポーラス構造を有する接合部９を形成することができる。

　このようにして、実施の形態１に係るセラミックス基板１０を得ることができる。
　なお、凹部１の形状は、任意の形状とすることができ、段差部３，４を有していなくてもよい。すなわち、凹部１は、第１の主面１０Ａに沿った方向における幅が、第１の主面１０Ａに垂直な方向において一定となるように設けられていてもよい。このようにしても、実施の形態１に係るセラミックス基板１０と同様の構成を備えることができる。また、第２凹部１ｂは、第１の主面１０Ａに垂直な方向に沿って直線状に延びるように形成されているが、これに限られるものではなく、たとえば第１凹部１ａと第３凹部１ｃとの間を接続する限りにおいて複数形成されかつセラミックス基板１０内を蛇行するように形成されていてもよい。

　なお、工程（Ｓ１０）、工程（Ｓ２０）または工程（Ｓ３０）後に、セラミックス基材１１ａ，１１ｅ、積層体１２、またはセラミックス基板１０に対して研磨を実施してもよい。上述のように、セラミックス基板１０とデバイス基板または対向基板との接合方法に応じてセラミックス基板１０の第２の主面１０Ｂの表面粗さＲａの好適範囲が異なるため、これに応じて第２の主面１０Ｂに対して研磨を実施するのが好ましい。

　また、たとえば工程（Ｓ２０）または工程（Ｓ３０）後に、第１の主面１０Ａに対して研磨を実施してもよい。これにより、底部２の第１の主面１０Ａに垂直な方向における厚みをエッチングだけでなく研磨によっても制御することができる。外部電極６は、第１の主面１０Ａに対する研磨工程後に形成すればよい。この場合、外部電極６は、焼成する工程（Ｓ２０）後に形成されるため、スクリーン印刷法の他、スパッタリング法、蒸着法、メッキ法などの任意の成膜法により形成することができる。

　なお、モジュール１００の内部について高い気密性を確保する観点から、外部電極６は緻密な膜として形成されているのが好ましく、スパッタリング法により成膜されるのが好ましい。この場合、積層体１２またはセラミックス基板１０が自転および公転された状態でスパッタリングされるのが好ましい。

　なお、第１の主面１０Ａに垂直な方向における底部２の厚みについて高い均一性を確保する観点から、第１の主面１０Ａに対する研磨は、工程（Ｓ３０）の前に実施するのが好ましい。

　実施の形態１に係るセラミックス基板１０の製造方法は、積層体１２に対してエッチングを行うことにより凹部１を形成する工程（Ｓ３０）を備えるが、これに限られるものではない。複数のセラミックス基材を準備する工程（Ｓ１０）において第１凹部１ａ、第２凹部１ｂおよび第３凹部１ｃがそれぞれ形成された複数のセラミックス基材を準備し、焼成する工程（Ｓ２０）においてこれらを焼成することにより凹部１を形成してもよい。この場合、たとえばセラミックス基材１１ａ，１１ｅ、またはセラミックス基板１０（積層体１２）を研磨する工程を実施することで、底部２の第１の主面１０Ａに垂直な方向における厚みを制御することができる。

　また、準備する工程（Ｓ１０）において、焼成後の第１の主面１０Ａに垂直な方向における厚みが第１の主面１０Ａに垂直な方向における底部２の厚みとなるように形成されているセラミックス基材１１ａが準備されてもよい。この場合、セラミックス基板１０の製造方法は、焼成する工程（Ｓ２０）の後に凹部１を形成する工程（Ｓ３０）などの底部２の上記厚みを調整する工程を備えていなくてもよい。

　なお、セラミックス基材１１ａのみ貫通孔が形成されていないが、複数のセラミックス基材１１ａ，１１ｂに貫通孔が形成されていなくてもよい。たとえばセラミックス基材１１ｂには、凹部１を形成する工程（Ｓ３０）におけるエッチングにより貫通孔を形成可能な程度の凹状部が形成されていてもよい。

　また、実施の形態１に係るセラミックス基板１０において、凹部１の第１の主面１０Ａに垂直な断面における形状はエ字形状に設けられている（段差部３，４が形成されている）が、これに限られるものではない。後述するデバイス基板２０上に受動素子が形成されていない場合、または凹部１を形成する工程（Ｓ３０）におけるエッチングにより底部２の厚みを制御する必要が無い場合には、段差部３，４が形成されていなくてもよい。

　次に、図４を参照して、実施の形態１に係るモジュール１００について説明する。モジュール１００は、上述した実施の形態１に係るセラミックス基板１０と、デバイス基板２０とを備える。

　デバイス基板２０を構成する材料は、任意の材料であればよいが、セラミックス基板１０とデバイス基板２０との接合方法に応じて選択されるのが好ましい。たとえば、当該接合方法が陽極接合法である場合には、デバイス基板２０を構成する材料はＳｉであるのが好ましい。特に、電子部品２１がＭＥＭＳ構造体である場合には、デバイス基板２０はＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）ウエハであってもよい。接着剤を用いる場合には、デバイス基板２０を構成する材料は接着剤により接合可能な材料とする必要がある。なお、当該接合方法が直接接合法または表面活性化接合法である場合には、デバイス基板２０を構成する材料は任意の材料であればよく、特に材料を選ばない。

　デバイス基板２０は、第３の主面２０Ａを有し、第３の主面２０Ａ上に電子部品２１を搭載している。具体的には、第３の主面２０Ａ上には絶縁膜２２が形成されており、電子部品２１は絶縁膜２２上に固定されている。

　電子部品２１は、任意のデバイスであればよいが、たとえばＧａＮなどのワイドバンドギャップ半導体を用いたパワーデバイスまたはＭＥＭＳ構造体などである。

　絶縁膜２２は、電気的絶縁性を有する任意の膜であればよいが、好ましくは酸化膜である。

　絶縁膜２２上には、電子部品２１と電気的に接続されている内部電極２３が形成されている。内部電極２３は、接合部９と接合可能に設けられている。内部電極２３を構成する材料は、導電性を有する任意の材料であればよいが、好ましくはＡｕ、アルミニウム（Ａｌ）、Ａｌ－Ｓｉ、Ａｌ－Ｃｕなどである。内部電極２３は、任意の方法により形成され得るが、たとえばスパッタリング法または蒸着法などにより成膜される。内部電極２３は、スパッタリング法などで成膜する場合は、クロム（Ｃｒ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）－Ｓｉなどを密着層、中間層として含んでいるのが好ましい。

　絶縁膜２２および内部電極２３において接合部９と接続される部分以外の他の部分は、保護膜（図示しない）で覆われている。保護膜は、たとえば酸化膜または窒化膜である。

　モジュール１００は、セラミックス基板１０とデバイス基板２０とが、第２の主面１０Ｂと第３の主面２０Ａとが凹部１内に電子部品２１、絶縁膜２２、および内部電極２３を収容するようにして接合されている。

　電子部品２１、絶縁膜２２、および内部電極２３は凹部１内において気密封止されている。このとき、好ましくは凹部１内の気密が保たれている状態における凹部１内の圧力とモジュール１００が実使用時において配置される環境下の圧力（たとえば大気圧）との間には圧力差が設けられている。モジュール１００において、セラミックス基板１０上に設けられている底部２は、凹部１の気密が保たれている状態において上記圧力差を受けて撓んでいる。たとえば、当該凹部１内の圧力は当該環境下の圧力よりも低い場合、底部２は第１の主面１０Ａに対して第２の主面１０Ｂ側に凹んでいる（図４において底部２の撓みは図示していない）。

　次に、図５を参照して、実施の形態１に係るモジュール１００の製造方法について説明する。実施の形態１に係るモジュール１００の製造方法は、セラミックス基板１０とデバイス基板２０とを準備する工程（Ｓ５０）と、セラミックス基板１０とデバイス基板２０とを接合する工程（Ｓ６０）とを備える。

　図５（ａ）を参照して、まず、セラミックス基板１０とデバイス基板２０とを準備する（工程（Ｓ５０））。セラミックス基板１０は、実施の形態１に係るセラミックス基板１０の製造方法に従って準備される。デバイス基板２０は、一般的な方法により、第３の主面２０Ａ上に絶縁膜２２が形成され、該絶縁膜２２上に電子部品２１、内部電極２３、および保護膜が形成されることにより準備される。絶縁膜２２は、たとえば熱酸化またはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）などで成膜される。内部電極２３は、たとえばスパッタリングまたは蒸着などで成膜される。保護膜はたとえばＣＶＤなどで成膜される。

　次に、図５（ｂ）を参照して、セラミックス基板１０とデバイス基板２０とを接合する（工程（Ｓ７０））。セラミックス基板１０とデバイス基板２０とは、接合部９と内部電極２３とが対向するように配置された後、接合される。このときの接合方法は、上述のように任意の接合方法を採用することができるが、たとえば接着剤２４を用いて接合される。

　接合は、圧力が１ｋＰａ以下の真空中または温度が２００℃以上４５０℃以下の高温環境下で行うのが好ましい。

　このとき、セラミックス基板１０の第２の主面１０Ｂと接合部９において第３凹部１ｃ内に露出している先端面とが同一面上に形成されている場合には、接合部９と内部電極２３とが接触するために、接着剤２４の厚みは、絶縁膜２２および内部電極２３の合計の厚み以下とする。

　このようにして、実施の形態１に係るモジュール１００を得ることが出来る。
　なお、セラミックス基板１０とデバイス基板２０との接合方法は、接着剤２４により接合する方法に限られず、陽極接合法、直接接合法、表面活性化接合法などを採用し得る。

　陽極接合法を採用する場合、接合性向上の観点から、デバイス基板２０の第３の主面２０Ａにおいてセラミックス基板１０の第２の主面１０Ｂと対向する領域上に形成されている絶縁膜２２および保護膜を予め除去し、デバイス基板２０の第３の主面２０Ａを露出させておくのが好ましい。また、陽極接合の場合、セラミックス基板１０とデバイス基板２０との間に電圧を印加するため、デバイス基板２０に形成されている電気回路に電流が流れることを防止する観点から、両者の間にガラス基板などを挟んで接合するのが好ましい。

　陽極接合法での接合条件は、接合温度がたとえば３５０℃以上４５０℃以下、接合電圧がたとえば５００Ｖ以上１２００Ｖ以下である。接合時の圧力は、セラミックス基板１０を破壊しない程度の圧力であればよく、たとえば１００ｋＰａ以上３０ＭＰａ以下である。

　直接接合法を採用する場合、清浄雰囲気下で接合を行う必要があるため、真空中または不活性ガス雰囲気下で接合する。

　表面活性化接合法を採用する場合、セラミックス基板１０の接合面（第２の主面１０Ｂ）およびデバイス基板２０の接合面（第３の主面２０Ａ、絶縁膜２２または保護膜）に対して酸素プラズマ、アルゴンプラズマまたは窒素プラズマなどを照射し、接合面を活性化した後、セラミックス基板１０とデバイス基板２０とをたとえば室温～４００℃程度の低温雰囲気下で接合する。

　次に、図６を参照して、実施の形態１に係る接合体２００について説明する。接合体２００は、上述したセラミックス基板１０と、第３の主面２０Ａを有し、第３の主面２０Ａ上に電子部品（図４中の電子部品２１）を搭載可能に設けられている対向基板２０とを備える。接合体２００において、セラミックス基板１０と対向基板２０とは、第２の主面１０Ｂと第３の主面２０Ａとが接着剤２４を介して接合されている。

　接合体２００は、基本的にはモジュール１００と同等の構成を備えるが、少なくとも電子部品２１を備えていない点、および凹部１内が気密封止されていない点で異なる。つまり、対向基板２０は、第３の主面２０Ａ上において少なくとも電子部品２１を搭載していない点でモジュール１００におけるデバイス基板２０と異なる。

　接合体２００におけるセラミックス基板１０とデバイス基板２０とは、モジュール１００におけるセラミックス基板１０とデバイス基板２０と同様の接合方法により接合されている。

　接合体２００は、電子部品２１（図４参照）を外部から凹部１の内部であって対向基板２０の第３の主面２０Ａ上に配置可能に設けられている。たとえば、凹部１の内部と接合体２００の外部とを接続し、電子部品２１を凹部１の内部に搬送可能に設けられている搬送路（図示しない）が形成されている。当該搬送路は、封止部材により封止可能に設けられている。接合体２００は、外部から搬送路を経て凹部１の内部に電子部品２１を配置可能であり、かつ配置後に当該搬送路を封止部材により封止することにより、凹部１の内部を気密封止可能に設けられている。つまり、実施の形態１に係るモジュール１００は、上述した実施の形態１に係るモジュール１００の製造方法に限られず、実施の形態１に係る接合体２００を用いて容易に製造することもできる。

　次に、実施の形態１に係るセラミックス基板１０、モジュール１００および接合体２００の作用効果について説明する。セラミックス基板１０は、主な構成材料がセラミックスであり、第１の主面１０Ａと第１の主面１０Ａと反対側に位置する第２の主面１０Ｂとを有する。第２の主面１０Ｂには、第１の主面１０Ａ側に凹んでいる凹部１が形成されている。セラミックス基板１０の外周面から凹部１の内部にまで延びる配線部５が形成されており、凹部１において第１の主面１０Ａ側に位置する底部２は、セラミックス基板１０における底部２以外の他の部分と比べて薄い部分を有している。当該薄い部分は、凹部１内の気密が保たれている状態（モジュール１００における気密状態）において凹部１内の圧力と外部との圧力差が設けられたときに変形可能なダイヤフラムを形成可能に設けられている。

　このようにすれば、セラミックス基板１０がデバイス基板２０と接合されて凹部１の内部が気密封止されたときに、気密された凹部１の内部空間とセラミックス基板１０の外部空間とは底部２を隔てて配置される。このとき、気密された凹部１の内部空間とセラミックス基板１０の外部空間との間に圧力差を形成しておけば、底部２はセラミックス基板１０における底部２以外の他の部分、特に凹部１に面する部分における底部２以外の他の部分と比べて可撓性を有しているため、凹部１の内部が気密状態にあるときには底部２は当該圧力差を受けて撓むことになる。凹部１の内部の気密状態が破られると凹部１の内部空間とセラミックス基板１０の外部空間との圧力差が解消され、底部２の撓みが解消しあるいは変化することになる。つまり、実施の形態１に係るセラミックス基板１０によれば、凹部１が気密封止されたときの凹部１内部の圧力とセラミックス基板１０の外部の圧力差に応じて、凹部１の底部２が容易に変形可能である。そのため、セラミックス基板１０によりパワーデバイスまたはＭＥＭＳ構造体などが気密封止されたモジュール１００は、当該気密状態の変化をセラミックス基板１０の底部２の撓み量の変化として外部から容易に確認されることができる。この結果、製造工程内だけでなく出荷後のモジュール１００に対しても上記気密状態が解かれた不良品の有無を容易に検査することができる。つまり、セラミックス基板１０を用いることにより、モジュール１００の品質管理、信頼性の確認などを容易に行うことができる。

　また、凹部１は、第１の主面１０Ａに沿った方向における幅が、第１の主面１０Ａに交差する方向において第１の主面１０Ａ側から第２の主面１０Ｂ側に向かって狭くなっている段差部３を有している。

　このようにすれば、配線部５などの構造に関わらず、第１の主面１０Ａに沿った方向における底部２の幅をモジュール１００における気密状態確認のために必要な長さ以上とすることができる。また、この場合、セラミックス基板１０の製造方法において、セラミックス基材１１ｃ、１１ｄ、１１ｅの第２貫通孔１１Ｈの幅はセラミックス基材１１ｂの第２貫通孔１１Ｈの幅よりも狭く設けられるため、凹部１を形成する工程（Ｓ３０）においてセラミックス基材１１ｃ、１１ｄ、１１ｅの第２貫通孔１１Ｈを通ってセラミックス基材１１ｂの第２貫通孔１１Ｈ内に到達するエッチャントの量を制限することができる。その結果、セラミックス基材１１ａに対するエッチング量の制御を容易とすることができ、第１の主面１０Ａに垂直な方向における底部２の厚みの制御性を高めることができる。

　実施の形態１に係るモジュール１００は、上述したセラミックス基板１０と、第３の主面２０Ａを有し、第３の主面２０Ａ上に電子部品２１を搭載しているデバイス基板２０とを備える。セラミックス基板１０とデバイス基板２０とは、第２の主面１０Ｂと第３の主面２０Ａとが凹部１内に電子部品２１を収容するようにして接合されており、電子部品２１は凹部１内において気密封止されている。

　そのため、パワーデバイスまたはＭＥＭＳ構造体などの電子部品２１を気密封止された状態として搭載しているモジュール１００は、電子部品２１などの上記気密状態が解かれた不良品の有無をセラミックス基板１０の底部２の撓み具合の変化の有無として容易に検査され得る。また、モジュール１００は、出荷後においても同様にその気密状態を容易に確認され得る。

　実施の形態１に係る接合体２００は、上述したセラミックス基板１０と、第３の主面２０Ａを有し、第３の主面２０Ａ上に電子部品を搭載可能に設けられている対向基板２０とを備える。セラミックス基板１０と対向基板２０とは、第２の主面１０Ｂと第３の主面２０Ａとが接合されている。

　このような接合体２００は、セラミックス基板１０の凹部１の内部に電子部品２１（図４参照）が搭載され、かつ凹部１の内部が気密封止されることにより、実施の形態１に係るモジュール１００を容易に製造し得る。

　（実施の形態２）
　次に、図７を参照して、実施の形態２に係るセラミックス基板１０、モジュール１００および接合体２００について説明する。実施の形態２に係るセラミックス基板１０は、基本的には実施の形態１に係るセラミックス基板１０と同様の構成を備えるが、底部２が凹部１内に表出している内周面２Ｂを構成する第１保護膜４１を含む点で異なる。

　底部２は、第１の主面１０Ａを含む被保護部４０と内周面２Ｂを含む第１保護膜４１とで構成されている。底部２は、実施の形態１における底部２と同様に、底部２全体がセラミックス基板１０における底部２以外の他の部分と比べて薄い部分を有している。当該薄い部分は、凹部１内の気密が保たれている状態（モジュール１００における気密状態）において凹部１内の圧力と外部との圧力差が設けられたときに変形可能なダイヤフラムを形成可能に設けられている。

　被保護部４０は、実施の形態１における底部２と基本的に同様の構成を有していればよいが、実施の形態１における底部２よりも第１の主面１０Ａに垂直な方向における厚みが薄くなるように設けられている。被保護部４０は凹部１の内部に表出しておらず、被保護部４０は内周面２Ｂを含んでいない。

　被保護部４０は、セラミックス基板１０の主な構成材料であるセラミックスで構成されている。なお、被保護部４０は、セラミックス基板１０の主な構成材料であるセラミックスをエッチング可能な溶液に対して当該セラミックスと同等以上の速度でエッチングされる別材料で構成されていてもよい。

　第１保護膜４１は、被保護部４０の第１の主面１０Ａと反対側に位置する面上に形成されており、少なくとも一部が凹部１に表出して凹部１の内周面２Ｂを構成している。

　第１保護膜４１は、被保護部４０と同様に、セラミックス基板１０における底部２以外の他の部分と比べて可撓性を有しており、特に、セラミックス基板１０の凹部１に面している部分において底部２以外の他の部分と比べて可撓性を有している。第１の主面１０Ａに垂直な方向における第１保護膜４１の厚みは、底部２が上述の可撓性を有し、かつセラミックス基板１０の製造方法の凹部１を形成する工程（Ｓ３０）において内周面２Ｂの全面に残存して被保護部４０に対するエッチングを抑制可能な限りにおいて、任意の厚みとすればよい。

　第１保護膜４１は、セラミックス基板１０と比べてエッチング速度が低い材料で構成されている。つまり、第１保護膜４１は、セラミックス基板１０の主な構成材料であるセラミックスをエッチング可能な溶液の少なくとも１つに対して、セラミックス基板１０と比べてエッチング速度が低い材料で構成されている。また、第１保護膜４１は、凹部１を形成するために必要なエッチング条件では確実に残存し消失しない程度の厚みを有し、当該厚みのときに可撓性を有する材料により構成されている。さらに、第１保護膜４１の構成材料は、外部電極６および貫通ビア７と同様の材料であるのが好ましく、上記のようなエッチャントに対する耐性を有し、導体抵抗が低くかつ高い展延性を有するＡｕが最適である。このようにすれば、セラミックス基板１０の製造方法において、第１保護膜４１を外部電極６および貫通ビア７の少なくともいずれか１つと同時に形成することができる。

　第１保護膜４１は、凹部１の内周面２Ｂを構成する部分と、当該部分の外周を囲うように形成されておりセラミックス基板１０の内部に埋め込まれている部分（凹部１において内周面２Ｂと交差する方向に延びるように形成されている側壁１Ｅに対し、第１の主面１０Ａに沿った方向において外側に位置する部分）とを有している。第１保護膜４１は、凹部１の内周面２Ｂを構成する部分、およびセラミックス基板１０の内部に埋め込まれている部分が第１の主面１０Ａに沿った方向に延びるように形成されている。異なる観点から言えば、凹部１において内周面２Ｂと交差する方向に延びるように形成されている側壁１Ｅは、その第１の主面１０Ａ側に位置する上端部が第１保護膜４１と接続されるように形成されている。

　第１の主面１０Ａに沿った方向における第１保護膜４１の平面形状は、任意の形状とすればよいが、たとえば正方形状である。

　実施の形態２に係るセラミックス基板１０の製造方法は、実施の形態１に係るセラミックス基板１０の製造方法と基本的には同様の構成を備えるが、複数のセラミックス基材を準備する工程（Ｓ１０）において第１保護膜４１が形成されているセラミックス基材１１ａを準備する点で異なる。

　準備する工程（Ｓ１０）では、セラミックス基材１１ａにおいて、外部電極６および貫通ビア７の少なくともいずれか１つと、第１保護膜４１とが同時に形成される。貫通ビア７と第１保護膜４１とが同時に形成される場合、貫通ビア７はセラミックス基材１１ａにおいて第１保護膜４１が形成される面側から第１貫通孔内に充填される。第１保護膜４１は、セラミックス基材１１ａ（一部のセラミックス基材）において、焼成する工程（Ｓ２０）で積層体としたときに第２貫通孔１１Ｈに面する表出部および表出部の外周を囲む外周部上に第１保護膜４１が形成される。焼成する工程（Ｓ２０）では、セラミックス基材１１ａの上記表出部上に形成された第１保護膜４１がセラミックス基材１１ｂの第２貫通孔１１Ｈの内部に表出するとともに、セラミックス基材１１ａの上記外周部とセラミックス基材１１ｂ（残部のセラミックス基材）において第２貫通孔１１Ｈと隣接する周辺部とが第１保護膜４１を挟んで接続されるように、セラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅが積層され焼成される。

　また、凹部１を形成する工程（Ｓ３０）では、凹部１に面する部分がセラミックス基板１０の主な構成材料であるセラミックスをエッチング可能な溶液に曝されるが、当該凹部１に面する部分において底部２の内周面２Ｂは第１保護膜４１により構成されているため、底部２（被保護部４０および第１保護膜４１）はエッチングされない。そのため、底部２の第１の主面１０Ａに垂直な方向における厚みは、本工程（Ｓ３０）において減じられることが抑制されている。

　なお、本工程（Ｓ３０）において、凹部１における側壁１Ｅはエッチャントに曝される。そのため、側壁１Ｅは、エッチング時間の経過に伴い、第１の主面１０Ａに沿った方向において徐々に外側に移動するようにエッチングされていくため、側壁１Ｅが第１の主面１０Ａに垂直な方向において第１保護膜４１と重なっている状態にある範囲内でエッチングは終了される。

　このようにしても、実施の形態２における底部２が全体として実施の形態１における底部２と同様の可撓性を有しているため、実施の形態２係るセラミックス基板１０、モジュール１００および接合体２００は、それぞれ実施の形態１に係るセラミックス基板１０、モジュール１００および接合体２００と同様の効果を奏することができる。

　さらに、実施の形態２における底部２は、凹部１内に表出している内周面２Ｂを構成する第１保護膜４１を含み、第１保護膜４１はセラミックス基板１０と比べてエッチング速度が低い材料で構成されている。

　そのため、実施の形態２において、底部２の第１の主面１０Ａに垂直な方向における厚みは、セラミックス基板１０の製造方法の凹部１を形成する工程（Ｓ３０）でのエッチング条件よりも制御性の高い工程条件（たとえばセラミックス基材１１ａの形成条件および研磨条件など）により決めることができるため、底部２を精度良く形成することができる。その結果、実施の形態２に係るモジュール１００は、セラミックス基板１０の底部２により、気密状態の変化を高精度で確認され得る。

　（実施の形態３）
　次に、図８～図１１を参照して、実施の形態３に係るセラミックス基板１０、モジュール１００および接合体２００について説明する。図８は、実施の形態３に係るセラミックス基板１０およびモジュール１００を説明するための断面図であり、図９は、図８中の線分ＩＸ－ＩＸから見た断面図である。図１０（ａ）は、実施の形態３に係るセラミックス基板の製造方法において準備する工程（Ｓ１０）を説明するための断面図である。図１０（ｂ）は、実施の形態３に係るセラミックス基板の製造方法において焼成する工程（Ｓ２０）により得られた積層体を説明するための断面図である。図１１は、図９に示す断面図と同じ断面において、凹部１を形成する工程（Ｓ３０）前の状態を示す断面図であり、図１０（ｂ）中の線分ＸＩ－ＸＩから見た断面図である。

　実施の形態３に係るセラミックス基板１０は、実施の形態２に係るセラミックス基板１０と基本的には同様の構成を備えるが、凹部１の内部において、底部２の内周面２Ｂの外周部と接続され、凹部１の側壁１Ｅの一部を構成する第２保護膜４２を備える点で異なる。

　第２保護膜４２は、セラミックス基板１０と比べてエッチング速度が低い材料で構成されている。つまり、第２保護膜４２は、セラミックス基板１０の主な構成材料であるセラミックスをエッチング可能な溶液の少なくとも１つに対して、セラミックス基板１０と比べてエッチング速度が低い材料で構成されている。第２保護膜４２を構成する材料は、第１保護膜４１を構成する材料と同様に、導体抵抗が低く展延性を有するＡｕが好ましい。

　また、第２保護膜４２は、第１の主面１０Ａに沿った方向における厚みが、凹部１を形成するために必要なエッチング条件では確実に残存し消失しない程度の厚みとして設けられている。

　第２保護膜４２は、底部２の内周面２Ｂの外周部と接続されており、凹部１の側壁１Ｅの一部を構成している。言い換えると、第２保護膜４２は、その第１の主面１０Ａ側に位置する上端部が、第１保護膜４１においてセラミックス基板１０内に埋め込まれている部分よりも内側に位置する部分と接続されている。

　また、図９および図１１を参照して、第２保護膜４２は、第１の主面１０Ａの平行な面上において、たとえば正方形の一辺と重なるとともに、角部において連なるように形成されておらず互いに分離された４つの直線状部分により構成されている。言い換えると、第２保護膜４２は、凹部１の側壁１Ｅと部分的に重なるように（言い換えると、セラミックス基材１１ｂにおいて第２貫通孔１１Ｈの周囲を部分的に囲うように）設けられている。

　なお、第２保護膜４２は、たとえば同一円周の一部と重なるとともに、互いに分離された複数の円弧状部分により構成されていてもよいし、任意の数ｎ個の辺を有する多角形の一辺と重なるとともに角部において連なるように形成されておらず互いに分離されたｎ個の直線状部分により構成されていてもよい。

　次に、図８～図１１を参照して、実施の形態３に係るセラミックス基板１０の製造方法について説明する。実施の形態３に係るセラミックス基板１０の製造方法は、基本的には実施の形態２に係るセラミックス基板１０の製造方法と同様の構成を備えるが、複数のセラミックス基材を準備する工程（Ｓ１０）において、第２貫通孔１１Ｈの周囲に第２保護膜４２が形成されているセラミックス基材１１ｂが準備される点で異なる（図１０（ａ）参照）。

　準備する工程（Ｓ１０）において、第２保護膜４２はセラミックス基材１１ｂ上に貫通ビア７と同時に形成され得る。具体的には、まずセラミックス基材１１ｂに、貫通ビア７が形成されるべき第１貫通孔７Ｈと第２保護膜４２が形成されるべき第３貫通孔４２Ｈが形成される。第３貫通孔４２Ｈは、セラミックス基材１１ｂにおいて第２貫通孔１１Ｈの周囲を部分的に囲うように形成される。その後、第１貫通孔７Ｈおよび第３貫通孔４２Ｈの内部に、それぞれ貫通ビア７を構成する材料および第２保護膜４２を構成する材料が充填されることにより、貫通ビア７および第２保護膜４２が形成される。

　さらに工程（Ｓ１０）では、第２貫通孔１１Ｈが第２保護膜４２に囲まれる領域内に形成される。言い換えると、工程（Ｓ１０）において、セラミックス基材１１ｂの第２保護膜４２に囲まれる領域内には、第２貫通孔１１Ｈと、その周囲に後の工程（Ｓ３０）においてエッチングされるべき部分（犠牲エッチング部１３）が形成される。工程（Ｓ１０）において、第１保護膜４１は、セラミックス基材１１ａ（一部のセラミックス基材）において、焼成する工程（Ｓ２０）で積層体としたときに第２貫通孔１１Ｈに面する表出部５１（図１０（ａ）参照）および表出部５１の外周を囲む外周部５２上に第１保護膜４１が形成される。

　次に、焼成する工程（Ｓ２０）では、セラミックス基材１１ａの上記表出部５１上に形成された第１保護膜４１がセラミックス基材１１ｂの第２貫通孔１１Ｈの内部に表出するとともに、セラミックス基材１１ａの上記外周部５２とセラミックス基材１１ｂ（残部のセラミックス基材）において第２貫通孔１１Ｈと隣接する周辺部５３とが第１保護膜４１を挟んで接続されるように、セラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅが積層され焼成される。これにより、第１保護膜４１と第２保護膜４２とが接続され、図１０（ｂ）および図１１に示すような断面形状を有する積層体１２が形成される。

　この積層体１２に対して凹部１を形成する工程（Ｓ３０）が実施されることにより、犠牲エッチング部１３がエッチングされる。その結果、図９に示すように、凹部１の側壁１Ｅの一部が第２保護膜４２上に形成されるとともに、凹部１の側壁１Ｅの他の部分が隣接する第２保護膜４２の間を接続するように、当該隣接する第２保護膜４２の間に位置するセラミックス基板１０上に形成される。この場合、第１の主面１０Ａと平行な面内における凹部１の断面形状の角部は、隣接する第２保護膜４２の間に形成される。このようにして、実施の形態３に係るセラミックス基板１０を得ることができる。

　実施の形態３における底部２は全体として実施の形態１における底部２と同様の可撓性を有しているため、実施の形態３に係るセラミックス基板１０、モジュール１００および接合体２００は、実施の形態１に係るセラミックス基板１０、モジュール１００および接合体２００と同様の効果を奏することができる。

　さらに、凹部１の内部において、底部２の内周面２Ｂの外周部と接続され、凹部１の側壁１Ｅの一部を構成する第２保護膜４２を備え、第２保護膜４２は、セラミックス基板１０と比べてエッチング速度が低い材料で構成されている。

　そのため、凹部１を形成する工程（Ｓ３０）において、第１の主面１０Ａに沿った方向にセラミックス基板１０が過度にエッチングされることが第２保護膜４２により抑制されており、第２保護膜４２が側壁１Ｅの一部を構成するように凹部１が形成されている。つまり、実施の形態３に係るセラミックス基板１０は、凹部１の側壁１Ｅが形成される位置が第２保護膜４２により固定されるため、底部２の第１の主面１０Ａに沿った方向における面積のばらつきがエッチング時間などに依らず抑制されている。その結果、実施の形態３に係るモジュール１００は、底部２により気密状態の変化を確認することができる精度に関して、個体間でのバラつきが抑制されている。このため、実施の形態３に係るモジュール１００は、気密状態の変化を高精度で確認され得る。

　なお、第２保護膜４２は、凹部１の側壁１Ｅの全体と重なるように（言い換えると、セラミックス基材１１ｂにおいて第２貫通孔１１Ｈの全周囲を囲うように）設けられていてもよい。

　（実施の形態４）
　次に、図１２～図１４を参照して、実施の形態４に係るセラミックス基板１０について説明する。実施の形態４に係るセラミックス基板１０は、実施の形態３に係るセラミックス基板と基本的に同様の構成を備えるが、凹部１の内部において、第１保護膜４１と間隔を隔てて配置された第３保護膜４３を備える点で異なる。

　第３保護膜４３は、第１凹部１ａ内において第１保護膜４１と間隔を隔てて配置されている。第３保護膜４３は、段差部３上に形成されている。

　図１３は、図１２中の線分ＸＩＩＩ－ＸＩＩＩから見た断面図を示している。図１４は、図１３に示す断面図と同じ断面において、凹部１を形成する工程（Ｓ３０）前の状態を示す断面図である。

　第３保護膜４３には第２凹部１ｂと重なる領域において貫通孔が形成されている。言い換えると、第３保護膜４３は、第２凹部１ｂの全周囲を囲うように環状に形成されている。

　第１保護膜４１は、第１の主面１０Ａに沿った方向における平面形状がたとえば正方形状である。第３保護膜４３は、第１の主面１０Ａに沿った方向において、たとえば外形が正方形状であってその中央部に正方形状の貫通孔が形成されている。なお、第１保護膜４１および第３保護膜４３の当該平面形状は、これに限られるのものではなく、円形状または多角形状などの任意の形状を有していてもよい。

　第３保護膜４３は、第１の主面１０Ａに垂直な方向において、第２凹部１ｂと一部が重なるように設けられていてもよい。なお、第３保護膜４３は、第１の主面１０Ａに垂直な方向において、第２凹部１ｂと重ならないように設けられていてもよい。

　第１凹部１ａと第２凹部１ｂとは、当該貫通孔を介して接続されており、第３保護膜４３によって妨げられていない。

　第１保護膜４１および第３保護膜４３は導電性を有している。第３保護膜４３は、第１保護膜４１および第２保護膜４２と接続されておらず、これらと第１の主面１０Ａに垂直な方向および沿った方向において、間隔を隔てて設けられている。

　第３保護膜４３は、第１保護膜４１および第２保護膜４２を構成する材料と同様に、セラミックス基板１０と比べてエッチング速度が低い材料で構成されている。つまり、第３保護膜４３は、セラミックス基板１０の主な構成材料であるセラミックスをエッチング可能な溶液の少なくとも１つに対して、セラミックス基板１０と比べてエッチング速度が低い材料で構成されている。

　第１保護膜４１は、接続電極４４を介して第１電極４５と電気的に接続されている。接続電極４４は、第１の主面１０Ａと平行な面上において、第１保護膜４１と連なるように形成されている。第１電極４５は、第１の主面１０Ａに垂直な方向に延びるように形成されており、第２の主面１０Ｂ側に位置する端部が接続電極４４と接続されているとともに、第１の主面１０Ａ側に位置する端部が第１の主面１０Ａ上に露出するように設けられている。

　第３保護膜４３は、接続電極４６を介して第２電極４７と電気的に接続されている。接続電極４６は、第１の主面１０Ａと平行な面上において、第３保護膜４３と連なるように形成されている。第２電極４７は、第１の主面１０Ａに垂直な方向に延びるように形成されており、第２の主面１０Ｂ側に位置する端部が接続電極４６と接続されているとともに、第１の主面１０Ａ側に位置する端部が第１の主面１０Ａ上に露出するように設けられている。接続電極４４および第１電極４５と、接続電極４６および第２電極４７とは、電気的に接続されていない。

　次に、実施の形態４に係るセラミックス基板１０の製造方法について説明する。実施の形態４に係るセラミックス基板１０の製造方法は、実施の形態３に係るセラミックス基板１０の製造方法と基本的には同様の構成を備えるが、複数のセラミックス基材を準備する工程（Ｓ１０）において、第２貫通孔１１Ｈの周囲に第３保護膜４３が形成されており、かつ第３保護膜４３と電気的に接続されている接続電極４６および第２電極４７が形成されているセラミックス基材１１ｃが準備される点で異なる。

　準備する工程（Ｓ１０）において、第３保護膜４３はセラミックス基材１１ｃ上に貫通ビア７、水平配線８、接続電極４６、および第２電極４７と同時に形成され得る。具体的には、まずセラミックス基材１１ｃに、貫通ビア７が形成されるべき第１貫通孔７Ｈと第２電極４７が形成されるべき第４貫通孔４７Ｈが形成される。その後、第１貫通孔７Ｈおよび第４貫通孔４７Ｈの内部に、それぞれ貫通ビア７を構成する材料および第２電極４７を構成する材料が充填されるとともに、セラミックス基材１１ｃの表面上に水平配線８および第３保護膜４３が形成される。このようにして、貫通ビア７、水平配線８、第３保護膜４３、接続電極４６および第２電極４７が形成されたセラミックス基材１１ｃが準備される。

　さらに、本工程（Ｓ１０）において準備されるセラミックス基材１１ａには、貫通ビア７および第１保護膜４１に加えて、接続電極４４、第１電極４５および第２電極４７がさらに形成されている。貫通ビア７、第１保護膜４１、接続電極４４、第１電極４５および第２電極４７は、同時に形成することができる。この場合も、実施の形態２に係るセラミックス基板１０の製造方法と同様に、第１貫通孔７Ｈおよび第４貫通孔４７Ｈの内部にはセラミックス基材１１ａにおいて第１保護膜４１が形成される面側から貫通ビア７を構成する材料および第２電極４７を構成する材料がそれぞれ充填される。

　さらに、本工程（Ｓ１０）において準備されるセラミックス基材１１ｂには、貫通ビア７および第２保護膜４２に加えて、第２電極４７がさらに形成されている。

　次に、複数のセラミックス基材を焼成する工程（Ｓ２０）により、セラミックス基材１１ａ，１１ｂ，１１ｃに形成された第２電極４７が接続され、第３保護膜４３、接続電極４６および第２電極４７が電気的に接続される。このようにして、図１４に示すような断面形状を有する積層体１２が形成される。

　この積層体１２に対して凹部１を形成する工程（Ｓ３０）が実施されることにより、犠牲エッチング部１３がエッチングされる。このとき、第１保護膜４１、第２保護膜４２および第３保護膜４３は残存する。その結果、図１２および図１３に示すように、凹部１の内部において第１保護膜４１および第２保護膜４２とそれぞれ間隔を隔てて配置された第３保護膜４３が形成される。このようにして、実施の形態４に係るセラミックス基板１０を得ることができる。

　実施の形態４における底部２は全体として実施の形態１における底部２と同様の可撓性を有しているため、実施の形態４に係るセラミックス基板１０、モジュール１００および接合体２００は、実施の形態１に係るセラミックス基板１０、モジュール１００および接合体２００と同様の効果を奏することができる。

　さらに、凹部１の内部において、第１保護膜４１と間隔を隔てて配置された第３保護膜４３を備え、第１保護膜４１および第３保護膜４３は導電性を有しており、セラミックス基板１０の外周面には、第１保護膜４１および第３保護膜４３のそれぞれと電気的に接続されている第１電極４５および第２電極４７が形成されている。

　そのため、セラミックス基板１０において、底部２の撓み量の変化は第１保護膜４１と第３保護膜４３との間の静電容量の変化として測定され得る。その結果、実施の形態４に係るセラミックス基板１０によれば、パワーデバイスまたはＭＥＭＳ構造体などを気密封止されたモジュール１００における当該気密状態の変化を第１保護膜４１と第３保護膜４３との間の静電容量の変化として精度良く検知することができる。

　なお、実施の形態４において、第２保護膜４２は形成されていなくてもよい。つまり、実施の形態４に係るセラミックス基板１０は、実施の形態２に係るセラミックス基板１０において上述した第３保護膜４３が形成されている構成を備えていてもよい。このようにしても、実施の形態４に係るセラミックス基板１０と同様の効果を奏することができる。

　（実施の形態５）
　次に、図１５を参照して、実施の形態５に係るセラミックス基板１０、モジュール１００および接合体２００について説明する。実施の形態５に係るセラミックス基板１０は、実施の形態２に係るセラミックス基板１０と基本的には同様の構成を備えるが、底部２の第１の主面１０Ａ上に配置された歪ゲージ１４を備える点で異なる。

　つまり、実施の形態５における底部２は全体として実施の形態１における底部２と同様の可撓性を有しているため、実施の形態５に係るセラミックス基板１０、モジュール１００および接合体２００は、実施の形態１に係るセラミックス基板１０、モジュール１００および接合体２００と同様の効果を奏することができる。

　さらに、歪ゲージ１４は、底部２の第１の主面１０Ａ上に配置されている。実施の形態５における底部２は、実施の形態２の底部２と同様に構成されており、モジュール１００における凹部１の内部の気密状態の変化を受けて底部２の撓み量が変化する。このとき、底部２の撓み量の変化は、歪ゲージ１４の出力値（抵抗値）の変化として検知することができる。

　そのため、実施の形態５に係るセラミックス基板１０によれば、パワーデバイスまたはＭＥＭＳ構造体などを気密封止されたモジュール１００における当該気密状態の変化を歪ゲージ１４の出力値の変化として精度良く検知することができる。

　なお、歪ゲージ１４は、任意の構成を備えていればよいが、たとえばゲージ率が高いＣｕ－Ｎｉ合金またはＮｉ－Ｃｒ合金などが成膜されて構成された金属歪ゲージであってもよいし、ｐ型またはｎ型のシリコンなどの半導体材料が成膜されて構成された半導体歪ゲージであってもよい。

　なお、歪ゲージ１４は、任意の方法により底部２の第１の主面１０Ａに形成され得る。たとえば、凹部１を形成する工程（Ｓ３０）の後に、第１の主面１０Ａに上記金属材料または半導体材料をスパッタリング法などにより成膜することで形成される。

　また、セラミックス基板１０がＳｉと陽極接合可能に設けられている場合、底部２は、たとえば上述したセラミックス基材１１ｂ、１１ｃ、１１ｄ、１１ｅが焼成されてなるＬＴＣＣ多層基板のセラミックス基材１１ｂ上に陽極接合されたＳｉウエハまたはＳＯＩウエハの一部として構成されていてもよい。このようにすれば、モジュール１００における凹部１の内部の気密状態の変化を歪ゲージ１４の出力値（抵抗値）の変化として高精度に検知することができる。

　なお、実施の形態５において、第１保護膜４１および第２保護膜４２は形成されていなくてもよいし、第１保護膜４１および第３保護膜４３が形成されていてもよい。つまり、実施の形態５に係るセラミックス基板１０は、実施の形態１～実施の形態４に係るセラミックス基板１０のいずれかにおいて上述した歪ゲージ１４が形成されている構成を備えていてもよい。このようにしても、実施の形態５に係るセラミックス基板１０と同様の効果を奏することができる。

　なお、図面において、セラミックス基板１０の内部に第１の主面１０Ａと平行な線を複数示しているが、これは実施の形態についての説明上複数のセラミックス基材１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅの各境界を便宜的に表したものであり、実際のセラミックス基板１０、モジュール１００および接合体２００において確認されるものではない。また、図面において、モジュール１００における底部２の撓みを図示していない。底部２の撓み量や撓みの形状は、凹部１の内部とモジュール１００の外部との圧力差などに応じて異なるものである。

　以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲のすべての変更が含まれることが意図される。

　本発明は、パワーデバイスまたはＭＥＭＳ構造体などが気密封止されたモジュールを形成するためのセラミックス基板、該セラミックス基板を備える接合体、およびセラミックス基板を用いてパワーデバイスまたはＭＥＭＳ構造体などが気密封止されたモジュールに特に有利に適用される。

　１　凹部、１Ｅ　側壁、１ａ　第１凹部、１ｂ　第２凹部、１ｃ　第３凹部、２　底部、２Ｂ　内周面、３，４　段差部、５　配線部、６　外部電極、７　貫通ビア、７Ｈ　第１貫通孔、８　水平配線、９　接合部、１０　セラミックス基板、１０Ａ　第１の主面、１０Ｂ　第２の主面、１０Ｃ，１０Ｄ　側面、１１Ｈ　第２貫通孔、１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ　セラミックス基材、１２　積層体、１３　犠牲エッチング部、１４　歪ゲージ、２０　デバイス基板、対向基板、２０Ａ　第３の主面、２１　電子部品、２２　絶縁膜、２３　内部電極、２４　接着剤、４０　被保護部、４１　第１保護膜、４２　第２保護膜、４２Ｈ　第３貫通孔、４３　第３保護膜、４４，４６　接続電極、４５　第１電極、４７　第２電極、４７Ｈ　第４貫通孔、１００　モジュール、２００　接合体。

Claims (11)

1. 　主な構成材料がセラミックスであり、第１の主面と前記第１の主面と反対側に位置する第２の主面とを有するセラミックス基板であって、
   　前記第２の主面には、前記第１の主面側に凹んでいる凹部が形成されており、
   　前記セラミックス基板の外周面から前記凹部の内部にまで延びる配線部が形成されており、
   　前記凹部において前記第１の主面側に位置する底部は、前記セラミックス基板における前記底部以外の他の部分と比べて薄い部分を有している、セラミックス基板。
2. 　主な構成材料がセラミックスであり、第１の主面と前記第１の主面と反対側に位置する第２の主面とを有するセラミックス基板であって、
   　前記第２の主面には、前記第１の主面側に凹んでいる凹部が形成されており、
   　前記セラミックス基板の外周面から前記凹部の内部にまで延びる配線部が形成されており、
   　前記凹部において前記第１の主面側に位置する底部は、前記セラミックス基板における前記底部以外の他の部分と比べて薄い部分を有しており、
   　前記底部は、前記凹部内に表出している内周面を構成する第１保護膜を含み、
   　前記第１保護膜は、前記セラミックス基板と比べてエッチング速度が低い材料で構成されており、
   　前記凹部の内部において、前記底部の前記内周面の外周部と接続され、前記凹部の側壁の一部を構成する第２保護膜を備え、
   　前記第２保護膜は、前記セラミックス基板と比べてエッチング速度が低い材料で構成されている、セラミックス基板。
3. 　前記第１保護膜は、前記セラミックス基板内に埋め込まれている部分を有し、
   　前記第２保護膜は、前記第１の主面側に位置する上端部を有し、
   　前記第２保護膜の前記上端部と、前記第１保護膜において前記セラミックス基板内に埋め込まれている部分よりも内側に位置する部分とが接続されている、請求項２に記載のセラミックス基板。
4. 　前記凹部の内部において、前記第１保護膜と間隔を隔てて配置された第３保護膜を備え、
   　前記第１保護膜および前記第３保護膜は導電性を有しており、
   　前記セラミックス基板の前記外周面には、前記第１保護膜および前記第３保護膜のそれぞれと電気的に接続されている第１電極および第２電極が形成されている、請求項２または請求項３に記載のセラミックス基板。
5. 　前記底部の前記第１の主面上に配置された歪ゲージを備える、請求項１～請求項４のいずれか１項に記載のセラミックス基板。
6. 　前記底部における前記第１の主面の一部を構成する部分の材料はシリコンである、請求項１～請求項５のいずれか１項に記載のセラミックス基板。
7. 　前記セラミックス基板は低温同時焼成セラミックス多層基板である、請求項１～請求項６のいずれか１項に記載のセラミックス基板。
8. 　請求項１～請求項７のいずれか１項に記載のセラミックス基板と、
   　第３の主面を有し、前記第３の主面上に電子部品を搭載可能に設けられている対向基板とを備え、
   　前記セラミックス基板と前記対向基板とは、前記第２の主面と前記第３の主面とが接合されている、接合体。
9. 　請求項１～請求項７のいずれか１項に記載のセラミックス基板と、
   　第３の主面を有し、前記第３の主面上に電子部品を搭載しているデバイス基板とを備え、
   　前記セラミックス基板と前記デバイス基板とは、前記第２の主面と前記第３の主面とが前記凹部内に前記電子部品を収容するようにして接合されており、
   　前記電子部品は前記凹部内において気密封止されている、モジュール。
10. 　主な構成材料がセラミックスである複数のセラミックス基材を準備する工程と、
    　複数の前記セラミックス基材を積層してこれらを焼成する工程と、
    　前記焼成する工程により得られた積層体に凹部を形成する工程とを備え、
    　前記準備する工程では、複数の前記セラミックス基材うちの一部のセラミックス基材に第１導電部が形成され、かつ、複数の前記セラミックス基材のうちの残部のセラミックス基材に第２導電部および貫通孔が形成され、
    　前記焼成する工程は、前記第１導電部および前記第２導電部が接続されるように複数の前記セラミックス基材を積層する工程と、積層させた複数の前記セラミックス基材に圧力を加えながら１０００℃以下の温度で同時焼成する工程とを含み、
    　前記凹部を形成する工程では、前記積層体において前記貫通孔の内部に露出する表面をエッチングすることにより、前記凹部が形成される、セラミックス基板の製造方法。
11. 　前記準備する工程では、前記一部のセラミックス基材において前記積層体としたときに前記貫通孔に面する表出部および前記表出部の外周を囲む外周部上に第１保護膜が形成され、かつ、前記残部のセラミックス基材の前記貫通孔の周囲を部分的に囲うように第２保護膜が形成され、
    　前記積層する工程では、前記一部のセラミックス基材の前記表出部上に形成された前記第１保護膜が前記残部のセラミックス基材の前記貫通孔の内部に表出するとともに、前記一部のセラミックス基材の前記外周部と前記残部のセラミックス基材において前記貫通孔と隣接する周辺部とが前記第１保護膜を挟んで接続されるように、複数の前記セラミックス基材が積層され、
    　前記第１保護膜および前記第２保護膜は、前記セラミックス基板と比べてエッチング速度が低い材料で構成されている、請求項１０に記載のセラミックス基板の製造方法。

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