WO2016105146A1 - 발광소자 및 이를 포함하는 발광소자 어레이 - Google Patents

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WO2016105146A1
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layer
semiconductor layer
light emitting
conductive semiconductor
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이건화
최병균
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엘지이노텍(주)
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Definitions

  • Embodiments relate to a light emitting device and a light emitting device array including the same.
  • Group 3-5 compound semiconductors such as GaN and AlGaN, are widely used for optoelectronics and electronic devices due to many advantages, such as having a wide and easy to adjust band gap energy.
  • light emitting devices such as light emitting diodes or laser diodes using semiconductors of Group 3-5 or 2-6 compound semiconductor materials of semiconductors have been developed through the development of thin film growth technology and device materials such as red, green, blue and ultraviolet light.
  • Various colors can be realized, and efficient white light can be realized by using fluorescent materials or combining colors.
  • Low power consumption, semi-permanent life, fast response speed, safety and environment compared to conventional light sources such as fluorescent and incandescent lamps can be realized. Has the advantage of affinity.
  • a white light emitting device that can replace a fluorescent light bulb or an incandescent bulb that replaces a Cold Cathode Fluorescence Lamp (CCFL) constituting a backlight of a transmission module of an optical communication means and a liquid crystal display (LCD) display device.
  • CCFL Cold Cathode Fluorescence Lamp
  • LCD liquid crystal display
  • a light emitting structure including an n-type semiconductor layer, an active layer, and a p-type half layer is formed, and electrons injected through the n-type semiconductor layer and holes injected through the p-type semiconductor layer meet each other to form an active layer. It emits light with energy determined by the energy band inherent in the material.
  • the above-described light emitting structure is grown on a substrate such as sapphire, a horizontal light emitting device in which the substrate remains as it is after the growth of the light emitting structure, a vertical type in which a metal support is coupled to one side of the light emitting structure and the substrate is removed.
  • a substrate such as sapphire
  • a horizontal light emitting device in which the substrate remains as it is after the growth of the light emitting structure
  • a vertical type in which a metal support is coupled to one side of the light emitting structure and the substrate is removed.
  • the thickness of a substrate or a metal support is large, making it difficult to form an ultra thin pixel.
  • Embodiments provide an ultra-thin light emitting device in which a growth substrate or a metal support is omitted.
  • Embodiments may include a light emitting structure including a first conductive semiconductor layer, an active layer on the first conductive semiconductor layer, and a second conductive semiconductor layer on the active layer; A first electrode disposed in a portion of the first conductive semiconductor layer; An insulating layer disposed on a portion of the first electrode, the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer, and having a DBR structure; And a second electrode disposed on the second conductivity type semiconductor layer, wherein the first electrode contacts the insulating layer on a first surface and is exposed at a second surface facing the first surface.
  • a light emitting structure including a first conductive semiconductor layer, an active layer on the first conductive semiconductor layer, and a second conductive semiconductor layer on the active layer; A first electrode disposed in a portion of the first conductive semiconductor layer; An insulating layer disposed on a portion of the first electrode, the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer, and having a DBR structure; And a
  • the light emitting structure may include a first mesa region, the first conductive semiconductor layer may include a second mesa region, and the first electrode may be disposed on the first conductive semiconductor layer of the second mesa region.
  • the first electrode may be disposed on a side surface of the first conductive semiconductor layer in the second mesa region.
  • the first electrode may be disposed to extend at an edge of the second mesa region.
  • An exposed open region of the second conductive semiconductor layer may be disposed on a first mesa region, and at least a portion of the second electrode may be disposed on the open region.
  • At least a portion of the second conductivity-type semiconductor layer, the insulating layer, and the second electrode may overlap at the outside of the open region.
  • the DBR structure may be a structure in which TiO 2 and SiO 2 or Ta 2 O 5 and SiO 2 are repeatedly arranged at least twice.
  • the first electrode may include a bonding layer on the ohmic layer and the reflective layer.
  • the bonding layer may include titanium (Ti).
  • the second electrode may include an ohmic layer and a reflective layer.
  • the ohmic layer of the second electrode may include chromium (Cr) or silver (Ag) or titanium (Ti).
  • the ohmic layer of the second electrode may have a thickness of 1 nanometer or less.
  • the reflective layer is made of platinum (Pt), gold (Au), nickel (Ni), gold (Au), aluminum (Al), platinum (Au), gold (Au), aluminum (Al), nickel (Ni), gold ( Au) may have a structure.
  • Another embodiment is a circuit board; A light emitting structure disposed on the circuit board, the light emitting structure including a first conductive semiconductor layer, an active layer on the first conductive semiconductor layer, and a second conductive semiconductor layer on the active layer; A first electrode disposed in a portion of the first conductive semiconductor layer; An insulating layer disposed on a portion of the first electrode, the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer, and having a DBR structure; And a second electrode disposed on the second conductivity type semiconductor layer, wherein the first electrode contacts the insulating layer on a first surface and is exposed at a second surface facing the first surface.
  • ACF anisotropic conductive film
  • the insulating layer may be disposed on a portion of the first surface of the first electrode, the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer.
  • the second surface of the first electrode may contact the upper side and the side surface of the first conductivity-type semiconductor layer of the second mesa region.
  • Yet another embodiment includes a circuit board; A light emitting structure disposed on the circuit board, the light emitting structure including a first conductive semiconductor layer, an active layer on the first conductive semiconductor layer, and a second conductive semiconductor layer on the active layer; A first electrode disposed in a portion of the first conductive semiconductor layer; An insulating layer disposed on a portion of the first electrode, the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer, and having a DBR structure; And a second electrode disposed on the second conductivity type semiconductor layer, wherein the first electrode contacts the insulating layer on a first surface and is exposed at a second surface facing the first surface.
  • ACF anisotropic conductive film
  • the first electrodes of the plurality of light emitting devices may be connected to one wire in a direction opposite to the circuit board.
  • the light emitted from the active layer is disposed on the upper surface of the light emitting structure, a part of the upper surface of the second electrode and the upper surface of the first electrode is disposed in the DBR structure It may be reflected to the lower surface of the light emitting device.
  • the light extraction effect may be improved by reflection of the insulating layer of the DBR structure in addition to the first electrode and the second electrode.
  • the second electrode can be formed wider than the open area of the transparent conductive layer to prevent light leakage.
  • FIG. 1 is a cross-sectional view of an embodiment of a light emitting device
  • FIG. 2 is a view showing in detail the structure of the first electrode.
  • 3 is a view showing in detail the structure of the second electrode.
  • 5A to 5J are views illustrating a manufacturing process of a light emitting device.
  • FIG. 6 is a top view of the light emitting device of FIG. 1;
  • FIG. 7A and 7B are perspective and side cross-sectional views of the light emitting device of FIG. 1,
  • FIG. 8 is a diagram illustrating an embodiment of a smart watch including a light emitting device array.
  • the above (on) or below (on) or under) when described as being formed on the "on or under” of each element, the above (on) or below (on) or under) includes both two elements being directly contacted with each other or one or more other elements are formed indirectly between the two elements.
  • the above (on) or below when expressed as “on” or “under”, it may include the meaning of the downward direction as well as the upward direction based on one element.
  • FIG. 1 is a cross-sectional view of an embodiment of a light emitting device.
  • the light emitting device 100 includes a light emitting structure 120 including a first conductive semiconductor layer 122, an active layer 124, and a second conductive semiconductor layer 126, and a second conductive semiconductor layer.
  • the light emitting structure 120 has a first mesa region and a second mesa region, wherein the first mesa region includes the first conductive semiconductor layer 122, the active layer 124, and the second conductive region.
  • the second mesa region may be disposed on the semiconductor layer 126, and the second mesa region may be disposed only on the first conductive semiconductor layer 122.
  • the first mesa region is formed in the first etching process of exposing the top surface of the first conductivity-type semiconductor layer 122 to form the region where the first electrode 142 is disposed, and the first mesa region is formed. This is because the second mesa region may be formed in the second etching process of etching the edge region of the exposed first conductive semiconductor layer 122 again to increase the arrangement region of the electrode 142.
  • the side surfaces of the first mesa region and the second mesa region are shown to be perpendicular to each other, but may actually be disposed at an angle.
  • the first conductive semiconductor layer 122 may be formed of a compound semiconductor such as a group III-V group or a group II-VI.
  • the first conductive semiconductor layer 122 may be doped with a first conductive dopant to be a first conductive semiconductor layer.
  • the first conductivity type semiconductor layer 122 is made of a semiconductor material having a composition formula of Al x In y Ga (1-xy) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • it may be formed of any one or more of AlGaN, GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP.
  • the first conductivity type dopant may include an n type dopant such as Si, Ge, Sn, Se, Te, or the like.
  • the first conductivity type semiconductor layer 122 may be formed as a single layer or a multilayer, but is not limited thereto.
  • the first conductive semiconductor layer 122 forms a second mesa region on one side (right side in FIG. 1) around the first mesa region and forms a step on the right side of the second mesa region.
  • the active layer 124 is disposed on the top surface of the first conductivity-type semiconductor layer 122 on the first mesa region, and has a single well structure, a multi well structure, a single quantum well structure, and a multi quantum well (MQW) structure. It may include any one of a quantum dot structure or a quantum line structure.
  • the active layer 124 is formed of a well layer and a barrier layer, for example AlGaN / AlGaN, InGaN / GaN, InGaN / InGaN, AlGaN / GaN, InAlGaN / GaN, GaAs (InGaAs) using a compound semiconductor material of group III-V elements.
  • a barrier layer for example AlGaN / AlGaN, InGaN / GaN, InGaN / InGaN, AlGaN / GaN, InAlGaN / GaN, GaAs (InGaAs) using a compound semiconductor material of group III-V elements.
  • / AlGaAs, GaP (InGaP) / AlGaP may be formed of any one or more pair structure, but is not limited thereto.
  • the well layer may be formed of a material having an energy band gap smaller than the energy band gap of the barrier layer.
  • the second conductivity-type semiconductor layer 126 may be formed of a semiconductor compound on the surface of the active layer 124.
  • the second conductive semiconductor layer 126 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a second conductive dopant.
  • the second conductivity-type semiconductor layer 126 is made of, for example, a semiconductor material having a composition formula of In x Al y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1). It may be formed of any one or more of AlGaN, GaN AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP.
  • the second conductivity-type semiconductor layer 126 may be doped with a second conductivity-type dopant.
  • the second conductivity-type dopant may be Mg, Zn, Ca, Sr, P-type dopants such as Ba and the like.
  • the second conductivity-type semiconductor layer 126 may be formed as a single layer or a multilayer, but is not limited thereto.
  • a translucent conductive layer 130 is formed on the second conductive semiconductor layer 126c by using indium tin oxide (ITO) or the like, and current spreading is performed from the second electrode 146 to the second conductive semiconductor layer 126. ) Can improve the effect.
  • ITO indium tin oxide
  • Mesa etching is performed to the second conductive semiconductor layer 126, the active layer 124, and a portion of the first conductive semiconductor layer 122, thereby exposing the first conductive semiconductor layer 122 to expose the first electrode 146.
  • the area to be formed can be secured.
  • the first electrode 142 and the second electrode 146 may be disposed on the first conductive semiconductor layer 122 and the second conductive semiconductor layer 126, respectively.
  • An insulating layer 150 is formed on the exposed surfaces of the light emitting structure 120 and the first electrode 142.
  • the insulating layer 150 is partially opened on the transparent conductive layer 130 to expose the transparent conductive layer 130.
  • the insulating layer 150 may be formed of at least two layers, and a detailed structure will be described later.
  • the second electrode 146 may directly contact the transparent conductive layer.
  • the ratio of the width (w1, w2) of may be 1 to 1 to 3 to 5, w0 may be greater than w1 or w2, w1 and w2 may be the same.
  • the width w0 of the region in which the second electrode 146 is in direct contact with the translucent conductive layer 130 may be 10 micrometers to 30 micrometers, and specifically 22 micrometers.
  • the widths w1 and w2 of the regions in which the light-transmissive conductive layer 130 and the insulating layer 150 contact each other may be 10 micrometers to 50 micrometers, and in detail, may be 30 micrometers.
  • the first electrode 142 is disposed on a portion and a side surface of the upper surface of the first conductive semiconductor layer 122 forming the second mesa region, and the first electrode 142 is formed of the first conductive semiconductor layer ( 122 may extend outward from the side.
  • the first electrode 142 may also be disposed on the first conductive semiconductor layer 122 forming a step with the second mesa region.
  • FIG. 2 is a view showing in detail the structure of the first electrode.
  • the first electrode 142 may include an ohmic layer 142a, a reflective layer 142b, and a bonding layer 142c.
  • the ohmic layer 142a may include chromium (Cr) or silver (Ag)
  • the reflective layer 142b may include platinum (Pt), gold, nickel (Ni), gold, aluminum (Al), platinum (Au), and the like.
  • Gold (Au) and aluminum (Al) and may have any one of the structures of nickel (Ni) and gold (Au) or an alloy thereof, and the bonding layer 142c may include titanium (Ti). .
  • the ohmic layer 142a is a thin film for bonding the first conductivity type semiconductor layer 122 and the reflective layer 142b and is disposed at a thickness t1 of 0.5 nanometers to 3 nanometers, for example, may be 1 nanometer. have.
  • a thickness t1 of 0.5 nanometers to 3 nanometers for example, may be 1 nanometer. have.
  • the thickness t1 of the ohmic layer 142a is smaller than 0.5 nanometers, ohmic contact between the first conductive semiconductor layer 122 and the reflective layer 142b may not be performed well, and the ohmic layer 142a If the thickness t1 is greater than 3 nanometers, light absorption may occur and the light reflectivity of the first electrode 142 may be reduced.
  • the bonding layer 142c is disposed at a thickness t2 of 10 nanometers to 200 nanometers for bonding the reflective layer 142b and the insulating layer 150, and may be, for example, 50 nanometers.
  • the thickness t2 of the bonding layer 142c is smaller than 10 nanometers, the insulating layer 150 and the reflective layer 142b may not be properly bonded, and the thickness t2 of the bonding layer 142c is 200 nanometers. If it is larger than the meter, the stress of the bonding layer 142c may increase, resulting in deterioration of the quality.
  • the thickness t3 of the entire first electrodes 142 may be about 1 micrometer.
  • 3 is a view showing in detail the structure of the second electrode.
  • the second electrode 146 may include an ohmic layer 146a and a reflective layer 146b.
  • the ohmic layer 146a may be made of chromium, silver, or titanium, and is a thin film for bonding the transmissive conductive layer 130 and the reflective layer 146b and is disposed at a thickness t4 of 0.5 nanometers to 3 nanometers. For example, it may be 1 nanometer.
  • the thickness t4 of the ohmic layer 142a is smaller than 0.5 nanometers, ohmic contact between the first conductive semiconductor layer 142 and the reflective layer 142b may not be performed well, and the ohmic layer 142a When the thickness t4 of the s) is greater than 3 nanometers, light absorption may occur and the light reflectivity of the first electrode 142 may be reduced.
  • the reflective layer 146b has a structure of platinum (Pt), gold, nickel (Ni), gold, aluminum (Al), platinum (Au), gold (Au), aluminum (Al), nickel (Ni), and gold (Au). Any one or an alloy thereof.
  • the total thickness t5 of the second electrode 146 may be equal to the total thickness t3 of the first electrode 142.
  • the second electrode 146 is disposed on the open region of the transparent conductive layer 130, and may overlap the insulating layer 150 in some regions as shown in FIG. 1. This is because in the process of forming the second electrode 146, forming the second electrode 146 wider than the open area of the transparent conductive layer 130 may prevent light leakage.
  • an insulating layer 150 is disposed in an upper surface direction, and a second electrode 146 made of metal is disposed in an open area of the transparent conductive layer 130. Both the insulating layer 150 and the second electrode 146 act as a reflecting film to reflect light downward in FIG. 1.
  • FIG. 4 is a view showing in detail the structure of the insulating layer.
  • the insulating layer 150 covers the upper portions of the first mesa etching region and the second mesa etching region in the light emitting device 100 of FIG. 1, and an open region is formed to partially expose the transparent conductive layer 130. .
  • the insulating layer 150 may be disposed in both A region, B region, C region, and D region in Table 1 to be described later.
  • the insulating layer 150 is made of an insulating material to prevent electrical contact between the first conductive semiconductor layer 122 and the second conductive semiconductor layer 126, and reflects light emitted from the active layer 124. In order to achieve a highly reflective material, for example, a DBR structure.
  • two materials having different refractive indices may be repeatedly arranged several times to several tens to form a DBR structure.
  • the first layer 150a and the second layer 150b are repeatedly arranged.
  • the first layer 150a and the second layer 150b may be, for example, TiO 2 and SiO 2 or Ta 2 O 5 and SiO 2 .
  • the first layer 150a and the second layer 150b may be alternately disposed three by three.
  • the thickness of the first layer 150a may be 0.70 nanometers to 0.90 nanometers, and more specifically, may be 0.75 nanometers and 0.82 nanometers and 0.75 nanometers, respectively, and the thickness of the second layer 150b may be 0.35 nanometers. Meters to 0.55 nanometers and more specifically 0.50 nanometers and 0.43 nanometers and 0.50 nanometers, respectively.
  • the insulating layer 150 may be disposed on the exposed surface of the first electrode 142 and the light emitting structure 120, and may be opened to expose only a part of the transparent conductive layer 130. Therefore, in the first mesa etching region of FIG. 1, at least a portion of the second conductivity-type semiconductor layer 126, the insulating layer 150, and the second electrode 146 is located outside the region where the light transmissive conductive layer 130 is opened. Overlapping.
  • the light emitting device 100 having the above-described structure reflects light from the first electrode 142, the second electrode 146, and the insulating layer 150 when the light emitted from the active layer 124 is directed upward and sideward in FIG. 1, it may proceed downward in FIG. 1.
  • 5A to 5J are views illustrating a manufacturing process of a light emitting device. Although a plurality of light emitting devices are manufactured in one process on a wafer-level substrate, only one light emitting device is shown in some drawings for convenience of understanding.
  • the light emitting structure 120 and the transparent conductive layer 130 are grown on the substrate 110.
  • the substrate 110 includes a conductive substrate or an insulating substrate, for example, sapphire (Al 2 O 3 ) or SiO 2 , SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga 2 0 3 You can use one.
  • a conductive substrate or an insulating substrate for example, sapphire (Al 2 O 3 ) or SiO 2 , SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga 2 0 3 You can use one.
  • the lattice mismatch between the light emitting structure 120 made of gallium nitride-based material and the substrate 110 is very large and thermal expansion therebetween Since the coefficient difference is also very large, dislocations, melt-backs, cracks, pits, surface morphology defects, etc., which deteriorate crystallinity may occur, such as AlN or the like.
  • the buffer layer may be formed.
  • the light emitting structure 120 including the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer may include, for example, metal organic chemical vapor deposition (MOCVD) and chemical vapor deposition (CVD). ), Plasma-Enhanced Chemical Vapor Deposition (PECVD), Molecular Beam Epitaxy (MBE), Hydride Vapor Phase Epitaxy (HVPE), and the like. It does not limit to this.
  • MOCVD metal organic chemical vapor deposition
  • CVD chemical vapor deposition
  • PECVD Plasma-Enhanced Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • HVPE Hydride Vapor Phase Epitaxy
  • the transparent conductive layer 130 made of ITO may be grown to, for example, a thickness of 40 nanometers.
  • the thickness of the substrate 110 may be several times to several hundred times that of the light emitting structure 120 and the light transmissive conductive layer 130. However, the thickness of the substrate 110 is smaller than the actual thickness for convenience of description. .
  • a portion of the light emitting structure 120 is first etched to partially expose the upper surface of the first conductive semiconductor layer 122.
  • the thickness t6 of the light emitting structure 120 that is primarily etched is about 1 micrometer, and the active layer 124 and the second conductivity-type semiconductor layer 126 may be removed in a region other than the first mesa region. have.
  • a portion of the first conductive semiconductor layer 122 that is first etched and exposed is secondarily etched as illustrated in FIG. 5C, and the thickness of the first conductive semiconductor layer 122 that is removed in the secondary etching process is etched.
  • t7 may be on the order of 2 micrometers.
  • the first conductive semiconductor layer 122 may be exposed on the upper surface of the second mesa region.
  • the first electrode 142 may be formed on the substrate.
  • the composition of the first electrode 142 is as described above, and the first electrode 142 is spaced apart from the side surface of the light emitting structure 120 in the first mesa region, and the insulating layer is described later in the spaced region. 150 may be disposed.
  • the first electrode 142 may be grown to a thickness of 50 nanometers of Ti as an ohmic layer, 50 nanometers and 900 nanometers of Ni / Au as a reflective layer, and 50 nanometers of Ti as a bonding layer, respectively. have.
  • the insulating layer 150 may be grown on the surface of the first electrode 142, the transparent conductive layer 130, and the exposed light emitting structure 120 by deposition or the like.
  • the insulating layer 150 may have the above-described DBR structure and may have a thickness of, for example, 300 nanometers.
  • the insulating layer 150 is formed on the second mesa region.
  • the insulating layer 150 may be disposed on the edge region of the transparent conductive layer 130 on the first mesa region, but may be disposed to expose the central region.
  • the second electrode 146 may be grown in the exposed central region of the transparent conductive layer 130 described above.
  • the second electrode 146 may be disposed to have a thickness of 50 nanometers Ti and 50 nanometers Ni / Au, respectively, as the ohmic layer and 50 nm / 900 nm, respectively.
  • the circuit board 200 is bonded to the light emitting device array to connect the second electrode 146 and the circuit board 200.
  • an anisotropic conductive film (ACF), which will be described later, may be used to electrically couple the second electrode 146 and the circuit board.
  • the first electrode may be disposed below the insulating layer 150.
  • the ACF 210 includes a conductive ball 212 in the substrate 211.
  • the substrate 211 is compressed to emit light from the light emitting device 100 and the circuit board 200.
  • the conductive balls 212 may electrically connect the second electrode 146 of the light emitting device 200 to the circuit board 200.
  • the substrate 110 and the first conductivity-type semiconductor layer 122 are removed.
  • the substrate may be removed by a laser lift off (LLO) method, or may be a dry or wet etching method.
  • LLO laser lift off
  • the laser lift-off method focuses and irradiates excimer laser light having a predetermined wavelength in the direction of the substrate 110, thermal energy is concentrated on the interface between the substrate 110 and the light emitting structure 120. As the interface is separated into gallium and nitrogen molecules, the substrate 110 is instantaneously separated at the portion where the laser light passes.
  • a part of the first conductivity-type semiconductor layer 122 is removed by etching, for example, until the first electrode 142 is exposed, for example, 2 micrometers.
  • the first conductivity type semiconductor layer 122 having a thickness t8 of about 3 micrometers may be removed.
  • the light emitting device array in which the plurality of light emitting devices 100 are connected to the circuit board is completed.
  • the first electrode 142 and the second electrode 146 of the plurality of light emitting devices 100 may be connected to the circuit board 200, respectively.
  • the second electrode 146 of the light emitting device 100 may be connected to the upper circuit board 200 through the ACF 210, and the first electrode 142 may be exposed in the lower direction.
  • the first electrodes 142 of the 200 may be connected to the circuit board 200 by connecting one wire in a lower direction.
  • Such a light emitting device array may have a height of several micrometers excluding a circuit board, a light emitting device may have a horizontal length and a vertical length within 100 micrometers, and may form pixels in various display devices. For example, 400 and 1080 light emitting elements each in the horizontal and vertical directions may form pixels.
  • the entire light emitting device array may implement a light emitting device array capable of bending due to the flexibility of the supporting FPCB.
  • FIG. 6 is a top view of the light emitting device of FIG. 1.
  • This figure shows the scale of each component of the light emitting device of FIG.
  • the longitudinal length W21 and the horizontal length W22 of the insulating layer 150 may be 10 micrometers to 40 micrometers and 10 micrometers to 90 micrometers, respectively, and in detail, 26 micrometers and 73 micrometers. It can be meters.
  • the outer margin of the insulating layer 150 is shown in the vertical margin (a) and the horizontal margin (b), respectively, a and b may be 4.5 micrometers and 2.0 micrometers, respectively.
  • the longitudinal length W11 of the entire area including the above-mentioned margins a and b may be 10 micrometers to 50 micrometers and in detail 30 micrometers, and the horizontal length W12 may be It may be from 10 micrometers to 100 micrometers and specifically 82 micrometers.
  • the length in the longitudinal direction and the length in the horizontal direction may be 10 micrometers to 30 micrometers and 10 micrometers to 70 micrometers, respectively, in detail 20 micrometers and 50 micrometers 6, a portion of the edge region including the insulating layer 150 may be removed in the structure illustrated in FIG. 6.
  • the longitudinal length W31 of the first mesa region may be between 10 micrometers and 20 micrometers and in detail may be 14 micrometers and the transverse length W32 may be between 10 micrometers and 50 micrometers In detail, it may be 30 micrometers, and the shape or size of the first mesa region may be the same as the shape or size of the second electrode.
  • the longitudinal length W41 and the horizontal length W42 of the second mesa region may be greater than the first mesa region and may be 10 micrometers to 30 micrometers and 10 micrometers to 70 micrometers, respectively. Can be 20 micrometers and 50 micrometers.
  • the transparent conductive layer 130 is formed as the second electrode.
  • 146 may be an area in contact with, and the longitudinal length W61 of the above-mentioned area may be from 2 micrometers to 10 micrometers, in particular 6 micrometers, and the horizontal length W62 may be It may be from 10 micrometers to 30 micrometers and specifically 22 micrometers.
  • the longitudinal length W51 of the first electrode 142 may be between 5 micrometers and 20 micrometers and in detail may be 10 micrometers and the longitudinal length W52 may be between 10 micrometers and 40 micrometers. And specifically 27 micrometers.
  • the distance d of the first electrode 142 from the first mesa region may be 2 micrometers to 10 micrometers, and in detail, may be about 7 micrometers.
  • the first electrode 142 may be actually disposed under the insulating layer 150 disposed in the second mesa region, and thus may not be visible in the top view. After the dicing process described above, all edges of the second mesa region may be removed, and the first electrode 142 may be exposed in the lower direction of the insulating layer 150.
  • FIG. 7A and 7B are perspective and side cross-sectional views of the light emitting device of FIG. 1.
  • FIG. 7A and 7B are diagrams for showing light extraction efficiency of the light emitting device according to the composition of the insulating layer described above.
  • A represents an edge of the first mesa region, and the insulating layer and the second electrode are sequentially disposed on the light emitting structure.
  • B is an insulating layer disposed on the light emitting structure to the side of the first mesa region
  • C is an insulating layer disposed on the light emitting structure to the upper surface of the second mesa region
  • D is a light emitting structure to the side of the second mesa region
  • An insulating layer is disposed on the substrate
  • E is an upper region of the light emitting device
  • ACF is disposed as illustrated in FIG. 5H, and F may be disposed in an air downward direction of the light emitting structure.
  • Table 1 shows light emitting efficiency (LEE) when the compositions of A to F are different in FIGS. 7A and 7B.
  • the light emitting device array may form pixels in various display devices as described above, and may also be used as a light source of an illumination device.
  • the FPCB when used as a circuit board, it can be used as a light source of a wearable device such as a smart watch by implementing a light emitting device array that can be bent due to the flexibility of the FPCB.
  • FIG. 8 is a diagram illustrating an embodiment of a smart watch including a light emitting device array.
  • the smart watch 300 may perform pairing with an external digital device, and the external digital device may be a digital device capable of communication connection with the smart watch 300.
  • the illustrated smart phone 400 a notebook computer ( 410, Internet Protocol Television (IPTV) 420, and the like.
  • IPTV Internet Protocol Television
  • the above-described light emitting device array 310 may be used as the light source of the smart watch 300, may be wearable on the wrist due to the flexibility of the FPCB, and fine pixels may be implemented due to the fine size of the light emitting device.
  • the light emitting device according to the embodiment and the light emitting device array including the same may be used in a display device, in particular, a flexible wearable device such as a smart watch.

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Abstract

실시예는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층, 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극; 상기 제1 전극과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치되고, DBR 구조의 절연층; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극은, 제1 면 상에서 상기 절연층과 접촉하고, 상기 제1 면과 마주보는 제2 면에서 노출되는 발광소자를 제공한다.

Description

발광소자 및 이를 포함하는 발광소자 어레이
실시예는 발광소자 및 이를 포함하는 발광소자 어레이에 관한 것이다.
GaN, AlGaN 등의 3-5 족 화합물 반도체는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점으로 인해 광 전자 공학 분야(optoelectronics)와 전자 소자를 위해 등에 널리 사용된다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
종래의 발광소자는 n형 반도체층과 활성층 및 p형 반체층을 포함하는 발광구조물이 형성되고, n형 반도체층을 통해서 주입되는 전자와 p형 반도체층을 통해서 주입되는 정공이 서로 만나서 활성층을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출한다.
발광 구조물의 단면적을 작게 하여 픽셀을 이루게 하려는 시도가 있으나, 각각의 발광 구조물의 두께가 너무 커서 단위 초박형의 단위 픽셀을 구현하기 어렵다.
즉, 상술한 발광 구조물은 사파이어 등의 기판 위에서 성장되는데, 발광 구조물의 성장 후에 기판이 그대로 잔존하는 수평형 발광소자, 발광 구조물의 일측에 금속 지지물(metal support)을 결합하고 기판을 제거하는 수직형 발광소자 등의 경우 기판이나 금속 지지물의 두께가 커서 초박형의 픽셀을 이루기 어렵다.
실시예는 성장 기판이나 금속 지지물이 생략된 초박형의 발광소자를 구현하고자 한다.
실시예는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층, 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극; 상기 제1 전극과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치되고, DBR 구조의 절연층; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극은, 제1 면 상에서 상기 절연층과 접촉하고, 상기 제1 면과 마주보는 제2 면에서 노출되는 발광소자를 제공한다.
발광 구조물은 제1 메사 영역을 포함하고, 상기 제1 도전형 반도체층은 제2 메사 영역을 포함하며, 상기 제1 전극은 상기 제2 메사 영역의 제1 도전형 반도체층 상에 배치될 수 있다.
제1 전극은, 상기 제2 메사 영역 상기 제1 도전형 반도체층의 측면에 배치될 수 있다.
제1 전극은, 상기 제2 메사 영역의 가장 자리에 연장되어 배치될 수 있다.
제1 메사 영역 상에서 상기 제2 도전형 반도체층의 노출되는 오픈 영역이 배치되고, 상기 오픈 영역 상에 상기 제2 전극의 적어도 일부가 배치될 수 있다.
제1 메사 식각 영역 상에서, 상기 오픈 영역의 외곽에서 상기 제2 도전형 반도체층과 상기 절연층 및 상기 제2 전극이 적어도 일부 중첩될 수 있다.
DBR 구조는, TiO2와 SiO2 또는 Ta2O5와 SiO2가 적어도 2회 반복 배치된 구조일 수 있다.
제1 전극은, 오믹층과 반사층 위에 결합층을 포함할 수 있다.
결합층은 티타늄(Ti)을 포함할 수 있다.
제2 전극은, 오믹층과 반사층을 포함할 수 있다.
제2 전극의 오믹층은 크롬(Cr) 또는 은(Ag) 또는 티타늄(Ti)을 포함할 수 있다.
제2 전극의 오믹층은 1 나노미터 이하의 두께일 수 있다.
반사층은, 백금(Pt)과 금(Au), 니켈(Ni)과 금(Au), 알루미늄(Al)과 백금(Au)과 금(Au) 및 알루미늄(Al)과 니켈(Ni)과 금(Au)의 구조를 가질 수 있다.
다른 실시예는 회로 기판; 상기 회로 기판 상에 배치되고, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층, 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극; 상기 제1 전극과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치되고, DBR 구조의 절연층; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극은, 제1 면 상에서 상기 절연층과 접촉하고, 상기 제1 면과 마주보는 제2 면에서 노출되는 복수 개의 발광소자; 및 상기 회로 기판과 발광소자의 사이에 배치되는 ACF(Anisotropic Conductive Film)를 포함하고, 상기 ACF는 기재와 상기 기재 내의 도전성 볼을 포함하고, 상기 도전성 볼이 상기 회로 기판 및 상기 제2 전극에 각각 접촉하는 발광소자 어레이를 제공한다.
절연층은, 상기 제1 전극의 제1 면과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치될 수 있다.
제1 전극의 제2 면은, 상기 제2 메사 영역의 제1 도전형 반도체층의 상부와 측면과 접촉할 수 있다.
또 다른 실시예는 회로 기판; 상기 회로 기판 상에 배치되고, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층, 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극; 상기 제1 전극과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치되고, DBR 구조의 절연층; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극은, 제1 면 상에서 상기 절연층과 접촉하고, 상기 제1 면과 마주보는 제2 면에서 노출되는 복수 개의 발광소자; 및 상기 회로 기판과 발광소자의 사이에 배치되는 ACF(Anisotropic Conductive Film)를 포함하고, 상기 ACF는 기재와 상기 기재 내의 도전성 볼을 포함하고, 상기 도전성 볼이 상기 회로 기판 및 상기 제2 전극에 각각 접촉하는 발광소자 어레이를 제공한다.
상기 복수 개의 발광소자의 제1 전극은, 상기 회로 기판과 반대 방향에서 하나의 배선으로 연결될 수 있다.
실시예에 따른 발광소자 및 이를 포함하는 발광소자 어레이는, 발광 구조물의 상부면과 제2 전극의 상부면의 일부 및 제1 전극의 상부면에 DBR 구조의 절연층이 배치되어 활성층에서 방출된 광을 발광소자의 하부면으로 반사할 수 있다.
그리고, 제1 전극과 제2 전극 외에 DBR 구조의 절연층의 반사에 의하여 광추출 효과가 향상될 수 있다.
그리고, 제2 전극의 형성 공정에서, 투광성 도전층의 오픈 영역보다 더 넓게 제2 전극을 형성하여 빛샘을 방지할 수 있기 때문이다.
도 1은 발광소자의 일실시예의 단면도이고,
도 2는 제1 전극의 구조를 상세히 나타낸 도면이다.
도 3은 제2 전극의 구조를 상세히 나타낸 도면이다.
도 4는 패시베이션층의 구조를 상세히 나타낸 도면이다.
도 5a 내지 도 5j는 발광소자의 제조 공정을 나타낸 도면이다.
도 6은 도 1의 발광소자의 상면도이고,
도 7a와 도 7b는 도 1의 발광소자의 사시도와 측단면도이고,
도 8은 발광소자 어레이를 포함하는 스마트 워치의 일실시예를 나타낸 도면이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 발광소자의 일실시예의 단면도이다.
실시예에 따른 발광소자(100)는 제1 도전형 반도체층(122)과 활성층(124)과 제2 도전형 반도체층(126)을 포함하는 발광 구조물(120)과, 제2 도전형 반도체층(126) 상의 투광성 도전층(130)과, 제1 도전형 반도체층(122) 상의 제1 전극(142)과, 제2 도전형 반도체층(126) 상의 제2 전극(146)과, 절연층(150)을 포함하여 이루어진다.
발광 구조물(120)은 제1 메사(first mesa) 영역과 제2 메사(second mesa) 영역을 가지는데, 제1 메사 영역은 제1 도전형 반도체층(122)과 활성층(124) 및 제2 도전형 반도체층(126) 상에 배치되고, 제2 메사 영역은 제1 도전형 반도체층(122) 상에만 배치될 수 있다. 이는 후술하는 공정에서, 제1 전극(142)이 배치될 영역을 형성하기 위하여 제1 도전형 반도체층(122)의 상부면을 노출시키는 제1 식각 공정에서 제1 메사 영역이 형성되고, 제1 전극(142)의 배치 영역을 증가시키기 위하여 상술한 노출된 제1 도전형 반도체층(122)의 가장 자리 영역을 다시 식각하는 제2 식각 공정에서 제2 메사 영역이 형성될 수 있기 때문이다.
도 1에서 제1 메사 영역과 제2 메사 영역의 측면이 수직에 가깝게 도시되나, 실제로는 일정 각도로 기울어져 배치될 수 있다.
제1 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑되어 제1 도전형의 반도체층일 수 있다. 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어질 수 있고, 예를 들어 AlGaN, GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.
제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(122)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(122)은, 제1 메사 영역을 중심으로 일측(도 1에서 우측)에 제2 메사 영역을 이루고, 제2 메사 영역의 우측에서 단차를 이루고 있다.
활성층(124)은 제1 메사 영역 상의 제1 도전형 반도체층(122)의 상부면에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
활성층(124)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.
제2 도전형 반도체층(126)은 활성층(124)의 표면에 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(126)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어질 수 있고, AlGaN, GaN AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.
제2 도전형 반도체층(126)은 제2 도전형 도펀트가 도핑될 수 있는데, 제2 도전형 반도체층(126)이 p형 반도체층일 경우 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(126)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제2 도전형 반도체층(126c) 상에는 ITO(Indium tin Oxide) 등으로 투광성 도전층(130)이 형성되어, 제2 전극(146)으로부터 제2 도전형 반도체층(126)으로 전류 스프레딩(spreading) 효과를 향상시킬 수 있다.
제2 도전형 반도체층(126)과 활성층(124) 및 제1 도전형 반도체층(122)의 일부까지 메사 식각하여, 제1 도전형 반도체층(122)을 노출시켜서 제1 전극(146)이 형성될 영역을 확보할 수 있다.
제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 상에는 각각 제1 전극(142)과 제2 전극(146)이 배치될 수 있다.
발광 구조물(120)과 제1 전극(142)의 노출된 표면에는 절연층(150)이 형성되는데, 투광성 도전층(130) 상에서 절연층(150)이 일부 오픈되어 투광성 도전층(130)이 노출되며, 절연층(150)은 적어도 2개의 층으로 이루어질 수 있고, 구체적인 구조는 후술한다.
상술한 투광성 도전층(130)이 노출되는 영역에서, 제2 전극(146)이 투광성 도전층과 직접 접촉할 수 있다.
도 1에서 제2 전극(146)이 투광성 도전층(130)과 직접 접촉하는 영역의 폭(w0)과 상기의 오픈 영역의 양측에서 투광성 도전층(130)과 절연층(150)이 접촉하는 영역의 폭(w1, w2)의 비는 1대 1 내지 3대 5일 수 있고, w0는 w1 또는 w2보다 클 수 있고, w1과 w2는 동일할 수 있다. 상세하게는 제2 전극(146)이 투광성 도전층(130)과 직접 접촉하는 영역의 폭(w0)은 10 마이크로 미터 내지 30 마이크로 미터일 수 있고 상세하게는 22 마이크로 미터일 수 있고, 상기의 오픈 영역의 양측에서 투광성 도전층(130)과 절연층(150)이 접촉하는 영역의 폭(w1, w2)의 폭은 10 마이크로 미터 내지 50 마이크로 미터일 수 있고 상세하게는 30 마이크로 미터일 수 있다.
제2 전극(146)이 투광성 도전층(130)과 직접 접촉하는 영역의 폭(w0)이 클수록, 제2 도전형 반도체층(126)으로 전류 주입은 증가하나 후술하는 DBR 구조의 반사율이 저하될 수 있다. 상기의 오픈 영역의 양측에서 투광성 도전층(130)과 절연층(150)이 접촉하는 영역의 폭(w1, w2)의 폭이 클수록, DBR 구조의 반사율이 증가하나 제2 도전형 반도체층(126)으로의 전류 주입 특성이 저하될 수 있다.
상술한 투광성 도전층(130)과 제2 전극(146) 및 절연층(150)의 배치 관계는, 도 6에서 상세하게 후술한다.
제1 전극(142)은 상술한 제2 메사 영역을 이루는 제1 도전형 반도체층(122)의 상부면 중 일부와 측면에 배치되고, 또한 제1 전극(142)은 제1 도전형 반도체층(122)의 측면으로부터 외곽으로 연장되어 배치될 수 있다.
그리고 제2 메사 영역과 단차를 이루는 제1 도전형 반도체층(122) 상에도 제1 전극(142) 배치될 수 있다.
도 2는 제1 전극의 구조를 상세히 나타낸 도면이다.
제1 전극(142)은, 오믹층(142a)과 반사층(142b)과 결합층(142c)을 포함할 수 있다. 오믹층(142a)은 크롬(Cr)이나 은(Ag)을 포함할 수 있고, 반사층(142b)은 백금(Pt)과 금, 니켈(Ni)과 금, 알루미늄(Al)과 백금(Au)과 금(Au) 및 알루미늄(Al)과 니켈(Ni)과 금(Au)의 구조 중 어느 하나를 가질 수 또는 이들의 합금일 수 있으며, 결합층(142c)은 티타늄(Ti)을 포함할 수 있다.
오믹층(142a)은 제1 도전형 반도체층(122)과 반사층(142b)의 결합을 위한 박막으로 0.5 나노미터 내지 3 나노미터의 두께(t1)로 배치되되, 예를 들면 1 나노미터일 수 있다. 오믹층(142a)의 두께(t1)가 0.5 나노미터보다 작으면 제1 도전형 반도체층(122)과 반사층(142b)의 오믹 컨택(ohmic contact)이 잘 이루어지지 않을 수 있고, 오믹층(142a)의 두께(t1)가 3 나노미터보다 크면 광흡수가 발생하여 제1 전극(142)의 광반사도가 감소할 수 있다.
결합층(142c)은 반사층(142b)과 절연층(150)의 결합을 위하여 10 나노미터 내지 200 나노미터의 두께(t2)로 배치되되, 예를 들면 50 나노미터일 수 있다. 결합층(142c)의 두께(t2)가 10 나노미터 보다 작으면 절연층(150)과 반사층(142b)의 결합이 제대로 이루어지지 않을 수 있고, 결합층(142c)의 두께(t2)가 200 나노미터보다 크면 결합층(142c)의 스트레스(stress)가 증가하여 품질이 저하될 수 있다.
전체 제1 전극(142)의 두께(t3)는 1 마이크로 미터 내외일 수 있다.
도 3은 제2 전극의 구조를 상세히 나타낸 도면이다.
제2 전극(146)은 오믹층(146a)과 반사층(146b)을 포함할 수 있다. 오믹층(146a)은 크롬이나 은 또는 티타늄으로 이루어질 수 있고, 투광성 도전층(130)과 반사층(146b)의 결합을 위한 박막으로 0.5 나노미터 내지 3 나노미터의 두께(t4)로 배치되되, 예를 들면 1 나노미터일 수 있다. 오믹층(142a)의 두께(t4)가 0.5 나노미터보다 작으면 제1 도전형 반도체층(142)과 반사층(142b)의 오믹 컨택(ohmic contact)이 잘 이루어지지 않을 수 있고, 오믹층(142a)의 두께(t4)가 3 나노미터보다 크면 광흡수가 발생하여 제1 전극(142)의 광반사도가 감소할 수 있다.
반사층(146b)은 백금(Pt)과 금, 니켈(Ni)과 금, 알루미늄(Al)과 백금(Au)과 금(Au) 및 알루미늄(Al)과 니켈(Ni)과 금(Au)의 구조 중 어느 하나 또는 이들의 합금일 수 있다.
제2 전극(146)의 전체 두께(t5)는 제1 전극(142)의 전체 두께(t3)와 동일할 수 있다.
제2 전극(146)은 투광성 도전층(130)의 오픈 영역 상에 배치되되, 도 1에 도시된 바와 같이 일부 영역에서는 절연층(150)과 중첩될 수 있다. 제2 전극(146)의 형성 공정에서, 투광성 도전층(130)의 오픈 영역보다 더 넓게 제2 전극(146)을 형성하는 것이 빛샘을 방지할 수 있기 때문이다.
그리고, 도 1의 발광 소자에서 상부면 방향에는 절연층(150)이 배치되되, 투광성 도전층(130)의 오픈 영역에는 메탈(metal)로 이루어진 제2 전극(146)이 배치된다. 절연층(150)과 제2 전극(146)이 모두 반사막으로 작용하여 도 1에서 하부 방향으로 광을 반사할 수 있다.
도 4는 절연층의 구조를 상세히 나타낸 도면이다.
절연층(150)은 도 1의 발광소자(100)에서 제1 메사 식각 영역과 제2 메사 식각 영역의 상부를 모두 덮으며 배치되되, 투광성 도전층(130)이 일부 노출되도록 오픈 영역이 형성된다. 이러한 구조는, 후술하는 표 1에서 A영역과 B영역과 C영역 및 D 영역에 모두 절연층(150)이 배치될 수 있다.
절연층(150)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126)의 전기적인 접촉을 방지하기 위하여 절연성 재료로 이루어지되, 활성층(124)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
즉, 굴절률이 다른 2가지 재료를 서로 반복하여 수회 내지 수십회 배치하여 DBR 구조를 이룰 수 있는데, 도 4에서 제1 층(150a)과 제2 층(150b)이 반복하여 배치되고 있다.
제1 층(150a)과 제2 층(150b)은 예를 들면 TiO2와 SiO2 또는 Ta2O5와 SiO2일 수 있다.
제1 층(150a)과 제2 층(150b)은 예를 들면 TiO2와 SiO2로 이루어지는 경우, 제1 층(150a)과 제2 층(150b)이 3개씩 교대로 배치될 수 있으며, 이때 제1 층(150a)의 두께는 0.70 나노미터 내지 0.90 나노미터일 수 있고 보다 상세하게는 각각 0.75 나노미터와 0.82 나노미터와 0.75 나노미터일 수 있고, 제2 층(150b)의 두께는 0.35 나노미터 내지 0.55 나노미터일 수 있고 보다 상세하게는 각각 0.50 나노미터와 0.43 나노미터와 0.50 나노미터일 수 있다.
절연층(150)은 제1 전극(142)과 발광 구조물(120)의 노출된 표면에 배치되되, 투광성 도전층(130)의 일부만이 노출되도록 오픈될 수 있다. 따라서, 도 1의 제1 메사 식각 영역에서, 투광성 도전층(130)이 오픈된 영역의 외곽에서 제2 도전형 반도체층(126)과 절연층(150)과 제2 전극(146)이 적어도 일부 중첩되고 있다.
상술한 구조의 발광소자(100)는 활성층(124)에서 방출된 광이 도 1에서 상부와 측면으로 향할 때, 제1 전극(142)과 제2 전극(146) 및 절연층(150)에서 반사되어 도 1에서 하부 방향으로 진행할 수 있다.
도 5a 내지 도 5j는 발광소자의 제조 공정을 나타낸 도면이다. 발광소자는 웨이퍼 레벨의 기판에서 복수 개가 하나의 공정으로 제조되나, 이해의 편의를 위하여 일부 도면에서는 하나의 발광 소자만을 도시하고 있다.
도 5a에 도시된 바와 같이 기판(110) 위에 발광 구조물(120)과 투광성 도전층(130)을 성장시킨다.
기판(110)은 전도성 기판 또는 절연성 기판을 포함하는데, 예를 들면 사파이어(Al2O3)나 SiO2, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다.
사파이어로 이루어진 기판(110) 위에 발광 구조물(120)을 성장시킬 때, 질화 갈륨계 재료로 이루어지는 발광 구조물(120)과 기판(110) 사이의 격자 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등이 발생할 수 있으므로, AlN 등으로 버퍼층(미도시)을 형성할 수도 있다.
제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
ITO로 이루어진 투광성 도전층(130)은 예를 들면, 40 나노미터의 두께로 성장될 수 있다. 기판(110)의 두께는 발광 구조물(120)과 투광성 도전층(130)보다 수 배 내지 수백 배일 수 있으나, 설명의 편의를 위하여 기판(110)의 두께를 실제보다 작게 도시하고 있으며 이하에서도 동일하다.
그리고, 도 5b에 도시된 바와 같이 발광 구조물(120)의 일부를 1차로 식각하여 제1 도전형 반도체층(122)의 상부 표면이 일부 노출되도록 한다. 이때, 1차로 식각되는 발광 구조물(120)의 두께(t6)는 약 1 마이크로 미터 정도이고, 제1 메사 영역을 제외한 영역에서 활성층(124)과 제2 도전형 반도체층(126)이 제거될 수 있다.
그리고, 1차로 식각되어 노출된 제1 도전형 반도체층(122)의 일부를 도 5c에 도시된 바와 같이 2차로 식각하는데, 2차 식각 공정에서 제거되는 제1 도전형 반도체층(122)의 두께(t7)는 2 마이크로 미터 정도일 수 있다. 그리고, 제2 메사 영역의 상부면에서는 제1 도전형 반도체층(122)이 노출될 수 있다.
그리고, 도 5d에 도시된 바와 같이 제2 메사 영역을 이루는 제1 도전형 반도체층(122)의 상부면 중 일부와 측면, 그리고 제2 메사 영역과 단차를 이루는 제1 도전형 반도체층(122) 상에 제1 전극(142)을 형성할 수 있다.
제1 전극(142)의 조성은 상술한 바와 같으며, 제1 전극(142)은 제1 메사 영역의 발광 구조물(120)의 측면과 일정 거리 이격되고, 이격된 영역에는 후술하는 바와 같이 절연층(150)이 배치될 수 있다. 예를 들면, 제1 전극(142)은 오믹층으로 Ti가 50 나노미터, 반사층으로 Ni/Au가 각각 50 나노미터와 900 나노미터, 그리고 결합층으로 Ti가 50 나노미터의 두께로 성장될 수 있다.
그리고, 도 5e에 도시된 바와 같이 제1 전극(142)과 투광성 도전층(130) 및 노출된 발광 구조물(120)의 표면 상에 절연층(150)을 증착 등의 방법으로 성장시킬 수 있는데, 절연층(150)은 상술한 DBR 구조일 수 있으며 예를 들면 300 나노미터의 두께를 가질 수 있다.
상술한 바와 같이 제2 메사 영역에서 제1 전극(142)이 제1 도전형 반도체층(122)의 상부 표면의 일부 영역에만 배치되므로, 절연층(150)은 제2 메사 영역 상에서 단차 영역(s)을 가지고 형성될 수 있다.
그리고, 절연층(150)은 제1 메사 영역 상에서 투광성 도전층(130)의 가장 자리 영역에 배치되되 중앙 영역을 노출시키며 배치될 수 있다.
그리고, 도 5f에 도시된 바와 같이 상술한 투광성 도전층(130)의 노출된 중앙 영역에 제2 전극(146)을 성장시킬 수 있다. 제2 전극(146)은 예를 들면, 오믹층으로 Ti가 50 나노미터, 반사층으로 Ni/Au가 각각 50 나노미터와 900 나노미터의 두께로 각각 배치될 수 있다.
그리고, 도 5g에 도시된 바와 같이 발광 소자 어레이에 회로 기판(200)을 합착하여 제2 전극(146)과 회로 기판(200)를 연결한다. 이때, 제2 전극(146)과 회로 기판의 전기적인 결합에는 후술하는 ACF(Anisotropic Conductive Film)이 사용될 수 있다. 도 5g에서 절연층(150)의 하부에는 도시되지 않았으나, 제1 전극이 배치될 수 있다.
도 5h에 도시된 바와 같이 ACF(210)는 기재(211) 내에 도전성 볼(conductive ball, 212)이 포함되는데, 열과 압력을 가하면 기재(211)가 압축되어 발광소자(100)와 회로 기판(200)을 결합하고, 이때 도전성 볼(212)이 발광소자(200)의 제2 전극(146)과 회로 기판(200)을 전기적으로 연결할 수 있다.
그리고, 도 5i에 도시된 바와 같이 기판(110)과 제1 도전형 반도체층(122)의 일부를 제거한다. 이때, 기판의 제거는 레이저 리프트 오프(Laser Lift Off: LLO)의 방법으로 할 수도 있으며, 건식 및 습식 식각의 방법으로 할 수도 있다.
레이저 리프트 오프법을 예로 들면, 기판(110) 방향으로 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱(focusing)하여 조사하면, 기판(110)과 발광 구조물(120)의 경계면에 열 에너지가 집중되어 경계면이 갈륨과 질소 분자로 분리되면서 레이저 광이 지나가는 부분에서 순간적으로 기판(110)의 분리가 일어난다.
그리고, 도 5j에 도시된 바와 같이 제1 도전형 반도체층(122)의 일부를 식각 등의 방법으로 제거하는데, 제1 전극(142)이 노출될 때까지 제거할 수 있으며 예를 들면 2 마이크로 미터 내지 3 마이크로 미터 정도의 두께(t8)의 제1 도전형 반도체층(122)이 제거될 수 있다.
그리고, 각각의 발광소자의 제1 전극(142)을 회로 기판(200)과 연결하면, 복수 개의 발광소자(100)가 회로 기판 연결된 발광소자 어레이가 완성된다. 발광소자 어레이에서, 회로 기판(200)에는 복수 개의 발광소자(100)들의 제1 전극(142)과 제2 전극(146)이 각각 연결될 수 있다.
도 5j에서 발광소자(100)의 제2 전극(146)은 ACF(210)를 통하여 상부의 회로 기판(200)과 연결될 수 있고, 제1 전극(142)은 하부 방향에서 노출되고 있는데 인접한 발광소자(200)들의 제1 전극(142)들을 하부 방향에서 별도의 하나의 배선으로 연결하여 회로 기판(200)과 연결할 수 있다.
이러한 발광소자 어레이는 높이가 회로 기판을 제외하고 수 마이크로 규모이고, 하나의 발광소자의 가로와 세로의 길이가 각각 100 마이크로 미터 이내일 수 있으며, 각종 표시 장치에서 픽셀(pixel)들을 이룰 수 있는데 예를 들면 가로 방향과 세로 방향으로 각가가 400개와 1080개의 발광소자들이 픽셀들을 이룰 수 있다.
또한, 회로 기판으로 유연성이 있는 FPCB(Flexible printed circuit board)이 사용될 경우, 전체 발광소자 어레이는 지지하는 FPCB의 유연성으로 인하여 휨이 가능한 발광소자 어레이를 구현할 수 있다.
도 6은 도 1의 발광소자의 상면도이다.
본 도면은 도 1의 발광소자의 각 구성들의 스케일(scale)을 도시하고 있다.
절연층(150)의 세로 방향의 길이(W21)와 가로 방향의 길이(W22)는 각각 10 마이크로 미터 내지 40 마이크로 미터와 10 마이크로 미터 내지 90 마이크로 미터일 수 있고 상세하게는 26 마이크로 미터와 73 마이크로 미터일 수 있다. 절연층(150)의 외곽에는 각각 세로 방향의 마진(a)과 가로 방향의 마진(b)이 도시되는데, a와 b는 예를 들면 각각 4.5 마이크로 미터와 2.0 마이크로 미터일 수 있다. 상술한 마진(a,b)들을 포함하는 전체 영역의 세로 방향의 길이(W11)는 10 마이크로 미터 내지 50 마이크로 미터일 수 있고 상세하게는 30 마이크로 미터일 수 있고, 가로 방향의 길이(W12)는 10 마이크로 미터 내지 100 마이크로 미터일 수 있고 상세하게는 82 마이크로 미터일 수 있다.
각각의 발광소자 단위로 다이싱된 후, 세로 방향의 길이와 가로 방향의 길이는 각각 10 마이크로 미터 내지 30 마이크로 미터와 10 마이크로 미터 내지 70 마이크로 미터일 수 있고 상세하게는 20 마이크로 미터와 50 마이크로 미터일 수 있으며, 도 6에 도시된 구조에서 절연층(150)을 포함한 가장 자리 영역의 일부가 제거될 수 있다.
제1 메사 영역의 세로 방향의 길이(W31)는 10 마이크로 미터 내지 20 마이크로 미터일 수 있고 상세하게는 14 마이크로 미터일 수 있고 가로 방향의 길이(W32)는 10 마이크로 미터 내지 50 마이크로 미터일 수 있고 상세하게는 30 마이크로 미터일 수 있으며, 제1 메사 영역의 형상 내지 크기는 제2 전극의 형상 내지 크기와 동일할 수 있다.
제2 메사 영역의 세로 방향의 길이(W41)와 가로 방향의 길이(W42)는 제1 메사 영역보다 클 수 있으며 각각 10 마이크로 미터 내지 30 마이크로 미터와 10 마이크로 미터 내지 70 마이크로 미터일 수 있고 상세하게는 20 마이크로 미터와 50 마이크로 미터일 수 있다.
제1 메사 영역 상에서 세로 방향의 길이(W61)와 가로 방향의 길이(W62)로 정의된 영역은, 제1 메사 영역 상에서 절연층(150)이 배치되지 않아서 투광성 도전층(130)이 제2 전극(146)과 접촉하는 영역일 수 있으며, 상술한 영역의 세로 방향의 길이(W61)는 2 마이크로 미터 내지 10 마이크로 미터일 수 있고 상세하게는 6 마이크로 미터일 수 있고 가로 방향의 길이(W62)는 10 마이크로 미터 내지 30 마이크로 미터일 수 있고 상세하게는 22 마이크로 미터일 수 있다.
제1 전극(142)의 세로 방향의 길이(W51)는 5 마이크로 미터 내지 20 마이크로 미터일 수 있고 상세하게는 10 마이크로 미터일 수 있고 세로 방향의 길이(W52)는 10 마이크로 미터 내지 40 마이크로 미터일 수 있고 상세하게는 27 마이크로 미터일 수 있다. 그리고, 제1 전극(142)이 제1 메사 영역과 이격된 거리(d)는 2 마이크로 미터 내지 10 마이크로 미터일 수 있고 상세하게는 7 마이크로 미터 내외일 수 있다.
도 6에서 제1 전극(142)은 실제로는 제2 메사 영역에 배치된 절연층(150)의 하부에 배치되어 상면도에서는 보이지 않을 수 있다. 상술한 다이싱 공정 후에 제2 메사 영역의 가장 자리는 모두 제거될 수 있으며, 이때 절연층(150)의 하부 방향으로 제1 전극(142)이 노출될 수 있다.
도 7a와 도 7b는 도 1의 발광소자의 사시도와 측단면도이다.
도 7a와 도 7b는 상술한 절연층의 조성에 따른 발광소자의 광추출 효율을 나타내기 위한 도면이다.
A는 제1 메사 영역의 가장 자리를 나타내며, 발광 구조물 상에 절연층과 제2 전극이 차례로 배치된다. B는 제1 메사 영역의 측면으로 발광 구조물 상에 절연층이 배치되고, C는 제2 메사 영역의 상부면으로 발광 구조물 상에 절연층이 배치되고, D는 제2 메사 영역의 측면으로 발광 구조물 상에 절연층이 배치되고, E는 발광소자의 상부 영역이며 도 5h 등에 도시된 바와 같이 ACF가 배치되며, F는 발광 구조물의 하부 방향으로 에어(air)가 배치될 수 있다.
표 1은 도 7a와 도 7b에서 A 내지 F의 조성을 달리하였을 때, 광추출 효율(LEE, light emitting efficiency)을 나타낸다.
표 1
A B C D E F LEE
실시예 DBR/Cr/Al DBR DBR DBR ACF Air 37.27
비교예 1 DBR/Cr/Al DBR/Cr/Al DBR DBR ACF Air 35.24
비교예 2 SiO2/Cr/Al SiO2 SiO2 SiO2 ACF Air 27.60
비교예 3 SiO2/Cr/Al SiO2/Cr/Al SiO2 SiO2 ACF Air 28.44
비교예 4 DBR/Cr/Al DBR DBR DBR Air Air 37.89
비교예 5 DBR/Cr/Al DBR/Cr/Al DBR DBR Air Air 35.59
비교예 6 SiO2/Cr/Al SiO2 SiO2 SiO2 Air Air 30.47
비교예 7 SiO2/Cr/Al SiO2/Cr/Al SiO2 SiO2 Air Air 31.21
표 1에서 실시예에 따라서 A 내지 F 영역이 조성된 발광소자의 광추출 효율(LEE)이 우수함을 알 수 있으며, 비교예 4의 경우 ACF로 회로 기판과 본딩을 하기 이전의 발광소자의 광추출 효율을 나타낸다.
발광소자 어레이는 상술한 바와 같이 각종 표시 장치에서 픽셀(pixel)들을 이룰 수 있고, 조명 장치의 광원으로도 사용될 수도 있다. 특히, FPCB가 회로기판으로 사용될 때 FPCB의 유연성으로 인하여 휨이 가능한 발광소자 어레이를 구현하여 스마트 워치 등 웨어러블(wearable) 기기의 광원으로 사용될 수 있다.
도 8은 발광소자 어레이를 포함하는 스마트 워치의 일실시예를 나타낸 도면이다.
스마트 워치(300)는 외부 디지털 디바이스와 페어링을 수행할 수 있으며, 외부 디지털 디바이스는 스마트 워치(300)와 통신 접속이 가능한 디지털 디바이스일 수 있으며, 예를 들면 도시된 스마트폰(400), 노트북(410), IPTV(Internet Protocol Television)(420) 등을 포함할 수 있다.
스마트 워치(300)의 광원으로 상술한 발광 소자 어레이(310)가 사용될 수 있으며, FPCB의 유연성으로 인하여 손목에 웨어러블할 수 있으며, 발광소자의 미세한 사이즈(size)로 인하여 미세 화소를 구현할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예에 따른 발광소자 및 이를 포함하는 발광소자 어레이는, 표시 장치 특히 스마트 워치 등의 플렉서블한 웨어러블 기기에 사용될 수 있다.

Claims (20)

  1. 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층, 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극;
    상기 제1 전극과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치되고, DBR 구조의 절연층; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고,
    상기 제1 전극은, 제1 면 상에서 상기 절연층과 접촉하고, 상기 제1 면과 마주보는 제2 면에서 노출되는 발광소자.
  2. 제1 항에 있어서,
    상기 발광 구조물은 제1 메사 영역을 포함하고, 상기 제1 도전형 반도체층은 제2 메사 영역을 포함하며, 상기 제1 전극은 상기 제2 메사 영역의 제1 도전형 반도체층 상에 배치된 발광소자.
  3. 제2 항에 있어서, 상기 제1 전극은,
    상기 제2 메사 영역 상기 제1 도전형 반도체층의 측면에 배치된 발광소자.
  4. 제3 항에 있어서,
    상기 제1 전극은, 상기 제2 메사 영역의 가장 자리에 연장되어 배치된 발광소자.
  5. 제1 항에 있어서,
    상기 제1 메사 영역 상에서 상기 제2 도전형 반도체층의 노출되는 오픈 영역이 배치되고, 상기 오픈 영역 상에 상기 제2 전극의 적어도 일부가 배치되는 발광소자.
  6. 제5 항에 있어서,
    상기 제1 메사 식각 영역 상에서, 상기 오픈 영역의 외곽에서 상기 제2 도전형 반도체층과 상기 절연층 및 상기 제2 전극이 적어도 일부 중첩되는 발광소자.
  7. 제1 항에 있어서,
    상기 DBR 구조는, TiO2와 SiO2 또는 Ta2O5와 SiO2가 적어도 2회 반복 배치된 구조인 발광소자.
  8. 제1 항에 있어서,
    상기 제1 전극은, 오믹층과 반사층 위에 결합층을 포함하는 발광소자.
  9. 제8 항에 있어서,
    상기 결합층은 티타늄(Ti)을 포함하는 발광소자.
  10. 제1 항에 있어서,
    상기 제2 전극은, 오믹층과 반사층을 포함하는 발광소자.
  11. 제10 항에 있어서,
    상기 제2 전극의 오믹층은 크롬(Cr) 또는 은(Ag) 또는 티타늄(Ti)을 포함하는 발광소자.
  12. 제10 항에 있어서,
    상기 제2 전극의 오믹층은 1 나노미터 이하의 두께인 발광소자.
  13. 제10 항에 있어서, 상기 반사층은,
    백금(Pt)과 금(Au), 니켈(Ni)과 금(Au), 알루미늄(Al)과 백금(Au)과 금(Au) 및 알루미늄(Al)과 니켈(Ni)과 금(Au)의 구조를 가지는 발광소자.
  14. 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층, 및 상기 활성층 상의 제2 도전형 반도체층으로 이루어지고, 제1 메사 영역과 상기 제1 도전형 반도체층 내의 제2 메사 영역을 포함하는 발광 구조물;
    상기 제2 메사 영역에 배치되는 제1 전극;
    상기 제1 메사 영역 상에 배치되는 제2 전극; 및
    상기 제1 전극과 제2 전극의 사이에 배치되는 DBR 구조의 절연층을 포함하고,
    상기 제1 전극은 제1 면이 상기 절연층과 접촉하고 상기 제1 면과 마주보는 제2 면의 일부가 오픈되고, 상기 제2 전극은 제1 면의 일부가 오픈되고 상기 제1 면과 마주보는 제2 면이 상기 발광 구조물과 접촉하는 발광소자.
  15. 제14 항에 있어서, 상기 절연층은,
    상기 제1 전극의 제1 면과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치되는 발광소자.
  16. 제14 항에 있어서, 상기 제1 전극의 제2 면은,
    상기 제2 메사 영역의 제1 도전형 반도체층의 상부와 측면과 접촉하는 발광소자.
  17. 회로 기판;
    상기 회로 기판 상에 배치되고, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층, 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극;
    상기 제1 전극과 상기 제1 도전형 반도체층과 상기 활성층 및 상기 제2 도전형 반도체층의 일부 영역 상에 배치되고, DBR 구조의 절연층; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고,
    상기 제1 전극은, 제1 면 상에서 상기 절연층과 접촉하고, 상기 제1 면과 마주보는 제2 면에서 노출되는 복수 개의 발광소자; 및
    상기 회로 기판과 발광소자의 사이에 배치되는 ACF(Anisotropic Conductive Film)를 포함하고,
    상기 ACF는 기재와 상기 기재 내의 도전성 볼을 포함하고, 상기 도전성 볼이 상기 회로 기판 및 상기 제2 전극에 각각 접촉하는 발광소자 어레이.
  18. 제17 항에 있어서,
    상기 복수 개의 발광소자의 제1 전극은, 상기 회로 기판과 반대 방향에서 하나의 배선으로 연결된 발광소자 어레이.
  19. 제17 항에 있어서,
    상기 발광 구조물은 제1 메사 영역을 포함하고, 상기 제1 도전형 반도체층은 제2 메사 영역을 포함하며, 상기 제1 전극은 상기 제2 메사 영역의 제1 도전형 반도체층 상에 배치된 발광소자 어레이.
  20. 제19 항에 있어서, 상기 제1 전극은,
    상기 제2 메사 영역 상기 제1 도전형 반도체층의 측면에 배치되고, 상기 제2 메사 영역의 가장 자리에 연장되어 배치된 발광소자 어레이.
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