WO2016079798A1 - クロック伝送回路および半導体集積回路 - Google Patents

クロック伝送回路および半導体集積回路 Download PDF

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks

Definitions

  • the embodiment referred to in this application relates to a clock transmission circuit and a semiconductor integrated circuit.
  • the clock transmission circuit is used to transmit a clock used in a semiconductor integrated circuit (LSI) from a clock oscillation source to each circuit block using the clock.
  • Various clock signals such as a communication LSI and CPU are used. Widely used in various LSIs.
  • the clock transmission circuit transmits the clock from the clock oscillation source to each circuit block while maintaining the waveform via a plurality of buffers.
  • clock transmission by the clock transmission circuit is performed by applying, for example, a CMOS inverter or CML (Current Mode Logic).
  • CMOS inverter or CML (Current Mode Logic)
  • the load capacitance is charged and discharged, resulting in an increase in current consumption.
  • the current consumption is proportional to the load capacity and the frequency.
  • the frequency of internal clocks in LSIs has increased to several GHz or more with the increase in CPU processing speed and communication speed.
  • the current consumption is proportional to the frequency, when the frequency of the internal clock increases to several GHz or more, an increase in the current consumption due to the clock transmission circuit has become a problem.
  • inductor peaking resonant clock distribution
  • the inductor peaking is also referred to as clock transmission by resonance.
  • Inductor peaking is, for example, a technique of increasing the impedance viewed from the buffer of the clock transmission circuit by arranging an inductor in parallel with the load capacity and performing a clock transmission with a small load capacity.
  • a device that performs clock transmission using inductor peaking has been proposed.
  • a common voltage bias voltage
  • a high resistance bias for example, a common voltage (bias voltage) is applied with a high resistance bias.
  • a capacitive or resistive element is attached to a signal line that transmits a high-speed signal (clock) by an operational amplifier or a resistor. Has been done.
  • the impedance when the impedance is increased, for example, it becomes easy to be affected by external noise, and jitter is generated in the transmitted clock or the duty ratio is shifted due to noise of the common voltage.
  • a clock transmission circuit having a first buffer, a second buffer, and an inductor unit is provided.
  • the first buffer receives one of the first clocks of the differential clock, buffers it, and outputs it to the first clock line.
  • the second buffer receives the other second clock of the differential clock, buffers it, and outputs it to the second clock wiring.
  • the inductor section is connected between a first node in the first clock line and a second node in the second clock line, and a common voltage is applied to the intermediate tap.
  • the disclosed clock transmission circuit and semiconductor integrated circuit have an effect of stably transmitting a clock while suppressing a decrease in transmission band.
  • FIG. 1 is a block diagram illustrating an example of a semiconductor integrated circuit to which a clock transmission circuit is applied.
  • FIG. 2 is a diagram for explaining an example of the clock transmission circuit shown in FIG.
  • FIG. 3 is a diagram for explaining application of a common voltage in the clock transmission circuit shown in FIG.
  • FIG. 4 is a diagram for explaining another example of the clock transmission circuit shown in FIG.
  • FIG. 5 is a block diagram showing a first embodiment of the clock transmission circuit.
  • FIG. 6 is a diagram for explaining an example of an inductor applied to the clock transmission circuit shown in FIG.
  • FIG. 7 is a block diagram showing a second embodiment of the clock transmission circuit.
  • FIG. 8 is a diagram for explaining an example of an inductor applied to the clock transmission circuit shown in FIG. FIG.
  • FIG. 9 is a diagram for explaining an example of the common voltage generation circuit in the clock transmission circuit shown in FIG.
  • FIG. 10 is a block diagram showing a third embodiment of the clock transmission circuit.
  • FIG. 11 is a block diagram showing a fourth embodiment of the clock transmission circuit.
  • FIG. 12 is a block diagram showing a fifth embodiment of the clock transmission circuit.
  • FIG. 13 is a block diagram showing an example of a semiconductor integrated circuit to which the clock transmission circuit of this embodiment is applied.
  • FIG. 1 is a block diagram showing an example of a semiconductor integrated circuit to which a clock transmission circuit is applied, and shows an example of a semiconductor integrated circuit for communication (communication LSI).
  • a communication LSI 100 includes a clock transmission circuit 1, a plurality of data reception circuits (RX) 21 to 24, a plurality of data transmission circuits (TX) 31 to 34, and a clock generation circuit (clock oscillation source: Including oscillator OSC) 4.
  • the clock generation circuit 4 generates a clock CLK by, for example, a PLL (Phase Locked Loop) and inputs it to the clock transmission circuit 1.
  • the clock transmission circuit 1 includes a plurality of buffers (BUF) 101, and transmits the clock CLK to the data reception circuits 21 to 24 and the data transmission circuits 31 to 34 via the buffers 101.
  • BAF buffers
  • the data receiving circuit 21 (21 to 24) has the same configuration, and includes, for example, a buffer 201, a flip-flop (FF) 202, and a switch 203.
  • the clock CLK from the clock transmission circuit 1 is used, for example, as a control signal for the flip-flop 202 and the switch 203 that form a synchronous circuit.
  • the data receiving circuits 21 to 24 receive the input data (received signals) Di1 to Di4 and amplify them by the buffer 201, and reproduce the received signals Di1 to Di4 by the synchronizing circuit of the flip-flop 202 and the switch 203 based on the clock CLK. To do.
  • the data transmission circuit 31 (31 to 34) has the same configuration, and includes, for example, an amplifier 301, a flip-flop 302 (FF), and a switch 303.
  • the clock CLK from the clock transmission circuit 1 is used, for example, as a control signal for the flip-flop 302 and the switch 303 that form a synchronous circuit.
  • the data transmission circuits 31 to 34 are processed by the synchronizing circuit of the flip-flop 302 and the switch 303 based on the clock CLK, and then amplified by the amplifier 301 to output output data (transmission signals) Do1 to Do4.
  • the clock transmission circuit 1 sends the clock CLK from the clock generation circuit 4 to each of the data reception circuits 21 to 24 (202, 203) and each of the data transmission circuits 31 to 34 (302, 303) that use the clock. To transmit.
  • FIG. 1 schematically illustrates the communication LSI 100.
  • the clock CLK from the clock transmission circuit 1 is not limited to flip-flops and switches in the data reception circuit and the data transmission circuit, but is various. It is transmitted to the circuit block.
  • FIG. 2 is a diagram for explaining an example of the clock transmission circuit shown in FIG. 1, and shows an example of the clock transmission circuit that performs clock transmission by applying inductor peaking.
  • reference numerals 11 and 12 denote wirings (clock wirings)
  • 111, 112, 121, and 122 denote buffers (BUF)
  • 103 denotes an inductor
  • Cp11, Cp12, Cp21, Cp22, and Cp30 Indicates parasitic capacitance.
  • inductor peaking is a technique for performing clock transmission by increasing the impedance viewed from the buffer of the clock transmission circuit by, for example, arranging an inductor in parallel with the load capacitance and performing parallel resonance.
  • the clock transmission circuit 1 receives differential (complementary) clocks CLK and / CLK at input terminals INp and INm, and includes buffers 111 and 112, clock wirings 11 and 12, and buffers 121 and 122, respectively. Via the output terminals OUTp and OUTm.
  • capacitances (parasitic capacitances) Cp11 and Cp12 exist between the clock wiring 11 and the ground (ground) GND
  • capacitances Cp21 and Cp22 exist between the clock wiring 12 and the ground GND
  • a capacitance Cp30 exists between the clock wirings 11 and 12.
  • the capacitor Cp30 is not a parasitic capacitor between the clock wirings 11 and 12, but may be a capacitor provided intentionally.
  • the inductor 103 is connected to a node N11 of the clock wiring 11 between the buffers 111 and 112 that transmits the positive logic clock CLK and a node N21 of the clock wiring 12 between the buffers 121 and 122 that transmit the negative logic clock / CLK. It is connected.
  • the load capacitance (parasitic capacitances Cp11, Cp12, Cp21, Cp22, Cp30) is caused to resonate in parallel, for example, the load capacitance seen from the buffers 111 and 121 is large. It seems to look small.
  • the inductor 103 having the optimum inductance L between the clock wirings 11 and 12, for example, the sizes of the buffers 111 and 121 in the previous stage can be reduced, and current consumption can be reduced. It becomes.
  • L 0.1 ⁇ H, which is difficult to realize in the chip.
  • FIG. 3 is a diagram for explaining application of a common voltage in the clock transmission circuit shown in FIG.
  • the load capacitances parasite capacitances Cp11, Cp12, Cp21, Cp22, Cp30
  • the clock transmission circuit 1 shown in FIG. 3 generates resistors 151 and 152 provided in series between the clock wirings 11 and 12 and a common voltage Vcm.
  • the common voltage generation circuit 14 is included.
  • One end of the resistor 151 is connected to the node N11 of the clock line 11, one end of the resistor 152 is connected to the node N21 of the clock line 12, and the other ends of the resistors 151 and 152 are commonly connected at the node N300. Yes.
  • the common voltage Vcm from the common voltage generation circuit 14 is applied to the common connection node N300 of the resistors 151 and 152.
  • the clock transmission circuit shown in FIG. 3 is a technique of biasing (setting the common voltage by increasing the impedance) through the high-resistance elements (151 and 152: for example, several tens K ⁇ to several hundreds K ⁇ ). Is equivalent to the one applied.
  • the high resistance element is formed on the semiconductor chip, for example, it is unavoidable to add a parasitic capacitance of several fF to several hundred fF, and the bandwidth of the clock transmission circuit is not avoided. Will be reduced.
  • the impedance when the impedance is increased, for example, it becomes easy to be affected by external noise, and jitter is generated in the transmitted clock or the duty ratio is shifted due to noise of the common voltage.
  • FIG. 4 is a diagram for explaining another example of the clock transmission circuit shown in FIG.
  • the clock transmission circuit 1 includes, for example, buffering (for example, waveform shaping and amplification) the differential clocks CLK and / CLK from the clock generation circuit 4 with a buffer (BUF) 110. Transmit to circuits 1a-1h.
  • buffering for example, waveform shaping and amplification
  • inductors 103a to 103h are respectively provided for the plurality of internal circuits 1a to 1h (for example, the data transmission circuit TX) in the clock wirings 11 and 12 for transmitting the differential clocks CLK and / CLK. It is designed to be provided.
  • the internal circuit 1h may be a dummy circuit of a data transmission circuit, for example.
  • FIG. 5 is a block diagram showing a first embodiment of the clock transmission circuit.
  • the clock transmission circuit 1 of the first embodiment has the inductors 131 and 132 in which the common voltage Vcm is provided in series between the clock wires 11 and 12. To the connection node N3.
  • one first clock CLK of the differential clock is input from the input terminal INp to the first buffer 111, buffered (for example, waveform shaping and amplification), and passed through the first clock wiring 11 and the third buffer 112. And output from the output terminal OUTp.
  • the other second clock / CLK of the differential clock is input from the input terminal INm to the second buffer 121, buffered, and output from the output terminal OUTm via the second clock line 12 and the fourth buffer 122.
  • the inductor unit 13 includes a first inductor 131 and a second inductor 132, one end of the first inductor 131 is connected to the first node N1 of the first clock wiring 11, and one end of the second inductor 132 is the second inductor.
  • the clock line 12 is connected to the second node N2.
  • the other end of the first inductor 131 and the other end of the second inductor 132 are commonly connected at the third node N3, and the common voltage Vcm generated by the common voltage generation circuit 14 is applied to the third node N3. It has become so.
  • first inductor 131 and the second inductor 132 have the same inductance.
  • reference symbols Cp11, Cp12, Cp21, Cp22, and Cp30 indicate parasitic capacitances (load capacitances).
  • the capacitor Cp30 may be a capacitor provided intentionally instead of a parasitic capacitor between the clock wirings 11 and 12.
  • the inductors 131 and 132 are arranged in parallel with the load capacitances (Cp11, Cp12, Cp21, Cp22, and Cp30) and resonated in parallel, thereby performing inductor peaking that increases the impedance viewed from the buffers 111 and 121 of the clock transmission circuit 1. Use it to transmit the clock.
  • the common voltage Vcm for bias application generated by the common voltage generation circuit 14 is applied to the common connection node N3 of the inductors 131 and 132 having the same inductance.
  • the node N3 becomes the differential center of the differential clocks CLK and / CLK, the differential signal does not appear, and the transmitted differential clocks CLK, / CLK can be prevented from being adversely affected.
  • the occurrence of jitter and the duty can be reduced without using a high resistance element as described with reference to FIG. 3 and without reducing the bandwidth of the clock transmission circuit.
  • Stable clock transmission can be performed while suppressing the ratio deviation.
  • FIG. 6 is a diagram for explaining an example of an inductor applied to the clock transmission circuit shown in FIG.
  • reference numeral L1 indicates, for example, a first conductive layer (metal layer) in a semiconductor chip (semiconductor substrate, die), and L2 indicates a second conductive layer on the conductive layer L1.
  • Reference numerals V1 and V2 indicate vias (contact holes) that electrically connect the first conductive layer L1 and the second conductive layer L2.
  • the inductor section 13 in the clock transmission circuit of the first embodiment has two inductors 131 and 132.
  • the first inductor 131 and the second inductor 132 are provided in a semiconductor chip. It is formed to have a symmetrical structure.
  • the node N3 since the differential signals (clocks CLK and / CLK) are input to the nodes N1 and N2 of the two inductors 131 and 132 having the same inductance with a symmetrical structure, the node N3 has a differential center. It becomes. A bias due to the common voltage Vcm is applied to the node N3 at the differential center.
  • the first clock wiring 11 is connected to, for example, an end portion (first node N1) of the second conductive layer L2 in the first inductor 131, and the second clock wiring 12 is connected to, for example, the second inductor 132.
  • first node N1 an end portion of the second conductive layer L2 in the first inductor 131
  • second clock wiring 12 is connected to, for example, the second inductor 132.
  • second node N2 To the end of the second conductive layer L2 (second node N2).
  • the common voltage Vcm generated by the common voltage generation circuit 14 is applied to, for example, the node N3 formed by the first conductive layer L1.
  • the inductor unit 13 shown in FIG. 6 is merely an example, and various modifications and changes can be made.
  • FIG. 7 is a block diagram showing a second embodiment of the clock transmission circuit
  • FIG. 8 is a diagram for explaining an example of an inductor (common inductor 130) applied to the clock transmission circuit shown in FIG. .
  • the load capacitors Cp11, Cp12, Cp21, Cp22, and Cp30 shown in FIG. 5 are omitted, and the omission of the load capacitors is the same in FIGS. 9 to 13 described later.
  • reference numeral L1 indicates, for example, a first conductive layer in the semiconductor chip
  • L2 indicates a second conductive layer on the conductive layer L1
  • L3 indicates on the conductive layer L2.
  • the third conductive layer is shown.
  • V11, V12, V21, and V22 denote vias connecting the first conductive layer L1 and the second conductive layer L2, and V30 denotes the first conductive layer L1 and the third conductive layer.
  • a via connecting L3 is shown.
  • the inductor section 13 has an intermediate tap (center tap: third node) N30.
  • One inductor (common inductor) 130 is used.
  • the first inductor 131 in FIG. 5 corresponds to between the first node N 1 of the first clock line 11 and the intermediate tap N 30, and the second inductor 132 in FIG. 5 corresponds to the second clock line 12. Corresponds to between the second node N2 and the intermediate tap N30.
  • the inductor corresponding to the first node N1 to the intermediate tap N30 and the inductor corresponding to the second node N2 to the intermediate tap N30 have the same inductance. .
  • the inductor unit 13 formed by one common inductor 130 having the intermediate tap N30 is formed rather than the two inductors 131 and 132 formed.
  • the occupied area can be reduced.
  • the inductor unit 13 in the clock transmission circuit of the second embodiment has one common inductor 130, and the portions corresponding to the first and second inductors 131 and 132 described above are as follows.
  • the semiconductor chip has a symmetrical structure.
  • the node N30 is It becomes the differential center.
  • a bias due to the common voltage Vcm is applied to the node N30 at the differential center.
  • first clock line 11 is connected to, for example, one end (first node N1) of the first conductive layer L1 in the common inductor 130
  • second clock line 12 is connected to, for example, the first layer in the common inductor 130.
  • second node N2 Connected to the other end (second node N2) of the conductive layer L1.
  • the common voltage Vcm generated by the common voltage generation circuit 14 is applied to, for example, the node N30 formed by the third conductive layer L3.
  • the inductor section 13 shown in FIG. 8 is merely an example, and it is needless to say that various modifications and changes can be made.
  • the inductor unit 13 is provided between the two-stage buffers 111, 121 and 112, 122 to which the differential clocks CLK, / CLK are transmitted. As shown in FIG. 4, it can be provided at a plurality of locations.
  • the inductor unit 13 to which the common voltage Vcm is applied can be applied as the inductors 103a to 103h in FIG.
  • the inductor section 13 is depicted as one common inductor 130 having an intermediate tap N30 as in the second embodiment described above, but as in the first embodiment, Needless to say, the two inductors 131 and 132 may be used.
  • FIG. 9 is a diagram for explaining an example of the common voltage generation circuit in the clock transmission circuit shown in FIG. 7, and shows three examples 14a, 14b, and 14c of the common voltage generation circuit 14.
  • FIG. 9 is a diagram for explaining an example of the common voltage generation circuit in the clock transmission circuit shown in FIG. 7, and shows three examples 14a, 14b, and 14c of the common voltage generation circuit 14.
  • the common voltage generation circuit 14a connects resistors 141 and 142 in series to the high potential power supply line Vdd and the low potential power supply line (ground line) GND, and the voltage divided by the resistance division is the common voltage. It is generated as Vcm.
  • the common voltage generation circuit 14b connects a current source 143 and a resistor 142 in series between Vdd and GND, and generates a common voltage Vcm by a current flowing through the resistor 142.
  • the common voltage generation circuit 14c connects, for example, a current source 143 and a transistor (nMOS transistor) 144 having a gate / source connected between Vdd and GND in series, and generates a voltage by the transistor 144 as a common voltage Vcm. Is.
  • the common voltage Vcm generated by each of the common voltage generation circuits 14a to 14c is set to, for example, an intermediate potential (common potential) between the differential clocks CLK and / CLK.
  • FIG. 10 is a block diagram showing a third embodiment of the clock transmission circuit.
  • the common voltage generation circuit 14 feeds back the output of the buffer (112, 122) at the subsequent stage to generate the common mode voltage Vcm. ing.
  • the common voltage generation circuit 14 includes an operational amplifier (op-amp) 40, resistors 41 and 42, and capacitors 43 and 44.
  • the resistor (first resistor element) 41 and the capacitor (third capacitor element) 43 are connected in series between the output wiring (node N10) of the third buffer 112 and the ground line GND.
  • the resistor (second resistor element) 42 and the capacitor (third capacitor element) 44 are connected in series between the output wiring (node N20) of the fourth buffer 122 and the ground line GND.
  • the capacitors 43 and 44 may be formed by one capacitor.
  • the common connection node N4 of the resistor 41, the capacitor 43, the resistor 42, and the capacitor 44 is input to the non-inverting input terminal (+) of the operational amplifier 40, and the inverting input terminal ( ⁇ ) of the operational amplifier 40 is connected to the output terminal.
  • the common voltage Vcm is output from the output terminal.
  • the common mode voltage Vcm is generated based on the common mode voltage at the outputs of the third buffer 112 and the fourth buffer 122 in the subsequent stage and fed back to the node (intermediate tap) N30.
  • the common voltage generation circuit 14 shown in FIG. 10 is merely an example, and various modifications and changes can be made.
  • FIG. 11 is a block diagram showing a fourth embodiment of the clock transmission circuit, in which the outputs of the buffers (112, 122) at the subsequent stage are AC coupled and consumed without reducing the output impedance of the operational amplifier 40. It is intended to suppress an increase in power.
  • a capacitor (first capacitor element) 113 is provided between the first buffer 111 and the first clock line 11, and a capacitor ( A second capacitor element 123 is provided.
  • FIG. 12 is a block diagram showing a fifth embodiment of the clock transmission circuit, which corresponds to a clock transmission circuit of the third embodiment shown in FIG. 10 with a fifth buffer 114 and a sixth buffer 124 added thereto. .
  • the fifth buffer 114 is formed of a transistor having a smaller size than the third buffer 112, that is, a gate length
  • the sixth buffer 124 is smaller than the fourth buffer 122, that is, a gate length.
  • the common voltage generation circuit 14 receives not the outputs of the buffers 111 and 121 but the outputs of the buffers 114 and 124.
  • the common voltage generation circuit 14 generates the common voltage Vcm using the outputs of the dedicated small-size buffers 114 and 124, and thus the buffer 112 that transmits the differential clocks CLK and / CLK. , 122 is not adversely affected.
  • the fifth and sixth buffers 114 and 124 for the common voltage generation circuit 14 do not need to drive a clock wiring with a load capacitance for transmitting the differential clocks CLK and / CLK.
  • a buffer with a small size and low power consumption can be obtained.
  • the fifth and sixth buffers 114 and 124 are not the same as the third and fourth buffers 112 and 122, and a small and small buffer that does not affect the capacity characteristics is sufficient.
  • the common voltage Vcm from the common voltage generation circuit 14 is applied to the intermediate tap (N30) of the inductor 130 without affecting the transmitted differential clock. can do.
  • the clock transmission circuit of the present embodiment it is possible to suppress a decrease in the operating band and to transmit a high-speed clock. Furthermore, according to the clock transmission circuit of the present embodiment, it is possible to suppress the generation of jitter and the duty ratio shift due to common mode noise and perform stable clock transmission.
  • FIG. 13 is a block diagram showing an example of a semiconductor integrated circuit to which the clock transmission circuit of this embodiment is applied.
  • the serializer 400 serializes (serializes) four inputs into one output of the clock transmission circuit of this embodiment. The example applied to is shown.
  • the serializer 400 includes an oscillator (OSC) 401, a buffer 402, an inductor unit 13, a common voltage generation circuit 14, a frequency dividing circuit 403, flip-flops (FF) 440 to 443, 460, 461, and a selector. (SEL) 450, 451, 470 and buffer (BUF) 480 are included.
  • the oscillator 401 corresponds to, for example, the clock generation circuit 4 in FIG. 1
  • the buffer 402 corresponds to, for example, the buffers 111 and 121 in FIGS. 5, 7, and 9 to 11.
  • the buffer 402 buffers the differential clocks CLK and / CLK output from the oscillator 401 and outputs them to the clock wirings 11 and 12.
  • the output clock of the buffer 402 is transmitted to the flip-flops 460 and 461 and the selector 470 via the clock wirings 11 and 12, and is divided (divided by two) by the frequency dividing circuit 403 to be supplied to the flip-flops 440 to 443 and the selector 450. , 451.
  • the flip-flops 440 to 443 fetch and hold the data signals DATA ⁇ 0> to DATA ⁇ 3> input in parallel, based on the low-speed clock divided by the frequency dividing circuit 403, and are controlled by the low-speed clock. Are input to flip-flops 460 and 461 via selectors 450 and 451.
  • the flip-flops 460 and 461 take in and hold the outputs of the selectors 450 and 451 by the output clock (high-speed clock) of the buffer 402, and are converted into serial data via the selector 470 controlled by the high-speed clock.
  • the output of the selector 470 is buffered by the buffer 480 and output as serial data output DATA ⁇ 0-3>.
  • the clock transmission circuit of the present embodiment can be widely applied to various semiconductor integrated circuits including the above-described serializer or the communication LSI described with reference to FIG. It is suitable for those using a high-speed clock of GHz or higher.

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Abstract

　差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有し、伝送帯域の減少を抑えつつ、安定して差動クロックを伝送する。

Description

クロック伝送回路および半導体集積回路
　この出願で言及する実施例は、クロック伝送回路および半導体集積回路に関する。
　クロック伝送回路は、半導体集積回路(ＬＳＩ)に用いられるクロックを、クロック発振源からクロックを使用する各回路ブロックまで伝送するためのものであり、通信用ＬＳＩやＣＰＵを始めとしてクロック信号を用いる様々なＬＳＩ等で幅広く利用されている。
　すなわち、クロック伝送回路は、例えば、クロック発振源からのクロックを、複数のバッファを介して波形を維持し、各回路ブロックまで伝送する。
　ところで、一般的に、クロック伝送回路によるクロックの伝送は、例えば、ＣＭＯＳインバータまたはＣＭＬ(Current Mode Logic)を適用して行う。ここで、クロックを伝送する配線やＣＭＯＳインバータ(バッファ)には寄生容量(負荷容量)が存在するため、クロックを伝送する場合、その負荷容量を充放電することになり、消費電流が大きくなる。例えば、ＣＭＯＳインバータを適用してクロック伝送を行う場合、消費電流は、負荷容量と周波数に比例することになる。
　さらに、近年、ＣＰＵの処理速度や通信の高速化に伴って、ＬＳＩにおける内部クロックの周波数は、数ＧＨｚまたはそれ以上に増加している。上述のように、消費電流は、周波数に比例するため、内部クロックの周波数が数ＧＨｚ以上に増加すると、クロック伝送回路による消費電流の増大が問題になって来ている。
　そこで、クロック伝送を低消費電力で行う手法として、インダクタピーキング(共鳴によるクロック分配：Resonant Clock Distribution)という手法が提案されている。なお、インダクタピーキングは、共振によるクロック伝送とも称される。
　インダクタピーキングとは、例えば、負荷容量と並列にインダクタを配置して並列共振させることにより、クロック伝送回路のバッファから見たインピーダンスを上げ、小さな負荷容量に見せてクロック伝送を行うという手法である。
　ところで、従来、インダクタピーキングを利用してクロック伝送を行うものとしては、様々な提案がなされている。
特開平１１－２５２１８５号公報
Fukuda et al., "A 12.3mW 12.5Gb/s Complete Transceiver in 65nm CMOS," Solid-State Circuits IEEE International Conference-ISSCC, pp.368-369, February, 2010
　前述したように、インダクタピーキングを利用してクロック伝送を行うものが提案されているが、このようなクロック伝送回路では、例えば、コモン電圧(バイアス電圧)を高抵抗バイアスにより印加している。
　すなわち、コモン電圧を所望の値に設定するには、例えば、高速信号(クロック)を伝送する信号線に対して、オペアンプや抵抗によりバイアスするために、容量性または抵抗性の素子を付けることが行われている。
　このとき、伝送されるクロックに対して、できるだけ影響を与えないようにするには、高抵抗素子を介してバイアスする手法、すなわち、インピーダンスを高くしてコモン電圧を設定する手法がある。なお、インピーダンスを低くしてコモン電圧を設定すると、例えば、伝送する差動(相補)のクロックに大きな影響を与えることになるため、通常行われない。
　しかしながら、高抵抗素子を介してバイアスする手法では、高抵抗素子を半導体基板内作成(半導体チップ上に形成)するため、例えば、数ｆＦ～数１００ｆＦ程度の寄生容量の付与は避けることができず、クロック伝送回路の帯域を減少させることになる。
　また、インピーダンスを高くすると、例えば、外来ノイズの影響を受け易くなり、また、コモン電圧のノイズにより、伝送されるクロックにジッタが発生し、或いは、デューティ比がずれることにもなる。
　一実施形態によれば、第１バッファと、第２バッファと、インダクタ部と、を有するクロック伝送回路が提供される。前記第１バッファは、差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する。
　前記第２バッファは、前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する。前記インダクタ部は、前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加される。
　開示のクロック伝送回路および半導体集積回路は、伝送帯域の減少を抑えつつ、安定してクロックを伝送することができるという効果を奏する。
図１は、クロック伝送回路が適用される半導体集積回路の一例を示すブロック図である。 図２は、図１に示すクロック伝送回路の一例を説明するための図である。 図３は、図２に示すクロック伝送回路におけるコモン電圧の印加を説明するための図である。 図４は、図１に示すクロック伝送回路の他の例を説明するための図である。 図５は、クロック伝送回路の第１実施例を示すブロック図である。 図６は、図５に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。 図７は、クロック伝送回路の第２実施例を示すブロック図である。 図８は、図７に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。 図９は、図７に示すクロック伝送回路におけるコモン電圧生成回路の例を説明するための図である。 図１０は、クロック伝送回路の第３実施例を示すブロック図である。 図１１は、クロック伝送回路の第４実施例を示すブロック図である。 図１２は、クロック伝送回路の第５実施例を示すブロック図である。 図１３は、本実施例のクロック伝送回路が適用される半導体集積回路の一例を示すブロック図である。
　まず、クロック伝送回路および半導体集積回路の実施例を詳述する前に、図１～図４を参照してクロック伝送回路および半導体集積回路の例、並びに、その課題を説明する。図１は、クロック伝送回路が適用される半導体集積回路の一例を示すブロック図であり、通信用半導体集積回路(通信用ＬＳＩ)の一例を示すものである。
　図１に示されるように、通信用ＬＳＩ１００は、クロック伝送回路１，複数のデータ受信回路(ＲＸ)２１～２４，複数のデータ送信回路(ＴＸ)３１～３４およびクロック発生回路(クロック発振源：オシレータOSC)４を含む。
　クロック発生回路４は、例えば、ＰＬＬ(Phase Locked Loop)によりクロックＣＬＫを発生してクロック伝送回路１に入力する。クロック伝送回路１は、複数のバッファ(BUF)１０１を含み、これらバッファ１０１を介して、クロックＣＬＫを各データ受信回路２１～２４および各データ送信回路３１～３４に伝送する。
　データ受信回路２１(２１～２４)は、それぞれ同様の構成を有し、例えば、バッファ２０１、フリップフロップ(FF)２０２およびスイッチ２０３を含む。ここで、クロック伝送回路１からのクロックＣＬＫは、例えば、同期回路を形成するフリップフロップ２０２およびスイッチ２０３の制御信号として利用される。
　そして、データ受信回路２１～２４は、それぞれ入力データ(受信信号)Ｄi1～Ｄi4を受け取ってバッファ２０１で増幅し、クロックＣＬＫに基づくフリップフロップ２０２およびスイッチ２０３の同期回路により受信信号Ｄi1～Ｄi4を再生する。
　データ送信回路３１(３１～３４)は、それぞれ同様の構成を有し、例えば、増幅器３０１、フリップフロップ３０２(FF)およびスイッチ３０３を含む。ここで、クロック伝送回路１からのクロックＣＬＫは、例えば、同期回路を形成するフリップフロップ３０２およびスイッチ３０３の制御信号として利用される。
　そして、データ送信回路３１～３４は、クロックＣＬＫに基づくフリップフロップ３０２およびスイッチ３０３の同期回路により処理した後、増幅器３０１で増幅して出力データ(送信信号)Ｄo1～Ｄo4を出力する。
　このように、クロック伝送回路１は、クロック発生回路４からのクロックＣＬＫを、クロックを使用する各データ受信回路２１～２４(２０２，２０３)および各データ送信回路３１～３４(３０２，３０３)に伝送する。
　なお、図１は通信用ＬＳＩ１００を概略的に描いたものであり、実際には、クロック伝送回路１からのクロックＣＬＫは、データ受信回路およびデータ送信回路におけるフリップフロップやスイッチだけでなく、様々な回路ブロックに対して伝送される。
　図２は、図１に示すクロック伝送回路の一例を説明するための図であり、インダクタピーキングを適用してクロック伝送を行うクロック伝送回路の一例を示すものである。図２において、参照符号１１，１２は配線(クロック配線)を示し、１１１，１１２，１２１，１２２はバッファ(BUF)を示し、１０３はインダクタを示し、そして、Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は寄生容量を示す。
　なお、インダクタピーキングとは、前述したように、例えば、負荷容量と並列にインダクタを配置して並列共振させることで、クロック伝送回路のバッファから見たインピーダンスを上げてクロック伝送を行う手法である。
　図２に示されるように、クロック伝送回路１は、差動(相補)のクロックＣＬＫ，／ＣＬＫを入力端子ＩＮp，ＩＮmで受け取り、バッファ１１１，１１２、クロック配線１１，１２およびバッファ１２１，１２２を介して出力端子ＯＵＴp，ＯＵＴmから出力する。
　ここで、例えば、クロック配線１１と接地(グランド)ＧＮＤの間には、容量(寄生容量)Ｃp11およびＣp12が存在し、クロック配線１２と接地ＧＮＤの間には、容量Ｃp21およびＣp22が存在し、クロック配線１１と１２の間には、容量Ｃp30が存在している。なお、例えば、容量Ｃp30は、クロック配線１１と１２の間に寄生する容量ではなく、意図的に設けた容量であってもよい。
　インダクタ１０３は、正論理のクロックＣＬＫを伝送するバッファ１１１と１１２の間のクロック配線１１のノードＮ11と、負論理のクロック／ＣＬＫを伝送するバッファ１２１と１２２の間のクロック配線１２のノードＮ21に接続されている。
　すなわち、クロック配線１１と１２の間にインダクタ１０３を設けることにより、負荷容量(寄生容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)と並列共振させ、例えば、バッファ１１１，１２１から見た負荷容量の大きさを小さく見せるようになっている。
　ここで、クロックＣＬＫの周波数をｆ、負荷容量のキャパシタンス値をＣ、そして、インダクタ１０３のインダクタンスをＬとすると、Ｌの最適値は、次の式で与えられる。
　　　Ｌ＝１／(４π2ｆ2Ｃ)
　このような最適値のインダクタンスＬを有するインダクタ１０３をクロック配線１１と１２の間に設けることにより、例えば、前段のバッファ１１１，１２１のサイズを縮小することができ、消費電流を低減することが可能となる。
　ところで、例えば、１ＧＨｚよりも低い周波数のクロックを伝送するクロック伝送回路では、クロック伝送回路による消費電流が問題になることは殆どなかった。また、インダクタピーキングを適用したクロック伝送回路において、低い周波数のクロックを伝送する場合、最適なＬの値を有するインダクタ１０３をＬＳＩ(半導体基板：チップ)に形成することは、例えば、占有面積の問題から困難であった。
　具体的に、例えば、ｆ＝０．５ＧＨｚ，Ｃ＝１ｐＦの場合、Ｌ＝０．１μＨとなるため、チップ内での実現は難しいものであった。しかしながら、動作速度が１０倍になると、ｆ＝５ＧＨｚ，Ｃ＝１ｐＦの場合、Ｌ＝１ｎＨとなる。
　ここで、Ｌ＝１ｎＨのインダクタ１０３は、例えば、数１００μｍ2で実現可能である。さらに、今後のＣＰＵの処理速度や通信の高速化に伴って、より一層の高速化が見込まれるＬＳＩでは、インダクタピーキングを適用したクロック伝送回路が広く適用され得るものと考えられる。
　図３は、図２に示すクロック伝送回路におけるコモン電圧の印加を説明するための図である。なお、図３では、図２における負荷容量(寄生容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)は省略されている。
　図３と前述した図２の比較から明らかなように、図３に示すクロック伝送回路１は、クロック配線１１と１２の間に直列に設けられた抵抗１５１，１５２、および、コモン電圧Ｖcmを生成するコモン電圧生成回路１４を含む。
　抵抗１５１の一端は、クロック配線１１のノードＮ11に接続され、抵抗１５２の一端は、クロック配線１２のノードＮ21に接続され、そして、抵抗１５１および１５２の他端は、ノードＮ300において共通接続されている。そして、コモン電圧生成回路１４からのコモン電圧Ｖcmは、抵抗１５１と１５２の共通接続ノードＮ300に印加されるようになっている。
　このように、図３に示すクロック伝送回路は、前述した高抵抗素子(１５１，１５２：例えば、数十ＫΩ～数百ＫΩ)を介してバイアス(インピーダンスを高くしてコモン電圧を設定)する手法を適用したものに相当する。
　しかしながら、高抵抗素子を介してバイアスする手法では、高抵抗素子を半導体チップ上に形成するため、例えば、数ｆＦ～数１００ｆＦ程度の寄生容量の付与は避けることができず、クロック伝送回路の帯域を減少させることになる。
　また、インピーダンスを高くすると、例えば、外来ノイズの影響を受け易くなり、また、コモン電圧のノイズにより、伝送されるクロックにジッタが発生し、或いは、デューティ比がずれることにもなる。
　図４は、図１に示すクロック伝送回路の他の例を説明するための図である。図４に示されるように、クロック伝送回路１は、例えば、クロック発生回路４からの差動クロックＣＬＫ，／ＣＬＫをバッファ(BUF)１１０でバッファリング(例えば、波形整形および増幅)して各内部回路１a～１hに伝送する。
　ここで、図４の例では、差動クロックＣＬＫ，／ＣＬＫを伝送するクロック配線１１，１２における複数の内部回路１a～１h(例えば、データ送信回路ＴＸ)に対して、それぞれインダクタ１０３a～１０３hが設けられるようになっている。なお、内部回路１hは、例えば、データ送信回路のダミー回路としてもよい。
　以下、クロック伝送回路および半導体集積回路の実施例を、添付図面を参照して詳述する。図５は、クロック伝送回路の第１実施例を示すブロック図である。図５と前述した図２および図３の比較から明らかなように、第１実施例のクロック伝送回路１は、コモン電圧Ｖcmを、クロック配線１１および１２の間に直列に設けたインダクタ１３１，１３２の接続ノードＮ３に印加する。
　すなわち、差動クロックの一方の第１クロックＣＬＫは、入力端子ＩＮpから第１バッファ１１１に入力され、バッファリング(例えば、波形整形および増幅)されて第１クロック配線１１および第３バッファ１１２を介して出力端子ＯＵＴpから出力される。
　また、差動クロックの他方の第２クロック／ＣＬＫは、入力端子ＩＮmから第２バッファ１２１に入力され、バッファリングされて第２クロック配線１２および第４バッファ１２２を介して出力端子ＯＵＴmから出力される。
　ここで、インダクタ部１３は、第１インダクタ１３１および第２インダクタ１３２を含み、第１インダクタ１３１の一端が第１クロック配線１１の第１ノードＮ１に接続され、第２インダクタ１３２の一端が第２クロック配線１２の第２ノードＮ２に接続される。
　第１インダクタ１３１の他端および第２インダクタ１３２の他端は、第３ノードＮ３で共通接続され、この第３ノードＮ３に対して、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmが印加されるようになっている。
　なお、第１インダクタ１３１および第２インダクタ１３２は、同じインダクタンスを有している。また、図５において、参照符号Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は、寄生容量(負荷容量)を示す。さらに、図２を参照して説明したのと同様に、例えば、容量Ｃp30は、クロック配線１１と１２の間に寄生する容量ではなく、意図的に設けた容量であってもよい。
　そして、インダクタ１３１，１３２を負荷容量(Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30)と並列に配置して並列共振させることで、クロック伝送回路１のバッファ１１１，１２１から見たインピーダンスを上げるインダクタピーキングを利用してクロックを伝送する。
　すなわち、第１実施例のクロック伝送回路において、コモン電圧生成回路１４で生成されるバイアス印加用のコモン電圧Ｖcmは、等しいインダクタンスのインダクタ１３１と１３２の共通接続ノードＮ３に印加される。
　これにより、ノードＮ３は、差動クロックＣＬＫ，／ＣＬＫの差動中心となり、差動信号が現れることはなく、低インピーダンス回路や大きな寄生容量が付いた状態でも、伝送される差動クロックＣＬＫ，／ＣＬＫに悪影響を与えないようにすることができる。
　このように、第１実施例のクロック伝送回路によれば、図３を参照して説明したような高抵抗素子を使用せず、クロック伝送回路の帯域を減少させることなく、ジッタの発生やデューティ比のずれを抑えて安定したクロック伝送を行うことができる。
　図６は、図５に示すクロック伝送回路に適用されるインダクタの一例を説明するための図である。図６において、参照符号Ｌ１は、例えば、半導体チップ(半導体基板，ダイ)における一層目の導電層(金属層)を示し、Ｌ２は、導電層Ｌ１の上の二層目の導電層を示す。また、参照符号Ｖ１，Ｖ２は、一層目の導電層Ｌ１と二層目の導電層Ｌ２を電気的に接続するビア(コンタクトホール)を示す。
　図５および図６に示されるように、第１実施例のクロック伝送回路におけるインダクタ部１３は、２つのインダクタ１３１，１３２を有し、これら第１インダクタ１３１と第２インダクタ１３２は、半導体チップにおいて対称な構造となるように形成されている。
　すなわち、対称な構造で等しいインダクタンスを有する２つのインダクタ１３１，１３２のノードＮ１，Ｎ２に対して差動の信号(クロックＣＬＫ，／ＣＬＫ)が入力されることになるため、ノードＮ３は差動中心となる。そして、この差動中心のノードＮ３に対してコモン電圧Ｖcmによるバイアスが与えられる。
　ここで、第１クロック配線１１は、例えば、第１インダクタ１３１における二層目の導電層Ｌ２の端部(第１ノードＮ１)に接続され、第２クロック配線１２は、例えば、第２インダクタ１３２における二層目の導電層Ｌ２の端部(第２ノードＮ２)に接続される。
　また、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmは、例えば、一層目の導電層Ｌ１で形成されたノードＮ３に印加される。なお、図６に示すインダクタ部１３は、単なる例であり、様々な変形および変更が可能である。
　図７は、クロック伝送回路の第２実施例を示すブロック図であり、図８は、図７に示すクロック伝送回路に適用されるインダクタ(共通インダクタ１３０)の一例を説明するための図である。なお、図７において、図５に示す負荷容量Ｃp11，Ｃp12，Ｃp21，Ｃp22，Ｃp30は、省略されており、この負荷容量の省略は、後述する図９～図１３でも同様である。
　図８において、参照符号Ｌ１は、例えば、半導体チップにおける一層目の導電層を示し、Ｌ２は、導電層Ｌ１の上の二層目の導電層を示し、そして、Ｌ３は、導電層Ｌ２の上の三層目の導電層を示す。
　また、参照符号Ｖ11，Ｖ12，Ｖ21，Ｖ22は、一層目の導電層Ｌ１と二層目の導電層Ｌ２を接続するビアを示し、Ｖ30は、一層目の導電層Ｌ１と三層目の導電層Ｌ３を接続するビアを示す。
　図７および図８と前述した図５および図６の比較から明らかなように、第２実施例のクロック伝送回路１において、インダクタ部１３は、中間タップ(センタータップ：第３ノード)Ｎ30を有する１つのインダクタ(共通インダクタ)１３０とされている。
　すなわち、共通インダクタ１３０において、図５の第１インダクタ１３１は、第１クロック配線１１の第１ノードＮ１と中間タップＮ30の間に対応し、図５の第２インダクタ１３２は、第２クロック配線１２の第２ノードＮ２と中間タップＮ30の間に対応する。
　従って、図８に示す共通インダクタ１３０において、第１ノードＮ１から中間タップＮ30までに相当するインダクタと、第２ノードＮ２から中間タップＮ30までに相当するインダクタは、同じインダクタンスを有するようになっている。
　なお、図８と前述した図６の比較から明らかなように、インダクタ部１３を、中間タップＮ30を有する１つの共通インダクタ１３０で形成した方が、２つのインダクタ１３１，１３２を形成するよりも、占有面積を低減させることができる。
　図７および図８に示されるように、第２実施例のクロック伝送回路におけるインダクタ部１３は、１つの共通インダクタ１３０を有し、前述した第１および第２インダクタ１３１，１３２に対応する部分は、半導体チップにおいて対称な構造とされている。
　すなわち、対称な構造で等しいインダクタンスを有する２つのインダクタ１３１，１３２に対応する部分のノードＮ１，Ｎ２に対して差動の信号(ＣＬＫ，／ＣＬＫ)が入力されることになるため、ノードＮ30は差動中心となる。そして、この差動中心のノードＮ30に対してコモン電圧Ｖcmによるバイアスが与えられる。
　ここで、第１クロック配線１１は、例えば、共通インダクタ１３０における一層目の導電層Ｌ１の一端(第１ノードＮ１)に接続され、第２クロック配線１２は、例えば、共通インダクタ１３０における一層目の導電層Ｌ１の他端(第２ノードＮ２)に接続される。
　また、コモン電圧生成回路１４で生成されたコモン電圧Ｖcmは、例えば、三層目の導電層Ｌ３で形成されたノードＮ30に印加される。なお、図８に示すインダクタ部１３は、単なる例であり、様々な変形および変更が可能なのはもちろんである。
　さらに、上述した図５および図７では、インダクタ部１３は、差動クロックＣＬＫ，／ＣＬＫが伝送される２段のバッファ１１１，１２１と１１２，１２２間に設けられているが、例えば、前述した図４のように、複数個所に設けることも可能である。例えば、図４におけるインダクタ１０３a～１０３hとして、それぞれコモン電圧Ｖcmが印加されるインダクタ部１３を適用することができる。
　以下に説明する図９～図１３では、上述した第２実施例のように、インダクタ部１３を、中間タップＮ30を有する１つの共通インダクタ１３０として描いているが、第１実施例のように、２つのインダクタ１３１，１３２とすることもできるのはいうまでもない。
　図９は、図７に示すクロック伝送回路におけるコモン電圧生成回路の例を説明するための図であり、コモン電圧生成回路１４の３つの例１４a，１４b，１４cを示すものである。
　すなわち、コモン電圧生成回路１４aは、例えば、高電位電源線Ｖddと低電位電源線(接地線)ＧＮＤに対して直列に抵抗１４１，１４２を接続し、その抵抗分割により分圧した電圧をコモン電圧Ｖcmとして生成するものである。
　また、コモン電圧生成回路１４bは、例えば、ＶddとＧＮＤの間に電流源１４３および抵抗１４２を直列に接続し、抵抗１４２を流れる電流によりコモン電圧Ｖcmを生成するものである。
　さらに、コモン電圧生成回路１４cは、例えば、ＶddとＧＮＤの間に電流源１４３およびゲート／ソースを接続したトランジスタ(ｎＭＯＳトランジスタ)１４４を直列に接続し、トランジスタ１４４による電圧をコモン電圧Ｖcmとして生成するものである。なお、それぞれのコモン電圧生成回路１４a～１４cにより生成するコモン電圧Ｖcmは、例えば、差動クロックＣＬＫ，／ＣＬＫの中間電位(コモン電位)に設定される。
　図１０は、クロック伝送回路の第３実施例を示すブロック図であり、コモン電圧生成回路１４が、後段のバッファ(１１２，１２２)の出力をフィードバックしてコモンモード電圧Ｖcmを生成するようになっている。
　図１０に示されるように、コモン電圧生成回路１４は、演算増幅器(オペアンプ)４０、抵抗４１，４２および容量４３，４４を含む。抵抗(第１抵抗素子)４１および容量(第３容量素子)４３は、第３バッファ１１２の出力配線(ノードＮ10)と接地線ＧＮＤの間に直列接続されている。
　また、抵抗(第２抵抗素子)４２および容量(第３容量素子)４４は、第４バッファ１２２の出力配線(ノードＮ20)と接地線ＧＮＤの間に直列接続されている。なお、容量４３および４４は、１つの容量により形成してもよい。
　抵抗４１，容量４３，抵抗４２および容量４４の共通接続ノードＮ４は、演算増幅器４０の非反転入力端子(＋)に入力され、演算増幅器４０の反転入力端子(－)は、出力端子に接続され、その出力端子からコモン電圧Ｖcmが出力されるようになっている。
　すなわち、後段の第３バッファ１１２および第４バッファ１２２の出力におけるコモンモード電圧に基づいて、コモンモード電圧Ｖcmを生成してノード(中間タップ)Ｎ30にフィードバックするようになっている。なお、図１０に示すコモン電圧生成回路１４は、単なる例であり、様々な変形および変更が可能である。
　図１１は、クロック伝送回路の第４実施例を示すブロック図であり、後段のバッファ(１１２，１２２)の出力を交流結合(AC coupling)して演算増幅器４０の出力インピーダンスを低下させずに消費電力の増加を抑えるようにしたものである。
　第４実施例のクロック伝送回路では、第１バッファ１１１と第１クロック配線１１の間に容量(第１容量素子)１１３が設けられ、第２バッファ１２１と第２クロック配線１２の間に容量(第２容量素子)１２３が設けられている。
　図１２は、クロック伝送回路の第５実施例を示すブロック図であり、図１０に示す第３実施例のクロック伝送回路に対して第５バッファ１１４および第６バッファ１２４を追加したものに相当する。
　ここで、第５バッファ１１４は、第３バッファ１１２よりも小さいサイズ、すなわち、ゲート長が短いトランジスタで形成され、また、第６バッファ１２４は、第４バッファ１２２よりも小さいサイズ、すなわち、ゲート長が短いトランジスタで形成されている。なお、コモン電圧生成回路１４には、バッファ１１１および１２１の出力ではなく、バッファ１１４および１２４の出力が入力されている。
　すなわち、第５実施例において、コモン電圧生成回路１４は、専用の小さいサイズのバッファ１１４，１２４の出力を使用してコモン電圧Ｖcmを生成するため、差動クロックＣＬＫ，／ＣＬＫを伝送するバッファ１１２，１２２の出力に悪影響を与える虞が無い。
　ここで、コモン電圧生成回路１４用の第５および第６バッファ１１４，１２４は、差動クロックＣＬＫ，／ＣＬＫを伝送するための、負荷容量が付いたクロック配線を駆動しなくてもよいため、小さいサイズで消費電力の少ないバッファとすることができる。
　すなわち、第５および第６バッファ１１４，１２４は、第３および第４バッファ１１２，１２２と同じものとせずに、容量特性が影響を与えない程度のシュリンクした小型のバッファで十分である。
　このように、第５実施例のクロック伝送回路によれば、伝送される差動クロックに影響を与えることなく、コモン電圧生成回路１４からのコモン電圧Ｖcmをインダクタ１３０の中間タップ(Ｎ30)に印加することができる。
　以上、詳述したように、本実施例のクロック伝送回路によれば、動作帯域の減少を抑えることができ、高速クロックの伝送が可能となる。さらに、本実施例のクロック伝送回路によれば、コモンモードノイズによるジッタの発生やデューティ比のずれを抑え、安定したクロック伝送を行うことが可能となる。
　図１３は、本実施例のクロック伝送回路が適用される半導体集積回路の一例を示すブロック図であり、本実施例のクロック伝送回路を、４入力を１出力に直列化(シリアライズ)するシリアライザ400に適用した例を示すものである。
　図１３に示されるように、シリアライザ400は、オシレータ(OSC)401，バッファ402，インダクタ部１３，コモン電圧生成回路１４，分周回路403，フリップフロップ(FF)440～443，460，461およびセレクタ(SEL)450，451，470およびバッファ(BUF)480を含む。ここで、オシレータ401は、例えば、図１におけるクロック発生回路４に対応し、バッファ402は、例えば、図５，図７および図９～図１１におけるバッファ１１１および１２１に対応する。
　バッファ402は、オシレータ401から出力される差動クロックＣＬＫ，／ＣＬＫをバッファリングしてクロック配線１１，１２に出力する。バッファ402の出力クロックは、クロック配線１１，１２を介してフリップフロップ460，461およびセレクタ470に伝送されると共に、分周回路403で分周(二分周)されてフリップフロップ440～443およびセレクタ450，451に伝送される。
　フリップフロップ440～443は、それぞれ並列に入力されるデータ信号DATA<0>～DATA<3>を、分周回路403で分周された低速クロックに基づいて取り込んで保持し、その低速クロックで制御されるセレクタ450，451を介してフリップフロップ460，461に入力される。
　フリップフロップ460，461は、バッファ402の出力クロック(高速クロック)により、セレクタ450，451の出力を取り込んで保持し、その高速クロックで制御されるセレクタ470を介してシリアルデータに変換される。そして、セレクタ470の出力は、バッファ480によりバッファリングされ、シリアルデータ出力DATA<0-3>として出力される。
　なお、本実施例のクロック伝送回路は、上述したシリアライザ、或いは、図１を参照して説明した通信用ＬＳＩを始めとして、様々な半導体集積回路に対して幅広く適用することができ、特に、数ＧＨｚ以上の高速クロックを適用するものに適している。
　以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
　１　　クロック伝送回路
　４，４０１　　クロック発生回路(クロック発振源，オシレータ：OSC)
　１１，１２　　クロック配線
　１３　　インダクタ部
　２１～２４　　データ受信回路(ＲＸ)
　３１～３４　　データ送信回路(ＴＸ)
　４０　　演算増幅器(オペアンプ)
　４１，４２　　抵抗(抵抗素子)
　４３，４４，１１３，１２３　　容量(容量素子)
　１００　　半導体集積回路(通信用ＬＳＩ)
　１０１，１１１，１１２，１１４，１２１，１２２，１２４，２０１，４０２，４８０　　バッファ(BUF)
　１０３，１３０，１３１，１３２　　インダクタ
　２０２，３０２，４４０～４４３，４６０，４６１　　フリップフロップ(FF)
　２０３，３０３　　スイッチ
　４００　　半導体集積回路(シリアライザ)
　４０３　　分周回路
　４５０，４５１，４７０　　セレクタ(SEL)

Claims (21)

  1. 　差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
    　前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
    　前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、
    　ことを特徴とするクロック伝送回路。
  2. 　前記インダクタ部は、
    　　一端が前記第１ノードに接続された第１インダクタと、
    　　一端が前記第２ノードに接続された第２インダクタと、を含み、
    　前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
    　前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
    　　前記コモン電圧は、前記第３ノードに印加される、
    　ことを特徴とする請求項１に記載のクロック伝送回路。
  3. 　前記第１インダクタおよび前記第２インダクタは、１つの共通インダクタとして形成され、
    　前記第３ノードは、前記共通インダクタの中間タップとして形成される、
    　ことを特徴とする請求項２に記載のクロック伝送回路。
  4. 　前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
    　ことを特徴とする請求項２に記載のクロック伝送回路。
  5. 　前記負荷容量は、前記第１クロック配線および前記第２クロック配線に寄生する寄生容量を含む、
    　ことを特徴とする請求項４に記載のクロック伝送回路。
  6. 　さらに、
    　　前記第１バッファの出力と、前記第１クロック配線の間に直列に設けられた第１容量素子と、
    　　前記第２バッファの出力と、前記第２クロック配線の間に直列に設けられた第２容量素子と、を有する、
    　ことを特徴とする請求項１に記載のクロック伝送回路。
  7. 　さらに、
    　　前記コモン電圧を生成するコモン電圧生成回路を有する、
    　ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック伝送回路。
  8. 　さらに、
    　　前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
    　　前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
    　　前記第３バッファおよび前記第４バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
    　ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック伝送回路。
  9. 　前記コモン電圧生成回路は、
    　　前記第３バッファの出力配線に一端が接続された第１抵抗素子と、
    　　前記第４バッファの出力配線に一端が接続された第２抵抗素子と、
    　　固定電位の配線に一端が接続された第３容量素子と、
    　　前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第３および第４バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
    　ことを特徴とする請求項８に記載のクロック伝送回路。
  10. 　さらに、
    　　前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
    　　前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
    　　前記第３バッファよりも小さいサイズで、前記第３バッファと並列に設けられ、前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第５バッファと、
    　　前記第４バッファよりも小さいサイズで、前記第４バッファと並列に設けられ、前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第６バッファと、
    　　前記第５バッファおよび前記第６バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
    　ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック伝送回路。
  11. 　前記コモン電圧生成回路は、
    　　前記第５バッファの出力配線に一端が接続された第１抵抗素子と、
    　　前記第６バッファの出力配線に一端が接続された第２抵抗素子と、
    　　固定電位の配線に一端が接続された第３容量素子と、
    　　前記第１および第２抵抗素子の他端、並びに、前記第３容量素子の他端の共通接続ノードからの、前記第５および第６バッファの出力におけるコモンモード電圧をフィードバックして前記コモン電圧を生成する演算増幅器と、を含む、
    　ことを特徴とする請求項１０に記載のクロック伝送回路。
  12. 　前記コモン電圧は、前記差動クロックの中間電位に設定される、
    　ことを特徴とする請求項１に記載のクロック伝送回路。
  13. 　前記第１バッファ、前記第２バッファおよび前記インダクタ部は、１つの半導体チップの内部に形成されている、
    　ことを特徴とする請求項１に記載のクロック伝送回路。
  14. 　前記第１バッファ、前記第２バッファ、前記第１インダクタおよび前記第２インダクタは、１つの半導体チップの内部に形成され、
    　前記第１インダクタおよび前記第２インダクタは対称な構造を有している、
    　ことを特徴とする請求項２に記載のクロック伝送回路。
  15. 　差動クロックの一方の第１クロックを受け取り、バッファリングして第１クロック配線に出力する第１バッファと、
    　前記差動クロックの他方の第２クロックを受け取り、バッファリングして第２クロック配線に出力する第２バッファと、
    　前記第１クロック配線における第１ノードと、前記第２クロック配線における第２ノードの間に接続され、中間タップにコモン電圧が印加されるインダクタ部と、を有する、クロック伝送回路と、
    　前記クロック伝送回路による前記差動クロックを受け取る内部回路と、を有する、
    　ことを特徴とする半導体集積回路。
  16. 　前記インダクタ部は、
    　　一端が前記第１ノードに接続された第１インダクタと、
    　　一端が前記第２ノードに接続された第２インダクタと、を含み、
    　前記第１インダクタおよび前記第２インダクタは、同じインダクタンスを有し、
    　前記第１インダクタの他端と、前記第２ノードの他端は、第３ノードで共通接続され、
    　　前記コモン電圧は、前記第３ノードに印加される、
    　ことを特徴とする請求項１５に記載の半導体集積回路。
  17. 　前記第１インダクタおよび前記第２インダクタは、１つの共通インダクタとして形成され、
    　前記第３ノードは、前記共通インダクタの中間タップとして形成される、
    　ことを特徴とする請求項１６に記載の半導体集積回路。
  18. 　前記第１インダクタおよび前記第２インダクタは、前記第１クロック配線および前記第２クロック配線の負荷容量と並列共振するインダクピーキング回路を形成する、
    　ことを特徴とする請求項１６に記載の半導体集積回路。
  19. 　前記クロック伝送回路は、さらに、
    　　前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
    　　前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
    　　前記第３バッファおよび前記第４バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
    　ことを特徴とする請求項１５乃至請求項１８のいずれか１項に記載の半導体集積回路。
  20. 　前記クロック伝送回路は、さらに、
    　　前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第３バッファと、
    　　前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第４バッファと、
    　　前記第３バッファよりも小さいサイズで、前記第３バッファと並列に設けられ、前記第１クロック配線を介して前記第１クロックを受け取り、バッファリングして出力する第５バッファと、
    　　前記第４バッファよりも小さいサイズで、前記第４バッファと並列に設けられ、前記第２クロック配線を介して前記第２クロックを受け取り、バッファリングして出力する第６バッファと、
    　　前記第５バッファおよび前記第６バッファの出力を受け取って、前記コモン電圧を生成するコモン電圧生成回路と、を有する、
    　ことを特徴とする請求項１５乃至請求項１８のいずれか１項に記載の半導体集積回路。
  21. 　前記第１バッファ、前記第２バッファ、前記第１インダクタおよび前記第２インダクタは、１つの半導体チップの内部に形成され、
    　前記第１インダクタおよび前記第２インダクタは対称な構造を有している、
    　ことを特徴とする請求項１６に記載の半導体集積回路。
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