WO2020255722A1 - アバランシェフォトダイオードセンサ及び測距装置 - Google Patents
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
Definitions
- This disclosure relates to an avalanche photodiode sensor and a ranging device.
- the clock supplied to each circuit element is an important factor that determines its performance, but in recent years, as the scale of integrated circuits has increased and the clock frequency has increased, every corner of the integrated circuit has been increased. It is becoming difficult to supply the clock correctly.
- Patent Document 1 proposes a technique of canceling the load capacitance of the clock wiring by an inductor.
- the avalanche photodiode sensor of one form according to the present disclosure includes a first chip including an avalanche photodiode and a second chip bonded to the first chip, and the second chip is provided.
- the chip propagates the peripheral circuit electrically connected to the avalanche photodiode, the clock supply circuit that supplies the clock signal to the peripheral circuit, and the clock signal output from the clock supply circuit to the peripheral circuit. It includes a clock wiring, and the first chip includes an inductor connected to the clock wiring.
- FIG. 5 is an equivalent circuit diagram showing a schematic configuration example of the clock supply circuit according to the first embodiment illustrated in FIG.
- CMOS Complementary Metal Oxide Semiconductor
- the avalanche photodiode sensor (hereinafter referred to as APD sensor) and ranging device according to the present embodiment and the embodiments exemplified below are, for example, mounted on a vehicle and are mounted on a vehicle to measure a distance to an object outside the vehicle. It can be applied to a system or a gesture recognition system that measures the distance to an object such as a user's hand and recognizes the user's gesture based on the measurement result. In this case, the result of gesture recognition can also be used, for example, for operating a car navigation system.
- the device on which the APD sensor and the distance measuring device according to the present embodiment are mounted is not limited to the vehicle, and may be a device that moves by being carried by the user, or is remotely operated by the user. It may be a device that moves by means of a device, or it may be a device that moves autonomously. In addition, when it is a remote movement type or an autonomous movement type, the device may be a traveling type traveling on the ground, a ship type or a diving type traveling on the water surface or underwater, or flying in the air. It may be a flight type.
- FIG. 1 is a block diagram showing a schematic configuration example of a ToF sensor as a distance measuring device according to the first embodiment.
- the ToF sensor 1 includes a control unit 11, a light emitting unit 13, a light receiving unit 14, a calculation unit 15, and an external interface (I / F) 19.
- the control unit 11 is composed of, for example, an information processing device such as a CPU (Central Processing Unit), and controls each unit of the ToF sensor 1.
- an information processing device such as a CPU (Central Processing Unit)
- CPU Central Processing Unit
- External I / F19 includes, for example, wireless LAN (Local Area Network) and wired LAN, CAN (Controller Area Network), LIN (Local Interconnect Network), FlexRay (registered trademark), MIPI (Mobile Industry Processor Interface), and LVDS. It may be a communication adapter for establishing communication with an external host 80 via a communication network conforming to an arbitrary standard such as (Low voltage differential signaling).
- the host 80 may be, for example, an ECU (Engine Control Unit) mounted on the vehicle or the like when the ToF sensor 1 is mounted on the vehicle or the like. Further, when the ToF sensor 1 is mounted on an autonomous mobile robot such as a domestic pet robot or an autonomous mobile body such as a robot vacuum cleaner, an unmanned aerial vehicle, or a follow-up transport robot, the host 80 controls the autonomous mobile body. It may be a control device or the like. Further, when the ToF sensor 1 is mounted on an electronic device such as a mobile phone, a smartphone, or a tablet terminal, the host 80 connects the CPU embedded in the electronic device or the electronic device to the electronic device via a network. It may be a connected server (including a cloud server or the like) or the like.
- a connected server including a cloud server or the like
- the light emitting unit 13 includes, for example, one or a plurality of semiconductor laser diodes as a light source, and emits pulsed laser light (hereinafter, referred to as irradiation light) L1 having a predetermined time width in a predetermined cycle (also referred to as a light emitting cycle). To do.
- the light emitting unit 13 emits the irradiation light L1 toward at least an angle range equal to or greater than the angle of view of the light receiving unit 14. Further, the light emitting unit 13 emits irradiation light L1 having a time width of several ns (nanoseconds) to 5 ns in a cycle of, for example, 100 MHz (megahertz).
- the irradiation light L1 emitted from the light emitting unit 13 is reflected by the object 90 and is incident on the light receiving unit 14 as reflected light L2.
- the light receiving unit 14 has a configuration corresponding to the APD sensor 10 described later, and details thereof will be described later.
- the light receiving unit 14 includes a plurality of pixels arranged in a two-dimensional grid pattern, and is detected by each pixel after the light emitting unit 13 emits light.
- the signal strength (hereinafter, also referred to as a pixel signal) is output.
- the calculation unit 15 generates a depth image within the angle of view of the light receiving unit 14 based on the pixel signal output from the light receiving unit 14. At that time, the calculation unit 15 may execute a predetermined process such as noise removal on the generated depth image.
- the depth image generated by the calculation unit 15 can be output to the host 80 or the like via, for example, an external I / F 19.
- FIG. 2 is a block diagram showing a schematic configuration example of the APD sensor according to the first embodiment.
- the CMOS type APD sensor is an image sensor created by applying or partially using a CMOS process.
- the so-called back-illuminated APD sensor 10 in which the surface of the semiconductor substrate opposite to the element-forming surface is the light-incident surface is exemplified, but the device-forming surface is not limited to the back-illuminated type. It is also possible to use a so-called surface irradiation type in which is a light incident surface.
- the APD sensor 10 includes a pixel array unit 101, a timing control circuit 105, a pixel drive circuit 102, and an output circuit 103.
- the pixel array unit 101 includes a plurality of SPAD pixels 20 arranged in a matrix.
- the SPAD pixel 20 is a pixel that uses SPAD as a photoelectric conversion unit.
- the SPAD can detect one photon by applying a negative bias higher than the yield voltage of a conventional avalanche photodiode (APD).
- APD avalanche photodiode
- One end of the pixel drive line LD is connected to the output end corresponding to each column of the pixel drive circuit 102, and one end of the output signal line LS is connected to the input end corresponding to each line of the output circuit 103.
- the pixel drive circuit 102 includes a shift register, an address decoder, and the like, and drives each SPAD pixel 20 of the pixel array unit 101 at the same time for all pixels, in a column unit, or the like. Therefore, the pixel drive circuit 102 applies at least a circuit that applies a quench voltage V_QCH described later to each SPAD pixel 20 in the selection row in the pixel array unit 101 and a selection control voltage V_SEL described later to each SPAD pixel 20 in the selection row. Includes circuits to Then, the pixel drive circuit 102 applies the selection control voltage V_SEL to the pixel drive line LD corresponding to the row to be read, thereby selecting the SPAD pixels 20 used for detecting the incident of photons in row units.
- the signal (referred to as a detection signal) V_OUT output from each SPAD pixel 20 in the column selected and scanned by the pixel drive circuit 102 is input to the output circuit 103 through each of the output signal lines LS.
- the output circuit 103 outputs the detection signal V_OUT input from each SPAD pixel 20 as a pixel signal to the external calculation unit 15.
- the timing control circuit 105 includes a timing generator and the like that generate various timing signals, and controls the pixel drive circuit 102 and the output circuit 103 based on the various timing signals generated by the timing generator.
- the timing control circuit 105 outputs an internal clock required for the operation of each part, a pulse signal that gives a timing for each part to start operation, and the like. Further, the timing control circuit 105 receives data for instructing a master clock, an operation mode, and the like from the outside, and outputs data including information of the APD sensor 10.
- the timing control circuit 105 outputs a pulse signal that gives a timing for reading the detection signal V_OUT from each SPAD pixel 20 to the pixel drive circuit 102. Further, the timing control circuit 105 outputs a pulse signal to the output circuit 103 that gives a timing to output the detection signal V_OUT read from each SPAD pixel 20.
- a clock having the same frequency as the master clock input from the outside, a clock obtained by dividing the clock by two, a low-speed clock obtained by dividing the clock, and the like are internally embedded in each part of the APD sensor 10. Supplied as a clock.
- FIG. 3 is a schematic diagram showing a schematic configuration example of the pixel array unit 101 according to the first embodiment.
- the pixel array unit 101 includes, for example, a configuration in which a plurality of SPAD pixels 20 are arranged in a two-dimensional grid pattern.
- the plurality of SPAD pixels 20 are grouped into a plurality of macro pixels 50 composed of a predetermined number of SPAD pixels 20 arranged in the row direction and / or the column direction.
- the shape of the region connecting the outer edges of the SPAD pixel 20 located on the outermost circumference of each macro pixel 50 has a predetermined shape (for example, a rectangle).
- the ToF sensor 1 sets the angle of view of the light receiving unit 14 with respect to the arrangement direction of the macro pixels 50. It is configured as a so-called scan-type ToF sensor 1 that scans in a vertical direction.
- the ToF sensor 1 captures a wide-angle ranging image without scanning the angle of view of the light receiving unit 14. It is configured as a so-called flash type ToF sensor that can be acquired.
- FIG. 4 is a circuit diagram showing a schematic configuration example of a SPAD pixel according to the first embodiment.
- the SPAD pixel 20 includes a photodiode 21 as a light receiving element and a readout circuit 22 for detecting that a photon is incident on the photodiode 21.
- the photodiode 21 generates an avalanche current when photons are incident in a state where a reverse bias voltage V_SPAD equal to or higher than the breakdown voltage (breakdown voltage) is applied between the anode and the cathode.
- the readout circuit 22 includes a quench resistor 23, a digital converter 25, an inverter 26, a buffer 27, and a selection transistor 24.
- the quench resistor 23 is composed of, for example, an N-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (hereinafter referred to as an NMOS transistor), its drain is connected to the anode of the photodiode 21, and its source is via the selection transistor 24. Is grounded. Further, a preset quench voltage V_QCH for allowing the NMOS transistor to act as a quench resistor is applied to the gate of the NMOS transistor constituting the quench resistor 23 from the pixel drive circuit 102 via the pixel drive line LD. To.
- N-type MOSFET Metal Oxide Semiconductor Field Effect Transistor
- the photodiode 21 is a SPAD.
- the SPAD is an avalanche photodiode that operates in Geiger mode when a reverse bias voltage equal to or higher than the breakdown voltage (breakdown voltage) is applied between its anode and cathode, and can detect the incident of one photon.
- the digital converter 25 includes a resistor 251 and an NMOS transistor 252.
- the drain of the NMOS transistor 252 is connected to the power supply voltage VDD via the resistor 251 and its source is grounded. Further, the voltage of the connection point N1 between the anode of the photodiode 21 and the quench resistor 23 is applied to the gate of the NMOS transistor 252.
- the inverter 26 includes a P-type MOSFET (hereinafter referred to as a MPa transistor) 261 and an NMOS transistor 262.
- the source of the MOSFET transistor 261 is connected to the power supply voltage VDD, and the drain thereof is connected to the drain of the NMOS transistor 262.
- the drain of the NMOS transistor 262 is connected to the drain of the NMOS transistor 261 and its source is grounded.
- a voltage at the connection point N2 between the resistor 251 and the drain of the NMOS transistor 252 is applied to the gate of the MOSFET transistor 261 and the gate of the NMOS transistor 262, respectively.
- the output of the inverter 26 is input to the buffer 27.
- the buffer 27 is a circuit for impedance conversion, and when an output signal is input from the inverter 26, the input output signal is impedance-converted and output as a detection signal V_OUT.
- the selection transistor 24 is, for example, an NMOS transistor, and its drain is connected to the source of the NMOS transistor constituting the quench resistor 23, and the source is grounded.
- the selection transistor 24 is connected to the pixel drive circuit 102, and when the selection control voltage V_SEL from the pixel drive circuit 102 is applied to the gate of the selection transistor 24 via the pixel drive line LD, the selection transistor 24 changes from the off state to the on state. Change.
- the readout circuit 22 illustrated in FIG. 4 operates as follows, for example. That is, first, while the selective control voltage V_SEL is applied from the pixel drive circuit 102 to the selective transistor 24 and the selective transistor 24 is in the ON state, the photodiode 21 has a reverse bias voltage equal to or higher than the breakdown voltage (breakdown voltage). V_SPAD is applied. As a result, the operation of the photodiode 21 is permitted.
- the MOSFET transistor 261 changes from the off state to the on state
- the NMOS transistor 262 changes from the on state to the off state
- the voltage at the connection point N3 changes to 0V. Changes from to the power supply voltage VDD.
- the high level detection signal V_OUT is output from the buffer 27.
- the voltage applied between the anode and the cathode of the photodiode 21 becomes smaller than the breakdown voltage, whereby the avalanche current stops and the connection point N1 The voltage drops.
- the NMOS transistor 252 is turned off and the output of the detection signal V_OUT from the buffer 27 is stopped (low level).
- the avalanche current is generated when the photon is incident on the photodiode 21, and the avalanche current is stopped and the NMOS transistor 252 is turned off from the timing when the NMOS transistor 252 is turned on.
- a high-level detection signal V_OUT is output until the timing becomes.
- the output detection signal V_OUT is input to the output circuit 103.
- FIG. 5 is a block diagram showing a schematic example of a pixel output signal processing system and a clock supply circuit according to the first embodiment.
- the drive / output circuit 104 corresponds to the read circuit 22 in FIG.
- the output signal V_OUT output from the pixel array unit 101 is input to the drive / output circuit 104.
- the drive / output circuit 104 shapes the input output signal V_OUT into a pulse waveform.
- the drive / output circuit 104 is driven every sampling cycle.
- the sampling cycle is a cycle in which the light emitting unit 13 emits the laser beam L1.
- the pulse waveform shaped by the drive / output circuit 104 is measured by the time measurement circuit 116.
- the time measurement circuit 116 outputs the measured time as digital distance information to the distance information processing circuit 130.
- the distance information processing circuit 130 executes a predetermined arithmetic process on the input distance information. Then, the distance information processing circuit 130 generates the data finally obtained by this arithmetic processing as a depth image.
- the flight time t determines the distance accuracy and distance range.
- the resolution and range of the flight time t are determined by the performance of the pixel array unit 101, the drive / output circuit 104, and the time measurement circuit 116.
- the performance of the time measurement circuit 116 is important.
- the time resolution of the time measurement circuit 116 is proportional to the supplied clock frequency. Increasing the clock frequency to improve resolution increases the power consumption of the clock path. In addition, the clock and jitter in the clock also cause deterioration of resolution.
- the drive / output circuits 104a to 104n correspond to the output circuit 103 in FIG.
- the reference numeral is 104.
- the output circuit 103 includes a SPAD addition unit 60 for each output signal line LS. Therefore, in FIG. 5, the pixel drive circuit 102 and the output circuit 103 are divided into drive / output circuits 104 for each output signal line LS.
- a is 1, n corresponds to the number of output signal lines LS.
- time measurement circuits 116a to 116n and the distance information processing circuit 130 correspond to the calculation unit 15 in FIG.
- the reference numeral is 116.
- the drive / output circuit 104, the time measurement circuit 116, and the timing control circuit 105 are also referred to as peripheral circuits.
- the clock supply circuit 110 includes a clock generation circuit 111, a clock drive circuit 112, an ESD (Erectro-Static Discharge) protection circuit 113 and 114a to 114n, and a local clock drive circuit 115a to 15n. It includes a resonance frequency adjusting circuit 117, a load capacitance 118, an inductor 121, and a decoupling capacitance 122.
- the code is 114, and when the local clock drive circuits 115a to 115n are not individually distinguished, the code is 115.
- the clock generation circuit 111 includes, for example, a VCO (Voltage Controlled Oscillator), a PLL (Phase Locked Loop) circuit, and the like, and generates a clock signal having a predetermined frequency based on the applied voltage.
- the clock signal may be, for example, a rectangular wave having a duty ratio of 50%.
- the clock drive circuit 112 includes, for example, an inverter and the like, and distributes the clock signal generated by the clock generation circuit 111 to each unit of the calculation unit 15. Specifically, one end of the clock wiring 119 is connected to the clock drive circuit 112 via an ESD protection circuit 113 for protecting circuit elements from surge currents and the like. The clock wiring 119 is branched into a system for each output signal line LS. Therefore, the clock signal output from the clock drive circuit 112 to the clock wiring 119 is distributed to the system for each output signal line LS.
- the clock wiring 119 connecting the clock drive circuit 112 and the inductor 121 is also referred to as a main clock wiring, and the branch line branched from the main clock wiring is also referred to as a local clock wiring.
- the main clock wiring may be a so-called global clock wiring.
- a decoupling capacity 122 is connected to the other end of the clock wiring 119. Further, a resonance frequency adjusting circuit 117 for adjusting the resonance frequency is connected to the clock wiring 119.
- the resonance frequency adjustment circuit 117 can be configured by using, for example, a variable capacitance diode, a switch, or the like.
- a local clock drive circuit 115 is connected to the branch line from the clock wiring 119 via the ESD protection circuit 114. Each local clock drive circuit 115 supplies the clock signal supplied via the clock wiring 119 to the time measurement circuit 116 in the same system.
- the time measurement circuit 116 generates time information (for example, a time stamp) based on the clock signal supplied via the clock wiring 119. Then, the time measurement circuit 116 inputs the generated time stamp together with the pixel value to the distance information processing circuit 130.
- time information for example, a time stamp
- the distance information processing circuit 130 includes a memory for storing a histogram whose address number corresponds to the bin number, and adds a pixel value to the bin value of the bin number corresponding to the input time stamp to reach the object 90. A histogram for each macro pixel 50 for specifying or estimating the distance is generated. Then, the distance information processing circuit 130 generates a depth image based on the generated histogram, and outputs the generated depth image to the host 80 or the like via, for example, an external I / F 19.
- the clock drive circuit 112 also supplies a clock signal to the timing control circuit 105 via wiring (not shown).
- the timing control circuit 105 uses the supplied clock signal as a master clock, and supplies various pulse signals and internal clocks to the pixel drive circuit 102 and the output circuit 103 based on the input clock signal.
- a load capacity 118 is added to the clock wiring 119.
- This load capacitance 118 makes the settling time of the clock wiring 119 and its branch line redundant, which causes a waveform collapse or delay of the clock signal.
- the inductor 121 is connected to the clock wiring 119.
- the inductive property of the inductor 121 makes it possible to cancel the influence of the load capacitance 118, so that it is possible to reduce the waveform collapse and delay of the clock signal.
- the ToF sensor 1 is provided with a first chip (also referred to as a pixel chip) including a pixel array unit 101 and other configurations (for example, a pixel drive circuit 102, an output circuit 103, a timing control circuit 105, etc.). It has a laminated chip structure in which two chips are bonded together with a second chip (also referred to as a circuit chip) provided, and an inductor 121 is provided on the first chip.
- the first chip on which the pixel array unit 101 is arranged usually has a margin in area as compared with the second chip on which other circuit elements are arranged. Therefore, by arranging the inductor 121 on the first chip, it is possible to add the inductor 121 while suppressing the influence on the miniaturization and high integration of the chip.
- a decoupling capacity 122 may be arranged on the first chip in addition to the pixel array unit 101 and the inductor 121. However, the decoupling capacity 122 may be arranged on the second chip.
- the first chip and the second chip may be electrically connected via the connecting portion 120.
- a Cu-Cu bond for joining copper (Cu) pads hereinafter referred to as Cu pads
- the first chip and the second chip are electrically and mechanically connected by the connection portion 120. Is connected.
- the bonding is not limited to Cu-Cu bonding, and for example, the first chip and the second chip may be bonded by direct bonding. In that case, a penetrating via penetrating the first chip and / or the second chip may be used for electrical connection between the element on the first chip and the element on the second chip.
- the electrical connection method using this penetrating via includes the so-called shared TCV method in which one TCV (Through Contact Via) penetrates the first chip and the second chip, and the twin that connects the two TCVs on the outer surface of the chip.
- TCV (Twin Contact via) method and the like may be included.
- FIG. 5 illustrates a case where a peripheral circuit including a time measurement circuit 116 is connected in parallel to the clock wiring 119 between the clock supply circuit 110 and the inductor 121, but the present invention is not limited to this. Peripheral circuits including the time measurement circuit 116 may be connected in series to the clock wiring 119 between the clock supply circuit 110 and the inductor 121.
- FIG. 6 is an equivalent circuit diagram showing a schematic configuration example of the clock supply circuit according to the first embodiment illustrated in FIG. 7 is a waveform diagram of a clock signal propagating in node A in FIG. 6,
- FIG. 8 is a waveform diagram of a clock signal propagating in node B in FIG. 6, and
- FIG. 9 is a waveform diagram of node C in FIG. It is a waveform diagram of the propagating clock signal.
- the clock supply circuit 110 includes a clock generation circuit 111 and a clock drive circuit 112.
- the output of the clock drive circuit 112 is connected to the clock wiring 119 via the ESD protection circuit 113.
- the clock wiring 119 is branched, and any of the local clock drive circuits 115a to 115n is connected to each branch line via any of the ESD protection circuits 114a to 114n.
- the outputs of the local clock drive circuits 115a to 115n are connected to any of the time measurement circuits 116a to 116n.
- the inductor 121 and the decoupling capacitance 122 are connected in series between the clock wiring 119 and the power supply line VDD or VSS. Further, in parallel with this, the resonance frequency adjustment circuit 117 is connected between the clock wiring 119 and the power supply line VDD or VSS. In addition, a load capacity 118 due to the wiring length, wiring density, and the like is added to the clock wiring 119.
- the decoupling capacitance 122 and the resonance frequency adjustment circuit 117 may be arranged on either the first chip 30 or the second chip 40.
- the inductance of the inductor 121 is set to a value at which the capacitive reactance of the load capacitance 118 resonates with the inductive reactance of the inductor 121.
- the square wave clock signal output from the clock generation circuit 111 as shown in FIG. 7 propagates through the clock wiring 119 as an AC waveform clock signal as shown in FIG.
- each of the local clock drive circuits 115a to 115n connected to the branch line of the clock wiring 119 converts the input sine wave clock signal into a square wave clock signal, and converts this clock signal into a rectangular wave clock signal, as shown in FIG. It is supplied to each time measurement circuit 116a to 116n.
- FIG. 10 is a diagram for explaining the load capacitance of the clock wiring when the inductor is not provided
- FIG. 11 is a diagram for explaining the power consumption for each charge and discharge when the inductor is not provided. ..
- FIG. 11A shows an example of a square wave Vin (for example, a clock signal illustrated in FIG. 7) incident on the clock wiring 119
- FIG. 11B shows a fall of the square wave shown in FIG.
- the instantaneous power due to charging at the time of charging is shown, and (c) shows the instantaneous power due to discharging when the square wave shown in (a) is started up.
- FIG. 12 is a diagram for explaining the load capacity of the clock wiring according to the first embodiment.
- the clock wiring 119 is loaded with a load capacity 118 according to the wiring length, wiring density, and the like.
- a square wave Vin for example, a clock signal
- the energy consumption E consumed by one charge / discharge of the clock wiring 119 that is, the clock signal.
- the energy consumption E (J (joule)) for each pulse can be expressed by the following equation (2).
- Ep is the instantaneous power generated by charging for each pulse, and is the integrated value for each pulse of the power waveform shown in FIG. 10B.
- E n is the instantaneous power by the discharge of each pulse, the integral value for each pulse of the power waveform shown in (c) of FIG. 10.
- C L is the capacitance of the load capacitor 118, Vdd is the supply voltage.
- the impedance Zin of the LC circuit composed of the inductor 121 and the load capacitance 118 is expressed by the following equation (4).
- L is the inductance of the inductor 121
- C is the capacitance of the load capacitance 118
- ⁇ is the angular frequency represented by 2 ⁇ f
- Cef is the execution capacitance.
- the execution capacitance Ceff can be expressed by the following equation (5).
- the inductor 121 by providing the inductor 121, it is possible to reduce the equivalent capacitance, so that it is possible to reduce the power consumption P due to the charging / discharging of the clock wiring 119.
- the clock generated by the clock generation circuit 111 is a square wave centered on the ground potential and whose amplitude is doubled as the power supply voltage VDD, as shown in FIG. It may be.
- the inductor 121 is connected between the clock wiring 119 and the ground wire GND.
- the clock signal propagating through the clock wiring 119 is a sine wave whose amplitude center is the ground potential.
- the clock signal supplied by each local clock drive circuit 115 to each time measurement circuit 116 also becomes a square wave centered on the ground potential.
- FIG. 17 is a plan view showing a layout example of the first chip according to the first layout example of the first embodiment.
- FIG. 18 is a plan view showing a layout example of the second chip according to the first layout example of the first embodiment.
- FIG. 19 is a cross-sectional view showing a cross-sectional layout example of a part of the laminated chips according to the first layout example of the first embodiment. Note that FIG. 19 shows an example of a cross-sectional layout of the AB cross-section in FIG. 17 and the CD cross-section in FIG.
- the pixel array unit 101A of the A system, the pixel array unit 101B of the B system, and the inductor 121 are arranged on the first chip 30. At that time, the pixel array unit 101A of the A system and the pixel array unit 101B of the B system are arranged adjacent to each other, for example.
- the second chip 40 in addition to the clock generation circuit 111 and the clock drive circuit 112, the second chip 40 includes a drive / output circuit 104A and a timing control circuit 105A, a time measurement circuit 116A, and an A system.
- the distance information processing circuit 130A, the drive / output circuit 104B and the timing control circuit 105B, the time measurement circuit 116B, and the distance information processing circuit 130B of the B system are arranged.
- the clock generation circuit 111 and the clock drive circuit 112 are shared by the A system and the B system.
- ESD protection circuits 113 and 114 and a local clock drive circuit 115 are also arranged on the second chip 40. Further, in the example shown in FIG. 18, although the decoupling capacity 122 is arranged on the second chip 40, it may be arranged on the first chip 30.
- the positions of the pixel array units 101A and 101B on the first chip 30 are determined based on, for example, the position of the drive / output circuit 104A on the second chip 40. Specifically, for example, the first chip of the pixel array units 101A and 101B so that the length of the wiring connecting each SPAD pixel 20 and the drive / output circuit 104 in each of the pixel array units 101A and 101B is the shortest.
- the position on 30 is determined.
- each part on the second chip 40 is, for example, a signal transmission path from the drive / output circuit 104A to the distance information processing circuit 130A and a signal transmission from the drive / output circuit 104B to the distance information processing circuit 130B. It is determined in consideration of the path and the wiring length of the clock wiring 119 from the clock generation circuit 111 to each part.
- the drive / output circuit 104A / 104B, the time measurement circuit 116A / 116B, and the distance information processing circuit 130A / 130B are arranged in a row, and the A system and the B system are line-symmetrical. Is laid out like this.
- the symmetry of the layout is not an essential configuration but just an example. That is, the drive / output circuit 104A / 104B, the time measurement circuit 116A / 116B, and the distance information processing circuit 130A / 130B may be laid out asymmetrically.
- the clock generation circuit 111 and the clock drive circuit 112 forced by the A system and the B system are the axes of symmetry of the layout of the drive / output circuits 104A and 104B, the time measurement circuits 116A and 116B, and the distance information processing circuits 130A and 130B. It is placed on the extension line of. As a result, the wiring length of the clock wiring 119 from the clock drive circuit 112 to each part can be shortened as much as possible, and the wiring layout and wiring length between the A system and the B system can be made symmetric, so that the signal delay can be obtained. In addition to reduction and noise reduction, it is possible to facilitate the design of the wiring layout.
- the layout of the pixel array portions 101A and 101B in the first chip 30 and the inductor 121 is determined.
- the arrangement of the pixel array units 101A and 101B in the first chip 30 is determined so that the pixel array units 101A / 101B are located above the drive / output circuits 104A / 104B, and above the output side of the clock drive circuit 112.
- the arrangement of the inductor 121 on the first chip 30 is determined so that the inductor 121 is located on the first chip 30.
- the first chip 30 is composed of a first semiconductor substrate 300, a first wiring layer 310, and a first interlayer insulating film 320
- the second chip 40 is a second semiconductor substrate. It is composed of 400, a second wiring layer 410, and a second interlayer insulating film 420.
- FIG. 19 shows a so-called back-illuminated laminated chip structure in which the back surface side (opposite side to the element forming surface) of the first semiconductor substrate 300 is the incident surface of light.
- the inductor 121 is formed on, for example, the first wiring layer 310.
- the inductor 121 has, for example, a two-layer structure of an upper layer inductor 317 and a lower layer inductor 315.
- the upper layer inductor 317 and the lower layer inductor 315 are electrically connected by, for example, a plurality of vias 316.
- the inductor 121 having such a two-layer structure can be configured by using the metal layers constituting various wirings in the first wiring layer 310.
- the upper layer inductor 317 is configured by using the same first metal layer as the wiring 312 connected to the FEOL (Front-End-Of-Line) 301 of the pixel array unit 101 via the via 311, and the lower layer inductor 315.
- the via 316 connecting the upper layer inductor 317 and the lower layer inductor 315 can also be formed in the same process as the step of forming the via 313 connecting the wiring 312 and the wiring 314.
- the inductor 121 is not limited to the two-layer structure as described above, and may have a single-layer structure or a multi-layer structure having three or more layers.
- One end of the lower layer inductor 315 is, for example, the via 324 and Cu pad 323 of the first interlayer insulating film 320, the Cu pad 423 and via 424 of the second interlayer insulating film 420, and the wiring 414 and via 415 of the second wiring layer 410. It is connected to the BEOL (Back-End-Of-Line) 412 of the inverter of the clock drive circuit 112 via and.
- BEOL Back-End-Of-Line
- the other ends of the lower layer inductor 315 are, for example, vias 326 and Cu pads 325 of the first interlayer insulating film 320, Cu pads 425 and vias 426 of the second interlayer insulating film 420, and wirings 416 and vias of the second wiring layer 410. It is connected to the BEOL 122A having a decoupling capacity of 122 via the 417.
- the Cu pad 321 electrically connected to the FEOL 301 of the pixel array unit 101 is provided via the Cu pad 421 and the via 422 of the second interlayer insulating film 420 and the wiring 418 and the via 419 of the second wiring layer. It is connected to the BEOL 413 of the drive / output circuit 104.
- FIG. 19 also shows FEOL 403 of the drive / output circuit 104, FEOL 402 of the inverter of the clock drive circuit 112, and BEO L 411 and FEOL 401 of the PLL circuit of the clock generation circuit 111.
- FIG. 20 is a cross-sectional view showing a cross-sectional layout example of a part of the laminated chips according to the second layout example of the first embodiment.
- the plane layout examples of the first chip 30 and the second chip 40 in the second layout example may be the same as those described with reference to FIGS. 17 and 18 in the first layout example, for example.
- the inductor 121 is composed of one layer in the same configuration as the cross-sectional layout similar to the first layout example described with reference to FIG. In that case, for example, the inductor 121 uses the lower layer inductor 315 of the second metal layer which is the same as the wiring 314 connected to the Cu pad 321 for Cu-Cu bonding of the first interlayer insulating film 320 via the via 322. You may.
- FIG. 21 is a plan view showing a layout example of the first chip according to the third layout example of the first embodiment.
- FIG. 22 is a plan view showing a layout example of the second chip according to the third layout example of the first embodiment.
- FIG. 23 is a cross-sectional view showing a cross-sectional layout example of a part of the laminated chips according to the third layout example of the first embodiment. Note that FIG. 23 shows an example of a cross-sectional layout of the EF cross section in FIG. 21 and the GH cross section in FIG. 22.
- the inductors 121 arranged on the first chip 30 are composed of a plurality of (three in this example) inductors 121A to 121C connected in series or in parallel. Has been done.
- the inductor 121 when adjusting the inductance applied to the clock wiring 119 and the amount of current flowing through the clock wiring 119. It is possible to increase the degree of layout freedom of.
- FIG. 23 illustrates the case where the inductors 121A to 121C have a two-layer structure, but the present invention is not limited to this, and a single-layer structure or a multi-layer structure having three or more layers may be used.
- FIG. 24 is a plan view showing a layout example of the second chip according to the fourth layout example of the first embodiment.
- FIG. 25 is a cross-sectional view showing a cross-sectional layout example of a part of the laminated chips according to the fourth layout example of the first embodiment.
- the plane layout example of the first chip 30 in the fourth layout example may be the same as the plane layout example described with reference to FIGS. 17 or 21 in the first to third layout examples, for example. Therefore, in this description, an example of a plane layout described with reference to FIG. 17 will be cited.
- FIG. 25 shows an example of a cross-sectional layout of the AB cross section in FIG. 17 and the JK cross section in FIG. 24.
- the decoupling capacity 122 which is the AC grounding capacity, overlaps with the inductor 121 in the stacking direction of the laminated chips.
- a decoupling capacitance 122 is laid out on the chip 40.
- the decoupling capacitance 122 can also function as a magnetic field shield that blocks the magnetic field formed by the inductor 121. .. As a result, the influence of the magnetic field formed by the inductor 121 on each circuit can be reduced, so that the operation stability can be improved.
- FIG. 26 is a plan view showing a layout example of the second chip according to the fifth layout example of the first embodiment.
- FIG. 27 is a cross-sectional view showing a cross-sectional layout example of a part of the laminated chips according to the fifth layout example of the first embodiment.
- the plane layout example of the first chip 30 in the fifth layout example may be the same as the plane layout example described with reference to FIGS. 17 or 21 in the first to fourth layout examples, for example. Therefore, in this description, an example of a plane layout described with reference to FIG. 17 will be cited.
- FIG. 27 shows an example of a cross-sectional layout of the AB cross section in FIG. 17 and the LM cross section in FIG. 26.
- the shield 123 is arranged in the region on the second chip 40 corresponding to the inductor 121 in the stacking direction of the laminated chips. That is, in the fifth layout example, the shield 123 is arranged so as to overlap at least a part of the inductor 121 in the stacking direction of the laminated chips instead of the decoupling capacitance 122.
- the shield 123 is an electric field shield and / or an electromagnetic shield, and has a shape wound in a direction opposite to the winding direction of the inductor 121 so as to cancel the electric field and / or magnetic field formed by the inductor 121, for example.
- the influence of the electric field and / or the magnetic field formed by the inductor 121 on each circuit can be reduced, so that the operation stability can be improved.
- FIG. 28 is a cross-sectional view showing a cross-sectional layout example of a part of the laminated chips according to the sixth layout example of the first embodiment.
- the plane layout example of the first chip 30 and the second chip 40 in the sixth layout example may be the same as the plane layout example described with reference to FIG. 17 or 21 in the fifth layout example, for example.
- the shield 124 is arranged on the first chip 30 in addition to the shield 123 arranged on the second chip 40 in the fifth layout example.
- the shield 124 is arranged so as to overlap with at least a part of the inductor 121, for example, in the stacking direction of the laminated chips.
- the same second metal layer as the wiring 314 connected to the Cu pad 321 for Cu-Cu bonding of the first interlayer insulating film 320 via the via 322 may be used.
- the upper inductor 317 of the same first metal layer as the wiring 312 connected to the FEOL (Front-End-Of-Line) 301 of the pixel array unit 101 via the via 311 is used. May be good.
- the upper layer inductor 317 includes, for example, the wiring 318 of the via 319 and the second metal layer formed in the same process as the via 313, the via 324 and the Cu pad 323 of the first interlayer insulating film 320, and the second interlayer insulating film 420. It is connected to the BOOL 412 of the inverter of the clock drive circuit 112 via the Cu pad 423 and the via 424 and the wiring 414 and the via 415 of the second wiring layer 410.
- the double shields 123 and 124 By providing the double shields 123 and 124 in this way, the influence of the electric field and / or the magnetic field formed by the inductor 121 on each circuit can be further reduced, so that the operation stability can be further improved. ..
- FIG. 29 is a cross-sectional view showing an example of a cross-sectional structure of a SPAD pixel according to the first embodiment. Note that FIG. 29 shows an example of a cross-sectional structure when the SPAD pixel 20 is cut on a surface including the optical axis of the incident light. Further, in FIG. 29
- the first wiring layer 310 and the first interlayer insulating film 320 are simply referred to as the first insulating layer 330, and the second wiring layer 410 and the second interlayer insulating film 420 are simply referred to as the second interlayer insulating film 420.
- the insulating layer is 430. Further, in this description, an example will be given of a so-called back-illuminated structure in which the back surface of the first semiconductor substrate 300 (the surface opposite to the element forming surface) is the incident surface of light.
- the SPAD pixel 20 is arranged on a connection surface between the first semiconductor substrate 300 and the second semiconductor substrate 400 such as a silicon substrate, and the first chip 30 and the second chip 40. It includes an insulating layer 330 and a second insulating layer 430.
- the first semiconductor substrate 300 of the first chip 30 is provided with an element separation portion 540 having a grid shape when viewed from the incident side of the incident light.
- the element separation unit 540 partitions individual SPAD pixels 20 arranged in a two-dimensional grid pattern, and prevents light from leaking between adjacent SPAD pixels 20.
- the element separation unit 540 may have, for example, a so-called FTI (Full Trench Isolation) structure provided in a trench penetrating the front and back surfaces of the first semiconductor substrate 300, or may have a surface of the first semiconductor substrate 300. Alternatively, it may have a so-called DTI (Deep Trench Isolation) structure provided in a trench having a predetermined depth from the back surface.
- the trench may be a trench carved from the upper surface (element forming surface) side of the first semiconductor substrate 300, or may be a trench carved from the back surface side. Further, the inner surface of the trench may be covered with an insulating film 509.
- the element separation unit 540 includes, for example, a light-shielding portion 541 provided in the trench and a high-refractive index film 542 provided on the side surface of the light-shielding portion 541.
- a light-shielding material such as tungsten (W) that blocks light can be used.
- W tungsten
- the high refractive index film 542 a material having a higher refractive index than that of the first semiconductor substrate 300, such as silicon oxide (SiO 2 ) and silicon nitride (SiN), can be used.
- SiO 2 silicon oxide
- SiN silicon nitride
- An on-chip lens 544 for each SPAD pixel 20 is provided in each region on the back surface of the first semiconductor substrate 300, which is partitioned by the element separation portion 540, via a flattening film 543.
- n-well region 503 Inside the n-type well region (hereinafter referred to as n-well region) 503 partitioned by the element separation portion 540 of the first semiconductor substrate 300, the element forming surface (lower surface in the drawing) of the first semiconductor substrate 300 is provided.
- the n-type semiconductor region 505 and the p + -type semiconductor region 504 that form an avalanche amplification region R1 together with a part of the n-type semiconductor region by contacting with the n-type semiconductor region 505 are provided.
- a p-type semiconductor region 502 is provided around the n-well region 503, and a p + type semiconductor region 501 including an acceptor having a higher concentration is provided around the p-type semiconductor region 502. .
- the p + type semiconductor region 501 corresponds to, for example, the anode of the photodiode 21.
- the p + type semiconductor region 501 is connected to the Cu pad 623 of the second chip 40 via the wiring 531 of the first insulating layer 330 and the Cu pad 523. Therefore, the p + type semiconductor region 501 is grounded via the wiring 531 and the Cu pads 523 and 623, and the wiring 631.
- a part of the n-well region 503 may be arranged on the element forming surface of the first semiconductor substrate 300.
- the p + type semiconductor region 507 that functions as a part of the anode may be provided in the n-well region 503.
- a cathode contact containing a high-concentration n-type dopant is provided in the region exposed on the device forming surface in the n-type semiconductor region 505.
- the cathode contact 506 is connected to the Cu pad 521 on the surface of the first insulating layer 330 via the wiring 531 (corresponding to the wirings 312 and 314, vias 311 and 313) in the first insulating layer 330.
- the Cu pad 621 on the second chip 40 side which is Cu-Cu bonded to the Cu pad 521, is connected to the circuit element 640 via the wiring 632. Therefore, the current generated by photoelectric conversion in the n-well region 503 and amplified in the avalanche amplification region R1 flows from the cathode contact 506 via the wiring 532, the Cu pads 521 and 621, and the wiring 632 to the second chip. It flows into the circuit element 640 of 40.
- the second semiconductor substrate 400 may be provided with a p-well region 641 and an n-well region 642, and each transistor element constituting the readout circuit 22 may be provided in these regions.
- FIG. 30 is a cross-sectional view showing an example of the cross-sectional structure of the SPAD pixel according to the modified example of the second embodiment.
- the SPAD pixel 20 according to the modified example includes a moth-eye structure 545 having a concavo-convex structure (also referred to as a rig) having a predetermined period on the incident surface side of the light of the first semiconductor substrate 300.
- a moth-eye structure 545 having a concavo-convex structure (also referred to as a rig) having a predetermined period on the incident surface side of the light of the first semiconductor substrate 300.
- the refractive index of the incident surface gradually changes from the refractive index of the flattening film 543 to the refractive index of the first semiconductor substrate 300. Therefore, it is possible to reduce the refractive index of the first semiconductor substrate 300 on the light incident surface. As a result, more light can be incidented into the first semiconductor substrate 300, and as a result, the conversion efficiency with respect to the incident light can be increased.
- FIG. 31 is a schematic view showing an example of a laminated structure of light receiving portions according to the first modified example.
- the inductor 121 is not limited to the vicinity of the center of the first chip 30 (see FIG. 17 and the like), and may be arranged offset to at least one of the four corners of the first chip 30, for example. Good.
- FIG. 32 is a schematic view showing an example of a laminated structure of light receiving portions according to the second modified example.
- the inductor 121 is not limited to the spiral-shaped inductor, and any passive element having inductive properties such as a simple wiring 221 can be deformed in any way.
- the wiring 221 may include wiring such as a straight line, a curved line, and a polygonal line.
- the inductor 121 By arranging the inductor 121 on the first chip 30 which has a relatively large installation space, the avalanche to which the inductor is added is suppressed while suppressing the influence on the miniaturization and high integration of the chip. It becomes possible to realize a photodiode sensor and a ranging device.
- FIG. 33A is a diagram showing a waveform example of a clock signal propagating in node A shown in FIG. 6, and FIG. 33B is a diagram showing a waveform example of a clock signal propagating in node B shown in FIG. (C) is a diagram showing a waveform example of a clock signal propagating through the node C shown in FIG. Further, FIG. 3D of the same figure is a diagram showing a waveform example of a clock signal propagating through the node C shown in FIG. 6 when the inductor according to the first embodiment is not provided.
- the drive capacity of the clock drive circuit 112 is enhanced as compared with FIG. 33 (c).
- the rectangular clock signal output from the clock generation circuit 111 propagates through the clock wiring 119 as an AC waveform clock signal as shown in (b). Then, as shown in (c), in the local clock drive circuit 115, it is restored to a square wave substantially equal to the square wave output from the clock generation circuit 111, and is supplied to the time measurement circuit 116.
- the ToF sensor 1 is taken as an example as an application destination of the technology according to the present disclosure.
- a solid-state image sensor also referred to as an image sensor
- acquires a two-dimensional image is exemplified as an application destination of the technique according to the present disclosure.
- a laminated type having a structure in which photoelectric conversion regions for photoelectric conversion of light having wavelengths of green (G), blue (B), and red (R) are laminated in the vertical direction of the same pixel.
- G green
- B blue
- R red
- FIG. 34 is a block diagram showing a schematic configuration example of an electronic device equipped with the solid-state image sensor according to the second embodiment.
- the electronic device 2000 includes, for example, an image pickup lens 2020, a solid-state image pickup device 2100, a storage unit 2030, and a processor 2040.
- the image pickup lens 2020 is an example of an optical system that collects incident light and forms an image on the light receiving surface of the solid-state image sensor 2100.
- the light receiving surface may be a surface on which the photoelectric conversion elements in the solid-state image sensor 2100 are arranged.
- the solid-state image sensor 2100 photoelectrically converts the incident light to generate image data. Further, the solid-state image sensor 2100 executes predetermined signal processing such as noise removal and white balance adjustment on the generated image data.
- the storage unit 2030 is composed of, for example, a flash memory, a DRAM (Dynamic Random Access Memory), a SRAM (Static Random Access Memory), or the like, and records image data or the like input from the solid-state imaging device 2100.
- the processor 2040 may include, for example, an application processor configured by using a CPU (Central Processing Unit) or the like and executing an operating system, various application software, or the like, a GPU (Graphics Processing Unit), a baseband processor, or the like.
- the processor 2040 executes various processes as necessary for the image data input from the solid-state image sensor 2100, the image data read from the storage unit 2030, and the like, executes display to the user, and performs a predetermined network. It is sent to the outside via.
- a CPU Central Processing Unit
- GPU Graphics Processing Unit
- FIG. 35 is a block diagram showing a schematic configuration example of a CMOS-type solid-state imaging device (hereinafter, simply referred to as an image sensor) according to the second embodiment.
- the CMOS type image sensor is an image sensor created by applying or partially using a CMOS process.
- the image sensor 2100 includes, for example, a pixel array unit 2101, a vertical drive circuit 2102, a column processing circuit 2103, a horizontal drive circuit 2104, a timing control circuit 2105, and a signal processing unit 2108.
- a data storage unit 2109 is provided.
- the vertical drive circuit 2102, the column processing circuit 2103, the horizontal drive circuit 2104, the timing control circuit 2105, the signal processing unit 2108, and the data storage unit 2109 are also referred to as peripheral circuits.
- unit pixels 2120 having a photoelectric conversion element that generates and stores electric charges according to the amount of received light are arranged in a row direction and a column direction, that is, in a matrix in a two-dimensional lattice shape (hereinafter referred to as a matrix).
- a matrix a two-dimensional lattice shape
- the row direction means the arrangement direction of the pixels in the pixel row (in the drawing, the horizontal direction)
- the column direction means the arrangement direction of the pixels in the pixel row (in the drawing, the vertical direction).
- the pixel drive line LD is wired along the row direction for each pixel row and the vertical signal line VSL is wired along the column direction for each pixel row in the matrix-like pixel array.
- the pixel drive line LD transmits a drive signal for driving when reading a signal from the pixel.
- the pixel drive lines LD are shown as wiring one by one, but the wiring is not limited to one by one.
- One end of the pixel drive line LD is connected to the output end corresponding to each line of the vertical drive circuit 2102.
- the vertical drive circuit 2102 is composed of a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 2101 simultaneously for all pixels or in line units. That is, the vertical drive circuit 2102, together with the timing control circuit 2105 that controls the vertical drive circuit 2102, constitutes a drive unit that controls the operation of each pixel of the pixel array unit 2101. Although the specific configuration of the vertical drive circuit 2102 is not shown, it generally includes two scanning systems, a read scanning system and a sweep scanning system.
- the read-out scanning system selectively scans each pixel of the unit pixel 2120 of the pixel array unit 2101 in line-by-row order in order to read a signal from each pixel of the unit pixel 2120.
- the signal read from each pixel of the unit pixel 2120 is an analog signal.
- the sweep-out scanning system performs sweep-out scanning for the read-out row on which read-out scanning is performed by the read-out scanning system, ahead of the read-out scan by the exposure time.
- the photoelectric conversion element is reset by sweeping out unnecessary charges from the photoelectric conversion element of each pixel of the unit pixel 2120 of the read line. Then, the so-called electronic shutter operation is performed by sweeping (resetting) unnecessary charges with this sweep scanning system.
- the electronic shutter operation refers to an operation of discarding the electric charge of the photoelectric conversion element and starting a new exposure (starting the accumulation of electric charge).
- the signal read by the read operation by the read scanning system corresponds to the amount of light received after the read operation or the electronic shutter operation immediately before that.
- the period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the charge accumulation period (also referred to as the exposure period) in each pixel of the unit pixel 2120.
- the signal output from each pixel of each unit pixel 2120 of the pixel row selectively scanned by the vertical drive circuit 2102 is input to the column processing circuit 2103 through each of the vertical signal line VSL for each pixel string.
- the column processing circuit 2103 performs predetermined signal processing on the signal output from each pixel of the selected row through the vertical signal line VSL for each pixel column of the pixel array unit 2101, and temporarily processes the pixel signal after the signal processing. Hold on.
- the column processing circuit 2103 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing and DDS (Double Data Sampling) processing as signal processing.
- CDS Correlated Double Sampling
- DDS Double Data Sampling
- the CDS process removes pixel-specific fixed pattern noise such as reset noise and threshold variation of the amplification transistor in the pixel.
- the column processing circuit 2103 also has, for example, an AD (analog-digital) conversion function, and converts an analog pixel signal read from a photoelectric conversion element into a digital signal and outputs the signal.
- AD analog-digital
- the horizontal drive circuit 2104 is composed of a shift register, an address decoder, etc., and sequentially selects a read circuit (hereinafter, referred to as a pixel circuit) corresponding to the pixel sequence of the column processing circuit 2103.
- a read circuit hereinafter, referred to as a pixel circuit
- the timing control circuit 2105 is composed of a timing generator or the like that generates various timing signals, and based on the various timings generated by the timing generator, the vertical drive circuit 2102, the column processing circuit 2103, and the horizontal drive circuit 2104. Drive control such as.
- the signal processing unit 2108 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on the pixel signal output from the column processing circuit 2103.
- the data storage unit 2109 temporarily stores the data necessary for the signal processing in the signal processing unit 2108.
- the image data output from the signal processing unit 2108 may be executed by a processor 2040 or the like in an electronic device 2000 equipped with an image sensor 2100, or may be transmitted to the outside via a predetermined network. You may.
- FIG. 36 is a diagram showing an example of the laminated structure of the image sensor according to the second embodiment.
- the image sensor 2100 includes a stack structure in which the first chip 2130 and the second chip 2140 are stacked vertically.
- the first chip 2130 is, for example, a chip corresponding to the first chip 30 according to the first embodiment, and includes a pixel array unit 2101 in which a plurality of unit pixels 2120 are arranged in a matrix.
- the second chip 2140 is, for example, a chip corresponding to the second chip 40 according to the first embodiment, and includes peripheral circuits and the like in FIG. 35.
- the present invention is not limited to this, and for example, so-called Cu-Cu bonding in which copper (Cu) electrode pads formed on the bonding surfaces of each other are bonded to each other, or other bump bonding or the like can be used. ..
- first chip 2130 and the second chip 2140 are electrically connected via, for example, a connecting portion such as a TSV (Through-Silicon Via) penetrating the semiconductor substrate.
- a connecting portion such as a TSV (Through-Silicon Via) penetrating the semiconductor substrate.
- TSV Through-Silicon Via
- twin TSV method in which two TSVs, a TSV provided on the first chip 2130 and a TSV provided from the first chip 2130 to the second chip 2140, are connected by the outer surface of the chip.
- a so-called shared TSV method in which both are connected by a TSV penetrating from the first chip 2130 to the second chip 2140, can be adopted.
- FIG. 37 is a circuit diagram showing a schematic configuration example of pixels according to the second embodiment.
- the unit pixel 2120 includes a photodiode PD1, a transfer transistor TRG1, a reset transistor RST1, an amplification transistor AMP1, a selection transistor SEL1, and a floating diffusion layer FD1.
- the selection transistor drive line included in the pixel drive line LD is connected to the gate of the selection transistor SEL1, the reset transistor drive line included in the pixel drive line LD is connected to the gate of the reset transistor RST1, and the transfer transistor TRG1 is connected.
- a transfer transistor drive line included in the pixel drive line LD is connected to the gate.
- a vertical signal line VSL1 having one end connected to the column processing circuit 2103 is connected to the drain of the amplification transistor AMP1 via the selection transistor SEL1.
- the reset transistor RST1, the amplification transistor AMP1 and the selection transistor SEL1 are also collectively referred to as a pixel circuit.
- the pixel circuit may include a floating diffusion region FD1 and / or a transfer transistor TRG1.
- the photodiode PD1 photoelectrically converts the incident light.
- the transfer transistor TRG1 transfers the electric charge generated in the photodiode PD1.
- the floating diffusion layer FD1 accumulates the electric charge transferred by the transfer transistor TRG1.
- the amplification transistor AMP1 causes a pixel signal having a voltage value corresponding to the electric charge accumulated in the floating diffusion region FD1 to appear on the vertical signal line VSL1.
- the reset transistor RST1 releases the electric charge accumulated in the floating diffusion region FD1.
- the selection transistor SEL1 selects the unit pixel 2120 to be read.
- the anode of the photodiode PD1 is grounded, and the cascade is connected to the source of the transfer transistor TRG1.
- the drain of the transfer transistor TRG1 is connected to the source of the reset transistor RST1 and the gate of the amplification transistor AMP1, and the nodes at these connection points form the floating diffusion region FD1.
- the drain of the reset transistor RST1 is connected to a vertical reset input line (not shown).
- the source of the amplification transistor AMP1 is connected to a vertical current supply line (not shown).
- the drain of the amplification transistor AMP1 is connected to the source of the selection transistor SEL1, and the drain of the selection transistor SEL1 is connected to the vertical signal line VSL1.
- the floating diffusion region FD1 converts the accumulated electric charge into a voltage having a voltage value corresponding to the amount of the electric charge.
- the floating diffusion region FD1 may have, for example, a grounding capacitance.
- the present invention is not limited to this, and the floating diffusion region FD1 is added by intentionally connecting a capacitor or the like to a node to which the drain of the transfer transistor TRG1 and the source of the reset transistor RST1 and the gate of the amplification transistor AMP1 are connected. It may be a capacity.
- FIG. 38 is a block diagram showing a schematic example of the clock supply circuit according to the second embodiment.
- the AD converters 2103a to 2103n are not limited to the so-called column AD converters provided one-to-one with respect to the pixel sequence, and may be variously modified such as being provided one-to-one with respect to the unit pixel 2120.
- the clock supply circuit 110 has, for example, the same configuration as the clock supply circuit 110 described with reference to FIG. 5 in the first embodiment, and each local clock drive circuit 115a ⁇ 115n supplies a clock to each AD converter 2103a ⁇ 2103n in the column processing circuit 2103.
- the clock drive circuit 112 also supplies a clock signal to the timing control circuit 2105, the signal processing unit 2108, and the data storage unit 2109 via wiring (not shown).
- the timing control circuit 2105 uses the supplied clock signal as a master clock, and supplies various pulse signals and internal clocks to the vertical drive circuit 2102 and the horizontal drive circuit 2104 based on the input clock signal.
- the clock supply to the column processing circuit 2103 may be performed via the timing control circuit 2105.
- the technology according to the present disclosure can be applied to various products.
- the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
- FIG. 39 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technique according to the present disclosure can be applied.
- the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
- the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
- a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
- the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
- the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
- the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
- the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
- the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
- the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
- the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
- the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
- the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
- the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
- the image pickup unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
- the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
- the in-vehicle information detection unit 12040 detects the in-vehicle information.
- a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
- the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
- the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
- a control command can be output to 12010.
- the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
- ADAS Advanced Driver Assistance System
- the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detection unit 12030 or the inside information detection unit 12040, so that the driver can control the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
- the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
- the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
- the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
- an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
- the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
- FIG. 40 is a diagram showing an example of the installation position of the imaging unit 12031.
- the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
- the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
- the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
- the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
- the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
- the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
- FIG. 40 shows an example of the photographing range of the imaging units 12101 to 12104.
- the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
- the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
- the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
- the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
- At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
- at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
- the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
- a predetermined speed for example, 0 km / h or more.
- the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
- the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
- At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
- the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
- pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
- the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
- the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
- the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
- the technique according to the present disclosure can be applied to the imaging unit 12031, the vehicle exterior information detection unit 12030, the vehicle interior information detection unit 12040, the driver state detection unit 12041, and the like among the configurations described above.
- the present technology can also have the following configurations.
- the clock supply circuit is connected to one end of the clock wiring, and the inductor or the decoupling capacitance is connected to the other end of the clock wiring according to the above (1) or (2).
- Avalanche photodiode sensor (4) The avalanche photodiode sensor according to (3), wherein the decoupling capacitance is arranged on the first chip. (5) The avalanche photodiode sensor according to any one of (1) to (4), wherein the inductor has a spiral shape.
- the second chip further includes a shield arranged in a region corresponding to the inductor in the stacking direction with the first chip.
- the shield is an electric field shield or a magnetic field shield.
- the avalanche photodiode sensor according to any one of (1) to (8) above.
- the peripheral circuit is divided into a plurality of systems.
- the clock wiring includes a main clock wiring that connects between the clock supply circuit and the inductor, and a local clock wiring that branches from the main clock wiring and is connected to each of the systems.
- (11) The avalanche photodiode sensor according to (10), wherein the clock supply circuit is connected one-to-one to each of the local clock wirings and further includes a plurality of local clock drive circuits for supplying the clock signal to each of the plurality of systems. ..
- the avalanche photodiode according to any one of (1) to (11), further comprising a resonance frequency adjusting circuit connected to the clock wiring and adjusting the resonance frequency of the clock signal supplied from the clock supply circuit.
- Sensor. (13)
- the first chip is further provided with a copper first pad arranged on a connection surface with the second chip and connected to a part of the clock wiring connected to the inductor.
- the second chip is further provided with a copper second pad arranged on a connection surface with the first chip and connected to another part of the clock wiring connected to the clock supply circuit.
- the first chip and the second chip are mechanically and electrically connected by joining the first pad and the second pad to any one of the above (1) to (12).
- Avalanche photodiode sensor as described in section.
- a light emitting part that outputs irradiation light and A light receiving unit that receives light including reflected light of the irradiation light, A calculation unit that specifies or estimates the distance to an object based on the detection signal of the light received by the light receiving unit.
- the light receiving part is A first chip with an avalanche photodiode and The second chip bonded to the first chip and With The second chip is Peripheral circuits electrically connected to the avalanche photodiode A clock supply circuit that supplies a clock signal to the peripheral circuit and A clock wiring that propagates the clock signal output from the clock supply circuit to the peripheral circuit, and With The first chip is a distance measuring device including an inductor connected to the clock wiring.
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Abstract
チップの小型化と高集積化とに与える影響を抑制しつつインダクタを追加する。実施形態に係るアバランシェフォトダイオードセンサは、アバランシェフォトダイオードを備える第1チップと、前記第1チップに接合された第2チップとを備え、前記第2チップは、前記アバランシェフォトダイオードに電気的に接続された周辺回路(104、116、105)と、前記周辺回路へクロック信号を供給するクロック供給回路(110)と、前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線(119)とを備え、前記第1チップは、前記クロック配線に接続されたインダクタ(121)を備える。
Description
本開示は、アバランシェフォトダイオードセンサ及び測距装置に関する。
集積回路において、各回路素子に供給されるクロックは、その性能を決定する重要なファクタとなっているが、近年では、集積回路の大規模化やクロック周波数の上昇に伴い、集積回路の隅々まで正しくクロックを供給することが困難になってきている。
正しいクロックの供給を妨げる要因の一つとしては、クロックを伝搬するクロック配線の負荷容量が存在する。そこで、例えば特許文献1には、クロック配線の負荷容量をインダクタによってキャンセルする技術が提案されている。
しかしながら、イメージセンサやToF(Time-of-Flight)センサのような、チップの小型化と高集積化との両方が求められるデバイスにおいては、面積確保の都合上、新たな素子としてインダクタを追加することは容易ではないという問題が存在する。
そこで本開示では、チップの小型化と高集積化とに与える影響を抑制しつつインダクタが追加されたアバランシェフォトダイオードセンサ及び測距装置を提案する。
上記の課題を解決するために、本開示に係る一形態のアバランシェフォトダイオードセンサは、アバランシェフォトダイオードを備える第1チップと、前記第1チップに接合された第2チップとを備え、前記第2チップは、前記アバランシェフォトダイオードに電気的に接続された周辺回路と、前記周辺回路へクロック信号を供給するクロック供給回路と、前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線とを備え、前記第1チップは、前記クロック配線に接続されたインダクタを備える。
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
1.第1の実施形態
1.1 測距装置(ToFセンサ)
1.2 APDセンサの概略構成例
1.3 画素アレイ部
1.4 SPAD画素
1.5 SPAD画素の概略動作例
1.6 画素信号の処理系統例
1.7 クロック供給回路の概略例
1.8 等価回路及びクロック波形の例
1.8.1 等価回路及びクロック波形の変形例
1.9 レイアウト例
1.9.1 第1レイアウト例
1.9.2 第2レイアウト例
1.9.3 第3レイアウト例
1.9.4 第4レイアウト例
1.9.5 第5レイアウト例
1.9.6 第6レイアウト例
1.10 SPAD画素の断面構造例
1.10.1 SPAD画素の断面構造の変形例
1.11 変形例
1.11.1 第1変形例
1.11.2 第2変形例
1.12 作用・効果
2.第2の実施形態
2.1 電子機器の構成例
2.2 固体撮像装置の構成例
2.3 固体撮像装置の積層構造例
2.4 画素の構成例
2.5 クロック供給回路の概略例
2.6 作用・効果
1.第1の実施形態
1.1 測距装置(ToFセンサ)
1.2 APDセンサの概略構成例
1.3 画素アレイ部
1.4 SPAD画素
1.5 SPAD画素の概略動作例
1.6 画素信号の処理系統例
1.7 クロック供給回路の概略例
1.8 等価回路及びクロック波形の例
1.8.1 等価回路及びクロック波形の変形例
1.9 レイアウト例
1.9.1 第1レイアウト例
1.9.2 第2レイアウト例
1.9.3 第3レイアウト例
1.9.4 第4レイアウト例
1.9.5 第5レイアウト例
1.9.6 第6レイアウト例
1.10 SPAD画素の断面構造例
1.10.1 SPAD画素の断面構造の変形例
1.11 変形例
1.11.1 第1変形例
1.11.2 第2変形例
1.12 作用・効果
2.第2の実施形態
2.1 電子機器の構成例
2.2 固体撮像装置の構成例
2.3 固体撮像装置の積層構造例
2.4 画素の構成例
2.5 クロック供給回路の概略例
2.6 作用・効果
1.第1の実施形態
まず、第1の実施形態について、以下に図面を参照して詳細に説明する。なお、第1の実施形態では、例えば、CMOS(Complementary Metal Oxide Semiconductor)半導体集積回路技術を用いて作成された(以下、CMOS型という)、平面的に配置する複数のSPAD(Single Photon Avalanche Diode)を利用して対象物までの距離を計測するToFセンサについて、例を挙げて説明する。
まず、第1の実施形態について、以下に図面を参照して詳細に説明する。なお、第1の実施形態では、例えば、CMOS(Complementary Metal Oxide Semiconductor)半導体集積回路技術を用いて作成された(以下、CMOS型という)、平面的に配置する複数のSPAD(Single Photon Avalanche Diode)を利用して対象物までの距離を計測するToFセンサについて、例を挙げて説明する。
本実施形態及び以下に例示する実施形態に係るアバランシェフォトダイオードセンサ(以下、APDセンサという)及び測距装置は、例えば、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることも可能である。
ただし、本実施形態に係るAPDセンサ及び測距装置が搭載されるデバイスは、車両に限定されず、ユーザによって携帯されることで移動するデバイスであってもよいし、ユーザによって遠隔で操作されることで移動するデバイスであってもよいし、自律して移動するデバイスであってもよい。また、遠隔移動型又は自律移動型とした場合、そのデバイスは、地面を走行する走行型であってもよいし、水面又は水中を進む船型又は潜水型であってもよいし、空中を飛行する飛行型であってもよい。
1.1 測距装置(ToFセンサ)
図1は、第1の実施形態に係る測距装置としてのToFセンサの概略構成例を示すブロック図である。図1に示すように、ToFセンサ1は、制御部11と、発光部13と、受光部14と、演算部15と、外部インタフェース(I/F)19とを備える。
図1は、第1の実施形態に係る測距装置としてのToFセンサの概略構成例を示すブロック図である。図1に示すように、ToFセンサ1は、制御部11と、発光部13と、受光部14と、演算部15と、外部インタフェース(I/F)19とを備える。
制御部11は、例えば、CPU(Central Processing Unit)などの情報処理装置で構成され、ToFセンサ1の各部を制御する。
外部I/F19は、例えば、無線LAN(Local Area Network)や有線LANの他、CAN(Controller Area Network)、LIN(Local Interconnect Network)、FlexRay(登録商標)、MIPI(Mobile Industry Processor Interface)、LVDS(Low voltage differential signaling)等の任意の規格に準拠した通信ネットワークを介して外部のホスト80と通信を確立するための通信アダプタであってよい。
ここで、ホスト80は、例えば、ToFセンサ1が車両等に実装される場合には、車両等に搭載されているECU(Engine Control Unit)などであってよい。また、ToFセンサ1が家庭内ペットロボットなどの自律移動ロボットやロボット掃除機や無人航空機や追従運搬ロボットなどの自律移動体に搭載されている場合には、ホスト80は、その自律移動体を制御する制御装置等であってよい。さらに、ToFセンサ1が携帯電話機やスマートフォンやタブレット端末などの電子機器に搭載されている場合には、ホスト80は、これらの電子機器に組み込まれたCPUや、これらの電子機器にネットワークを介して接続されたサーバ(クラウドサーバ等を含む)等であってよい。
発光部13は、例えば、1つ又は複数の半導体レーザダイオードを光源として備えており、所定時間幅のパルス状のレーザ光(以下、照射光という)L1を所定周期(発光周期ともいう)で出射する。発光部13は、少なくとも、受光部14の画角以上の角度範囲に向けて照射光L1を出射する。また、発光部13は、例えば、100MHz(メガヘルツ)の周期で、数ns(ナノ秒)~5nsの時間幅の照射光L1を出射する。発光部13から出射した照射光L1は、例えば、測距範囲内に物体90が存在する場合には、この物体90で反射して、反射光L2として、受光部14に入射する。
受光部14は、後述するAPDセンサ10に相当する構成であり、その詳細については後述するが、例えば、2次元格子状に配列した複数の画素を備え、発光部13の発光後に各画素で検出された信号強度(以下、画素信号ともいう)を出力する。
演算部15は、受光部14から出力された画素信号に基づいて、受光部14の画角内のデプス画像を生成する。その際、演算部15は、生成したデプス画像に対し、ノイズ除去等の所定の処理を実行してもよい。演算部15で生成されたデプス画像は、例えば、外部I/F19を介してホスト80等に出力され得る。
1.2 APDセンサの概略構成例
図2は、第1の実施形態に係るAPDセンサの概略構成例を示すブロック図である。ここで、CMOS型のAPDセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。なお、本実施形態では、半導体基板における素子形成面とは反対側の面が光入射面である、いわゆる裏面照射型のAPDセンサ10を例示するが、裏面照射型に限定されず、素子形成面が光入射面である、いわゆる表面照射型とすることも可能である。
図2は、第1の実施形態に係るAPDセンサの概略構成例を示すブロック図である。ここで、CMOS型のAPDセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。なお、本実施形態では、半導体基板における素子形成面とは反対側の面が光入射面である、いわゆる裏面照射型のAPDセンサ10を例示するが、裏面照射型に限定されず、素子形成面が光入射面である、いわゆる表面照射型とすることも可能である。
図2に示すように、APDセンサ10は、画素アレイ部101と、タイミング制御回路105と、画素駆動回路102と、出力回路103とを備える。
画素アレイ部101は、行列状に配列する複数のSPAD画素20を備える。SPAD画素20は、光電変換部としてSPADを用いた画素である。SPADは、従来のアバランシェフォトダイオード(APD)の降伏電圧より高い負バイアスが印加されることで、1光子の検出が可能になる。複数のSPAD画素20に対しては、列ごとに画素駆動線LD(図面中の上下方向)が接続され、行ごとに出力信号線LS(図面中の左右方向)が接続される。画素駆動線LDの一端は、画素駆動回路102の各列に対応した出力端に接続され、出力信号線LSの一端は、出力回路103の各行に対応した入力端に接続される。
画素駆動回路102は、シフトレジスタやアドレスデコーダなどを含み、画素アレイ部101の各SPAD画素20を、全画素同時や列単位等で駆動する。そこで画素駆動回路102は、少なくとも、画素アレイ部101内の選択列における各SPAD画素20に後述するクエンチ電圧V_QCHを印加する回路と、選択列における各SPAD画素20に後述する選択制御電圧V_SELを印加する回路とを含む。そして、画素駆動回路102は、読出し対象の列に対応する画素駆動線LDに選択制御電圧V_SELを印加することで、フォトンの入射を検出するために用いるSPAD画素20を列単位で選択する。
画素駆動回路102によって選択走査された列の各SPAD画素20から出力される信号(検出信号という)V_OUTは、出力信号線LSの各々を通して出力回路103に入力される。出力回路103は、各SPAD画素20から入力された検出信号V_OUTを画素信号として、外部の演算部15へ出力する。
タイミング制御回路105は、各種のタイミング信号を生成するタイミングジェネレータ等を含み、タイミングジェネレータで生成された各種のタイミング信号を基に、画素駆動回路102及び出力回路103を制御する。
例えば、タイミング制御回路105は、各部の動作に必要な内部クロックや各部が動作を開始するタイミングを与えるパルス信号等を出力する。また、タイミング制御回路105は、外部からマスタクロックや動作モードなどを指令するデータを受け取ったり、APDセンサ10の情報を含むデータを出力したりする。
また、タイミング制御回路105は、各SPAD画素20から検出信号V_OUTを読み出すタイミングを与えるパルス信号を画素駆動回路102へ出力する。さらに、タイミング制御回路105は、各SPAD画素20から読み出された検出信号V_OUTを出力するタイミングを与えるパルス信号を出力回路103へ出力する。
さらにまた、タイミング制御回路105では、外部から入力されるマスタクロックと同じ周波数のクロックや、それを2分周したクロックや、より分周した低速のクロック等を、APDセンサ10内の各部に内部クロックとして供給する。
1.3 画素アレイ部
図3は、第1の実施形態に係る画素アレイ部101の概略構成例を示す模式図である。図3に示すように、画素アレイ部101は、例えば、複数のSPAD画素20が2次元格子状に配列した構成を備える。複数のSPAD画素20は、行方向及び/又は列方向に配列する所定数ずつのSPAD画素20で構成された複数のマクロ画素50にグループ化されている。各マクロ画素50の最外周に位置するSPAD画素20の外側の縁を結んだ領域の形状は、所定の形状(例えば、矩形)をなしている。
図3は、第1の実施形態に係る画素アレイ部101の概略構成例を示す模式図である。図3に示すように、画素アレイ部101は、例えば、複数のSPAD画素20が2次元格子状に配列した構成を備える。複数のSPAD画素20は、行方向及び/又は列方向に配列する所定数ずつのSPAD画素20で構成された複数のマクロ画素50にグループ化されている。各マクロ画素50の最外周に位置するSPAD画素20の外側の縁を結んだ領域の形状は、所定の形状(例えば、矩形)をなしている。
なお、画素アレイ部101を、例えば図3に示すような、列方向にマクロ画素50が配列した構成とした場合、ToFセンサ1は、受光部14の画角をマクロ画素50の配列方向に対して垂直な方向へ走査する、いわゆるスキャン型のToFセンサ1として構成される。一方、画素アレイ部101を、例えばマクロ画素50が行列方向に2次元格子状に配列した構成とした場合、ToFセンサ1は、受光部14の画角を走査せずに広角の測距画像を取得し得る、いわゆるフラッシュ型のToFセンサとして構成される。
1.4 SPAD画素
図4は、第1の実施形態に係るSPAD画素の概略構成例を示す回路図である。図4に示すように、SPAD画素20は、受光素子としてのフォトダイオード21と、フォトダイオード21にフォトンが入射したことを検出する読出し回路22とを備える。フォトダイオード21は、そのアノードとカソードとの間に降伏電圧(ブレークダウン電圧)以上の逆バイアス電圧V_SPADが印加されている状態でフォトンが入射すると、アバランシェ電流を発生する。
図4は、第1の実施形態に係るSPAD画素の概略構成例を示す回路図である。図4に示すように、SPAD画素20は、受光素子としてのフォトダイオード21と、フォトダイオード21にフォトンが入射したことを検出する読出し回路22とを備える。フォトダイオード21は、そのアノードとカソードとの間に降伏電圧(ブレークダウン電圧)以上の逆バイアス電圧V_SPADが印加されている状態でフォトンが入射すると、アバランシェ電流を発生する。
読出し回路22は、クエンチ抵抗23と、デジタル変換器25と、インバータ26と、バッファ27と、選択トランジスタ24とを備える。クエンチ抵抗23は、例えば、N型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(以下、NMOSトランジスタという)で構成され、そのドレインがフォトダイオード21のアノードに接続され、そのソースが選択トランジスタ24を介して接地されている。また、クエンチ抵抗23を構成するNMOSトランジスタのゲートには、当該NMOSトランジスタをクエンチ抵抗として作用させるために予め設定されているクエンチ電圧V_QCHが、画素駆動回路102から画素駆動線LDを介して印加される。
本実施形態において、フォトダイオード21はSPADである。SPADは、そのアノードとカソードとの間に降伏電圧(ブレークダウン電圧)以上の逆バイアス電圧が印加されるとガイガーモードで動作するアバランシェフォトダイオードであり、1つのフォトンの入射を検出可能である。
デジタル変換器25は、抵抗251とNMOSトランジスタ252とを備える。NMOSトランジスタ252は、そのドレインが抵抗251を介して電源電圧VDDに接続され、そのソースが接地されている。また、NMOSトランジスタ252のゲートには、フォトダイオード21のアノードとクエンチ抵抗23との接続点N1の電圧が印加される。
インバータ26は、P型のMOSFET(以下、PMOSトランジスタという)261とNMOSトランジスタ262とを備える。PMOSトランジスタ261は、そのソースが電源電圧VDDに接続され、そのドレインがNMOSトランジスタ262のドレインに接続されている。NMOSトランジスタ262は、そのドレインがPMOSトランジスタ261のドレインに接続され、そのソースが接地されている。PMOSトランジスタ261のゲート及びNMOSトランジスタ262のゲートには、それぞれ抵抗251とNMOSトランジスタ252のドレインとの接続点N2の電圧が印加される。インバータ26の出力は、バッファ27に入力される。
バッファ27は、インピーダンス変換のための回路であり、インバータ26から出力信号を入力すると、その入力した出力信号をインピーダンス変換し、検出信号V_OUTとして出力する。
選択トランジスタ24は、例えば、NMOSトランジスタであり、そのドレインがクエンチ抵抗23を構成するNMOSトランジスタのソースに接続され、そのソースが接地されている。選択トランジスタ24は、画素駆動回路102に接続されており、選択トランジスタ24のゲートに画素駆動回路102からの選択制御電圧V_SELが画素駆動線LDを介して印加されると、オフ状態からオン状態に変化する。
1.5 SPAD画素の概略動作例
図4に例示した読出し回路22は、例えば、以下のように動作する。すなわち、まず、画素駆動回路102から選択トランジスタ24に選択制御電圧V_SELが印加されて選択トランジスタ24がオン状態となっている期間、フォトダイオード21には降伏電圧(ブレークダウン電圧)以上の逆バイアス電圧V_SPADが印加される。これにより、フォトダイオード21の動作が許可される。
図4に例示した読出し回路22は、例えば、以下のように動作する。すなわち、まず、画素駆動回路102から選択トランジスタ24に選択制御電圧V_SELが印加されて選択トランジスタ24がオン状態となっている期間、フォトダイオード21には降伏電圧(ブレークダウン電圧)以上の逆バイアス電圧V_SPADが印加される。これにより、フォトダイオード21の動作が許可される。
一方、画素駆動回路102から選択トランジスタ24に選択制御電圧V_SELが印加されておらず、選択トランジスタ24がオフ状態となっている期間、逆バイアス電圧V_SPADがフォトダイオード21に印加されないことから、フォトダイオード21の動作が禁止される。
選択トランジスタ24がオン状態であるときにフォトダイオード21にフォトンが入射すると、フォトダイオード21においてアバランシェ電流が発生する。それにより、クエンチ抵抗23にアバランシェ電流が流れ、接続点N1の電圧が上昇する。接続点N1の電圧がNMOSトランジスタ252のオン電圧よりも高くなると、NMOSトランジスタ252がオン状態になり、接続点N2の電圧が電源電圧VDDから0Vに変化する。そして、接続点N2の電圧が電源電圧VDDから0Vに変化すると、PMOSトランジスタ261がオフ状態からオン状態に変化すると共にNMOSトランジスタ262がオン状態からオフ状態に変化し、接続点N3の電圧が0Vから電源電圧VDDに変化する。その結果、バッファ27からハイレベルの検出信号V_OUTが出力される。
その後、接続点N1の電圧が上昇し続けると、フォトダイオード21のアノードとカソードとの間に印加されている電圧が降伏電圧よりも小さくなり、それにより、アバランシェ電流が止まって、接続点N1の電圧が低下する。そして、接続点N1の電圧がNMOSトランジスタ252のオン電圧よりも低くなると、NMOSトランジスタ252がオフ状態になり、バッファ27からの検出信号V_OUTの出力が停止する(ローレベル)。
このように、読出し回路22は、フォトダイオード21にフォトンが入射してアバランシェ電流が発生し、これによりNMOSトランジスタ252がオン状態になったタイミングから、アバランシェ電流が止まってNMOSトランジスタ252がオフ状態になるタイミングまでの期間、ハイレベルの検出信号V_OUTを出力する。出力された検出信号V_OUTは、出力回路103に入力される。
1.6 画素信号の処理系統例
図5は、第1の実施形態に係る画素出力信号の処理系統およびクロック供給回路の概略例を示すブロック図である。なお、本説明において、駆動/出力回路104は、図4における読出し回路22に相当する。
図5は、第1の実施形態に係る画素出力信号の処理系統およびクロック供給回路の概略例を示すブロック図である。なお、本説明において、駆動/出力回路104は、図4における読出し回路22に相当する。
画素アレイ部101から出力された出力信号V_OUTは、駆動/出力回路104に入力される。駆動/出力回路104は、入力された出力信号V_OUTをパルス波形に整形する。なお、駆動/出力回路104は、サンプリング周期毎に駆動される。サンプリング周期とは、発光部13がレーザ光L1を出射する周期である。
駆動/出力回路104によって整形されたパルス波形は、時間計測回路116によって計測される。時間計測回路116は、計測した時間を、デジタルの距離情報として、距離情報処理回路130に出力する。
距離情報処理回路130は、入力された距離情報に対して所定の演算処理を実行する。そして距離情報処理回路130は、この演算処理によって最終的に得られたデータをデプス画像として生成する。
ここで、例えば、発光部13がレーザ光L1を出射して、このレーザ光L1が物体90で反射し、この反射光L2が受光部14に入射するまでの飛行時間をtとすると、光速Cが一定(C≒300,000,000m(メートル)/s(秒)であることから、物体90までの距離Lは、以下の式(1)ように算出することができる。
L=C×t/2 (1)
L=C×t/2 (1)
したがって、距離精度、距離レンジを決めるのは飛行時間tである。飛行時間tの分解能およびレンジは、画素アレイ部101、駆動/出力回路104、および時間計測回路116の性能により決定される。特に、時間計測回路116の性能は重要である。時間計測回路116の時間分解能は、供給されるクロック周波数に比例する。分解能を向上するためにクロック周波数を上げると、クロックパスの消費電力が増加する。またクロックまたクロックにおけるジッタも分解能悪化の要因となる。
1.7 クロック供給回路の概略例
次に、本実施形態に係るToFセンサ1における受光部14及び演算部15にクロックを供給する構成について、図5を参照して説明する。
次に、本実施形態に係るToFセンサ1における受光部14及び演算部15にクロックを供給する構成について、図5を参照して説明する。
なお、本説明において、駆動/出力回路104a~104nは、図2における出力回路103に相当する。以下、駆動/出力回路104a~104nを個別に区別しない場合、その符号を104とする。
出力回路103には、出力信号線LSごとのSPAD加算部60が含まれている。そこで図5では、画素駆動回路102及び出力回路103を、出力信号線LSごとの駆動/出力回路104に分割して示している。ここで、aを1とすると、nは出力信号線LSの本数に相当する。
また、時間計測回路116a~116n及び距離情報処理回路130は、図1における演算部15に相当する。ここで、時間計測回路116a~116nを個別に区別しない場合、その符号を116とする。
また、以下の説明において、駆動/出力回路104、時間計測回路116及びタイミング制御回路105を周辺回路とも称する。
図5に示すように、クロック供給回路110は、クロック生成回路111と、クロック駆動回路112と、ESD(Erectro-Static Discharge)保護回路113及び114a~114nと、局所クロック駆動回路115a~15nと、共振周波数調整回路117と、負荷容量118と、インダクタ121と、デカップリング容量122とからなる。以下の説明において、ESD保護回路114a~114nを個別に区別しない場合、その符号を114とし、局所クロック駆動回路115a~115nを個別に区別しない場合、その符号を115とする。
クロック生成回路111は、例えば、VCO(Voltage Controlled Oscillator)やPLL(Phase Locked Loop)回路等を含み、印加電圧に基づいて所定周波数のクロック信号を生成する。なお、クロック信号は、例えば、デューティ比が50%の矩形波であってよい。
クロック駆動回路112は、例えば、インバータ等を含み、クロック生成回路111で生成されたクロック信号を演算部15の各部へ分配する。具体的には、クロック駆動回路112には、サージ電流等から回路素子を保護するためのESD保護回路113を介してクロック配線119の一端が接続されている。クロック配線119は、出力信号線LSごとの系統に分岐されている。したがって、クロック駆動回路112からクロック配線119に出力されたクロック信号は、出力信号線LSごとの系統に分配される。なお、本説明において、クロック駆動回路112とインダクタ121とを接続するクロック配線119を主クロック配線とも称し、この主クロック配線から分岐する分岐線を局所クロック配線とも称する。なお、主クロック配線は、いわゆるグローバル・クロック配線であってもよい。
なお、クロック配線119の他方の端には、デカップリング容量122が接続されている。また、クロック配線119には、共振周波数を調整するための共振周波数調整回路117が接続されている。共振周波数調整回路117は、例えば、可変容量ダイオードやスイッチ等を用いて構成することができる。
クロック配線119からの分岐線には、ESD保護回路114を介して、局所クロック駆動回路115が接続されている。各局所クロック駆動回路115は、クロック配線119を介して供給されたクロック信号を、同一系統における時間計測回路116に供給する。
時間計測回路116は、クロック配線119を介して供給されたクロック信号に基づいて、時間情報(例えば、タイムスタンプ)を生成する。そして、時間計測回路116は、生成したタイムスタンプを画素値とともに距離情報処理回路130に入力する。
距離情報処理回路130は、アドレス番号がビン番号に対応したヒストグラムを格納するメモリを含み、入力されたタイムスタンプに対応するビン番号のビンの値に画素値を加算することで、物体90までの距離を特定又は推定するためのマクロ画素50ごとのヒストグラムを生成する。そして、距離情報処理回路130は、生成したヒストグラムに基づいてデプス画像を生成し、生成したデプス画像を、例えば、外部I/F19を介してホスト80等に出力する。
なお、クロック駆動回路112は、不図示の配線を介して、タイミング制御回路105へもクロック信号を供給する。タイミング制御回路105は、供給されたクロック信号をマスタクロックとし、入力されたクロック信号に基づいて、画素駆動回路102及び出力回路103へ各種パルス信号や内部クロックを供給する。
このような構成において、クロック配線119には、負荷容量118が付加されている。この負荷容量118は、クロック配線119及びその分岐線のセトリング時間を冗長させるため、クロック信号の波形崩れや遅延の要因となる。
そこで本実施形態では、図5に示すように、クロック配線119に対してインダクタ121を接続する。これにより、このインダクタ121の誘導性によって負荷容量118による影響をキャンセルすることが可能となるため、クロック信号の波形崩れや遅延などを低減することが可能となる。
ただし、小型化と高集積化との両方が求められるデバイスでは、インダクタ121を新たに追加するスペースを確保することが難しい。そこで本実施形態では、ToFセンサ1を、画素アレイ部101を備える第1チップ(画素チップともいう)と、その他の構成(例えば、画素駆動回路102、出力回路103、タイミング制御回路105等)を備える第2チップ(回路チップともいう)との2つのチップを貼り合わせた積層チップ構造とし、その第1チップにインダクタ121を設けた構成とする。
画素アレイ部101が配置される第1チップは、通常、その他の回路素子が配置される第2チップと比較して、面積的な余裕がある。そのため、この第1チップにインダクタ121を配置する構成とすることで、チップの小型化と高集積化とに与える影響を抑制しつつ、インダクタ121を追加することが可能となる。
なお、図5に示すように、第1チップには、画素アレイ部101及びインダクタ121の他に、デカップリング容量122が配置されてもよい。ただし、デカップリング容量122は、第2チップに配置されてもよい。
また、第1チップと第2チップとは、接続部120を介して電気的に接続されてよい。接続部120に銅(Cu)製のパッド(以下、Cuパッドという)同士を接合するCu-Cu接合を用いた場合、第1チップと第2チップとは、接続部120により、電気的及び機械的に接続される。ただし、Cu-Cu接合に限定されず、例えば、直接接合で第1チップと第2チップとが接合されてもよい。その場合、第1チップ上の素子と第2チップ上の素子との電気的な接続には、第1チップ及び/又は第2チップを貫通する貫通ビアなどが用いられてもよい。この貫通ビアを用いた電気的な接続方式には、1つのTCV(Through Contact Via)が第1チップ及び第2チップを貫通する、いわゆるシェアードTCV方式や、2つのTCVをチップ外表で接続するツインTCV(Twin Contact via)方式などが含まれ得る。
なお、図5では、クロック供給回路110とインダクタ121との間のクロック配線119に対して、時間計測回路116を含む周辺回路が並列に接続される場合を例示したが、これに限定されず、クロック供給回路110とインダクタ121との間のクロック配線119に対して時間計測回路116を含む周辺回路が直列に接続されてもよい。
1.8 等価回路及びクロック波形の例
図6は、図5に例示した第1の実施形態に係るクロック供給回路の概略構成例を示す等価回路図である。図7は、図6におけるノードAを伝搬するクロック信号の波形図であり、図8は、図6におけるノードBを伝搬するクロック信号の波形図であり、図9は、図6におけるノードCを伝搬するクロック信号の波形図である。
図6は、図5に例示した第1の実施形態に係るクロック供給回路の概略構成例を示す等価回路図である。図7は、図6におけるノードAを伝搬するクロック信号の波形図であり、図8は、図6におけるノードBを伝搬するクロック信号の波形図であり、図9は、図6におけるノードCを伝搬するクロック信号の波形図である。
図6に示すように、第1の実施形態に係るクロック供給回路110は、クロック生成回路111と、クロック駆動回路112とを有する。クロック駆動回路112の出力は、ESD保護回路113を介してクロック配線119に接続されている。クロック配線119は分岐され、それぞれの分岐線には、ESD保護回路114a~114nのいずれかを介して局所クロック駆動回路115a~115nのいずれかが接続されている。なお、図5で示したように、局所クロック駆動回路115a~115nそれぞれの出力は、時間計測回路116a~116nのいずれかに接続されている。
また、クロック配線119と電源線VDD又はVSSとの間には、インダクタ121とデカップリング容量122とが直列接続される。また、これと並列に、共振周波数調整回路117がクロック配線119と電源線VDD又はVSSとの間に接続されている。加えて、クロック配線119には、配線長や配線密度等に起因した負荷容量118が付加されている。
なお、上記構成において、デカップリング容量122及び共振周波数調整回路117は、第1チップ30及び第2チップ40のうちのいずれに配置されてもよい。
上記構成において、インダクタ121のインダクタンスは、負荷容量118の容量性リアクタンスがインダクタ121の誘導性リアクタンスによって共振する値に設定される。すると、図7に示すような、クロック生成回路111から出力された矩形波のクロック信号は、図8に示すような、交流波形のクロック信号としてクロック配線119を伝搬する。そして、クロック配線119の分岐線に接続された各局所クロック駆動回路115a~115nは、図9に示すように、入力した正弦波のクロック信号を矩形波のクロック信号に変換し、このクロック信号を各時間計測回路116a~116nへ供給する。
ここで、クロック配線119を充放電する際の消費電力について、図10~図12を用いて説明する。
図10は、インダクタを設けなかった場合のクロック配線の負荷容量を説明するための図であり、図11は、インダクタを設けなかった場合の充放電ごとの消費電力を説明するための図である。なお、図11の(a)は、クロック配線119に入射する矩形波Vin(例えば、図7に例示するクロック信号)の一例を示し、(b)は、(a)に示す矩形波を立ち下げた際の充電による瞬時電力を示し、(c)は、(a)に示す矩形波を立ち上げた際の放電による瞬時電力を示している。また、図12は、第1の実施形態に係るクロック配線の負荷容量を説明するための図である。
図10に示すように、インダクタ121を設けない場合、クロック配線119には、その配線長や配線密度等に応じた負荷容量118が負荷される。その場合、図11の(a)に示すような矩形波Vin(例えば、クロック信号)をクロック配線119に入力すると、クロック配線119の一回の充放電で消費する消費エネルギーE、すなわち、クロック信号のパルスごとの消費エネルギーE(J(ジュール))は、以下の式(2)で表すことができる。
なお、式(2)において、Epは、パルスごとの充電による瞬時電力であり、図10の(b)に示す電力波形のパルスごとの積分値である。また、Enは、パルスごとの放電による瞬時電力であり、図10の(c)に示す電力波形のパルスごとの積分値である。さらに、CLは、負荷容量118のキャパシタンスであり、Vddは電源電圧である。
一方で、図12に示すように、クロック配線119に対して負荷容量118と並列にインダクタ121を接続した場合、インダクタ121と負荷容量118とが構成するLC回路のインピーダンスZinは以下の式(4)で表すことができる。なお、式(4)において、Lはインダクタ121のインダクタンスであり、Cは負荷容量118のキャパシタンスであり、ωは2πfで表される角周波数であり、Ceffは実行キャパシタンスである。
このように、本実施形態では、インダクタ121を設けることで、等価的な容量を小さくすることが可能となるため、クロック配線119の充放電による消費電力Pを低減することが可能となる。
1.8.1 等価回路及びクロック波形の変形例
なお、クロック生成回路111が生成するクロックは、図13に示すような、接地電位を中心とし、振幅を2倍の電源電圧VDDとした矩形波であってもよい。その場合、図14に示すように、クロック供給回路110の等価回路において、インダクタ121は、クロック配線119と接地線GNDとの間に接続される。また、クロック配線119を伝搬するクロック信号は、図15に示すように、接地電位を振幅中心とした正弦波となる。そして、図16に示すように、各局所クロック駆動回路115が各時間計測回路116へ供給するクロック信号も、接地電位を振幅中心とした矩形波となる。
なお、クロック生成回路111が生成するクロックは、図13に示すような、接地電位を中心とし、振幅を2倍の電源電圧VDDとした矩形波であってもよい。その場合、図14に示すように、クロック供給回路110の等価回路において、インダクタ121は、クロック配線119と接地線GNDとの間に接続される。また、クロック配線119を伝搬するクロック信号は、図15に示すように、接地電位を振幅中心とした正弦波となる。そして、図16に示すように、各局所クロック駆動回路115が各時間計測回路116へ供給するクロック信号も、接地電位を振幅中心とした矩形波となる。
1.9 レイアウト例
次に、第1チップ及び第2チップそれぞれのレイアウト例について、幾つか例を挙げて説明する。なお、本説明では、1つの積層チップに2系統(以下、A系統及びB系統という)の受光部14及び演算部15が作り込まれた場合を例示する。
次に、第1チップ及び第2チップそれぞれのレイアウト例について、幾つか例を挙げて説明する。なお、本説明では、1つの積層チップに2系統(以下、A系統及びB系統という)の受光部14及び演算部15が作り込まれた場合を例示する。
1.9.1 第1レイアウト例
図17は、第1の実施形態の第1レイアウト例に係る第1チップのレイアウト例を示す平面図である。図18は、第1の実施形態の第1レイアウト例に係る第2チップのレイアウト例を示す平面図である。図19は、第1の実施形態の第1レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、図19には、図17におけるA-B断面と、図18におけるC-D断面との断面レイアウト例が示されている。
図17は、第1の実施形態の第1レイアウト例に係る第1チップのレイアウト例を示す平面図である。図18は、第1の実施形態の第1レイアウト例に係る第2チップのレイアウト例を示す平面図である。図19は、第1の実施形態の第1レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、図19には、図17におけるA-B断面と、図18におけるC-D断面との断面レイアウト例が示されている。
図17に示すように、第1チップ30には、A系統の画素アレイ部101Aと、B系統の画素アレイ部101Bと、インダクタ121とが配置される。その際、A系統の画素アレイ部101Aと、B系統の画素アレイ部101Bとは、例えば、互いに隣接して配置される。
一方、図18に示すように、第2チップ40には、クロック生成回路111及びクロック駆動回路112の他に、A系統の、駆動/出力回路104A及びタイミング制御回路105A、時間計測回路116A、並びに距離情報処理回路130Aと、B系統の、駆動/出力回路104B及びタイミング制御回路105B、時間計測回路116B、並びに距離情報処理回路130Bとが配置される。図18に示すレイアウト例では、クロック生成回路111及びクロック駆動回路112が、A系統とB系統とで共用されている。
なお、図18では省略されているが、第2チップ40には、ESD保護回路113及び114及び局所クロック駆動回路115も配置される。また、図18に示す例では、第2チップ40にデカップリング容量122が配置されているが、第1チップ30に配置されてもよい。
画素アレイ部101A及び101Bの第1チップ30上の位置は、例えば、第2チップ40における駆動/出力回路104Aの位置に基づいて決定される。具体的には、例えば、画素アレイ部101A及び101Bそれぞれにおける各SPAD画素20と駆動/出力回路104とを接続する配線の長さが最短となるように、画素アレイ部101A及び101Bの第1チップ30上の位置が決定される。
第2チップ40上の各部のレイアウトは、例えば、駆動/出力回路104Aから距離情報処理回路130Aまでの信号の伝達経路と、及び、駆動/出力回路104Bから距離情報処理回路130Bまでの信号の伝達経路と、クロック生成回路111から各部へのクロック配線119の配線長とを考慮して決定される。
例えば、図18に示すように、駆動/出力回路104A/104B、時間計測回路116A/116B及び距離情報処理回路130A/130Bが一列に配列し、且つ、A系統とB系統とが線対称となるように、レイアウトされる。ただし、当該レイアウトの対称性は、必須の構成ではなく単なる一例である。すなわち、駆動/出力回路104A/104B、時間計測回路116A/116B及び距離情報処理回路130A/130Bは、非対称にレイアウトされてもよい。
A系統及びB系統で強要されるクロック生成回路111及びクロック駆動回路112は、駆動/出力回路104A及び104Bと、時間計測回路116A及び116Bと、距離情報処理回路130A及び130Bとのレイアウトの対称軸の延長線上に配置される。これにより、クロック駆動回路112から各部へのクロック配線119の配線長をできるだけ短くしつつ、A系統とB系統との配線レイアウト及び配線長に対称性を持たせることが可能となるため、信号遅延低減やノイズ低減等に加え、配線レイアウトの設計を容易化することができる。
そして、以上のような第2チップ40のレイアウトに基づいて、第1チップ30における画素アレイ部101A及び101Bと、インダクタ121とのレイアウトが決定される。例えば、駆動/出力回路104A/104Bの上方に画素アレイ部101A/101Bが位置するように、第1チップ30における画素アレイ部101A及び101Bの配置が決定され、クロック駆動回路112の出力側の上方にインダクタ121が位置するように、第1チップ30におけるインダクタ121の配置が決定される。
また、図19に示すように、第1チップ30は、第1半導体基板300と、第1配線層310と、第1層間絶縁膜320とから構成され、第2チップ40は、第2半導体基板400と、第2配線層410と、第2層間絶縁膜420とから構成されている。なお、図19には、第1半導体基板300の裏面側(素子形成面と反対側)が光の入射面となる、いわゆる裏面照射型の積層チップ構造が示されている。
インダクタ121は、例えば、第1配線層310に形成される。第1レイアウト例では、インダクタ121は、例えば、上層インダクタ317と、下層インダクタ315との二層構造を有する。上層インダクタ317と下層インダクタ315とは、例えば、複数のビア316によって電気的に接続されている。
このような二層構造を有するインダクタ121は、第1配線層310における各種配線を構成するメタル層を利用して構成することができる。例えば、上層インダクタ317を、画素アレイ部101のFEOL(Front-End-Of-Line)301にビア311を介して接続された配線312と同じ第1メタル層を利用して構成し、下層インダクタ315を、第1層間絶縁膜320のCu-Cu接合用のCuパッド321にビア322を介して接続された配線314と同じ第2メタル層を利用して構成することができる。また、上層インダクタ317と下層インダクタ315とを接続するビア316も、配線312と配線314とを接続するビア313を形成する工程と同じ工程にて形成することができる。
なお、インダクタ121は、上記のような二層構造に限定されず、単層構造又は三層以上の多層構造であってもよい。
下層インダクタ315の一端は、例えば、第1層間絶縁膜320のビア324及びCuパッド323と、第2層間絶縁膜420のCuパッド423及びビア424と、第2配線層410の配線414及びビア415とを介して、クロック駆動回路112のインバータのBEOL(Back-End-Of-Line)412に接続される。
下層インダクタ315の他端は、例えば、第1層間絶縁膜320のビア326及びCuパッド325と、第2層間絶縁膜420のCuパッド425及びビア426と、第2配線層410の配線416及びビア417とを介して、デカップリング容量122のBEOL122Aに接続される。
なお、画素アレイ部101のFEOL301に電気的に接続されたCuパッド321は、第2層間絶縁膜420のCuパッド421及びビア422と、第2配線層の配線418及びビア419とを介して、駆動/出力回路104のBEOL413に接続される。
また、図19には、駆動/出力回路104のFEOL403と、クロック駆動回路112のインバータのFEOL402と、クロック生成回路111のPLL回路のBEOL411及びFEOL401とも示されている。
1.9.2 第2レイアウト例
図20は、第1の実施形態の第2レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第2レイアウト例における第1チップ30及び第2チップ40の平面レイアウト例は、例えば、第1レイアウト例において図17及び図18を用いて説明したそれらと同様であってよい。
図20は、第1の実施形態の第2レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第2レイアウト例における第1チップ30及び第2チップ40の平面レイアウト例は、例えば、第1レイアウト例において図17及び図18を用いて説明したそれらと同様であってよい。
図20に示すように、第2レイアウト例に係る断面レイアウトは、図19を用いて説明した第1レイアウト例と同様の断面レイアウトと同様の構成において、インダクタ121が、一層で構成されている。その場合、インダクタ121には、例えば、第1層間絶縁膜320のCu-Cu接合用のCuパッド321にビア322を介して接続された配線314と同じ第2メタル層の下層インダクタ315が使用されてもよい。
1.9.3 第3レイアウト例
図21は、第1の実施形態の第3レイアウト例に係る第1チップのレイアウト例を示す平面図である。図22は、第1の実施形態の第3レイアウト例に係る第2チップのレイアウト例を示す平面図である。図23は、第1の実施形態の第3レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、図23には、図21におけるE-F断面と、図22におけるG-H断面との断面レイアウト例が示されている。
図21は、第1の実施形態の第3レイアウト例に係る第1チップのレイアウト例を示す平面図である。図22は、第1の実施形態の第3レイアウト例に係る第2チップのレイアウト例を示す平面図である。図23は、第1の実施形態の第3レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、図23には、図21におけるE-F断面と、図22におけるG-H断面との断面レイアウト例が示されている。
図21~図23に示すように、第3レイアウト例では、第1チップ30に配置されるインダクタ121が、直列又は並列に接続された複数(本例では3つ)のインダクタ121A~121Cで構成されている。
このように、インダクタ121を複数のインダクタ121A~121Cに分割し、それらを直列又は並列に接続することで、クロック配線119に付加するインダクタンスやクロック配線119に流れる電流量を調整する際のインダクタ121のレイアウト自由度を高めることが可能となる。
なお、図23では、インダクタ121A~121Cを二層構造とした場合を例示したが、これに限定されず、単層構造又は三層以上の多層構造であってもよい。
1.9.4 第4レイアウト例
図24は、第1の実施形態の第4レイアウト例に係る第2チップのレイアウト例を示す平面図である。図25は、第1の実施形態の第4レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第4レイアウト例における第1チップ30の平面レイアウト例は、例えば、第1~第3レイアウト例において図17又は図21を用いて説明した平面レイアウト例と同様であってよい。そこで本説明では、図17を用いて説明した平面レイアウト例を引用する。また、図25には、図17におけるA-B断面と、図24におけるJ-K断面との断面レイアウト例が示されている。
図24は、第1の実施形態の第4レイアウト例に係る第2チップのレイアウト例を示す平面図である。図25は、第1の実施形態の第4レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第4レイアウト例における第1チップ30の平面レイアウト例は、例えば、第1~第3レイアウト例において図17又は図21を用いて説明した平面レイアウト例と同様であってよい。そこで本説明では、図17を用いて説明した平面レイアウト例を引用する。また、図25には、図17におけるA-B断面と、図24におけるJ-K断面との断面レイアウト例が示されている。
図24及び図25に示すように、第4レイアウト例では、AC接地容量であるデカップリング容量122の少なくとも一部又は全部が、積層チップの積層方向において、インダクタ121と重複するように、第2チップ40にデカップリング容量122がレイアウトされる。
このように、インダクタ121と少なくとも一部で対応する位置にデカップリング容量122を配置することで、デカップリング容量122をインダクタ121が形成する磁界を遮断する磁界シールドとしても機能させることが可能となる。これにより、インダクタ121が形成する磁界によって各回路が受ける影響を低減できるため、動作安定性を向上させることが可能となる。
1.9.5 第5レイアウト例
図26は、第1の実施形態の第5レイアウト例に係る第2チップのレイアウト例を示す平面図である。図27は、第1の実施形態の第5レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第5レイアウト例における第1チップ30の平面レイアウト例は、例えば、第1~第4レイアウト例において図17又は図21を用いて説明した平面レイアウト例と同様であってよい。そこで本説明では、図17を用いて説明した平面レイアウト例を引用する。また、図27には、図17におけるA-B断面と、図26におけるL-M断面との断面レイアウト例が示されている。
図26は、第1の実施形態の第5レイアウト例に係る第2チップのレイアウト例を示す平面図である。図27は、第1の実施形態の第5レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第5レイアウト例における第1チップ30の平面レイアウト例は、例えば、第1~第4レイアウト例において図17又は図21を用いて説明した平面レイアウト例と同様であってよい。そこで本説明では、図17を用いて説明した平面レイアウト例を引用する。また、図27には、図17におけるA-B断面と、図26におけるL-M断面との断面レイアウト例が示されている。
図26及び図27に示すように、第5レイアウト例では、積層チップの積層方向において、インダクタ121と対応する第2チップ40上の領域に、シールド123が配置されている。すなわち、第5レイアウト例では、デカップリング容量122に代えて、シールド123が、積層チップの積層方向において、インダクタ121の少なくとも一部と重複するように配置されている。
シールド123は、電界シールド及び/又は電磁シールドであり、例えば、インダクタ121が形成する電界及び/又は磁界を打ち消すように、インダクタ121の捲線方向とは逆方向に巻かれた形状を有する。これにより、インダクタ121が形成する電界及び/又は磁界によって各回路が受ける影響を低減できるため、動作安定性を向上させることが可能となる。
1.9.6 第6レイアウト例
図28は、第1の実施形態の第6レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第6レイアウト例における第1チップ30及び第2チップ40の平面レイアウト例は、例えば、第5レイアウト例において図17又は図21を用いて説明した平面レイアウト例と同様であってよい。
図28は、第1の実施形態の第6レイアウト例に係る積層チップの一部の断面レイアウト例を示す断面図である。なお、第6レイアウト例における第1チップ30及び第2チップ40の平面レイアウト例は、例えば、第5レイアウト例において図17又は図21を用いて説明した平面レイアウト例と同様であってよい。
図28に示すように、第6レイアウト例では、第5レイアウト例において第2チップ40に配置されたシールド123に加え、第1チップ30にシールド124が配置されている。シールド124は、例えば、積層チップの積層方向において、インダクタ121の少なくとも一部と重複するように配置されている。
このシールド124には、例えば、第1層間絶縁膜320のCu-Cu接合用のCuパッド321にビア322を介して接続された配線314と同じ第2メタル層が使用されてもよい。
その場合、インダクタ121は、例えば、画素アレイ部101のFEOL(Front-End-Of-Line)301にビア311を介して接続された配線312と同じ第1メタル層の上層インダクタ317が使用されてもよい。上層インダクタ317は、例えば、ビア313と同じ工程で形成されたビア319及び第2メタル層の配線318と、第1層間絶縁膜320のビア324及びCuパッド323と、第2層間絶縁膜420のCuパッド423及びビア424と、第2配線層410の配線414及びビア415とを介して、クロック駆動回路112のインバータのBEOL412に接続される。
このように、二重のシールド123及び124を設けることで、インダクタ121が形成する電界及び/又は磁界によって各回路が受ける影響をより低減できるため、動作安定性をさらに向上させることが可能となる。
1.10 SPAD画素の断面構造例
次に、第1の実施形態に係るSPAD画素20の断面構造例について説明する。図29は、第1の実施形態に係るSPAD画素の断面構造例を示す断面図である。なお、図29には、入射光の光軸を含む面でSPAD画素20を切断した際の断面構造例が示されている。また、図29では、説明の簡略化のため、第1配線層310及び第1層間絶縁膜320を単に第1絶縁層330とし、第2配線層410及び第2層間絶縁膜420を単に第2絶縁層430としている。また、本説明では、第1半導体基板300の裏面(素子形成面とは反対側の面)を光の入射面といた、いわゆる裏面照射型の構造について、例を挙げる。
次に、第1の実施形態に係るSPAD画素20の断面構造例について説明する。図29は、第1の実施形態に係るSPAD画素の断面構造例を示す断面図である。なお、図29には、入射光の光軸を含む面でSPAD画素20を切断した際の断面構造例が示されている。また、図29では、説明の簡略化のため、第1配線層310及び第1層間絶縁膜320を単に第1絶縁層330とし、第2配線層410及び第2層間絶縁膜420を単に第2絶縁層430としている。また、本説明では、第1半導体基板300の裏面(素子形成面とは反対側の面)を光の入射面といた、いわゆる裏面照射型の構造について、例を挙げる。
図29に示すように、SPAD画素20は、例えば、シリコン基板などの第1半導体基板300及び第2半導体基板400と、第1チップ30と第2チップ40との接続面に配置された第1絶縁層330及び第2絶縁層430とを備える。
第1チップ30の第1半導体基板300には、入射光の入射側から見て格子形状を有する素子分離部540が設けられている。素子分離部540は、2次元格子状に配列する個々のSPAD画素20を区画し、隣接するSPAD画素20間での光の漏れ込みを防止する。
素子分離部540は、例えば、第1半導体基板300の表裏面を貫通するトレンチ内に設けられた、いわゆるFTI(Full Trench Isolation)構造を有していてもよいし、第1半導体基板300の表面又は裏面から所定の深さを有するトレンチ内に設けられた、いわゆるDTI(Deep Trench Isolation)構造を有していてもよい。なお、上記トレンチは、第1半導体基板300の上面(素子形成面)側から彫り込まれたトレンチであってもよいし、裏面側から彫り込まれたトレンチであってもよい。また、トレンチの内表面は、絶縁膜509で覆われていてもよい。
素子分離部540は、例えば、上記トレンチ内に設けられた遮光部541と、遮光部541の側面に設けられた高屈折率膜542とを備える。遮光部541には、例えば、タングステン(W)などの、光を遮光する遮光材料を用いることができる。また、高屈折率膜542には、例えば、シリコン酸化物(SiO2)やシリコン窒化物(SiN)など、第1半導体基板300よりも高い屈折率を持つ材料を用いることができる。若しくは、上記構造に代えて、又は、遮光部541の内部に、中空構造を設けた構造とすることも可能である。
第1半導体基板300の裏面における素子分離部540で区画された各領域には、平坦化膜543を介して、SPAD画素20ごとのオンチップレンズ544が設けられている。
第1半導体基板300における素子分離部540で区画されたn型のウェル領域(以下、nウェル領域という)503の内部には、第1半導体基板300の素子形成面(図面中、下面)に設けられたn型半導体領域505と、n型半導体領域505に接触することでn型半導体領域の一部とともにアバランシェ増幅領域R1を形成するp+型半導体領域504とが設けられている。
また、nウェル領域503の周囲には、p型半導体領域502が設けられ、さらにp型半導体領域502の周囲には、これよりも高い濃度のアクセプタを含むp+型半導体領域501が設けられている。p+型半導体領域501は、例えば、フォトダイオード21のアノードに相当する。
p+型半導体領域501は、第1絶縁層330の配線531及びCuパッド523を介して第2チップ40のCuパッド623に接続される。したがって、p+型半導体領域501は、配線531と、Cuパッド523及び623と、配線631とを介して接地される。
なお、第1半導体基板300の素子形成面には、nウェル領域503の一部が配置されていてもよい。その場合、このnウェル領域503にアノードの一部として機能するp+型半導体領域507が設けられてもよい。
n型半導体領域505における素子形成面に露出した領域には、高濃度のn型のドーパントを含むカソードコンタクトが設けられている。カソードコンタクト506は、第1絶縁層330内の配線531(配線312及び314、ビア311及び313に相当)を介して、第1絶縁層330表面のCuパッド521に接続されている。
Cuパッド521にCu-Cu接合される第2チップ40側のCuパッド621は、配線632を介して回路素子640に接続されている。したがって、nウェル領域503で光電変換により発生してアバランシェ増幅領域R1で増幅された電流は、カソードコンタクト506から、配線532と、Cuパッド521及び621と、配線632とを介して、第2チップ40の回路素子640に流入する。なお、第2半導体基板400には、pウェル領域641とnウェル領域642とが設けられ、これらの領域に読出し回路22を構成する各トランジスタ素子が設けられていてよい。
1.10.1 SPAD画素の断面構造の変形例
図30は、第2の実施形態の変形例に係るSPAD画素の断面構造例を示す断面図である。図30に示すように、変形例に係るSPAD画素20は、第1半導体基板300の光の入射面側に、所定周期の凹凸構造(リグともいう)よりなるモスアイ構造545を備える。
図30は、第2の実施形態の変形例に係るSPAD画素の断面構造例を示す断面図である。図30に示すように、変形例に係るSPAD画素20は、第1半導体基板300の光の入射面側に、所定周期の凹凸構造(リグともいう)よりなるモスアイ構造545を備える。
第1半導体基板300の光の入射面側にモスアイ構造545を設けることで、この入射面の屈折率を平坦化膜543の屈折率から第1半導体基板300の屈折率まで徐々に変化することとなるため、第1半導体基板300の光入射面における反射率を低減することが可能となる。それにより、より多くの光を第1半導体基板300内に入射させることが可能となり、その結果、入射光に対する変換効率を高めることが可能となる。
1.11 変形例
以下に、本実施形態の変形例について、幾つか例を挙げて説明する。
以下に、本実施形態の変形例について、幾つか例を挙げて説明する。
1.11.1 第1変形例
図31は、第1変形例に係る受光部の積層構造例を示す模式図である。図31に示すように、インダクタ121は、第1チップ30の中央付近(図17等参照)に限られず、例えば、第1チップ30の四隅のうちの少なくとも1つに片寄せて配置されてもよい。
図31は、第1変形例に係る受光部の積層構造例を示す模式図である。図31に示すように、インダクタ121は、第1チップ30の中央付近(図17等参照)に限られず、例えば、第1チップ30の四隅のうちの少なくとも1つに片寄せて配置されてもよい。
1.11.2 第2変形例
図32は、第2変形例に係る受光部の積層構造例を示す模式図である。図32に示すように、インダクタ121は、渦巻き形状のインダクタに限定されず、例えば、単純な配線221など、誘導性を有する受動素子であれば、如何様にも変形することが可能である。なお、配線221には、直線状、曲線状、折れ線状等の配線が含まれ得る。
図32は、第2変形例に係る受光部の積層構造例を示す模式図である。図32に示すように、インダクタ121は、渦巻き形状のインダクタに限定されず、例えば、単純な配線221など、誘導性を有する受動素子であれば、如何様にも変形することが可能である。なお、配線221には、直線状、曲線状、折れ線状等の配線が含まれ得る。
1.12 作用・効果
以上のように、本実施形態によれば、クロック配線119に対してインダクタ121を接続することで、このインダクタ121の誘導性によって負荷容量118による影響をキャンセルすることが可能となるため、クロック信号伝搬における低消費電力動作およびクロック信号の波形崩れや遅延などを低減することが可能となる。
以上のように、本実施形態によれば、クロック配線119に対してインダクタ121を接続することで、このインダクタ121の誘導性によって負荷容量118による影響をキャンセルすることが可能となるため、クロック信号伝搬における低消費電力動作およびクロック信号の波形崩れや遅延などを低減することが可能となる。
それにより、より正確なデプス画像を生成することが可能となるため、より正確に物体90までの距離を特定又は推定することが可能となる。
そして、上記インダクタ121を、比較的設置スペースに余裕のある第1チップ30に配置した構成とすることで、チップの小型化と高集積化とに与える影響を抑制しつつインダクタが追加されたアバランシェフォトダイオードセンサ及び測距装置を実現することが可能となる。
図33の(a)は、図6に示すノードAを伝搬するクロック信号の波形例を示す図であり、(b)は、図6に示すノードBを伝搬するクロック信号の波形例を示す図であり、(c)は、図6に示すノードCを伝搬するクロック信号の波形例を示す図である。また、同図の(d)は、第1の実施形態に係るインダクタを設けなかった場合の図6に示すノードCを伝搬するクロック信号の波形例を示す図である。クロック駆動回路112のドライブ能力を図33の(c)と比較して高めている。ドライブ能力を高めるためにはクロック駆動回路112の内部のトランジスタのサイズを大きくする必要があり、サイズを大きくすることによりトランジスタの寄生容量も大きくなる。寄生容量をキャンセルしないことに加えトランジスタの寄生容量も大きくなるために式(3)からも分かるように消費電力は増加する。
図33の(a)に示すように、クロック生成回路111から出力された矩形のクロック信号は、(b)に示すように、交流波形のクロック信号としてクロック配線119を伝搬する。そして、(c)に示すように、局所クロック駆動回路115において、クロック生成回路111から出力された矩形波と略等しい矩形波に復元されて、時間計測回路116へ供給される。
これに対し、図33の(d)に示すように、クロック配線119に対してインダクタ121を接続しなかった場合、局所クロック駆動回路115において復元されるクロック信号は、クロック配線119を充放電する際の消費電力により、立ち上がりと立ち下がりとが萎えた波形となる。これは、クロック配線119に対してインダクタ121を接続することで、クロック信号の波形崩れや遅延などが低減されたことを示している。
2.第2の実施形態
次に、第2の実施形態について、以下に図面を参照して詳細に説明する。第1の実施形態では、本開示に係る技術の適用先として、ToFセンサ1を例に挙げた。これに対し、第2の実施形態では、本開示に係る技術の適用先として、2次元画像を取得する固体撮像装置(イメージセンサともいう)を例示する。
次に、第2の実施形態について、以下に図面を参照して詳細に説明する。第1の実施形態では、本開示に係る技術の適用先として、ToFセンサ1を例に挙げた。これに対し、第2の実施形態では、本開示に係る技術の適用先として、2次元画像を取得する固体撮像装置(イメージセンサともいう)を例示する。
なお、本実施形態では、同一の画素の縦方向にグリーン(G)、ブルー(B)及びレッド(R)それぞれの波長の光を光電変換する光電変換領域が積層された構造を備える積層型の固体撮像装置を例に挙げる。また、以下の説明において、第1の実施形態と同様の構成及び動作については、それらを引用することで、その詳細な説明を省略する。
2.1 電子機器の構成例
図34は、第2の実施形態に係る固体撮像装置を搭載した電子機器の概略構成例を示すブロック図である。図34に示すように、電子機器2000は、例えば、撮像レンズ2020と、固体撮像装置2100と、記憶部2030と、プロセッサ2040とを備える。
図34は、第2の実施形態に係る固体撮像装置を搭載した電子機器の概略構成例を示すブロック図である。図34に示すように、電子機器2000は、例えば、撮像レンズ2020と、固体撮像装置2100と、記憶部2030と、プロセッサ2040とを備える。
撮像レンズ2020は、入射光を集光してその像を固体撮像装置2100の受光面に結像する光学系の一例である。受光面とは、固体撮像装置2100における光電変換素子が配列する面であってよい。固体撮像装置2100は、入射光を光電変換して画像データを生成する。また、固体撮像装置2100は、生成した画像データに対し、ノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。
記憶部2030は、例えば、フラッシュメモリやDRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)等で構成され、固体撮像装置2100から入力された画像データ等を記録する。
プロセッサ2040は、例えば、CPU(Central Processing Unit)等を用いて構成され、オペレーティングシステムや各種アプリケーションソフトウエア等を実行するアプリケーションプロセッサや、GPU(Graphics Processing Unit)やベースバンドプロセッサなどが含まれ得る。プロセッサ2040は、固体撮像装置2100から入力された画像データや記憶部2030から読み出した画像データ等に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワークを介して外部へ送信したりする。
2.2 固体撮像装置の構成例
図35は、第2の実施形態に係るCMOS型の固体撮像装置(以下、単にイメージセンサという)の概略構成例を示すブロック図である。ここで、CMOS型のイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
図35は、第2の実施形態に係るCMOS型の固体撮像装置(以下、単にイメージセンサという)の概略構成例を示すブロック図である。ここで、CMOS型のイメージセンサとは、CMOSプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
図35に示すように、イメージセンサ2100は、例えば、画素アレイ部2101と、垂直駆動回路2102と、カラム処理回路2103と、水平駆動回路2104と、タイミング制御回路2105と、信号処理部2108と、データ格納部2109とを備える。以下の説明において、垂直駆動回路2102、カラム処理回路2103、水平駆動回路2104、タイミング制御回路2105、信号処理部2108及びデータ格納部2109は、周辺回路とも称される。
画素アレイ部2101は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換素子を有する単位画素2120が行方向及び列方向に、すなわち、行列状に2次元格子状(以下、行列状という)に配置された構成を有する。ここで、行方向とは画素行の画素の配列方向(図面中、横方向)をいい、列方向とは画素列の画素の配列方向(図面中、縦方向)をいう。
画素アレイ部2101では、行列状の画素配列に対し、画素行ごとに画素駆動線LDが行方向に沿って配線され、画素列ごとに垂直信号線VSLが列方向に沿って配線されている。画素駆動線LDは、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図35では、画素駆動線LDが1本ずつの配線として示されているが、1本ずつに限られるものではない。画素駆動線LDの一端は、垂直駆動回路2102の各行に対応した出力端に接続されている。
垂直駆動回路2102は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部2101の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動回路2102は、当該垂直駆動回路2102を制御するタイミング制御回路2105と共に、画素アレイ部2101の各画素の動作を制御する駆動部を構成している。この垂直駆動回路2102はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系との2つの走査系を備えている。
読出し走査系は、単位画素2120の各画素から信号を読み出すために、画素アレイ部2101の単位画素2120の各画素を行単位で順に選択走査する。単位画素2120の各画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素2120の各画素の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系で不要電荷を掃き出す(リセットする)ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する(電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応している。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素2120の各画素における電荷の蓄積期間(露光期間ともいう)となる。
垂直駆動回路2102によって選択走査された画素行の各単位画素2120の各画素から出力される信号は、画素列ごとに垂直信号線VSLの各々を通してカラム処理回路2103に入力される。カラム処理回路2103は、画素アレイ部2101の画素列ごとに、選択行の各画素から垂直信号線VSLを通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理回路2103は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling:相関二重サンプリング)処理や、DDS(Double Data Sampling)処理を行う。例えば、CDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理回路2103は、その他にも、例えば、AD(アナログ-デジタル)変換機能を備え、光電変換素子から読み出され得たアナログの画素信号をデジタル信号に変換して出力する。
水平駆動回路2104は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理回路2103の画素列に対応する読出し回路(以下、画素回路という)を順番に選択する。この水平駆動回路2104による選択走査により、カラム処理回路2103において画素回路ごとに信号処理された画素信号が順番に出力される。
タイミング制御回路2105は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動回路2102、カラム処理回路2103、及び、水平駆動回路2104などの駆動制御を行う。
信号処理部2108は、少なくとも演算処理機能を有し、カラム処理回路2103から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部2109は、信号処理部2108での信号処理にあたって、その処理に必要なデータを一時的に格納する。
なお、信号処理部2108から出力された画像データは、例えば、イメージセンサ2100を搭載する電子機器2000におけるプロセッサ2040等において所定の処理が実行されたり、所定のネットワークを介して外部へ送信されたりしてもよい。
2.3 固体撮像装置の積層構造例
図36は、第2の実施形態に係るイメージセンサの積層構造例を示す図である。図36に示すように、イメージセンサ2100は、第1チップ2130と第2チップ2140とが上下に積層されたスタック構造を備える。第1チップ2130は、例えば、第1の実施形態に係る第1チップ30と対応するチップであり、複数の単位画素2120が行列状に配列する画素アレイ部2101を備える。また、第2チップ2140は、例えば、第1の実施形態に係る第2チップ40と対応するチップであり、図35における周辺回路等を備える。
図36は、第2の実施形態に係るイメージセンサの積層構造例を示す図である。図36に示すように、イメージセンサ2100は、第1チップ2130と第2チップ2140とが上下に積層されたスタック構造を備える。第1チップ2130は、例えば、第1の実施形態に係る第1チップ30と対応するチップであり、複数の単位画素2120が行列状に配列する画素アレイ部2101を備える。また、第2チップ2140は、例えば、第1の実施形態に係る第2チップ40と対応するチップであり、図35における周辺回路等を備える。
第1チップ2130と第2チップ2140との接合には、例えば、それぞれの接合面を平坦化して両者を電子間力で貼り合わせる、いわゆる直接接合を用いることができる。ただし、これに限定されず、例えば、互いの接合面に形成された銅(Cu)製の電極パッド同士をボンディングする、いわゆるCu-Cu接合や、その他、バンプ接合などを用いることも可能である。
また、第1チップ2130と第2チップ2140とは、例えば、半導体基板を貫通するTSV(Through-Silicon Via)などの接続部を介して電気的に接続される。TSVを用いた接続には、例えば、第1チップ2130に設けられたTSVと第1チップ2130から第2チップ2140にかけて設けられたTSVとの2つのTSVをチップ外表で接続する、いわゆるツインTSV方式や、第1チップ2130から第2チップ2140まで貫通するTSVで両者を接続する、いわゆるシェアードTSV方式などを採用することができる。
ただし、第1チップ2130と第2チップ2140との接合にCu-Cu接合やバンプ接合を用いた場合には、Cu-Cu接合部やバンプ接合部を介して両者が電気的に接続される。
2.4 画素の構成例
図37は、第2の実施形態に係る画素の概略構成例を示す回路図である。図37に示すように、単位画素2120は、フォトダイオードPD1と、転送トランジスタTRG1と、リセットトランジスタRST1と、増幅トランジスタAMP1と、選択トランジスタSEL1と、浮遊拡散層FD1とを備える。
図37は、第2の実施形態に係る画素の概略構成例を示す回路図である。図37に示すように、単位画素2120は、フォトダイオードPD1と、転送トランジスタTRG1と、リセットトランジスタRST1と、増幅トランジスタAMP1と、選択トランジスタSEL1と、浮遊拡散層FD1とを備える。
選択トランジスタSEL1のゲートには、画素駆動線LDに含まれる選択トランジスタ駆動線が接続され、リセットトランジスタRST1のゲートには、画素駆動線LDに含まれるリセットトランジスタ駆動線が接続され、転送トランジスタTRG1のゲートには、画素駆動線LDに含まれる転送トランジスタ駆動線が接続される。また、増幅トランジスタAMP1のドレインには、カラム処理回路2103に一端が接続される垂直信号線VSL1が選択トランジスタSEL1を介して接続される。
以下の説明において、リセットトランジスタRST1、増幅トランジスタAMP1と及び選択トランジスタSEL1は、まとめて画素回路とも称される。この画素回路には、浮遊拡散領域FD1及び/又は転送トランジスタTRG1が含まれてもよい。
フォトダイオードPD1は、入射した光を光電変換する。転送トランジスタTRG1は、フォトダイオードPD1に発生した電荷を転送する。浮遊拡散層FD1は、転送トランジスタTRG1が転送した電荷を蓄積する。増幅トランジスタAMP1は、浮遊拡散領域FD1に蓄積された電荷に応じた電圧値の画素信号を垂直信号線VSL1に出現させる。リセットトランジスタRST1は、浮遊拡散領域FD1に蓄積された電荷を放出する。選択トランジスタSEL1は、読出し対象の単位画素2120を選択する。
フォトダイオードPD1のアノードは、接地されており、カソ-ドは、転送トランジスタTRG1のソースに接続されている。転送トランジスタTRG1のドレインは、リセットトランジスタRST1のソースおよび増幅トランジスタAMP1のゲートに接続されており、これらの接続点であるノードが浮遊拡散領域FD1を構成する。なお、リセットトランジスタRST1のドレインは、不図示の垂直リセット入力線に接続されている。
増幅トランジスタAMP1のソースは、不図示の垂直電流供給線に接続されている。増幅トランジスタAMP1のドレインは、選択トランジスタSEL1のソースに接続されており、選択トランジスタSEL1のドレインは、垂直信号線VSL1に接続されている。
浮遊拡散領域FD1は、蓄積している電荷をその電荷量に応じた電圧値の電圧に変換する。なお、浮遊拡散領域FD1は、例えば、対接地容量であってもよい。ただし、これに限定されず、浮遊拡散領域FD1は、転送トランジスタTRG1のドレインとリセットトランジスタRST1のソースと増幅トランジスタAMP1のゲートとが接続するノードにキャパシタなどを意図的に接続することで付加された容量であってもよい。
2.5 クロック供給回路の概略例
次に、本実施形態に係る固体撮像装置2100におけるクロック供給回路110について説明する。図38は、第2の実施形態に係るクロック供給回路の概略例を示すブロック図である。ただし、図38には、カラム処理回路2103における各AD変換器2103a~2103nへクロック信号を供給する構成が抽出されている。AD変換器2103a~2103nは、画素列に対して一対一に設けられた、いわゆるカラムAD変換器に限定されず、単位画素2120に対して一対一に設けられるなど、種々変更されてよい。
次に、本実施形態に係る固体撮像装置2100におけるクロック供給回路110について説明する。図38は、第2の実施形態に係るクロック供給回路の概略例を示すブロック図である。ただし、図38には、カラム処理回路2103における各AD変換器2103a~2103nへクロック信号を供給する構成が抽出されている。AD変換器2103a~2103nは、画素列に対して一対一に設けられた、いわゆるカラムAD変換器に限定されず、単位画素2120に対して一対一に設けられるなど、種々変更されてよい。
図38に示すように、本実施形態に係るクロック供給回路110は、例えば、第1の実施形態において図5を用いて説明したクロック供給回路110と同様の構成を備え、各局所クロック駆動回路115a~115nがカラム処理回路2103における各AD変換器2103a~2103nへクロックを供給する。
また、クロック駆動回路112は、不図示の配線を介して、タイミング制御回路2105や信号処理部2108やデータ格納部2109へもクロック信号を供給する。タイミング制御回路2105は、供給されたクロック信号をマスタクロックとし、入力されたクロック信号に基づいて、垂直駆動回路2102及び水平駆動回路2104へ各種パルス信号や内部クロックを供給する。なお、カラム処理回路2103へのクロック供給は、タイミング制御回路2105を介して行なわれてもよい。
2.6 作用・効果
以上のように、本実施形態においても、第1の実施形態と同様に、クロック配線119に対してインダクタ121を接続することで、このインダクタ121の誘導性によって負荷容量118による影響をキャンセルすることが可能となるため、低消費電力でクロック信号の波形崩れや遅延などを低減することが可能となる。
以上のように、本実施形態においても、第1の実施形態と同様に、クロック配線119に対してインダクタ121を接続することで、このインダクタ121の誘導性によって負荷容量118による影響をキャンセルすることが可能となるため、低消費電力でクロック信号の波形崩れや遅延などを低減することが可能となる。
それにより、より正確な読出し駆動が可能となるため、イメージセンサ2100から画像データを取得するフレームレートを高めることが可能となる。
そして、上記インダクタ121を、比較的設置スペースに余裕のある第1チップ2130に配置した構成とすることで、チップの小型化と高集積化とに与える影響を抑制しつつインダクタが追加された固体撮像装置及び電子機器を実現することが可能となる。
その他の構成、動作及び効果は、第1の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
3.応用例
また、本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
また、本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図39は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム12000は、通信ネットワーク12001を介して接続された複数の電子制御ユニットを備える。図39に示した例では、車両制御システム12000は、駆動系制御ユニット12010、ボディ系制御ユニット12020、車外情報検出ユニット12030、車内情報検出ユニット12040、及び統合制御ユニット12050を備える。また、統合制御ユニット12050の機能構成として、マイクロコンピュータ12051、音声画像出力部12052、及び車載ネットワークI/F(Interface)12053が図示されている。
駆動系制御ユニット12010は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット12010は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット12020は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット12020は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット12020には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット12020は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット12030は、車両制御システム12000を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット12030には、撮像部12031が接続される。車外情報検出ユニット12030は、撮像部12031に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット12030は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部12031は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部12031は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部12031が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット12040は、車内の情報を検出する。車内情報検出ユニット12040には、例えば、運転者の状態を検出する運転者状態検出部12041が接続される。運転者状態検出部12041は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット12040は、運転者状態検出部12041から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット12010に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むADAS(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030又は車内情報検出ユニット12040で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ12051は、車外情報検出ユニット12030で取得される車外の情報に基づいて、ボディ系制御ユニット12020に対して制御指令を出力することができる。例えば、マイクロコンピュータ12051は、車外情報検出ユニット12030で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部12052は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図39の例では、出力装置として、オーディオスピーカ12061、表示部12062及びインストルメントパネル12063が例示されている。表示部12062は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図40は、撮像部12031の設置位置の例を示す図である。
図40では、撮像部12031として、撮像部12101、12102、12103、12104、12105を有する。
撮像部12101、12102、12103、12104、12105は、例えば、車両12100のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部12101及び車室内のフロントガラスの上部に備えられる撮像部12105は、主として車両12100の前方の画像を取得する。サイドミラーに備えられる撮像部12102、12103は、主として車両12100の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部12104は、主として車両12100の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部12105は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図40には、撮像部12101ないし12104の撮影範囲の一例が示されている。撮像範囲12111は、フロントノーズに設けられた撮像部12101の撮像範囲を示し、撮像範囲12112,12113は、それぞれサイドミラーに設けられた撮像部12102,12103の撮像範囲を示し、撮像範囲12114は、リアバンパ又はバックドアに設けられた撮像部12104の撮像範囲を示す。例えば、撮像部12101ないし12104で撮像された画像データが重ね合わせられることにより、車両12100を上方から見た俯瞰画像が得られる。
撮像部12101ないし12104の少なくとも1つは、距離情報を取得する機能を有していてもよい。例えば、撮像部12101ないし12104の少なくとも1つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を基に、撮像範囲12111ないし12114内における各立体物までの距離と、この距離の時間的変化(車両12100に対する相対速度)を求めることにより、特に車両12100の進行路上にある最も近い立体物で、車両12100と略同じ方向に所定の速度(例えば、0km/h以上)で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ12051は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御(追従停止制御も含む)や自動加速制御(追従発進制御も含む)等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ12051は、撮像部12101ないし12104から得られた距離情報を元に、立体物に関する立体物データを、2輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ12051は、車両12100の周辺の障害物を、車両12100のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ12051は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ12061や表示部12062を介してドライバに警報を出力することや、駆動系制御ユニット12010を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部12101ないし12104の少なくとも1つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ12051は、撮像部12101ないし12104の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部12101ないし12104の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ12051が、撮像部12101ないし12104の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部12052は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部12062を制御する。また、音声画像出力部12052は、歩行者を示すアイコン等を所望の位置に表示するように表示部12062を制御してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部12031、車外情報検出ユニット12030、車内情報検出ユニット12040、運転者状態検出部12041等に適用され得る。これらに本開示に係る技術を適用することにより、チップサイズの大型化を抑制しつつ、正確なデプス画像の取得や画像データの読出し速度の高速化が可能となるため、ドライバの運転をより好適にサポートするなどの効果を得ることが可能となる。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の各実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
さらに、上述した各実施形態は、それぞれ単独で使用されてもよいし、他の実施形態と組み合わせて使用されてもよい。
なお、本技術は以下のような構成も取ることができる。
(1)
アバランシェフォトダイオードを備える第1チップと、
前記第1チップに接合された第2チップと、
を備え、
前記第2チップは、
前記アバランシェフォトダイオードに電気的に接続された周辺回路と、
前記周辺回路へクロック信号を供給するクロック供給回路と、
前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線と、
を備え、
前記第1チップは、前記クロック配線に接続されたインダクタを備える
アバランシェフォトダイオードセンサ。
(2)
前記周辺回路は、前記クロック供給回路と前記インダクタとの間の前記クロック配線に直列又は並列に接続されている前記(1)に記載のアバランシェフォトダイオードセンサ。
(3)
前記インダクタに直列接続されたデカップリング容量をさらに備え、
前記クロック配線の一方の端には前記クロック供給回路が接続され、前記クロック配線の他方の端には、前記インダクタ又は前記デカップリング容量が接続されている
前記(1)又は(2)に記載のアバランシェフォトダイオードセンサ。
(4)
前記デカップリング容量は、前記第1チップに配置されている前記(3)に記載のアバランシェフォトダイオードセンサ。
(5)
前記インダクタは、渦巻き形状を有する前記(1)~(4)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(6)
前記インダクタは、少なくとも一部に直線形状、曲線形状及び折れ線形状のうちの少なくとも1つを含む配線である前記(1)~(5)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(7)
前記第2チップは、前記第1チップとの積層方向において前記インダクタと対応する領域に配置されたシールドをさらに備える前記(1)~(6)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(8)
前記シールドは、電界シールド又は磁界シールドである前記(7)に記載のアバランシェフォトダイオードセンサ。
(9)
前記クロック供給回路は、
前記クロック配線に接続されたクロック駆動回路と、
クロック信号を生成して該生成したクロック信号を前記クロック駆動回路へ供給するクロック生成回路と、
を含む前記(1)~(8)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(10)
前記周辺回路は、複数の系統に分かれており、
前記クロック配線は、前記クロック供給回路と前記インダクタとの間を接続する主クロック配線と、前記主クロック配線から分岐して前記系統それぞれに接続された局所クロック配線とを含む
前記(9)に記載のアバランシェフォトダイオードセンサ。
(11)
前記クロック供給回路は、前記局所クロック配線それぞれに一対一に接続され、前記複数の系統それぞれに前記クロック信号を供給する複数の局所クロック駆動回路をさらに含む前記(10)に記載のアバランシェフォトダイオードセンサ。
(12)
前記クロック配線に接続され、前記クロック供給回路から供給された前記クロック信号の共振周波数を調整する共振周波数調整回路をさらに備える前記(1)~(11)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(13)
前記第1チップは、前記第2チップとの接続面に配置され、前記インダクタに接続する前記クロック配線の一部に接続された銅製の第1パッドをさらに備え、
前記第2チップは、前記第1チップとの接続面に配置され、前記クロック供給回路に接続する前記クロック配線の他の一部に接続された銅製の第2パッドをさらに備え、
前記第1チップと前記第2チップとは、前記第1パッドと前記第2パッドとを接合することで、機械的及び電気的に接続されている
前記(1)~(12)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(14)
照射光を出力する発光部と、
前記照射光の反射光を含む光を受光する受光部と、
前記受光部で受光された前記光の検出信号に基づいて物体までの距離を特定又は推定する演算部と、
を備え、
前記受光部は、
アバランシェフォトダイオードを備える第1チップと、
前記第1チップに接合された第2チップと、
を備え、
前記第2チップは、
前記アバランシェフォトダイオードに電気的に接続された周辺回路と、
前記周辺回路へクロック信号を供給するクロック供給回路と、
前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線と、
を備え、
前記第1チップは、前記クロック配線に接続されたインダクタを備える
測距装置。
(1)
アバランシェフォトダイオードを備える第1チップと、
前記第1チップに接合された第2チップと、
を備え、
前記第2チップは、
前記アバランシェフォトダイオードに電気的に接続された周辺回路と、
前記周辺回路へクロック信号を供給するクロック供給回路と、
前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線と、
を備え、
前記第1チップは、前記クロック配線に接続されたインダクタを備える
アバランシェフォトダイオードセンサ。
(2)
前記周辺回路は、前記クロック供給回路と前記インダクタとの間の前記クロック配線に直列又は並列に接続されている前記(1)に記載のアバランシェフォトダイオードセンサ。
(3)
前記インダクタに直列接続されたデカップリング容量をさらに備え、
前記クロック配線の一方の端には前記クロック供給回路が接続され、前記クロック配線の他方の端には、前記インダクタ又は前記デカップリング容量が接続されている
前記(1)又は(2)に記載のアバランシェフォトダイオードセンサ。
(4)
前記デカップリング容量は、前記第1チップに配置されている前記(3)に記載のアバランシェフォトダイオードセンサ。
(5)
前記インダクタは、渦巻き形状を有する前記(1)~(4)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(6)
前記インダクタは、少なくとも一部に直線形状、曲線形状及び折れ線形状のうちの少なくとも1つを含む配線である前記(1)~(5)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(7)
前記第2チップは、前記第1チップとの積層方向において前記インダクタと対応する領域に配置されたシールドをさらに備える前記(1)~(6)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(8)
前記シールドは、電界シールド又は磁界シールドである前記(7)に記載のアバランシェフォトダイオードセンサ。
(9)
前記クロック供給回路は、
前記クロック配線に接続されたクロック駆動回路と、
クロック信号を生成して該生成したクロック信号を前記クロック駆動回路へ供給するクロック生成回路と、
を含む前記(1)~(8)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(10)
前記周辺回路は、複数の系統に分かれており、
前記クロック配線は、前記クロック供給回路と前記インダクタとの間を接続する主クロック配線と、前記主クロック配線から分岐して前記系統それぞれに接続された局所クロック配線とを含む
前記(9)に記載のアバランシェフォトダイオードセンサ。
(11)
前記クロック供給回路は、前記局所クロック配線それぞれに一対一に接続され、前記複数の系統それぞれに前記クロック信号を供給する複数の局所クロック駆動回路をさらに含む前記(10)に記載のアバランシェフォトダイオードセンサ。
(12)
前記クロック配線に接続され、前記クロック供給回路から供給された前記クロック信号の共振周波数を調整する共振周波数調整回路をさらに備える前記(1)~(11)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(13)
前記第1チップは、前記第2チップとの接続面に配置され、前記インダクタに接続する前記クロック配線の一部に接続された銅製の第1パッドをさらに備え、
前記第2チップは、前記第1チップとの接続面に配置され、前記クロック供給回路に接続する前記クロック配線の他の一部に接続された銅製の第2パッドをさらに備え、
前記第1チップと前記第2チップとは、前記第1パッドと前記第2パッドとを接合することで、機械的及び電気的に接続されている
前記(1)~(12)の何れか1項に記載のアバランシェフォトダイオードセンサ。
(14)
照射光を出力する発光部と、
前記照射光の反射光を含む光を受光する受光部と、
前記受光部で受光された前記光の検出信号に基づいて物体までの距離を特定又は推定する演算部と、
を備え、
前記受光部は、
アバランシェフォトダイオードを備える第1チップと、
前記第1チップに接合された第2チップと、
を備え、
前記第2チップは、
前記アバランシェフォトダイオードに電気的に接続された周辺回路と、
前記周辺回路へクロック信号を供給するクロック供給回路と、
前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線と、
を備え、
前記第1チップは、前記クロック配線に接続されたインダクタを備える
測距装置。
1 ToFセンサ
10 APDセンサ
11 制御部
13 発光部
14 受光部
15 演算部
19 外部I/F
20 SPAD画素
21 フォトダイオード
22 読出し回路
23 クエンチ抵抗
24 選択トランジスタ
25 デジタル変換器
251 抵抗
252 NMOSトランジスタ
26 インバータ
261 PMOSトランジスタ
262 NMOSトランジスタ
27 バッファ
30 第1チップ
40 第2チップ
50 マクロ画素
60 SPAD加算部
80 ホスト
90 物体
101、101A、101B 画素アレイ部
102 画素駆動回路
103 出力回路
104、104A、104B、104a~104n 駆動/出力回路
105、105A、105B タイミング制御回路
110 クロック供給回路
111 クロック生成回路
112 クロック駆動回路
113、114a~114n ESD保護回路
115、115a~115n 局所クロック駆動回路
116、116A、116B、116a~116n 時間計測回路
117 共振周波数調整回路
118 負荷容量
119 クロック配線
120 接続部
121、121A、121B、121C インダクタ
122 デカップリング容量
122A BEOL(デカップリング容量)
123、124 シールド
130、130A、130B 距離情報処理回路
221 配線(誘導性受動素子)
300 第1半導体基板
301 FEOL(画素アレイ部)
310 第1配線層
311、313、316 ビア
312、314 配線
315 下層インダクタ
317 上層インダクタ
320 第1層間絶縁膜
321、323、325 Cuパッド
322、324、326 ビア
330 第1絶縁層
400 第2半導体基板
401 FEOL(PLL)
402 FEOL(インバータ)
403 FEOL(駆動/出力回路)
410 第2配線層
411 BEOL(PLL)
412 BEOL(インバータ)
413 BEOL(駆動/出力回路)
414、416、418 配線
415、417、419 ビア
420 第2層間絶縁膜
421、423、425 Cuパッド
422、424、426 ビア
430 第2絶縁層
501 p+型半導体領域
502 p型半導体領域
503 nウェル領域
504 p+型半導体領域
505 n型半導体領域
506 カソードコンタクト
507 p+型半導体領域
509 絶縁膜
521、523、621、623 Cuパッド
531、532、631、632 配線
540 素子分離部
541 遮光部
542 高屈折率膜
543 平坦化膜
544 オンチップレンズ
545 モスアイ構造
640 回路素子
641 pウェル領域
642 nウェル領域
2000 電子機器
2020 撮像レンズ
2030 記憶部
2040 プロセッサ
2100 固体撮像装置(イメージセンサ)
2101 画素アレイ部
2102 垂直駆動回路
2103 カラム処理回路
2103a~2103n AD変換器
2104 水平駆動回路
2105 タイミング制御回路
2108 信号処理部
2109 データ格納部
2120 単位画素
2130 第1チップ
2140 第2チップ
AMP1 増幅トランジスタ
FD1 浮遊拡散層
L1 照射光
L2 反射光
LD 画素駆動線
LS 出力信号線
PD1 フォトダイオード
R1 アバランシェ増幅領域
RST1 リセットトランジスタ
SEL1 選択トランジスタ
TRG1 転送トランジスタ
VSL、VSL1 垂直信号線
10 APDセンサ
11 制御部
13 発光部
14 受光部
15 演算部
19 外部I/F
20 SPAD画素
21 フォトダイオード
22 読出し回路
23 クエンチ抵抗
24 選択トランジスタ
25 デジタル変換器
251 抵抗
252 NMOSトランジスタ
26 インバータ
261 PMOSトランジスタ
262 NMOSトランジスタ
27 バッファ
30 第1チップ
40 第2チップ
50 マクロ画素
60 SPAD加算部
80 ホスト
90 物体
101、101A、101B 画素アレイ部
102 画素駆動回路
103 出力回路
104、104A、104B、104a~104n 駆動/出力回路
105、105A、105B タイミング制御回路
110 クロック供給回路
111 クロック生成回路
112 クロック駆動回路
113、114a~114n ESD保護回路
115、115a~115n 局所クロック駆動回路
116、116A、116B、116a~116n 時間計測回路
117 共振周波数調整回路
118 負荷容量
119 クロック配線
120 接続部
121、121A、121B、121C インダクタ
122 デカップリング容量
122A BEOL(デカップリング容量)
123、124 シールド
130、130A、130B 距離情報処理回路
221 配線(誘導性受動素子)
300 第1半導体基板
301 FEOL(画素アレイ部)
310 第1配線層
311、313、316 ビア
312、314 配線
315 下層インダクタ
317 上層インダクタ
320 第1層間絶縁膜
321、323、325 Cuパッド
322、324、326 ビア
330 第1絶縁層
400 第2半導体基板
401 FEOL(PLL)
402 FEOL(インバータ)
403 FEOL(駆動/出力回路)
410 第2配線層
411 BEOL(PLL)
412 BEOL(インバータ)
413 BEOL(駆動/出力回路)
414、416、418 配線
415、417、419 ビア
420 第2層間絶縁膜
421、423、425 Cuパッド
422、424、426 ビア
430 第2絶縁層
501 p+型半導体領域
502 p型半導体領域
503 nウェル領域
504 p+型半導体領域
505 n型半導体領域
506 カソードコンタクト
507 p+型半導体領域
509 絶縁膜
521、523、621、623 Cuパッド
531、532、631、632 配線
540 素子分離部
541 遮光部
542 高屈折率膜
543 平坦化膜
544 オンチップレンズ
545 モスアイ構造
640 回路素子
641 pウェル領域
642 nウェル領域
2000 電子機器
2020 撮像レンズ
2030 記憶部
2040 プロセッサ
2100 固体撮像装置(イメージセンサ)
2101 画素アレイ部
2102 垂直駆動回路
2103 カラム処理回路
2103a~2103n AD変換器
2104 水平駆動回路
2105 タイミング制御回路
2108 信号処理部
2109 データ格納部
2120 単位画素
2130 第1チップ
2140 第2チップ
AMP1 増幅トランジスタ
FD1 浮遊拡散層
L1 照射光
L2 反射光
LD 画素駆動線
LS 出力信号線
PD1 フォトダイオード
R1 アバランシェ増幅領域
RST1 リセットトランジスタ
SEL1 選択トランジスタ
TRG1 転送トランジスタ
VSL、VSL1 垂直信号線
Claims (14)
- アバランシェフォトダイオードを備える第1チップと、
前記第1チップに接合された第2チップと、
を備え、
前記第2チップは、
前記アバランシェフォトダイオードに電気的に接続された周辺回路と、
前記周辺回路へクロック信号を供給するクロック供給回路と、
前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線と、
を備え、
前記第1チップは、前記クロック配線に接続されたインダクタを備える
アバランシェフォトダイオードセンサ。 - 前記周辺回路は、前記クロック供給回路と前記インダクタとの間の前記クロック配線に直列又は並列に接続されている請求項1に記載のアバランシェフォトダイオードセンサ。
- 前記インダクタに直列接続されたデカップリング容量をさらに備え、
前記クロック配線の一方の端には前記クロック供給回路が接続され、前記クロック配線の他方の端には、前記インダクタ又は前記デカップリング容量が接続されている
請求項1に記載のアバランシェフォトダイオードセンサ。 - 前記デカップリング容量は、前記第1チップに配置されている請求項3に記載のアバランシェフォトダイオードセンサ。
- 前記インダクタは、渦巻き形状を有する請求項1に記載のアバランシェフォトダイオードセンサ。
- 前記インダクタは、少なくとも一部に直線形状、曲線形状及び折れ線形状のうちの少なくとも1つを含む配線である請求項1に記載のアバランシェフォトダイオードセンサ。
- 前記第2チップは、前記第1チップとの積層方向において前記インダクタと対応する領域に配置されたシールドをさらに備える請求項1に記載のアバランシェフォトダイオードセンサ。
- 前記シールドは、電界シールド又は磁界シールドである請求項7に記載のアバランシェフォトダイオードセンサ。
- 前記クロック供給回路は、
前記クロック配線に接続されたクロック駆動回路と、
クロック信号を生成して該生成したクロック信号を前記クロック駆動回路へ供給するクロック生成回路と、
を含む請求項1に記載のアバランシェフォトダイオードセンサ。 - 前記周辺回路は、複数の系統に分かれており、
前記クロック配線は、前記クロック供給回路と前記インダクタとの間を接続する主クロック配線と、前記主クロック配線から分岐して前記系統それぞれに接続された局所クロック配線とを含む
請求項9に記載のアバランシェフォトダイオードセンサ。 - 前記クロック供給回路は、前記局所クロック配線それぞれに一対一に接続され、前記複数の系統それぞれに前記クロック信号を供給する複数の局所クロック駆動回路をさらに含む請求項10に記載のアバランシェフォトダイオードセンサ。
- 前記クロック配線に接続され、前記クロック供給回路から供給された前記クロック信号の共振周波数を調整する共振周波数調整回路をさらに備える請求項1に記載のアバランシェフォトダイオードセンサ。
- 前記第1チップは、前記第2チップとの接続面に配置され、前記インダクタに接続する前記クロック配線の一部に接続された銅製の第1パッドをさらに備え、
前記第2チップは、前記第1チップとの接続面に配置され、前記クロック供給回路に接続する前記クロック配線の他の一部に接続された銅製の第2パッドをさらに備え、
前記第1チップと前記第2チップとは、前記第1パッドと前記第2パッドとを接合することで、機械的及び電気的に接続されている
請求項1に記載のアバランシェフォトダイオードセンサ。 - 照射光を出力する発光部と、
前記照射光の反射光を含む光を受光する受光部と、
前記受光部で受光された前記光の検出信号に基づいて物体までの距離を特定又は推定する演算部と、
を備え、
前記受光部は、
アバランシェフォトダイオードを備える第1チップと、
前記第1チップに接合された第2チップと、
を備え、
前記第2チップは、
前記アバランシェフォトダイオードに電気的に接続された周辺回路と、
前記周辺回路へクロック信号を供給するクロック供給回路と、
前記クロック供給回路から出力された前記クロック信号を前記周辺回路へ伝搬するクロック配線と、
を備え、
前記第1チップは、前記クロック配線に接続されたインダクタを備える
測距装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019114143A JP2021002542A (ja) | 2019-06-19 | 2019-06-19 | アバランシェフォトダイオードセンサ及び測距装置 |
JP2019-114143 | 2019-06-19 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2020255722A1 true WO2020255722A1 (ja) | 2020-12-24 |
Family
ID=73995142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2020/022003 WO2020255722A1 (ja) | 2019-06-19 | 2020-06-03 | アバランシェフォトダイオードセンサ及び測距装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2021002542A (ja) |
WO (1) | WO2020255722A1 (ja) |
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WO2023042428A1 (ja) * | 2021-09-16 | 2023-03-23 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
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- 2019-06-19 JP JP2019114143A patent/JP2021002542A/ja active Pending
-
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- 2020-06-03 WO PCT/JP2020/022003 patent/WO2020255722A1/ja active Application Filing
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