WO2016071340A1 - Verfahren zur herstellung zumindest eines optoelektronischen halbleiterchips, optoelektronischer halbleiterchip sowie optoelektronisches halbleiterbauelement - Google Patents

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optoelectronic semiconductor
semiconductor chip
carrier
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Johannes Baur
Lutz Höppel
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Osram Opto Semiconductors GmbH
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Definitions

  • US 2003/0197170 A1 describes a method for producing an optoelectronic semiconductor chip and an optoelectronic semiconductor chip.
  • An object to be solved is to provide a simplified method for producing an optoelectronic
  • Optoelectronic semiconductor chip for emission and / or detection of light.
  • Optoelectronic semiconductor chip can be, for example, a light-emitting diode chip and / or a photodiode chip.
  • a layer composite is initially provided.
  • Layer composite comprises a semiconductor layer sequence with an active layer, a bottom surface and one of
  • the active layer is designed to generate and / or to detect light.
  • the semiconductor layer sequence can be a first
  • the first semiconductor layer may be
  • the second semiconductor layer has the bottom surface on a side facing away from the active layer.
  • the first semiconductor layer then faces one of the bottom surface and the active layer
  • the semiconductor layer sequence has a
  • Main extension plane in which it extends in lateral directions.
  • the semiconductor layer sequence has a thickness.
  • the thickness of the semiconductor layer sequence is small compared to the maximum
  • the layer composite further comprises a carrier, which is arranged on the bottom surface of the semiconductor layer sequence.
  • the carrier has a base surface facing away from the bottom surface.
  • the base can, for example, an exposed
  • the base can be freely accessible from the outside and complete the layer composite to the outside.
  • the carrier can be an electrically conductive carrier, the
  • the carrier is preferably not a material used for growing the semiconductor layer sequence
  • Semiconductor layer sequence first epitaxially grown on a growth substrate and the growth substrate
  • the semiconductor layer sequence is therefore in particular free of a growth substrate.
  • the layer composite further comprises a
  • Connecting layer sequence which is arranged in the vertical direction at least in places between the semiconductor layer sequence and the carrier.
  • the connecting layer sequence may in particular comprise a plurality of layers.
  • the connection layer sequence comprises a carrier
  • connection layer facing first connection layer and a carrier facing away from the second connection layer.
  • Connecting layer sequence can be one of the basic surface
  • the connecting layer sequence is used in particular for
  • the singulation pattern can be, for example, a mask layer applied to the top surface of the semiconductor layer sequence.
  • the dry etching process used is at least partially a strongly anisotropic dry etching process.
  • the formation of the separation trenches is directed, preferably in the vertical direction. For example, this is done Dry etching method using a chlorine plasma and / or a fluorine plasma.
  • a chlorine plasma and / or a fluorine plasma are used.
  • argon in conjunction with a chlorine and / or fluorine plasma makes it possible, in particular, to provide a mechanically ablative component, while the said plasma is primarily a
  • the separation trenches are formed in such a way that at least one separation trench has a maximum extent of at most 30 ym in at least one lateral direction. Furthermore, the maximum extent may be at least 5 ym.
  • Maximal extent of the separation trench is in this case the maximum width of the separation trench in the lateral direction, in particular perpendicular to a main extension direction of the
  • the determination of the maximum width within the separation trench and not in the vicinity of the base surface and / or the top surface is at least 20 ym.
  • the separation trench may be formed wider due to the dry etching.
  • each separation trench completely penetrates the layer composite in the vertical direction.
  • the layer composite is severed or broken through by the separation trench.
  • the separation trenches may be formed contiguous.
  • the Separation trenches Parts of the layer composite laterally complete.
  • the layer composite is preferably formed by the separation trenches no longer contiguous. In the further process, these parts then form the optoelectronic semiconductor chips to be produced.
  • the layer composite is singulated along the separation trenches and thus at least one optoelectronic semiconductor chip is produced.
  • a plurality of optoelectronic is preferred
  • the isolated at least one optoelectronic semiconductor chip has a part of the
  • a semiconductor layer sequence having a main extension plane, an active layer and a bottom surface, a support attached to the bottom surface of the semiconductor layer sequence
  • Base surface and a connection layer sequence, which is arranged in a vertical direction at least in places between the semiconductor layer sequence and the carrier, b) forming a plurality of separation trenches in the
  • At least one directional dry etching process wherein at least one separation trench has a maximum extent of at most 30 ym in at least one lateral direction and each separation trench completely penetrates the layer composite in the vertical direction, c) separating the layer composite along the separation trenches to produce at least one optoelectronic one
  • Optoelectronic semiconductor chips each have a part of the semiconductor layer sequence, the carrier and the
  • Specify semiconductor chip in which due to the use of a highly targeted dry etching particularly narrow separation trenches can be formed.
  • a large part of the layer composite can be used in the optoelectronic semiconductor chips and thus a low rejection of epitaxial material can be achieved.
  • Such a method can further be simplified into one
  • Laser separation is isolated, areas of the layer composite, in particular the semiconductor layer sequence and the active layer, for the definition and realization the separation trenches for separation far beyond the actually required cutting width held to
  • the separation trenches typically have a maximum lateral extent of at least 50 ym. Depending on the lateral extent of the optoelectronic semiconductor chip to be produced, such a separation trench can destroy a large part of the epitaxial surface used, in particular the active layer of the layer composite.
  • such a separation trench requires more than 50% of the lateral extent of 200 ym
  • the formation of the separation trenches in step b) comprises a plurality of steps, as explained in more detail below.
  • the semiconductor layer sequence is initially partially removed in the region of the separation trenches to be generated.
  • the generation of the separation trenches is thus from above
  • the separation trenches to be produced are, for example, with a on the top surface of the semiconductor layer sequence
  • Removal of the semiconductor layer sequence preferably takes place by means of a directed dry etching process, in which, for example a chlorine plasma is used in conjunction with argon. Furthermore, the partial removal of the semiconductor layer sequence
  • Semiconductor layer sequence is completely penetrated by the partially generated separation trench.
  • connection layer sequence in the region of the partially removed semiconductor layer sequence is likewise partially removed. Partially removing the connection layer sequence in the region of the partially removed semiconductor layer sequence
  • Link layer sequence also takes place with a
  • a fluorine plasma can be used in conjunction with argon.
  • an ALD layer is turned away on all of the base area
  • the ALD layer is a layer produced by means of atomic layer deposition (ALD: Atomic Layer Deposition). Generated by atomic layer deposition
  • Atomic layer deposition produced layer is suitable as
  • Encapsulation layer and in particular has a low permeability to moisture. This allows the
  • the ALD layer covers directly after the Apply all exposed surfaces of the
  • connection layer sequence and the semiconductor layer sequence may in particular be formed with A1203.
  • the latter is partially in
  • Carrier deck surface of the carrier removed.
  • a directional dry etching process is used for the removal.
  • the carrier deck surface is freely accessible in the region of the separation trench.
  • the remaining areas of the carrier deck surface of the carrier are for example of the
  • the carrier is partially removed.
  • the removal takes place in the region of the partially removed semiconductor layer sequence and the
  • Removal of the carrier preferably also takes place by means of a dry etching process. After partially removing the
  • the formation of the isolation trenches in step b) comprises the following steps: b1) partial removal of the semiconductor layer sequence in the region of the isolation trenches to be generated, b2) partial removal of the connection layer sequence in the region of the partially removed semiconductor layer sequence, b3) application of an ALD B4) partially removing the ALD layer in the region of the separating trenches to be generated from a carrier surface of the carrier facing away from the base surface, b5) partially removing the carrier in the region of the partially removed semiconductor layer sequence and partially
  • connection layer sequence wherein at least partially a dry etching process is used for the steps bl), b2) and b5).
  • Semiconductor layer sequence facing away mask layer cover surface completely removed.
  • the removal is done with a directional etching process, such as a
  • the layer composite further comprises one between the
  • Connection layer sequence and the semiconductor layer sequence arranged radiation-reflecting contact layer sequence.
  • Radiation-reflecting here and below means that a radiation incident on the contact layer sequence to at least 90%, preferably at least 95%, of the
  • the contact layer sequence preferably directly adjoins the semiconductor layer sequence and the connection layer sequence.
  • the contact layer sequence is preferably in direct electrical contact with a second
  • Contact layer sequence is at least partially formed electrically conductive.
  • the contact layer sequence has a metal layer which is formed with a metal or consists of a metal.
  • the metal layer is removed in order to produce the separation trenches in method step b) with at least partial use of a wet-chemical etching method. Subsequently, side surfaces of the metal layer can leave traces of a
  • the metal layer contains silver or is made of silver. Furthermore, the metal layer
  • the stop layer is formed, for example, with a nitride or an oxide.
  • the stop layer may be applied to a side of the metal layer facing away from the carrier.
  • Dry etching can be stopped and wet-chemically
  • step b) Semiconductor layer sequence in step b) and / or after step c) cleaned.
  • the cleaning takes place before the application of the ALD layer in step b3).
  • the cleaning takes place in such a way that traces of a material of the
  • the optoelectronic semiconductor chip is
  • the optoelectronic semiconductor chip comprises a part of the above in connection with the manufacturing method
  • the optoelectronic semiconductor chip Designates components of the optoelectronic semiconductor chip with the same terms as the original components of the composite layer, from which said isolated components originate.
  • the isolated components have the same function as the original components.
  • the isolated components are part of the original components.
  • the optoelectronic semiconductor chip has a semiconductor layer sequence with the main extension plane, the active layer, the bottom surface and one of the bottom surface facing away from Radiation passage surface on.
  • the semiconductor layer sequence comprises the first semiconductor layer and the second
  • the optoelectronic includes
  • the carrier may also project laterally beyond the semiconductor layer sequence by at least 2 ⁇ m. In other words, the carrier and the semiconductor layer sequence have a laterally similar extension.
  • lateral extent of the optoelectronic semiconductor chip maximum 130%, preferably 120%, of the lateral extent of the radiation passage area of the optoelectronic
  • the optoelectronic semiconductor chip thus has a high luminous efficacy per covered area.
  • the connection layer sequence is formed from an electrically insulating material.
  • connection layer sequence then forms a dielectric bond.
  • the connection layer sequence can
  • connection layer and the second connection layer, wherein the second
  • Connecting layer is in direct contact with the carrier deck surface of the carrier.
  • the first connection layer can with Silicon nitride and / or silicon oxide may be formed.
  • the second connection layer may comprise, for example, silicon oxide and / or silicon. Are preferred for the
  • Tie Layer Sequence uses materials that are readily separable chemically and / or by a plasma process.
  • connection layer sequence As a result of the electrically insulating formation of the connection layer sequence, the carrier is electrically connected to the semiconductor layer sequence and / or, if appropriate, the
  • connection layer sequence is formed from an electrically conductive material.
  • the bonding layer and the second bonding layer may each be formed with a metal alloy.
  • the first connection layer comprises the
  • connection layer sequence titanium, platinum, nickel and / or tin.
  • the second connection layer can be formed, for example, with nickel, tin and / or titanium. It is also possible for at least one of the two connecting layers to contain gold and / or silver. At an electric
  • conductive connection layer sequence is thus preferably a metallic bond.
  • the metallic bond is by soldering
  • the first connection layer and the second connection layer each have a thickness of at least 0.4 ⁇ m and at most 1.5 ⁇ m. In this case, it is possible that the first connection layer and the second
  • Connection layer each contain a metal or are formed with a metal.
  • Connection layer allows the use of a
  • Connection layer and the second connection layer are also severed by a wet chemical etching process.
  • the traces of the material removal can be a so-called curl or shell pattern (English: scallops) act.
  • the side surfaces then have, for example, grooves and / or indentations, wherein the grooves extend along a lateral direction.
  • the optoelectronic semiconductor chip is laterally encapsulated by the ALD layer.
  • Semiconductor chips are free from the ALD layer. Furthermore, the side surfaces of the carrier are free of the ALD layer. In particular, the radiation passage area and / or the side surfaces of the carrier can be completely free of the ALD layer. In particular, an outer surface of the optoelectronic semiconductor chip facing away from the carrier can be used
  • Optoelectronic semiconductor chips can thus be detected on the finished optoelectronic semiconductor chip that the ALD layer was at least partially removed by a dry etching process.
  • the lateral encapsulation with the ALD layer serves in particular the electrical
  • the penetration of moisture, the active layer of the semiconductor layer sequence for example, the penetration of moisture, the active layer of the semiconductor layer sequence.
  • the first connection layer and the second connection layer are formed from different materials.
  • an electrically insulating material In the case of an electrically insulating material
  • Connecting layer sequence may consist of the first compound layer of silicon nitride and / or silicon oxide, while the second compound layer of silicon oxide and / or
  • connection layer and the second connection layer may consist of different ones
  • Metal alloys exist.
  • the different materials of the two connecting layers serve here improved connection of the carrier to the remaining layers of the optoelectronic semiconductor chip.
  • this has the between the
  • connection layer sequence and the semiconductor layer sequence arranged radiation-reflecting contact layer sequence.
  • the contact layer sequence is preferably in direct contact with the semiconductor layer sequence and the connection layer sequence.
  • the contact layer sequence is formed at least in places electrically conductive.
  • the contact layer sequence may be electrically conductive with the semiconductor layer sequence and / or the
  • Connection layer sequence be connected.
  • the contact layer sequence comprises an oxide layer, an insulation structure and the metal layer.
  • the oxide layer is preferably formed with a transparent conductive oxide, such as indium tin oxide.
  • the oxide layer preferably directly adjoins the second semiconductor layer of the semiconductor layer sequence and is in direct electrical contact with the second semiconductor layer.
  • the insulation structure is arranged at least partially between the metal layer and the oxide layer.
  • Insulation structure includes an electrically insulating
  • the insulation structure may be a multi-layered, structured one
  • Silicon oxide layer act.
  • the silicon oxide layer it is possible for the silicon oxide layer to have recesses and / or openings which form structured regions of the insulation structure.
  • the metal layer directly adjoins the metal layer and the oxide layer.
  • the metal layer it is possible for the metal layer to penetrate the insulation structure in places and to directly adjoin the oxide layer at these locations.
  • Contact layer sequence can thus in particular one
  • Semiconductor layer sequence and the connecting layer sequence can be increased by the use of multiple layers.
  • the oxide layer has increased mechanical adhesion to the second semiconductor layer compared to a metal layer.
  • the latter has a smaller lateral extent in the area of the metal layer than in areas outside the metal layer. This lower lateral extent
  • wet chemical etching usually a more isotropic etching than a dry etching, which is why in lateral
  • the wet chemical etching method used become.
  • the lateral extent of the metal layer can thus be detected, the wet chemical etching method used become.
  • Metal layer by at least 0.5 ym to at most 3 ym
  • side surfaces of the metal layer have traces of a material removal by means of a wet chemical
  • Etching on For example, the side surfaces of the metal layer grooves and / or notches and / or
  • the plated-through hole extends at least partially through the connecting layer sequence.
  • Through-connection is preferably in direct contact with the contact layer sequence and is electrically conductively connected to the contact layer sequence.
  • the via is at least locally conductive.
  • Through-connection can be a so-called silicon through-hole (Through Silicon Via).
  • a via sometimes includes an electrical one
  • conductive metal such as copper
  • Connection layer sequence is the electrically conductive formed carrier of the semiconductor layer sequence and the contact layer sequence by the connection layer sequence electrically isolated.
  • Connecting layer sequence, the contact layer sequence, the first semiconductor layer and the active layer extends into the second semiconductor layer and is in direct electrical contact with the second semiconductor layer.
  • the further via can then be electrically from the
  • the plated-through hole and the further plated-through hole are preferably freely accessible and electrically contactable in each case on the base of the carrier. It is possible that the via and the other
  • Through-connection of the carrier are each electrically insulated.
  • the optoelectronic semiconductor chip the active layer and a second
  • Optoelectronic semiconductor chip formed thicker than in the interior of the optoelectronic semiconductor chip. This makes it possible for the regions of the insulation structure to project beyond the oxide layer of the contact layer sequence in the vertical direction and to encapsulate the above-mentioned side surfaces. In this case, it is possible that the second semiconductor layer and / or the active layer no longer directly adjoin the ALD layer or (if no ALD layer is provided) are no longer freely accessible laterally.
  • Gaps between the coupling-out structures may have a planar contact surface forming part of the
  • Radiation passage area can be generated. On this contact surface current bridges can be performed, the improved electrical contact of the first
  • the semiconductor layer can serve.
  • such current bridges can be designed to be reflective and reflect a radiation generated by the active layer and radiated in the direction of the current lands back into the semiconductor layer sequence.
  • an optoelectronic semiconductor component is specified.
  • the optoelectronic semiconductor component comprises an optoelectronic semiconductor chip described here. That is, all for the optoelectronic
  • the optoelectronic semiconductor component comprises an optoelectronic semiconductor chip described above and a shaped body.
  • the molded body is designed to be electrically insulating.
  • Shaped body may be formed for example with an epoxy resin and / or a silicone resin.
  • the shaped body can be produced by a casting process, a compression molding process and / or an injection molding process.
  • the shaped body is radiation-absorbing and / or radiation-reflecting.
  • the molded body encloses the optoelectronic
  • the shaped body can at least in places directly adjoin the ALD layer.
  • a mold bottom surface is flush with the
  • Shaped body may have a smaller thickness in the vertical direction than the optoelectronic semiconductor chip. According to at least one embodiment of the optoelectronic semiconductor component, this further comprises a
  • the contact body encloses the
  • the contact body directly adjoins a molded body cover surface of the molded article facing away from the mold body bottom surface.
  • the contact body is formed with an electrically conductive material such as a metal.
  • the contact body is electrically conductive and
  • the contact body allows a wireless
  • the contact body may be electrically conductively connected to the first semiconductor layer.
  • the contact body covers the
  • the optoelectronic semiconductor chip can laterally be covered at least in places with a further material formed with radiation reflection.
  • the further material may be arranged at least in places between the carrier and the shaped body.
  • the shaped body can be protected from light-induced aging by such a material.
  • the shaped body projects beyond the carrier in the vertical direction. This allows in particular a
  • Connecting layer sequence protrudes in the vertical direction. For example, laterally only electrically insulating components of the optoelectronic are
  • Insulor chips such as the insulation structure or the ALD layer, freely accessible from the outside. From above or below also electrically conductive components can be freely accessible.
  • FIG. 1 shows an exemplary embodiment of one here
  • FIGS. 2, 3 and 4 show exemplary embodiments of an optoelectronic device described here
  • FIG. 5 shows an exemplary embodiment of one here
  • FIG. 6A, 6B, 6C and 6D show an embodiment of a method described herein with reference to a schematic sectional view.
  • the same, similar or equivalent elements are provided in the figures with the same reference numerals.
  • the figures and the proportions of the elements shown in the figures with each other are not to scale
  • FIG. 1 shows an exemplary embodiment of one here
  • Semiconductor chip 10 is laterally separated by a separation trench 71 from another optoelectronic semiconductor chip 10 '(not completely shown).
  • the optoelectronic semiconductor chip 10 has a
  • the semiconductor layer sequence 1 comprises a first
  • Semiconductor layer 11 which may be, for example, an n-type semiconductor layer, an active
  • Layer 12 which is used for radiation generation and / or detection, and a second semiconductor layer 13, which may be, for example, a p-type semiconductor layer.
  • the active layer 12 is between the first Semiconductor layer 11 and the second semiconductor layer 13 is arranged.
  • the radiation passage area la is with
  • Output coupling 6 provided.
  • the outcoupling structures 6 are in the present case uniformly arranged and spaced-apart roughenings in the first one
  • Decoupling structures 6 in the illustrated cross section have the shape of an ellipse segment.
  • Coupling structures 6 are planar contact surfaces IIa of the first semiconductor layer 11. These contact surfaces IIa can, for example, the additional electrical
  • the contact layer sequence 2 is arranged.
  • the contact layer sequence 2 comprises the oxide layer 21, the insulation structure 22 and the metal layer 23.
  • the oxide layer 21 is formed with a conductive oxide and is radiation-transmissive
  • the oxide layer 21 directly adjoins the second semiconductor layer 13 and is in direct contact with it
  • the metal layer 23 is formed in a plan view from above simply connected and continuous and penetrates the insulation structure 22 at least in places.
  • Metal layer 23 is in direct electrical contact with oxide layer 21.
  • Metal layer 23 is preferably formed with silver and / or aluminum.
  • the insulation structure 22 is arranged at least in places between the oxide layer 21 and the metal layer 23.
  • the insulation structure 22 is circularly broken at uniformly distributed locations. In other words, the
  • Isolation structure 22 is multiple in a plan
  • Insulation structure 22 penetrated by the metal layer 23.
  • the insulation structure 22 directly adjoins the oxide layer 21 and the metal layer 23.
  • connection layer sequence 3 comprises a first connection layer 31 facing the contact layer sequence 2 and a second one facing away from the contact layer sequence 2
  • the base 41c in this case forms an exposed outer surface of the optoelectronic
  • the carrier cover surface 41a is in
  • Carrier 41 is mechanically connected by means of the connection layer sequence 3 with the contact layer sequence 2 and the semiconductor layer sequence 1.
  • the first connection layer 31 is in direct contact with the metal layer 23 of the contact layer sequence 2.
  • the second connection layer 32 is in direct contact with the second connection layer
  • Through-connection 42 is provided.
  • the via 42 penetrates the carrier 41 and the connection layer sequence 3 completely.
  • the plated-through hole 42 directly adjoins the contact layer sequence 2 and is in direct electrical contact with the contact layer sequence 2.
  • the optoelectronic semiconductor chip 10 is at least partially covered by an ALD layer 5 and encapsulated by this electrically insulating.
  • ALD layer 5 a layer of a dielectric material
  • all lateral surfaces extending along the vertical direction in the context of manufacturing tolerances are identical to all lateral surfaces extending along the vertical direction in the context of manufacturing tolerances.
  • Semiconductor layer sequence 1 the contact layer sequence 2 and the connection layer sequence 3 covered by the ALD layer.
  • the further optoelectronic semiconductor chip 10 ' is separated from the first optoelectronic semiconductor chip 10 by a separating trench 71.
  • the separation trench has a maximum lateral extent d of at most 30 ym, preferably at most 20 ym.
  • the maximum extent d is in the range of
  • Metal layer 23 has been cut in the process with a wet chemical etching process and thus undercut, that is, a lateral etching of the metal layer 23 has taken place. As a result, the metal layer 23 has a smaller lateral extent than the remaining layers of the optoelectronic semiconductor chip 10, 10 '.
  • the optoelectronic semiconductor component comprises an optoelectronic
  • the shaped body 82 at least borders
  • a mold bottom surface 82c is flush with the mold
  • a molded body cover surface 82a facing away from the mold body bottom surface 82c projects completely beyond the carrier 41 and the connecting layer sequence 3 in the vertical direction.
  • the mold body cover surface 82a is not flat or planar. Rather, the mold body cover surface 82a has a curvature. In particular, the shaped body 82 has a region in areas which have a smaller lateral distance to the optoelectronic semiconductor chip 10
  • optoelectronic semiconductor chip 10 is characterized by the
  • the contact body 81 is directly adjacent to the
  • the contact body 81 is in direct electrical contact with the first one
  • the contact body 81 covers the radiation passage area 1a at least in places.
  • the contact body 81 may for example be galvanically applied to the shaped body 82
  • the optoelectronic semiconductor chip 10 has no via 42.
  • the connecting layer sequence 3 is thus formed with an electrically conductive material, such as a metal. The electrical contacting of the second semiconductor layer 13 then takes place via the electrically conductive carrier 41.
  • the optoelectronic semiconductor chip 10 also has regions of the isolation structure 22 'which are the second
  • the optoelectronic semiconductor component comprises an optoelectronic semiconductor chip 10.
  • the optoelectronic semiconductor chip 10 is frame-like from the contact body 81 and the shaped body 82 enclosed. In this case, regions 11 'of the radiation passage area 1 a are covered by the contact body 81. This partial covering is shown in the picture
  • Chip termination 116 indicated.
  • the coupling-out structures 6 are in the form of a regular grid on the
  • the exemplary embodiment differs from that in FIG. 3 in that current bridges 111 are arranged on the radiation passage area 1a between the coupling-out structures, which are formed in particular in one piece with the contact body 81.
  • the current webs 111 may also be formed with another material and be connected only electrically conductive with the contact body 81.
  • current bridges 111 are arranged linearly between rows of the coupling-out structures 6.
  • the current bridges 111 serve, in particular, for an improved current distribution over the first semiconductor layer 11.
  • the current bridges can be designed to be radiation-reflecting, and thus the
  • a first via 42 extends completely through the carrier 41 and the
  • a second via 42 ' extends completely through the carrier 41, the connection layer sequence 3, the contact layer sequence 2, the second semiconductor layer 13 and the active layer 12.
  • the second via 42' is electrically conductively connected to the first semiconductor layer 11.
  • the second via 42 ' is surrounded by further regions of the isolation structure 22' '. These further regions of the insulation structure 22 '' are used for electrical insulation of the second via 42 'of the contact layer sequence 2, the second semiconductor layer 13 and the active layer 12.
  • FIG. 6A shows a first method step of one described here
  • a mask layer 72 is applied.
  • the mask layer 72 forms a singulation pattern 72 of the layer composite 14.
  • Metal layer 23 may in this case have been severed by means of a wet-chemical etching process. The generation of the separation trench 71 takes place here not on the
  • Mask layer 72 covered, exposed areas of
  • an ALD layer 5 is applied over the whole area to exposed outer surfaces of the layer composite 14. According to the schematic sectional illustration of FIG. 6C, a further method step is one described here
  • Trenngrabens 71 cut by a dry etching. The separation trench 71 then extends completely through the layer composite 14. This is a separation of the
  • the carrier in the region of the separation trench 71 has traces of singulation 73 by the dry etching process. These traces of singulations 73 have a scale-like or conch-like pattern. The traces of singulation 73 may extend along a lateral direction. Based on these traces of singulation 73, the method used is thus detectable on the finished optoelectronic semiconductor chip 10.
  • Undercuts These light undercuts can also be controlled selectively.
  • spacer By means of a so-called “spacer” technology or by means of an encapsulation with an ALD layer or other moisture-proof dielectric layers, a migration stability without lateral space loss can be produced.
  • the area loss is essentially determined by the maximum extent of the separation trench and can be less than 15 ym in the extreme case. At the same time, no preference is given to this design
  • Radiation absorbing layers are used.
  • the invention is not limited by the description based on the embodiments of these. Rather, the invention encompasses every new feature as well as every combination of features, which in particular includes any combination of features in the patent claims, even if this feature or combination itself is not explicitly described in the claims

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Abstract

Es wird ein optoelektronischer Halbleiterchip (10) angegeben, aufweisend: - eine Halbleiterschichtenfolge (1) mit einer Haupterstreckungsebene, einer aktiven Schicht (12) und einer Bodenfläche (1c), - einen Träger (41) der an der Bodenfläche (1c) der Halbleiterschichtenfolge (1) angeordnet ist und eine der Bodenfläche (1c) abgewandte Grundfläche (41c) aufweist und - eine Verbindungsschichtenfolge (3), die in einer vertikalen Richtung zumindest stellenweise zwischen der Halbleiterschichtenfolge (1) und dem Träger (41) angeordnet ist, wobei - der Träger (41) die Halbleiterschichtenfolge(1) lateral um höchstens 10 µm überragt.

Description

Beschreibung
Verfahren zur Herstellung zumindest eines optoelektronischen Halbleiterchips, optoelektronischer Halbleiterchip sowie optoelektronisches Halbleiterbauelement
Die Druckschrift US 2003/0197170 AI beschreibt ein Verfahren zur Herstellung eines optoelektronischen Halbleiterchips sowie einen optoelektronischen Halbleiterchip.
Eine zu lösende Aufgabe besteht darin, ein vereinfachtes Verfahren zur Herstellung eines optoelektronischen
Halbleiterchips mit einer erhöhten Lichtausbeute anzugeben. Eine weitere zu lösende Aufgabe besteht darin, einen
optoelektronischen Halbleiterchip mit einer erhöhten
Lichtausbeute sowie ein optoelektronisches
Halbleiterbauelement mit einem solchen optoelektronischen Halbleiterchip anzugeben. Es wird ein Verfahren zur Herstellung zumindest eines optoelektronischen Halbleiterchips angegeben. Der
optoelektronische Halbleiterchip ist zur Emission und/oder zur Detektion von Licht vorgesehen. Bei dem
optoelektronischen Halbleiterchip kann es sich beispielsweise um einen Leuchtdiodenchip und/oder um einen Fotodiodenchip handeln .
Gemäß zumindest einer Ausführungsform des Verfahrens wird zunächst ein Schichtenverbund bereitgestellt. Der
Schichtenverbund umfasst eine Halbleiterschichtenfolge mit einer aktiven Schicht, einer Bodenfläche und einer der
Bodenfläche abgewandte Deckfläche. Die aktive Schicht ist zur Erzeugung und/oder zur Detektion von Licht eingerichtet. Die Halbleiterschichtenfolge kann eine erste
Halbleiterschicht und eine zweite Halbleiterschicht
aufweisen, zwischen denen die aktive Schicht angeordnet sein kann. Bei der ersten Halbleiterschicht kann es sich
beispielsweise um eine n-leitende Halbleiterschicht und bei der zweiten Halbleiterschicht um eine p-leitende
Halbleiterschicht handeln. Beispielsweise weist die zweite Halbleiterschicht an einer der aktiven Schicht abgewandten Seite die Bodenfläche auf. Die erste Halbleiterschicht weist dann an einer der Bodenfläche und der aktiven Schicht
abgewandten Seite die Deckfläche auf.
Die Halbleiterschichtenfolge weist eine
Haupterstreckungsebene auf, in der sie sich in lateralen Richtungen erstreckt. Eine Hauptebene der
Halbleiterschichtenfolge bildet die Bodenfläche der
Halbleiterschichtenfolge. Senkrecht zur
Haupterstreckungsebene, in einer vertikalen Richtung, weist die Halbleiterschichtenfolge eine Dicke auf. Die Dicke der Halbleiterschichtenfolge ist klein gegen die maximale
Erstreckung der Halbleiterschichtenfolge in der
Haupterstreckungsebene . Der Schichtenverbund umfasst ferner einen Träger, der an der Bodenfläche der Halbleiterschichtenfolge angeordnet ist. Der Träger weist eine der Bodenfläche abgewandte Grundfläche auf. Die Grundfläche kann beispielsweise eine freiliegende
Außenfläche des Schichtenverbunds bilden. Mit anderen Worten, die Grundfläche kann von außen frei zugänglich sein und den Schichtenverbund nach außen abschließen. Bei dem Träger kann es sich um einen elektrisch leitfähigen Träger, der
beispielsweise mit Silizium gebildet sein kann, handeln. Bevorzugt handelt es sich bei dem Träger nicht um ein für das Aufwachsen der Halbleiterschichtenfolge verwendetes
Aufwachssubstrat . Beispielsweise wurde die
Halbleiterschichtenfolge zunächst auf einem Aufwachssubstrat epitaktisch aufgewachsen und das Aufwachssubstrat
anschließend entfernt. Die Halbleiterschichtenfolge ist also insbesondere frei von einem Aufwachssubstrat .
Der Schichtenverbund umfasst ferner eine
Verbindungsschichtenfolge, die in der vertikalen Richtung zumindest stellenweise zwischen der Halbleiterschichtenfolge und dem Träger angeordnet ist. Die Verbindungsschichtenfolge kann insbesondere mehrere Schichten umfassen. Beispielsweise umfasst die Verbindungsschichtenfolge eine dem Träger
zugewandte erste Verbindungsschicht und eine dem Träger abgewandte zweite Verbindungsschicht. Die
Verbindungsschichtenfolge kann eine der Grundfläche
abgewandte Trägerdeckfläche des Trägers vollständig bedecken. Die Verbindungsschichtenfolge dient insbesondere der
mechanischen Verbindung (sog. Bonding) des Trägers mit der Halbleiterschichtenfolge .
Gemäß zumindest einer Ausführungsform des Verfahrens wird eine Vielzahl von Trenngräben in dem Schichtenverbund
ausgebildet. Die Ausbildung erfolgt hierbei entlang eines Vereinzelungsmusters unter Verwendung zumindest eines
gerichteten Trockenätzverfahrens. Bei dem Vereinzelungsmuster kann es sich beispielsweise um eine auf der Deckfläche der Halbleiterschichtenfolge aufgebrachte Maskenschicht handeln. Das verwendete Trockenätzverfahren ist zumindest teilweise ein stark anisotropes Trockenätzverfahren. Mit anderen
Worten, das Ausbilden der Trenngräben erfolgt gerichtet, bevorzugt in vertikaler Richtung. Beispielsweise erfolgt das Trockenätzverfahren unter Verwendung eines Chlorplasmas und/oder eines Fluor-Plasmas. Optional ist das Hinzufügen von Argon zu dem Plasma möglich. Die Verwendung von Argon in Verbindung mit einem Chlor- und/oder Fluor-Plasma ermöglicht insbesondere das Bereitstellen einer mechanisch abtragenden Komponente, während das besagte Plasma vor allem eine
chemische Reaktion mit dem Material der abzutragenden
Schichten eingeht. Das Ausbilden der Trenngräben erfolgt derart, dass zumindest ein Trenngraben in zumindest einer lateralen Richtung eine Maximalausdehnung von höchstens 30 ym aufweist. Ferner kann die Maximalausdehnung wenigstens 5 ym betragen. Die
Maximalausdehnung des Trenngrabens ist hierbei die maximale Breite des Trenngrabens in lateraler Richtung, insbesondere senkrecht zu einer Haupterstreckungsrichtung des
Trenngrabens. Bevorzugt erfolgt die Bestimmung der maximalen Breite innerhalb des Trenngrabens und nicht in der Nähe der Grundfläche und/oder der Deckfläche. Beispielsweise beträgt der vertikale Abstand der maximalen Breite zur Grundfläche und/oder zur Deckfläche wenigstens 20 ym. An den
Außenbereichen des Trenngrabens, in der Nähe der Grundfläche oder Deckfläche, kann der Trenngraben bedingt durch das Trockenätzverfahren breiter ausgebildet sein.
Das Ausbilden der Vielzahl von Trenngräben erfolgt ferner derart, dass jeder Trenngraben den Schichtenverbund in der vertikalen Richtung vollständig durchdringt. Mit anderen Worten, der Schichtenverbund wird durch den Trenngraben durchtrennt beziehungsweise durchbrochen. Hierbei ist es insbesondere möglich, dass die Trenngräben miteinander verbunden sind. Mit anderen Worten, die Trenngräben können zusammenhängend ausgebildet sein. Bevorzugt umschließen die Trenngräben Teile des Schichtenverbundes lateral vollständig. Mit anderen Worten, der Schichtenverbund ist bevorzugt durch die Trenngräben nicht mehr zusammenhängend ausgebildet. Diese Teile bilden dann im weiteren Verfahren die zu erzeugenden optoelektronischen Halbleiterchips.
Gemäß zumindest einer Ausführungsform des Verfahrens wird der Schichtenverbund entlang der Trenngräben vereinzelt und somit zumindest ein optoelektronischer Halbleiterchip erzeugt.
Bevorzugt wird eine Vielzahl optoelektronischer
Halbleiterchips erzeugt. Der vereinzelte zumindest eine optoelektronische Halbleiterchip weist einen Teil der
Halbleiterschichtenfolge, des Trägers und der
Verbindungsschichtenfolge auf.
Gemäß zumindest einer Ausführungsform des Verfahrens zur Herstellung zumindest eines optoelektronischen
Halbleiterchips umfasst dieses die folgenden Schritte: a) Bereitstellen eines Schichtenverbunds aufweisend eine
Halbleiterschichtenfolge mit einer Haupterstreckungsebene, einer aktiven Schicht und einer Bodenfläche, einem Träger, der an der Bodenfläche der Halbleiterschichtenfolge
angeordnet ist und eine der Bodenfläche abgewandte
Grundfläche aufweist, und eine Verbindungsschichtenfolge, die in einer vertikalen Richtung zumindest stellenweise zwischen der Halbleiterschichtenfolge und dem Träger angeordnet ist, b) Ausbilden einer Vielzahl von Trenngräben in dem
Schichtenverbund entlang eines Vereinzelungsmusters unter
Verwendung zumindest eines gerichteten Trockenätzverfahrens, wobei zumindest ein Trenngraben in zumindest einer lateralen Richtung eine Maximalausdehnung von höchstens 30 ym aufweist und jeder Trenngraben den Schichtenverbund in der vertikalen Richtung vollständig durchdringt, c) Vereinzeln des Schichtenverbunds entlang der Trenngräben zur Erzeugung von zumindest einem optoelektronischen
Halbleiterchip, wobei der zumindest eine vereinzelte
optoelektronische Halbleiterchips jeweils einen Teil der Halbleiterschichtenfolge, des Trägers und der
Verbindungsschichtenfolge aufweist .
Die Verfahrensschritte können insbesondere in der angegebenen Reihenfolge durchgeführt.
Vorliegend wird insbesondere die Idee verfolgt, ein Verfahren zur Herstellung von zumindest einem optoelektronischen
Halbleiterchip anzugeben, bei dem aufgrund der Verwendung eines stark gerichteten Trockenätzverfahrens besonders schmale Trenngräben ausgebildet werden können. Hierdurch kann ein Großteil des Schichtenverbundes in den optoelektronischen Halbleiterchips verwendet werden und damit ein geringer Ausschuss an epitaktischem Material erzielt werden. Ein solches Verfahren kann ferner vereinfacht in einen
bestehenden Prozessfluss eingebaut werden. Somit kann ein kostengünstiges und einfaches Verfahren zur Herstellung zumindest eines optoelektronischen Halbleiterchips
bereitgestellt werden.
Bei herkömmlichen Herstellungsverfahren, bei denen ein
Schichtenverbund insbesondere mittels eines
Schneideverfahrens, eines Sägeverfahrens und/oder eines
Lasertrennverfahrens vereinzelt wird, werden Bereiche des Schichtenverbundes, insbesondere der Halbleiterschichtenfolge und der aktiven Schicht, für die Definition und Realisierung der Trenngräben zur Vereinzelung weit über die eigentlich erforderliche Schnittbreite hinaus vorgehalten, um
Ungenauigkeiten in der Justage und/oder Inhomogenitäten in der beispielsweise thermischen Ausdehnung der Schichten des Schichtenverbundes tolerieren zu können, ohne die aktiven Schichten des herzustellenden optoelektronischen
Halbleiterchips zu schädigen. Bei solchen herkömmlichen
Verfahren weisen die Trenngräben typischerweise eine laterale Maximalausdehnung von wenigstens 50 ym auf. Abhängig von der lateralen Ausdehnung des zu erzeugenden optoelektronischen Halbleiterchips kann ein solcher Trenngraben einen großen Teil der eingesetzten Epitaxiefläche, insbesondere der aktiven Schicht des Schichtenverbundes, zerstören.
Beispielsweise benötigt ein solcher Trenngraben bei einer lateralen Ausdehnung von 200 ym mehr als 50 % der
eingesetzten Epitaxiefläche.
Gemäß zumindest einer Ausführungsform des Verfahrens umfasst das Ausbilden der Trenngräben in Schritt b) mehrere Schritte, wie im Folgenden näher erläutert. Für das Ausbilden der
Trenngräben wird zunächst die Halbleiterschichtenfolge im Bereich der zu erzeugenden Trenngräben teilweise entfernt. Die Erzeugung der Trenngräben wird also von oben aus
durchgeführt. Die Richtungsangabe "von oben" bedeutet hierbei und im Folgenden "von der Deckfläche her kommend". Umgekehrt bedeutet die Richtungsangabe "von unten" hierbei und im
Folgenden "von der Grundfläche her kommend" .
Die zu erzeugenden Trenngräben werden beispielsweise mit einer auf die Deckfläche der Halbleiterschichtenfolge
aufgebrachten Maskenschicht definiert. Das teilweise
Entfernen der Halbleiterschichtenfolge erfolgt bevorzugt mit einem gerichteten Trockenätzverfahren, bei dem beispielsweise ein Chlor-Plasma in Verbindung mit Argon zum Einsatz kommt. Ferner erfolgt das teilweise Entfernen der
Halbleiterschichtenfolge derart, dass die
Halbleiterschichtenfolge vollständig von dem teilweise erzeugten Trenngraben durchdrungen wird.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem teilweisen Entfernen der Halbleiterschichtenfolge die Verbindungsschichtenfolge im Bereich der teilweise entfernten Halbleiterschichtenfolge ebenfalls teilweise entfernt. Das teilweise Entfernen der
Verbindungsschichtenfolge erfolgt ebenfalls mit einem
gerichteten Trockenätzverfahren. Beispielsweise kann für das teilweise Entfernen der Verbindungsschichtenfolge ein Fluor- Plasma in Verbindung mit Argon zum Einsatz kommen.
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem teilweisen Entfernen der Verbindungsschichtenfolge eine ALD-Schicht an allen der Grundfläche abgewandten
freiliegenden Außenflächen des Schichtenverbunds aufgebracht. Bei der ALD-Schicht handelt es sich vorliegend um eine mittels Atomlagendeposition (ALD: Atomic Layer Deposition) erzeugte Schicht. Mittels Atomlagendeposition erzeugte
Schichten sind beispielsweise aus den US- Veröffentlichungsschriften US 2011/0049730 AI und US
2012/0132953 AI bekannt, deren Offenbarung hiermit
rückbezüglich aufgenommen wird. Eine mittels
Atomlagendeposition erzeugte Schicht eignet sich als
Verkapselungsschicht und weist insbesondere eine geringe Durchlässigkeit für Feuchtigkeit auf. Hierdurch kann die
Migrationsstabilität des herzustellenden optoelektronischen Halbleiterchips ohne Platzverlust hergestellt werden.
Insbesondere bedeckt die ALD-Schicht direkt nach dem Aufbringen sämtliche freiliegenden Flächen der
Verbindungsschichtenfolge und der Halbleiterschichtenfolge. Die ALD-Schicht kann insbesondere mit A1203 gebildet sein. Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem Aufbringen der ALD-Schicht diese teilweise im
Bereich der zu erzeugenden Trenngräben von der
Trägerdeckfläche des Trägers entfernt. Für das Entfernen wird beispielsweise ein gerichtetes Trockenätzverfahren verwendet. Bei der teilweisen Entfernung der ALD-Schicht von der
Trägerdeckfläche kann die ALD-Schicht auch zumindest
stellenweise von der Deckfläche der Halbleiterschichtenfolge entfernt werden. Nach dem teilweisen Entfernen der ALD- Schicht ist die Trägerdeckfläche im Bereich des Trenngrabens frei zugänglich. Die übrigen Bereiche der Trägerdeckfläche des Trägers sind beispielsweise von der
Verbindungsschichtenfolge bedeckt .
Gemäß zumindest einer Ausführungsform des Verfahrens wird nach dem teilweisen Entfernen der ALD-Schicht der Träger teilweise entfernt. Das Entfernen erfolgt in dem Bereich der teilweise entfernten Halbleiterschichtenfolge und der
teilweise entfernten Verbindungsschichtenfolge. Mit anderen Worten, das teilweise Entfernen des Trägers erfolgt in dem Bereich der zu erzeugenden Trenngräben. Das teilweise
Entfernen des Trägers erfolgt bevorzugt ebenfalls mit einem Trockenätzverfahren. Nach dem teilweisen Entfernen des
Trägers durchdringt der Trenngraben den Schichtenverbund bevorzugt vollständig. Mit anderen Worten, das teilweise Entfernen des Trägers erfolgt bevorzugt bis zur Grundfläche. Gemäß zumindest einer Ausführungsform des Verfahrens umfasst das Ausbilden der Trenngräben in Schritt b) die folgenden Schritte : bl) Teilweises Entfernen der Halbleiterschichtenfolge im Bereich der zu erzeugenden Trenngräben, b2) teilweises Entfernen der Verbindungsschichtenfolge im Bereich der teilweise entfernten Halbleiterschichtenfolge, b3) Aufbringen einer ALD-Schicht an allen der Grundfläche abgewandten freiliegenden Außenflächen des Schichtenverbunds, b4) teilweises Entfernen der ALD-Schicht im Bereich der zu erzeugenden Trenngräben von einer der Grundfläche abgewandten Trägerdeckfläche des Trägers, b5) teilweises Entfernen des Trägers im Bereich der teilweise entfernten Halbleiterschichtenfolge und der teilweise
entfernten Verbindungsschichtenfolge, wobei für die Schritte bl), b2) und b5) zumindest teilweise ein Trockenätzverfahren Verwendung findet.
Die angegebenen Verfahrensschritte bl) bis b5) können
insbesondere in der angegebenen Reihenfolge durchgeführt.
Gemäß zumindest einer Ausführungsform des Verfahrens wird die ALD-Schicht in Schritt b4) von sämtlichen im Rahmen der
Herstellungstoleranzen entlang der Haupterstreckungsebene verlaufenden freiliegenden Außenflächen der
Halbleiterschichtenfolge, des Vereinzelungsmusters und/oder des Trägers entfernt. Bevorzugt wird die ALD-Schicht von der Trägerdeckfläche im Bereich des zu erzeugenden Trenngrabens und von der Deckfläche der Halbleiterschichtenfolge oder im Fall, dass die Deckfläche der Halbleiterschichtenfolge von einer Maskenschicht, die als Vereinzelungsmuster dient, bedeckt ist, von einer der Deckfläche der
Halbleiterschichtenfolge abgewandten Maskenschichtdeckfläche vollständig entfernt. Das Entfernen erfolgt mit einem gerichteten Ätzverfahren, wie beispielsweise einem
Trockenätzverfahren . Gemäß zumindest einer Ausführungsform des Verfahrens umfasst der Schichtenverbund ferner eine zwischen der
Verbindungsschichtenfolge und der Halbleiterschichtenfolge angeordnete Strahlungsreflektierende Kontaktschichtenfolge. "Strahlungsreflektierend" bedeutet hierbei und im Folgenden, dass eine auf die Kontaktschichtenfolge treffende Strahlung zu wenigstens 90 %, bevorzugt wenigstens 95 %, von der
Kontaktschichtenfolge reflektiert wird. Die
Kontaktschichtenfolge grenzt vorzugsweise direkt an die Halbleiterschichtenfolge und die Verbindungsschichtenfolge an. Hierbei steht die Kontaktschichtenfolge bevorzugt in direktem elektrischem Kontakt mit einer zweiten
Halbleiterschicht der Halbleiterschichtenfolge. Die
Kontaktschichtenfolge ist zumindest teilweise elektrisch leitfähig ausgebildet.
Die Kontaktschichtenfolge weist eine Metallschicht auf, die mit einem Metall gebildet ist oder aus einem Metall besteht. Die Metallschicht wird zur Erzeugung der Trenngräben in dem Verfahrensschritt b) unter zumindest teilweiser Verwendung eines nasschemischen Ätzverfahrens entfernt. Anschließend können Seitenflächen der Metallschicht Spuren eines
Materialabtrags mittels eines nasschemischen Ätzverfahrens aufweisen. Beispielsweise enthält die Metallschicht Silber oder besteht aus Silber. Ferner kann die Metallschicht
Aluminium enthalten oder aus Aluminium bestehen. Insbesondere im Fall von Silber ist die Anwendung eines
Trockenätzverfahrens schwer realisierbar, weshalb die
Verwendung eines nasschemischen Ätzverfahrens vorteilhaft ist. Weitere Schichten der Kontaktschichtenfolge können beispielsweise mit einem Trockenätzverfahren entfernt werden.
Um ein rechtzeitiges Stoppen des in vorherigen
Verfahrensschritten verwendeten Trockenätzverfahrens auf der Metallschicht zu ermöglichen, kann hierzu eine zusätzliche Stoppschicht in die Kontaktschichtenfolge eingeführt werden. Die Stoppschicht ist beispielsweise mit einem Nitrid oder einem Oxid gebildet. Die Stoppschicht kann auf einer dem Träger abgewandten Seite der Metallschicht aufgebracht sein. Während des teilweisen Entfernens der übrigen Schichten der Kontaktschichtenfolge mittels eines Trockenätzverfahrens kann die spektrale Emission der beim Trockenätzen erzeugten
Reaktanden untersucht werden. Wenn die spektrale Emission anzeigt, dass die Stoppschicht erreicht ist, kann das
Trockenätzverfahren gestoppt werden und nasschemisch
weitergeätzt werden. Hierdurch wird eine Bildung von
beispielsweise Silberfluorid aufgrund des Trockenätzens von Silber vermieden.
Gemäß zumindest einer Ausführungsform des Verfahrens werden sämtliche freiliegenden Außenflächen der
Halbleiterschichtenfolge in Schritt b) und/oder nach Schritt c) gereinigt. Beispielsweise erfolgt die Reinigung vor dem Aufbringen der ALD-Schicht in Schritt b3) . Die Reinigung erfolgt derart, dass Spuren eines Materials der
Verbindungsschichtenfolge und/oder der Kontaktschichtenfolge von den freiliegenden Außenflächen der Halbleiterschichtenfolge entfernt werden. Bei dem Trockenätzverfahren können Spuren eines elektrisch
leitfähigen Materials, wie zum Beispiel eines Metalls, durch das Abtragen mit dem Plasma auf die Außenflächen der
Halbleiterschichtenfolge gelangen und dort einen Kurzschluss hervorrufen. Diese Spuren können mit Reinigung zum Beispiel unter Hochdruck entfernt werden.
Es wird ferner ein optoelektronischer Halbleiterchip
angegeben. Der optoelektronische Halbleiterchip ist
vorzugsweise mit einem hier beschriebenen Verfahren
herstellbar. Das heißt, sämtliche für das Verfahren
offenbarten Merkmale sind auch für den optoelektronischen Halbleiterchip offenbart und umgekehrt.
Der optoelektronische Halbleiterchip umfasst einen Teil des oben im Zusammenhang mit dem Herstellungsverfahren
beschriebenen Schichtenverbundes, insbesondere einen Teil der Halbleiterschichtenfolge, des Trägers, der
Verbindungsschichtenfolge und gegebenenfalls der
Kontaktschichtenfolge. Im Folgenden werden vereinzelte
Komponenten des optoelektronischen Halbleiterchips mit denselben Begriffen wie die ursprünglichen Komponenten des Schichtenverbundes, aus denen besagte vereinzelte Komponenten hervorgehen, bezeichnet. Die vereinzelten Komponenten weisen hierbei dieselbe Funktion wie die ursprünglichen Komponenten auf. Die vereinzelten Komponenten sind hierbei ein Teil der ursprünglichen Komponenten. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist dieser eine Halbleiterschichtenfolge mit der Haupterstreckungsebene, der aktiven Schicht, der Bodenfläche und einer der Bodenfläche abgewandten Strahlungsdurchtrittsflache auf. Die Halbleiterschichtenfolge umfasst die erste Halbleiterschicht und die zweite
Halbleiterschicht. Ferner umfasst der optoelektronische
Halbleiterchip den Träger, der an der Bodenfläche der
Halbleiterschichtenfolge angeordnet ist und die der
Bodenfläche abgewandte Grundfläche aufweist, und eine
Verbindungsschichtenfolge, die in der vertikalen Richtung zumindest stellenweise zwischen der Halbleiterschichtenfolge und dem Träger angeordnet ist. Der Träger überragt die
Halbleiterschichtenfolge lateral um höchstens 10 ym. Der
Träger kann die Halbleiterschichtenfolge ferner lateral um wenigstens 2 ym überragen. Mit anderen Worten, der Träger und die Halbleiterschichtenfolge weisen lateral eine ähnliche Ausdehnung auf.
Insbesondere handelt es sich bei dem optoelektronischen
Halbleiterchip um ein so genanntes "Chip-Size-Package" . Bei einem solchen "Chip-Size-Package" beträgt die gesamte
laterale Ausdehnung des optoelektronischen Halbleiterchips maximal 130 %, bevorzugt 120 %, der lateralen Ausdehnung der Strahlungsdurchtrittsfläche des optoelektronischen
Halbleiterchips. Der optoelektronische Halbleiterchip weist somit eine hohe Lichtausbeute pro bedeckter Fläche auf. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips ist die Verbindungsschichtenfolge aus einem elektrisch isolierenden Material gebildet. Die
Verbindungsschichtenfolge bildet dann eine dielektrische Bondverbindung. Die Verbindungsschichtenfolge kann
beispielsweise die erste Verbindungsschicht und die zweite Verbindungsschicht aufweisen, wobei die zweite
Verbindungsschicht mit der Trägerdeckfläche des Trägers in direktem Kontakt steht. Die erste Verbindungsschicht kann mit Siliziumnitrid und/oder Siliziumoxid gebildet sein. Die zweite Verbindungsschicht kann beispielsweise Siliziumoxid und/oder Silizium aufweisen. Bevorzugt werden für die
Verbindungsschichtenfolge Materialien verwendet, die chemisch und/oder durch einen Plasmaprozess leicht durchtrennbar sind.
Bei einer dielektrischen Bondverbindung wird eine Verbindung zwischen dem Träger und weiteren Schichten des
Halbleiterchips durch eine kovalente Bindung der
dielektrischen Verbindungen der Verbindungsschichtenfolge erzielt. Durch die elektrisch isolierende Ausbildung der Verbindungsschichtenfolge ist der Träger elektrisch von der Halbleiterschichtenfolge und/oder gegebenenfalls der
Kontaktschichtenfolge isoliert.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips ist die Verbindungsschichtenfolge aus einem elektrisch leitfähigen Material gebildet. Die erste
Verbindungsschicht und die zweite Verbindungsschicht können jeweils mit einer Metalllegierung gebildet sein.
Beispielsweise umfasst die erste Verbindungsschicht der
Verbindungsschichtenfolge Titan, Platin, Nickel und/oder Zinn. Die zweite Verbindungsschicht kann beispielsweise mit Nickel, Zinn und/oder Titan gebildet sein. Es ist ferner möglich, dass zumindest eine der beiden Verbindungsschichten Gold und/oder Silber enthält. Bei einer elektrisch
leitfähigen Verbindungsschichtenfolge handelt es sich somit bevorzugt um eine metallische Bondverbindung. Beispielsweise ist die metallische Bondverbindung mittels Lötens
hergestellt. Der Träger ist dann über die
Verbindungsschichtenfolge elektrisch leitend mit zumindest einer Halbleiterschicht des optoelektronischen
Halbleiterchips verbunden. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weisen die erste Verbindungsschicht und die zweite Verbindungsschicht jeweils eine Dicke von wenigstens 0,4 ym und höchstens 1,5 ym auf. Hierbei ist es möglich, dass die erste Verbindungsschicht und die zweite
Verbindungsschicht jeweils ein Metall enthalten oder mit einem Metall gebildet sind. Die besonders dünne Ausführung der ersten Verbindungsschicht und der zweiten
Verbindungsschicht ermöglicht die Verwendung eines
Trockenätzverfahrens auch bei metallischen Schichten zur Erzeugung eines Trenngrabens durch die
Verbindungsschichtenfolge. Alternativ können die erste
Verbindungsschicht und die zweite Verbindungsschicht auch mit einem nasschemischen Ätzverfahren durchtrennt werden.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weisen alle im Rahmen der
Herstellungstoleranzen vertikal zur Grundfläche und/oder zur Trägerdeckfläche verlaufenden Seitenflächen des Trägers
Spuren eines Materialabtrags mittels eines
Trockenätzverfahrens auf. Bei den Spuren des Materialabtrags kann es sich um ein sogenanntes Locken- oder Muschelmuster (englisch: scallops) handeln. Die Seitenflächen weisen dann beispielsweise Rillen und/oder Einkerbungen auf, wobei sich die Rillen entlang einer lateralen Richtung erstrecken.
Anhand der Spuren des Materialabtrags kann an dem fertigen optoelektronischen Halbleiterchip nachgewiesen werden, dass zur Vereinzelung ein Trockenätzverfahren zum Einsatz gekommen ist.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips ist der optoelektronische Halbleiterchip seitlich durch die ALD-Schicht verkapselt. Die
Strahlungsdurchtrittsflache des optoelektronischen
Halbleiterchips ist hierbei frei von der ALD-Schicht. Ferner sind die Seitenflächen des Trägers frei von der ALD-Schicht. Insbesondere können die Strahlungsdurchtrittsfläche und/oder die Seitenflächen des Trägers vollständig frei von der ALD- Schicht sein. Insbesondere kann eine dem Träger abgewandte Außenfläche des optoelektronischen Halbleiterchips
vollständig frei von der ALD-Schicht sein.
Anhand der lediglich seitlichen Verkapselung des
optoelektronischen Halbleiterchips ist somit am fertigen optoelektronischen Halbleiterchip feststellbar, dass die ALD- Schicht zumindest teilweise mit einem Trockenätzverfahren entfernt wurde. Die seitliche Verkapselung mit der ALD- Schicht dient hierbei insbesondere der elektrischen
Isolierung und dem Schutz vor äußeren Einflüssen, wie
beispielsweise dem Eindringen von Feuchtigkeit, der aktiven Schicht der Halbleiterschichtenfolge.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips sind die erste Verbindungsschicht und die zweite Verbindungsschicht aus unterschiedlichen Materialien gebildet. Im Falle einer elektrisch isolierenden
Verbindungsschichtenfolge kann die erste Verbindungsschicht aus Siliziumnitrid und/oder Siliziumoxid bestehen, während die zweite Verbindungsschicht aus Siliziumoxid und/oder
Silizium bestehen kann. Im Falle einer elektrisch leitfähigen Verbindungsschichtenfolge können die erste Verbindungsschicht und die zweite Verbindungsschicht aus unterschiedlichen
Metalllegierungen bestehen. Die unterschiedlichen Materialien der beiden Verbindungsschichten dienen hierbei der verbesserten Verbindung des Trägers an die übrigen Schichten des optoelektronischen Halbleiterchips.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist dieser die zwischen der
Verbindungsschichtenfolge und der Halbleiterschichtenfolge angeordnete Strahlungsreflektierende Kontaktschichtenfolge auf. Die Kontaktschichtenfolge steht hierbei bevorzugt in direktem Kontakt mit der Halbleiterschichtenfolge und der Verbindungsschichtenfolge. Die Kontaktschichtenfolge ist zumindest stellenweise elektrisch leitfähig ausgebildet.
Insbesondere kann die Kontaktschichtenfolge elektrisch leitend mit der Halbleiterschichtenfolge und/oder der
Verbindungsschichtenfolge verbunden sein.
Die Kontaktschichtenfolge umfasst eine Oxidschicht, eine Isolationsstruktur und die Metallschicht. Die Oxidschicht ist bevorzugt mit einem transparenten leitfähigen Oxid, wie beispielsweise Indium-Zinn-Oxid, gebildet. Die Oxidschicht grenzt bevorzugt direkt an die zweite Halbleiterschicht der Halbleiterschichtenfolge und steht in direktem elektrischem Kontakt mit der zweiten Halbleiterschicht.
Die Isolationsstruktur ist zumindest bereichsweise zwischen der Metallschicht und der Oxidschicht angeordnet. Die
Isolationsstruktur umfasst ein elektrisch isolierend
ausgebildetes Material, wie beispielsweise Siliziumoxid. Bei der Isolationsstruktur kann es sich vorliegend um eine mehrfach zusammenhängend ausgebildete, strukturierte
Siliziumoxid-Schicht handeln. Hierbei ist es möglich, dass die Siliziumoxid-Schicht Ausnehmungen und/oder Durchbrüche aufweist, die strukturierte Bereiche der Isolationsstruktur bilden. Beispielsweise ist zwischen den strukturierten Bereichen der Isolationsstruktur die Metallschicht angeordnet. Mit anderen Worten, die Isolationsstruktur grenzt direkt an die Metallschicht und die Oxidschicht an. Hierbei ist es möglich, dass die Metallschicht die Isolationsstruktur stellenweise durchdringt und an diesen Stellen direkt an die Oxidschicht angrenzt.
Durch die Verwendung einer Kontaktschichtenfolge, die
insbesondere eine Isolationsstruktur enthält, anstelle einer einzigen Metallschicht ergeben sich mehrere Vorteile. So ist die Reflektivität der Kontaktschichtenfolge im Vergleich zu einer einzigen Metallschicht erhöht. Die
Kontaktschichtenfolge kann also insbesondere einen
dielektrischen Spiegel bilden oder nach Art eines
dielektrischen Spiegels ausgebildet sein. Ferner kann die mechanische Haftung der Kontaktschicht an der
Halbleiterschichtenfolge und die Verbindungsschichtenfolge durch die Verwendung mehrerer Schichten erhöht werden.
Beispielsweise weist die Oxidschicht im Vergleich zu einer Metallschicht eine erhöhte mechanische Haftung zu der zweiten Halbleiterschicht auf.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weist dieser in dem Bereich der Metallschicht eine geringere laterale Ausdehnung auf als in Bereichen außerhalb der Metallschicht. Diese geringere laterale
Ausdehnung ist insbesondere durch die Verwendung des
nasschemischen Ätzverfahrens bedingt. So hat ein
nasschemisches Ätzverfahren meist eine isotropere Ätzwirkung als ein Trockenätzverfahren, weshalb auch in lateraler
Richtung geätzt wird (sogenannte Unterätzung) . An der
geringeren lateralen Ausdehnung der Metallschicht kann somit das verwendete nasschemische Ätzverfahren nachgewiesen werden. Beispielsweise ist die laterale Ausdehnung der
Metallschicht um wenigstens 0,5 ym bis höchstens 3 ym
geringer als die laterale Ausdehnung des Trägers und/oder der Halbleiterschichtenfolge entlang derselben lateralen
Richtung.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips weisen Seitenflächen der Metallschicht Spuren eines Materialabtrags mittels eines nasschemischen
Ätzverfahrens auf. Beispielsweise weisen die Seitenflächen der Metallschicht Rillen und/oder Einkerbungen und/oder
Aufrauungen auf. Hierbei ist es möglich, dass anhand der Spuren des Materialabtrags an dem fertigen optoelektronischen Halbleiterchip nachgewiesen werden kann, dass die
Metallschicht unter Verwendung eines nasschemischen
Ätzverfahrens durchtrennt wurde.
Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips ist zumindest eine Durchkontaktierung
vorhanden, die sich vollständig durch den Träger erstreckt. Ferner erstreckt sich die Durchkontaktierung zumindest teilweise durch die Verbindungsschichtenfolge. Die
Durchkontaktierung steht bevorzugt in direktem Kontakt mit der Kontaktschichtenfolge und ist elektrisch leitend mit der Kontaktschichtenfolge verbunden. Die Durchkontaktierung ist zumindest stellenweise leitfähig ausgebildet. Bei der
Durchkontaktierung kann es sich um eine sogenannte Silizium- Durchkontaktierung (Through Silicon Via) handeln. Eine solche Durchkontaktierung umfasst mitunter ein elektrisch
leitfähiges Metall, wie beispielsweise Kupfer.
Bei einer elektrisch isolierend ausgebildeten
Verbindungsschichtenfolge ist der elektrisch leitfähig ausgebildete Träger von der Halbleiterschichtenfolge und der Kontaktschichtenfolge durch die Verbindungsschichtenfolge elektrisch isoliert. Eine einfache Kontaktierung der
Halbleiterschichtenfolge über den elektrisch leitfähigen Träger ist somit nicht möglich. Dementsprechend ist die
Durchkontaktierung durch den Träger erforderlich.
Es ist ferner möglich, dass eine weitere Durchkontaktierung vorhanden ist, die sich durch den Träger, die
Verbindungsschichtenfolge, die Kontaktschichtenfolge, die erste Halbleiterschicht und die aktive Schicht hindurch in die zweite Halbleiterschicht erstreckt und mit der zweiten Halbleiterschicht in direktem elektrischem Kontakt steht. Die weitere Durchkontaktierung kann dann elektrisch von dem
Träger, der Verbindungsschichtenfolge, der
Kontaktschichtenfolge, der ersten Halbleiterschicht und der aktiven Schicht isoliert sein.
Die Durchkontaktierung und die weitere Durchkontaktierung sind bevorzugt jeweils an der Grundfläche des Trägers frei zugänglich und elektrisch kontaktierbar . Hierbei ist es möglich, dass die Durchkontaktierung und die weitere
Durchkontaktierung von dem Träger jeweils elektrisch isoliert sind .
Bei der Verwendung von Durchkontaktierungen ist eine direkte elektrische Kontaktierung des Metalls der Durchkontaktierung möglich. Der Träger selbst muss dann keine elektrische
Stromtragefunktion erfüllen beziehungsweise dient nicht der elektrischen Kontaktierung. Somit ist ein mitunter schlecht haftender Metall-Halbleiter-Kontakt zum Material des Trägers an der Grundfläche nicht erforderlich. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterchips sind die aktive Schicht und eine zweite
Halbleiterschicht der Halbleiterschichtenfolge seitlich vollständig von Bereichen der Isolationsstruktur bedeckt. Mit anderen Worten, alle im Rahmen der Herstellungstoleranzen entlang der vertikalen Richtung verlaufenden Seitenflächen der aktiven Schicht und der zweiten Halbleiterschicht sind vollständig von Bereichen der Isolationsstruktur bedeckt. Beispielsweise sind die bedeckenden Bereiche der
Isolationsstruktur an lateralen Randbereichen des
optoelektronischen Halbleiterchips dicker ausgebildet als im Inneren des optoelektronischen Halbleiterchips. Hierdurch ist es möglich, dass sich die Bereiche der Isolationsstruktur die Oxidschicht der Kontaktschichtenfolge in vertikaler Richtung überragen und die oben genannten Seitenflächen verkapseln. Es ist hierbei möglich, dass die zweite Halbleiterschicht und/oder die aktive Schicht nicht mehr direkt an die ALD- Schicht angrenzen oder (falls keine ALD-Schicht vorgesehen ist) lateral nicht mehr frei zugänglich sind.
Es ist ferner möglich, dass der optoelektronische
Halbleiterchip an der Strahlungsdurchtrittsfläche
Auskoppelstrukturen aufweisen. In den lateralen
Zwischenräumen zwischen den Auskoppelstrukturen kann eine planar ausgebildete Kontaktfläche, die Teil der
Strahlungsdurchtrittsfläche sein kann, erzeugt werden. Auf dieser Kontaktfläche können Stromstege geführt werden, die der verbesserten elektrischen Kontaktierung der ersten
Halbleiterschicht dienen können. Insbesondere können solche Stromstege reflektierend ausgebildet sein und eine von der aktiven Schicht erzeugte und in Richtung der Stromstege abgestrahlte Strahlung zurück in die Halbleiterschichtenfolge reflektieren . Es wird ferner ein optoelektronisches Halbleiterbauelement angegeben. Das optoelektronische Halbleiterbauelement umfasst einen hier beschriebenen optoelektronischen Halbleiterchip. Das heißt, sämtliche für den optoelektronischen
Halbleiterchip und für das Herstellungsverfahren offenbarten Merkmale sind auch für das optoelektronische
Halbleiterbauelement offenbart und umgekehrt. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterbauelements umfasst dieses einen oben beschriebenen optoelektronischen Halbleiterchip und einen Formkörper. Der Formkörper ist elektrisch isolierend ausgebildet. Der
Formkörper kann beispielsweise mit einem Epoxidharz und/oder einem Silikonharz gebildet sein. Beispielsweise kann der Formkörper mit einem Formguss-Verfahren, einem Formpress- Verfahren und/oder einem Spritzguss-Verfahren hergestellt sein. Bevorzugt ist der Formkörper Strahlungsabsorbierend und/oder strahlungsreflektierend ausgebildet.
Der Formkörper umschließt den optoelektronischen
Halbleiterchip rahmenartig. Ferner kann der Formkörper zumindest stellenweise direkt an die ALD-Schicht angrenzen. Eine Formkörperbodenfläche schließt bündig mit der
Grundfläche des Trägers ab. "Rahmenartig" bedeutet hierbei und im Folgenden, dass der optoelektronische Halbleiterchip in einer Aufsicht von oben von dem Formkörper lateral vollständig umgeben ist. Es ist jedoch möglich, dass der Formkörper in vertikaler Richtung durch einzelne Schichten und/oder Schichtenfolgen des optoelektronischen
Halbleiterchips überragt wird. Mit anderen Worten, der
Formkörper kann in der vertikalen Richtung eine geringere Dicke als der optoelektronische Halbleiterchip aufweisen. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterbauelements umfasst dieses ferner einen
Kontaktkörper. Der Kontaktkörper umschließt den
optoelektronischen Halbleiterchip rahmenartig. Ferner grenzt der Kontaktkörper direkt an eine der Formkörperbodenfläche abgewandte Formkörperdeckfläche des Formkörpers an. Der Kontaktkörper ist mit einem elektrisch leitfähigen Material wie beispielsweise einem Metall gebildet. Bevorzugt ist der Kontaktkörper elektrisch leitfähig und
Strahlungsreflektierend ausgebildet. Durch die rahmenartige Umschließung des optoelektronischen Halbleiterchips durch den Kontaktkörper kann somit die Effizienz des optoelektronischen Halbleiterchips erhöht werden, da Strahlungsverluste zur Seite vermieden werden.
Ferner ermöglicht der Kontaktkörper eine drahtfreie
Kontaktierung der ersten Halbleiterschicht der
Halbleiterschichtenfolge. Hierzu kann der Kontaktkörper elektrisch leitend mit der ersten Halbleiterschicht verbunden sein. Der Kontaktkörper bedeckt die
Strahlungsdurchtrittsfläche zumindest stellenweise, wodurch seitliche Strahlungsverluste reduziert werden. Ferner kann der optoelektronische Halbleiterchip lateral zumindest stellenweise mit einem Strahlungsreflektierend ausgebildeten weiteren Material bedeckt sein. Das weitere Material kann zumindest stellenweise zwischen dem Träger und dem Formkörper angeordnet sein. Hierdurch können seitliche Lichtverluste reduziert werden. Zudem kann der Formkörper durch ein solches Material vor lichtinduzierter Alterung geschützt werden. Gemäß zumindest einer Ausführungsform des optoelektronischen Halbleiterbauelements überragt der Formkörper den Träger in vertikaler Richtung. Dies ermöglicht insbesondere eine
Isolation des elektrisch leitfähigen Trägers nach außen.
Hierbei ist es möglich, dass der Formkörper auch die
Verbindungsschichtenfolge in vertikaler Richtung überragt. Beispielsweise sind lateral lediglich elektrisch isolierend ausgebildete Komponenten des optoelektronischen
Halbleiterchips, wie beispielsweise die Isolationsstruktur oder die ALD-Schicht, von außen frei zugänglich. Von oben oder von unten können auch elektrisch leitend ausgebildete Komponenten frei zugänglich sein.
Im Folgenden wird das hier beschriebene Verfahren, der hier beschriebene optoelektronische Halbleiterchip und das hier beschriebene optoelektronische Halbleiterbauelement anhand von Ausführungsbeispielen und den zugehörigen Figuren näher erläutert . Die Figur 1 zeigt ein Ausführungsbeispiel eines hier
beschriebenen optoelektronischen Halbleiterchips anhand einer schematischen Schnittdarstellung.
Die Figuren 2, 3 und 4 zeigen Ausführungsbeispiele eines hier beschriebenen optoelektronischen
Halbleiterbauelements anhand schematischer Aufsichten .
Die Figur 5 zeigt ein Ausführungsbeispiel eines hier
beschriebenen optoelektronischen Halbleiterchips anhand einer schematischen Schnittdarstellung. Die Figuren 6A, 6B, 6C und 6D zeigen ein Ausführungsbeispiel eines hier beschriebenen Verfahrens anhand einer schematischen Schnittdarstellung . Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu
betrachten. Vielmehr können einzelne Elemente zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.
Die Figur 1 zeigt ein Ausführungsbeispiel eines hier
beschriebenen optoelektronischen Halbleiterchips 10 und eines hier beschriebenen Verfahrens zur Herstellung eines
optoelektronischen Halbleiterchips 10 anhand einer
schematischen Schnittdarstellung. Der optoelektronische
Halbleiterchip 10 ist lateral durch einen Trenngraben 71 von einem weiteren optoelektronischen Halbleiterchip 10' (nicht vollständig dargestellt) getrennt.
Der optoelektronische Halbleiterchip 10 weist eine
Halbleiterschichtenfolge 1 mit einer
Strahlungsdurchtrittsfläche la und einer der
Strahlungsdurchtrittsfläche la abgewandten Bodenfläche lc auf. Die Halbleiterschichtenfolge 1 umfasst eine erste
Halbleiterschicht 11, bei der es sich beispielsweise um eine n-leitende Halbleiterschicht handeln kann, eine aktive
Schicht 12, die der Strahlungserzeugung und/oder -detektion dient, und eine zweite Halbleiterschicht 13, bei der es sich beispielsweise um eine p-leitende Halbleiterschicht handeln kann. Die aktive Schicht 12 ist zwischen der ersten Halbleiterschicht 11 und der zweiten Halbleiterschicht 13 angeordnet .
Die Strahlungsdurchtrittsflache la ist mit
Auskoppelstrukturen 6 versehen. Bei den Auskoppelstrukturen 6 handelt es sich vorliegend um gleichmäßig angeordnete und voneinander beabstandete Aufrauungen in der ersten
Halbleiterschicht 11. Beispielsweise können die
Auskoppelstrukturen 6 in dem dargestellten Querschnitt die Form eines Ellipsensegments aufweisen. Zwischen den
Auskoppelstrukturen 6 befinden sich planare Kontaktflächen IIa der ersten Halbleiterschicht 11. Diese Kontaktflächen IIa können beispielsweise der zusätzlichen elektrischen
Kontaktierung der ersten Halbleiterschicht 11 mit Stromstegen 111 dienen (vergleiche Figur 4) .
An der Bodenfläche lc der Halbleiterschichtenfolge 1 ist die Kontaktschichtenfolge 2 angeordnet. Die Kontaktschichtenfolge 2 umfasst die Oxidschicht 21, die Isolationsstruktur 22 und die Metallschicht 23. Die Oxidschicht 21 ist mit einem leitfähigen Oxid gebildet und strahlungsdurchlässig
ausgebildet. Die Oxidschicht 21 grenzt direkt an die zweite Halbleiterschicht 13 und steht mit dieser in direktem
elektrischem Kontakt.
Die Metallschicht 23 ist in einer Aufsicht von oben einfach zusammenhängend und durchgängig ausgebildet und durchdringt die Isolationsstruktur 22 zumindest stellenweise. Die
Metallschicht 23 steht in direktem elektrischem Kontakt zu der Oxidschicht 21. Die Metallschicht 23 ist bevorzugt mit Silber und/oder Aluminium gebildet. Die Isolationsstruktur 22 ist zumindest stellenweise zwischen der Oxidschicht 21 und der Metallschicht 23 angeordnet. Die Isolationsstruktur 22 ist an gleichmäßig verteilten Stellen kreisförmig durchbrochen. Mit anderen Worten, die
Isolationsstruktur 22 ist in einer Aufsicht mehrfach
zusammenhängend ausgebildet. An diesen Stellen wird die
Isolationsstruktur 22 von der Metallschicht 23 durchdrungen. Die Isolationsstruktur 22 grenzt direkt an die Oxidschicht 21 und die Metallschicht 23 an.
An der der Bodenfläche lc abgewandten Seite der
Kontaktschichtenfolge 2 ist eine Verbindungsschichtenfolge 3 angeordnet. Die Verbindungsschichtenfolge 3 umfasst eine der Kontaktschichtenfolge 2 zugewandte erste Verbindungsschicht 31 und eine der Kontaktschichtenfolge 2 abgewandte zweite
Verbindungsschicht 32. An der zweiten Verbindungsschicht 32 ist der Träger 41 mit der der Verbindungsschichtenfolge 3 zugewandten Trägerdeckfläche 41a und der der
Verbindungsschichtenfolge 3 abgewandten Grundfläche 41c angeordnet. Die Grundfläche 41c bildet vorliegend eine freiliegende Außenfläche des optoelektronischen
Halbleiterchips 10. Die Trägerdeckfläche 41a steht in
direktem Kontakt zur zweiten Verbindungsschicht 32. Der
Träger 41 ist mittels der Verbindungsschichtenfolge 3 mit der Kontaktschichtenfolge 2 und der Halbleiterschichtenfolge 1 mechanisch verbunden.
Die erste Verbindungsschicht 31 steht in direktem Kontakt mit der Metallschicht 23 der Kontaktschichtenfolge 2. Die zweite Verbindungsschicht 32 steht in direktem Kontakt mit dem
Träger 41. In dem vorliegend gezeigten Ausführungsbeispiel des optoelektronischen Halbleiterchips 10 ist die
Verbindungsschichtenfolge 3 mit einem elektrisch isolierenden Material gebildet. Hierdurch ist der Träger 41 von der
Kontaktschichtenfolge 2 durch die Verbindungsschichtenfolge 3 elektrisch isoliert. Um eine Kontaktierung der
Kontaktschichtenfolge 2 zu ermöglichen, ist eine
Durchkontaktierung 42 vorgesehen. Die Durchkontaktierung 42 durchdringt den Träger 41 und die Verbindungsschichtenfolge 3 vollständig. Die Durchkontaktierung 42 grenzt direkt an die Kontaktschichtenfolge 2 an und steht in direktem elektrischem Kontakt mit der Kontaktschichtenfolge 2.
Lateral ist der optoelektronische Halbleiterchip 10 zumindest teilweise von einer ALD-Schicht 5 bedeckt und durch diese elektrisch isolierend verkapselt. Insbesondere sind alle im Rahmen der Herstellungstoleranzen entlang der vertikalen Richtung verlaufenden Seitenflächen der
Halbleiterschichtenfolge 1, der Kontaktschichtenfolge 2 und der Verbindungsschichtenfolge 3 von der ALD-Schicht bedeckt.
In dem gezeigten Ausführungsbeispiel wurde der
Vereinzelungsschritt des hier beschriebenen Verfahrens bereits durchgeführt. Lateral neben dem optoelektronischen Halbleiterchip 10 ist ein weiterer optoelektronischer
Halbleiterchip 10' angeordnet. Der weitere optoelektronische Halbleiterchip 10' ist durch einen Trenngraben 71 von dem ersten optoelektronischen Halbleiterchip 10 getrennt. Der Trenngraben weist eine laterale Maximalausdehnung d von höchstens 30 ym, bevorzugt höchstens 20 ym, auf. Bevorzugt befindet sich die Maximalausdehnung d im Bereich der
Metallschicht 23. Dies ist dadurch bedingt, dass die
Metallschicht 23 in dem Verfahren mit einem nasschemischen Ätzverfahren durchtrennt wurde und somit eine Unterätzung, das heißt eine laterale Einätzung der Metallschicht 23, stattgefunden hat. Hierdurch weist die Metallschicht 23 eine geringere laterale Ausdehnung als die übrigen Schichten des optoelektronischen Halbleiterchips 10, 10' auf.
Gemäß der schematischen Schnittdarstellung der Figur 2 ist ein Ausführungsbeispiel eines optoelektronischen
Halbleiterbauelements näher erläutert. Das optoelektronische Halbleiterbauelement umfasst einen optoelektronischen
Halbleiterchip 10, einen Formkörper 82 und einen
Kontaktkörper 81. Der Formkörper 82 grenzt zumindest
stellenweise direkt an den optoelektronischen Halbleiterchip 10 und umgibt diesen in einer Aufsicht lateral vollständig. Eine Formkörperbodenfläche 82c schließt bündig mit der
Grundfläche 41c ab. Eine der Formkörperbodenfläche 82c abgewandt Formkörperdeckfläche 82a überragt den Träger 41 und die Verbindungsschichtenfolge 3 in vertikaler Richtung vollständig .
Die Formkörperdeckfläche 82a ist nicht eben beziehungsweise planar ausgebildet. Vielmehr weist die Formkörperdeckfläche 82a eine Krümmung auf. Insbesondere weist der Formkörper 82 in Bereichen, die einen geringeren lateralen Abstand zum optoelektronischen Halbleiterchip 10 aufweisen, eine
geringere Dicke auf als in Bereichen, die einen größeren lateralen Abstand zum optoelektronischen Halbleiterchip 10 aufweisen. Diese Einkerbung des Formkörpers 81 am
optoelektronischen Halbleiterchip 10 ist durch das
Herstellungsverfahren bedingt.
Der Kontaktkörper 81 grenzt direkt an die
Formkörperdeckfläche 82a an. Der Kontaktkörper 81 steht in direktem elektrischem Kontakt mit der ersten
Halbleiterschicht 11. Hierzu bedeckt der Kontaktkörper 81 die Strahlungsdurchtrittsfläche la zumindest stellenweise. Beispielsweise ist der Kontaktkörper 81
Strahlungsreflektierend ausgebildet. Der Kontaktkörper 81 kann beispielsweise galvanisch auf den Formkörper 82
aufgebracht sein.
Im Gegensatz zu dem Ausführungsbeispiel der Figur 1 weist der optoelektronische Halbleiterchip 10 keine Durchkontaktierung 42 auf. Vorliegend ist die Verbindungsschichtenfolge 3 somit mit einem elektrisch leitfähigen Material, wie beispielsweise einem Metall, gebildet. Die elektrische Kontaktierung der zweiten Halbleiterschicht 13 erfolgt dann über den elektrisch leitfähig ausgebildeten Träger 41.
Der optoelektronische Halbleiterchip 10 weist ferner Bereiche der Isolationsstruktur 22' auf, die die zweite
Halbleiterschicht 13 und die aktive Schicht 12 seitlich vollständig bedecken. Insbesondere bedecken die Bereiche der Isolationsstruktur 22' die Seitenflächen der aktiven Schicht und der zweiten Halbleiterschicht 13 vollständig. Die aktive Schicht 12 und die zweite Halbleiterschicht 13 grenzen somit nicht mehr direkt an die ALD-Schicht 5 an. Eine elektrische Kontaktierung der zweiten Halbleiterschicht 13 ist über die Kontaktschichtenfolge 2 möglich. Anhand der schematischen Aufsicht der Figur 3 ist ein
Ausführungsbeispiel eines hier beschriebenen
optoelektronischen Halbleiterbauelements näher erläutert. Die Aufsicht erfolgt hierbei von oben, also auf die
Strahlungsdurchtrittsfläche la.
Das optoelektronische Halbleiterbauelement umfasst einen optoelektronischen Halbleiterchip 10. Der optoelektronische Halbleiterchip 10 ist rahmenartig von dem Kontaktkörper 81 und dem Formkörper 82 umschlossen. Hierbei sind Bereiche 11' der Strahlungsdurchtrittsflache la von dem Kontaktkörper 81 bedeckt. Diese teilweise Bedeckung ist in der gezeigten
Aufsicht durch die Trennlinie 115 und den lateralen
Chipabschluss 116 angedeutet. Der Chipabschluss 116
entspricht hierbei den entlang der vertikalen Richtung verlaufenden Außenflächen des optoelektronischen
Halbleiterchips 10. Die Auskoppelstrukturen 6 sind in der Form eines regelmäßigen Gitters an der
Strahlungsdurchtrittsfläche la angeordnet.
Gemäß der schematischen Aufsicht der Figur 4 ist ein weiteres Ausführungsbeispiel eines hier beschriebenen
optoelektronischen Halbleiterbauelements näher erläutert. Das Ausführungsbeispiel unterscheidet sich von dem in Figur 3 dadurch, dass auf der Strahlungsdurchtrittsfläche la zwischen den Auskoppelstrukturen 6 Stromstege 111 angeordnet sind, die insbesondere einstückig mit dem Kontaktkörper 81 ausgebildet sind. Alternativ können die Stromstege 111 auch mit einem anderen Material gebildet sein und lediglich elektrisch leitend mit dem Kontaktkörper 81 verbunden sein. Die
Stromstege 111 sind vorliegend linear zwischen Reihen der Auskoppelstrukturen 6 angeordnet. Die Stromstege 111 dienen insbesondere einer verbesserten Stromverteilung über die erste Halbleiterschicht 11. Ferner können die Stromstege strahlungsreflektierend ausgebildet sein und damit die
Effizienz des optoelektronischen Halbleiterbauelements erhöhen . Gemäß der schematischen Schnittdarstellung der Figur 5 ist ein weiteres Ausführungsbeispiel eines hier beschriebenen optoelektronischen Halbleiterchips näher erläutert. In dem dargestellten Ausführungsbeispiel ist der optoelektronische Halbleiterchip 10 als sogenanntes "Chip-Size-Package"
ausgeführt. Zur elektrischen Kontaktierung der
Halbleiterschichten 11, 13 sind zwei Durchkontaktierungen 42, 42' vorgesehen. Eine erste Durchkontaktierung 42 erstreckt sich vollständig durch den Träger 41 und die
Verbindungsschichtenfolge 3 zur Kontaktschichtenfolge 2 und ist elektrisch leitend mit der Kontaktschichtenfolge 2, und damit der zweiten Halbleiterschicht 13, verbunden. Eine zweite Durchkontaktierung 42' erstreckt sich vollständig durch den Träger 41, die Verbindungsschichtenfolge 3, die Kontaktschichtenfolge 2, die zweite Halbleiterschicht 13 und die aktive Schicht 12. Die zweite Durchkontaktierung 42' ist elektrisch leitend mit der ersten Halbleiterschicht 11 verbunden. Im Bereich der Kontaktschichtenfolge 2, der zweiten Halbleiterschicht 13 und der aktiven Schicht 12 ist die zweite Durchkontaktierung 42 ' von weiteren Bereichen der Isolationsstruktur 22'' umgeben. Diese weiteren Bereiche der Isolationsstruktur 22'' dienen der elektrischen Isolation der zweiten Durchkontaktierung 42' von der Kontaktschichtenfolge 2, der zweiten Halbleiterschicht 13 und der aktiven Schicht 12.
Gemäß der schematischen Schnittdarstellungen der Figuren 6A, 6B, 6C und 6D sind Verfahrensschritte eines hier
beschriebenen Verfahrens näher erläutert. Die Figur 6A zeigt einen ersten Verfahrensschritt eines hier beschriebenen
Verfahrens. Zunächst wird ein Schichtenverbund 14 mit einer Halbleiterschichtenfolge 1, einer Kontaktschichtenfolge 2, einer Verbindungsschichtenfolge 3 und einem Träger 41
bereitgestellt. Auf einer Deckfläche la' des
Schichtenverbunds 14 ist eine Maskenschicht 72 aufgebracht. Die Maskenschicht 72 bildet ein Vereinzelungsmuster 72 des Schichtenverbunds 14.
Gemäß der schematischen Schnittdarstellung der Figur 6B ist ein weiterer Verfahrensschritt eines hier beschriebenen
Verfahrens näher erläutert. In dem Schichtenverbund 14 wird unter zumindest teilweiser Verwendung eines
Trockenätzverfahrens ein Trenngraben 71 erzeugt, der sich vorliegend bis zur Trägerdeckfläche 41a erstreckt. Die
Metallschicht 23 kann hierbei mittels einem nasschemischen Ätzverfahren durchtrennt worden sein. Die Erzeugung des Trenngrabens 71 erfolgt hierbei an nicht von der
Maskenschicht 72 bedeckten, freiliegenden Bereichen der
Deckfläche la ' .
Nach dem teilweisen Erzeugen des Trenngrabens 71 wird eine ALD-Schicht 5 ganzflächig auf freiliegende Außenflächen des Schichtenverbunds 14 aufgebracht. Gemäß der schematischen Schnittdarstellung der Figur 6C ist ein weiterer Verfahrensschritt eines hier beschriebenen
Verfahrens näher erläutert. Vorliegend werden sämtliche entlang der Haupterstreckungsrichtung des Trägers 41
verlaufende Außenflächen durch ein gerichtetes
Trockenätzverfahren (Pfeile in der Figur 6C) von der ALD- Schicht 5 freigelegt. Anschließend ist die Trägerdeckfläche 41a im Bereich des Trenngrabens 71 frei zugänglich. Ferner ist eine dem Träger 41 abgewandte Maskenschichtdeckfläche 72a nach dem teilweisen Entfernen der ALD-Schicht 5 frei
zugänglich.
Gemäß der schematischen Schnittdarstellung der Figur 6D ist ein weiterer Verfahrensschritt eines hier beschriebenen Verfahrens näher erläutert. Bei dem gezeigten
Verfahrensschritt wird der Träger 41 im Bereich des
Trenngrabens 71 mit einem Trockenätzverfahren durchtrennt. Der Trenngraben 71 erstreckt sich dann vollständig durch den Schichtenverbund 14. Hierdurch ist ein Vereinzeln des
Schichtenverbunds 14 in einzelne optoelektronische
Halbleiterchips 10 entlang des Trenngrabens 71 möglich.
Aufgrund des Trockenätzverfahrens weist der Träger im Bereich des Trenngrabens 71 Spuren von Vereinzelung 73 durch das Trockenätzverfahren auf. Diese Spuren von Vereinzelungen 73 weisen ein schuppenähnliches beziehungsweise muschelähnliches Muster auf. Die Spuren von Vereinzelung 73 können sich entlang einer lateralen Richtung erstrecken. Anhand dieser Spuren von Vereinzelung 73 ist somit das verwendete Verfahren an dem fertiggestellten optoelektronischen Halbleiterchip 10 nachweisbar .
Das hier beschriebene Verfahren ist kostengünstig und
ermöglicht die Bereitstellung eines effizienten
optoelektronischen Halbleiterchips. Beim Durchtrennen des Schichtenverbundes mit einem Trockenätzverfahren entstehen senkrechte Kanten und ferner bei der Metallschicht durch die Verwendung des nasschemischen Ätzverfahrens leichte
Unterätzungen. Diese leichten Unterätzungen können auch gezielt gesteuert werden. Mittels einer sogenannten "Spacer"- Technologie oder mittels einer Verkapselung mit einer ALD- Schicht oder anderen feuchtedichten dielektrischen Schichten, kann eine Migrationsstabilität ohne lateralen Platzverlust hergestellt werden. Der Flächenverlust ist im Wesentlichen durch die Maximalausdehnung des Trenngrabens bestimmt und kann im Extremfall weniger als 15 ym betragen. Gleichzeitig kommen bei diesem Design bevorzugt keine
Strahlungsabsorbierenden Schichten zum Einsatz. Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Die vorliegende Anmeldung beansprucht die Priorität der deutschen Anmeldung DE 10 2014 116 141.6, deren
Offenbarungsgehalt hiermit durch Rückbezug aufgenommen
Bezugs zeichenliste
10 optoelektronischer Halbleiterchip
1 Halbleiterschichtenfolge
11, 11' erste Halbleiterschicht
IIa Kontaktfläche
111 Stromstege
115 Trennlinie
116 Chipabschluss
12 aktive Schicht
13 zweite Halbleiterschicht
la' Deckfläche
la Strahlungsdurchtrittsfläche lc Bodenfläche
2 Kontaktschichtenfolge
21 Oxidschicht
22 Isolationsstruktur
22', 22'' Bereiche der Isolationsstruktur
23 Metallschicht
41 Träger
41c Grundfläche
41a Trägerdeckfläche
42, 42' Durchkontaktierung
5 ALD-Schicht
6 Auskoppelstrukturen
71 Trenngräben
72 Maskenschicht, Vereinzelungsmuster 72a Maskenschichtdeckfläche
73 Spuren von Vereinzelung
81 Kontaktierung
82 Formkörper
82a Formkörperdeckfläche
82c Formkörperbodenfläche

Claims

Patentansprüche :
1. Verfahren zur Herstellung zumindest eines
optoelektronischen Halbleiterchips (10) mit den folgenden Schritten:
a) Bereitstellen eines Schichtenverbundes (14) aufweisend
- eine Halbleiterschichtenfolge (1) mit einer
Haupterstreckungsebene, einer aktiven Schicht (12) und einer Bodenfläche (lc),
- einen Träger (41), der an der Bodenfläche (lc) der
Halbleiterschichtenfolge (1) angeordnet ist und eine der Bodenfläche (lc) abgewandte Grundfläche (41c) aufweist, und
- eine Verbindungsschichtenfolge (3) , die in einer vertikalen Richtung zumindest stellenweise zwischen der
Halbleiterschichtenfolge (1) und dem Träger (41) angeordnet ist,
b) Ausbilden einer Vielzahl von Trenngräben (71) in dem
Schichtenverbund (14) entlang eines Vereinzelungsmusters (72) unter Verwendung zumindest eines gerichteten
Trockenätzverfahrens (9), wobei
- zumindest ein Trenngraben (71) in zumindest einer lateralen Richtung eine Maximalausdehnung (d) von höchstens 30 ym aufweist und
- jeder Trenngraben (71) den Schichtenverbund (14) in der vertikalen Richtung vollständig durchdringt,
c) Vereinzeln des Schichtenverbundes (14) entlang der
Trenngräben (71) zur Erzeugung zumindest eines
optoelektronischen Halbleiterchips (10), wobei der
vereinzelte zumindest eine optoelektronische Halbleiterchip (10) jeweils einen Teil der Halbleiterschichtenfolge (1), des Trägers (41) und der Verbindungsschichtenfolge (3) aufweisen.
2. Verfahren nach dem vorherigen Anspruch,
wobei das Ausbilden der Trenngräben (71) in Schritt b) die folgenden Schritte umfasst:
bl) teilweises Entfernen der Halbleiterschichtenfolge (1) im Bereich der zu erzeugenden Trenngräben (71),
b2) teilweises Entfernen der Verbindungsschichtenfolge (3) in dem Bereich der teilweise entfernten Halbleiterschichtenfolge (1) ,
b3) Aufbringen einer ALD-Schicht (5) an allen der Grundfläche (41c) abgewandten freiliegenden Außenflächen des
Schichtenverbundes (14),
b4) teilweises Entfernen der ALD-Schicht (5) im Bereich der zu erzeugenden Trenngräben (71) von einer der Grundfläche (41c) abgewandten Trägerdeckfläche (41a) des Trägers (41), b5) teilweises Entfernen des Trägers (41) in dem Bereich der teilweise entfernten Halbleiterschichtenfolge (1) und der teilweise entfernten Verbindungsschichtenfolge (3) , wobei für die Schritte bl), b2) und b5) zumindest teilweise ein Trockenätzverfahren Verwendung findet.
3. Verfahren nach einem der vorherigen Ansprüche,
wobei die ALD-Schicht (5) in Schritt b4) von sämtlichen im Rahmen der Herstellungstoleranzen entlang der
Haupterstreckungsebene verlaufenden freiliegenden
Außenflächen (la', 41a) der Halbleiterschichtenfolge (1), des Vereinzelungsmusters (72) und/oder des Trägers (41) entfernt wird .
4. Verfahren nach einem der vorherigen Ansprüche,
wobei der Schichtenverbund (14) ferner eine zwischen der Verbindungsschichtenfolge (3) und der
Halbleiterschichtenfolge (1) angeordnete Strahlungsreflektierende Kontaktschichtenfolge (2) mit einer Metallschicht (23) aufweist, wobei die Metallschicht (23) zur Erzeugung der Trenngräben (71) in Schritt b) teilweise unter Verwendung eines nasschemischen Ätzverfahrens entfernt wird.
5. Verfahren nach einem der vorherigen Ansprüche,
wobei sämtliche freiliegende Außenflächen der
Halbleiterschichtenfolge (1) in Schritt b) und/oder nach Schritt c) gereinigt werden derart, dass Spuren eines
Materials der Verbindungsschichtenfolge (3) und/oder der
Kontaktschichtenfolge (2) von den freiliegenden Außenflächen der Halbleiterschichtenfolge (1) entfernt werden.
6. Optoelektronischer Halbleiterchip (10) aufweisend
- eine Halbleiterschichtenfolge (1) mit einer
Haupterstreckungsebene, einer aktiven Schicht (12) und einer Bodenfläche (lc),
- einen Träger (41), der an der Bodenfläche (lc) der
Halbleiterschichtenfolge (1) angeordnet ist und eine der Bodenfläche (lc) abgewandte Grundfläche (41c) aufweist und
- eine Verbindungsschichtenfolge (3) , die in einer vertikalen Richtung zumindest stellenweise zwischen der
Halbleiterschichtenfolge (1) und dem Träger (41) angeordnet ist, wobei
- der Träger (41) die Halbleiterschichtenfolge (1) lateral um höchstens 10 ym überragt.
7. Optoelektronischer Halbleiterchip (10) nach dem
vorherigen Anspruch,
bei dem die Verbindungsschichtenfolge (3) eine erste
Verbindungsschicht (31) und zumindest eine zweite
Verbindungsschicht (32) aufweist und bei dem die
Verbindungsschichtenfolge (3) aus einem elektrisch isolierenden Material gebildet ist und eine dielektrische Bondverbindung bildet.
8. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
bei dem die Verbindungsschichtenfolge (3) eine erste
Verbindungsschicht (31) und zumindest eine zweite
Verbindungsschicht (32) aufweist und bei dem die
Verbindungsschichtenfolge (3) aus einem elektrisch
leitfähigen Material gebildet ist.
9. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
wobei die erste Verbindungsschicht (31) und die zweite
Verbindungsschicht (32) jeweils eine Dicke von wenigstens 0,4 ym und höchstens 1 ym aufweisen.
10. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
bei dem alle im Rahmen der Herstellungstoleranzen vertikal zur Grundfläche (41c) und/oder zur Trägerdeckfläche (41a) verlaufende Seitenflächen (41b) des Trägers Spuren eines Materialabtrags mittels eines Trockenätzverfahrens aufweist.
11. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
der seitlich durch eine ALD-Schicht (5) verkapselt ist, wobei eine der Grundfläche (41c) abgewandte
Strahlungsdurchtrittsfläche (la) frei von der ALD-Schicht (5) ist.
12. Optoelektronischer Halbleiterchip (10) nach dem
vorherigen Anspruch, bei dem alle im Rahmen der Herstellungstoleranzen vertikal zur Grundfläche (41c) und/oder zur Trägerdeckfläche (41a) verlaufenden Seitenflächen (41b) des Trägers (41) und die Strahlungsdurchtrittsfläche (la) frei von der ALD-Schicht (5) sind.
13. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
bei dem die Verbindungsschichtenfolge (3) eine erste
Verbindungsschicht (31) und zumindest eine zweite
Verbindungsschicht (32) aufweist, wobei die erste
Verbindungsschicht (31) und die zweite Verbindungsschicht (32) aus unterschiedlichen Materialien gebildet sind.
14. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
ferner aufweisend eine zwischen der Verbindungsschichtenfolge (3) und der Halbleiterschichtenfolge (1) angeordnete
Strahlungsreflektierende Kontaktschichtenfolge (2), mit einer Oxidschicht (21), einer Isolationsstruktur (22, 22') und einer Metallschicht (23) , wobei
- die Isolationsstruktur (22, 22') zumindest bereichsweise zwischen der Metallschicht (23) und der Oxidschicht (21) angeordnet ist und
- die Oxidschicht (21) direkt an die Halbleiterschichtenfolge (1) angrenzt und elektrisch leitend mit der Metallschicht (23) verbunden ist.
15. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
der in dem Bereich der Metallschicht (23) eine geringere laterale Ausdehnung aufweist als in Bereichen außerhalb der Metallschicht (23) .
16. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
bei dem zumindest eine Durchkontaktierung (42) vorhanden ist, die sich vollständig durch den Träger (41) erstreckt, wobei der Träger (41) elektrisch leitend ausgebildet ist.
17. Optoelektronischer Halbleiterchip (10) nach einem der vorherigen Ansprüche,
bei dem die aktive Schicht (12) und eine zweite
Halbleiterschicht (13) der Halbleiterschichtenfolge (1) seitlich vollständig von Bereichen der Isolationsstruktur (22, 22') bedeckt sind.
18. Optoelektronisches Halbleiterbauelement umfassend zumindest einen optoelektronischen Halbleiterchip (10) nach einem der vorherigen Ansprüche und einen Formkörper (81), wobei der Formkörper (82)
- den optoelektronischen Halbleiterchip (10) rahmenartig umschließt, wobei eine Formkörperbodenfläche (82c) bündig mit der Grundfläche (41c) abschließt und
- zumindest stellenweise direkt an die ALD-Schicht (5) grenzt .
19. Optoelektronisches Halbleiterbauelement nach dem
vorherigen Anspruch,
bei dem ferner ein Kontaktkörper (81) vorhanden ist, der
- den optoelektronischen Halbleiterchip (10) rahmenartig umschließt,
- direkt an eine der Formkörperbodenfläche (82c) abgewandte Formkörperdeckfläche (82a) des Formkörpers (81) angrenzt,
- elektrisch leitend mit zumindest einer Halbleiterschicht (11) der Halbleiterschichtenfolge (1) verbunden ist und - die Strahlungsdurchtrittsflache (la) zumindest stellenweise bedeckt .
20. Optoelektronisches Halbleiterbauelement nach einem der vorherigen Ansprüche,
bei dem der Formkörper (82) den Träger (41) in vertikaler Richtung überragt.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060105542A1 (en) * 2004-11-15 2006-05-18 Yoo Myung C Method for fabricating and separating semiconductor devices
EP1906460A2 (de) * 2006-09-27 2008-04-02 OSRAM Opto Semiconductors GmbH Halbleiterkörper und Halbleiterchip mit einem Halbleiterkörper
WO2011073027A1 (de) * 2009-12-18 2011-06-23 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement und verfahren zur herstellung eines optoelektronischen bauelements
WO2012164437A2 (en) * 2011-06-01 2012-12-06 Koninklijke Philips Electronics N.V. Light emitting device bonded to a support substrate
WO2013045576A1 (de) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen bauelements mit einer drahtlosen kontaktierung
WO2014095556A1 (de) * 2012-12-18 2014-06-26 Osram Opto Semiconductors Gmbh Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583022B1 (en) * 1998-08-27 2003-06-24 Micron Technology, Inc. Methods of forming roughened layers of platinum and methods of forming capacitors
DE10042947A1 (de) 2000-08-31 2002-03-21 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement auf GaN-Basis
JP4999696B2 (ja) * 2004-10-22 2012-08-15 ソウル オプト デバイス カンパニー リミテッド ＧａＮ系化合物半導体発光素子及びその製造方法
JP2007173465A (ja) * 2005-12-21 2007-07-05 Rohm Co Ltd 窒化物半導体発光素子の製造方法
TWI420722B (zh) 2008-01-30 2013-12-21 歐斯朗奧托半導體股份有限公司 具有封裝單元之裝置
DE102009024411A1 (de) 2009-03-24 2010-09-30 Osram Opto Semiconductors Gmbh Dünnschichtverkapselung für ein optoelektronisches Bauelement, Verfahren zu dessen Herstellung und optoelektronisches Bauelement
TWI467798B (zh) * 2009-12-28 2015-01-01 Hon Hai Prec Ind Co Ltd 發光二極體晶片之製備方法
JP2011171327A (ja) * 2010-02-16 2011-09-01 Toshiba Corp 発光素子およびその製造方法、並びに発光装置
US8598614B2 (en) * 2010-08-30 2013-12-03 Epistar Corporation Light-emitting devices
DE102011015725B4 (de) * 2011-03-31 2022-10-06 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Vereinzeln eines Bauelementverbunds
US8604491B2 (en) * 2011-07-21 2013-12-10 Tsmc Solid State Lighting Ltd. Wafer level photonic device die structure and method of making the same
DE102013107971A1 (de) * 2013-07-25 2015-01-29 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip, Halbleiterbauelement und Verfahren zur Herstellung von optoelektronischen Halbleiterchips

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060105542A1 (en) * 2004-11-15 2006-05-18 Yoo Myung C Method for fabricating and separating semiconductor devices
EP1906460A2 (de) * 2006-09-27 2008-04-02 OSRAM Opto Semiconductors GmbH Halbleiterkörper und Halbleiterchip mit einem Halbleiterkörper
WO2011073027A1 (de) * 2009-12-18 2011-06-23 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement und verfahren zur herstellung eines optoelektronischen bauelements
WO2012164437A2 (en) * 2011-06-01 2012-12-06 Koninklijke Philips Electronics N.V. Light emitting device bonded to a support substrate
WO2013045576A1 (de) * 2011-09-30 2013-04-04 Osram Opto Semiconductors Gmbh Verfahren zur herstellung eines optoelektronischen bauelements mit einer drahtlosen kontaktierung
WO2014095556A1 (de) * 2012-12-18 2014-06-26 Osram Opto Semiconductors Gmbh Verfahren zum herstellen von optoelektronischen halbleiterchips und optoelektronischer halbleiterchip

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