WO2016046968A1 - 電力変換装置 - Google Patents

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有澤　浩一
崇 山川
裕次 ▲高▼山
成雄 梅原
友美 東川
誠 谷川
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Definitions

  • FIG. 1 is a diagram illustrating a configuration example of a power conversion device 100 according to an embodiment of the present invention.
  • a rectifier circuit 3 for converting AC power from the AC power source 1 into DC power a reactor 2 connected between the AC power source 1 and the rectifier circuit 3, and a current detection means 9 for detecting a power source current Is of the AC power source 1.
  • a smoothing capacitor 4 connected between the output terminals of the rectifier circuit 3 for smoothing the voltage of the full-wave rectified waveform output from the rectifier circuit 3, and a DC output for detecting the DC output voltage Vdc which is the voltage across the smoothing capacitor 4.
  • the pulse division unit 23 divides the drive signal Sa into a plurality of drive signals Sa1 by software processing, and a first pulse division unit 23a that divides the drive signal Sa into multiple drive signals Sa1 by hardware processing.
  • a selector 23d that is a selection unit that selects and outputs the drive signal Sa1 from the pulse transmission unit 22. Details of the first pulse divider 23a and the second pulse divider 23b will be described later.
  • a positive-side hysteresis comparator HCH that determines the hysteresis corresponding to the control range and controls the waveform of the current detection voltage Vis, a negative-side upper limit threshold calculated by equation (1), and a negative-side lower limit threshold calculated by equation (2) And a negative-side reference voltage VrefL , a negative-side hysteresis comparator HCL that determines the hysteresis corresponding to the negative-side current control range and controls the waveform of the current detection voltage Vis.
  • the peak value of the current detection voltage Vis within the ON period t of the drive signal Sa is within the current control range w. Controlled. Therefore, even when the DC output voltage Vdc is boosted to a relatively high value, the peak value of the power supply current Is within the on period t of the drive signal Sa is greater than the peak value when the drive signal Sa1 changes from on to off. Is also suppressed.
  • Step S8 A function that associates the on-duty and the pulse number obtained in step S7 with a function, and a function with the off-duty and the inter-pulse number obtained in step S7. To store.
  • the internal contact of the selector 23d is connected to the X-side terminal or Switching to the Y-side terminal, the first pulse dividing unit 23a and the second pulse dividing unit 23b are used in combination.
  • the first pulse dividing unit 23a may have the following configuration.
  • FIG. 16 is a diagram showing a first modification of the power conversion device 100 according to the embodiment of the present invention.
  • the data stored in the data storage unit 23c is on-time and off-time, or on-duty and off-duty.
  • the current detection voltage Vis detected by the current detection unit 9 is input to the first pulse dividing unit 23a, and the first pulse dividing unit 23a is based on the current detection voltage Vis.
  • a correction coefficient for correcting on-duty and off-duty is calculated, or a correction coefficient for correcting on-time and off-time is calculated.
  • the pulse dividing unit includes a data storage unit that stores data used when the drive signal is divided into a plurality of switching pulses by the software processing, and the drive signal is based on the data stored in the data storage unit. Is divided into a plurality of switching pulses. With this configuration, pulse division can be performed without inputting data from the outside of the control unit 20.
  • the data stored in the data storage unit is the number of divisions of the drive signal, the on-time of the plurality of switching pulses, and the off-time of the plurality of switching pulses, or the number of divisions of the drive signal and the drive signal
  • the on-duty of the on-time of the plurality of switching pulses with respect to the on-time of the driving signal and the off-duty of the off-time of the plurality of switching pulses with respect to the on-time of the drive signal By using such data, when the number of drive signals Sa1 is relatively small, the on / off timing of the short-circuit unit 30 can be specified, and the cost associated with the improvement of the control unit 20 is not caused. .

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Abstract

　電力変換装置１００は、交流電源１からの交流電力を直流電力に変換する整流回路３と、交流電源１と整流回路３との間に接続されたリアクタ２を介して交流電源１を短絡する短絡部３０と、交流電源１の半周期中に短絡部３０のオンオフ動作を制御する制御部２０と、を備え、制御部２０は、短絡部３０のオンオフ動作を制御するスイッチングパルスである駆動信号Ｓａを生成する駆動信号生成部２１と、駆動信号Ｓａを複数のスイッチングパルスに分割するパルス分割部２３と、を有する。

Description

電力変換装置
　本発明は、交流電力を直流電力に変換する電力変換装置に関する。
　下記特許文献１に示される従来技術では、電源力率を改善し入力電流に含まれる高調波成分を低減する力率改善回路が開示され、全波整流モードまたは倍電圧整流モードを選択すると共に、短絡素子の短絡開始時期と短絡時間をオープンループにて制御することで力率改善機能と昇圧機能を実現するものである。すなわち、下記特許文献１の従来技術は、整流回路切換用スイッチのオンオフにより整流回路を全波整流モードまたは倍電圧整流モードに制御し、力率改善回路の直流出力電圧を大きく２段階に分け、この２段階に分けた領域を更に短絡素子のオープンループでの短絡可変制御により、力率改善なしと力率改善ありの２段階に分けることにより、全体で４段階の直流出力電圧領域を構成し、これにより直流出力電圧の出力範囲を拡大しつつ、高負荷側での力率を改善することができる。
　また、下記特許文献２に示される従来技術は、負荷に対応して設定された直流出力電圧基準値と平滑コンデンサの端子間電圧との偏差値に対応して直流電圧制御信号を出力する直流電圧制御部を設け、また、直流電圧制御部からの制御信号と交流電源に同期した正弦波状の同期信号との積から電流基準信号を出力する電流基準演算部を設ける。この電流基準信号と整流素子の交流側電流とを比較することでスイッチ素子を高周波でオンオフ制御し、交流入力電流を正弦波状に制御しながら直流出力電圧を所望の値に制御するものであり、電源力率を１とし、高調波の発生を抑制することができる。
特開平１１－２０６１３０号公報 特許第２１４０１０３号公報
　しかしながら、上記特許文献１，２の従来技術によれば短絡素子の制御パターンが限定される。すなわちこれらの従来技術では、全負荷領域において電流をフィードバックする高周波スイッチングモードと、電流オープンループ制御の部分スイッチングモードとの何れかに短絡素子の制御パターンが限定される。従って、これらの従来技術は低負荷領域において直流出力電圧が昇圧し過ぎるのを避けるために短絡素子を動作させず、力率改善が行われない。そのため、低負荷領域では入力電流の波形歪みが大きく、高調波成分を多く含む電流がリアクトルを流れてしまい、リアクトル鉄損が増大し、これにより力率改善回路の交直変換効率が低下してしまう。
　また、上記特許文献１の従来技術において力率改善を行う際の短絡素子の短絡制御は、短絡開始時期および短絡時間をオープンループにて制御し、電源周期に対し一定区間だけ短絡動作を行う部分スイッチング方式であるため、力率改善および直流出力電圧の昇圧ができるものの、高調波発生量が多くなる高負荷側では効果が小さい。そのため、今後の高調波規制強化に伴い、従来技術にて充分な力率改善効果すなわち高調波抑制能力を得るためには、大きなインダクタンス値を有するリアクトルを必要とし、そのため、交直変換効率の低下、回路の大型化、コストの増加を招くという問題が生じる。また、高調波発生量を一定レベルに抑制しつつ直流出力電圧を昇圧する場合、昇圧能力に限界があるため、高負荷側での運転が不安定になり、あるいは高負荷側での安定運転を考えると負荷の選択幅が狭くなってしまう。
　本発明は、上記に鑑みてなされたものであって、負荷の運転領域全体に渡り高効率化を図りながら、高昇圧性能と高調波規格を満たすことができる電力変換装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明に係る電力変換装置は、交流電源からの交流電力を直流電力に変換する整流回路と、前記交流電源と前記整流回路との間に接続されたリアクタを介して前記交流電源を短絡する短絡部と、前記交流電源の半周期中に前記短絡部のオンオフ動作を制御する制御部と、を備え、前記制御部は、前記短絡部のオンオフ動作を制御するスイッチングパルスである駆動信号を生成する駆動信号生成部と、前記駆動信号を複数のスイッチングパルスに分割するパルス分割部と、を有する。
　本発明に係る電力変換装置は、負荷の運転領域全体に渡り高効率化を図りながら、高昇圧性能と高調波規格を満たすことができる、という効果を奏する。
本発明の実施の形態に係る電力変換装置の構成例を示す図 パルス制御用基準電圧生成回路の第１の構成図 パルス制御用基準電圧生成回路の第２の構成図 第２のパルス分割部の構成例を示す図 リアクタ、短絡部、整流回路、および平滑コンデンサから成る簡易回路を示す図 部分スイッチングパルスモードで交流電源の正極側半周期に短絡素子を１回スイッチングさせたときの電源電流の波形を示す図 駆動信号を複数のパルスに分割していないときの電源電流の波形を示す図 駆動信号を複数のパルスに分割したときの電源電流の波形を示す図 正極側半周期および負極側半周期に駆動信号を複数のパルスに分割したときの電源電流の波形を示す図 電源半周期中に短絡部を１回スイッチングする駆動信号を示す図 電源半周期中に短絡部を複数回スイッチングする駆動信号を示す図 第１のパルス分割部に利用するデータの作成手順を示すフローチャート 駆動信号生成部で生成される駆動信号のオン時間、第２のパルス分割部で分割された駆動信号のオン時間およびオフ時間を示す図 電源半周期に生成されるＮ個の駆動信号のオンデューティの経時的変化を表す図 電源半周期に生成されるＮ個の駆動信号のオフデューティの経時的変化を表す図 本発明の実施の形態に係る電力変換装置の第１の変形例を示す図 本発明の実施の形態に係る電力変換装置の第２の変形例を示す図
　以下に、本発明の実施の形態に係る電力変換装置を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態．
　図１は本発明の実施の形態に係る電力変換装置１００の構成例を示す図である。交流電源１からの交流電力を直流電力に変換する整流回路３と、交流電源１と整流回路３との間に接続されたリアクタ２と、交流電源１の電源電流Ｉｓを検出する電流検出手段９と、整流回路３の出力端間に接続され整流回路３から出力される全波整流波形の電圧を平滑化する平滑コンデンサ４と、平滑コンデンサ４の両端電圧である直流出力電圧Ｖｄｃを検出する直流電圧検出部５と、交流電源１の電源電圧Ｖｓを検出する電源電圧検出部６と、リアクタ２を介して交流電源１を短絡する短絡部３０と、交流電源１の半周期中に複数のスイッチングパルスである駆動信号Ｓａ２を生成し生成した駆動信号Ｓａ２で短絡部３０の開閉動作を制御する制御部２０とを有する。
　リアクタ２は、短絡部３０よりも交流電源１側に接続され、整流回路３の一方の入力端と交流電源１との間に挿入されている。整流回路３は４つのダイオードを組み合わせたダイオードブリッジで構成されている。なお整流回路３の構成はこれに限定されるものではなく、ダイオード接続された単方向導通素子である金属酸化膜半導体電界効果トランジスタを組み合わせて構成してもよい。
　直流電圧検出部５は、増幅器あるいはレベルシフト回路で実現され、平滑コンデンサ４の両端電圧を検出し、検出した電圧を制御部２０が取り扱い可能な低圧範囲内の電圧検出値である直流出力電圧Ｖｄｃに変換して出力する。
　電流検出手段９は、電流検出素子８および電流検出部７から成る。電流検出素子８は、リアクタ２と整流回路３の間に接続され、接続位置における電流値を検出する。電流検出素子８には、一例でカレントトランスまたはシャント抵抗が用いられる。電流検出部７は、増幅器あるいはレベルシフト回路で実現され、電流検出素子８で検出された電流に正比例した電圧を、制御部２０が取り扱い可能な低圧範囲内の電流検出電圧Ｖｉｓに変換して出力する。
　双方向スイッチである短絡部３０は、リアクタ２を介して交流電源１に並列に接続されたダイオードブリッジ３１と、ダイオードブリッジ３１の両出力端に接続された短絡素子３２とで構成される。短絡素子３２が金属酸化膜半導体電界効果トランジスタである場合、短絡素子３２のゲートはパルス伝達部２２に接続され、パルス伝達部２２からの駆動信号Ｓａ２によって短絡素子３２がオンオフする構成である。短絡素子３２がオンされたとき、リアクタ２およびダイオードブリッジ３１を介して交流電源１が短絡する。
　制御部２０は、マイクロコンピュータで構成され、直流出力電圧Ｖｄｃおよび電源電圧Ｖｓに基づいて短絡部３０の短絡素子３２を制御するためのスイッチングパルスである駆動信号Ｓａと基準電圧Ｖｒｅｆとを生成する駆動信号生成部２１と、駆動信号生成部２１からの駆動信号Ｓａを複数のパルスに分割し、分割後の複数のパルスである駆動信号Ｓａ１をパルス伝達部２２に出力するパルス分割部２３と、パルス分割部２３からの駆動信号Ｓａ１を駆動信号Ｓａ２に変換し短絡部３０へ伝達するパルス伝達部２２とを有する。
　基準電圧Ｖｒｅｆは、電源電流Ｉｓの値を制限する閾値であるヒステリシス基準電圧である。基準電圧Ｖｒｅｆには正極側基準電圧ＶｒｅｆＨと負極側基準電圧ＶｒｅｆＬとがある。基準電圧Ｖｒｅｆを生成する回路は後述する。
　パルス分割部２３は、ソフトウェア処理により駆動信号Ｓａを複数のパルスである駆動信号Ｓａ１に分割する第１のパルス分割部２３ａと、ハードウェア処理により駆動信号Ｓａを複数の駆動信号Ｓａ１に分割する第２のパルス分割部２３ｂと、第１のパルス分割部２３ａにおける演算に必要なデータを格納するデータ記憶部２３ｃと、第１のパルス分割部２３ａからの駆動信号Ｓａ１または第２のパルス分割部２３ｂからの駆動信号Ｓａ１を選択してパルス伝達部２２に出力する選択部であるセレクタ２３ｄとを有する。第１のパルス分割部２３ａおよび第２のパルス分割部２３ｂの詳細は後述する。
　セレクタ２３ｄの入力側には２つの端子があり、内部接点がＸ側端子に接続されているとき、第１のパルス分割部２３ａで生成された駆動信号Ｓａ１がパルス伝達部２２に出力され、内部接点がＹ側端子に接続されているとき、第２のパルス分割部２３ｂで生成された駆動信号Ｓａ１がパルス伝達部２２に出力される。
　パルス伝達部２２は、レベルシフト回路で構成され、ゲート駆動が行えるよう電圧レベルシフトを行い、パルス分割部２３からの駆動信号Ｓａ１をゲート駆動信号である駆動信号Ｓａ２に変換し短絡部３０に出力する。
　図２はパルス制御用基準電圧生成回路の第１の構成図、図３はパルス制御用基準電圧生成回路の第２の構成図である。図２の回路は、駆動信号生成部２１のポート出力Ｓｂであるパルス幅変調信号を、ローパスフィルタにより直流値に変換することで基準電圧Ｖｒｅｆを生成する。この場合、パルス幅変調信号のデューティ比を制御することで基準電圧Ｖｒｅｆの値をシームレスに可変することができる。図３の回路は、駆動信号生成部２１のポート出力Ｓｂで開閉器ＴＲを駆動することにより、抵抗Ｒｂ，Ｒｃの分圧比で基準電圧Ｖｒｅｆの値を段階的に可変する。なお、基準電圧Ｖｒｅｆを生成する回路は図２，３に示す回路に限定されるものではなく、図２，３に示す回路以外の既知の回路で生成してもよいし、制御部２０の外部で生成されたこれらの基準電圧Ｖｒｅｆを用いてもよい。
　図４は第２のパルス分割部２３ｂの構成例を示す図である。第２のパルス分割部２３ｂは、（１）式で算出される正極側上限閾値と（２）式で算出される正極側下限閾値と正極側基準電圧ＶｒｅｆＨとの関係により、正極側の電流制御範囲に対応するヒステリシスを決めて電流検出電圧Ｖｉｓの波形を制御する正極側ヒステリシスコンパレータＨＣＨと、（１）式で算出される負極側上限閾値と（２）式で算出される負極側下限閾値と負極側基準電圧ＶｒｅｆＬとの関係により、負極側の電流制御範囲に対応するヒステリシスを決めて電流検出電圧Ｖｉｓの波形を制御する負極側ヒステリシスコンパレータＨＣＬとを有する。また第２のパルス分割部２３ｂは、正極側ヒステリシスコンパレータＨＣＨの出力を反転するＮＯＴ論理ＩＣ３と、ＮＯＴ論理ＩＣ３の出力と駆動信号ＳａとのＡＮＤをとり正極側駆動信号ＳａＨを出力するＡＮＤ論理ＩＣ２’と、負極側ヒステリシスコンパレータＨＣＬの出力と駆動信号ＳａとのＡＮＤをとり負極側駆動信号ＳａＬを出力するＡＮＤ論理ＩＣ２と、正極側駆動信号ＳａＨと負極側駆動信号ＳａＬとのＡＮＤ論理をとりＡＮＤ論理の結果である駆動信号Ｓａ１を出力するＡＮＤ論理ＩＣ４とを有する。電流制御範囲とは、交流電源１の電源電流Ｉｓの目標制御範囲であり、上限閾値とは、短絡部３０がオンとなったときに流れる短絡電流の上限を規制する閾値であり、下限閾値とは、上限閾値より小さい値に設定された閾値である。なお、（１）式のＶｄは低圧系電源を表し、（２）式のＶＯＬはオペアンプの出力飽和電圧を表す。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　図１に示す電流検出部７は、電流検出素子８の出力段に設けられたレベルシフト回路および増幅器を有し、低圧系電源Ｖｄの半分の値を０アンペア相当とし、電流検出素子８で検出された交流の電流波形を正側のみの電流波形に変換して出力する。これにより第２のパルス分割部２３ｂでは、電流極性によらず駆動信号Ｓａ１を生成することが可能となる。
　複数のヒステリシスコンパレータで構成された第２のパルス分割部２３ｂを用いることにより、電流極性によらず駆動信号Ｓａ１を生成することができる。駆動信号Ｓａ１で電源電流Ｉｓ、すなわち電流検出電圧Ｖｉｓの波形を制御することにより、短絡部３０がオンとなったときに流れる短絡電流のピーク値を抑制しつつ、直流出力電圧Ｖｄｃを昇圧することが可能となる。
　またヒステリシスコンパレータは、抵抗Ｒ１，Ｒ１’，Ｒ２，Ｒ２’，Ｒ３，Ｒ３’の抵抗値を変化させることにより、ヒステリシスの幅を変更することができる。例えば抵抗Ｒ２または抵抗Ｒ２’に、スイッチと抵抗との直列回路を並列接続し、スイッチを開閉させることにより合成抵抗値を切替えることができる。制御部２０における処理の一部をヒステリシスコンパレータで行うことにより、制御部２０における演算負荷が軽減され、安価なセントラルプロセッシングユニットで電力変換装置１００を製作することが可能である。
　以下に動作を説明する。図５はリアクタ２、短絡部３０、整流回路３、および平滑コンデンサ４から成る簡易回路を示す図であり、図５には短絡部３０のオンオフ時における電流経路が示されている。図６は部分スイッチングパルスモードで交流電源１の正極側半周期に短絡素子を１回スイッチングさせたときの電源電流Ｉｓの波形を示す図である。図６には、部分スイッチングパルスモードにおける動作の一例として、電源半周期中に短絡部３０を１回スイッチングさせたときのシングルパルスである駆動信号Ｓａ１が示されている。部分スイッチングパルスモードとは、電流オープンループ制御において、電源電圧半周期に、短絡部３０を１回または複数回オンオフ、すなわち短絡動作を１回または複数回行うモードである。部分スイッチングパルスモードでは、短絡部３０の短絡開始時間と短絡継続時間を制御することで、リアクタ２に蓄積されるエネルギーを制御でき、直流出力電圧Ｖｄｃを無段階で昇圧させることができる。図６では、電源半周期中に短絡部３０を１回オンオフしたときのシングルパルスである駆動信号Ｓａ１が示されているが、電源半周期中に短絡部３０をスイッチングさせる回数は２回以上であってもよい。
　短絡部３０がオンされたとき、交流電源１、リアクタ２、および短絡部３０により閉回路が形成され、交流電源１がリアクタ２を介して短絡される。そのため閉回路に電源電流Ｉｓが流れ、リアクタ２には、電源電流Ｉｓの値Ｉを二乗した値にリアクタ２のインダクタンスＬを乗じて２で除して求められる磁気エネルギーが蓄積される。蓄積エネルギーは、短絡部３０がオフされると同時に負荷１０側に放出され、整流回路３で整流され、平滑コンデンサ４に転送される。この一連の動作により、図５の電流経路には電源電流Ｉｓが流れる。これにより、力率改善無しのパッシブモードよりも電源電流Ｉｓの通電角を広げることができ、力率を改善できる。
　図７は駆動信号Ｓａを複数のパルスに分割していないときの電源電流Ｉｓの波形を示す図である。駆動信号Ｓａがオンされたタイミングで駆動信号Ｓａ１がオンとなり、駆動信号Ｓａのオン期間ｔでは、駆動信号Ｓａ１も駆動信号Ｓａのオン期間ｔと同じ期間だけオンになる。オン期間ｔは、駆動信号Ｓａがオンされてからオフされるまでの期間である。従って、短絡素子３２の短絡時間は、電源電圧Ｖｓが昇圧する際に駆動信号Ｓａのオン期間ｔに正比例して長くなり、電源電流Ｉｓが増加する。電源電流Ｉｓが設定値に達したとき駆動信号Ｓａがオフにされ、駆動信号Ｓａがオフされたタイミングで駆動信号Ｓａ１がオフとなる。
　短絡素子３２の短絡時間を長くした場合、リアクタ２にはより多くのエネルギーを蓄積することができるものの、電源電流Ｉｓのピークが大きくなるため、力率の悪化、高調波成分の増加、回路損失の増加といった問題が生じる。
　図８は駆動信号Ｓａを複数のパルスに分割したときの電源電流Ｉｓの波形を示す図である。駆動信号Ｓａがオンされたタイミングで駆動信号Ｓａ１がオンとなり、電源電流Ｉｓが増加する。電源電流Ｉｓの増加に伴い、電流検出電圧Ｖｉｓ、すなわち電流検出部７で検出される電流検出値が上昇する。駆動信号Ｓａがオンの期間中に電流検出値が上限閾値を超えたとき、パルス分割部２３は駆動信号Ｓａ１をオフにする。これにより、電源電流Ｉｓが低下し電流検出値が下降する。その後、駆動信号Ｓａがオンの期間中に電流検出値が下限閾値を下回ったとき、パルス分割部２３は再び駆動信号Ｓａ１をオンにする。これにより電源電流Ｉｓは再び増加し、電流検出部７で検出される電流検出値が上昇する。
　駆動信号Ｓａのオン期間ｔ内に駆動信号Ｓａ１のオンオフが繰り返されることで、駆動信号Ｓａのオン期間ｔ内の電流検出電圧Ｖｉｓのピーク値、すなわち電源電流Ｉｓのピーク値が電流制御範囲ｗ内に制御される。従って、直流出力電圧Ｖｄｃを比較的高い値にまで昇圧させる場合でも、駆動信号Ｓａのオン期間ｔ内の電源電流Ｉｓのピーク値は、駆動信号Ｓａ１がオンからオフに変化したときのピーク値よりも抑制される。
　なお、電流制御範囲ｗの上限閾値と下限閾値を調整することにより、駆動信号Ｓａがオン期間ｔ内における駆動信号Ｓａ１のスイッチング回数、すなわち駆動信号Ｓａ１のスイッチング周波数を制御することができる。
　図９は正極側半周期および負極側半周期に駆動信号Ｓａを複数のパルスに分割したときの電源電流の波形を示す図である。図９には第２のパルス分割部２３ｂが分割動作をしたときの正極側駆動信号ＳａＨ、負極側駆動信号ＳａＬ、正極側上限閾値ＶＴＨＨ（Ｈ）、正極側下限閾値ＶＴＨＨ（Ｌ）、負極側上限閾値ＶＴＨＬ（Ｈ）、負極側下限閾値ＶＴＨＬ（Ｌ）が示される。
　交流電源１の正極側と負極側でパルス分割動作が行われることで、正極側の電源電流Ｉｓのピーク値が正極側基準電圧ＶｒｅｆＨを中心値とする電流制御範囲ｗ内に収まり、負極側の電源電流Ｉｓのピーク値が負極側基準電圧ＶｒｅｆＬを中心値とする電流制御範囲ｗ内に収まる。
　なお、スイッチング周波数が比較的高い場合、スイッチングによる損失の増加、放射ノイズ、および雑音端子電圧が問題となる場合がある。このような問題の解決を図る場合、基準電圧Ｖｒｅｆを中心値として電流制御範囲ｗを広げることで、駆動信号Ｓａ１のスイッチング回数が低下する。従ってスイッチング周波数が低周波化され、損失の増加、放射ノイズ、および雑音端子電圧を抑制することができる。
　一方、スイッチング周波数が比較的低い場合、可聴周波数帯域の騒音が問題となる場合がある。このような問題の解決を図る場合、基準電圧Ｖｒｅｆを中心値として電流制御範囲ｗを狭めることで、駆動信号Ｓａ１のスイッチング回数が上昇する。従って、スイッチング周波数を高周波化され、騒音を抑制することができる。
　次に、第１のパルス分割部２３ａの構成を説明する。第１のパルス分割部２３ａを用いて短絡部３０のスイッチングを行う場合、短絡部３０のオンオフタイミングを定める必要がある。そのためには駆動信号Ｓａの立ち上がり時間Ｔａ、駆動信号Ｓａの立ち下がり時間Ｔｂを特定する必要がある。
　図１０は電源半周期中に短絡部３０を１回スイッチングする駆動信号を示す図、図１１は電源半周期中に短絡部３０を複数回スイッチングする駆動信号を示す図である。
　ゼロクロス点Ｔ０から一定時間が経過した時点で駆動信号Ｓａが立ち上がり時間をＴ１ａ、駆動信号Ｓａが立ち下がる時間をＴ１ｂとする。例えばゼロクロス点Ｔ０からＴ１ａまでの時間と、ゼロクロス点Ｔ０からＴ１ｂまでの時間とをデータとして保有すれば、短絡部３０のオンオフタイミングを特定することができる。これらの時間データを利用することで第１のパルス分割部２３ａでは図１０に示すように電源半周期中に短絡部３０を１回スイッチングすることができる。
　一方、図１１に示すように電源半周期中に短絡部３０をＮ回スイッチングする場合（Ｎは２以上の整数）、ゼロクロス点Ｔ０から一定時間が経過した時点でｎ番目の駆動信号Ｓａが立ち上がり時間をＴｎａ、ｎ番目の駆動信号Ｓａが立ち下がる時間をＴｎｂとする。この場合、短絡部３０のオンオフタイミングを特定するためには、ｎの値に比例したデータ数を保有する必要があり、スイッチング回数の増加に伴い制御パラメータが増加する。直流電圧指令、負荷の大きさ、負荷の種類といった運転条件によっては、制御パラメータの設計が複雑になり、スイッチング回数が増加するとデータの信頼性検証あるいは評価に多大の時間を要することとなる。
　一方、ハードウェアで構成された第２のパルス分割部２３ｂを用いた場合、データの信頼性検証あるいは評価が不要になるものの、例えば運転条件に対応させるためにハードウェア構成を変更する必要がある場合、寸法上の制約あるいはコスト上の制約により、構成変更が困難な場合がある。
　本願発明者は、電源電流Ｉｓのピーク値が電流制御範囲ｗ内に収まるように電源半周期に生成される複数の駆動信号Ｓａ１のオン時間およびオフ時間の経時的変化の傾向に着目し、制御パラメータの増加を抑制し、信頼性検証あるいは評価に要する時間および負担を軽減し、大幅なコストの増加を招くことなく高効率化を図りながら信頼性の高い電力変換装置１００を導き出すに至った。
　図１２は第１のパルス分割部２３ａに利用するデータの作成手順を示すフローチャートである。ここでは図１に示す第２のパルス分割部２３ｂで生成した複数の駆動信号Ｓａ１を用いてデータ記憶部２３ｃに格納するデータを求める例を説明する。
　（ステップＳ１）
　図１に示すセレクタ２３ｄの内部接点をＹ側入力端子に切り換える。これにより駆動信号生成部２１で生成された駆動信号Ｓａを用いて自動的に駆動信号Ｓａ１を得ることができる。
　（ステップＳ２）
　運転条件を例えば駆動信号生成部２１に設定する。
　（ステップＳ３）
　電源電流Ｉｓの電流制限レベルおよび電流制御範囲ｗを調整する。電流制限レベルは、正極側基準電圧ＶｒｅｆＨと負極側基準電圧ＶｒｅｆＬで定まり、電流制御範囲ｗは、図４に示す抵抗Ｒ１，Ｒ１’，Ｒ２，Ｒ２’，Ｒ３，Ｒ３’の抵抗値で定まる。所望の昇圧性能、電源力率、または高調波電流を得ることができるよう、これらの限られたパラメータを用いて電流制限レベルおよび電流制御範囲ｗを調整する。
　（ステップＳ４）
　ステップＳ２で設定された運転条件とステップＳ３で調整されたパラメータにより、駆動信号生成部２１で生成される駆動信号Ｓａの立ち上がり時間および立ち下がり時間を収集すると共に、ステップＳ３のパラメータを用いて第２のパルス分割部２３ｂで生成される複数の駆動信号Ｓａ１の立ち上がり時間および立ち下がり時間を収集する。データ収集は解析または実機で行う。
　（ステップＳ５）
　ステップＳ４で収集したデータを用いて、駆動信号Ｓａのオン時間Ｔｏｎ、各駆動信号Ｓａ１のオン時間Ｔｏｎ、各駆動信号Ｓａ１のオフ時間Ｔｏｆｆを計測する。
　図１３は駆動信号生成部２１で生成される駆動信号Ｓａのオン時間Ｔｏｎ、第２のパルス分割部２３ｂで分割された駆動信号Ｓａ１のオン時間Ｔｏｎおよびオフ時間Ｔｏｆｆを示す図である。
　図１３には、電源電圧Ｖｓの正極側半周期と負極側半周期で生成される駆動信号Ｓａと、駆動信号Ｓａのオン時間Ｔｏｎ中に生成されるＮ個（Ｎは２以上の整数）の駆動信号Ｓａ１が示されている。
　電源電圧Ｖｓが上昇する際のゼロクロス点Ｔ０から一定時間Ｔｄｌが経過した時点で、駆動信号Ｓａと１番目の駆動信号Ｓａ１が共にオンになる。Ｔｏｎ（１）は、正極側半周期内に生成される１番目の駆動信号Ｓａ１のオン時間、すなわち１番目の駆動信号Ｓａ１が立ち上がった時点から立ち下がるまでの時間を表す。Ｔｏｎ（２）は、正極側半周期内に生成される２番目の駆動信号Ｓａ１のオン時間を表し、Ｔｏｎ（Ｎ）は、正極側半周期内に生成されるＮ番目の駆動信号Ｓａ１のオン時間を表す。
　同様に電源電圧Ｖｓが下降する際のゼロクロス点から一定時間が経過した時点で、駆動信号Ｓａと１番目の駆動信号Ｓａ１が共にオンになる。Ｔｏｆｆ（１）は、負極側半周期内に生成される１番目の駆動信号Ｓａ１と２番目の駆動信号Ｓａ１との間のオフ時間、すなわち１番目の駆動信号Ｓａ１が立ち下がった時点から２番目の駆動信号Ｓａ１が立ち上がるまでの時間を表す。Ｔｏｆｆ（２）は、負極側半周期内に生成される２番目の駆動信号Ｓａ１と３番目の駆動信号Ｓａ１との間のオフ時間を表し、Ｔｏｆｆ（Ｎ－１）は、負極側半周期内に生成されるＮ－１番目の駆動信号Ｓａ１とＮ番目の駆動信号Ｓａ１との間のオフの時間を表す。
　ステップＳ４で収集された駆動信号Ｓａの立ち上がり時間および立ち下がり時間と、１番目からＮ番目までの個々の駆動信号Ｓａ１の立ち上がり時間および立ち下がり時間により、図１３に示す駆動信号Ｓａのオン時間Ｔｏｎ、各駆動信号Ｓａ１のオン時間Ｔｏｎ、各駆動信号Ｓａ１のオフ時間Ｔｏｆｆを求める。さらに、収集された各駆動信号Ｓａ１の順番により、各駆動信号Ｓａ１のパルス番号と、隣接する駆動信号Ｓａ１の間のパルス間番号を求める。
　（ステップＳ６）
　次に、ステップＳ５で得られた各駆動信号Ｓａ１のオンオフ時間を用いて、駆動信号Ｓａのオン時間Ｔｏｎに対する各駆動信号Ｓａ１のオン時間Ｔｏｎのオンデューティと、駆動信号Ｓａのオン時間Ｔｏｎに対する各駆動信号Ｓａ１のオフ時間Ｔｏｆｆのオフデューティを求める。
　前述したように電源半周期に生成される複数の駆動信号Ｓａ１のオン時間およびオフ時間の経時的変化の傾向に着目するとオンデューティとオフデューティに規則性を見いだすことができる。以下、具体的に説明する。
　オンデューティとオフデューティの算出にあたり以下の関数を定義する。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　（３）式は、駆動信号Ｓａのオン時間Ｔｏｎに対する、電源半周期内のｘ番目の駆動信号Ｓａ１のオン時間Ｔｏｎ（ｘ）のオンデューティである。Ｎは電源半周期内に生成される駆動信号Ｓａ１の総数である。
　（４）式は、駆動信号Ｓａのオン時間Ｔｏｎに対する、電源半周期内のｘ番目の駆動信号Ｓａ１とｘ－１番目の駆動信号Ｓａ１との間のオフ時間Ｔｏｆｆ（ｙ）のオフデューティである。Ｎは電源半周期内に生成される駆動信号Ｓａ１の総数である。
　図１４は電源半周期に生成されるＮ個の駆動信号Ｓａ１のオンデューティの経時的変化を表す図である。横軸は、電源半周期内に生成されるＮ個の駆動信号Ｓａ１の内、２番目からＮ番目までの駆動信号Ｓａ１の番号であるパルス番号ｘを表し、縦軸は、（３）式で求めた２番目からＮ番目までの駆動信号Ｓａ１ｎに対するオンデューティを表す。
　２番目からＮ番目の駆動信号Ｓａ１のパルス列に着目すると、図９のように電源電流Ｉｓのピーク値が電流制御範囲ｗ内に収まるときのオンデューティは、下に突の放物線を描き、比較的緩やかな勾配を示す特徴があることが分かる。
　図１５は電源半周期に生成されるＮ個の駆動信号Ｓａ１のオフデューティの経時的変化を表す図である。横軸は、電源半周期内に生成される各駆動信号Ｓａ１の間の番号であるパルス間番号ｙを表し、縦軸は、（４）式で求めた１番目からＮ番目までの駆動信号Ｓａ１ｎに対するオフデューティの値である。
　１番目からＮ番目の駆動信号Ｓａ１のパルス列に着目すると、図９のように電源電流Ｉｓのピーク値が電流制御範囲ｗ内に収まるときのオフデューティは、上に突の放物線を描き、オンデューティよりも急峻な勾配を示す特徴があることが分かる。
　（ステップＳ７）
　このように電源半周期に生成される複数の駆動信号Ｓａ１のオンデューティとオフデューティは経時的に変化し、かつ、変化の傾向が異なる。本願発明者は、電源半周期に生成される複数の駆動信号Ｓａ１の内、特定領域の駆動信号Ｓａ１のオンデューティおよびオフデューティを、近似式で表す方法を考案した。
　オンデューティは、比較的緩やかな勾配を示す特徴がある。そのため（３）式のオンデューティは、例えば（５）式に示す２次式で近似することができる。ただしＡ１，Ｂ１，Ｃ１は近似式の各定数を示す。
Figure JPOXMLDOC01-appb-M000005
　（４）式のオフデューティは、２次式で近似することもできるが、オフデューティはオンデューティに比べ比較的急峻な勾配を示す特徴がある。本実施の形態では、デューティ設定の自由度を上げるため、（６）式の通り４次式で近似する。ただし、Ａ２，Ｂ２，Ｃ２，Ｄ２，Ｅ２は、近似式の各定数を示す。
Figure JPOXMLDOC01-appb-M000006
　なお、特定領域以外のパルスである１番目の駆動信号Ｓａ１のオンデューティに関しては（７）式で表すことができる。Ｎは電源半周期内に生成される駆動信号Ｓａ１の総数である。このように１番目の駆動信号Ｓａ１のオン時間に関しては、オンデューティの設定を行わずに（７）式を用いることで、近似式の誤差も吸収可能である。
Figure JPOXMLDOC01-appb-M000007
　このようにして、電源半周期に生成される複数の駆動信号Ｓａ１の内、特定領域の駆動信号Ｓａ１のオンデューティの近似式と、電源半周期に生成される複数の駆動信号Ｓａ１のオフデューティの近似式と、特定領域以外の駆動信号Ｓａ１のオンデューティとを求める。
　（ステップＳ８）
　ステップＳ７で求めたオンデューティとパルス番号とを関連づけて関数化し、ステップＳ７で求めたオフデューティとパルス間番号と関数化し、関数化したこれらのデータと近似式の定数に関するデータをデータ記憶部２３ｃに格納する。
　第１のパルス分割部２３ａは、駆動信号生成部２１からの駆動信号Ｓａのオン時間Ｔｏｎを計測し、データ記憶部２３ｃから読み出したオンデューティおよびオフデューティに駆動信号Ｓａのオン時間Ｔｏｎを乗ずることで、電源半周期中の１番目からＮ番目までの駆動信号Ｓａ１のオンオフ時間を定める。これにより短絡部３０のオンオフタイミングが一意に定まり、このオンオフタイミングで駆動信号Ｓａを複数の駆動信号Ｓａ１に分割することができる。
　このようにパルス列配置をデューティで表した関数を用いることで、スイッチング回数が増加してもデータ記憶部２３ｃに格納される制御パラメータの増加を招くことなく、短絡部３０のオンオフタイミングを特定することができる。
　なお、本実施の形態では、リアクタ２が交流電源１と整流回路３との間に挿入され、整流回路３がリアクタ２を介して交流電源１に接続されているが、電力変換装置１００はリアクタ２を介して電源の短絡と開放を行うことができればよいため、整流回路３、リアクタ２、および短絡部３０の位置関係は図示例の構成に限定されるものではない。すなわち、電力変換装置１００は、短絡時に交流電源１、リアクタ２、短絡部３０、交流電源１の順で電源電流Ｉｓが流れる構成であればよく、例えば交流電源１とリアクタ２との間に整流回路３が挿入され、リアクタ２が整流回路３を介して交流電源１に接続される構成でもよい。
　また本実施の形態では、駆動信号Ｓａ１を生成するため電源電圧Ｖｓ、電源電流Ｉｓ、および直流出力電圧Ｖｄｃを検出しているが、データ記憶部２３ｃに格納したデータで第１のパルス分割部２３ａを動作させる際には電源電流Ｉｓの検出は必ずしも必要ではなく、電源電流検出の要否は、構築するシステム仕様によって選択すれば良い。また、本実施の形態では、デューティを関数化する例を示したが、オン時間およびオフ時間を関数化したデータ、あるいはオン時間とオフ時間を２次以上の近似式で表したデータをデータ記憶部２３ｃに格納してパルス分割動作に用いてもよい。
　また本実施の形態では、近似式を用いてパルス生成する一例を示したが、例えば電源半周中に生成する駆動信号Ｓａ１の数が比較的に少ない場合、近似式の代わりに、ステップＳ６で求めた各デューティに関するデータを格納し、またはステップＳ５で求めた各パルスのオン時間とパルス間のオフ時間に関するデータを格納し、これらのデータを用いて駆動信号Ｓａ１を生成する構成でもよい。このように構成しても第１のパルス分割部２３ａでパルス分割を行うことが可能であり、制御部２０の改良に伴うコストの増加を抑制することができる。
　また第１のパルス分割部２３ａと第２のパルス分割部２３ｂは、一方のみ使用してもよいし、運転条件に応じて切り換えて使用してもよい。例えば寸法上の制約あるいはコスト上の制約により制御部２０の構成変更が困難な場合、セレクタ２３ｄの内部接点をＸ側端子に接続して第１のパルス分割部２３ａのみ使用する。コスト上の制約は高くないが様々な仕様環境に用いるため電源電流Ｉｓの波形生成の精度を高める必要がある場合、セレクタ２３ｄの内部接点をＹ側端子に接続して第２のパルス分割部２３ｂのみ使用する。波形生成精度を高めつつ特定の運転条件下においては騒音対策のために電源電流に依らず特定のパルスパターンを出力する必要がある場合、運転条件に応じてセレクタ２３ｄの内部接点をＸ側端子またはＹ側端子に切り換えて第１のパルス分割部２３ａと第２のパルス分割部２３ｂとを併用する。
　また本実施の形態では、基準電圧Ｖｒｅｆの値を一定にすることで矩形波状の電源電流Ｉｓを生成する動作例を説明したが、基準電圧Ｖｒｅｆを経時的に変化させることで、矩形波以外の形状の電源電流Ｉｓを生成する構成でもよい。また本実施の形態では、第２のパルス分割部２３ｂで生成された駆動信号Ｓａ１を用いてデータ記憶部２３ｃに格納するデータを求める例を説明したが、これに限定されるものではなく、事前の解析において、駆動信号Ｓａのオン期間内に電源電流Ｉｓのピーク値が電流制御範囲ｗ内に収まるような各駆動信号Ｓａ１のオンオフ時間に基づき、各駆動信号Ｓａ１のオンデューティとパルス番号とを対応付けた関数と、各駆動信号Ｓａ１のオフデューティとパルス間番号とを対応付けた関数を求め、関数化したこれらのデータと近似式の定数に関するデータをデータ記憶部２３ｃに格納してもよい。
　また第１のパルス分割部２３ａは以下の構成でもよい。図１６は本発明の実施の形態に係る電力変換装置１００の第１の変形例を示す図である。説明を簡単化するためデータ記憶部２３ｃに格納されているデータは、オン時間とオフ時間、またはオンデューティとオフデューティであると仮定する。図１６の電力変換装置１００では、電流検出手段９で検出された電流検出電圧Ｖｉｓが第１のパルス分割部２３ａに入力され、第１のパルス分割部２３ａは、電流検出電圧Ｖｉｓに基づいて、オンデューティとオフデューティを補正する補正係数を演算し、またはオン時間とオフ時間を補正する補正係数を演算する。第１のパルス分割部２３ａは、データ記憶部２３ｃから読み出したオンデューティとオフデューティに補正係数を乗じ、またはデータ記憶部２３ｃから読み出したオン時間とオフ時間に補正係数を乗じる。第１のパルス分割部２３ａは、補正後のオンデューティおよびオフデューティに駆動信号Ｓａのオン時間Ｔｏｎを乗じ、または補正後のオン時間およびオフ時間に駆動信号Ｓａのオン時間Ｔｏｎを乗じる。この構成により、駆動信号Ｓａ１のオンオフ時間の精度を高めることができる。
　またパルス分割部２３は以下の構成でもよい。図１７は本発明の実施の形態に係る電力変換装置１００の第２の変形例を示す図である。図１７に示すパルス分割部２３では図１６に示すセレクタ２３ｄと第２のパルス分割部２３ｂが省かれている。すなわちパルス分割部２３は第１のパルス分割部２３ａとデータ記憶部２３ｃを有し、第１のパルス分割部２３ａでは、電流検出電圧Ｖｉｓに基づいてオン時間とオフ時間を補正する補正係数が演算され、第１のパルス分割部２３ａで生成された駆動信号Ｓａ１が直接パルス伝達部２２に出力される。オンデューティとオフデューティを補正しない場合、第１のパルス分割部２３ａに電流検出電圧Ｖｉｓを入力しない構成としてもよい。補正係数を演算しない場合には第１のパルス分割部２３ａに電流検出電圧Ｖｉｓを入力しない構成としてもよい。
　なお、第２のパルス分割部２３ｂのみを使用する場合も同様に構成すればよく、この場合には、パルス分割部２３は図１６に示す第２のパルス分割部２３ｂのみを有し、第２のパルス分割部２３ｂで生成された駆動信号Ｓａ１が直接パルス伝達部２２に出力される。
　以上に説明したように本実施の形態に係る電力変換装置１００は、交流電源からの交流電力を直流電力に変換する整流回路と、前記交流電源と前記整流回路との間に接続されたリアクタを介して前記交流電源を短絡する短絡部と、前記交流電源の半周期中に前記短絡部のオンオフ動作を制御する制御部と、を備え、前記制御部は、前記短絡部のオンオフ動作を制御するスイッチングパルスである駆動信号を生成する駆動信号生成部と、前記駆動信号を複数のスイッチングパルスに分割するパルス分割部と、を有する。この構成により、高効率化を図りながら信頼性の高い電力変換装置１００を提供することが可能である。
　またパルス分割部は、ソフトウェア処理とハードウェア処理の何れか一方により、前記駆動信号を複数のスイッチングパルスに分割する。この構成により、寸法上の制約あるいはコスト上の制約により制御部２０の構成変更が困難な場合にはソフトウェア処理によりパルス分割が可能であり、様々な仕様環境に用いるため電源電流Ｉｓの波形生成の精度を高める必要がある場合にはハードウェア処理によりパルス分割が可能である。
　またパルス分割部は、ソフトウェア処理により前記駆動信号を複数のスイッチングパルスに分割する第１のパルス分割部と、ハードウェア処理により前記駆動信号を複数のスイッチングパルスに分割する第２のパルス分割部と、第１のパルス分割部からのスイッチングパルスまたは前記第２のパルス分割部からのスイッチングパルスを選択して出力するセレクタと、を有する。この構成により、運転条件に応じて容易に第１のパルス分割部２３ａと第２のパルス分割部２３ｂとを切り換えて使用することができる。
　またパルス分割部は、前記ソフトウェア処理で前記駆動信号を複数のスイッチングパルスに分割する際に用いるデータを格納するデータ記憶部を備え、前記データ記憶部に格納されたデータに基づいて、前記駆動信号を複数のスイッチングパルスに分割する。この構成により、制御部２０の外部からデータを入力することなくパルス分割することができる。
　またデータ記憶部に記憶されるデータは、前記駆動信号の分割数と前記複数のスイッチングパルスのオン時間と前記複数のスイッチングパルスのオフ時間であり、または、前記駆動信号の分割数と前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティである。このようなデータを用いることで、駆動信号Ｓａ１の数が比較的に少ない場合には短絡部３０のオンオフタイミングを特定することができ、制御部２０の改良に伴うコストの増加を招くことがない。
　またデータ記憶部に記憶されるデータは、前記複数のスイッチングパルスのオン時間とオフ時間を前記複数のスイッチングパルスの番号に基づく関数で表したデータである。このようなデータを用いることで、スイッチング回数が増加しても短絡部３０のオンオフタイミングを特定することができ、またデータ記憶部２３ｃに格納される制御パラメータが少なくて済むため高価なメモリを用いる必要がない。データの信頼性検証あるいは評価に要する時間および負担を軽減することができ、装置コストの増加を招くことがない。
　またデータ記憶部に記憶されるデータは、前記複数のスイッチングパルスのオン時間とオフ時間を２次以上の近似式で表したデータである。このようなデータを用いることで、スイッチング回数が増加しても短絡部３０のオンオフタイミングを特定することができ、またデータ記憶部２３ｃに格納される制御パラメータをより一層低減することができるため、データの信頼性検証あるいは評価に要する時間および負担を大幅に軽減することができる。
　またデータ記憶部に記憶されるデータは、前記複数のスイッチングパルスのオフ時間の変化率が、前記複数のスイッチングパルスのオン時間の変化率よりも大きい。このように経時的変化の傾向を持つデータを用いた場合にも、２次以上の近似式で表したデータを用いた場合と同様の効果を得ることができる。
　またデータ記憶部に記憶されるデータは、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティを前記複数のスイッチングパルスの番号に基づく関数で表したデータである。このようなデータを用いることで、スイッチング回数が増加しても短絡部３０のオンオフタイミングを特定することができ、またデータ記憶部２３ｃに格納される制御パラメータが少なくて済むため高価なメモリを用いる必要がない。従ってデータの信頼性検証あるいは評価に要する時間および負担を軽減することができ、装置コストの増加を招くことがない。
　またデータ記憶部に記憶されるデータは、前記複数のスイッチングパルスの前記オンデューティと前記オフデューティを２次以上の近似式で表したデータである。このようなデータを用いることで、スイッチング回数が増加しても短絡部３０のオンオフタイミングを特定することができ、データ記憶部２３ｃに格納される制御パラメータをより一層低減することができ、データの信頼性検証あるいは評価に要する時間および負担を大幅に軽減することができる。
　またデータ記憶部に記憶されるデータは、前記複数のスイッチングパルスの前記オフデューティの変化率が、前記複数のスイッチングパルスのオンデューティよりも大きい。このように経時的変化の傾向を持つデータを用いた場合にも２次以上の近似式で表したデータを用いた場合と同様の効果を得ることができる。
　またデータ記憶部に記憶されるデータは、前記複数のスイッチングパルスのパルス列の内、１番目のスイッチングパルスのオン時間が２番目以降のスイッチングパルスのオン時間よりも長い。このようなデータを用いることで、１番目のスイッチングパルスのオン時間が２番目以降のスイッチングパルスのオン時間と同じ値に設定されている場合に比べて、駆動信号Ｓａ１のスイッチング回数が低減され、素子の損失抑制による温度上昇の抑制とノイズの低減が可能である。
　またデータ記憶部に記憶されるデータは、前記交流電源の半周期より短い期間内で電源電流が上限閾値からこの上限閾値より小さい下限閾値までの範囲内に収まるよう、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティとを設定し、または前記複数のスイッチングパルスのオン時間とオフ時間とを設定したものである。この構成により、電源電流Ｉｓのピークを抑えながら直流出力電圧Ｖｄｃを昇圧させることができる。また、電源電流Ｉｓのピークを抑制することができるため、短絡部３０がオンとなったときの電源電流Ｉｓのひずみを抑制することができ、高調波成分を抑制することが可能である。また、電源電流Ｉｓのピークを抑制することができるため、電源電流Ｉｓの通流期間を拡張することができ、力率を向上させることが可能である。また、電源電流Ｉｓのピークを抑制することができるため、交流電源１を構成するフィルタ回路および他の部品の容量増加を抑制することができ、コストの増加を抑制することが可能である。
　また電力変換装置は、電源電流を検出する電流検出手段を備え、前記パルス分割部は、前記ソフトウェア処理で前記駆動信号を複数のスイッチングパルスに分割する際、前記電流検出手段で検出した電源電流に基づいて、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティとを補正し、または前記複数のスイッチングパルスのオン時間とオフ時間を補正する。この構成により、駆動信号Ｓａ１のオンオフ時間の精度を高めることができる。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１　交流電源、２　リアクタ、３　整流回路、４　平滑コンデンサ、５　直流電圧検出部、６　電源電圧検出部、７　電流検出部、８　電流検出素子、９　電流検出手段、１０　負荷、２０　制御部、２１　駆動信号生成部、２２　パルス伝達部、２３　パルス分割部、２３ａ　第１のパルス分割部、２３ｂ　第２のパルス分割部、２３ｃ　データ記憶部、２３ｄ　セレクタ、３０　短絡部、３１　ダイオードブリッジ、３２　短絡素子、１００　電力変換装置。

Claims (16)

  1. 　交流電源からの交流電力を直流電力に変換する整流回路と、
    　前記交流電源と前記整流回路との間に接続されたリアクタを介して前記交流電源を短絡する短絡部と、
    　前記交流電源の半周期中に前記短絡部のオンオフ動作を制御する制御部と、
    　を備え、
    　前記制御部は、
    　前記短絡部のオンオフ動作を制御するスイッチングパルスである駆動信号を生成する駆動信号生成部と、
    　前記駆動信号を複数のスイッチングパルスに分割するパルス分割部と、
    　を有する電力変換装置。
  2. 　前記パルス分割部は、
    　ソフトウェア処理とハードウェア処理の何れか一方により、前記駆動信号を複数のスイッチングパルスに分割する請求項１に記載の電力変換装置。
  3. 　前記パルス分割部は、
    　ソフトウェア処理により前記駆動信号を複数のスイッチングパルスに分割する第１のパルス分割部と、
    　ハードウェア処理により前記駆動信号を複数のスイッチングパルスに分割する第２のパルス分割部と、
    　前記第１のパルス分割部からのスイッチングパルスまたは前記第２のパルス分割部からのスイッチングパルスを選択して出力するセレクタと、
    　を有すること請求項１に記載の電力変換装置。
  4. 　前記パルス分割部は、
    　前記ソフトウェア処理で前記駆動信号を複数のスイッチングパルスに分割する際に用いるデータを格納するデータ記憶部を備え、
    　前記データ記憶部に格納されたデータに基づいて、前記駆動信号を複数のスイッチングパルスに分割する請求項２または３に記載の電力変換装置。
  5. 　前記データ記憶部に記憶されるデータは、前記駆動信号の分割数と、前記複数のスイッチングパルスのオン時間と、前記複数のスイッチングパルスのオフ時間である請求項４に記載の電力変換装置。
  6. 　前記データ記憶部に記憶されるデータは、前記駆動信号の分割数と、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティである請求項４に記載の電力変換装置。
  7. 　前記データ記憶部に記憶されるデータは、前記複数のスイッチングパルスのオン時間とオフ時間を前記複数のスイッチングパルスの番号に基づく関数で表したデータである請求項４に記載の電力変換装置。
  8. 　前記データ記憶部に記憶されるデータは、前記複数のスイッチングパルスのオン時間とオフ時間を２次以上の近似式で表したデータである請求項７に記載の電力変換装置。
  9. 　前記データ記憶部に記憶されるデータは、前記複数のスイッチングパルスのオフ時間の変化率が、前記複数のスイッチングパルスのオン時間の変化率よりも大きい請求項８に記載の電力変換装置。
  10. 　前記データ記憶部に記憶されるデータは、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティを前記複数のスイッチングパルスの番号に基づく関数で表したデータである請求項４に記載の電力変換装置。
  11. 　前記データ記憶部に記憶されるデータは、前記複数のスイッチングパルスの前記オンデューティと前記オフデューティを２次以上の近似式で表したデータである請求項１０に記載の電力変換装置。
  12. 　前記データ記憶部に記憶されるデータは、前記複数のスイッチングパルスの前記オフデューティの変化率が、前記複数のスイッチングパルスのオンデューティよりも大きい請求項１１に記載の電力変換装置。
  13. 　前記データ記憶部に記憶されるデータは、前記複数のスイッチングパルスのパルス列の内、１番目のスイッチングパルスのオン時間が２番目以降のスイッチングパルスのオン時間よりも長い請求項４に記載の電力変換装置。
  14. 　前記データ記憶部に記憶されるデータは、前記交流電源の半周期より短い期間内で電源電流が上限閾値からこの上限閾値より小さい下限閾値までの範囲内に収まるよう、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティとを設定し、または前記複数のスイッチングパルスのオン時間とオフ時間とを設定したものである請求項４に記載の電力変換装置。
  15. 　電源電流を検出する電流検出手段を備え、
    　前記パルス分割部は、前記ソフトウェア処理で前記駆動信号を複数のスイッチングパルスに分割する際、前記電流検出手段で検出した電源電流に基づいて、前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオン時間のオンデューティと前記駆動信号のオン時間に対する前記複数のスイッチングパルスのオフ時間のオフデューティとを補正し、または前記複数のスイッチングパルスのオン時間とオフ時間を補正する請求項４から請求項１４の何れか１項に記載の電力変換装置。
  16. 　前記制御部はマイクロコンピュータで構成されている請求項１から請求項１５の何れか１項に記載の電力変換装置。
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