WO2015156588A1 - 발광소자 및 조명시스템 - Google Patents

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semiconductor layer
conductive semiconductor
light emitting
contact electrode
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송기영
임현철
정명훈
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엘지이노텍 주식회사
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    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector

Definitions

  • Embodiments relate to a light emitting device, a method of manufacturing the light emitting device, a light emitting device package and an illumination system.
  • nitride semiconductors are receiving great attention in the field of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy.
  • blue light emitting devices, green light emitting devices, and ultraviolet light emitting devices using nitride semiconductors are commercially used and widely used.
  • a via-hole type vertical light emitting device In order to manufacture a via-hole type vertical light emitting device in the prior art, a plurality of mesa etching for n-contact is performed and insulation between the n-contact and the mesa etching hole is performed. Form a layer.
  • Embodiments provide a light emitting device, a method of manufacturing a light emitting device, a light emitting device package, and an illumination system capable of improving luminous flux.
  • the light emitting device may include a first conductivity type semiconductor layer 112; A second conductivity type semiconductor layer 116 disposed under the first conductivity type semiconductor layer 112; An active layer 114 disposed between the first conductive semiconductor layer 112 and the second conductive semiconductor layer 116; A plurality of holes through the second conductive semiconductor layer 116 and the active layer 114 to expose a portion of the first conductive semiconductor layer 112 from the bottom of the second conductive semiconductor layer 116.
  • a light emitting device in another embodiment, includes a first conductive semiconductor layer 212 and a second conductive semiconductor layer 216 and between the first conductive semiconductor layer 212 and the second conductive semiconductor layer 216.
  • a light emitting structure layer 210 including an active layer 214 disposed thereon; A plurality of holes through the second conductive semiconductor layer 216 and the active layer 214 to expose a portion of the first conductive semiconductor layer 212 from the bottom of the second conductive semiconductor layer 216 (H);
  • a first contact electrode 260 electrically connected to the first conductive semiconductor layer 212 through the plurality of holes H from a bottom of the second conductive semiconductor layer 216;
  • An insulating layer 240 disposed between the first contact electrode 260 and the plurality of holes H; A first electrode layer 250 electrically connected to the first contact electrode 260; A second contact electrode 232 electrically connected to the second conductive semiconductor layer 216; And a separation layer 290 that separates the light emitting structure layer 210 into a plurality of cells.
  • 14B is an enlarged cross-sectional view of a light emitting device according to another embodiment.
  • 16 to 29 are cross-sectional views of a method of manufacturing a light emitting device according to another embodiment.
  • each layer, region, pattern, or structure is “on / over” or “under” the substrate, each layer, layer, pad, or pattern.
  • “on / over” and “under” include both “directly” or “indirectly” formed. do.
  • the criteria for the above / above or below of each layer will be described with reference to the drawings.
  • the light emitting device 100 includes a first conductive semiconductor layer 112, a second conductive semiconductor layer 116 disposed under the first conductive semiconductor layer 112, and the first conductive layer.
  • An active layer 114 disposed between the semiconductor type semiconductor layer 112 and the second conductive semiconductor layer 116, and the second conductive semiconductor layer 116 from the bottom of the second conductive semiconductor layer 116.
  • a plurality of holes H penetrating the active layer 114 to expose a portion of the first conductive semiconductor layer 112 and a plurality of holes H from a bottom surface of the second conductive semiconductor layer 116.
  • the first electrode layer 150 may include a bonding layer 156 electrically connected to the first contact electrode 160 and a support member 158 disposed under the bonding layer 156.
  • the first current spreading semiconductor layer 191 may include, but is not limited to, a first conductivity type AlGaN / GaN superlattice layer or a first conductivity type AlGaN / GaN / InGaN superlattice layer.
  • the embodiment may include a second current spreading semiconductor layer 192 between the active layer 114 and the first conductivity-type semiconductor layer 112.
  • the first current spreading semiconductor layer 191 and the second current spreading semiconductor layer 192 may be referred to as a current spreading semiconductor layer 190.
  • a light emitting device it is possible to provide a light emitting device, a manufacturing method of the light emitting device, a light emitting device package, and an illumination system capable of improving the luminous flux.
  • the light emitting structure layer 110 may be formed on the growth substrate 105 as shown in FIG. 3.
  • the light emitting structure layer 110 may include a first conductive semiconductor layer 112, an active layer 114, and a second conductive semiconductor layer 116.
  • a current spreading semiconductor layer 190 may be provided for increasing the speed of light, and the current spreading semiconductor layer 190 may include a first current spreading semiconductor layer 191 and a second current spreading semiconductor layer 192. can do.
  • the embodiment may include a first current spreading semiconductor layer 191 formed in the first conductivity type semiconductor layer 112.
  • the first current spreading semiconductor layer 191 may include, but is not limited to, a first conductivity type AlGaN / GaN superlattice layer or a first conductivity type AlGaN / GaN / InGaN superlattice layer.
  • a first current spreading semiconductor layer 191 formed of n-AlGaN / GaN SLs or n-AlGaN / GaN / InGaN SLs is disposed on the first contact electrode 160 formed later.
  • the injected electrons are diffused and flowed in a lateral direction, so that electrons are injected to the entire area of the active layer (MQW), thereby having more light emitting area than the existing structure.
  • the embodiment may include a second current spreading semiconductor layer 192 between the active layer 114 and the first conductivity-type semiconductor layer 112.
  • the second current spreading semiconductor layer 192 is disposed between the active layer 114 and the first conductivity-type semiconductor layer 112 to form electrons or first electrons injected by the first contact electrode 160.
  • the carrier injection efficiency may be improved to increase the luminous flux.
  • a light emitting device capable of improving the luminous flux can be provided.
  • the first conductivity-type semiconductor layer 112 is a first conductivity-type first semiconductor layer 112a and a first current diffusion semiconductor layer 191 formed after the first substrate is formed on the growth substrate 105.
  • the conductive second semiconductor layer 112b may be included.
  • the growth substrate 105 may be loaded into growth equipment, and may be formed in the form of a layer or a pattern using a compound semiconductor of group II to VI elements thereon.
  • the growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD) deposition) and the like can be employed, but is not limited to such equipment.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • PLD plasma laser deposition
  • MOCVD metal organic chemical vapor
  • the growth substrate 105 may be a conductive substrate or an insulating substrate.
  • the growth substrate 105 may be selected from the group consisting of sapphire substrate (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 O 3 , and GaAs.
  • a first conductivity type semiconductor layer 112 is formed on the buffer layer or the undoped semiconductor layer.
  • an active layer 114 is formed on the first conductivity type semiconductor layer 112, and a second conductivity type semiconductor layer 116 may be sequentially stacked on the active layer 114.
  • the first conductive semiconductor layer 112 may be formed as a single layer or a multilayer, and alternate two layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP. It may include a superlattice structure disposed as.
  • the active layer 114 may include, for example, at least one period of a period of the InGaN well layer / GaN barrier layer, a period of the InGaN well layer / AlGaN barrier layer, and a period of the InGaN well layer / InGaN barrier layer. .
  • a mesa etching process for removing a portion of the light emitting structure layer 110 and the second current spreading semiconductor layer 192 may be performed.
  • a plurality of exposed portions of the first conductive semiconductor layer 112 may pass through the second conductive semiconductor layer 116, the active layer 114, and the second current spreading semiconductor layer 192.
  • the hole H may be formed.
  • the light emitting efficiency is reduced by reducing the area of the active layer 114 and the first conductivity-type semiconductor layer 112 which are removed by decreasing the horizontal width of the plurality of holes H toward the upper side. Can contribute to
  • the channel layer 120 may function as an electrical insulating layer between the first contact electrode 160, the active layer 114, and the second conductive semiconductor layer 116 formed thereafter.
  • the channel layer 120 may be formed of any one or more materials selected from SiO x , SiO x N y , Al 2 O 3 , and TiO 2 .
  • the second contact electrode 132 includes a light-transmissive material, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), indium zinc tin oxide (IZTO), and indium aluminum zinc oxide), indium gallium zinc oxide (IGZO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, Ni / IrOx / Au / ITO, Pt, Ni, Au, Rh or Pd.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZON IZO nitride
  • IZTO indium zinc tin oxide
  • IGZO indium gallium zinc oxide
  • AZO aluminum zinc oxide
  • ATO antimony tin oxide
  • GZO gallium zinc oxide
  • a first contact electrode 160 may be formed on the exposed first conductive semiconductor layer 112.
  • the first contact electrode 160 may be in ohmic contact with the exposed first conductive semiconductor layer 112.
  • the first contact electrode 160 may have a circular or polygonal shape when viewed from above, but is not limited thereto.
  • the reflective layer 134 may be disposed on the second contact electrode 132 and reflect the light incident through the second contact electrode 132.
  • insulating layer 140 For example, a form in which at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, or Hf is mixed with the insulating layer 140. It can be formed as.
  • the top surface of the first conductivity type semiconductor layer 112 may be exposed by removing the growth substrate 105 and etching or polishing the buffer layer.
  • the pad electrode 180 may be a portion to be bonded with a wire and may be disposed on a predetermined portion of the light emitting structure layer 110, and may be formed in one or a plurality.
  • the growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD) deposition) and the like can be employed, but is not limited to such equipment.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • PLD plasma laser deposition
  • MOCVD metal organic chemical vapor
  • An undoped semiconductor layer (not shown) may be formed on the buffer layer, and the undoped semiconductor layer may be formed of an undoped GaN-based semiconductor, and may be formed of a lower conductive semiconductor layer than the n-type semiconductor layer. .
  • Other layers may be further disposed above or below each of the semiconductor layers, and may be formed in a superlattice structure using, for example, a group III-V compound semiconductor layer, but is not limited thereto.
  • the horizontal width of the plurality of holes H may decrease toward the lower side. Meanwhile, in FIG. 15, horizontal widths of the plurality of holes H may decrease toward the upper side.
  • the channel layer 220 may have a reflectance greater than 50%.
  • the channel layer 220 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 . It may be formed in a mixed form.
  • a second contact electrode 232 may be formed on the second conductivity type semiconductor layer 216.
  • the second contact electrode 232 is in ohmic contact with the second conductivity type semiconductor layer 216, includes at least one conductive material, and may be formed of a single layer or multiple layers.
  • the second contact electrode 232 may include at least one of a metal, a metal oxide, and a metal nitride material.
  • the second contact electrode 232 includes a translucent material, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), indium zinc tin oxide (IZTO), and indium aluminum zinc oxide), indium gallium zinc oxide (IGZO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, Ni / IrOx / Au / ITO, Pt, Ni, Au, Rh or Pd.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • IZON IZO nitride
  • IZTO indium zinc tin oxide
  • IGZO indium gallium zinc oxide
  • AZO aluminum zinc oxide
  • ATO antimony tin oxide
  • GZO gallium zinc oxide
  • An upper surface of the first contact electrode 260 may be disposed between the upper surface of the active layer 214 and the upper surface of the first conductive semiconductor layer 212.
  • the surface of the first conductivity-type semiconductor layer 212 in which the first contact electrode 260 is in contact with the Ga-face may be formed in a flat structure, but is not limited thereto.
  • the first contact electrode 260 may increase in width from a bottom surface to an upper surface. 15, the width of the first contact electrode 260 may be reduced from an upper surface to a lower surface.
  • a reflective layer 234 may be formed on the second contact electrode 232.
  • the reflective layer 234 may be disposed on the second contact electrode 232 and reflect the light incident through the second contact electrode 232.
  • the reflective layer 234 includes a metal, for example, one layer or a plurality of materials including Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and an alloy of two or more thereof. It can be formed in layers.
  • the second contact layer 232 may include the second contact electrode 232, the reflective layer 234, and the capping layer 236, and the second electrode layer 230 may be a power source supplied from the pad electrode 280. May be supplied to the second conductivity-type semiconductor layer 216.
  • the capping layer 236 may be disposed on the reflective layer 234 to supply power supplied from the pad electrode 280 to the reflective layer 234.
  • the capping layer 236 may function as a current spreading layer.
  • the capping layer 236 includes a metal and has a high electrical conductivity, such as Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si and at least one of these optional alloys.
  • an insulating layer 240 may be formed on the capping layer 236 and the channel layer 220.
  • the insulating layer 240 may be formed to expose the first contact electrode 260.
  • the insulating layer 240 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 .
  • the insulating layer 240 may be formed in a form in which at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, or Hf is mixed with an insulating material. Can be.
  • light absorption in the insulating layer 240 which is a passivation function is formed by forming a physical property of the insulating layer 240 formed between the first contact electrode 260 and the plurality of holes H by using a reflective layer material. By minimizing the light efficiency can be increased.
  • the thickness of the insulating layer 240 may be 1 ⁇ m to 2 ⁇ m.
  • the thickness ratio of the insulating layer 240 formed between the first contact electrode 260 and the plurality of holes H may be optimally controlled to prevent the short circuit and reduce the light efficiency.
  • the light efficiency can be increased by controlling the thickness ratio and the physical properties of the passivation layer.
  • a diffusion barrier layer 254 is formed on the insulating layer 240 and the first contact electrode 260, and a bonding layer 256 is formed on the diffusion barrier layer 254. Can be.
  • the diffusion barrier layer 254 and / or the bonding layer 256 may include at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, or Ta.
  • the diffusion barrier layer 254 and / or the bonding layer 256 may be formed by at least one of a deposition method, a sputtering method, and a plating method, or may be attached to a conductive sheet.
  • the bonding layer 256 may not be formed, but is not limited thereto.
  • the support member 258 may be formed on the bonding layer 256.
  • the diffusion barrier layer 254, the bonding layer 256, and the support member 258 may be referred to as a first electrode layer 250, and the first electrode layer 250 may remove power supplied from the lower electrode 259. It can supply to the 1 conductivity type semiconductor layer 212.
  • the support member 258 may be bonded to the bonding layer 256, but is not limited thereto.
  • the support member 258 may be a conductive support member, and may include at least one of copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), and copper-tungsten (Cu-W) as a base substrate. It can be one.
  • the support member 258 may be implemented as a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN, etc.), and may be formed on a circuit pattern of a board or a lead frame of a package. It can be glued to it.
  • a carrier wafer eg, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN, etc.
  • the growth substrate 205 may be removed.
  • the surface of the first conductivity-type semiconductor layer 212 may be exposed by removing the undoped semiconductor layer (not shown) remaining after the growth substrate 205 is removed.
  • the growth substrate 205 may be removed by physical or / and chemical methods.
  • the method of removing the growth substrate 205 may be removed by a laser lift off (LLO) process.
  • LLO laser lift off
  • the growth substrate 205 is lifted off by irradiating a laser having a wavelength of a predetermined region to the growth substrate 205.
  • the growth substrate 205 may be separated by removing a buffer layer (not shown) disposed between the growth substrate 205 and the first conductivity type semiconductor layer 212 using a wet etching solution.
  • an upper surface of the first conductive semiconductor layer 212 may be exposed.
  • An upper surface of the first conductive semiconductor layer 212 may be an N-face, and may be a surface closer to the growth substrate.
  • An upper surface of the first conductive semiconductor layer 212 may be etched by polishing such as inductively coupled plasma / reactive ion etching (ICP / RIE) or polished by polishing equipment.
  • polishing such as inductively coupled plasma / reactive ion etching (ICP / RIE) or polished by polishing equipment.
  • a portion of the light emitting structure layer 210 may be removed to expose a portion of the channel layer 220.
  • first conductive semiconductor layer 212 the active layer 214, and the second conductive semiconductor layer 216 in the region where the pad electrode 280 is to be formed may be removed.
  • a channel region or an isolation region which is a boundary region of the light emitting structure layer 210, that is, a boundary region between chips, may be removed, and the channel layer 220 is exposed.
  • a channel region or an isolation region which is a boundary region of the light emitting structure layer 210, that is, a boundary region between chips, may be removed, and the channel layer 220 is exposed.
  • a light extracting structure may be formed on an upper surface of the first conductive semiconductor layer 212, and the light extracting structure may be formed in a roughness or a pattern.
  • the light extraction structure may be formed by a wet or dry etching method.
  • Another embodiment may include a separation layer 290 that separates the light emitting structure layer 210 into a plurality of cells (C). Through this, another embodiment may provide a high efficiency low current light emitting device chip (LED Chip) structure.
  • LED Chip high efficiency low current light emitting device chip
  • each cell C may be electrically separated by using the light emitting structure layer 210 using a separation layer 290 such as an insulating material, and the height of the separation layer 290 may be increased.
  • a separation layer 290 such as an insulating material
  • the active layer 214 and the first conductivity type semiconductor layer 212 may be penetrated therethrough, or, if there is an undoped semiconductor layer (not shown), or the like. Thereby contacting the passivation layer 270.
  • the separation layer 290 may include an insulating material.
  • the separation layer 290 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , TiO 2 , and the insulating material may be a reflective material. It may be formed in a mixed form.
  • the separation layer 290 may be formed in a form in which at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, or Hf is mixed with an insulating material. Can be.
  • each cell C has a low resistance to reduce the volume of the epi-structure, and each cell is low at the same voltage because it is electrically connected in parallel. Low current operation is possible.
  • a large area light emitting device a method of manufacturing a light emitting device, a light emitting device package, and an illumination system exhibiting high light efficiency at a low current can be provided.
  • a passivation layer 270 may be formed on the exposed channel layer 220 and the light emitting structure layer 210.
  • a portion of the passivation layer 270 and the channel layer 220 in the region where the pad electrode 280 is to be formed may be removed to expose a portion of the capping layer 236.
  • the passivation layer 270 may be formed of a material selected from SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 .
  • a pad electrode 280 may be formed on the exposed capping layer 236.
  • the pad electrode 280 may be formed of a material such as Ti / Au, but is not limited thereto.
  • the pad electrode 280 is a portion to be bonded with a wire, and may be disposed on a predetermined portion of the light emitting structure layer 210, and may be formed in one or a plurality.
  • a first electrode 259 may be formed under the first electrode layer 250, and the first electrode 259 may be formed of a highly conductive material, for example, Ti, Al, Ni, or the like. Materials may be employed but are not limited thereto.
  • the light efficiency can be increased by controlling the thickness ratio or physical properties of the passivation layer.
  • FIG. 30 is a view showing a light emitting device package to which the light emitting device according to the embodiment is applied.
  • the light emitting device package includes a body 305, a first lead electrode 313 and a second lead electrode 314 disposed on the body 305, and the body 305.
  • the light emitting device 200 may be provided to be electrically connected to the first lead electrode 313 and the second lead electrode 314, and the molding member 340 may surround the light emitting device 200. .
  • the body 305 may be formed of a silicon material, a synthetic resin material, or a metal material, and an inclined surface may be formed around the light emitting device 100.
  • the first lead electrode 313 and the second lead electrode 314 are electrically separated from each other, and provide power to the light emitting device 200.
  • the first lead electrode 313 and the second lead electrode 314 may reflect light generated by the light emitting device 200 to increase light efficiency, and heat generated by the light emitting device 200. It may also play a role in discharging it to the outside.
  • the light emitting device 200 may be disposed on the body 305 or on the first lead electrode 313 or the second lead electrode 314.
  • the light emitting device 100 may be electrically connected to the first lead electrode 313 and the second lead electrode 314 by any one of a wire method, a flip chip method, or a die bonding method.
  • the light emitting device 200 may be mounted on the second lead electrode 314 and may be connected to the first lead electrode 313 by a wire 350, but embodiments are not limited thereto.
  • the molding member 340 may surround the light emitting device 200 to protect the light emitting device 200.
  • the molding member 340 may include a phosphor 332 to change the wavelength of light emitted from the light emitting device 200.
  • a plurality of light emitting devices or light emitting device packages may be arranged on a substrate, and an optical member such as a lens, a light guide plate, a prism sheet, and a diffusion sheet may be disposed on an optical path of the light emitting device package.
  • the light emitting device package, the substrate, and the optical member may function as a light unit.
  • the light unit may be implemented in a top view or a side view type, and may be provided in a display device such as a portable terminal and a notebook computer, or may be variously applied to an illumination device and a pointing device.
  • Yet another embodiment may be implemented as a lighting device including the light emitting device or the light emitting device package described in the above embodiments.
  • the lighting device may include a lamp, a street lamp, a signboard, a headlamp.
  • 31 is an exploded perspective view of the lighting apparatus according to the embodiment.
  • the lighting apparatus may include a cover 3100, a light source module 3200, a heat sink 3400, a power supply 3600, an inner case 3700, and a socket 3800. Can be.
  • the lighting apparatus according to the embodiment may further include any one or more of the member 3300 and the holder 3500.
  • the light source module 3200 may include a light emitting device package according to an embodiment.
  • the cover 3100 may have a shape of a bulb or hemisphere, may be hollow, and may be provided in an open shape.
  • the cover 3100 may be optically coupled to the light source module 3200.
  • the cover 3100 may diffuse, scatter, or excite light provided from the light source module 3200.
  • the cover 3100 may be a kind of optical member.
  • the cover 3100 may be combined with the heat sink 3400.
  • the cover 3100 may have a coupling part coupled to the heat sink 3400.
  • An inner surface of the cover 3100 may be coated with a milky paint.
  • the milky paint may include a diffuser to diffuse light.
  • the surface roughness of the inner surface of the cover 3100 may be greater than the surface roughness of the outer surface of the cover 3100. This is for the light from the light source module 3200 to be sufficiently scattered and diffused to be emitted to the outside.
  • the cover 3100 may be made of glass, plastic, polypropylene (PP), polyethylene (PE), polycarbonate (PC), or the like. Here, polycarbonate is excellent in light resistance, heat resistance, and strength.
  • the cover 3100 may be transparent and opaque so that the light source module 3200 is visible from the outside.
  • the cover 3100 may be formed through blow molding.
  • the light source module 3200 may be disposed on one surface of the heat sink 3400. Thus, heat from the light source module 3200 is conducted to the heat sink 3400.
  • the light source module 3200 may include a light source unit 3210, a connection plate 3230, and a connector 3250.
  • the member 3300 is disposed on an upper surface of the heat sink 3400 and has a plurality of light source parts 3210 and guide grooves 3310 into which the connector 3250 is inserted.
  • the guide groove 3310 corresponds to the board and the connector 3250 of the light source 3210.
  • the surface of the member 3300 may be coated or coated with a light reflective material.
  • the surface of the member 3300 may be coated or coated with a white paint.
  • the member 3300 is reflected on the inner surface of the cover 3100 to reflect the light returned to the light source module 3200 side again toward the cover 3100. Therefore, it is possible to improve the light efficiency of the lighting apparatus according to the embodiment.
  • the member 3300 may be made of, for example, an insulating material.
  • the connection plate 3230 of the light source module 3200 may include an electrically conductive material. Therefore, electrical contact may be made between the heat sink 3400 and the connection plate 3230.
  • the member 3300 may be made of an insulating material to block an electrical short between the connection plate 3230 and the radiator 3400.
  • the radiator 3400 receives heat from the light source module 3200 and heat from the power supply 3600 to radiate heat.
  • the holder 3500 may block the accommodating groove 3719 of the insulating part 3710 of the inner case 3700. Therefore, the power supply unit 3600 accommodated in the insulating unit 3710 of the inner case 3700 is sealed.
  • the holder 3500 has a guide protrusion 3510.
  • the guide protrusion 3510 has a hole through which the protrusion 3610 of the power supply 3600 passes.
  • the power supply unit 3600 processes or converts an electrical signal provided from the outside to provide the light source module 3200.
  • the power supply unit 3600 is accommodated in the accommodating groove 3719 of the inner case 3700, and is sealed in the inner case 3700 by the holder 3500.
  • the power supply 3600 may include a protrusion 3610, a guide 3630, a base 3650, and an extension 3670.
  • the guide part 3630 has a shape protruding outward from one side of the base 3650.
  • the guide part 3630 may be inserted into the holder 3500.
  • a plurality of parts may be disposed on one surface of the base 3650.
  • the plurality of components may include, for example, a DC converter for converting an AC power provided from an external power source into a DC power source, a driving chip for controlling the driving of the light source module 3200, and an ESD for protecting the light source module 3200. (ElectroStatic discharge) protection element and the like, but may not be limited thereto.
  • the extension part 3670 has a shape protruding outward from the other side of the base 3650.
  • the extension part 3670 is inserted into the connection part 3750 of the inner case 3700 and receives an electrical signal from the outside.
  • the extension part 3670 may be provided equal to or smaller than the width of the connection part 3750 of the inner case 3700.
  • Each end of the "+ wire” and the “-wire” may be electrically connected to the extension 3670, and the other end of the "+ wire” and the "-wire” may be electrically connected to the socket 3800. .
  • the inner case 3700 may include a molding unit together with the power supply unit 2600 therein.
  • the molding part is a part where the molding liquid is hardened, so that the power supply part 2600 can be fixed inside the inner case 2700.

Abstract

실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다. 실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 아래에 배치된 제2 도전형 반도체층(116); 상기 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 사이에 배치된 활성층(114); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결된 제1 컨택 전극(160); 상기 제1 컨택 전극(160)과 상기 복수의 홀(H) 사이에 배치된 절연층(140); 상기 제1 컨택 전극(160)과 전기적으로 연결된 접합층(156); 상기 접합층(156) 아래에 배치된 지지부재(158); 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132); 및 상기 제1 컨택 전극(160) 상측의 상기 제1 도전형 반도체층(112) 내에 형성된 제1 전류확산 반도체층(191);을 포함할 수 있다.

Description

발광소자 및 조명시스템
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
종래기술에 의한 발광소자 중에 전극층이 에피층의 한쪽 방향에 배치되는 수평형 타입(Lateral Type) 발광소자가 있는데, 이러한 수평형 타입 발광소자는 협소한 전류 흐름으로 인해, 발광소자의 동작 전압(Vf)이 증가하여 전류효율이 저하되며, 정전기 방전(Electrostatic discharge)에 취약한 문제가 있다.
이러한 문제를 해결하기 위해서, 종래에는 에피층 하측에 비아홀을 형성하여 전극을 배치하는 비아홀 타입 수직형 발광소자가 개발되고 있다.
종래기술에서 비아홀 타입 수직형 발광소자를 제조하기 위해, n-컨택(n-contact)을 위한 다수의 메사에칭(Mesa etching)을 진행하고 n-컨택과 메사에칭 홀(Mesa etching hole) 사이에 절연층을 형성한다.
한편, 종래기술에 의하면, 비아홀을 통해 주입된 전자들이 비아홀 주변에서 전자 밀집(Electron clouding) 현상이 발생하고, 전자들이 주로 비아홀 주변으로 흐르게 되어 일부 활성층 영역에서만 광이 발생하게 되어 광속이 낮은 문제가 있다.
실시예는 광속을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공하고자 한다.
실시예에 따른 발광소자는 제1 도전형 반도체층(112); 상기 제1 도전형 반도체층(112) 아래에 배치된 제2 도전형 반도체층(116); 상기 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 사이에 배치된 활성층(114); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H); 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결된 제1 컨택 전극(160); 상기 제1 컨택 전극(160)과 상기 복수의 홀(H) 사이에 배치된 절연층(140); 상기 제1 컨택 전극(160)과 전기적으로 연결된 접합층(156); 상기 접합층(156) 아래에 배치된 지지부재(158); 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132); 및 상기 제1 컨택 전극(160) 상측의 상기 제1 도전형 반도체층(112) 내에 형성된 제1 전류확산 반도체층(191);을 포함할 수 있다.
다른 실시예에 따른 발광소자는 제1 도전형 반도체층(212)과, 제2 도전형 반도체층(216) 및 상기 제1 도전형 반도체층(212) 및 제2 도전형 반도체층(216) 사이에 배치된 활성층(214)을 포함하는 발광구조층(210); 상기 제2 도전형 반도체층(216)의 저면으로부터 상기 제2 도전형 반도체층(216)과 상기 활성층(214)의 관통하여 상기 제1 도전형 반도체층(212)의 일부를 노출하는 복수의 홀(H); 상기 제2 도전형 반도체층(216)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 반도체층(212)에 전기적으로 연결된 제1 컨택 전극(260); 상기 제1 컨택 전극(260)과 상기 복수의 홀(H) 사이에 배치된 절연층(240); 상기 제1 컨택 전극(260)과 전기적으로 연결된 제1 전극층(250); 상기 제2 도전형 반도체층(216)과 전기적으로 연결된 제2 컨택 전극(232); 및 상기 발광구조층(210)을 복수의 셀로 분리하는 분리층(290);을 포함할 수 있다.
실시예에 따른 조명시스템은 상기 발광소자를 구비하는 발광유닛을 포함할 수 있다.
실시예에 의하면 광속을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
실시예에 의하면, 저전류에서 높은 광효율을 나타내는 대면적 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
도 1은 실시예에 따른 발광소자의 평면 투영도.
도 2는 실시예에 따른 발광소자의 확대 단면도.
도 3 내지 도 13은 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 14a은 다른 실시예에 따른 발광소자의 평면 투영도.
도 14b는 다른 실시예에 따른 발광소자의 확대 단면도.
도 15는 다른 실시예에 따른 발광소자의 발광효율 그래프.
도 16 내지 도 29는 다른 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 30은 실시예에 따른 발광소자 패키지 단면도.
도 31은 실시예에 따른 조명장치의 분해 사시도.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(실시예)
도 1은 실시예에 따른 발광소자(100)의 평면 투영도이며, 도 2는 도 1의 A-A'선을 따른 확대 단면도이다.
실시예에 따른 발광소자(100)는 제1 도전형 반도체층(112)과, 상기 제1 도전형 반도체층(112) 아래에 배치된 제2 도전형 반도체층(116)과, 상기 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 사이에 배치된 활성층(114)과, 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 제2 도전형 반도체층(116)과 상기 활성층(114)의 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H)과, 상기 제2 도전형 반도체층(116)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 반도체층(112)에 전기적으로 연결된 제1 컨택 전극(160)과, 상기 제1 컨택 전극(160)과 상기 복수의 홀(H) 사이에 배치된 절연층(140)과, 상기 제1 컨택 전극(160)과 전기적으로 연결된 제1 전극층(150) 및 상기 제2 도전형 반도체층(116)과 전기적으로 연결된 제2 컨택 전극(132);을 포함할 수 있다.
상기 제1 전극층(150)은 상기 제1 컨택 전극(160)과 전기적으로 연결된 접합층(156)과 상기 접합층(156) 아래에 배치된 지지부재(158)를 포함할 수 있다.
실시예는 광속을 향상시킬 수 있는 발광소자를 제공하고자 한다.
이를 위해, 실시예는 상기 제1 컨택 전극(160) 상측의 상기 제1 도전형 반도체층(112) 내에 형성된 제1 전류확산 반도체층(191)을 포함할 수 있다.
상기 제1 전류확산 반도체층(191)은 제1 도전형 AlGaN/GaN 초격자층 또는 제1 도전형 AlGaN/GaN/InGaN 초격자층을 포함할 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면, 비아 홀(H)에 형성되는 제1 컨택 전극(160) 상측에 n-AlGaN/GaN SLs 또는 n-AlGaN/GaN/InGaN SLs로 형성된 제1 전류확산 반도체층(191)을 배치함으로써 주입된 전자들을 수평(lateral) 방향으로 확산하여 흐르게 하여 활성층(MQW) 전면적에 전자들이 주입되게 되어 기존구조보다 더 많은 발광면적을 갖게 된다.
또한 실시예는 상기 활성층(114)과 상기 제1 도전형 반도체층(112) 사이에 제2 전류확산 반도체층(192)을 포함할 수 있다. 상기 제1 전류확산 반도체층(191)과 상기 제2 전류확산 반도체층(192)을 포함하여 전류확산 반도체층(190)이라 칭할 수 있다.
실시예에서, 상기 제2 전류확산 반도체층(192)은 상기 제1 컨택 전극(160)보다 낮게 배치될 수 있다.
실시예에 의하며, 상기 활성층(114)과 상기 제1 도전형 반도체층(112) 사이에 제2 전류확산 반도체층(192)을 배치하여 제1 컨택 전극(160)에 의해 주입된 전자 또는 제1 전류확산 반도체층(191)으로 부터 확산된 전자를 추가로 확산(spreading)을 시켜줌으로써 캐리어 주입효율을 향상시켜 광속을 증대시킬 수 있다.
실시예에 의하면 광속을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
이하, 도 3 내지 도 13을 참조하여 실시예에 따른 발광소자의 제조방법을 설명한다.
우선, 도 3과 같이 성장 기판(105) 상에 발광구조층(110)이 형성될 수 있다. 상기 발광구조층(110)은 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)을 포함할 수 있다.
실시예는 광속증대를 위한 전류확산 반도체층(190)이 구비될 수 있으며, 상기 전류확산 반도체층(190)은 제1 전류확산 반도체층(191)과 제2 전류확산 반도체층(192)을 포함할 수 있다.
예를 들어, 실시예는 제1 도전형 반도체층(112) 내에 형성된 제1 전류확산 반도체층(191)을 포함할 수 있다.
상기 제1 전류확산 반도체층(191)은 제1 도전형 AlGaN/GaN 초격자층 또는 제1 도전형 AlGaN/GaN/InGaN 초격자층을 포함할 수 있으나 이에 한정되는 것은 아니다.
도 2를 참조하면, 실시예에서, 추후 형성되는 제1 컨택 전극(160) 상측에 n-AlGaN/GaN SLs 또는 n-AlGaN/GaN/InGaN SLs로 형성된 제1 전류확산 반도체층(191)을 배치함으로써 주입된 전자들을 수평(lateral) 방향으로 확산하여 흐르게 하여 활성층(MQW) 전면적에 전자들이 주입되게 되어 기존구조보다 더 많은 발광면적을 갖게 된다.
또한 실시예는 상기 활성층(114)과 상기 제1 도전형 반도체층(112) 사이에 제2 전류확산 반도체층(192)을 포함할 수 있다.
실시예에서, 상기 제2 전류확산 반도체층(192)은 추후 형성되는 제1 컨택 전극(160)보다 낮게 배치될 수 있다.
실시예에 의하며, 상기 활성층(114)과 상기 제1 도전형 반도체층(112) 사이에 제2 전류확산 반도체층(192)을 배치하여 제1 컨택 전극(160)에 의해 주입된 전자 또는 제1 전류확산 반도체층(191)으로 부터 확산된 전자를 추가로 확산(spreading)을 시켜줌으로써 캐리어 주입효율을 향상시켜 광속을 증대시킬 수 있다.
실시예에 의하면 광속을 향상시킬 수 있는 발광소자를 제공할 수 있다.
실시예에서, 제1 도전형 반도체층(112)은 성장 기판(105) 상에 제1 도전형 제1 반도체층(112a)과, 제1 전류확산 반도체층(191)이 형성된 후 형성되는 제1 도전형 제2 반도체층(112b)을 포함할 수 있다.
성장 기판(105)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등이 채용될 수 있으며, 이러한 장비로 한정되지는 않는다.
상기 성장 기판(105)은 도전성 기판 또는 절연성 기판 등일 수 있다. 예를 들어, 상기 성장 기판(105)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
상기 성장 기판(105) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 상기 성장 기판(105)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다.
상기 버퍼층 상에는 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.
이후, 상기 버퍼층 또는 언도프트 반도체층 상에 제1 도전형 반도체층(112)이 형성된다. 이후, 상기 제1 도전형 반도체층(112) 상에는 활성층(114)이 형성되며, 상기 활성층(114) 상에 제2 도전형 반도체층(116)이 순차적으로 적층될 수 있다.
상기의 각 반도체층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 III족-V족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(112)은 제1 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1 도전형 반도체층(112)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.
상기 제1 도전형 반도체층(112)은 단층 또는 다층으로 형성될 수 있으며, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 활성층(114)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수 있다. 상기 활성층(114)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함하며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(114)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(114) 위에는 상기 제2 도전형 반도체층(116)이 형성되며, 상기 제2 도전형 반도체층(116)은 제2 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(116)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제2 도전형 반도체층(116)은 p형 반도체층일 수 있으며, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2 도전형 반도체층(116)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제2 도전형 반도체층(116)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 제1 도전형 반도체층(112), 상기 활성층(114) 및 상기 제2 도전형 반도체층(116)은 발광구조층(110)으로 정의될 수 있다. 또한 상기 제2 도전형 반도체층(116) 위에는 제3 도전형 반도체층(미도시) 예컨대, 제2 도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다.
이에 따라 상기 발광구조층(110)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. 이하의 설명에서는 발광구조층(110)의 최상층에는 제2 도전형 반도체층(116)이 배치된 구조를 일 예로 설명하기로 한다.
다음으로, 도 4와 같이, 상기 발광구조층(110)과 제2 전류확산 반도체층(192)의 일부를 제거하는 메사 에칭공정이 진행될 수 있다.
예를 들어, 상기 제2 도전형 반도체층(116), 상기 활성층(114) 및 제2 전류확산 반도체층(192)을 관통하여 상기 제1 도전형 반도체층(112)의 일부를 노출하는 복수의 홀(H)이 형성될 수 있다.
실시예에서 상기 복수의 홀(H)은 상기 제1 도전형 반도체층(112)에서 제2 도전형 반도체층(116)의 상면까지 소정의 각도 예컨대, 상기 발광구조층(110)의 상면에 대해 둔각의 각도로 형성될 수 있다.
실시예에서 상기 복수의 홀(H)의 수평폭은 하측으로 갈수록 감소할 수 있다. 한편, 도 2에서, 제1 항에 있어서, 상기 복수의 홀(H)의 수평폭은 상측으로 갈수록 감소할 수 있다.
도 2를 기준으로 할 때, 실시예에 의하면, 복수의 홀(H)의 수평폭이 상측으로 갈수록 감소함으로써 제거되는 활성층(114) 및 제1 도전형 반도체층(112) 영역을 절감하여 발광효율에 기여할 수 있다.
다음으로, 도 5와 같이, 복수의 홀(H) 상에 채널층(120)이 형성될 수 있다. 상기 채널층(120)은 이후 형성될 제1 컨택 전극(160)이 형성될 영역에는 형성되지 않을 수 있다. 이를 통해, 제1 도전형 반도체층(112)의 일부는 노출될 수 있다.
상기 채널층(120)은 이후 형성되는 제1 컨택 전극(160)과 활성층(114), 제2 도전형 반도체층(116)과의 전기적 절연층 기능을 할 수 있다.
상기 채널층(120)은 SiOx, SiOxNy, Al2O3, TiO2 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다.
또한 실시예에서 상기 채널층(120)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 채널층(120)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 채널층(120)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.
실시예에 의하면, 발광된 빛이 하측으로 이돌할 때, 채널층(120)에서도 반사시켜 줌으로써 광흡수를 최소화함과 아울러 광효율을 증대할 수 있다.
다음으로, 도 6과 같이, 상기 제2 도전형 반도체층(116) 상에 제2 컨택 전극(132)이 형성될 수 있다.
상기 제2 컨택 전극(132)은 상기 제2 도전형 반도체층(116)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다.
예를 들어, 상기 제2 컨택 전극(132)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다.
상기 제2 컨택 전극(132)은 투광성의 물질을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다.
다음으로, 도 7과 같이, 상기 노출된 제1 도전형 반도체층(112) 상에 제1 컨택 전극(160)이 형성될 수 있다.
상기 제1 컨택 전극(160)은 상기 노출된 제1 도전형 반도체층(112)과 오믹 접촉될 수 있다. 상기 제1 컨택 전극(160)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정되지 않는다.
상기 제1 컨택 전극(160)의 상면은 상기 활성층(114)의 상면과 상기 제1 도전형 반도체층(112)의 상면 사이에 배치될 수 있다.
상기 제1 컨택 전극(160)이 접촉되는 상기 제1 도전형 반도체층(112)의 면은 Ga-face로서, 플랫한 구조로 형성될 수 있으나 이에 한정되지 않는다.
도 7을 기준으로, 실시예에서 상기 제1 컨택 전극(160)은 저면에서 상면으로 폭이 증가할 수 있다. 한편 도 2를 기준으로 상기 제1 컨택 전극(160)은 상면에서 저면으로 폭이 감소할 수 있다.
이를 통해, 제1 컨택 전극(160)이 이후 형성되는 제2 전극층(130) 물질과의 쇼트 가능성을 낮추고, 제1 컨택 전극(160)이 제1 도전형 반도체층(112)과 접하는 영역은 최대화하면서 제1 컨택 전극(160)이 차지하는 영역은 감소시켜 광 효율을 높일 수 있다.
한편, 도 2를 기준으로 설명할 때, 상기 제1 컨택 전극(160)의 저면의 수평폭과 상기 제1 컨택 전극(160)과 접하는 상기 확산방지층(154)의 수평폭은 일치하도록 함으로써 확산방지층(154), 제1 컨택 전극(160)이 차지하는 영역을 최소화하면서도 전기적인 특성이 저하되지 않을 수 있다.
다음으로, 도 8과 같이, 상기 제2 컨택 전극(132) 상에 반사층(134)이 형성될 수 있다.
상기 반사층(134)은 상기 제2 컨택 전극(132) 상에 배치되며, 제2 컨택 전극(132)을 통해 입사된 광을 반사시켜 줄 수 있다.
상기 반사층(134)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
다음으로, 상기 반사층(134) 상에 캡핑층(136)이 형성될 수 있다. 상기 제2 컨택 전극(132), 반사층(134), 및 캡핑층(136)을 포함하여 제2 전극층(130)으로 칭할 수 있으며, 제2 전극층(130)은 패드 전극(180)로부터 공급되는 전원을 제2 도전형 반도체층(116)에 공급할 수 있다.
상기 캡핑층(136)은 상기 반사층(134) 상에 배치되며 패드 전극(180)으로부터 공급되는 전원을 반사층(134)에 공급할 수 있다. 상기 캡핑층(136)은 전류 확산층으로 기능할 수 있다.
상기 캡핑층(136)은 금속을 포함하며, 전기 전도성이 높은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함할 수 있다.
다음으로, 상기 캡핑층(136)과 상기 채널층(120) 상에 절연층(140)이 형성될 수 있다.
상기 절연층(140)은 상기 제1 컨택 전극(160)을 노출하도록 형성될 수 있다.
상기 절연층(140)은 상기 제1 컨택 전극(160)과 다른 반도체층 사이를 전기적으로 절연시켜 준다.
또한 상기 절연층(140)은 이후 형성되는 제1 전극층(150)과 채널층(120) 사이에 배치되어, 전기적인 접촉을 차단할 수 있다.
상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
상기 절연층(140)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 절연층(140)절연층(140)질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.
실시예에 의하면, 제1 컨택 전극(160)과 복수의 홀(H) 사이에 형성되는 절연층(140)의 물성을 반사층 물질로 형성하여, 패시베이션 기능하는 절연층(140)에서의 광흡수를 최소화하여 광효율을 증대할 수 있다.
다음으로, 도 9와 같이, 상기 절연층(140)과 상기 제1 컨택 전극(160) 상에 확산방지층(154)이 형성되고, 상기 확산방지층(154) 상에 접합층(156)이 형성될 수 있다.
상기 확산방지층(154) 또는 상기 접합층(156)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 확산방지층(154) 또는 상기 접합층(156)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다.
상기 접합층(156)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
다음으로, 도 10과 같이 상기 접합층(156) 상에 지지부재(158)가 형성될 수 있다.
상기 확산방지층(154), 접합층(156) 및 지지부재(158)을 포함하여 제1 전극층(150)으로 칭할 수 있으며, 제1 전극층(150)은 하부전극(159)로부터 공급되는 전원을 제1 도전형 반도체층(112)에 공급할 수 있다.
상기 지지부재(158)은 접합층(156)과 본딩될 수 있으나 이에 한정되는 것은 아니다.
상기 지지부재(158)는 전도성 지지부재일 수 있으며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나일 수 있다.
또한 상기 지지부재(158)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착될 수 있다.
다음으로, 도 11과 같이, 성장 기판(105)이 제거될 수 있다. 이때, 성장 기판(105) 제거 후 잔존하는 언도프트 반도체층(미도시) 등을 제거하여 제1 도전형 반도체층(112) 표면이 노출될 수 있다.
상기 성장 기판(105)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거될 수 있다. 예를 들어, 상기 성장 기판(105)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(105)을 리프트 오프하게 된다.
또는 상기 성장 기판(105)과 상기 제1 도전형 반도체층(112) 사이에 배치된 버퍼층(미도시)을 습식식각 액을 이용하여 제거하여, 상기 성장 기판(105)을 분리할 수도 있다.
상기 성장 기판(105)이 제거되고 상기 버퍼층을 에칭하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 반도체층(112)의 상면이 노출될 수 있다.
상기 제1 도전형 반도체층(112)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다.
상기 제1 도전형 반도체층(112)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.
다음으로, 도 12와 같이, 상기 발광구조층(110)의 일부가 제거되어 채널층(120)의 일부가 노출될 수 있다.
예를 들어, 패드 전극(180)이 형성될 영역의 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)의 일부가 제거될 수 있다.
예를 들어, 습식에칭 또는 건식에칭을 수행하여 상기 발광구조층(110)의 둘레 즉, 칩과 칩 사이의 경계 영역인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 채널층(120)이 노출될 수 있다.
상기 제1 도전형 반도체층(112)의 상면은 광 추출 구조가 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다.
다음으로, 도 13과 같이, 상기 노출된 채널층(120)과 발광구조층(110) 상에 패시베이션층(170)이 형성될 수 있다.
이후, 패드 전극(180)이 형성될 영역의 패시베이션층(170)과 채널층(120)의 일부가 제거되어 캡핑층(136)의 일부가 노출될 수 있다.
다음으로, 노출된 캡핑층(136) 상에 패드 전극(180)이 형성될 수 있다.
상기 패드 전극(180)은 Ti/Au 등으로 형성할 수 있으나 이에 한정되는 것은 아니다.
상기 패드 전극(180)는 와이어로 본딩될 부분으로서, 발광구조층(110)의 소정 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.
또한 도 2와 같이, 제1 전극층(150) 하측에 제1 전극(159)이 형성될 수 있으며, 상기 제1 전극(159)은 전도성이 높은 물질, 예를 들어, Ti, Al, Ni 등의 물질을 채용할 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 광속을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
도 14a는 다른 실시예에 따른 발광소자(200)의 평면 투영도이며, 도 14b는 도 14a의 A-A'선을 따른 확대 단면도이다.
다른 실시예에 따른 발광소자(200)는 제1 도전형 반도체층(212)과, 상기 제1 도전형 반도체층(212) 아래에 배치된 제2 도전형 반도체층(216)과, 상기 제1 도전형 반도체층(212) 및 제2 도전형 반도체층(216) 사이에 배치된 활성층(214)과, 상기 제2 도전형 반도체층(216)의 저면으로부터 상기 제2 도전형 반도체층(216)과 상기 활성층(214)의 관통하여 상기 제1 도전형 반도체층(212)의 일부를 노출하는 복수의 홀(H)과, 상기 제2 도전형 반도체층(216)의 저면으로부터 상기 복수의 홀(H)을 통해 상기 제1 도전형 반도체층(212)에 전기적으로 연결된 제1 컨택 전극(260)과, 상기 제1 컨택 전극(260)과 상기 복수의 홀(H) 사이에 배치된 절연층(240)과, 상기 제1 컨택 전극(260)과 전기적으로 연결된 제1 전극층(250) 및 상기 제2 도전형 반도체층(216)과 전기적으로 연결된 제2 컨택 전극(232);을 포함할 수 있다.
상기 제1 도전형 반도체층(212)과, 제2 도전형 반도체층(216) 및 활성층(214)을 포함하여 발광구조층(210)으로 칭할 수 있다.
다른 실시예는 고효율 저전류(Low Current) 발광소자 칩(LED Chip) 구조를 제공할 수 있다.
이를 위해, 다른 실시예는 상기 발광구조층(210)을 복수의 셀(C)로 분리하는 분리층(290)을 포함할 수 있다.
상기 분리층(290)은 절연물질을 포함할 수 있다. 예를 들어, 상기 분리층(290)은 SiOx, SiOxNy, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 분리층(290)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.
다른 실시예에 의하면, 발광구조층(210)을 절연물질 등의 분리층(290)을 이용하여 각 셀(Cell)(C)을 전기적으로 분리할 수 있으며, 상기 분리층(290)의 높이는 제2 도전형 반도체층(216)에서 시작하여 활성층(214)과, 제1 도전형 반도체층(212)을 관통할 수 있고, 언도프트 반도체층(미도시) 등이 있는 경우 언도프트 반도체층을 관통하여 패시베이션층(270)에 접할 수 있다.
도 15는 다른 실시예에 따른 발광소자의 발광효율 그래프이다.
다른 실시예에 의하면, 각 셀(Cell)(C)은 에피구조(Epi-structure)의 부피가 감소하기에 낮은 저항을 갖게 되며, 각 셀은 전기적으로 병렬연결되기에 동일 전압(Voltage)에서 저전류(Low Current) 작동이 가능하다.
예를 들어, 다른 실시예에 의하면 약 18A/cm2에서 작동이 가능하며, 고전류 주입이 수반되지 않으므로 외부양자효유율이 증대되는 효과가 있다.
따라서 다른 실시예에 의하면, 전류밀도(Current Density) 증가에 따른 발광효율저하(Efficiency Droop) 저하를 방지할 수 있다.
뿐만 아니라 각 Cell 면적당 디펙트(Defect) 개수가 감소하기에 대면적 칩(Chip) 제작수율 저하를 방지할 수 있다.
다른 실시예에 의하면, 저전류에서 높은 광효율을 나타내는 대면적 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
이하, 도 16 내지 도 29을 참조하여 다른 실시예에 따른 발광소자의 제조방법을 설명한다.
우선, 도 16과 같이 성장 기판(205) 상에 발광구조층(210)이 형성될 수 있다. 상기 발광구조층(210)은 제1 도전형 반도체층(212), 활성층(214), 및 제2 도전형 반도체층(216)을 포함할 수 있다.
성장 기판(205)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등이 채용될 수 있으며, 이러한 장비로 한정되지는 않는다.
상기 성장 기판(205)은 도전성 기판 또는 절연성 기판 등일 수 있다. 예를 들어, 상기 성장 기판(205)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
상기 성장 기판(205) 위에는 버퍼층(미도시)이 형성될 수 있다. 상기 버퍼층은 상기 성장 기판(205)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다.
상기 버퍼층 상에는 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.
상기 버퍼층 또는 언도프트 반도체층 상에 제1 도전형 반도체층(212)이 형성될 수 있다. 이후, 상기 제1 도전형 반도체층(212) 상에 활성층(214)이 형성되며, 상기 활성층(214) 상에 제2 도전형 반도체층(216)이 순차적으로 적층될 수 있다.
상기의 각 반도체층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 III족-V족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(212)은 제1 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1 도전형 반도체층(212)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제1 도전형 반도체층(212)은 n형 반도체층일 수 있으며, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.
상기 제1 도전형 반도체층(212)은 단층 또는 다층으로 형성될 수 있으며, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 활성층(214)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수 있다. 상기 활성층(214)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층을 포함하며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.
상기 활성층(214)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다.
상기 활성층(214) 위에는 상기 제2 도전형 반도체층(216)이 형성되며, 상기 제2 도전형 반도체층(216)은 제2 도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2 도전형 반도체층(216)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.
상기 제2 도전형 반도체층(216)은 p형 반도체층일 수 있으며, 상기 제2 도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2 도전형 반도체층(216)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제2 도전형 반도체층(216)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.
상기 제1 도전형 반도체층(212), 상기 활성층(214) 및 상기 제2 도전형 반도체층(216)은 발광구조층(210)으로 정의될 수 있다. 또한 상기 제2 도전형 반도체층(216) 위에는 제3 도전형 반도체층(미도시) 예컨대, 제2 도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다.
이에 따라 상기 발광구조층(210)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. 이하의 설명에서는 발광구조층(210)의 최상층에는 제2 도전형 반도체층(216)이 배치된 구조를 일 예로 설명하기로 한다.
다음으로, 도 17과 같이, 상기 발광구조물의 일부를 제거하는 메사 에칭공정이 진행될 수 있다.
예를 들어, 상기 제2 도전형 반도체층(216)과 상기 활성층(214)의 관통하여 상기 제1 도전형 반도체층(212)의 일부를 노출하는 복수의 홀(H)이 형성될 수 있다.
다른 실시예에서 상기 복수의 홀(H)은 상기 제1 도전형 반도체층(212)에서 제2 도전형 반도체층(216)의 상면까지 소정의 각도 예컨대, 상기 발광구조층(210)의 상면에 대해 둔각의 각도로 형성될 수 있다.
다른 실시예에서 상기 복수의 홀(H)의 수평폭은 하측으로 갈수록 감소할 수 있다. 한편, 도 15에서, 상기 복수의 홀(H)의 수평폭은 상측으로 갈수록 감소할 수 있다.
도 15를 기준으로 할 때, 다른 실시예에 의하면, 복수의 홀(H)의 수평폭이 상측으로 갈수록 감소함으로써 제거되는 활성층(214) 및 제1 도전형 반도체층(212) 영역을 절감하여 발광효율에 기여할 수 있다.
다음으로, 도 18과 같이, 복수의 홀(H) 상에 채널층(220)이 형성될 수 있다. 상기 채널층(220)은 이후 형성될 제1 컨택 전극(260)이 형성될 영역에는 형성되지 않을 수 있다. 이를 통해, 제1 도전형 반도체층(212)의 일부는 노출될 수 있다.
상기 채널층(220)은 이후 형성되는 제1 컨택 전극(260)과 활성층(214), 제2 도전형 반도체층(216)과의 전기적 절연층 기능을 한다.
상기 채널층(220)은 SiOx, SiOxNy, Al2O3, TiO2 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다.
또한 다른 실시예에서 상기 채널층(220)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 채널층(220)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 채널층(220)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.
다른 실시예에 의하면, 발광된 빛이 하측으로 이돌할 때, 채널층(220)에서도 반사시켜 줌으로써 광흡수를 최소화함과 아울러 광효율을 증대할 수 있다.
다음으로, 도 19과 같이, 상기 제2 도전형 반도체층(216) 상에 제2 컨택 전극(232)이 형성될 수 있다.
상기 제2 컨택 전극(232)은 상기 제2 도전형 반도체층(216)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다.
예를 들어, 상기 제2 컨택 전극(232)은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다.
상기 제2 컨택 전극(232)은 투광성의 물질을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 또는 Pd 중 적어도 하나를 포함할 수 있다.
다음으로, 도 20과 같이, 상기 노출된 제1 도전형 반도체층(212) 상에 제1 컨택 전극(260)이 형성될 수 있다.
상기 제1 컨택 전극(260)은 상기 노출된 제1 도전형 반도체층(212)과 오믹 접촉될 수 있다. 상기 제1 컨택 전극(260)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정되지 않는다.
상기 제1 컨택 전극(260)의 상면은 상기 활성층(214)의 상면과 상기 제1 도전형 반도체층(212)의 상면 사이에 배치될 수 있다.
상기 제1 컨택 전극(260)이 접촉되는 상기 제1 도전형 반도체층(212)의 면은 Ga-face로서, 플랫한 구조로 형성될 수 있으나 이에 한정되지 않는다.
도 20을 기준으로, 다른 실시예에서 상기 제1 컨택 전극(260)은 저면에서 상면으로 폭이 증가할 수 있다. 한편 도 15를 기준으로 상기 제1 컨택 전극(260)은 상면에서 저면으로 폭이 감소할 수 있다.
이를 통해, 제1 컨택 전극(260)이 이후 형성되는 제2 전극층(230) 물질과의 쇼트 가능성을 낮추고, 제1 컨택 전극(260)이 제1 도전형 반도체층(212)과 접하는 영역은 최대화하면서 제1 컨택 전극(260)이 차지하는 영역은 감소시켜 광 효율을 높일 수 있다.
한편, 도 15를 기준으로 설명할 때, 상기 제1 컨택 전극(260)의 저면의 수평폭과 상기 제1 컨택 전극(260)과 접하는 상기 확산방지층(254)의 수평폭은 일치하도록 함으로써 확산방지층(254), 제1 컨택 전극(260)이 차지하는 영역을 최소화하면서도 전기적인 특성이 저하되지 않을 수 있다.
다음으로, 도 21과 같이, 상기 제2 컨택 전극(232) 상에 반사층(234)이 형성될 수 있다.
상기 반사층(234)은 상기 제2 컨택 전극(232) 상에 배치되며, 제2 컨택 전극(232)을 통해 입사된 광을 반사시켜 줄 수 있다.
상기 반사층(234)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.
다음으로, 도 22과 같이, 상기 반사층(234) 상에 캡핑층(236)이 형성될 수 있다.
상기 제2 컨택 전극(232), 반사층(234), 및 캡핑층(236)을 포함하여 제2 전극층(230)으로 칭할 수 있으며, 제2 전극층(230)은 패드 전극(280)로부터 공급되는 전원을 제2 도전형 반도체층(216)에 공급할 수 있다.
상기 캡핑층(236)은 상기 반사층(234) 상에 배치되며 패드 전극(280)로부터 공급되는 전원을 반사층(234)에 공급할 수 있다. 상기 캡핑층(236)은 전류 확산층으로 기능할 수 있다.
상기 캡핑층(236)은 금속을 포함하며, 전기 전도성이 높은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함할 수 있다.
다음으로, 도 23과 같이, 상기 캡핑층(236)과 상기 채널층(220) 상에 절연층(240)이 형성될 수 있다.
상기 절연층(240)은 상기 제1 컨택 전극(260)을 노출하도록 형성될 수 있다.
상기 절연층(240)은 상기 제1 컨택 전극(260)과 다른 반도체층 사이를 전기적으로 절연시켜 준다.
또한 상기 절연층(240)은 이후 형성되는 제1 전극층(250)과 채널층(220) 사이에 배치되어, 전기적인 접촉을 차단할 수 있다.
상기 절연층(240)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
앞서 기술한 바와 같이, 상기 절연층(240)은 반사율이 50% 초과일 수 있다. 예를 들어, 상기 절연층(240)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 절연층(240)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.
다른 실시예에 의하면, 제1 컨택 전극(260)과 복수의 홀(H) 사이에 형성되는 절연층(240)의 물성을 반사층 물질로 형성하여, 패시베이션 기능하는 절연층(240)에서의 광흡수를 최소화하여 광효율을 증대할 수 있다.
또한 상기 절연층(240)의 두께는 1㎛ 내지 2㎛일 수 있다.
다른 실시예에 의하면, 제1 컨택 전극(260)과 복수의 홀(H) 사이에 형성되는 절연층(240)의 두께 비율의 최적으로 제어하여 쇼트 방지 기능하면서도 광효율의 저하를 막을 수 있다.
다른 실시예에 따른 발광소자에 의하면, 패시베이션층의 두께 비율이나 물성을 제어하여 광효율을 증대할 수 있다.
다음으로, 도 24와 같이, 상기 절연층(240)과 상기 제1 컨택 전극(260) 상에 확산방지층(254)이 형성되고, 상기 확산방지층(254) 상에 접합층(256)이 형성될 수 있다.
상기 확산방지층(254) 및/또는 상기 접합층(256)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 확산방지층(254) 및/또는 상기 접합층(256)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다.
상기 접합층(256)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다.
다음으로, 도 25와 같이, 상기 접합층(256) 상에 지지부재(258)가 형성될 수 있다.
상기 확산방지층(254), 접합층(256) 및 지지부재(258)을 포함하여 제1 전극층(250)으로 칭할 수 있으며, 제1 전극층(250)은 하부전극(259)로부터 공급되는 전원을 제1 도전형 반도체층(212)에 공급할 수 있다.
상기 지지부재(258)은 접합층(256)과 본딩될 수 있으나 이에 한정되는 것은 아니다.
상기 지지부재(258)는 전도성 지지부재일 수 있으며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나일 수 있다.
또한 상기 지지부재(258)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착될 수 있다.
다음으로, 도 26과 같이, 성장 기판(205)이 제거될 수 있다. 이때, 성장 기판(205) 제거후 잔존하는 언도프트 반도체층(미도시) 등을 제거하여 제1 도전형 반도체층(212) 표면이 노출될 수 있다.
상기 성장 기판(205)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 예를 들어, 상기 성장 기판(205)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거될 수 있다. 예를 들어, 상기 성장 기판(205)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(205)을 리프트 오프하게 된다.
또는 상기 성장 기판(205)과 상기 제1 도전형 반도체층(212) 사이에 배치된 버퍼층(미도시)을 습식식각 액을 이용하여 제거하여, 상기 성장 기판(205)을 분리할 수도 있다.
상기 성장 기판(205)이 제거되고 상기 버퍼층을 에칭하거나 폴리싱하여 제거함으로써, 상기 제1 도전형 반도체층(212)의 상면이 노출될 수 있다.
상기 제1 도전형 반도체층(212)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다.
상기 제1 도전형 반도체층(212)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.
다음으로, 도 27와 같이, 상기 발광구조층(210)의 일부가 제거되어 채널층(220)의 일부가 노출될 수 있다.
예를 들어, 패드 전극(280)이 형성될 영역의 제1 도전형 반도체층(212), 활성층(214), 제2 도전형 반도체층(216)의 일부가 제거될 수 있다.
예를 들어, 습식에칭 또는 건식에칭을 수행하여 상기 발광구조층(210)의 둘레 즉, 칩과 칩 사이의 경계 영역인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 채널층(220)이 노출될 수 있다.
상기 제1 도전형 반도체층(212)의 상면은 광 추출 구조가 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다.
다른 실시예는 상기 발광구조층(210)을 복수의 셀(C)로 분리하는 분리층(290)을 포함할 수 있다. 이를 통해, 다른 실시예는 고효율 저전류(Low Current) 발광소자 칩(LED Chip) 구조를 제공할 수 있다.
다른 실시예에 의하면, 발광구조층(210)을 절연물질 등의 분리층(290)을 이용하여 각 셀(Cell)(C)을 전기적으로 분리할 수 있으며, 상기 분리층(290)의 높이는 제2 도전형 반도체층(216)에서 시작하여 활성층(214)과, 제1 도전형 반도체층(212)을 관통할 수 있고, 언도프트 반도체층(미도시) 등이 있는 경우 언도프트 반도체층을 관통하여 패시베이션층(270)에 접할 수 있다.
상기 분리층(290)은 절연물질을 포함할 수 있다. 예를 들어, 상기 분리층(290)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이러한 절연물질에 반사물질이 혼합된 형태로 형성될 수 있다.
예를 들어, 상기 분리층(290)은 절연물질에 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, 또는 Hf 중 어느 하나 이상의 물질이 혼합된 형태로 형성될 수 있다.
다른 실시예에 의하면, 각 셀(Cell)(C)은 에피구조(Epi-structure)의 부피가 감소하기에 낮은 저항을 갖게 되며, 각 셀은 전기적으로 병렬연결되기에 동일 전압(Voltage)에서 저전류(Low Current) 작동이 가능하다.
따라서 다른 실시예에 의하면, 전류밀도(Current Density) 증가에 따른 효율저하(Efficiency Droop) 저하를 방지할 수 있다.
뿐만 아니라 각 Cell 면적당 디펙트(Defect) 개수가 감소하기에 대면적 칩(Chip) 제작수율 저하를 방지할 수 있다.
다른 실시예에 의하면, 저전류에서 높은 광효율을 나타내는 대면적 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
다음으로, 도 28과 같이, 상기 노출된 채널층(220)과 발광구조층(210) 상에 패시베이션층(270)이 형성될 수 있다.
이후, 패드 전극(280)이 형성될 영역의 패시베이션층(270)과 채널층(220)의 일부가 제거되어 캡핑층(236)의 일부가 노출될 수 있다.
상기 패시베이션층(270)은 SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
다음으로, 도 29과 같이, 노출된 캡핑층(236) 상에 패드 전극(280)이 형성될 수 있다.
상기 패드 전극(280)는 Ti/Au 등의 물질로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 패드 전극(280)는 와이어로 본딩될 부분으로서, 발광구조층(210)의 소정 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.
또한 도 29와 같이, 제1 전극층(250) 하측에 제1 전극(259)이 형성될 수 있으며, 상기 제1 전극(259)은 전도성이 높은 물질, 예를 들어, Ti, Al, Ni 등의 물질을 채용할 수 있으나 이에 한정되는 것은 아니다.
다른 실시예에 따른 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 의하면, 패시베이션층의 두께 비율이나 물성을 제어하여 광효율을 증대할 수 있다.
도 30은 실시 예에 따른 발광소자가 적용된 발광소자 패키지를 나타낸 도면이다.
도 30을 참조하면, 실시 예에 따른 발광소자 패키지는 몸체(305)와, 상기 몸체(305)에 배치된 제1 리드전극(313) 및 제2 리드전극(314)과, 상기 몸체(305)에 제공되어 상기 제1 리드전극(313) 및 제2 리드전극(314)과 전기적으로 연결되는 발광소자(200)와, 상기 발광소자(200)를 포위하는 몰딩부재(340)를 포함할 수 있다.
상기 몸체(305)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드전극(313) 및 제2 리드전극(314)은 서로 전기적으로 분리되며, 상기 발광소자(200)에 전원을 제공한다. 또한, 상기 제1 리드전극(313) 및 제2 리드전극(314)은 상기 발광소자(200)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(200)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(200)는 상기 몸체(305) 위에 배치되거나 상기 제1 리드전극(313) 또는 제2 리드전극(314) 위에 배치될 수 있다.
상기 발광소자(100)는 상기 제1 리드전극(313) 및 제2 리드전극(314)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에서 발광소자(200)는 제2 리드전극(314)에 실장되고, 제1 리드전극(313)과 와이어(350)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상기 몰딩부재(340)는 상기 발광소자(200)를 포위하여 상기 발광소자(200)를 보호할 수 있다. 또한, 상기 몰딩부재(340)에는 형광체(332)가 포함되어 상기 발광소자(200)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
도 31은 실시예에 따른 조명장치의 분해 사시도이다.
도 31을 참조하면, 실시 예에 따른 조명 장치는 커버(3100), 광원 모듈(3200), 방열체(3400), 전원 제공부(3600), 내부 케이스(3700), 소켓(3800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(3300)와 홀더(3500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(3200)은 실시 예에 따른 발광소자 패키지를 포함할 수 있다.
예컨대, 상기 커버(3100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(3100)는 상기 광원 모듈(3200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(3100)는 상기 광원 모듈(3200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(3100)는 일종의 광학 부재일 수 있다. 상기 커버(3100)는 상기 방열체(3400)와 결합될 수 있다. 상기 커버(3100)는 상기 방열체(3400)와 결합하는 결합부를 가질 수 있다.
상기 커버(3100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(3100)의 내면의 표면 거칠기는 상기 커버(3100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(3200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
상기 커버(3100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(3100)는 외부에서 상기 광원 모듈(3200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(3100)는 블로우(blow) 성형을 통해 형성될 수 있다.
상기 광원 모듈(3200)은 상기 방열체(3400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(3200)로부터의 열은 상기 방열체(3400)로 전도된다. 상기 광원 모듈(3200)은 광원부(3210), 연결 플레이트(3230), 커넥터(3250)를 포함할 수 있다.
상기 부재(3300)는 상기 방열체(3400)의 상면 위에 배치되고, 복수의 광원부(3210)들과 커넥터(3250)이 삽입되는 가이드홈(3310)들을 갖는다. 상기 가이드홈(3310)은 상기 광원부(3210)의 기판 및 커넥터(3250)와 대응된다.
상기 부재(3300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(3300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(3300)는 상기 커버(3100)의 내면에 반사되어 상기 광원 모듈(3200)측 방향으로 되돌아오는 빛을 다시 상기 커버(3100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
상기 부재(3300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(3200)의 연결 플레이트(3230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(3400)와 상기 연결 플레이트(3230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(3300)는 절연 물질로 구성되어 상기 연결 플레이트(3230)와 상기 방열체(3400)의 전기적 단락을 차단할 수 있다. 상기 방열체(3400)는 상기 광원 모듈(3200)로부터의 열과 상기 전원 제공부(3600)로부터의 열을 전달받아 방열한다.
상기 홀더(3500)는 내부 케이스(3700)의 절연부(3710)의 수납홈(3719)을 막는다. 따라서, 상기 내부 케이스(3700)의 상기 절연부(3710)에 수납되는 상기 전원 제공부(3600)는 밀폐된다. 상기 홀더(3500)는 가이드 돌출부(3510)를 갖는다. 상기 가이드 돌출부(3510)는 상기 전원 제공부(3600)의 돌출부(3610)가 관통하는 홀을 갖는다.
상기 전원 제공부(3600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(3200)로 제공한다. 상기 전원 제공부(3600)는 상기 내부 케이스(3700)의 수납홈(3719)에 수납되고, 상기 홀더(3500)에 의해 상기 내부 케이스(3700)의 내부에 밀폐된다.
상기 전원 제공부(3600)는 돌출부(3610), 가이드부(3630), 베이스(3650), 연장부(3670)를 포함할 수 있다.
상기 가이드부(3630)는 상기 베이스(3650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(3630)는 상기 홀더(3500)에 삽입될 수 있다. 상기 베이스(3650)의 일 면 위에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(3200)의 구동을 제어하는 구동칩, 상기 광원 모듈(3200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
상기 연장부(3670)는 상기 베이스(3650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(3670)는 상기 내부 케이스(3700)의 연결부(3750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(3670)는 상기 내부 케이스(3700)의 연결부(3750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(3670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(3800)에 전기적으로 연결될 수 있다.
상기 내부 케이스(3700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 아래에 배치된 제2 도전형 반도체층;
    상기 제1 도전형 반도체층 및 제2 도전형 반도체층 사이에 배치된 활성층;
    상기 제2 도전형 반도체층의 저면으로부터 상기 제2 도전형 반도체층과 상기 활성층의 관통하여 상기 제1 도전형 반도체층의 일부를 노출하는 복수의 홀;
    상기 제2 도전형 반도체층의 저면으로부터 상기 복수의 홀을 통해 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 컨택 전극;
    상기 제1 컨택 전극과 상기 복수의 홀 사이에 배치된 절연층;
    상기 제1 컨택 전극과 전기적으로 연결된 접합층;
    상기 접합층 아래에 배치된 지지부재;
    상기 제2 도전형 반도체층과 전기적으로 연결된 제2 컨택 전극; 및
    상기 제1 컨택 전극 상측의 상기 제1 도전형 반도체층 내에 형성된 제1 전류확산 반도체층;을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 제1 전류확산 반도체층은
    제1 도전형 AlGaN/GaN 초격자층 또는 제1 도전형 AlGaN/GaN/InGaN 초격자층을 포함하는 발광소자.
  3. 제1 항에 있어서,
    상기 활성층과 상기 제1 도전형 반도체층 사이에 제2 전류확산 반도체층을 포함하는 발광소자.
  4. 제3 항에 있어서,
    상기 제2 전류확산 반도체층은
    상기 제1 컨택 전극보다 낮게 배치되는 발광소자.
  5. 제1 항에 있어서,
    상기 절연층은 반사물질을 포함하는 발광소자.
  6. 제1 항에 있어서,
    상기 제1 컨택 전극을 둘러싸는 채널층을 더 포함하며,
    상기 채널층은 반사물질을 포함하는 발광소자.
  7. 제1 항에 있어서,
    상기 제1 전극층은
    상기 제1 컨택 전극 상에 확산방지층과,
    상기 확산방지층 상에 상기 접합층;을 포함하는 발광소자.
  8. 제7 항에 있어서,
    상기 제1 컨택 전극은
    상면에서 저면으로 폭이 감소하는 발광소자.
  9. 제1 항에 있어서,
    상기 복수의 홀의 수평폭은 상측으로 갈수록 감소하는 발광소자.
  10. 제1 도전형 반도체층과, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층 및 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조층;
    상기 제2 도전형 반도체층의 저면으로부터 상기 제2 도전형 반도체층과 상기 활성층의 관통하여 상기 제1 도전형 반도체층의 일부를 노출하는 복수의 홀;
    상기 제2 도전형 반도체층의 저면으로부터 상기 복수의 홀을 통해 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 컨택 전극;
    상기 제1 컨택 전극과 상기 복수의 홀 사이에 배치된 절연층;
    상기 제1 컨택 전극과 전기적으로 연결된 제1 전극층;
    상기 제2 도전형 반도체층과 전기적으로 연결된 제2 컨택 전극; 및
    상기 발광구조층을 복수의 셀로 분리하는 분리층;을 포함하는 발광소자.
  11. 제10 항에 있어서,
    상기 분리된 각 셀은 적어도 28개의 제1 컨택 전극을 포함하며,
    상기 분리된 각 셀은 전기적으로 병렬로 연결된 발광소자.
  12. 제10 항에 있어서,
    상기 분리층은 절연물질을 포함하는 발광소자.
  13. 제10 항에 있어서,
    상기 분리층은 반사물질을 포함하는 발광소자.
  14. 제10 항에 있어서,
    상기 제1 컨택 전극을 둘러싸는 채널층을 더 포함하는 발광소자.
  15. 제14 항에 있어서,
    상기 채널층은 반사물질을 포함하는 발광소자
  16. 제10 항에 있어서,
    상기 제1 전극층은
    상기 제1 컨택 전극 상에 확산방지층과,
    상기 확산방지층 상에 접합층;을 포함하는 발광소자.
  17. 제16 항에 있어서,
    상기 제1 컨택 전극은
    상면에서 저면으로 폭이 감소하는 발광소자.
  18. 제10 항에 있어서,
    상기 복수의 홀의 수평폭은 상측으로 갈수록 감소하는 발광소자.
  19. 제1 항 내지 제18 항에 중 어느 하나에 기재된 발광소자를 구비하는 발광유닛을 포함하는 조명시스템.
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