WO2015146738A1 - Ｉｃチップを基板に搭載させるための基板上のパッド・アレイ構造、並びに当該パッド・アレイ構造を有する光モジュール - Google Patents

Ｉｃチップを基板に搭載させるための基板上のパッド・アレイ構造、並びに当該パッド・アレイ構造を有する光モジュール Download PDF

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pad array
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武志 赤川
健一郎 屋敷
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技術研究組合光電子融合基盤技術研究所
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Definitions

  • the present invention relates to a pad array structure on a substrate for mounting an IC chip on a substrate. More specifically, the present invention is characterized by the arrangement relationship between a ground pad and a signal pad in an IC chip pad array structure on a substrate. The present invention relates to a pad array structure.
  • the present invention also relates to an optical module in which such a pad array structure is provided on a silicon photonics chip.
  • a patterning structure mounted on a substrate for mounting an IC chip generally has a low degree of freedom and a complicated structure.
  • this tendency is remarkable when the number of optical elements on the substrate is taken into consideration.
  • an optical element that performs photoelectric conversion such as a semiconductor laser or a photodiode is provided inside as a package, and a part of the package is made of a ceramic substrate. Composed.
  • the ceramic substrate has a multi-layer structure, and is patterned so that a conductor pattern through which a signal propagates and a ground conductor are avoided in the substrate or on the surface layer.
  • FIG. 1 of Patent Document 1 shows a signal input / output unit for differential signal transmission having a GSSG (GND-SIGNAL-SIGNAL-GND) structure, and a conductor pad and a ground pad through vias in the multilayer substrate. Connected.
  • GSSG GND-SIGNAL-SIGNAL-GND
  • Non-Patent Document 1 Another example of a conventional optical module is a silicon photonics technology recently used for the purpose of reducing the chip size and reducing the power consumption, and integrating the driver IC on the silicon photonics chip. Some are arranged (Non-Patent Document 1). Also in this case, it is inevitable that the number of components increases because each optical element such as a semiconductor laser is also mounted on the silicon photonics chip. In other words, when designing the pad array area for IC connection on the silicon photonics chip, consider that (i) the degree of freedom is very small, and (ii) it is necessary to avoid the intersection of electrical wiring. There is a need to.
  • Non-Patent Document 1 In order to cope with these problems, in a conventional optical module such as Non-Patent Document 1, it is common to connect a pad provided on a substrate and a pad for IC connection by applying a multilayer wiring structure. It was. However, when such a multilayer wiring structure is applied, not only the structure becomes complicated, but also the wiring resistance between the respective layers via vias becomes very large, resulting in a very large wiring resistance.
  • the present invention provides a structure for avoiding multilayer wiring on a substrate by devising a pad arrangement in a pad array area for an IC in a pad array arrangement structure on a substrate for mounting an IC chip on the substrate. It aims to be realized. Another object of the present invention is to apply the pad array arrangement structure to a high-density and multi-channel optical module to which silicon photonics technology is applied.
  • the present invention provides a pad array structure on a substrate for mounting an IC chip on the substrate.
  • a plurality of ground pads arranged at equal intervals in the first row at the first peripheral edge of the pad array region, and at equal intervals in a second row inside the first row and parallel to the first row.
  • a plurality of signal pads arranged, and each signal pad is connected to an external circuit on the substrate through two adjacent ground pads in the first row, and an electrical signal is transmitted to the external circuit. It is characterized by being input / output.
  • the plurality of signal pads form a pair of a plurality of differential signal pads, and each ground pad in the first column of the first peripheral portion is adjacent to the two differentials in the second column of the first peripheral portion. It is arranged at a position corresponding to the position between the signal pad pair. Furthermore, at least one of the ground pads in the first row of the first peripheral portion is disposed at a position corresponding to the middle of two adjacent differential signal pad pairs in the second row of the first peripheral portion. And
  • the embodiment of the present invention provides an optical module having the pad array structure. Then, an IC chip is mounted on the opto-electric hybrid board, and a driver IC for driving the optical module, a receiver (receiver) IC for receiving an optical signal, or a transceiver for transmitting an optical signal (
  • the transmitter is any one of ICs.
  • FIG. 1 shows an example of a pad array arrangement structure on a substrate according to the prior art.
  • FIG. 2 shows an example of a pad array arrangement structure on a substrate according to an embodiment of the present invention.
  • FIG. 3 shows an example of a pad array layout structure according to an embodiment of the present invention.
  • FIG. 4 shows an alternative example of a pad array arrangement according to an embodiment of the present invention.
  • FIG. 5 shows an example of the entire pad array arrangement structure according to an embodiment of the present invention.
  • FIG. 6 is a schematic cross-sectional view showing the connection between the ground pads via the IC-side ground wiring in the pad array arrangement according to the embodiment of the present invention.
  • FIG. 7 is a schematic plan view showing the connection between the ground pads via the IC-side ground wiring in the pad array arrangement according to the embodiment of the present invention.
  • FIG. 8 is an example of an element arrangement region diagram when the pad array arrangement according to the embodiment of the present invention is applied to an optical module.
  • FIG. 9 is another example of an element arrangement region diagram when the pad array arrangement according to the embodiment of the present invention is applied to an optical module.
  • FIG. 10 is a schematic plan view when the pad array arrangement according to the embodiment of the present invention is applied to a silicon interposer.
  • a pad array structure provided on a substrate according to an embodiment of the present invention will be described in detail below with reference to the drawings.
  • an arrangement structure of a pad array for a driver IC chip on an opto-electric hybrid board included in an optical module to which silicon photonics technology is applied is mainly described.
  • the pad array structure on the substrate of the present invention is not limited to this.
  • a receiver (receiver) IC for receiving an optical signal on the opto-electric hybrid board or an optical signal is provided.
  • a transceiver (transmitter) IC for transmission.
  • the pad array structure of the present invention can be applied not only to an optical module but also to, for example, a silicon interposer having a similar pad array structure.
  • the same components are denoted by the same reference numerals.
  • FIG. 1 shows a plan view of an example of the arrangement of pads and related wiring on the opto-electric hybrid board of an optical module based on the above-described conventional technology.
  • the inner side of the dotted line area is a pad array area 10, and here, the arrangement of some of the various pads is shown enlarged.
  • the arrangement of the conventional pad array it is necessary to perform wiring by a multilayer wiring structure.
  • the “S” column 11, “G” column 12, “V” column 13, and “G” column 14 are arranged in parallel in order from one side (here, the right side in the dotted line region) of the IC pad array region 10. .
  • the “S” column 11 includes a plurality of signal pads (S) arranged at equal intervals in order to propagate a high-frequency signal via the high-speed signal wiring 15.
  • the plurality of signal pads (S) constitute a pair of a plurality of differential signal pads.
  • the signal wiring 15 is connected to an external circuit through a high-speed signal pad (not shown) provided on the substrate, and differential electric signals are input and output between the signal pad and the external circuit.
  • the “G” row 12 is arranged to be parallel to the inside of the “S” row 11 and is composed of a plurality of ground pads (G) arranged at equal intervals. Each ground pad (G) is connected to the ground wiring 16 and is connected to a ground pad (not shown) provided on the substrate.
  • G ground pad
  • the ground wiring 16 needs to be disposed close to the signal wiring 15 in order to maintain the characteristic impedance in the propagation of the high-frequency signal. Therefore, it is desirable that the “S” column 11 and the “G” column 12 be adjacent to each other as shown in FIG.
  • the “V” row 13 and the “G” row 14 arranged in parallel are composed of a plurality of power supply voltage pads and a plurality of ground pads, and the pads are arranged at equal intervals.
  • the “G” column 14 is connected to the “G” column 12 (not shown).
  • the line width of the ground wiring 16 portion is generally much wider than the line width of the signal wiring 15, and the area of the ground wiring 16 portion is the area of the signal wiring 15 portion. Dozens of times more.
  • the ground wiring 16 part overlaps with the signal pad arrangement part and part of the signal wiring 15, The wiring rules cannot be satisfied.
  • the pitch between signal pads becomes very narrow. It is difficult to arrange the ground wiring so as to pass between the signal pads due to the layer structure.
  • FIG. 2 shows a plan view of an example of a pad array structure on a substrate and related wiring according to an embodiment of the present invention, which is devised so as not to be multilayer wiring as in FIG.
  • the inner side of the dotted line area is a pad array area 20, and the arrangement of a part of various pads is enlarged as in FIG. 1.
  • “G” column 21, “S” column 22, “G” column 23, and “V” column 24 are arranged from one side (right side in the dotted line region) of the pad array region 20 for various pads.
  • a plurality of ground pads arranged at equal intervals are arranged, and in the “S” column 22 adjacent in parallel to the “G” column 21, a plurality of signal pads are arranged at equal intervals. Is placed. That is, it should be noted that the arrangement relationship between the “G” column 21 (12) and the “S” column 22 (11) is reversed as compared with FIG.
  • the “S” row 22 is arranged inside the “G” row 21 in the IC pad array region 20.
  • a signal wiring 25 extending from each signal pad in the “S” row 22 passes between two adjacent ground pads 211 and 212 in the “G” row 21, and is a high-speed signal pad (not shown) provided on the substrate. ), And an electrical signal is input to and output from the external circuit on the substrate.
  • the plurality of signal pads 221 to 22N in the “S” column 22 constitute a pair 22a to 22n of a plurality of differential signal pads by using two adjacent differential signal pads as a pair.
  • Each ground pad in the “G” row 21 is arranged at a position corresponding to a position (particularly an intermediate position) between two adjacent differential signal pad pairs in the “S” row 22.
  • the ground pad 211 is disposed at a position corresponding to the middle of the differential signal pad pair 22a, 22b as shown in the figure.
  • FIG. 3 shows only the pad array (part) by reducing the IC pad array region 20 of FIG.
  • the ground pads 212 in the “G” row 21 are arranged at positions corresponding to the intermediate positions of the two adjacent differential signal pad pairs 22 a and 22 b in the “S” row 22.
  • the pitch d1 between the two ground pads 212 and 213 is exactly twice the pitch between the two differential signal pads 223 and 224.
  • the ground pad 212 in the “G” row 21 is arranged at a position corresponding to the intermediate position between two adjacent differential signal pad pairs 22 a and 22 b in the “S” row 22.
  • the ground pad 212 ′ in the “G” row 21 ′ corresponds to one of the differential signal pad pairs 22 b ′ in the “S” row 22 ′ (here, 223 ′). You may arrange
  • each signal wiring extending from each signal pad in the “S” column passes between two adjacent ground pads in the “G” column and each wiring is disposed, It may be a form.
  • FIG. 5 shows a plan view of the entire IC pad array region 20 shown in FIGS. 2 and 3 according to an embodiment of the present invention.
  • the “G” column 21, the “S” column 22... Correspond from one side (right side in this example) of the IC pad array region 20.
  • the wiring structure for connecting the IC control pad in the IC pad array region 20 and the corresponding IC control pad (not shown) provided on the substrate is generally a multilayer wiring structure. (Described later in FIG.
  • the IC power pad arrangement rows 26 and 27 are arranged in two rows outside the IC control pad arrangement region on the left peripheral edge in the IC pad array region. By arranging them adjacent to each other, the distance between the IC control pad and the IC power supply pad can be shortened, and the structure can be further simplified.
  • the single layer structure should be adopted in consideration of avoiding the multilayer wiring structure of the IC power pad rows 26 and 27. That is, as shown in FIG. 5, of the IC power pad rows 26 and 27 in the IC pad array area, the IC power pad row 27 is located at a position corresponding to the middle of the two adjacent IC power pads in the IC power pad row 26. Each IC power pad is preferably arranged. That is, the IC power pad rows 26 and 27 in the two rows are preferably arranged in a staggered manner.
  • the “G” column 23 and the “V” column 24 are sequentially arranged inside the “G” column 21 and the “S” column 22.
  • the “G” row 23 is arranged adjacent to the inside of the “S” row 22 because each ground pad in the “G” row 23 is connected to each ground in the “G” row 21. This is because the necessity of connecting to the pad is taken into consideration, and in this respect, the arrangement between the “G” row 23 and the “G” row 21 can be shortened by arranging as shown in FIG.
  • FIGS. 6 and 7 are cross-sectional views of a substrate and an IC chip provided on the substrate.
  • FIG. 7 is an example of a plan view corresponding to FIG.
  • the ground wiring 30 is provided on the IC chip side, and the ground pads 30 (more specifically, as shown in FIG.
  • FIG. 8 is an example of an element arrangement region diagram on the opto-electric hybrid board 100 in the optical module to which the IC pad array structure of the present invention thus configured is applied.
  • An IC chip in the optical module is mounted on an opto-electric hybrid board and is a driver IC for driving an optical device, a receiver (receiver) IC for receiving an optical signal, or an optical signal for transmitting One of the transceiver (transmitter) ICs.
  • the element arrangement area diagram on the opto-electric hybrid board 100 in FIG. 8 can be used as an element arrangement area diagram of an opto-electric hybrid board configured as a transmitter of an optical transmitter or an optical transceiver.
  • the IC pad array region 20 described with reference to FIGS. 2 to 5 is arranged.
  • a plurality of pads for connecting to an external circuit that is, a differential signal pad 50, a ground pad 51, an IC control pad 52, and the like are arranged along the peripheral edge of the opto-electric hybrid board 100.
  • Wirings (signal wirings 501, ground wirings 502 to 504, and power supply wirings 505) are mainly arranged between the pads provided in the peripheral portions of the IC pad array region 20 and the opto-electric hybrid board 100.
  • the wiring structure can be simplified and the multilayer wiring structure is minimized. be able to.
  • the dotted line regions 71 and 72 have a multilayer wiring structure, and the rest can be realized as a single layer structure.
  • the dotted line areas 71 and 72 have a multi-layer wiring structure because the IC control wiring extending from the pad array area 20 to the IC control pad 52 intersects the power supply (strengthening) wiring 505 and the ground (strengthening) wiring 503 as shown in the figure. Because it does.
  • the multilayer wiring structure is reduced, the number of vias connecting the respective layers can be reduced, and the wiring resistance of the IC power supply wiring due to the vias can be reduced.
  • FIG. 9 shows another modification of the element arrangement region diagram on the opto-electric hybrid board 100 in the optical module to which the IC pad array structure of the present invention is applied.
  • the ground (strengthening) wiring 503 is removed and the power supply (strengthening) wiring 505 'is also limitedly arranged as compared with the example of FIG.
  • all wiring structures including the dotted line regions 71 ′ and 72 ′ can be realized as a single layer structure.
  • the ground wiring 502 ' is also improved.
  • the IC pad array structure of the present invention can be applied as an electrode pattern for connecting these elements when an opto-electric hybrid board (silicon substrate) is connected to a printed board.
  • the arrangement row of the ground pads 51 ′ is located outside the arrangement row of the differential signal pads 50 ′, and the ground pads 51 ′ are adjacent to each other. They are arranged at a position corresponding to an intermediate position between the two pairs of differential signal pads 50 '. This enables high-density wiring design even when connecting from a silicon substrate to a printed circuit board having a larger pad size.
  • the IC pad array structure described above can be applied to various things other than the optical module.
  • the IC pad array structure of the present invention is applied to an optical module
  • FIG. 10 a plan view when the IC pad array structure is applied to a silicon interposer is shown. Show.
  • the IC pad array structure is provided on the silicon interposer 200, and the CPU chip 210 is mounted thereon.
  • the connection with the optical engine 220 can realize a GSSG (GND-SIGNAL-SIGNAL-GND) structure with a single-layer wiring.

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Abstract

　ＩＣチップを基板に搭載させるための基板上のパッド・アレイ配置構造において、ＩＣ用のパッド・アレイ領域におけるパッド配置を工夫することにより、基板上の多層配線化をできる限り回避できる構造を実現する。　本発明の実施形態は、ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造を提供する。そして、パッド・アレイ領域の第1の周縁部に、第１列に等間隔に配列された複数のグランド・パッドと、第１列の内側且つ第１列と平行の第２列に等間隔に配列された複数の信号パッドと、を備え、各信号パッドが、第１列において隣り合う２つのグランド・パッド間を通って基板上の外部回路に接続され、当該外部回路との間で電気信号が入出力されることを特徴とする。

Description

ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造、並びに当該パッド・アレイ構造を有する光モジュール
　本発明は、ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造に関し、更に特定すれば、基板上のＩＣチップ用パッド・アレイ構造においてグランド・パッドおよび信号パッドの配置関係に特徴を有するパッド・アレイ構造に関するものである。
　また、本発明はこのようなパッド・アレイ構造をシリコン・フォトニクスチップ上に設けた光モジュールに関するものである。
　ＩＣチップを搭載させるために基板上に実装されるパターニング構造は、一般的に自由度が少なく構造が複雑化する。特に、光電気変換を行う光モジュールにおいては、基板上の光素子点数が多くなる点を考慮した場合、この傾向は顕著である。
　例えば、従来技術の光モジュールの場合、特許文献１に記載されるように、半導体レーザやフォトダイオードのような光電気変換を行う光素子をパッケージとして内部に備え、パッケージの一部はセラミック基板によって構成される。セラミック基板は多層構造であり、基板内部または表層には信号が伝播する導体パターンやグランド導体が交差を回避するようにパターニングされる。
　パターニング構造が複雑化する一般的な要因として、光モジュールにおいて高速信号用のパターンとグランド・パターンが隣接配置される点が挙げられる。特許文献１の光モジュールの一例（特許文献１の図１）でも、高速信号用のリードピンを隣接させて２本設けると共に、その両脇にグランド用のリードピンを設けている。すなわち、特許文献１の図１では、ＧＳＳＧ（ＧＮＤ－ＳＩＧＮＡＬ－ＳＩＧＮＡＬ－ＧＮＤ）構造とした差動信号伝送用の信号入出力部が示され、多層基板内部のビアを通じて導体パッドやグランド・パッドと接続される。
　これとは別の例の従来技術の光モジュールとしては、昨今、チップサイズの小型化や消費電力の低減を目的とするためにシリコンフォトニクス技術を用い、ドライバＩＣをシリコン・フォトニクスチップ上に集積および配置するものも存在する（非特許文献１）。この場合にも、半導体レーザのような各光素子もシリコン・フォトニクスチップ上に搭載する関係上、部品点数が多くなることが不可避となる。つまり、シリコン・フォトニクスチップ上でのＩＣ接続用のパッド・アレイ領域を設計するに際しては、（ｉ）自由度が非常に少ない点、および（ｉｉ）電気配線の交差を避ける必要もある点を考慮する必要がある。
　これらに対処するために、非特許文献１のような従来技術の光モジュールでは、多層の配線構造を適用して基板上に設けたパッドとＩＣ接続用のパッドを接続するのが一般的であった。しかしながら、このような多層の配線構造を適用した場合、構造が複雑化するのみならず、ビアを介して各層間の配線構造を行う必要から、配線抵抗が非常に大きいものとなる。
　本発明は、ＩＣチップを基板に搭載させるための基板上のパッド・アレイ配置構造において、ＩＣ用のパッド・アレイ領域におけるパッド配置を工夫することにより、基板上の多層配線化を回避する構造を実現することを目的とする。また、本発明は、特にシリコンフォトニクス技術を適用するような高密度・多チャンネル化された光モジュールに対して、当該パッド・アレイ配置構造を適用することを目的とする。
　上記課題を解決するために、本発明は、ＩＣチップを基板に搭載させるための基板上のパッド・アレイ構造を提供する。そして、パッド・アレイ領域の第１の周縁部に、第１列に等間隔に配列された複数のグランド・パッドと、第１列の内側且つ第１列と平行の第２列に等間隔に配列された複数の信号パッドとを備え、各信号パッドが、第１列において隣り合う２つのグランド・パッド間を通って基板上の外部回路に接続され、当該外部回路との間で電気信号が入出力されることを特徴とする。
　また、複数の信号パッドが、複数の差動信号パッドの対を構成し、第１周縁部の第１列における各グランド・パッドが、第１周縁部の第２列において隣り合う２つの差動信号パッド対の間の位置に対応する位置に配置される。更に、第１周縁部の第１列におけるグランド・パッドの少なくとも１つが、第１周縁部の第２列において隣り合う２つの差動信号パッド対の中間に対応する位置に配置されることを特徴とする。
　本発明の実施形態は、当該パッド・アレイ構造を有する光モジュールを提供する。そして、ＩＣチップが、光電気混載基板上に搭載され、且つ光モジュールを駆動させるためのドライバＩＣ、光信号を受信するためのレシーバ（受信機）ＩＣ、または光信号を送信するためのトランシーバ（送信機）ＩＣのいずれかであることを特徴とする。
図１は、従来技術による基板上のパッド・アレイ配置構造の一例を示す。 図２は、本発明の実施形態による基板上のパッド・アレイ配置構造の一例を示す。 図３は、本発明の実施形態によるパッド・アレイ配置構造の一例を示す。 図４は、本発明の実施形態によるパッド・アレイ配置構造の代替例を示す。 図５は、本発明の実施形態によるパッド・アレイ配置構造の全体の一例を示す。 図６は、本発明の実施形態によるパッド・アレイ配置において、ＩＣ側グランド配線を介してグランド・パッド間を接続することを示す概略断面図である。 図７は、本発明の実施形態によるパッド・アレイ配置において、ＩＣ側グランド配線を介してグランド・パッド間を接続することを示す概略平面図である。 図８は、本発明の実施形態によるパッド・アレイ配置を光モジュールに適用した場合の素子配置領域図の一例である。 図９は、本発明の実施形態によるパッド・アレイ配置を光モジュールに適用した場合の素子配置領域図の他の例である。 図１０は、本発明の実施形態によるパッド・アレイ配置をシリコン・インターポーザに適用した場合の概略平面図である。
　本発明の実施形態による、基板上に設けるパッド・アレイ構造について、以下に図面を参照しながら詳細に説明する。なお、以下のパッド・アレイ構造では、主にシリコンフォトニクス技術を適用した光モジュールが有する光電気混載基板上のドライバＩＣチップ用のパッド・アレイの配置構造について説明している。しかしながら、本発明の基板上のパッド・アレイ構造は、これに限定されるものではなく、光モジュールにおいて、光電気混載基板上の光信号を受信するためのレシーバ（受信機）ＩＣや光信号を送信するためのトランシーバ（送信機）ＩＣについても同様に適用可能である。それのみならず、本発明のパッド・アレイ構造は、光モジュール以外にも、例えば、同様のパッド・アレイ構造を有するシリコン・インターポーザにも適用可能であることに留意すべきである。なお、図中、同じ構成要素には同一の符号を付している。
　図１は、上述した従来技術に基づく、光モジュールの光電気混載基板上のパッド・アレイの配置および関連する配線の一例の平面図を示す。図中、点線領域の内側がパッド・アレイ領域１０であり、ここでは、各種パッドの一部の配置を拡大して示している。従来技術のパッド・アレイの配置とした場合、多層配線構造により配線を行う必要がある。
　各種パッドについて説明する。ＩＣパッド・アレイ領域１０の周縁の一辺（ここでは点線領域内の右側）から「Ｓ」列１１、「Ｇ」列１２、「Ｖ」列１３、「Ｇ」列１４が順に平行に配置される。「Ｓ」列１１は、高速信号配線１５を介して高周波信号を伝搬させるために、等間隔に配列された複数の信号パッド（Ｓ）から構成される。複数の信号パッド（Ｓ）は、複数の差動信号パッドの対を構成する。信号配線１５は基板上に設けた高速信号パッド（図示せず）を通じて、外部回路に接続され、信号パッドと外部回路の間で差動電気信号が入出力される。
　また、「Ｇ」列１２は、「Ｓ」列１１の内側でこれと平行となるようにして配列され、そして、等間隔に配列された複数のグランド・パッド（Ｇ）から構成される。各グランド・パッド（Ｇ）は、グランド配線１６に接続され、基板上に設けたグランド・パッド（図示せず）に接続される。一般に、グランド配線１６は、高周波信号の伝搬において特性インピーダンスを保つために、信号配線１５に近接して配置する必要があることは当業者にとって理解されるべきである。このため、図１のように「Ｓ」列１１および「Ｇ」列１２も隣り合う関係となるのが望ましい。
　更に、平行して配列される「Ｖ」列１３および「Ｇ」列１４は、複数の電源電圧用のパッドおよび複数のグランド・パッドから構成され、各パッドは等間隔に配列される。なお、ここでの「Ｇ」列１４は、上記「Ｇ」列１２に接続される（図示せず）。
　図１からも把握できるように、一般的にはグランド配線１６部分のライン幅は、信号配線１５のライン幅よりも格段に広いものとなり、グランド配線１６部分の面積は、信号配線１５部分の面積よりも数十倍となる。そして、パッド・アレイ領域１０内では、「Ｓ」列１１の内側に「Ｇ」列１２を配置するために、グランド配線１６部分が信号パッドの配置部分や信号配線１５の一部と重複し、配線ルールを満足できない。特に、図１の例による構成をシリコン基板上のドライバＩＣのような高密度・多チャンネル化されたものに適用する場合には、信号パッド間のピッチが非常に狭小なものとなるため、単層構造によって信号パッド間の間を通すようにグランド配線を配設することは困難である。
　このような場合は、先の従来技術を参照して説明したように、多層配線構造を適用することにより配線の交差を防ぐ等の対応が必要となる。同様の理由により、「Ｇ」列１２と「Ｇ」列１４の間においてグランド・パッド同志を接続する場合に関しても多層配線構造が必要となる。しかしながら、先に述べたように、基板上で多層構造を採用すると、ビアを介して各層間の配線を接続する構造となることから配線抵抗が大きくなり、決して好ましいものではない。
　図２は、図１のように多層配線にはならないように工夫した、本発明の一実施形態による基板上のパッド・アレイ構造および関連する配線の一例の平面図を示す。点線領域の内側がパッド・アレイ領域２０であり、図１と同様、各種パッドの一部の配置を拡大して示している。
　各種パッドについて、パッド・アレイ領域２０の周縁の一辺（点線領域内の右側）から「Ｇ」列２１、「Ｓ」列２２、「Ｇ」列２３、「Ｖ」列２４が配置される。「Ｇ」列２１では、等間隔に配列された複数のグランド・パッドが配列され、また、「Ｇ」列２１と平行して隣り合う「Ｓ」列２２には、等間隔に複数の信号パッドが配置される。すなわち、図１と比較すると、「Ｇ」列２１（１２）と「Ｓ」列２２（１１）の配置関係が逆である点に留意すべきである。
　図２では、ＩＣパッド・アレイ領域２０内において「Ｓ」列２２を「Ｇ」列２１の内側に配置する。そして、「Ｓ」列２２の各信号パッドから延びる信号配線２５が、「Ｇ」列２１において隣り合う２つのグランド・パッド２１１，２１２間を通り、基板上に設けた高速信号パッド（図示せず）を通じて、基板上の外部回路に接続され外部回路との間で電気信号が入出力される。
　また、図１でも述べたとおり、「Ｓ」列２２の複数の信号パッド２２１～２２Ｎは、隣り合う２つの差動信号パッドを一対として、複数の差動信号パッドの対２２ａ～２２ｎを構成する。そして、「Ｇ」列２１の各グランド・パッドは、「Ｓ」列２２で隣り合う２つの差動信号パッド対における間の位置（特に中間位置）に対応する位置に配置される。例えば、グランド・パッド２１１は、図示のように差動信号パッドの対２２ａ，２２ｂの中間に対応する位置に配置される。
　このようなパッド・アレイ構造とすることにより、「Ｇ」列２１と「Ｓ」列２２の各パッド配置およびこれに伴う配線に関連して、図１のように信号配線とグランド配線の間に重複が見られないことから、多層配線構造を回避することができ、すなわち、単層配線で実現可能となる。これにより、ＩＣ電源配線の配線抵抗を格段に低減できる。
　図３は、図２のＩＣパッド・アレイ領域２０を縮小してパッド・アレイ（一部）のみを示したものである。上記のとおり、「Ｇ」列２１のグランド・パッド２１２は、「Ｓ」列２２において隣り合う２つの差動信号パッド対２２ａ，２２ｂの中間位置に対応する位置に配置される。この場合、２つのグランド・パッド２１２，２１３間のピッチｄ１は、２つの差動信号パッド２２３，２２４間のピッチの丁度２倍となることが理解される。
　なお、図２および図３では、「Ｇ」列２１のグランド・パッド２１２を、「Ｓ」列２２において隣り合う２つの差動信号パッド対２２ａ，２２ｂの中間位置に対応する位置に配置するものとしたが、これには限定されない。例えば、図４の代替例のように、「Ｇ」列２１’のグランド・パッド２１２’を、「Ｓ」列２２’の差動信号パッド対２２ｂ’の一方（ここでは２２３’）に対応する位置に、すなわち格子状に配置してもよい。
　すなわち、「Ｓ」列の各信号パッドから延びる各信号配線が、「Ｇ」列において隣り合う２つのグランド・パッド間を通るように各パッドを配置し、各配線を配設するのであればいずれの形態でもよい。
　図５は、本発明の一実施形態による、図２および図３で示したＩＣパッド・アレイ領域２０全体の平面図を示す。上記のようにＩＣパッド・アレイ領域２０の周縁の一辺（本例では右側）から上記の「Ｇ」列２１、「Ｓ」列２２・・・が対応する。本発明の一実施形態によるパッド・アレイ配置では、更に、右側周縁部に対向する左側周縁部において、特に、その両端部内側近傍部の領域２８，２９に複数のＩＣ制御パッドを配置するとよい。ＩＣパッド・アレイ領域２０内のＩＣ制御パッドと、基板上に設けた対応するＩＣ制御パッド（図示せず）とを接続する配線構造は、多層配線構造となるのが一般的であることに鑑みて（図８で後記）、図２や図３の「Ｓ」列２２や「Ｇ」列２１部分の単層配線構造からはできるだけ隔離するのがよいとの考察に基づく。このようにＩＣ制御パッドにおける多層配線構造をＩＣパッド・アレイ領域２０の特定のコーナー部のみに配置することによって、配線構造を単純化できる。
　更にまた、例えばＩＣチップが光送信機用のチップの場合には、ＩＣパッド・アレイ領域においてＩＣ電源パッドの配置列２６，２７を、左側周縁部のＩＣ制御パッド配置領域の外側に２列に隣接して配置させることで、上記ＩＣ制御パッドとＩＣ電源パッド間の距離が短くすることができ、構造がより単純化できる。
　この場合にも、ＩＣ電源パッド列２６，２７部分の多層配線構造化の回避を考慮して単層構造とすべきである。つまり、図５に示すとおり、ＩＣパッド・アレイ領域のＩＣ電源パッド列２６，２７の内、ＩＣ電源パッド列２６において隣り合う２つのＩＣ電源パッドの中間に対応する位置にＩＣ電源パッド列２７の各ＩＣ電源パッドを配置するのがよい。すなわち、２列のＩＣ電源パッド列２６，２７において千鳥配置となるように配置するのがよい。
　再度図２を参照する。本発明の一実施形態によるＩＣパッド・アレイ領域２０では、「Ｇ」列２１および「Ｓ」列２２の内側に「Ｇ」列２３、「Ｖ」列２４が順に配置される。図１と図２を比較すると、「Ｇ」列２３、「Ｖ」列２４の配置関係が逆である点に留意すべきである。当該実施形態のように、「Ｇ」列２３を「Ｓ」列２２の内側に隣接して配置しているのは、「Ｇ」列２３の各グランド・パッドを「Ｇ」列２１の各グランド・パッドに接続する必要を考慮したためであり、この点、図２のように配列することにより、「Ｇ」列２３と「Ｇ」列２１間の距離を短くすることができる。
　ところで、これらグランド・パッド間を接続するに際しても、やはり多層配線構造となることを回避すべきである。つまり、本発明の一実施形態では、基板上の多層配線を回避する場合は、図６および図７に図示するように、基板上部に搭載するＩＣチップを介するようにして、「Ｇ」列２３の各グランド・パッドを、「Ｇ」列２１の各グランド・パッドに接続する。図６は基板および当該基板上に設けたＩＣチップの断面図を、そして図７は図６に対応する平面図の一例を示す。このように、ＩＣチップ側にグランド配線３０を設け、当該ＩＣチップ側グランド配線３０を介してグランド・パッド間（より具体的には、図７に示すように、「Ｇ」列２１のグランド・パッドと「Ｇ」列２３のグランド・パッド間、および「Ｇ」列２１の隣り合うグランド・パッド間）を接続する構成とすることにより、基板内での多層配線構造を回避することができる。なお、ここに示した各パッドの配置態様は例示に過ぎない点に留意すべきである。
　図８は、このようにして構成される本発明のＩＣパッド・アレイ構造を適用した、光モジュールにおける光電気混載基板１００上の素子配置領域図の一例である。当該光モジュールにおけるＩＣチップは、光電気混載基板上に搭載され、且つ光デバイスを駆動させるためのドライバＩＣ、光信号を受信するためのレシーバ（受信機）ＩＣ、または光信号を送信するためのトランシーバ（送信機）ＩＣのいずれかである。そして、図８の光電気混載基板１００上の素子配置領域図は、特に、光送信機または光送受信機の送信部として構成される光電気混載基板の素子配置領域図として利用可能である。
　光電気混載基板１００には、図２～図５を用いて説明した、ＩＣパッド・アレイ領域２０が配置してある。また、光電気混載基板１００の周縁部にそって、外部回路に接続するための各種パッド、すなわち、差動信号パッド５０、グランド・パッド５１、ＩＣ制御パッド５２等をそれぞれ複数配置している。ＩＣパッド・アレイ領域２０と光電気混載基板１００の周縁部に設けた各パッド間部分には、主に配線（信号配線５０１、グランド配線５０２～５０４、電源配線５０５）が配置される。
　本発明のＩＣパッド・アレイ領域２０をこのように適用して光電気混載基板のパッド・アレイ領域を形成することにより、配線構造を簡素化することができ多層配線構造を最小限のものとすることができる。例えば、図８の素子配置領域図では、点線領域７１，７２のみが多層配線構造となり、それ以外は、単層構造として実現可能である。点線領域７１，７２が多層配線構造となるのは、図示のとおり、パッド・アレイ領域２０からＩＣ制御パッド５２まで延びるＩＣ制御配線が、電源（強化）配線５０５およびグランド（強化）配線５０３と交差するからである。多層配線構造を少なくすればするほど、各層間を接続するビアの数を少なくすることができ、ビアを介することによるＩＣ電源配線の配線抵抗を低減できる。
　多層配線構造の最小化に関連して、図９に、本発明のＩＣパッド・アレイ構造を適用した、光モジュールにおける光電気混載基板１００上の素子配置領域図の他の変形例を示す。図９の例では、図８の例と比較して、グランド（強化）配線５０３を除去すると共に、電源（強化）配線５０５’も限定的な配置としている。このような配置構成とすることにより、図９の素子配置領域図では、点線領域７１’，７２’部分を含め全ての配線構造を単層構造として実現可能となることが理解される。
　また、図９では、上記点線領域７１’，７２’部分の配線構造化に加え、グランド配線５０２’部分にも改良を加えている。この改良により、本発明のＩＣパッド・アレイ構造は、光電気混載基板（シリコン基板）をプリント基板上に接続する際の、これら要素間を接続する電極パターンとして適用可能となる。
　より具体的には、シリコン基板の内部において、グランド・パッド５１’の配置列が差動信号パッド５０’の配置列よりも外側となるようにし、且つ、各グランド・パッド５１’を、隣り合う２つの差動信号パッド５０’対の間の中間位置に対応する位置に配列するようにしている。これにより、シリコン基板からパッドサイズのより大きいプリント基板に接続する場合においても高密度な配線設計が可能になる。
　上記説明した、ＩＣパッド・アレイ構造は、光モジュール以外にも様々なものに適用可能となる。
　例えば、図８および図９では本発明のＩＣパッド・アレイ構造を光モジュールに適用しているのに対し、図１０では、当該ＩＣパッド・アレイ構造をシリコン・インターポーザに適用した場合の平面図を示している。図１０においては、シリコン・インターポーザ２００上に当該ＩＣパッド・アレイ構造を設け、その上にＣＰＵチップ２１０を搭載した構成である。このように構成することによって、光学エンジン２２０との間の接続は、単層配線によるＧＳＳＧ（ＧＮＤ－ＳＩＧＮＡＬ－ＳＩＧＮＡＬ－ＧＮＤ）構造が実現可能である。
　以上、図面を参照しつつ本発明の実施の形態を説明してきたが、当業者であれば、他の類似する実施形態を使用することができること、また、本発明から逸脱することなく適宜形態の変更又は追加を行うことができることに留意すべきである。なお、本発明は、上記の実施形態に限定されるべきではなく、特許請求の範囲の記載に基づいて解釈されるべきである。
１０，２０　　　　　　　　　　　　パッド・アレイ領域
１００　　　　　　　　　　　　　　光電気混載基板
１１，２２，２２’　　　　　　　「Ｓ」列
２２ａ，２２ｂ，２２ｂ’　　　　　差動信号パッドの対
２２１～２２４，２２３’　　　　　信号パッド
１２，１４，２１，２１’，２４　　「Ｇ」列
２１１～２１３，２１２’　　　　　グランド・パッド
１３，２３　　　　　　　　　　　「Ｖ」列
１５，２５　　　　　　　　　　　　信号配線
１６　　　　　　　　　　　　　　　グランド配線
２６，２７　　　　　　　　　　　　ＩＣ電源パッド配置列
２８，２９　　　　　　　　　　　　ＩＣ制御パッド配置領域
３０　　　　　　　　　　　　　　　ＩＣグランド配線
５０，５０’　　　　　　　　　　　差動信号パッド
５１，５１’　　　　　　　　　　　グランド・パッド
５０１，５０１’　　　　　　　　　信号配線
５０２～５０４，５０２’　　　　　グランド配線
５０５，５０５’　　　　　　　　　電源配線
５２　　　　　　　　　　　　　　　ＩＣ制御パッド
２００　　　　　　　　　　　　　　シリコン・インターポーザ
２１０　　　　　　　　　　　　　　ＣＰＵチップ
２２０　　　　　　　　　　　　　　光学エンジン
 

Claims (7)

  1. 　ＩＣチップを基板に搭載させるための該基板上のパッド・アレイ構造であって、パッド・アレイ領域の第1の周縁部に、
    　　第１列に等間隔に配列された複数のグランド・パッドと、
    　　前記第１列の内側且つ第１列と平行の第２列に等間隔に配列された複数の信号パッドとを備え、
    　各前記信号パッドが、前記第１列において隣り合う２つの前記グランド・パッド間を通って前記基板上の外部回路に接続され、該外部回路との間で電気信号が入出力されることを特徴とする、パッド・アレイ構造。
  2. 　請求項１記載のパッド・アレイ構造であって、前記複数の信号パッドが、複数の差動信号パッドの対を構成し、
    　前記第１周縁部の第１列における各前記グランド・パッドが、前記第１周縁部の第２列において隣り合う２つの前記差動信号パッド対の間の位置に対応する位置に配置される、パッド・アレイ構造。
  3. 　請求項２記載のパッド・アレイ構造において、
    　前記第１周縁部の第１列における前記グランド・パッドの少なくとも１つが、前記第１周縁部の第２列において隣り合う前記２つの差動信号パッド対の中間に対応する位置に配置される、パッド・アレイ構造。
  4. 　請求項１から３のいずれか一項記載のパッド・アレイ構造において、更に、前記パッド・アレイ領域において第１周縁部に対向する第２周縁部の両端部分の内側近傍に複数のＩＣ制御パッドを配置することを特徴とする、パッド・アレイ構造。
  5. 　請求項１～４のいずれか一項記載のパッド・アレイ構造を有する光モジュールであって、前記ＩＣチップが、光電気混載基板上に搭載され、且つ光デバイスを駆動させるためのドライバＩＣ、光信号を受信するためのレシーバＩＣ、または光信号を送信するためのトランシーバＩＣのいずれかであることを特徴とする、光モジュール。
  6. 　請求項５記載の光モジュールであって、更に、前記パッド・アレイ領域において前記第１周縁部の第２列の内側に配列された第２の複数のグランド・パッドを備え、それぞれを、前記ＩＣチップを介して前記第１周縁部の第１列におけるグランド・パッドに接続させることを特徴とする、光モジュール。
  7. 　請求項１～４のいずれか一項記載のパッド・アレイ構造を有するシリコン・インターポーザ。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10231325B1 (en) * 2016-12-20 2019-03-12 Juniper Networks, Inc. Placement of vias in printed circuit board circuits
US10405425B2 (en) * 2017-06-19 2019-09-03 Dell Products, L.P. Surface mount technology (SMT) pad design with differential contact strips having converging narrowing distal ends that facilitate high speed communication
TWI622150B (zh) * 2017-09-08 2018-04-21 瑞昱半導體股份有限公司 電子封裝構件以及電路佈局結構
CN107734828B (zh) * 2017-09-14 2019-12-17 苏州浪潮智能科技有限公司 一种pcb板差分信号线布线结构及布线方法
US10314162B1 (en) * 2018-07-13 2019-06-04 Mellanox Technologies, Ltd. Apparatuses and methods for improved network connections
WO2020248125A1 (zh) * 2019-06-11 2020-12-17 华为技术有限公司 电路板及电子设备
CN112566353A (zh) * 2019-09-26 2021-03-26 中兴通讯股份有限公司 一种电路板及通信设备
CN112687653A (zh) * 2020-12-01 2021-04-20 贵州振华风光半导体有限公司 一种用于集成电路封装的高速模数转换器有机基板
TWI769063B (zh) * 2021-03-25 2022-06-21 嘉雨思科技股份有限公司 訊號傳輸電路封裝結構
CN113438800B (zh) * 2021-06-29 2023-04-07 展讯通信（上海）有限公司 终端设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6390865U (ja) * 1986-12-04 1988-06-13
JP2000349192A (ja) * 1999-06-07 2000-12-15 Canon Inc 半導体集積回路およびプリント配線板
EP1310995A2 (fr) * 2001-11-13 2003-05-14 Koninklijke Philips Electronics N.V. Dispositif de blindage des lignes de transmission par la masse ou l'alimentation
JP2004525524A (ja) * 2001-04-30 2004-08-19 タイコ・エレクトロニクス・コーポレイション 多層基板用の差動コネクタパターン
JP2011009776A (ja) * 2010-09-07 2011-01-13 Renesas Electronics Corp 半導体装置
US20110093828A1 (en) * 2009-10-19 2011-04-21 Ren-Jie Lee Pin-out Designation Method for Package-Board Codesign
JP2011171415A (ja) * 2010-02-17 2011-09-01 Seiko Epson Corp 半導体集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6249047B1 (en) * 1999-09-02 2001-06-19 Micron Technology, Inc. Ball array layout
US6885102B2 (en) * 2002-08-26 2005-04-26 Intel Corporation Electronic assembly having a more dense arrangement of contacts that allows for routing of traces to the contacts
US6908340B1 (en) * 2003-09-11 2005-06-21 Xilinx, Inc. Method and system for reducing crosstalk in a backplane
US7057115B2 (en) * 2004-01-26 2006-06-06 Litton Systems, Inc. Multilayered circuit board for high-speed, differential signals
JP2005340741A (ja) 2004-05-31 2005-12-08 Renesas Technology Corp 半導体装置
US7322855B2 (en) * 2004-06-10 2008-01-29 Samtec, Inc. Array connector having improved electrical characteristics and increased signal pins with decreased ground pins
US8232480B2 (en) * 2010-02-09 2012-07-31 Altera Corporation Interconnect pattern for high performance interfaces
US8860193B2 (en) * 2010-06-04 2014-10-14 Marvell World Trade Ltd. Pad configurations for an electronic package assembly
JP5654288B2 (ja) 2010-08-24 2015-01-14 日本オクラロ株式会社 光モジュール及び高周波モジュール

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6390865U (ja) * 1986-12-04 1988-06-13
JP2000349192A (ja) * 1999-06-07 2000-12-15 Canon Inc 半導体集積回路およびプリント配線板
JP2004525524A (ja) * 2001-04-30 2004-08-19 タイコ・エレクトロニクス・コーポレイション 多層基板用の差動コネクタパターン
EP1310995A2 (fr) * 2001-11-13 2003-05-14 Koninklijke Philips Electronics N.V. Dispositif de blindage des lignes de transmission par la masse ou l'alimentation
US20110093828A1 (en) * 2009-10-19 2011-04-21 Ren-Jie Lee Pin-out Designation Method for Package-Board Codesign
JP2011171415A (ja) * 2010-02-17 2011-09-01 Seiko Epson Corp 半導体集積回路
JP2011009776A (ja) * 2010-09-07 2011-01-13 Renesas Electronics Corp 半導体装置

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