JP5637134B2 - 治具、パッケージ、システム基板および素子搭載方法 - Google Patents
治具、パッケージ、システム基板および素子搭載方法 Download PDFInfo
- Publication number
- JP5637134B2 JP5637134B2 JP2011518566A JP2011518566A JP5637134B2 JP 5637134 B2 JP5637134 B2 JP 5637134B2 JP 2011518566 A JP2011518566 A JP 2011518566A JP 2011518566 A JP2011518566 A JP 2011518566A JP 5637134 B2 JP5637134 B2 JP 5637134B2
- Authority
- JP
- Japan
- Prior art keywords
- optical
- input
- package
- wiring
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
- G02B6/4214—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms the intermediate optical element having redirecting reflective means, e.g. mirrors, prisms for deflecting the radiation from horizontal to down- or upward direction toward a device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Optical Integrated Circuits (AREA)
- Optical Couplings Of Light Guides (AREA)
Description
本発明は、治具、パッケージ、システム基板および素子搭載方法に関する。
通常、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）チップの配線パッドは、ＬＳＩチップの外周に設けられる。配線パッドは、配線を接続するための部材である。配線、特に高速信号を伝送させる配線は、その配線パッドからＬＳＩチップの外部側に向けて配置され、基板等に設けられた外部配線と接合される。例えば、ボールグリッドアレイ（ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ））を採用するＬＳＩチップに接合される高周波信号を通す配線は、そのほとんどが、格子状に配列された配線パッドのうち、ＬＳＩチップの外周の配線パッドを使用する。電気配線が高密度に行われると、配線間のクロストーク、減衰、遅延による信号の劣化が生じる場合がある。そのため、ＬＳＩチップの配線が高密度になることを避けるために、ＬＳＩチップの外周の配線パッドを使用して電気配線が行われる。
これに対し、光信号は、高密度に配線しても、配線間のクロストークや減衰が非常に少ない。このため、ＬＳＩチップの周辺に光信号の入出力インターフェースを設ける技術が提案されている。図１２Ａは、関連するＬＳＩパッケージ１００の平面図である。また、図１２Ｂは、図１２Ａに示すＬＳＩパッケージ１００の破線ａ−ａ’における一部断面図である。例えば、“Ｏｐｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ａｓ ａｎ ＩＰ ｍａｃｒｏ ｏｆ ａ ＣＭＯＳ ｌｉｂｒａｒｙ” Ｈｏｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ ９，２００１．，２２−２４ Ａｕｇ．２００１ Ｐａｇｅ（ｓ）：３１ − ３５（Ｙｏｓｈｉｋａｗａ，Ｔ．；Ｈａｔａｋｅｙａｍａ，Ｉ．；Ｍｉｙｏｓｈｉ，Ｋ．；Ｋｕｒａｔａ，Ｋ．；Ｓａｓａ ｋｉ，Ｊ．；Ｋａｍｉ，Ｎ．；Ｓｕｇｉｍｏｔｏ，Ｔ．；Ｆｕｋａｉｓｈｉ，Ｍ．；Ｎａｋａｍｕｒａ，Ｋ．；Ｔａｎａｋａ，Ｋ．；Ｎｉｓｈ ｉ，Ｈ．；Ｋｕｄｏｈ，Ｔ．）に、このようなＬＳＩパッケージの一種が開示される。図１２Ａ、図１２Ｂに示すように、ＬＳＩパッケージ１００は、電気プリント板１０２と、それに搭載されるＬＳＩチップ１０１と、複数の光インターフェース１０４を備える。ＬＳＩパッケージ１００は、マザーボード１０３に実装される。
各光インターフェース１０４は、光コネクタ１０５と、図示しない光素子およびそれを駆動する電気素子を含む。各光インターフェース１０４は、ＬＳＩチップ１０１の周囲に、ＬＳＩパッケージ１００の最外周に搭載される。光インターフェース１０４には、光コネクタ１０５を介して光ファイバ１０６が接続される。光インターフェース１０４は、ＬＳＩパッケージ１００と外部との間の信号を接続する。光ファイバ１０６は、ＬＳＩパッケージ１００の最外周に配置される光インターフェース１０４から、ＬＳＩパッケージ１００の外側に向かって配置される。ＬＳＩチップ１０１からの電気信号は、電気配線を介して光インターフェース１０４に伝送され、光インターフェース１０４において光信号に変換される。変換された光信号は、光コネクタ１０５を介して光ファイバ１０６に伝送される。
光配線によって高速光信号を取り出すことを特徴とするＬＳＩパッケージでは、光信号の入出力インターフェースである光インターフェースは、通常、ＬＳＩチップ１０１を搭載する電気プリント板１０２の最外周に搭載される。ＬＳＩパッケージ１００は、光インターフェースが備える光コネクタ１０５と光ファイバ１０６を用いて、外部との光信号の入出力を行う。ＬＳＩパッケージ１００は、このような構成を採用することにより、別のＬＳＩパッケージまたは別のマザーボードと接続することができる。
しかしながら、数１００チャネルもの多数の信号を光配線によって取り出す場合、図１２Ａのように光ファイバ１０４等により配線を実施する構成では、マザーボード１０３上の光ファイバ１０６の配置が複雑になる。このため、取り扱い時に断線などが生じやすくなるという課題がある。そこで、このような課題を解決する技術が、例えば、特開２０００−３３２３０１号公報、特開平５−２５１７１７号公報に開示される。
図１３は、例えば特開２０００−３３２３０１号公報、特開平５−２５１７１７号公報に開示されるような、関連するＬＳＩパッケージ１００’の模式図である。図１３に示すように、ＬＳＩパッケージ１００’は、光電気混載基板１０７と、それに搭載されるＬＳＩチップ１０１と複数の光インターフェース１０８を備える。ＬＳＩパッケージ１００’は、マザーボード１０３に実装される。
複数の光インターフェース１０８は、図１２Ａに示したＬＳＩパッケージ１００と同様に、光電気混載基板１０７の最外周に搭載される。光電気混載基板１０７には、電気信号を入出力するための電気配線１０９が形成されると共に、光信号を入出力するための光導波路１１０が形成される。光導波路１１０には、光信号を入力したり出力したりするレンズなどの光結合部１１１が設けられる。光電気混載基板１０７から出力された光信号は、光結合部１１１を介して、マザーボード１０３に設けられた光導波路１１２を伝送される。
図１３に示すような光電気混載基板１０７を用いて光配線を行うことにより、上述した光インターフェース１０４と光ファイバ１０５との間で生じうる断線などの課題が解消される。したがって、今後このような光導波路または光ファイバを含む光電気混載基板１０７を用いて光配線を行うＬＳＩパッケージが増加することが予想される。
これに対し、光信号は、高密度に配線しても、配線間のクロストークや減衰が非常に少ない。このため、ＬＳＩチップの周辺に光信号の入出力インターフェースを設ける技術が提案されている。図１２Ａは、関連するＬＳＩパッケージ１００の平面図である。また、図１２Ｂは、図１２Ａに示すＬＳＩパッケージ１００の破線ａ−ａ’における一部断面図である。例えば、“Ｏｐｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ａｓ ａｎ ＩＰ ｍａｃｒｏ ｏｆ ａ ＣＭＯＳ ｌｉｂｒａｒｙ” Ｈｏｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ ９，２００１．，２２−２４ Ａｕｇ．２００１ Ｐａｇｅ（ｓ）：３１ − ３５（Ｙｏｓｈｉｋａｗａ，Ｔ．；Ｈａｔａｋｅｙａｍａ，Ｉ．；Ｍｉｙｏｓｈｉ，Ｋ．；Ｋｕｒａｔａ，Ｋ．；Ｓａｓａ ｋｉ，Ｊ．；Ｋａｍｉ，Ｎ．；Ｓｕｇｉｍｏｔｏ，Ｔ．；Ｆｕｋａｉｓｈｉ，Ｍ．；Ｎａｋａｍｕｒａ，Ｋ．；Ｔａｎａｋａ，Ｋ．；Ｎｉｓｈ ｉ，Ｈ．；Ｋｕｄｏｈ，Ｔ．）に、このようなＬＳＩパッケージの一種が開示される。図１２Ａ、図１２Ｂに示すように、ＬＳＩパッケージ１００は、電気プリント板１０２と、それに搭載されるＬＳＩチップ１０１と、複数の光インターフェース１０４を備える。ＬＳＩパッケージ１００は、マザーボード１０３に実装される。
各光インターフェース１０４は、光コネクタ１０５と、図示しない光素子およびそれを駆動する電気素子を含む。各光インターフェース１０４は、ＬＳＩチップ１０１の周囲に、ＬＳＩパッケージ１００の最外周に搭載される。光インターフェース１０４には、光コネクタ１０５を介して光ファイバ１０６が接続される。光インターフェース１０４は、ＬＳＩパッケージ１００と外部との間の信号を接続する。光ファイバ１０６は、ＬＳＩパッケージ１００の最外周に配置される光インターフェース１０４から、ＬＳＩパッケージ１００の外側に向かって配置される。ＬＳＩチップ１０１からの電気信号は、電気配線を介して光インターフェース１０４に伝送され、光インターフェース１０４において光信号に変換される。変換された光信号は、光コネクタ１０５を介して光ファイバ１０６に伝送される。
光配線によって高速光信号を取り出すことを特徴とするＬＳＩパッケージでは、光信号の入出力インターフェースである光インターフェースは、通常、ＬＳＩチップ１０１を搭載する電気プリント板１０２の最外周に搭載される。ＬＳＩパッケージ１００は、光インターフェースが備える光コネクタ１０５と光ファイバ１０６を用いて、外部との光信号の入出力を行う。ＬＳＩパッケージ１００は、このような構成を採用することにより、別のＬＳＩパッケージまたは別のマザーボードと接続することができる。
しかしながら、数１００チャネルもの多数の信号を光配線によって取り出す場合、図１２Ａのように光ファイバ１０４等により配線を実施する構成では、マザーボード１０３上の光ファイバ１０６の配置が複雑になる。このため、取り扱い時に断線などが生じやすくなるという課題がある。そこで、このような課題を解決する技術が、例えば、特開２０００−３３２３０１号公報、特開平５−２５１７１７号公報に開示される。
図１３は、例えば特開２０００−３３２３０１号公報、特開平５−２５１７１７号公報に開示されるような、関連するＬＳＩパッケージ１００’の模式図である。図１３に示すように、ＬＳＩパッケージ１００’は、光電気混載基板１０７と、それに搭載されるＬＳＩチップ１０１と複数の光インターフェース１０８を備える。ＬＳＩパッケージ１００’は、マザーボード１０３に実装される。
複数の光インターフェース１０８は、図１２Ａに示したＬＳＩパッケージ１００と同様に、光電気混載基板１０７の最外周に搭載される。光電気混載基板１０７には、電気信号を入出力するための電気配線１０９が形成されると共に、光信号を入出力するための光導波路１１０が形成される。光導波路１１０には、光信号を入力したり出力したりするレンズなどの光結合部１１１が設けられる。光電気混載基板１０７から出力された光信号は、光結合部１１１を介して、マザーボード１０３に設けられた光導波路１１２を伝送される。
図１３に示すような光電気混載基板１０７を用いて光配線を行うことにより、上述した光インターフェース１０４と光ファイバ１０５との間で生じうる断線などの課題が解消される。したがって、今後このような光導波路または光ファイバを含む光電気混載基板１０７を用いて光配線を行うＬＳＩパッケージが増加することが予想される。
図１３に示したように、光インターフェース１０８の光信号の入出力部と、光電気混載基板１０７の光信号の入出力部は、ＬＳＩパッケージ１００’の最外周に配置される。この光信号の入出力部において、通常、数１００チャネルにおよぶ光接続が実施される。この光接続の全てを正確に実現するには、以下のような問題がある。
すなわち、光接続部は、ＬＳＩパッケージの中心から離れるほど、熱などの外的影響を受けやすく、反りなどが生じる。このため、光接続部がＬＳＩパッケージの中心から離れるほど、反りなどによる光入出力位置の相対変位が大きくなるという問題がある。このため、数１００チャネルにおよぶ光接続部の光入出力位置を確定して、精度の良い光結合を実現することが困難である。また、残留応力などの影響により、ＬＳＩパッケージの実装後の光結合の精度を保証することが困難となる。
一般に、長さＬ、線膨張率αｐのＬＳＩパッケージと、該ＬＳＩパッケージを搭載する線膨張率αｓの基板との温度差がΔＴ変化すると、相対変位δが生じる。δは次式で表わされる。
δ＝（αｐ−αｓ） × ΔＴ × （Ｌ／２）
つまり、相対変位δは、ＬＳＩパッケージの長さが大きくなるほど大きくなる。光インターフェース１０８と光電気混載基板１０７との光結合部は、通常、ＬＳＩパッケージの最外周に搭載されるので、ＬＳＩパッケージの長さが大きくなるほど光結合部はＬＳＩパッケージの中心から離れ、相対変位δも大きくなる。相対変位δが大きくなると、電気接合では、半田等への応力集中が引き起こされ、疲労破壊に至る恐れがある。一方、光接合では、光軸ずれが引き起こされ、光信号の伝送劣化に至る。
図１４は、ＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。図１４では、線膨張率差（αｐ−αｓ）が１５（ｐｐｍ／Ｋ）の基板間における、光配線の入出力端子の位置変位量を示す。縦軸は、位置変位量ΔＬ（μｍ）、横軸は温度変動量ΔＴ（Ｋ）を示す。位置変位量の許容量は、±１０（μｍ）である。このＬＳＩパッケージは、一辺の長さが２０（ｍｍ）のＬＳＩチップを実装する。また、光配線の入出力端子の位置は、ＬＳＩパッケージの中心から１５（ｍｍ）程度離れた位置にある。光配線の入出力端子の位置を、ＬＳＩパッケージの中心から１５（ｍｍ）程度離れた位置とすると、図１４に示すように、温度変動が４０（Ｋ）を超えると、位置変位量は許容変位量である±１０（μｍ）を超えてしまう。
本発明は、上記課題に鑑みてなされたものであり、システム基板を構成する基板間における光結合を精度よく実現する治具、パッケージ、システム基板および素子搭載方法を提供することを目的とする。
すなわち、光接続部は、ＬＳＩパッケージの中心から離れるほど、熱などの外的影響を受けやすく、反りなどが生じる。このため、光接続部がＬＳＩパッケージの中心から離れるほど、反りなどによる光入出力位置の相対変位が大きくなるという問題がある。このため、数１００チャネルにおよぶ光接続部の光入出力位置を確定して、精度の良い光結合を実現することが困難である。また、残留応力などの影響により、ＬＳＩパッケージの実装後の光結合の精度を保証することが困難となる。
一般に、長さＬ、線膨張率αｐのＬＳＩパッケージと、該ＬＳＩパッケージを搭載する線膨張率αｓの基板との温度差がΔＴ変化すると、相対変位δが生じる。δは次式で表わされる。
δ＝（αｐ−αｓ） × ΔＴ × （Ｌ／２）
つまり、相対変位δは、ＬＳＩパッケージの長さが大きくなるほど大きくなる。光インターフェース１０８と光電気混載基板１０７との光結合部は、通常、ＬＳＩパッケージの最外周に搭載されるので、ＬＳＩパッケージの長さが大きくなるほど光結合部はＬＳＩパッケージの中心から離れ、相対変位δも大きくなる。相対変位δが大きくなると、電気接合では、半田等への応力集中が引き起こされ、疲労破壊に至る恐れがある。一方、光接合では、光軸ずれが引き起こされ、光信号の伝送劣化に至る。
図１４は、ＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。図１４では、線膨張率差（αｐ−αｓ）が１５（ｐｐｍ／Ｋ）の基板間における、光配線の入出力端子の位置変位量を示す。縦軸は、位置変位量ΔＬ（μｍ）、横軸は温度変動量ΔＴ（Ｋ）を示す。位置変位量の許容量は、±１０（μｍ）である。このＬＳＩパッケージは、一辺の長さが２０（ｍｍ）のＬＳＩチップを実装する。また、光配線の入出力端子の位置は、ＬＳＩパッケージの中心から１５（ｍｍ）程度離れた位置にある。光配線の入出力端子の位置を、ＬＳＩパッケージの中心から１５（ｍｍ）程度離れた位置とすると、図１４に示すように、温度変動が４０（Ｋ）を超えると、位置変位量は許容変位量である±１０（μｍ）を超えてしまう。
本発明は、上記課題に鑑みてなされたものであり、システム基板を構成する基板間における光結合を精度よく実現する治具、パッケージ、システム基板および素子搭載方法を提供することを目的とする。
本発明の第１の治具は、信号の入出力手段を有する素子の搭載に用いる治具であって、素子を搭載する基板と、基板を介して伝送される信号の入出力手段とを備え、治具が有する入出力手段が、素子が有する各入出力手段の位置よりも、基板の中心近くに配置されることを特徴とする。
本発明の第１のパッケージは、素子を搭載するパッケージであって、素子を搭載する基板と、素子の信号の入出力手段を有する１または複数の入出力インターフェースと、基板を介して伝送される信号の入出力手段とを備え、基板を介して伝送される信号の入出力手段が、入出力インターフェースが有する入出力手段の位置よりも、基板の中心近くに配置されることを特徴とする。
本発明の第１のシステム基板は、素子を搭載するパッケージとマザーボードとを備えたシステム基板であって、パッケージは、素子を搭載する基板と、素子の信号の入出力手段を有する１または複数の入出力インターフェースと、基板を介して伝送される信号の入出力手段とを備え、基板を介して伝送される信号の入出力手段が、入出力インターフェースが有する入出力手段の位置よりも、基板の中心近くに配置され、マザーボードは、基板を介して伝送される信号の入出力手段に接続され、パッケージの外側に向けて敷線された光配線を備えることを特徴とする。
本発明の第１の素子搭載方法は、信号の入出力手段を有する素子を、当該素子を搭載する基板を介して伝送される信号の入出力手段を有する治具に搭載する素子搭載方法であって、素子が有する入出力手段と、当該入出力手段の位置よりも基板の中心近くに配置される、治具が有する入出力手段とを接続することを特徴とする。
本発明の第１のパッケージは、素子を搭載するパッケージであって、素子を搭載する基板と、素子の信号の入出力手段を有する１または複数の入出力インターフェースと、基板を介して伝送される信号の入出力手段とを備え、基板を介して伝送される信号の入出力手段が、入出力インターフェースが有する入出力手段の位置よりも、基板の中心近くに配置されることを特徴とする。
本発明の第１のシステム基板は、素子を搭載するパッケージとマザーボードとを備えたシステム基板であって、パッケージは、素子を搭載する基板と、素子の信号の入出力手段を有する１または複数の入出力インターフェースと、基板を介して伝送される信号の入出力手段とを備え、基板を介して伝送される信号の入出力手段が、入出力インターフェースが有する入出力手段の位置よりも、基板の中心近くに配置され、マザーボードは、基板を介して伝送される信号の入出力手段に接続され、パッケージの外側に向けて敷線された光配線を備えることを特徴とする。
本発明の第１の素子搭載方法は、信号の入出力手段を有する素子を、当該素子を搭載する基板を介して伝送される信号の入出力手段を有する治具に搭載する素子搭載方法であって、素子が有する入出力手段と、当該入出力手段の位置よりも基板の中心近くに配置される、治具が有する入出力手段とを接続することを特徴とする。
本発明によれば、システム基板を構成する基板間における光結合を精度よく実現することができるという効果が得られる。
図１Ａは、本発明の第１実施形態に係るＬＳＩパッケージの平面図であり、図１Ｂは、図１ＡのＬＳＩパッケージの破線Ｉ−Ｉ’における断面を模式的に示す図である。
図２は、本発明の第１実施形態に係るＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。
図３は、図１ＡのＬＳＩパッケージの破線Ｉ−Ｉ’における断面図である。
図４は、本発明の第２実施形態に係るＬＳＩパッケージの断面図である。
図５は、本発明の第３実施形態に係るＬＳＩパッケージの断面図である。
図６は、本発明の第４実施形態に係るＬＳＩパッケージの断面図である。
図７は、本発明の第５実施形態に係るＬＳＩパッケージの断面図である。
図８Ａは、本発明の第６実施形態に係るＬＳＩパッケージの平面図であり、図８Ｂは、図８ＡのＬＳＩパッケージの破線ＩＩ−ＩＩ’における断面図である。
図９は、本発明の第７実施形態に係るＬＳＩパッケージの平面図である。
図１０Ａは、本発明の第８実施形態に係るＬＳＩパッケージの平面図、図１０Ｂは、図１０ＡのＬＳＩパッケージの破線ＩＩＩ−ＩＩＩ’における断面図、図１０Ｃは、図１０ＡのＬＳＩパッケージの破線ＩＶ−ＩＶ’における断面図である。
図１１は、本発明の第９実施形態に係るＬＳＩパッケージの断面図である。
図１２Ａは、関連するＬＳＩパッケージの平面図であり、図１２Ｂは、図１２Ａに示すＬＳＩパッケージの破線ａ−ａ’における一部断面図である。
図１３は、関連するＬＳＩパッケージの模式図である。
図１４は、ＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。
図２は、本発明の第１実施形態に係るＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。
図３は、図１ＡのＬＳＩパッケージの破線Ｉ−Ｉ’における断面図である。
図４は、本発明の第２実施形態に係るＬＳＩパッケージの断面図である。
図５は、本発明の第３実施形態に係るＬＳＩパッケージの断面図である。
図６は、本発明の第４実施形態に係るＬＳＩパッケージの断面図である。
図７は、本発明の第５実施形態に係るＬＳＩパッケージの断面図である。
図８Ａは、本発明の第６実施形態に係るＬＳＩパッケージの平面図であり、図８Ｂは、図８ＡのＬＳＩパッケージの破線ＩＩ−ＩＩ’における断面図である。
図９は、本発明の第７実施形態に係るＬＳＩパッケージの平面図である。
図１０Ａは、本発明の第８実施形態に係るＬＳＩパッケージの平面図、図１０Ｂは、図１０ＡのＬＳＩパッケージの破線ＩＩＩ−ＩＩＩ’における断面図、図１０Ｃは、図１０ＡのＬＳＩパッケージの破線ＩＶ−ＩＶ’における断面図である。
図１１は、本発明の第９実施形態に係るＬＳＩパッケージの断面図である。
図１２Ａは、関連するＬＳＩパッケージの平面図であり、図１２Ｂは、図１２Ａに示すＬＳＩパッケージの破線ａ−ａ’における一部断面図である。
図１３は、関連するＬＳＩパッケージの模式図である。
図１４は、ＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。
次に、本発明の実施形態について図面を参照して詳細に説明する。
第１実施形態
図１Ａは、本発明の第１実施形態に係るＬＳＩパッケージ１０の平面図である。図１Ｂは、図１ＡのＬＳＩパッケージ１０の破線Ｉ−Ｉ’における断面を模式的に示す図である。図１Ａ，図１Ｂを参照して、第１実施形態に係るＬＳＩパッケージ１０の概要を説明する。
図１Ａ，図１Ｂに示すように、第１実施形態に係るＬＳＩパッケージ１０は、ＬＳＩチップ１１を実装し、ＬＳＩチップ１１の周囲に光インターフェース１２を備える。ＬＳＩパッケージ１０は、マザーボード３０上に実装される。
ＬＳＩパッケージ１０は、図１Ａに示すように、一辺につき９つの光インターフェース１２を備える。各光インターフェース１２は、４ポート単位により構築される。通常、光インターフェースは、４ポートまたは１２ポート単位により構築される。各光インターフェース１２は、４本の光配線１４を介して、ＬＳＩチップ１１とマザーボード３０との間の光信号の伝搬を行う。
図１Ｂに示すように、ＬＳＩチップ１１と光インターフェース１２との接続配線である電気配線１３が、ＬＳＩパッケージ１０を構成する基板内に敷線される。また、光インターフェース１２から入出力される光信号を伝搬する光配線１４が、ＬＳＩパッケージ１０を構成する基板内に敷線される。この光配線１４は、光インターフェース１２から、ＬＳＩパッケージ１１の中心方向に向かって敷線される。そして、光配線１４は、ＬＳＩパッケージ１１の中心付近において、ＬＳＩパッケージ１１の裏面に配置される外部入出力端子２１に接続する。外部入出力端子２１は、また、光インターフェース１２の信号の入出力部よりもＬＳＩパッケージ１０の中心寄りに配置される。
マザーボード３０には、外部入出力端子２１に接続する光配線１７が敷線される。光配線１７は、外部入出力端子２１からＬＳＩパッケージ１０の外側方向に向かうように敷線される。光配線１７は、光信号が同一マザーボード３０上にある他のＬＳＩパッケージまたは別のマザーボードに伝搬されるように敷線されている。
光配線１４，１７は、例えば光導波路、光ファイバ等により構成される。また、ＬＳＩパッケージ１０は、エポキシプリント基板、ガラス基板またはシリコン基板等により構成されてもよい。
上述のように、第１実施形態に係るＬＳＩパッケージ１０では、光インターフェース１２から入出力される光信号は、ＬＳＩパッケージ１０の中心付近に向かっていったん集約される。そして、光信号は、ＬＳＩパッケージ１０の所定の位置で方向を変換して、ＬＳＩパッケージ１０の裏面から出力し、マザーボード３０の光配線１７に入力される。光信号は、光配線１７を伝搬されてＬＳＩパッケージ１０の外側に伝送される。
上述したように、ＬＳＩパッケージの光接続部がＬＳＩパッケージの中心から離れるほど、熱などの外的影響によるパッケージの反りなどが生じ、それによる光接続部の光入出力位置の相対変位が大きくなる。そのため、光接続部の光入出力位置を確定して、精度の良い光結合を実現するためには、光接続部の配置が重要になる。そこで、図１に示す外部入出力端子２１の配置について説明する。
図２は、ＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。図２では、線膨張率差（αｐ−αｓ）が１５（ｐｐｍ／Ｋ）の基板間における光配線の入出力端子の位置変位量を示す。縦軸は位置変位量ΔＬ（μｍ）を示し、横軸は温度変動量ΔＴ（Ｋ）を示す。位置変位量の許容量は、±１０（μｍ）である。このＬＳＩパッケージは、一辺の長さが２０（ｍｍ）のＬＳＩチップを実装する。光配線の入出力端子の位置は、ＬＳＩパッケージの中心から５（ｍｍ）程度離れた位置にある。光配線の入出力端子の位置がＬＳＩパッケージの中心から５（ｍｍ）程度離れた位置である場合、図２に示すように、温度変動が１００（Ｋ）あったとしても、位置変位量は許容量に十分収まる。
そこで、第１実施形態に係るＬＳＩパッケージ１０では、図１Ｂに示すように、ＬＳＩパッケージの光配線１４が、ＬＳＩパッケージ１０の中心に集約される。入出力端子の位置は、温度変動による位置変位が許容量に収まる程度の位置に配置される。入出力端子に繋がる光配線がマザーボード３０に敷線され、光信号が同一マザーボード３０上にある他のＬＳＩパッケージまたは別のマザーボードに伝搬されるように構成される。
次に、本発明の第１実施形態に係るＬＳＩパッケージ１０の詳細について説明する。
図３は、図１ＡのＬＳＩパッケージ１０の破線Ｉ−Ｉ’における断面図である。図３において、図１Ｂと同一の構成要素には同一符号を付す。図３に示すように、ＬＳＩパッケージ１０は、ＬＳＩチップ１１が収まる大きさの凹部を備え、その凹部にＬＳＩチップ１１を搭載する。ＬＳＩチップ１１を搭載したＬＳＩパッケージ１０は、マザーボード３０上に実装される。
ＬＳＩパッケージ１０の構成について説明する。
ＬＳＩパッケージ１０は、ＬＳＩチップ１１を搭載し、ＬＳＩチップ１１の周囲に複数の光インターフェース１２を収容する。光インターフェース１２は、光素子（レーザまたはフォトディテクタ）１６と、レーザを駆動する電気素子（レーザドライバ）またはレシーバ１５を収容する。図１Ａに示すように、ＬＳＩパッケージ１０には、電気素子１５がＬＳＩチップ１１の周囲に配置され、各電気素子１５の外側に、それぞれに駆動される光素子１６が配置される。
ＬＳＩパッケージ１０には、電気配線と光配線が設けられ、マザーボード３０には光配線が設けられる。ＬＳＩパッケージ１０内のＬＳＩチップ１１と電気素子１５との接続配線である電気配線１３が、ＬＳＩパッケージ１０を構成する基板内に敷線される。
図１Ｂに示した光配線１４と光配線１７について、図３を参照して詳細に説明する。上述したように、光配線１４と光配線１７は、所定の位置で光路を変換する。光配線１４と光配線１７には、光路変換のために光路変換部１８ａ〜１８ｃが設けられる。また、ＬＳＩパッケージ１０とマザーボード３０との間の光結合のために、外部入出力端子２１に光結合部品１９が設けられる。
ＬＳＩパッケージ１０内の、光素子１６の光信号が通過する箇所に、空孔２０ａが設けられる。光配線１４は空孔２０ａと接続するように敷線される。光配線１４と空孔２０ａとの接続部に、光路変換部１８ａが設けられる。光配線１４は、ＬＳＩパッケージ１０の中心方向に向かうように敷線される。そして、上述した、温度変動による位置変位が許容量に収まる程度の位置において、光配線１４は終端する。この終端部に、光路変換部１８ｂが設けられる。そして、この終端部から、ＬＳＩパッケージ１０の裏面の外部入出力端子２１に接続するように空孔２０ｂが設けられる。
マザーボード３０には、外部入出力端子２１に接続する位置から垂直方向に空孔２０ｃが設けられる。空孔２０ｃは、光配線１７と接続する。その接続部には、光路変換部１８ｃが設けられる。外部入出力端子２１には、空孔２０ｂと空孔２０ｃを通過する光信号を結合するための光結合部品１９が設けられる。光配線１７は、光路変換部１８ｃから、光信号が同一マザーボード３０上にある他のＬＳＩパッケージまたは別のマザーボードに伝搬されるように敷線される。
光路変換部１８ａ〜１８ｃは、例えばミラー、曲り導波路等であり、入射された光を９０°光路変換する。また、光結合部品１９は、例えばレンズ、コネクタ等であり、入出力される光信号を光結合する。
上述したように、外部入出力端子２１は、例えばＬＳＩチップ１１の長さが２０（ｍｍ）の場合、ＬＳＩチップ１１の中心から５（ｍｍ）程度離れた位置に配置されるが、これに限らない。外部入出力端子２１の位置は、ＬＳＩチップの長さと線膨張率に応じて決定されてよい。
次に、ＬＳＩパッケージ１０の光導波の伝搬について説明する。
ＬＳＩチップ１１から発信された電気信号は、電気素子１５に伝送され、光素子１６を駆動する。光素子１６は電気信号をレーザ光の光信号に電気光変換する。光素子１６は、変換した光信号を光発光素子発光部位から発信する。発信された光信号は、空孔２０ａを通過し、光路変換部１８ａに入射する。入射した光信号は光路変換部１８ａにより９０°光路を変換し、光配線１４を伝搬される。
光配線１４を伝搬された光信号は、光路変換部１８ｂによって９０°光路変換されて空孔２０ｂを通過し、ＬＳＩパッケージ１０の裏面の外部入出力端子２１に向けて伝搬される。外部入出力端子２１に到達した光信号は、光結合部品１９を通過して、マザーボード３０の空孔２０ｃに入力される。そして、光信号は、光路変換部１８ｃによって９０°光路変換され、光配線１７を伝わり他のＬＳＩパッケージまたは別のマザーボードに伝送される。
なお、電気配線１３と光配線１４は、ＬＳＩパッケージ１０の同一層に配線されてもよいし、電気配線１３と光配線１４がそれぞれ配線された電気配線層と光配線層とがＬＳＩパッケージ１０内で積層されてもよい。
以上のように、第１実施形態では、ＬＳＩパッケージ１０の最外周に収容された光素子１６の入出力光信号を伝搬する複数の光配線１４が、ＬＳＩパッケージ１０の中心付近にて集約されることにより、光信号の外部入出力端子２１がＬＳＩパッケージ１０の中心付近に配置される。この構成により、温度変動などによるＬＳＩパッケージ１０の反りが外部入出力端子２１に及ぼす影響を抑制することができる。すなわち、光信号の入出力位置の変位を抑制することができるので、ＬＳＩパッケージ１０の光配線１４とマザーボード３０の光配線１７との良好な光結合を実現することができるという効果が得られる。
また、クロストークや遅延などの影響により電気信号では不可能だった高速信号配線部の高密度集約が、高速な電気信号を光信号に変換することにより可能になる。これにより、基板間の光配線の光結合が容易になるという効果が得られる。また、ＬＳＩパッケージにおける高速信号線は光配線で行い、高速信号線以外の電気配線は、電源供給や低速な制御信号のみとなるため、電気配線の設計が容易になるという効果も得られる。
また、光信号をＬＳＩパッケージ１０の中心付近で集約することにより各光配線の入出力端を近接することができるため、一括実装が容易になるという効果が得られる。
なお、本第１実施形態のように電気配線と光配線を用いて配線した場合、電気配線のみを用いて配線する場合よりも、トータルの伝送配線は長くなるが、光配線では電気配線よりも信号の伝送損失が少ないので伝送劣化に影響を及ぼさない。
第２実施形態
図４は、本発明の第２実施形態に係るＬＳＩパッケージ１０ｂの断面図である。図４において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
第２実施形態に係るＬＳＩパッケージ１０ｂでは、図４に示すように、光インターフェース１２がＬＳＩチップ１１と垂直方向でかつ上面からみて重なり合うように配置される。光インターフェース１２内の電気素子１５とＬＳＩチップ１１とを接続するために、電気配線１３の一部が積層するように配置され、互いに接合される。
第１実施形態と同様に、電気素子１５の外側に光素子１６が配置される。また、第１実施形態と同様に、光配線１４は、ＬＳＩパッケージ１０の中心方向にいったん集約され、光路変換部によって９０°方向を変換して垂直方向に進み、光結合部品により外部入出力端子２１にてマザーボード３０の光配線１７と接続する。光配線１７は、他のＬＳＩパッケージまたは別のマザーボードの光配線に向かって敷線される。
ＬＳＩチップが今後ますます大きくなることが予想される一方、ＬＳＩパッケージは小型化が要求される。そこで、図４に示すように、光インターフェース１２を、ＬＳＩチップ１１と上から見て重なり合う位置に搭載することにより、ＬＳＩパッケージ１０内で光インターフェース１２が占める面積を削減することができる。
以上のように、この第２実施形態では、ＬＳＩパッケージ１０ｂは、光インターフェース１２がＬＳＩチップ１１と上から見て重なり合う位置に収容される構成を採用する。これにより、第１実施形態に係るＬＳＩパッケージ１０よりも、パッケージ面積を削減することができ、パッケージを小型化することができるという効果が得られる。
第３実施形態
図５は、本発明の第３実施形態に係るＬＳＩパッケージ１０ｃの断面図である。図５において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
この第３実施形態に係るＬＳＩパッケージ１０ｃでは、図５に示すように、電気素子１５と光素子１６が垂直方向でかつ上面からみて重なり合う位置に配置される。その他の構成は、第１実施形態と同様である。
図５に示す位置に電気素子１５と光素子１６とを配置することにより、ＬＳＩパッケージを小型化できると共に、光配線１４を短くすることができる。光配線１４を短くすることにより、光配線による光損失等の影響を小さくすることができる。
以上のように、第３実施形態では、ＬＳＩパッケージ１０ｃは、電気素子１５と光素子１６が垂直方向でかつ上面からみて重なり合う位置に配置される構成を採用する。これにより、ＬＳＩパッケージを小型化できると共に、光配線による光損失等の影響を小さくすることができるという効果が得られる。
第４実施形態
図６は、本発明の第４実施形態に係るＬＳＩパッケージ１０ｄの断面図である。図６において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
ＬＳＩパッケージ１０ｄは、ＬＳＩチップ１１、光インターフェース層２２および光導波路層２３を備え、各層が垂直方向でかつ上面からみて重なり合う位置に配置される。光インターフェース層２２は、電気素子１５と光素子１６を含む。光素子１６は、電気素子１５の内側に配置され、光インターフェース層２２で積層された電気配線１３によって電気素子１５と接続される。光導波路層２３には、光配線１４が敷線される。
光素子１６から入出力される光信号は、光配線１４に伝搬される。第１実施形態と同様に、光配線１４は、ＬＳＩパッケージ１０ｄの中心方向にいったん集約される。光配線１４は、ＬＳＩパッケージ１１の中心付近で、ＬＳＩパッケージ１１の裏面に配置される外部入出力端子２１に接続する。光配線１４を伝搬される光信号は、光結合部品１９によりマザーボード３０に入力され、マザーボード３０の光配線１７を伝わって他のＬＳＩパッケージまたは別のマザーボードに伝送される。
以上のように、第４実施形態では、ＬＳＩパッケージ１０ｄは、主に、ＬＳＩチップ１１、光インターフェース層２２および光導波路層２３を備える。光インターフェース層２２には電気配線１３が敷線され、光導波路層２３には光配線１４が敷線される。したがって、各層を別々に作成して、それぞれをテストした後に接合することによって、ＬＳＩパッケージを構築することができる。よって、良品が選別された各層を用いることにより、歩留まりの良いＬＳＩパッケージを作成することができるという効果が得られる。
第５実施形態
図７は、本発明の第５実施形態に係るＬＳＩパッケージ１０ｅの断面図である。図７において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
ＬＳＩパッケージ１０ｅは、第４実施形態で示したＬＳＩパッケージ１０ｄと同様に、ＬＳＩチップ１１、光インターフェース層２２および光導波路層２３を備え、各層が垂直方向に上面からみて重なり合う位置に配置される。光インターフェース層２２では、電気素子１５と光素子１６とが、垂直方向に重なり合うように配置され、電気配線１３により接続される。
以上のように、第５実施形態では、光インターフェース層２２において、電気素子１５と光素子１６とが、垂直方向に重なり合うように配置される。これにより、ＬＳＩパッケージ１０ｅは第４実施形態に係るＬＳＩパッケージ１０ｄよりも、パッケージの小型化が図れるという効果が得られる。
第６実施形態
図８Ａは、本発明の第６実施形態に係るＬＳＩパッケージ１０ｆの平面図である。また、図８Ｂは、図８ＡのＬＳＩパッケージ１０ｆの破線ＩＩ−ＩＩ’における断面図である。図８Ａ、図８Ｂにおいて、図３と同一の構成要素には同一符号を付し、その説明を省略する。
図８Ａに示すように、第６実施形態に係るＬＳＩパッケージ１０ｆでは、各光配線１４の芯同士の距離、すなわちピッチ間隔が、アレー状に配置された光素子１６内部の発光点または受光点の間隔に比べて、狭い間隔になるように敷線される。すなわち、光素子１６内部の発光点または受光点から、外部入出力端子２１に到達するまで、隣接する光配線１４のピッチ間隔が狭くなるように敷線される。
例えば、光素子のピッチ間隔は、一般的に２５０（μｍ）で作製されるが、光配線を構成する光導波路や光ファイバは、２５０（μｍ）以下のピッチ間隔で作製することが可能である。例えば光導波路のコア径が５０（μｍ）であれば、８０（μｍ）程度までピッチ間隔を狭めることが可能である。あるいは、光配線層にシリコン導波路等の光配線を使用すれば、さらにピッチ間隔を狭めることが可能になる。
このように、光配線のピッチ間隔を狭めることにより、ＬＳＩチップ上に非光配線領域を形成することができる。この非光配線領域を利用して、放熱パス、低速な電気信号、電源パスの金属配線２４の引き回しを容易に実現することができる。
以上のように、この第６実施形態では、光素子１６の発光点または受光点のピッチ間隔より狭いピッチ間隔にて光配線１４が敷線される。これにより、放熱パス、低速な電気信号、電源パスの金属配線２３の引き回し等を容易に実現することができるという効果が得られる。
第７実施形態
図９は、本発明の第７実施形態に係るＬＳＩパッケージ１０ｇの平面図である。図９において、図１Ａと同一の構成要素には同一符号を付し、その説明を省略する。
第７実施形態に係るＬＳＩパッケージ１０ｇでは、第６実施形態に係るＬＳＩパッケージ１０ｆと同様に、アレー状に配置された光素子１６内部の発光点または受光点のピッチ間隔に比べて狭いピッチ間隔になるように、光配線１４が敷線される。さらに、図９に示すように、ＬＳＩパッケージ１０ｇは、光配線１４の外部入出力端子２１に光波長合分波器２５を備える。
光波長合分波器２５は、入力された光信号を合波または分波する。光波長合分波器２５は、異なる波長の光信号同士を合波または分波できる。図９では、４波長を合波または分波する光波長合分波器２５を示す。光波長合分波器２５は、波長λ１、λ２、λ３、λ４の各光素子１６にそれぞれ接続する４本の光配線１４を１本に合波している。すなわち、光波長合分波器２５が、各波長λ１〜λ４の光信号の配線のうち、異なる波長の光信号の配線を１本ずつ、計４本を１本に合波している。このように、光波長合分波器２５を用いることにより、光配線数を削減することができる。
以上のように、この第７実施形態では、ＬＳＩパッケージ１０ｇが光配線１４の外部入出力端子２１に光波長合分波器２５を備える。これにより、光配線数を削減することができるので、マザーボードとの光結合端子数を削減でき、実装が容易になるという効果が得られる。
第８実施形態
図１０Ａは、本発明の第８実施形態に係るＬＳＩパッケージ１０ｈの平面図である。また、図１０Ｂは、図１０ＡのＬＳＩパッケージ１０ｈの破線ＩＩＩ−ＩＩＩ’における断面図であり、図１０Ｃは、図１０ＡのＬＳＩパッケージ１０ｈの破線ＩＶ−ＩＶ’における断面図である。図１０Ａないし図１０Ｃにおいて、図３と同一の構成要素には同一符号を付し、その説明を省略する。
第８実施形態に係るＬＳＩパッケージ１０ｈは、各辺に対応する光配線層２６ａ，２６ｂ，２６ｃ，２６ｄを備える。ＬＳＩパッケージ１０ｈの一辺に敷線される光配線１４ａは第１層２６ａに、光配線１４ｂは第２層２６ｂに、光配線１４ｃは第３層２６ｃに、光配線１４ｄは第４層２６ｄに、それぞれ敷線される。各光配線１４ａ〜１４ｄは、第１実施形態に係るＬＳＩパッケージ１０と同様に、ＬＳＩパッケージ１０ｈの中心付近の外部入力端２１において集約され、光配線１４ａ〜１４ｄを伝搬される光信号は、裏面の外部入出力端子２１において入出力される。
以上のように、この第８実施形態では、ＬＳＩパッケージ１０ｈの各光配線を異なる層に敷線し、各層を張り合わせることにより、ＬＳＩパッケージ１０ｈが構築される。したがって、良品を選別された各層を用いることにより、歩留まりの良いＬＳＩパッケージを作成することができるという効果が得られる。
また、上記構成により、光素子１６からＬＳＩパッケージ１０ｈの中心付近にて集約される光配線１４ａ〜１４ｄを、上面からみてクロス配線することが可能になる。したがって、ＬＳＩパッケージ１０ｈ内の光配線に自由度を与えることができると共に、ＬＳＩパッケージ１０ｈの外部入出力端子２１を互いに積層することが可能となる。これにより、外部入出力端子２１をより狭い範囲に集約できるので、パッケージの反りによる位置ずれをより小さくすることができるという効果が得られる。
第９実施形態
図１１は、本発明の第９実施形態に係る治具４０の断面図である。図に示すように、治具４０は、素子を搭載するための基板４１を備える。素子の信号の各入出力部４２は、当該入出力部４２よりも基板４１の中心近くに配置された、基板４１を介して伝送される信号の各入出力部４３と接続される。
上記構成により、第９実施形態では、システム基板を構成する基板間における光結合を精度よく実現することができるという効果が得られる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
この出願は、２００９年６月９日に出願された日本出願特願２００９−１３７８７９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
第１実施形態
図１Ａは、本発明の第１実施形態に係るＬＳＩパッケージ１０の平面図である。図１Ｂは、図１ＡのＬＳＩパッケージ１０の破線Ｉ−Ｉ’における断面を模式的に示す図である。図１Ａ，図１Ｂを参照して、第１実施形態に係るＬＳＩパッケージ１０の概要を説明する。
図１Ａ，図１Ｂに示すように、第１実施形態に係るＬＳＩパッケージ１０は、ＬＳＩチップ１１を実装し、ＬＳＩチップ１１の周囲に光インターフェース１２を備える。ＬＳＩパッケージ１０は、マザーボード３０上に実装される。
ＬＳＩパッケージ１０は、図１Ａに示すように、一辺につき９つの光インターフェース１２を備える。各光インターフェース１２は、４ポート単位により構築される。通常、光インターフェースは、４ポートまたは１２ポート単位により構築される。各光インターフェース１２は、４本の光配線１４を介して、ＬＳＩチップ１１とマザーボード３０との間の光信号の伝搬を行う。
図１Ｂに示すように、ＬＳＩチップ１１と光インターフェース１２との接続配線である電気配線１３が、ＬＳＩパッケージ１０を構成する基板内に敷線される。また、光インターフェース１２から入出力される光信号を伝搬する光配線１４が、ＬＳＩパッケージ１０を構成する基板内に敷線される。この光配線１４は、光インターフェース１２から、ＬＳＩパッケージ１１の中心方向に向かって敷線される。そして、光配線１４は、ＬＳＩパッケージ１１の中心付近において、ＬＳＩパッケージ１１の裏面に配置される外部入出力端子２１に接続する。外部入出力端子２１は、また、光インターフェース１２の信号の入出力部よりもＬＳＩパッケージ１０の中心寄りに配置される。
マザーボード３０には、外部入出力端子２１に接続する光配線１７が敷線される。光配線１７は、外部入出力端子２１からＬＳＩパッケージ１０の外側方向に向かうように敷線される。光配線１７は、光信号が同一マザーボード３０上にある他のＬＳＩパッケージまたは別のマザーボードに伝搬されるように敷線されている。
光配線１４，１７は、例えば光導波路、光ファイバ等により構成される。また、ＬＳＩパッケージ１０は、エポキシプリント基板、ガラス基板またはシリコン基板等により構成されてもよい。
上述のように、第１実施形態に係るＬＳＩパッケージ１０では、光インターフェース１２から入出力される光信号は、ＬＳＩパッケージ１０の中心付近に向かっていったん集約される。そして、光信号は、ＬＳＩパッケージ１０の所定の位置で方向を変換して、ＬＳＩパッケージ１０の裏面から出力し、マザーボード３０の光配線１７に入力される。光信号は、光配線１７を伝搬されてＬＳＩパッケージ１０の外側に伝送される。
上述したように、ＬＳＩパッケージの光接続部がＬＳＩパッケージの中心から離れるほど、熱などの外的影響によるパッケージの反りなどが生じ、それによる光接続部の光入出力位置の相対変位が大きくなる。そのため、光接続部の光入出力位置を確定して、精度の良い光結合を実現するためには、光接続部の配置が重要になる。そこで、図１に示す外部入出力端子２１の配置について説明する。
図２は、ＬＳＩパッケージを構成する基板に敷線された光配線の入出力端の、温度変動による位置変位量の一例を示すグラフである。図２では、線膨張率差（αｐ−αｓ）が１５（ｐｐｍ／Ｋ）の基板間における光配線の入出力端子の位置変位量を示す。縦軸は位置変位量ΔＬ（μｍ）を示し、横軸は温度変動量ΔＴ（Ｋ）を示す。位置変位量の許容量は、±１０（μｍ）である。このＬＳＩパッケージは、一辺の長さが２０（ｍｍ）のＬＳＩチップを実装する。光配線の入出力端子の位置は、ＬＳＩパッケージの中心から５（ｍｍ）程度離れた位置にある。光配線の入出力端子の位置がＬＳＩパッケージの中心から５（ｍｍ）程度離れた位置である場合、図２に示すように、温度変動が１００（Ｋ）あったとしても、位置変位量は許容量に十分収まる。
そこで、第１実施形態に係るＬＳＩパッケージ１０では、図１Ｂに示すように、ＬＳＩパッケージの光配線１４が、ＬＳＩパッケージ１０の中心に集約される。入出力端子の位置は、温度変動による位置変位が許容量に収まる程度の位置に配置される。入出力端子に繋がる光配線がマザーボード３０に敷線され、光信号が同一マザーボード３０上にある他のＬＳＩパッケージまたは別のマザーボードに伝搬されるように構成される。
次に、本発明の第１実施形態に係るＬＳＩパッケージ１０の詳細について説明する。
図３は、図１ＡのＬＳＩパッケージ１０の破線Ｉ−Ｉ’における断面図である。図３において、図１Ｂと同一の構成要素には同一符号を付す。図３に示すように、ＬＳＩパッケージ１０は、ＬＳＩチップ１１が収まる大きさの凹部を備え、その凹部にＬＳＩチップ１１を搭載する。ＬＳＩチップ１１を搭載したＬＳＩパッケージ１０は、マザーボード３０上に実装される。
ＬＳＩパッケージ１０の構成について説明する。
ＬＳＩパッケージ１０は、ＬＳＩチップ１１を搭載し、ＬＳＩチップ１１の周囲に複数の光インターフェース１２を収容する。光インターフェース１２は、光素子（レーザまたはフォトディテクタ）１６と、レーザを駆動する電気素子（レーザドライバ）またはレシーバ１５を収容する。図１Ａに示すように、ＬＳＩパッケージ１０には、電気素子１５がＬＳＩチップ１１の周囲に配置され、各電気素子１５の外側に、それぞれに駆動される光素子１６が配置される。
ＬＳＩパッケージ１０には、電気配線と光配線が設けられ、マザーボード３０には光配線が設けられる。ＬＳＩパッケージ１０内のＬＳＩチップ１１と電気素子１５との接続配線である電気配線１３が、ＬＳＩパッケージ１０を構成する基板内に敷線される。
図１Ｂに示した光配線１４と光配線１７について、図３を参照して詳細に説明する。上述したように、光配線１４と光配線１７は、所定の位置で光路を変換する。光配線１４と光配線１７には、光路変換のために光路変換部１８ａ〜１８ｃが設けられる。また、ＬＳＩパッケージ１０とマザーボード３０との間の光結合のために、外部入出力端子２１に光結合部品１９が設けられる。
ＬＳＩパッケージ１０内の、光素子１６の光信号が通過する箇所に、空孔２０ａが設けられる。光配線１４は空孔２０ａと接続するように敷線される。光配線１４と空孔２０ａとの接続部に、光路変換部１８ａが設けられる。光配線１４は、ＬＳＩパッケージ１０の中心方向に向かうように敷線される。そして、上述した、温度変動による位置変位が許容量に収まる程度の位置において、光配線１４は終端する。この終端部に、光路変換部１８ｂが設けられる。そして、この終端部から、ＬＳＩパッケージ１０の裏面の外部入出力端子２１に接続するように空孔２０ｂが設けられる。
マザーボード３０には、外部入出力端子２１に接続する位置から垂直方向に空孔２０ｃが設けられる。空孔２０ｃは、光配線１７と接続する。その接続部には、光路変換部１８ｃが設けられる。外部入出力端子２１には、空孔２０ｂと空孔２０ｃを通過する光信号を結合するための光結合部品１９が設けられる。光配線１７は、光路変換部１８ｃから、光信号が同一マザーボード３０上にある他のＬＳＩパッケージまたは別のマザーボードに伝搬されるように敷線される。
光路変換部１８ａ〜１８ｃは、例えばミラー、曲り導波路等であり、入射された光を９０°光路変換する。また、光結合部品１９は、例えばレンズ、コネクタ等であり、入出力される光信号を光結合する。
上述したように、外部入出力端子２１は、例えばＬＳＩチップ１１の長さが２０（ｍｍ）の場合、ＬＳＩチップ１１の中心から５（ｍｍ）程度離れた位置に配置されるが、これに限らない。外部入出力端子２１の位置は、ＬＳＩチップの長さと線膨張率に応じて決定されてよい。
次に、ＬＳＩパッケージ１０の光導波の伝搬について説明する。
ＬＳＩチップ１１から発信された電気信号は、電気素子１５に伝送され、光素子１６を駆動する。光素子１６は電気信号をレーザ光の光信号に電気光変換する。光素子１６は、変換した光信号を光発光素子発光部位から発信する。発信された光信号は、空孔２０ａを通過し、光路変換部１８ａに入射する。入射した光信号は光路変換部１８ａにより９０°光路を変換し、光配線１４を伝搬される。
光配線１４を伝搬された光信号は、光路変換部１８ｂによって９０°光路変換されて空孔２０ｂを通過し、ＬＳＩパッケージ１０の裏面の外部入出力端子２１に向けて伝搬される。外部入出力端子２１に到達した光信号は、光結合部品１９を通過して、マザーボード３０の空孔２０ｃに入力される。そして、光信号は、光路変換部１８ｃによって９０°光路変換され、光配線１７を伝わり他のＬＳＩパッケージまたは別のマザーボードに伝送される。
なお、電気配線１３と光配線１４は、ＬＳＩパッケージ１０の同一層に配線されてもよいし、電気配線１３と光配線１４がそれぞれ配線された電気配線層と光配線層とがＬＳＩパッケージ１０内で積層されてもよい。
以上のように、第１実施形態では、ＬＳＩパッケージ１０の最外周に収容された光素子１６の入出力光信号を伝搬する複数の光配線１４が、ＬＳＩパッケージ１０の中心付近にて集約されることにより、光信号の外部入出力端子２１がＬＳＩパッケージ１０の中心付近に配置される。この構成により、温度変動などによるＬＳＩパッケージ１０の反りが外部入出力端子２１に及ぼす影響を抑制することができる。すなわち、光信号の入出力位置の変位を抑制することができるので、ＬＳＩパッケージ１０の光配線１４とマザーボード３０の光配線１７との良好な光結合を実現することができるという効果が得られる。
また、クロストークや遅延などの影響により電気信号では不可能だった高速信号配線部の高密度集約が、高速な電気信号を光信号に変換することにより可能になる。これにより、基板間の光配線の光結合が容易になるという効果が得られる。また、ＬＳＩパッケージにおける高速信号線は光配線で行い、高速信号線以外の電気配線は、電源供給や低速な制御信号のみとなるため、電気配線の設計が容易になるという効果も得られる。
また、光信号をＬＳＩパッケージ１０の中心付近で集約することにより各光配線の入出力端を近接することができるため、一括実装が容易になるという効果が得られる。
なお、本第１実施形態のように電気配線と光配線を用いて配線した場合、電気配線のみを用いて配線する場合よりも、トータルの伝送配線は長くなるが、光配線では電気配線よりも信号の伝送損失が少ないので伝送劣化に影響を及ぼさない。
第２実施形態
図４は、本発明の第２実施形態に係るＬＳＩパッケージ１０ｂの断面図である。図４において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
第２実施形態に係るＬＳＩパッケージ１０ｂでは、図４に示すように、光インターフェース１２がＬＳＩチップ１１と垂直方向でかつ上面からみて重なり合うように配置される。光インターフェース１２内の電気素子１５とＬＳＩチップ１１とを接続するために、電気配線１３の一部が積層するように配置され、互いに接合される。
第１実施形態と同様に、電気素子１５の外側に光素子１６が配置される。また、第１実施形態と同様に、光配線１４は、ＬＳＩパッケージ１０の中心方向にいったん集約され、光路変換部によって９０°方向を変換して垂直方向に進み、光結合部品により外部入出力端子２１にてマザーボード３０の光配線１７と接続する。光配線１７は、他のＬＳＩパッケージまたは別のマザーボードの光配線に向かって敷線される。
ＬＳＩチップが今後ますます大きくなることが予想される一方、ＬＳＩパッケージは小型化が要求される。そこで、図４に示すように、光インターフェース１２を、ＬＳＩチップ１１と上から見て重なり合う位置に搭載することにより、ＬＳＩパッケージ１０内で光インターフェース１２が占める面積を削減することができる。
以上のように、この第２実施形態では、ＬＳＩパッケージ１０ｂは、光インターフェース１２がＬＳＩチップ１１と上から見て重なり合う位置に収容される構成を採用する。これにより、第１実施形態に係るＬＳＩパッケージ１０よりも、パッケージ面積を削減することができ、パッケージを小型化することができるという効果が得られる。
第３実施形態
図５は、本発明の第３実施形態に係るＬＳＩパッケージ１０ｃの断面図である。図５において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
この第３実施形態に係るＬＳＩパッケージ１０ｃでは、図５に示すように、電気素子１５と光素子１６が垂直方向でかつ上面からみて重なり合う位置に配置される。その他の構成は、第１実施形態と同様である。
図５に示す位置に電気素子１５と光素子１６とを配置することにより、ＬＳＩパッケージを小型化できると共に、光配線１４を短くすることができる。光配線１４を短くすることにより、光配線による光損失等の影響を小さくすることができる。
以上のように、第３実施形態では、ＬＳＩパッケージ１０ｃは、電気素子１５と光素子１６が垂直方向でかつ上面からみて重なり合う位置に配置される構成を採用する。これにより、ＬＳＩパッケージを小型化できると共に、光配線による光損失等の影響を小さくすることができるという効果が得られる。
第４実施形態
図６は、本発明の第４実施形態に係るＬＳＩパッケージ１０ｄの断面図である。図６において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
ＬＳＩパッケージ１０ｄは、ＬＳＩチップ１１、光インターフェース層２２および光導波路層２３を備え、各層が垂直方向でかつ上面からみて重なり合う位置に配置される。光インターフェース層２２は、電気素子１５と光素子１６を含む。光素子１６は、電気素子１５の内側に配置され、光インターフェース層２２で積層された電気配線１３によって電気素子１５と接続される。光導波路層２３には、光配線１４が敷線される。
光素子１６から入出力される光信号は、光配線１４に伝搬される。第１実施形態と同様に、光配線１４は、ＬＳＩパッケージ１０ｄの中心方向にいったん集約される。光配線１４は、ＬＳＩパッケージ１１の中心付近で、ＬＳＩパッケージ１１の裏面に配置される外部入出力端子２１に接続する。光配線１４を伝搬される光信号は、光結合部品１９によりマザーボード３０に入力され、マザーボード３０の光配線１７を伝わって他のＬＳＩパッケージまたは別のマザーボードに伝送される。
以上のように、第４実施形態では、ＬＳＩパッケージ１０ｄは、主に、ＬＳＩチップ１１、光インターフェース層２２および光導波路層２３を備える。光インターフェース層２２には電気配線１３が敷線され、光導波路層２３には光配線１４が敷線される。したがって、各層を別々に作成して、それぞれをテストした後に接合することによって、ＬＳＩパッケージを構築することができる。よって、良品が選別された各層を用いることにより、歩留まりの良いＬＳＩパッケージを作成することができるという効果が得られる。
第５実施形態
図７は、本発明の第５実施形態に係るＬＳＩパッケージ１０ｅの断面図である。図７において、図３と同一の構成要素には同一符号を付し、その説明を省略する。
ＬＳＩパッケージ１０ｅは、第４実施形態で示したＬＳＩパッケージ１０ｄと同様に、ＬＳＩチップ１１、光インターフェース層２２および光導波路層２３を備え、各層が垂直方向に上面からみて重なり合う位置に配置される。光インターフェース層２２では、電気素子１５と光素子１６とが、垂直方向に重なり合うように配置され、電気配線１３により接続される。
以上のように、第５実施形態では、光インターフェース層２２において、電気素子１５と光素子１６とが、垂直方向に重なり合うように配置される。これにより、ＬＳＩパッケージ１０ｅは第４実施形態に係るＬＳＩパッケージ１０ｄよりも、パッケージの小型化が図れるという効果が得られる。
第６実施形態
図８Ａは、本発明の第６実施形態に係るＬＳＩパッケージ１０ｆの平面図である。また、図８Ｂは、図８ＡのＬＳＩパッケージ１０ｆの破線ＩＩ−ＩＩ’における断面図である。図８Ａ、図８Ｂにおいて、図３と同一の構成要素には同一符号を付し、その説明を省略する。
図８Ａに示すように、第６実施形態に係るＬＳＩパッケージ１０ｆでは、各光配線１４の芯同士の距離、すなわちピッチ間隔が、アレー状に配置された光素子１６内部の発光点または受光点の間隔に比べて、狭い間隔になるように敷線される。すなわち、光素子１６内部の発光点または受光点から、外部入出力端子２１に到達するまで、隣接する光配線１４のピッチ間隔が狭くなるように敷線される。
例えば、光素子のピッチ間隔は、一般的に２５０（μｍ）で作製されるが、光配線を構成する光導波路や光ファイバは、２５０（μｍ）以下のピッチ間隔で作製することが可能である。例えば光導波路のコア径が５０（μｍ）であれば、８０（μｍ）程度までピッチ間隔を狭めることが可能である。あるいは、光配線層にシリコン導波路等の光配線を使用すれば、さらにピッチ間隔を狭めることが可能になる。
このように、光配線のピッチ間隔を狭めることにより、ＬＳＩチップ上に非光配線領域を形成することができる。この非光配線領域を利用して、放熱パス、低速な電気信号、電源パスの金属配線２４の引き回しを容易に実現することができる。
以上のように、この第６実施形態では、光素子１６の発光点または受光点のピッチ間隔より狭いピッチ間隔にて光配線１４が敷線される。これにより、放熱パス、低速な電気信号、電源パスの金属配線２３の引き回し等を容易に実現することができるという効果が得られる。
第７実施形態
図９は、本発明の第７実施形態に係るＬＳＩパッケージ１０ｇの平面図である。図９において、図１Ａと同一の構成要素には同一符号を付し、その説明を省略する。
第７実施形態に係るＬＳＩパッケージ１０ｇでは、第６実施形態に係るＬＳＩパッケージ１０ｆと同様に、アレー状に配置された光素子１６内部の発光点または受光点のピッチ間隔に比べて狭いピッチ間隔になるように、光配線１４が敷線される。さらに、図９に示すように、ＬＳＩパッケージ１０ｇは、光配線１４の外部入出力端子２１に光波長合分波器２５を備える。
光波長合分波器２５は、入力された光信号を合波または分波する。光波長合分波器２５は、異なる波長の光信号同士を合波または分波できる。図９では、４波長を合波または分波する光波長合分波器２５を示す。光波長合分波器２５は、波長λ１、λ２、λ３、λ４の各光素子１６にそれぞれ接続する４本の光配線１４を１本に合波している。すなわち、光波長合分波器２５が、各波長λ１〜λ４の光信号の配線のうち、異なる波長の光信号の配線を１本ずつ、計４本を１本に合波している。このように、光波長合分波器２５を用いることにより、光配線数を削減することができる。
以上のように、この第７実施形態では、ＬＳＩパッケージ１０ｇが光配線１４の外部入出力端子２１に光波長合分波器２５を備える。これにより、光配線数を削減することができるので、マザーボードとの光結合端子数を削減でき、実装が容易になるという効果が得られる。
第８実施形態
図１０Ａは、本発明の第８実施形態に係るＬＳＩパッケージ１０ｈの平面図である。また、図１０Ｂは、図１０ＡのＬＳＩパッケージ１０ｈの破線ＩＩＩ−ＩＩＩ’における断面図であり、図１０Ｃは、図１０ＡのＬＳＩパッケージ１０ｈの破線ＩＶ−ＩＶ’における断面図である。図１０Ａないし図１０Ｃにおいて、図３と同一の構成要素には同一符号を付し、その説明を省略する。
第８実施形態に係るＬＳＩパッケージ１０ｈは、各辺に対応する光配線層２６ａ，２６ｂ，２６ｃ，２６ｄを備える。ＬＳＩパッケージ１０ｈの一辺に敷線される光配線１４ａは第１層２６ａに、光配線１４ｂは第２層２６ｂに、光配線１４ｃは第３層２６ｃに、光配線１４ｄは第４層２６ｄに、それぞれ敷線される。各光配線１４ａ〜１４ｄは、第１実施形態に係るＬＳＩパッケージ１０と同様に、ＬＳＩパッケージ１０ｈの中心付近の外部入力端２１において集約され、光配線１４ａ〜１４ｄを伝搬される光信号は、裏面の外部入出力端子２１において入出力される。
以上のように、この第８実施形態では、ＬＳＩパッケージ１０ｈの各光配線を異なる層に敷線し、各層を張り合わせることにより、ＬＳＩパッケージ１０ｈが構築される。したがって、良品を選別された各層を用いることにより、歩留まりの良いＬＳＩパッケージを作成することができるという効果が得られる。
また、上記構成により、光素子１６からＬＳＩパッケージ１０ｈの中心付近にて集約される光配線１４ａ〜１４ｄを、上面からみてクロス配線することが可能になる。したがって、ＬＳＩパッケージ１０ｈ内の光配線に自由度を与えることができると共に、ＬＳＩパッケージ１０ｈの外部入出力端子２１を互いに積層することが可能となる。これにより、外部入出力端子２１をより狭い範囲に集約できるので、パッケージの反りによる位置ずれをより小さくすることができるという効果が得られる。
第９実施形態
図１１は、本発明の第９実施形態に係る治具４０の断面図である。図に示すように、治具４０は、素子を搭載するための基板４１を備える。素子の信号の各入出力部４２は、当該入出力部４２よりも基板４１の中心近くに配置された、基板４１を介して伝送される信号の各入出力部４３と接続される。
上記構成により、第９実施形態では、システム基板を構成する基板間における光結合を精度よく実現することができるという効果が得られる。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
この出願は、２００９年６月９日に出願された日本出願特願２００９−１３７８７９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、場合に応じてアプリケーションを実行する主体を切り替える必要がある装置、機器、システム、方法、プログラム等に適用できる。
１０ ＬＳＩパッケージ
１１ ＬＳＩチップ
１２ 光インターフェース
１３ 電気配線
１４，１７ 光配線
１５ 電気素子
１６ 光素子
１８ａ〜１８ｃ 光路変換部
１９ 光結合部品
２０ａ〜２０ｃ 空孔
２１ 外部入出力端子
２２ 光インターフェース層
２３ 光導波路層
２４ 金属配線
２５ 光波長合分波器
２６ａ〜２６ｄ 光配線層
３０ マザーボード
４０ 治具
４１ 基板
４２，４３ 入出力部
１１ ＬＳＩチップ
１２ 光インターフェース
１３ 電気配線
１４，１７ 光配線
１５ 電気素子
１６ 光素子
１８ａ〜１８ｃ 光路変換部
１９ 光結合部品
２０ａ〜２０ｃ 空孔
２１ 外部入出力端子
２２ 光インターフェース層
２３ 光導波路層
２４ 金属配線
２５ 光波長合分波器
２６ａ〜２６ｄ 光配線層
３０ マザーボード
４０ 治具
４１ 基板
４２，４３ 入出力部
Claims (10)
- 素子を搭載するパッケージであって、
前記素子を搭載する基板と、
前記素子の信号の入出力手段を有する１または複数の入出力インターフェースと、
前記基板を介して伝送される信号の入出力手段とを備え、
前記基板を介して伝送される信号の入出力手段が、前記入出力インターフェースが有する入出力手段の位置よりも、前記基板の中心近くに配置され、
光素子と、該光素子を駆動する電気素子とを含む前記入出力インターフェースを備えた入出力インターフェース層と、前記入出力インターフェースから入出力される光信号を伝搬する光配線を備えた光配線層と、前記素子を実装する素子実装層とを備え、前記入出力インターフェース層と前記光配線層と前記素子実装層とが、互いに積層されることを特徴とするパッケージ。 - 前記基板を介して伝送される信号の入出力手段は、前記基板の裏面に配置されることを特徴とする請求項１記載のパッケージ。
- 前記入出力インターフェースが有する入出力手段と、前記基板を介して伝送される信号の入出力手段とが、光配線により接続されたことを特徴とする請求項１または請求項２記載のパッケージ。
- 前記入出力インターフェースは、前記素子と積層するように配置されることを特徴とする請求項１ないし請求項３のいずれか１項記載のパッケージ。
- 前記光素子と前記電気素子とが積層するように配置されることを特徴とする請求項１ないし請求項４のいずれか１項記載のパッケージ。
- 前記光素子が前記電気素子よりも前記基板の中心近くに配置されることを特徴とする請求項１ないし請求項４のいずれか１項記載のパッケージ。
- 前記光素子に含まれる発光点または受光点から敷線された互いに隣接する前記光配線は、敷線された発光点または受光点のピッチ間隔よりも狭いピッチ間隔を有することを特徴とする請求項１ないし請求項６のいずれか１項記載のパッケージ。
- 複数の前記光配線を合波または分波する光波長合分波器をさらに備えたことを特徴とする請求項１ないし請求項７のいずれか１項記載のパッケージ。
- 複数の前記光配線が敷線された複数の前記光配線層は、互いに積層されたことを特徴とする請求項１ないし請求項８のいずれか１項記載のパッケージ。
- 素子を搭載するパッケージとマザーボードとを備えたシステム基板であって、
前記パッケージは、
前記素子を搭載する基板と、
前記素子の信号の入出力手段を有する１または複数の入出力インターフェースと、
前記基板を介して伝送される信号の入出力手段とを備え、
前記基板を介して伝送される信号の入出力手段が、前記入出力インターフェースが有する入出力手段の位置よりも、前記基板の中心近くに配置され、
光素子と、該光素子を駆動する電気素子とを含む前記入出力インターフェースを備えた入出力インターフェース層と、前記入出力インターフェースから入出力される光信号を伝搬する光配線を備えた光配線層と、前記素子を実装する素子実装層とを備え、前記入出力インターフェース層と前記光配線層と前記素子実装層とが、互いに積層され、
前記マザーボードは、
前記基板を介して伝送される信号の入出力手段に接続され、前記パッケージの外側に向けて敷線された光配線を備える
ことを特徴とするシステム基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011518566A JP5637134B2 (ja) | 2009-06-09 | 2010-06-03 | 治具、パッケージ、システム基板および素子搭載方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009137879 | 2009-06-09 | ||
| JP2009137879 | 2009-06-09 | ||
| JP2011518566A JP5637134B2 (ja) | 2009-06-09 | 2010-06-03 | 治具、パッケージ、システム基板および素子搭載方法 |
| PCT/JP2010/059801 WO2010143672A1 (ja) | 2009-06-09 | 2010-06-03 | 治具、パッケージ、システム基板および素子搭載方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2010143672A1 JPWO2010143672A1 (ja) | 2012-11-29 |
| JP5637134B2 true JP5637134B2 (ja) | 2014-12-10 |
Family
ID=43308927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011518566A Expired - Fee Related JP5637134B2 (ja) | 2009-06-09 | 2010-06-03 | 治具、パッケージ、システム基板および素子搭載方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP5637134B2 (ja) |
| WO (1) | WO2010143672A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7181462B2 (ja) * | 2019-01-17 | 2022-12-01 | 日本電信電話株式会社 | 光検出器 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000193838A (ja) * | 1998-12-28 | 2000-07-14 | Hitachi Ltd | 光導波路構造体 |
| JP2001185752A (ja) * | 1999-12-24 | 2001-07-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とそれを用いた光信号入出力装置 |
| JP2005128302A (ja) * | 2003-10-24 | 2005-05-19 | Ngk Spark Plug Co Ltd | 自己形成光導波路構造体の製造方法、光電気複合配線構造体の製造方法、自己形成光導波路構造体製造用の光照射装置 |
| JP2007004043A (ja) * | 2005-06-27 | 2007-01-11 | Nec Corp | 配線基板、配線基板を用いたモジュール、およびモジュール集合体 |
| JP2007512559A (ja) * | 2003-11-27 | 2007-05-17 | アスポコンプ テクノロジー オイ | 回路基板およびその製造方法 |
-
2010
- 2010-06-03 WO PCT/JP2010/059801 patent/WO2010143672A1/ja active Application Filing
- 2010-06-03 JP JP2011518566A patent/JP5637134B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000193838A (ja) * | 1998-12-28 | 2000-07-14 | Hitachi Ltd | 光導波路構造体 |
| JP2001185752A (ja) * | 1999-12-24 | 2001-07-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とそれを用いた光信号入出力装置 |
| JP2005128302A (ja) * | 2003-10-24 | 2005-05-19 | Ngk Spark Plug Co Ltd | 自己形成光導波路構造体の製造方法、光電気複合配線構造体の製造方法、自己形成光導波路構造体製造用の光照射装置 |
| JP2007512559A (ja) * | 2003-11-27 | 2007-05-17 | アスポコンプ テクノロジー オイ | 回路基板およびその製造方法 |
| JP2007004043A (ja) * | 2005-06-27 | 2007-01-11 | Nec Corp | 配線基板、配線基板を用いたモジュール、およびモジュール集合体 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2010143672A1 (ja) | 2010-12-16 |
| JPWO2010143672A1 (ja) | 2012-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8545111B2 (en) | Optical module | |
| JP4462269B2 (ja) | 光電気集積回路素子およびそれを用いた伝送装置 | |
| JP4653190B2 (ja) | 発光素子アレイと光導波路アレイとが直接的に光接続可能な光電変換モジュールおよびその光電変換モジュールの製造方法 | |
| JP5082894B2 (ja) | 光電伝送用コネクタ、光電伝送デバイスおよび電子機器 | |
| WO2007013128A1 (ja) | 半導体チップモジュール | |
| JP2010191365A (ja) | 光インターコネクション実装回路 | |
| WO2011055511A1 (ja) | 半導体装置及びその製造方法 | |
| JP2007004043A (ja) | 配線基板、配線基板を用いたモジュール、およびモジュール集合体 | |
| WO2015146738A1 (ja) | Ｉｃチップを基板に搭載させるための基板上のパッド・アレイ構造、並びに当該パッド・アレイ構造を有する光モジュール | |
| JP6532403B2 (ja) | 光電気混載基板に設けた光送信機または光送受信機の送信部 | |
| JP5637134B2 (ja) | 治具、パッケージ、システム基板および素子搭載方法 | |
| JP2010225991A (ja) | 多波長レーザ装置 | |
| US8363989B2 (en) | Semiconductor optical interconnection device and semiconductor optical interconnection method | |
| JP2007240833A (ja) | 光通信装置、光コネクタ、光送受信器、光送信器及び光受信器 | |
| US9523830B2 (en) | Optical module and transmitting device | |
| JP2013012548A (ja) | 光モジュールおよび光電気混載ボード | |
| US20230314740A1 (en) | Optical semiconductor module and manufacturing method of the same | |
| WO2012020532A1 (ja) | 光電気複合配線モジュールおよびその製造方法 | |
| JP2011257660A (ja) | 光電気混載回路実装基板、光電気変換モジュール、伝送装置及びスイッチモジュール | |
| JP2010151990A (ja) | 光伝送装置の製造方法、光伝送装置及び光導波路 | |
| JP2008021778A (ja) | 積層型半導体パッケージおよび光信号伝送装置 | |
| CN219915983U (zh) | 光学器件 | |
| JP2008021779A (ja) | 積層型半導体パッケージおよび光信号伝送装置 | |
| JP5898732B2 (ja) | 光モジュールの製造方法 | |
| KR100856497B1 (ko) | 광전변환모듈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140821 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140924 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141007 |
|
| LAPS | Cancellation because of no payment of annual fees |