WO2015079875A1 - 半導体装置 - Google Patents

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航介 印南
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Definitions

  • the present invention relates to a semiconductor device in which a normally-off transistor and a normally-on transistor are cascode-connected, and more particularly to a semiconductor device having an overvoltage protection function.
  • the device structure of the transistor in the device is improved to a structure that can withstand the overvoltage, or A device has been devised to install an overvoltage protection circuit in the device.
  • ESD electrostatic discharge
  • the application of ESD to the semiconductor device will be described. This is because high-voltage static electricity charged on an object (for example, a human body or a transport device) outside the semiconductor device flows into the semiconductor device due to contact between the object and the semiconductor device.
  • an object for example, a human body or a transport device
  • the rise time until the discharge current applied to the semiconductor device reaches a peak is 10 nsec, and the discharge current
  • the peak value of is about several A.
  • Patent Document 1 in a semiconductor device in which a normally-on type heterojunction field-effect transistor having a high breakdown voltage and a normally-off type insulated gate field-effect transistor are monolithically formed, and they are cascode-connected, a normally-off type insulated gate field-effect field is disclosed.
  • An avalanche diode is connected in parallel to the effect transistor. This prevents a normally-off type insulated gate field effect transistor from being destroyed by applying a high voltage to the normally-off type insulated gate field effect transistor.
  • the following two proposals can be considered as countermeasures for overvoltage applied to the normally-on transistor.
  • the first proposal is a method in which the off breakdown voltage of the normally-on type transistor is set higher than the voltage applied between the drain and source (or between the collector and emitter) of the normally-on type transistor.
  • the normally-on transistor is turned on before the voltage applied between the drain and source (or between the collector and emitter) of the normally-on transistor reaches the off-withstand voltage of the normally-on transistor.
  • This is a method for avoiding that the potential difference between the drain and source (or between collector and emitter) of the type transistor exceeds the off-breakdown voltage of the transistor.
  • the off-breakdown voltage of a transistor is the maximum value of the drain-source voltage (collector-emitter voltage) allowed when the transistor is off.
  • the normally-on transistor used in the cascode-connected semiconductor device has an off breakdown voltage of about 1 kV, which is much lower than the voltage applied by ESD of about 2 kV. Therefore, even if the off breakdown voltage of the normally-on transistor is improved, if the ESD applied to the power supply terminal of the device is directly applied to the drain (or collector) of the normally-on transistor, the normally-on transistor The transistor is destroyed. For this reason, the first plan is not a realistic improvement measure.
  • the turn-on time of a normally-on transistor used as a high-power power transistor (power transistor having a maximum power consumption of about 10 W or more) in the cascode-connected semiconductor device is about 30 nsec. Since the rise time in ESD is about 10 nsec as described above, it is difficult to realize as long as the normally-on transistor is a high-power transistor.
  • the transistor turn-on time is the time required for the transistor to turn on after the voltage signal (or current signal) for turning the transistor on is input to the gate (or base) of the transistor. That means.
  • an object of the present invention is to provide a semiconductor device in which a normally-off type transistor and a normally-on type transistor are cascode-connected, and capable of improving breakdown resistance against overvoltage.
  • a semiconductor device includes a normally-off type first transistor, a normally-on type second transistor, and a normally-on type third transistor.
  • the transistor and the second transistor are cascode-connected, the third transistor is connected in parallel to the second transistor, and each of the second transistor and the third transistor is turned off.
  • the breakdown voltage is higher than the off breakdown voltage of the first transistor and the turn-on time of the third transistor is shorter than the turn-on time of the second transistor (first structure).
  • the semiconductor device having the first structure further includes a diode, a power supply terminal, and a ground terminal, and each of the first transistor, the second transistor, and the third transistor includes a first electrode, a second transistor, and a third transistor.
  • Two electrodes and a control electrode, and the power supply terminal is connected to the first electrode of the second transistor and the first electrode of the third transistor.
  • the second electrode and the second electrode of the third transistor are connected to the first electrode of the first transistor, and the second electrode of the first transistor is the ground terminal.
  • the cathode electrode of the diode is connected to the power supply terminal side, and the anode power of the diode is connected to the control electrode side of the third transistor.
  • the diode is provided between the power supply terminal and the control electrode of the third transistor so that the avalanche voltage of the diode is between the power supply terminal and the ground terminal. It is also possible to adopt a configuration (second configuration) that is larger than the rated voltage between them and not more than the off breakdown voltage of the third transistor.
  • the second transistor and the third transistor may be formed by the same wafer process (third configuration).
  • the second transistor and the third transistor may be formed on one semiconductor chip (fourth configuration).
  • the semiconductor device having any one of the first to fifth configurations may have a configuration (sixth configuration) in which each of the second transistor and the third transistor is a transistor using a wide bandgap semiconductor.
  • the transistor using the wide band gap semiconductor may be a gallium nitride (GaN) transistor (seventh configuration).
  • FIG. 1 is a diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. It is a figure which shows the structure of the semiconductor device which concerns on 2nd Embodiment of this invention. It is a top view which shows schematic structure of the semiconductor device which concerns on 3rd Embodiment of this invention.
  • FIG. 1 is a diagram showing a configuration of a semiconductor device 1 according to the present embodiment.
  • the semiconductor device 1 according to this embodiment includes a normally-off transistor Q1, normally-on transistors Q2 and Q3, resistors R1 and R2, a ground terminal T1, a power supply terminal T2, and a control terminal T3.
  • the normally-on type transistors Q2 and Q3 are transistors whose off breakdown voltage is higher than that of the normally-off type transistor Q1, and the normally-on type transistor Q3 is a transistor whose turn-on time is shorter than that of the normally-on type transistor Q2.
  • the normally-on transistor Q2 is a high-power transistor (power transistor with a maximum power consumption of about 10 W or more), and the normally-on transistor Q3 is a power transistor not intended for a large power (a power transistor with a maximum power consumption of less than about 10 W).
  • the turn-on time of the normally-on transistor Q3 can be made shorter than the turn-on time of the normally-on transistor Q2.
  • the normally-off transistor Q1 is an N-channel MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and the normally-on transistors Q2 and Q3 are gallium nitride (GaN) N-channel heterojunction field effect transistors.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • GaN gallium nitride
  • a normally-off type transistor Q1 and a normally-on type transistor Q2 are cascade-connected, and are provided between the ground terminal T1 and the power supply terminal T2. That is, the ground terminal T1 is connected to the source electrode of the normally-off transistor Q1, the drain electrode of the normally-off transistor Q1 is connected to the source electrode of the normally-on transistor Q2, and the drain electrode of the normally-on transistor Q2 is It is connected to the power supply terminal T2.
  • the gate electrode of the normally-off transistor Q1 is connected to the control terminal T3, and the gate electrode of the normally-on transistor Q2 is connected to the ground terminal T1 via the resistor R1.
  • a normally-on transistor Q3 is connected in parallel to the normally-on transistor Q2. That is, the source electrode of normally-on type transistor Q3 is connected to the source electrode of normally-on type transistor Q2, and the drain electrode of normally-on type transistor Q3 is connected to the drain electrode of normally-on type transistor Q2.
  • the gate electrode of the normally-off transistor Q3 is connected to the ground terminal T1 via the resistor R2.
  • ground terminal T1 and the source electrode of the normally-off transistor Q1 may be formed of separate conductive members, or may be formed of the same conductive member.
  • power supply terminal T2 and the drain electrodes of the normally-on transistors Q2 and Q3 may be composed of separate conductive members, or may be composed of the same conductive member.
  • control terminal T3 and the gate electrode of the normally-off transistor Q1 may be formed of separate conductive members, or may be formed of the same conductive member.
  • the semiconductor device 1 according to the present embodiment responds to on / off of voltage application to the control terminal T3. Performs switching operation. Instead of switching on / off the voltage application to the control terminal T3, the level of the voltage signal supplied to the control terminal T3 may be switched between two types, a high level and a low level.
  • the gate-source voltage of the normally-off transistor Q1 becomes higher than the threshold voltage and lower than the threshold voltage, and the normally-off transistor Q1 shifts from the on state to the off state.
  • the drain current does not flow to the normally-off transistor Q1, but the normally-on transistors Q2 and Q3 are kept on, so the drain electrode of the normally-off transistor Q1 and the sources of the normally-on transistors Q2 and Q3.
  • the potential between the electrodes increases.
  • the gate-source voltages of the normally-on transistors Q2 and Q3 change from the threshold voltage to less than the threshold voltage, and the normally-on transistors Q2 and Q3 shift from the on state to the off state.
  • the threshold voltage is a gate-source voltage when the transistor reaches the on state, and is a positive voltage in the case of a normally-off transistor, and a negative voltage in the case of a normally-on transistor.
  • the semiconductor device 1 since the semiconductor device 1 according to this embodiment includes normally-on transistors Q2 and Q3 with high off breakdown voltage, the power supply terminal T2 when the normally-off transistor Q1 and the normally-on transistors Q2 and Q3 are in the off state. Even if a high voltage is applied between the capacitor and the ground terminal, it is not destroyed.
  • the normally-off transistor Q1 a power transistor not having a rated voltage equal to or lower than 1/10 of the rated voltage of the semiconductor device 1 according to the present embodiment (a power transistor having a maximum power consumption of less than about 10 W).
  • the normally-on transistor Q2 has superior switching characteristics and conduction characteristics, and the semiconductor device 1 as a whole according to the present embodiment has the advantages of the normally-on type transistor Q2 such as high breakdown voltage and good switching characteristics and conduction characteristics.
  • a semiconductor device for high power that performs a normally-off operation capable of interrupting a current flowing between the power supply terminal T2 and the ground terminal T1 without applying voltage to the control terminal T3 can be obtained.
  • an overvoltage such as ESD that instantaneously becomes much larger than the off-breakdown voltage of normally-on transistors Q2 and Q3 may be applied to power supply terminal T2.
  • this overvoltage countermeasure is realized by a normally-on transistor Q3.
  • the potential of the drain electrode of the mullion transistor Q2 starts to drop.
  • the normally-on transistor Q2 which is a high power transistor, has a long turn-on time. Therefore, if the normally-on transistor Q3 is not provided, the normally-on transistor Q2 is turned on before the normally-on transistor Q2 is turned on. The drain-source voltage of the transistor Q2 exceeds the off breakdown voltage of the normally-on transistor Q2.
  • the normally-on transistor Q3 When the potential between the gate electrode of the normally-on transistor Q3 and the resistor R2 rises and the gate-source voltage of the normally-on transistor Q3 becomes equal to or higher than the threshold voltage, the normally-on transistor Q3 is turned on.
  • an avalanche diode may be connected in parallel to the normally-off transistor Q1.
  • the turn-on time of the normally-on transistor Q3 is shorter than the time required for the drain-source voltage of the normally-on transistor Q2 to reach the off-breakdown voltage of the normally-on transistor Q2 due to the assumed rise of the overvoltage. desirable. As a result, it is possible to prevent the normally-on transistor Q2 from being destroyed by application of an assumed overvoltage (for example, an ESD human body model).
  • an assumed overvoltage for example, an ESD human body model
  • the turn-on time of the normally-on transistor Q3 is limited to a time shorter than the time required for the drain-source voltage of the normally-on transistor Q2 to reach the off-breakdown voltage of the normally-on transistor Q2 due to the assumed overvoltage rise. It is not necessary that the turn-on time of the normally-on transistor Q2 be shorter. If the turn-on time of normally-on transistor Q3 is shorter than the turn-on time of normally-on transistor Q2, the normally-on transistor Q2 is turned on when an overvoltage is applied without providing the normally-on transistor Q3 (described above) Compared with the second plan), it is possible to reduce the possibility of the normally-on transistor Q2 being destroyed by the application of an overvoltage.
  • a MOSFET is used as the normally-off transistor Q1, but an IGBT (Insulated Gate Bipolar Transistor) or the like may be used instead of the MOSFET.
  • the normally-off transistor Q1 performs a switching operation in accordance with the voltage or current applied to the control terminal T3. If the transistor is a normally-off transistor whose off breakdown voltage is lower than that of the normally-on transistors Q2 and Q3, It is not limited.
  • a gallium nitride (GaN) -based heterojunction field effect transistor is used as the normally-on transistor Q2.
  • a gallium nitride (GaN) -based heterojunction field effect transistor instead of a gallium nitride (GaN) -based heterojunction field effect transistor, a J-FET ( Junction-Field Effect Transistor) or the like may be used.
  • the normally-on transistor Q2 is not limited to the transistors exemplified above as long as the normally-off transistor Q2 has a higher off breakdown voltage than the normally-off transistor Q1.
  • a transistor using a wide band gap semiconductor such as gallium nitride (GaN) or silicon carbide (SiC) is suitable for the normally-on transistor Q2 because it has a high off breakdown voltage.
  • a gallium nitride (GaN) transistor has a high saturation electron velocity and can operate at high speed. Therefore, by using the normally-on transistors Q2 and Q3 as gallium nitride (GaN) transistors, the semiconductor device 1 according to the present embodiment can have a high breakdown voltage and a high speed operation.
  • the wide band gap semiconductor means a semiconductor having a wider band gap than silicon (Si).
  • a gallium nitride (GaN) -based heterojunction field effect transistor is used as the normally-on transistor Q3 similarly to the normally-on transistor Q2, but a gallium nitride (GaN) -based heterojunction field effect transistor is used.
  • GaN gallium nitride
  • J-FET J-FET or the like, it may be used.
  • the normally-on transistor Q3 is not limited to the transistors exemplified above as long as the normally-on transistor Q3 has a higher off breakdown voltage than the normally-off transistor Q1 and has a shorter turn-on time than the normally-on transistor Q2.
  • the semiconductor device 1 includes the resistors R1 and R2 as electronic components other than the transistors and the terminals, the semiconductor device 1 may be configured not to include the resistor R1. Further, when an overvoltage is applied to the power supply terminal T2 when the normally-off transistor Q1 and the normally-on transistors Q2 and Q3 are off, it is possible to secure a function of increasing the potential of the gate electrode of the normally-on transistor Q3. In such a case, the resistor R2 may be omitted.
  • a resistor other than the resistors R1 and R2 a capacitor, a diode, a wire, and the like may be provided. Electronic components that can be added to the semiconductor device 1 according to the present embodiment are not limited to the electronic components exemplified above.
  • FIG. 2 A semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. In FIG. 2, the same parts as those in FIG.
  • FIG. 2 is a diagram showing a configuration of the semiconductor device 2 according to the present embodiment.
  • the semiconductor device 2 according to the present embodiment has a configuration in which a diode D1 is added to the semiconductor device 1 according to the first embodiment.
  • the cathode electrode of the diode D1 is connected to the power supply terminal T2, and the anode electrode of the diode D1 is connected to the normally-on transistor Q3.
  • the avalanche voltage of the diode D1 is larger than the rated voltage (rated voltage between the power supply terminal T2 and the ground terminal T1) of the semiconductor device 2 according to this embodiment, and is not more than the off breakdown voltage of the normally-on transistor Q3.
  • the cathode electrode of the diode D1, the power supply terminal T2, and the drain electrodes of the normally-on transistors Q2 and Q3 may be composed of separate conductive members, or may be composed of the same conductive member. .
  • the anode electrode of the diode D1 and the gate electrode of the normally-on transistor Q3 may be formed of separate conductive members, or may be formed of the same conductive member.
  • the semiconductor device 2 In a state where the ground terminal T1 is held at the ground potential and the power supply voltage is applied to the power supply terminal T2, the semiconductor device 2 according to the present embodiment responds to on / off of voltage application to the control terminal T3. Performs switching operation.
  • the cathode electrode of the diode D1 No current flows between the anode electrodes.
  • the semiconductor device 2 according to the present embodiment performs the same switching operation as the semiconductor device 1 according to the first embodiment. . That is, when the voltage application to the control terminal T3 shifts from on to off, the normally-off transistor Q1 and the normally-on transistors Q2 and Q3 shift from the on state to the off state. When the voltage application to the control terminal T3 shifts from off to on, the normally-off transistor Q1 and the normally-on transistors Q2 and Q3 shift from the off state to the on state.
  • the semiconductor device 2 includes the normally-on transistors Q2 and Q3 having high off breakdown voltage, and thus the normally-off transistor Q1 and the normally-on transistor Q2 are provided.
  • the normally-off transistor Q1 and the normally-on transistor Q2 are provided.
  • the semiconductor device 2 according to the present embodiment realizes the countermeasure against overvoltage by the normally-on transistor Q3, as in the semiconductor device 1 according to the first embodiment of the present invention.
  • the voltage between the cathode electrode and the anode electrode of the diode D1 becomes equal to or higher than the avalanche voltage, and a current flows between the cathode electrode and the anode electrode of the diode D1 and the gate of the normally-on transistor Q3.
  • the potential of the electrode rises. Since the normally-on transistor Q3 shifts from the off state to the on state due to the rise in the potential of the gate electrode, the normally-on transistor Q2 is normally turned on before the drain-source voltage exceeds the off-breakdown voltage of the normally-on transistor Q2.
  • the potential of the drain electrode of the type transistor Q2 can be lowered. As a result, it is possible to prevent the normally-on transistor Q2 from being destroyed because the drain-source voltage of the normally-on transistor Q2 exceeds the OFF breakdown voltage of the normally-on transistor Q2.
  • a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG.
  • the semiconductor device according to the third embodiment of the present invention has the same configuration as the semiconductor device 1 according to the first embodiment shown in FIG. In FIG. 3, the same parts as those in FIG.
  • FIG. 3 is a top view showing a schematic structure of the semiconductor device 3 according to the present embodiment.
  • the normally-on transistors Q2 and Q3 of the semiconductor device 3 according to this embodiment are formed by the same wafer process.
  • the electrical characteristics of normally-on type transistors Q2 and Q3 can be made comparable.
  • the normally-on transistor Q3 is turned on so that the breakdown voltage of the normally-on transistor Q2 does not break down. It is easy to adjust the timing.
  • the switching characteristics of the normally-on transistors Q2 and Q3 can be set to the same level, the difference between the turn-on time of the normally-on transistor Q2 and the turn-on time of the normally-on transistor Q3 can be set according to the set value. It becomes easy.
  • the wafer process refers to a process of forming elements constituting a semiconductor device on a semiconductor wafer substrate, and the same wafer process refers to a process of the same type performed simultaneously on the same semiconductor wafer. That means.
  • normally-on transistors Q2 and Q3 are formed on one semiconductor chip 4 as shown in FIG.
  • the normally-on transistors Q2 and Q3 in the semiconductor device 3 according to the present embodiment at a low cost and in a small space.
  • the normally-on transistors Q2 and Q3 can be arranged side by side on one semiconductor chip 4, the electrical characteristics of the normally-on transistors Q2 and Q3 can be made more similar.
  • the gate electrode of the normally-on transistor Q2 is composed of a lower gate electrode Q2DG and an upper gate electrode Q2UG.
  • the rectangular region 5 as viewed from above is a conductive portion between the lower gate electrode Q2DG and the upper gate electrode Q2UG, and is formed between the lower gate electrode Q2DG and the upper gate electrode Q2UG in the thickness direction of the semiconductor chip 4.
  • the source electrode of the normally-on transistor Q2 is composed of a lower source electrode Q2DS and an upper source electrode Q2US.
  • the rectangular region 6 in a top view is a conductive portion between the lower source electrode Q2DS and the upper source electrode Q2US, and is formed between the lower source electrode Q2DS and the upper source electrode Q2US in the thickness direction of the semiconductor chip 4.
  • the drain electrode of the normally-on transistor Q2 is composed of a lower drain electrode Q2DD and an upper drain electrode Q2UD.
  • the rectangular region 7 in a top view is a conductive portion between the lower drain electrode Q2DD and the upper drain electrode Q2UD, and is formed between the lower drain electrode Q2DD and the upper drain electrode Q2UD in the thickness direction of the semiconductor chip 4.
  • the gate electrode of the normally-on transistor Q3 is composed of a lower gate electrode Q3DG and an upper gate electrode Q3UG.
  • the rectangular region 8 when viewed from above is a conductive portion between the lower gate electrode Q3DG and the upper gate electrode Q3UG, and is formed between the lower gate electrode Q3DG and the upper gate electrode Q3UG in the thickness direction of the semiconductor chip 4.
  • the source electrode of the normally-on transistor Q3 is composed of a lower source electrode Q3DS and an upper source electrode Q3US.
  • the rectangular region 9 as viewed from above is a conductive portion between the lower source electrode Q3DS and the upper source electrode Q3US, and is formed between the lower source electrode Q3DS and the upper source electrode Q3US in the thickness direction of the semiconductor chip 4.
  • the drain electrode of the normally-on transistor Q3 is composed of a lower drain electrode Q3DD and an upper drain electrode Q3UD.
  • the rectangular region 10 in a top view is a conductive portion between the lower drain electrode Q3DD and the upper drain electrode Q3UD, and is formed between the lower drain electrode Q3DD and the upper drain electrode Q3UD in the thickness direction of the semiconductor chip 4.
  • the upper source electrode Q2US of the normally-on transistor Q2 and the upper source electrode Q3US of the normally-on transistor Q3 are formed of the same conductive layer (the same member), and the upper drain electrode Q2UD of the normally-on transistor Q2 and the The upper drain electrode Q3UD of the mullion transistor Q3 is formed by the same conductive layer (same member). That is, all of the electrical connection paths for connecting the normally-on type transistors Q2 and Q3 in parallel are formed on the semiconductor chip 4.
  • the semiconductor device described above includes a normally-off type first transistor (Q1), a normally-on type second transistor (Q2), and a normally-on type third transistor (Q3).
  • the transistor (Q1) and the second transistor (Q2) are cascode-connected, the third transistor (Q3) is connected in parallel to the second transistor (Q3), and
  • the off breakdown voltages of the second transistor (Q2) and the third transistor (Q3) are higher than the off breakdown voltage of the first transistor (Q1), and the turn-on time of the third transistor (Q3) is the second
  • This is a configuration (first configuration) that is shorter than the turn-on time of the transistor (Q2).
  • the third transistor when an overvoltage is applied to the semiconductor device, the third transistor can be quickly shifted from the off state to the on state, so that the connection point between the first transistor and the second transistor The potential can be lowered before the potential becomes too large. Accordingly, it is possible to prevent the voltage applied to the second transistor from exceeding the off-breakdown voltage and destroying the second transistor.
  • the semiconductor device having the first configuration further includes a diode (D1), a power supply terminal (T2), and a ground terminal (T1), and the first transistor (Q1) and the second transistor (Q2).
  • the third transistor (Q3) each have a first electrode, a second electrode, and a control electrode, and the power supply terminal (T2) is the first electrode of the second transistor (Q2).
  • the second electrode of the first transistor (Q1) is connected to the ground terminal (T1), and the power supply end
  • the cathode terminal of the diode (D1) is connected to the (T2) side
  • the anode terminal of the diode (D1) is connected to the control electrode side of the third transistor (Q3).
  • T2) and the control electrode of the third transistor (Q3) are provided with the diode (D1), and the avalanche voltage of the diode (D1) is the same as the power supply terminal (T2) and the A configuration (second configuration) that is larger than the rated voltage with respect to the ground terminal (T1) and not more than the off breakdown voltage of the third transistor (Q3) may be employed.
  • the semiconductor device when the semiconductor device performs a switching operation within the rated voltage range, current can be prevented from flowing between the cathode electrode and the anode electrode of the diode.
  • a current flows between the cathode electrode and the anode electrode of the diode, and the third transistor can be automatically shifted from the off state to the on state.
  • the potential of the connection point between the first transistor and the second transistor can be lowered before the potential becomes too large. Accordingly, it is possible to prevent the voltage applied to the second transistor from exceeding the off-breakdown voltage and destroying the second transistor.
  • the second transistor (Q2) and the third transistor (Q3) are formed by the same wafer process (third configuration). ).
  • the electrical characteristics of the second transistor and the third transistor in particular, the off-breakdown voltage between the source electrode and the drain electrode of the second transistor and the third transistor are approximately the same. It is easy to adjust the timing at which the third transistor is turned on so that the breakdown voltage breakdown of the second transistor does not occur.
  • the switching characteristics of the second transistor and the third transistor can be made comparable, the difference between the turn-on time of the second transistor and the turn-on time of the third transistor can be set according to the set value. It becomes easy.
  • the second transistor (Q2) and the third transistor (Q3) are formed on one semiconductor chip (fourth Configuration).
  • the second transistor and the third transistor in the semiconductor device with low cost and a small space.
  • the second transistor and the third transistor can be arranged side by side on one semiconductor chip, the electrical characteristics of the second transistor and the third transistor can be made more similar.
  • the second transistor (Q2) and the third transistor (Q3) are transistors each using a wide band gap semiconductor (sixth Configuration).
  • a transistor using a wide bandgap semiconductor has a high off-breakdown voltage, so that the off-breakdown voltage of the second transistor and the third transistor and thus the breakdown voltage of the semiconductor device can be increased.
  • the transistor using the wide band gap semiconductor may be a gallium nitride (GaN) transistor (seventh configuration).
  • the gallium nitride (GaN) -based transistor has a high saturation electron velocity and can operate at high speed, so that it is possible to easily increase the breakdown voltage and the high-speed operation of the semiconductor device.

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Abstract

　半導体装置は、ノーマリオフ型の第１のトランジスタと、ノーマリオン型の第２のトランジスタと、ノーマリオン型の第３のトランジスタとを備えている。前記第１のトランジスタと前記第２のトランジスタとがカスコード接続されており、前記第３のトランジスタが前記第２のトランジスタに対して並列に接続されている。前記第２のトランジスタ及び前記第３のトランジスタの各オフ耐圧が前記第１のトランジスタのオフ耐圧より高く、前記第３のトランジスタのターンオン時間が前記第２のトランジスタのターンオン時間より短い。

Description

半導体装置
　本発明は、ノーマリオフ型トランジスタとノーマリオン型トランジスタをカスコード接続した半導体装置に関し、特に過電圧保護機能を有する半導体装置に関する。
　過電圧保護機能を有する半導体装置においては、静電気放電（ＥＳＤ：Electrostatic　Discharge）等の過電圧から上記装置を保護するため、上記装置内のトランジスタの構造を上記過電圧に耐えうる構造に改良する工夫、或いは、上記装置に過電圧保護回路を設置する工夫がなされている。
　ここで、半導体装置へのＥＳＤの印加について説明する。これは、半導体装置外部の物体（例えば人体や搬送装置など）に帯電した高電圧の静電気が、上記物体と上記半導体装置との接触によって上記半導体装置の内部に流れ込むものである。例えば、帯電した人体と半導体装置との接触による半導体装置へのＥＳＤの印加をモデル化したヒューマンボディモデルでは、半導体装置に印加される放電電流がピークに達するまでの立ち上がり時間が１０ｎｓｅｃで、放電電流のピーク値は数Ａ程度である。半導体装置の電源端子から上記放電電流が流れ込む場合、上記半導体装置がオフ状態であれば、上記電源端子に電荷が溜まり、上記電源端子の電位が急上昇し、上記電源端子には瞬間的に２ｋＶ程度の過電圧が印加される。
　特許文献１では、高耐圧を有するノーマリオン型のヘテロ接合電界効果トランジスタとノーマリオフ型の絶縁ゲート型電界効果トランジスタをモノリシックに形成し、それらをカスコード接続した半導体装置において、ノーマリオフ型の絶縁ゲート型電界効果トランジスタにアバランシェダイオードを並列に接続している。これにより、ノーマリオフ型の絶縁ゲート型電界効果トランジスタに高電圧が印加されることによってノーマリオフ型の絶縁ゲート型電界効果トランジスタが破壊される事態を防止している。
特開２００６－３５１６９１号公報
　しかしながら、ノーマリオフ型トランジスタとノーマリオン型トランジスタをカスコード接続した半導体装置において、上記装置の電源端子にＥＳＤ等の過電圧が印加された際に初めに電圧が上昇するのは、上記ノーマリオフ型トランジスタではなく上記ノーマリオン型トランジスタである。したがって、上記ノーマリオン型トランジスタに対して過電圧対策を講じる必要がある。
　上記ノーマリオン型トランジスタに講じる過電圧対策としては、以下の２つの案が考えられる。第１の案は、上記ノーマリオン型トランジスタのオフ耐圧を、上記ノーマリオン型トランジスタのドレイン－ソース間（或いはコレクタ－エミッタ間）に印加される電圧より高くする方法であり、第２の案は、上記ノーマリオン型トランジスタのドレイン－ソース間（或いはコレクタ－エミッタ間）に印加される電圧が上記ノーマリオン型トランジスタのオフ耐圧に達する前に、上記ノーマリオン型トランジスタをオン状態にし、上記ノーマリオン型トランジスタのドレイン－ソース間（或いはコレクタ－エミッタ間）の電位差が、上記トランジスタのオフ耐圧以上になるのを回避する方法である。ここで、トランジスタのオフ耐圧とは、トランジスタがオフ状態であるときに許容されるドレイン－ソース間電圧（コレクタ－エミッタ間電圧）の最大値である。
　第１の案に関しては、上記ノーマリオン型トランジスタのレイアウト構造をオフ耐圧向上に向け再設計する必要があり、この再設計にはオン抵抗増大などの特性悪化が伴う。また、上記カスコード接続した半導体装置で使用されているノーマリオン型トランジスタのオフ耐圧は、１ｋＶ程度であり、ＥＳＤで印加される電圧２ｋＶ程度よりもはるかに小さい。したがって、上記ノーマリオン型トランジスタのオフ耐圧を向上させたとしても、上記装置の電源端子に印加されたＥＳＤが直に上記ノーマリオン型トランジスタのドレイン（或いはコレクタ）に印加されれば上記ノーマリオン型トランジスタが破壊される。このため、第１の案は、現実的な改善策ではない。
　第２の案に関しては、上記カスコード接続した半導体装置において大電力パワートランジスタ（最大消費電力が１０Ｗ程度以上のパワートランジスタ）として使用されているノーマリオン型トランジスタのターンオン時間が３０ｎｓｅｃ程度であるのに対し、ＥＳＤでの立ち上がり時間が上述の通り１０ｎｓｅｃ程度であることから、上記ノーマリオン型トランジスタが大電力パワートランジスタである限り実現は難しい。ここで、トランジスタのターンオン時間とは、トランジスタのゲート（或いはベース）にトランジスタをオン状態にするための電圧信号（或いは電流信号）が入力されてから、トランジスタがオン状態になるまでに要する時間のことをいう。
　本発明は、上記の状況に鑑み、ノーマリオフ型トランジスタとノーマリオン型トランジスタをカスコード接続した半導体装置であって、過電圧に対する破壊耐量の向上を図ることができる半導体装置を提供することを目的とする。
　上記目的を達成するために本発明に係る半導体装置は、ノーマリオフ型の第１のトランジスタと、ノーマリオン型の第２のトランジスタと、ノーマリオン型の第３のトランジスタとを備え、前記第１のトランジスタと前記第２のトランジスタとがカスコード接続されており、前記第３のトランジスタが前記第２のトランジスタに対して並列に接続されており、前記第２のトランジスタ及び前記第３のトランジスタの各オフ耐圧が前記第１のトランジスタのオフ耐圧より高く、前記第３のトランジスタのターンオン時間が前記第２のトランジスタのターンオン時間より短い構成（第１の構成）とする。
　上記第１の構成の半導体装置において、ダイオードと、電源端子と、グランド端子とをさらに備え、前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタそれぞれが第１の電極、第２の電極、及び制御電極を有し、前記電源端子が前記第２のトランジスタの前記第１の電極及び前記第３のトランジスタの前記第１の電極に接続されており、前記第２のトランジスタの前記第２の電極及び前記第３のトランジスタの前記第２の電極が前記第１のトランジスタの前記第１の電極に接続されており、前記第１のトランジスタの前記第２の電極が前記グランド端子に接続されており、前記電源端子側に前記ダイオードのカソード電極が接続され、前記第３のトランジスタの前記制御電極側に前記ダイオードのアノード電極が接続されるように、前記電源端子と、前記第３のトランジスタの前記制御電極との間に、前記ダイオードが設けられており、前記ダイオードのアバランシェ電圧は、前記電源端子と前記グランド端子との間の定格電圧より大きく、前記第３のトランジスタのオフ耐圧以下である構成（第２の構成）としてもよい。
　上記第１の構成又は上記第２の構成の半導体装置において、前記第２のトランジスタ及び前記第３のトランジスタが、同一のウエハプロセスにより形成されている構成（第３の構成）としてもよい。
　上記第１から第３のいずれかの構成の半導体装置において、前記第２のトランジスタ及び前記第３のトランジスタが、一つの半導体チップ上に形成されている構成（第４の構成）としてもよい。
　上記第４の構成の半導体装置において、前記第２のトランジスタと前記第３のトランジスタとを並列接続するための電気的接続経路の全てが前記半導体チップ上に形成されている構成（第５の構成）としてもよい。
　上記第１から第５のいずれかの構成の半導体装置において、前記第２のトランジスタ及び前記第３のトランジスタそれぞれがワイドバンドギャップ半導体を用いたトランジスタである構成（第６の構成）としてもよい。
　上記第６の構成の半導体装置において、前記ワイドバンドギャップ半導体を用いたトランジスタが窒化ガリウム（ＧａＮ）系のトランジスタである構成（第７の構成）としてもよい。
　本発明によれば、ノーマリオフ型トランジスタとノーマリオン型トランジスタをカスコード接続した半導体装置において、過電圧に対する破壊耐量の向上を図ることができる。
本発明の第１実施形態に係る半導体装置の構成を示す図である。 本発明の第２実施形態に係る半導体装置の構成を示す図である。 本発明の第３実施形態に係る半導体装置の概略構造を示す上面図である。
［第１実施形態］
　本発明の第１実施形態に係る半導体装置について図１を参照して説明する。
　図１は本実施形態に係る半導体装置１の構成を示す図である。本実施形態に係る半導体装置１は、ノーマリオフ型トランジスタＱ１と、ノーマリオン型トランジスタＱ２及びＱ３と、抵抗Ｒ１及びＲ２と、グランド端子Ｔ１と、電源端子Ｔ２と、制御端子Ｔ３とを備えている。ノーマリオン型トランジスタＱ２及びＱ３はノーマリオフ型トランジスタＱ１よりオフ耐圧が高いトランジスタであり、ノーマリオン型トランジスタＱ３はノーマリオン型トランジスタＱ２よりターンオン時間が短いトランジスタである。ノーマリオン型トランジスタＱ２を大電力パワートランジスタ（最大消費電力が１０Ｗ程度以上のパワートランジスタ）とし、ノーマリオン型トランジスタＱ３を大電力向けでないパワートランジスタ（最大消費電力が１０Ｗ程度未満のパワートランジスタ）とすることで、ノーマリオン型トランジスタＱ３のターンオン時間をノーマリオン型トランジスタＱ２のターンオン時間よりも短くすることができる。
　ノーマリオフ型トランジスタＱ１はＮチャネルＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）であり、ノーマリオン型トランジスタＱ２及びＱ３は窒化ガリウム（ＧａＮ）系のＮチャネルヘテロ接合電界効果トランジスタである。
　ノーマリオフ型トランジスタＱ１及びノーマリオン型トランジスタＱ２がカスケード接続されており、グランド端子Ｔ１と電源端子Ｔ２との間に設けられている。すなわち、グランド端子Ｔ１がノーマリオフ型トランジスタＱ１のソース電極に接続されており、ノーマリオフ型トランジスタＱ１のドレイン電極がノーマリオン型トランジスタＱ２のソース電極に接続されており、ノーマリオン型トランジスタＱ２のドレイン電極が電源端子Ｔ２に接続されている。
　また、ノーマリオフ型トランジスタＱ１のゲート電極が制御端子Ｔ３に接続されており、ノーマリオン型トランジスタＱ２のゲート電極が抵抗Ｒ１を介してグランド端子Ｔ１に接続されている。
　さらに、ノーマリオン型トランジスタＱ３がノーマリオン型トランジスタＱ２に対して並列に接続されている。すなわち、ノーマリオン型トランジスタＱ３のソース電極がノーマリオン型トランジスタＱ２のソース電極に接続されており、ノーマリオン型トランジスタＱ３のドレイン電極がノーマリオン型トランジスタＱ２のドレイン電極に接続されている。
　また、ノーマリオフ型トランジスタＱ３のゲート電極が抵抗Ｒ２を介してグランド端子Ｔ１に接続されている。
　なお、グランド端子Ｔ１とノーマリオフ型トランジスタＱ１のソース電極とは別個の導電性部材で構成されていてもよく、同一の導電性部材で構成されていてもよい。同様に、電源端子Ｔ２とノーマリオン型トランジスタＱ２及びＱ３の各ドレイン電極とは別個の導電性部材で構成されていてもよく、同一の導電性部材で構成されていてもよい。同様に、制御端子Ｔ３とノーマリオフ型トランジスタＱ１のゲート電極とは別個の導電性部材で構成されていてもよく、同一の導電性部材で構成されていてもよい。
　次に、上記構成の本実施形態に係る半導体装置１の動作について説明する。グランド端子Ｔ１がグランド電位に保持されており、電源端子Ｔ２に電源電圧が印加されている状態において、本実施形態に係る半導体装置１は、制御端子Ｔ３への電圧印加のオン、オフに応じてスイッチング動作を行う。なお、制御端子Ｔ３への電圧印加のオン、オフを切り替える代わりに、制御端子Ｔ３に供給される電圧信号のレベルをＨｉｇｈレベルとＬｏｗレベルの２種類で切り替えても良い。
　制御端子Ｔ３への電圧印加がオンからオフに移行すると、ノーマリオフ型トランジスタＱ１のゲート－ソース間電圧が閾値電圧以上から閾値電圧未満になり、ノーマリオフ型トランジスタＱ１がオン状態からオフ状態に移行する。これにより、ノーマリオフ型トランジスタＱ１にドレイン電流が流れなくなるが、ノーマリオン型トランジスタＱ２及びＱ３はオン状態を維持しているため、ノーマリオフ型トランジスタＱ１のドレイン電極とノーマリオン型トランジスタＱ２及びＱ３の各ソース電極との間の電位が上昇する。そして、ノーマリオン型トランジスタＱ２及びＱ３の各ゲート－ソース間電圧が閾値電圧以上から閾値電圧未満になり、ノーマリオン型トランジスタＱ２及びＱ３がオン状態からオフ状態に移行する。ここで、閾値電圧とは、トランジスタがオン状態に達するときのゲート－ソース間電圧であり、ノーマリオフ型トランジスタの場合には正電圧となり、ノーマリオン型トランジスタの場合には負電圧となる。
　制御端子Ｔ３への電圧印加がオフからオンに移行すると、ノーマリオフ型トランジスタＱ１のゲート－ソース間電圧が閾値電圧未満から閾値電圧以上になり、ノーマリオフ型トランジスタＱ１がオフ状態からオン状態に移行する。これにより、ノーマリオフ型トランジスタＱ１にドレイン電流が流れ始めるが、ノーマリオン型トランジスタＱ２及びＱ３はオフ状態を維持しているため、ノーマリオフ型トランジスタＱ１のドレイン電極とノーマリオン型トランジスタＱ２及びＱ３の各ソース電極との間の電位が下降する。そして、ノーマリオン型トランジスタＱ２及びＱ３の各ゲート－ソース間電圧が閾値電圧未満から閾値電圧以上になり、ノーマリオン型トランジスタＱ２及びＱ３がオフ状態からオン状態に移行する。
　本実施形態に係る半導体装置１は、オフ耐圧が高いノーマリオン型トランジスタＱ２及びＱ３を備えているため、ノーマリオフ型トランジスタＱ１並びにノーマリオン型トランジスタＱ２及びＱ３がそれぞれオフ状態であるときに電源端子Ｔ２とグランド端子との間に高い電圧が印加されても破壊されない。ノーマリオフ型トランジスタＱ１を、本実施形態に係る半導体装置１の定格電圧の１０分の１以下の定格電圧を有する大電力向けでないパワートランジスタ（最大消費電力が１０Ｗ程度未満のパワートランジスタ）とすることで、ノーマリオン型トランジスタＱ２のスイッチング特性、導通特性が優位となり、本実施形態に係わる半導体装置１全体としては、高耐圧でスイッチング特性、導通特性が良好であるというノーマリオン型トランジスタＱ２の長所を有し、かつ、制御端子Ｔ３に電圧印加が無い状態で、電源端子Ｔ２とグランド端子Ｔ１の間に流れる電流を遮断可能なノーマリオフ動作を行う大電力向けの半導体装置とすることが出来る。
　しかしながら、瞬間的にノーマリオン型トランジスタＱ２及びＱ３のオフ耐圧よりもはるかに大きくなるＥＳＤなどの過電圧が電源端子Ｔ２に印加される場合がある。本実施形態に係る半導体装置１は、この過電圧対策をノーマリオン型トランジスタＱ３によって実現している。
　ノーマリオフ型トランジスタＱ１並びにノーマリオン型トランジスタＱ２及びＱ３がそれぞれオフ状態であるときに電源端子Ｔ２に過電圧が印加されると、ノーマリオン型トランジスタＱ２のドレイン電極の電位が上昇するとともに、ノーマリオン型トランジスタＱ２のドレイン－ゲート間容量が満充電状態になるまでノーマリオン型トランジスタＱ２のドレイン電極とゲート電極との間に電流が流れ、抵抗Ｒ１での電圧降下によりノーマリオン型トランジスタＱ２のゲート電極と抵抗Ｒ１との間の電位が上昇する。ノーマリオン型トランジスタＱ２のゲート電極と抵抗Ｒ１との間の電位が上昇してノーマリオン型トランジスタＱ２のゲート－ソース間電圧が閾値電圧以上になると、ノーマリオン型トランジスタＱ２がオン状態になり、ノーマリオン型トランジスタＱ２のドレイン電極の電位が下降し始める。ところが、大電力パワートランジスタであるノーマリオン型トランジスタＱ２はターンオン時間が長いので、ノーマリオン型トランジスタＱ３を設けない構成にしてしまうと、ノーマリオン型トランジスタＱ２がオン状態になる前に、ノーマリオン型トランジスタＱ２のドレイン－ソース間電圧がノーマリオン型トランジスタＱ２のオフ耐圧を超えてしまう。
　本実施形態に係る半導体装置１では、ノーマリオフ型トランジスタＱ１並びにノーマリオン型トランジスタＱ２及びＱ３がそれぞれオフ状態であるときに電源端子Ｔ２に過電圧が印加されると、上記の動作に加えて、ノーマリオン型トランジスタＱ３のドレイン電極の電位（＝ノーマリオン型トランジスタＱ２のドレイン電極の電位）が上昇するとともに、ノーマリオン型トランジスタＱ３のドレイン－ゲート間容量が満充電状態になるまでノーマリオン型トランジスタＱ３のドレイン電極とゲート電極との間に電流が流れ、抵抗Ｒ２での電圧降下によりノーマリオン型トランジスタＱ３のゲート電極と抵抗Ｒ２との間の電位が上昇する。ノーマリオン型トランジスタＱ３のゲート電極と抵抗Ｒ２との間の電位が上昇してノーマリオン型トランジスタＱ３のゲート－ソース間電圧が閾値電圧以上になると、ノーマリオン型トランジスタＱ３がオン状態になり、ノーマリオン型トランジスタＱ３のドレイン電極の電位（＝ノーマリオン型トランジスタＱ２のドレイン電極の電位）が下降し始める。大電力パワートランジスタでないノーマリオン型トランジスタＱ３はノーマリオン型トランジスタＱ２よりもターンオン時間が短いので、ノーマリオン型トランジスタＱ２のドレイン－ソース間電圧がノーマリオン型トランジスタＱ２のオフ耐圧を超える前に、ノーマリオン型トランジスタＱ２のドレイン電極の電位を下げることができる。これにより、ノーマリオン型トランジスタＱ２のドレイン－ソース間電圧がノーマリオン型トランジスタＱ２のオフ耐圧以上になってノーマリオン型トランジスタＱ２が破壊されることを防止することができる。
　ノーマリオン型トランジスタＱ３がオン状態になることで、オフ状態であるノーマリオフ型トランジスタＱ１のドレイン電極の電位が大きくなるため、ノーマリオフ型トランジスタＱ１に対しても過電圧対策を講じることが望ましい。例えば、特許文献１と同様に、ノーマリオフ型トランジスタＱ１にアバランシェダイオードを並列に接続するようにしても良い。
　ここで、ノーマリオン型トランジスタＱ３のターンオン時間は、想定する過電圧の立ち上がりによってノーマリオン型トランジスタＱ２のドレイン－ソース間電圧がノーマリオン型トランジスタＱ２のオフ耐圧に達するのに要する時間よりも短いことが望ましい。これにより、想定する過電圧の印加（例えばＥＳＤのヒューマンボディモデル）によりノーマリオン型トランジスタＱ２が破壊されることを防止することができる。
　ただし、ノーマリオン型トランジスタＱ３のターンオン時間は、想定する過電圧の立ち上がりによってノーマリオン型トランジスタＱ２のドレイン－ソース間電圧がノーマリオン型トランジスタＱ２のオフ耐圧に達するのに要する時間よりも短い時間に限定されることはなく、ノーマリオン型トランジスタＱ２のターンオン時間よりも短ければ良い。ノーマリオン型トランジスタＱ３のターンオン時間がノーマリオン型トランジスタＱ２のターンオン時間よりも短ければ、ノーマリオン型トランジスタＱ３を設けずに過電圧が印加されるとノーマリオン型トランジスタＱ２をオン状態にする構成（上述した第２の案）に比べて、過電圧の印加によりノーマリオン型トランジスタＱ２が破壊されるおそれを低減することができる。
　本実施形態では、ノーマリオフ型トランジスタＱ１としてＭＯＳＦＥＴを用いたが、ＭＯＳＦＥＴの代わりに、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）などを用いても良い。ノーマリオフ型トランジスタＱ１は、制御端子Ｔ３に印加される電圧或いは電流に応じてスイッチング動作を行い、ノーマリオン型トランジスタＱ２及びＱ３よりもオフ耐圧の低いノーマリオフ型トランジスタであれば、上記において例示したトランジスタに限定されるものではない。
　また、本実施形態では、ノーマリオン型トランジスタＱ２として窒化ガリウム（ＧａＮ）系のヘテロ接合電界効果トランジスタを用いたが、窒化ガリウム（ＧａＮ）系のヘテロ接合電界効果トランジスタの代わりに、Ｊ－ＦＥＴ（Junction-　Field　Effect　Transistor）などを用いても良い。ノーマリオン型トランジスタＱ２は、ノーマリオフ型トランジスタＱ１よりもオフ耐圧が高いノーマリオフ型トランジスタであれば、上記において例示したトランジスタに限定されるものではない。
　なお、窒化ガリウム（ＧａＮ）やシリコンカーバイド（ＳｉＣ）などのワイドバンドギャップ半導体を用いたトランジスタは、オフ耐圧が高いので、ノーマリオン型トランジスタＱ２に好適である。また、窒化ガリウム（ＧａＮ）系のトランジスタは、飽和電子速度が大きく高速動作が可能である。したがって、ノーマリオン型トランジスタＱ２及びＱ３を窒化ガリウム（ＧａＮ）系のトランジスタとすることで、本実施形態に係る半導体装置１の高耐圧化及び高速動作化を図ることができる。ここで、ワイドバンドギャップ半導体とは、シリコン（Ｓｉ）よりもバンドギャップが広い半導体をいう。
　また、本実施形態では、ノーマリオン型トランジスタＱ３としてノーマリオン型トランジスタＱ２と同様に窒化ガリウム（ＧａＮ）系のヘテロ接合電界効果トランジスタを用いたが、窒化ガリウム（ＧａＮ）系のヘテロ接合電界効果トランジスタの代わりに、Ｊ－ＦＥＴなどを用いても良い。ノーマリオン型トランジスタＱ３は、ノーマリオフ型トランジスタＱ１よりもオフ耐圧が高く、ノーマリオン型トランジスタＱ２よりもターンオン時間が短いノーマリオン型トランジスタであれば、上記において例示したトランジスタに限定されるものではない。
　また、本実施形態に係る半導体装置１は、トランジスタ及び端子以外の電子部品として抵抗Ｒ１及びＲ２を備えているが、抵抗Ｒ１を備えない構成にしても良い。また、ノーマリオフ型トランジスタＱ１並びにノーマリオン型トランジスタＱ２及びＱ３がそれぞれオフ状態であるときに電源端子Ｔ２に過電圧が印加されると、ノーマリオン型トランジスタＱ３のゲート電極の電位が上昇する機能を確保できるのであれば、抵抗Ｒ２を備えない構成にしても良い。また、トランジスタ及び端子以外の電子部品として抵抗Ｒ１及びＲ２以外の抵抗、コンデンサ、ダイオード、ワイヤなどを備える構成にしても良い。本実施形態に係る半導体装置１に追加しうる電子部品は、上記において例示した電子部品に限定されるものではない。
［第２実施形態］
　本発明の第２実施形態に係る半導体装置について図２を参照して説明する。なお、図２において図１と同一の部品については同一の符号を付してその説明を省略する。
　図２は本実施形態に係る半導体装置２の構成を示す図である。本実施形態に係る半導体装置２は、第１実施形態に係る半導体装置１に対してダイオードＤ１を追加した構成である。
　ダイオードＤ１のカソード電極が電源端子Ｔ２に接続されており、ダイオードＤ１のアノード電極がノーマリオン型トランジスタＱ３に接続されている。ダイオードＤ１のアバランシェ電圧は、本実施形態に係る半導体装置２の定格電圧（電源端子Ｔ２－グランド端子Ｔ１間の定格電圧）より大きく、ノーマリオン型トランジスタＱ３のオフ耐圧以下である。
　なお、ダイオードＤ１のカソード電極と電源端子Ｔ２並びにノーマリオン型トランジスタＱ２及びＱ３の各ドレイン電極とは別個の導電性部材で構成されていてもよく、同一の導電性部材で構成されていてもよい。同様に、ダイオードＤ１のアノード電極とノーマリオン型トランジスタＱ３のゲート電極とは別個の導電性部材で構成されていてもよく、同一の導電性部材で構成されていてもよい。
　次に、上記構成の本実施形態に係る半導体装置２の動作について説明する。グランド端子Ｔ１がグランド電位に保持されており、電源端子Ｔ２に電源電圧が印加されている状態において、本実施形態に係る半導体装置２は、制御端子Ｔ３への電圧印加のオン、オフに応じてスイッチング動作を行う。
　ダイオードＤ１のアバランシェ電圧が本実施形態に係る半導体装置２の定格電圧より大きいので、本実施形態に係る半導体装置２が定格電圧の範囲内でスイッチング動作を行っている場合、ダイオードＤ１のカソード電極とアノード電極の間に電流が流れることはない。
　したがって、本実施形態に係る半導体装置２が定格電圧の範囲内でスイッチング動作を行っている場合、本実施形態に係る半導体装置２は第１実施形態に係る半導体装置１と同様のスイッチング動作を行う。すなわち、制御端子Ｔ３への電圧印加がオンからオフに移行すると、ノーマリオフ型トランジスタＱ１並びにノーマリオン型トランジスタＱ２及びＱ３がオン状態からオフ状態に移行する。また、制御端子Ｔ３への電圧印加がオフからオンに移行すると、ノーマリオフ型トランジスタＱ１並びにノーマリオン型トランジスタＱ２及びＱ３がオフ状態からオン状態に移行する。
　本実施形態に係る半導体装置２は、第１実施形態に係る半導体装置１と同様に、オフ耐圧が高いノーマリオン型トランジスタＱ２及びＱ３を備えているため、ノーマリオフ型トランジスタＱ１並びにノーマリオン型トランジスタＱ２及びＱ３がそれぞれオフ状態であるときに電源端子Ｔ２とグランド端子との間に高い電圧が印加されても破壊されない。
　また、本実施形態に係る半導体装置２は、本発明の第１実施形態に係る半導体装置１と同様に、過電圧対策をノーマリオン型トランジスタＱ３によって実現している。
　電源端子Ｔ２に過電圧が印加されると、ダイオードＤ１のカソード電極－アノード電極間電圧がアバランシェ電圧以上になり、ダイオードＤ１のカソード電極とアノード電極の間に電流が流れてノーマリオン型トランジスタＱ３のゲート電極の電位が上昇する。このゲート電極の電位上昇によってノーマリオン型トランジスタＱ３がオフ状態からオン状態に移行するため、ノーマリオン型トランジスタＱ２のドレイン－ソース間電圧がノーマリオン型トランジスタＱ２のオフ耐圧を超える前に、ノーマリオン型トランジスタＱ２のドレイン電極の電位を下げることができる。これにより、ノーマリオン型トランジスタＱ２のドレイン－ソース間電圧がノーマリオン型トランジスタＱ２のオフ耐圧以上になってノーマリオン型トランジスタＱ２が破壊されることを防止することができる。
　なお、本実施形態に係る半導体装置２の第１実施形態に係る半導体装置１と共通する部分については、第１実施形態の説明で述べた好適例や変形例を適用することができる。
［第３実施形態］
　本発明の第３実施形態に係る半導体装置について図３を参照して説明する。本発明の第３実施形態に係る半導体装置は図１に示す第１実施形態に係る半導体装置１と同一の構成である。なお、図３において図１と同一の部品については同一の符号を付してその説明を省略する。
　図３は本実施形態に係る半導体装置３の概略構造を示す上面図である。
　本実施形態に係る半導体装置３のノーマリオン型トランジスタＱ２及びＱ３は、同一のウエハプロセスにより形成されている。
　これにより、ノーマリオン型トランジスタＱ２及びＱ３の電気的特性を同程度にすることができる。特に、ノーマリオン型トランジスタＱ２及びＱ３のソース電極とドレイン電極の間のオフ耐圧が同程度になるので、ノーマリオン型トランジスタＱ２の耐圧破壊が起こさないように、ノーマリオン型トランジスタＱ３をオン状態にするタイミングを調整することが容易である。また、ノーマリオン型トランジスタＱ２及びＱ３のスイッチング特性も同程度にすることができるので、ノーマリオン型トランジスタＱ２のターンオン時間とノーマリオン型トランジスタＱ３のターンオン時間との差を設定値通りにすることが容易になる。ここで、ウエハプロセスとは、半導体装置を構成する素子を半導体ウエハ基板上に形成するプロセスのことをいい、同一のウエハプロセスとは、同一の半導体ウエハ上で同時に実施される同種類のプロセスのことをいう。
　さらに、本実施形態に係る半導体装置３では、図３に示すようにノーマリオン型トランジスタＱ２及びＱ３が一つの半導体チップ４上に形成されている。
　これにより、低コスト、かつ、小スペースで、本実施形態に係る半導体装置３内にノーマリオン型トランジスタＱ２及びＱ３を配置することが可能である。また、一つの半導体チップ４上にノーマリオン型トランジスタＱ２及びＱ３を並べて配置することができるので、ノーマリオン型トランジスタＱ２及びＱ３の電気的特性をより一層同程度にすることができる。
　ノーマリオン型トランジスタＱ２のゲート電極は、下部ゲート電極Ｑ２ＤＧと上部ゲート電極Ｑ２ＵＧとによって構成されている。上面視矩形領域５は下部ゲート電極Ｑ２ＤＧと上部ゲート電極Ｑ２ＵＧとの導通部分であり、半導体チップ４の厚み方向における下部ゲート電極Ｑ２ＤＧと上部ゲート電極Ｑ２ＵＧとの間に形成されている。ノーマリオン型トランジスタＱ２のソース電極は、下部ソース電極Ｑ２ＤＳと上部ソース電極Ｑ２ＵＳとによって構成されている。上面視矩形領域６は下部ソース電極Ｑ２ＤＳと上部ソース電極Ｑ２ＵＳとの導通部分であり、半導体チップ４の厚み方向における下部ソース電極Ｑ２ＤＳと上部ソース電極Ｑ２ＵＳとの間に形成されている。ノーマリオン型トランジスタＱ２のドレイン電極は、下部ドレイン電極Ｑ２ＤＤと上部ドレイン電極Ｑ２ＵＤとによって構成されている。上面視矩形領域７は下部ドレイン電極Ｑ２ＤＤと上部ドレイン電極Ｑ２ＵＤとの導通部分であり、半導体チップ４の厚み方向における下部ドレイン電極Ｑ２ＤＤと上部ドレイン電極Ｑ２ＵＤとの間に形成されている。ノーマリオン型トランジスタＱ３のゲート電極は、下部ゲート電極Ｑ３ＤＧと上部ゲート電極Ｑ３ＵＧとによって構成されている。上面視矩形領域８は下部ゲート電極Ｑ３ＤＧと上部ゲート電極Ｑ３ＵＧとの導通部分であり、半導体チップ４の厚み方向における下部ゲート電極Ｑ３ＤＧと上部ゲート電極Ｑ３ＵＧとの間に形成されている。ノーマリオン型トランジスタＱ３のソース電極は、下部ソース電極Ｑ３ＤＳと上部ソース電極Ｑ３ＵＳとによって構成されている。上面視矩形領域９は下部ソース電極Ｑ３ＤＳと上部ソース電極Ｑ３ＵＳとの導通部分であり、半導体チップ４の厚み方向における下部ソース電極Ｑ３ＤＳと上部ソース電極Ｑ３ＵＳとの間に形成されている。ノーマリオン型トランジスタＱ３のドレイン電極は、下部ドレイン電極Ｑ３ＤＤと上部ドレイン電極Ｑ３ＵＤとによって構成されている。上面視矩形領域１０は下部ドレイン電極Ｑ３ＤＤと上部ドレイン電極Ｑ３ＵＤとの導通部分であり、半導体チップ４の厚み方向における下部ドレイン電極Ｑ３ＤＤと上部ドレイン電極Ｑ３ＵＤとの間に形成されている。
　ノーマリオン型トランジスタＱ２の上部ソース電極Ｑ２ＵＳとノーマリオン型トランジスタＱ３の上部ソース電極Ｑ３ＵＳとは同一の導電層（同一の部材）によって形成されており、ノーマリオン型トランジスタＱ２の上部ドレイン電極Ｑ２ＵＤとノーマリオン型トランジスタＱ３の上部ドレイン電極Ｑ３ＵＤとは同一の導電層（同一の部材）によって形成されている。すなわち、ノーマリオン型トランジスタＱ２及びＱ３を並列接続するための電気的接続経路の全てが半導体チップ４上に形成されている。
　これにより、ノーマリオン型トランジスタＱ２のターンオン時間とノーマリオン型トランジスタＱ３のターンオン時間との差を設定値通りにすることがより一層容易になる。
＜まとめ＞
　以上、本発明の実施形態につき説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。
　以上説明した半導体装置は、ノーマリオフ型の第１のトランジスタ（Ｑ１）と、ノーマリオン型の第２のトランジスタ（Ｑ２）と、ノーマリオン型の第３のトランジスタ（Ｑ３）とを備え、前記第１のトランジスタ（Ｑ１）と前記第２のトランジスタ（Ｑ２）とがカスコード接続されており、前記第３のトランジスタ（Ｑ３）が前記第２のトランジスタ（Ｑ３）に対して並列に接続されており、前記第２のトランジスタ（Ｑ２）及び前記第３のトランジスタ（Ｑ３）の各オフ耐圧が前記第１のトランジスタ（Ｑ１）のオフ耐圧より高く、前記第３のトランジスタ（Ｑ３）のターンオン時間が前記第２のトランジスタ（Ｑ２）のターンオン時間より短い構成（第１の構成）である。
　このような構成によると、半導体装置に過電圧が印加された際に、第３のトランジスタを素早くオフ状態からオン状態に移行させることができるので、第１のトランジスタと第２のトランジスタとの接続点の電位が大きくなり過ぎる前にその電位を下げることができる。これにより、第２のトランジスタにかかる電圧がオフ耐圧以上になって第２のトランジスタが破壊されることを防止することができる。
　上記第１の構成の半導体装置において、ダイオード（Ｄ１）と、電源端子（Ｔ２）と、グランド端子（Ｔ１）とをさらに備え、前記第１のトランジスタ（Ｑ１）、前記第２のトランジスタ（Ｑ２）、及び前記第３のトランジスタ（Ｑ３）それぞれが第１の電極、第２の電極、及び制御電極を有し、前記電源端子（Ｔ２）が前記第２のトランジスタ（Ｑ２）の前記第１の電極及び前記第３のトランジスタ（Ｑ３）の前記第１の電極に接続されており、前記第２のトランジスタ（Ｑ２）の前記第２の電極及び前記第３のトランジスタ（Ｑ３）の前記第２の電極が前記第１のトランジスタ（Ｑ１）の前記第１の電極に接続されており、前記第１のトランジスタ（Ｑ１）の前記第２の電極が前記グランド端子（Ｔ１）に接続されており、前記電源端子（Ｔ２）側に前記ダイオード（Ｄ１）のカソード電極が接続され、前記第３のトランジスタ（Ｑ３）の前記制御電極側に前記ダイオード（Ｄ１）のアノード電極が接続されるように、前記電源端子（Ｔ２）と、前記第３のトランジスタ（Ｑ３）の前記制御電極との間に、前記ダイオード（Ｄ１）が設けられており、前記ダイオード（Ｄ１）のアバランシェ電圧は、前記電源端子（Ｔ２）と前記グランド端子（Ｔ１）との間の定格電圧より大きく、前記第３のトランジスタ（Ｑ３）のオフ耐圧以下である構成（第２の構成）としてもよい。
　このような構成によると、半導体装置が定格電圧の範囲内でスイッチング動作を行っている場合、ダイオードのカソード電極とアノード電極の間に電流が流れなくすることができる。また、半導体装置に過電圧が印加された際に、ダイオードのカソード電極とアノード電極の間に電流が流れ、自動的に第３のトランジスタを素早くオフ状態からオン状態に移行させることができるので、第１のトランジスタと第２のトランジスタとの接続点の電位が大きくなり過ぎる前にその電位を下げることができる。これにより、第２のトランジスタにかかる電圧がオフ耐圧以上になって第２のトランジスタが破壊されることを防止することができる。
　上記第１の構成又は上記第２の構成の半導体装置において、前記第２のトランジスタ（Ｑ２）及び前記第３のトランジスタ（Ｑ３）が、同一のウエハプロセスにより形成されている構成（第３の構成）としてもよい。
　このような構成によると、第２のトランジスタ及び第３のトランジスタの電気的特性、特に第２のトランジスタ及び第３のトランジスタのソース電極とドレイン電極の間のオフ耐圧が同程度になるので、第２のトランジスタの耐圧破壊が起こさないように、第３のトランジスタをオン状態にするタイミングを調整することが容易である。また、第２のトランジスタ及び第３のトランジスタのスイッチング特性も同程度にすることができるので、第２のトランジスタのターンオン時間と第３のトランジスタのターンオン時間との差を設定値通りにすることが容易になる。
　上記第１から第３のいずれかの構成の半導体装置において、前記第２のトランジスタ（Ｑ２）及び前記第３のトランジスタ（Ｑ３）が、一つの半導体チップ上に形成されている構成（第４の構成）としてもよい。
　このような構成によると、低コスト、かつ、小スペースで、半導体装置内に第２のトランジスタ及び第３のトランジスタを配置することが可能である。また、一つの半導体チップ上に第２のトランジスタ及び第３のトランジスタを並べて配置することができるので、第２のトランジスタ及び第３のトランジスタの電気的特性をより一層同程度にすることができる。
　上記第４の構成の半導体装置において、前記第２のトランジスタ（Ｑ２）と前記第３のトランジスタ（Ｑ３）とを並列接続するための電気的接続経路の全てが前記半導体チップ上に形成されている構成（第５の構成）としてもよい。
　このような構成によると、第２のトランジスタのターンオン時間と第３のトランジスタのターンオン時間との差を設定値通りにすることがより一層容易になる。
　上記第１から第５のいずれかの構成の半導体装置において、前記第２のトランジスタ（Ｑ２）及び前記第３のトランジスタ（Ｑ３）それぞれがワイドバンドギャップ半導体を用いたトランジスタである構成（第６の構成）としてもよい。
　このような構成によると、ワイドバンドギャップ半導体を用いたトランジスタは、オフ耐圧が高いので、第２のトランジスタ及び第３のトランジスタの各オフ耐圧ひいては半導体装置の耐圧を高くすることができる。
　上記第６の構成の半導体装置において、前記ワイドバンドギャップ半導体を用いたトランジスタが窒化ガリウム（ＧａＮ）系のトランジスタである構成（第７の構成）としてもよい。
　このような構成によると、窒化ガリウム（ＧａＮ）系のトランジスタは、飽和電子速度が大きく高速動作が可能であるので、容易に半導体装置の高耐圧化及び高速動作化を図ることができる。
　　　１　第１実施形態に係る半導体装置
　　　２　第２実施形態に係る半導体装置
　　　３　第３実施形態に係る半導体装置
　　　４　半導体チップ
　　　５～１０　上面視矩形領域
　　　Ｑ１　ノーマリオフ型トランジスタ
　　　Ｑ２、Ｑ３　ノーマリオン型トランジスタ
　　　Ｑ２ＤＧ　トランジスタＱ２の下部ゲート電極
　　　Ｑ２ＵＧ　トランジスタＱ２の上部ゲート電極
　　　Ｑ２ＤＳ　トランジスタＱ２の下部ソース電極
　　　Ｑ２ＵＳ　トランジスタＱ２の上部ソース電極
　　　Ｑ２ＤＤ　トランジスタＱ２の下部ドレイン電極
　　　Ｑ２ＵＤ　トランジスタＱ２の上部ドレイン電極
　　　Ｑ３ＤＧ　トランジスタＱ３の下部ゲート電極
　　　Ｑ３ＵＧ　トランジスタＱ３の上部ゲート電極
　　　Ｑ３ＤＳ　トランジスタＱ３の下部ソース電極
　　　Ｑ３ＵＳ　トランジスタＱ３の上部ソース電極
　　　Ｑ３ＤＤ　トランジスタＱ３の下部ドレイン電極
　　　Ｑ３ＵＤ　トランジスタＱ３の上部ドレイン電極
　　　Ｒ１、Ｒ２　抵抗
　　　Ｔ１　グランド端子
　　　Ｔ２　電源端子
　　　Ｔ３　制御端子
　　　Ｄ１　ダイオード

Claims (5)

  1. 　ノーマリオフ型の第１のトランジスタと、
    　ノーマリオン型の第２のトランジスタと、
    　ノーマリオン型の第３のトランジスタとを備え、
    　前記第１のトランジスタと前記第２のトランジスタとがカスコード接続されており、
    　前記第３のトランジスタが前記第２のトランジスタに対して並列に接続されており、
    　前記第２のトランジスタ及び前記第３のトランジスタの各オフ耐圧が前記第１のトランジスタのオフ耐圧より高く、
    　前記第３のトランジスタのターンオン時間が前記第２のトランジスタのターンオン時間より短いことを特徴とする半導体装置。
  2. 　ダイオードと、電源端子と、グランド端子とをさらに備え、
    　前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタそれぞれが第１の電極、第２の電極、及び制御電極を有し、
    　前記電源端子が前記第２のトランジスタの前記第１の電極及び前記第３のトランジスタの前記第１の電極に接続されており、
    　前記第２のトランジスタの前記第２の電極及び前記第３のトランジスタの前記第２の電極が前記第１のトランジスタの前記第１の電極に接続されており、
    　前記第１のトランジスタの前記第２の電極が前記グランド端子に接続されており、
    　前記電源端子側に前記ダイオードのカソード電極が接続され、前記第３のトランジスタの前記制御電極側に前記ダイオードのアノード電極が接続されるように、前記電源端子と、前記第３のトランジスタの前記制御電極との間に、前記ダイオードが設けられており、
    　前記ダイオードのアバランシェ電圧は、前記電源端子と前記グランド端子との間の定格電圧より大きく、前記第３のトランジスタのオフ耐圧以下であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２のトランジスタ及び前記第３のトランジスタが、一つの半導体チップ上に形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 　前記第２のトランジスタ及び前記第３のトランジスタそれぞれがワイドバンドギャップ半導体を用いたトランジスタであることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 　前記ワイドバンドギャップ半導体を用いたトランジスタが窒化ガリウム（ＧａＮ）系のトランジスタであることを特徴とする請求項４に記載の半導体装置。
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