WO2015043087A1 - 栅极驱动电路及栅线驱动方法、显示装置 - Google Patents

栅极驱动电路及栅线驱动方法、显示装置 Download PDF

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董向丹
高永益
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    • G09G3/3674—Details of drivers for scan electrodes

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a gate driving circuit, a gate line driving method, and a display device. Background technique
  • display scanning can be realized by means of time-division driving, that is, pixel scanning is performed in the driving phase, scanning signal output is stopped in the touch phase, and the scanning signal is continuously scanned for pixels after the end of the touch phase.
  • the gate driving circuit is generally composed of a plurality of series-connected shift register units in the prior art, and each shift register unit corresponds to a gate line output driving signal, in the output process of the above-mentioned scanning signal
  • the touch phase is long, and the interruption of the scan signal output may cause the screen to be discontinuous, resulting in poor display of the product. Summary of the invention
  • Embodiments of the present invention provide a gate driving circuit, a gate line driving method, and a display device, which are capable of solving the technical problem of display failure caused by interruption of a scanning signal in a time-division-driven touch panel technology.
  • a gate driving circuit including a plurality of shift register units connected in series, an adjacent j-th stage shift register unit and a a series of displacement delay modules between j + 1 shift register units;
  • the displacement delay module is connected to an output end of the jth stage shift register unit and an input end of the j+1th stage shift register unit, and the displacement delay module is further connected to the repeat output module;
  • the repeating output module is connected to an output end of the j-n+1th stage shift register unit and a clock control end;
  • the clock control terminal input clock signal turns on the repeat output module after the preset touch time ends, so that the displacement delay module passes the repeat Output module to said j-n+1th stage shift register
  • the output end of the unit outputs a repetitive scan signal, so that the j-th+th stage shift register unit to the jth stage shift register unit re-outputs the scan signal to the gate line, where n is greater than or equal to Integer.
  • the repetitive output module is further connected to a reference voltage end, and is used to control a voltage through the reference voltage terminal when the j-th shift register unit repeatedly outputs a scan signal.
  • the repeating output module stops outputting a repeated scan signal to the output of the j-n+1 stage shift register unit.
  • the repeated output module includes an output unit and a pull-down unit
  • the output unit is configured to output a repeated scan signal to an output end of the j-n+1-stage shift register unit under the control of the clock control terminal;
  • the pull-down unit is further connected to the reference voltage terminal and an output control terminal of the first-stage virtual shift register unit, configured to control, by the voltage of the reference voltage terminal, the first-stage virtual shift register unit to stop passing the output
  • the unit outputs a repeated scan signal to the output of the j-n+1 stage shift register unit.
  • the repeated output module includes an output unit and a pull-down unit
  • the pull-down unit is further connected to the reference voltage terminal and the output control terminal of the first-stage virtual shift register unit, and is configured to control the first-stage virtual shift register unit to be virtual to the next level by the voltage of the reference voltage terminal a shift register unit outputs a signal to control the first
  • the output of the i-stage virtual shift register unit stops outputting a repeated scan signal to the output of the j-n+1 stage shift register unit through the output unit.
  • the output unit includes a first switching transistor, wherein a gate of the first switching transistor is connected to the clock control end, and a source of the first switching transistor is connected to the displacement delay module, a drain of the first switching transistor is coupled to an output of the jth stage shift register unit;
  • the pull-down unit includes a second switching transistor, a gate of the second switching transistor is connected to an output end of the n-th virtual shift register unit, and a source of the second switching transistor is connected to the reference voltage terminal.
  • the drain of the second switching transistor is connected to the gate of the driving signal output transistor of the gate line in the first-stage dummy shift register unit.
  • the repeated output module is further connected to the reference voltage terminal and the output end of the j+1th shift register unit, for the shift register unit in the j+1th stage
  • the repeated output module is controlled to stop outputting the repeated scan signal to the output terminal of the j-stage shift register unit by the voltage of the reference voltage terminal.
  • the repeated output module includes an output unit and a pull-down unit
  • the displacement delay module includes a first stage virtual shift register unit, wherein an input end of the first stage virtual shift register unit is coupled to an output end of the jth stage shift register unit, the first stage virtual An output end of the shift register unit is connected to an input end of the j+1th stage shift register unit, and the output unit is connected to the clock control end;
  • the output unit is configured to output a repeated scan signal to an output end of the j-stage shift register unit under the control of the clock control terminal;
  • the pull-down unit is further connected to a reference voltage terminal, an output end of the j+1th stage shift register unit, and an output control end of the first stage virtual shift register unit, for when the j+1 level
  • the first stage dummy shift register unit is controlled to stop outputting the repeated scan signal to the output terminal of the j-stage shift register unit by the voltage of the reference voltage terminal.
  • the output unit includes a first switching transistor, wherein a gate of the first switching transistor is connected to the clock control end, and a source of the first switching transistor is connected to the displacement delay module. a drain of the first switching transistor is connected to an output end of the j-th stage shift register unit;
  • the pull-down unit includes a second switching transistor, and the gate of the second switching transistor Connected to the output end of the j+1th stage shift register unit, the source of the second switching transistor is connected to the reference voltage terminal, and the drain of the second switching transistor is connected to the first stage virtual shift
  • the drive signal of the gate line in the register unit outputs the gate of the transistor.
  • a display device including any of the gate drive circuits described above.
  • a gate line driving method When the displacement delay module is located between an adjacent jth stage shift register unit and a j+i stage shift register unit, the method includes:
  • the clock control terminal controls to open the repeated output module, and the displacement delay module outputs a repeated scan signal to the output end of the corresponding corresponding j-n+1th stage shift register unit through the repeated output module;
  • the j-n+1 stage shift register unit to the jth stage shift register unit re-outputs the scan signal to the gate line.
  • the repeat output module stops to the j-n+1
  • the output of the stage shift register unit outputs a repeated scan signal.
  • the gate driving circuit and the gate line driving method and the display device provided by the embodiments of the present invention can control the repeated output module through the displacement delay module and the clock control end to drive the shift register unit of the touch stage front gate after the touch phase ends.
  • the gate drive signal is repeatedly outputted, thereby being able to solve the display failure caused by the interruption of the scan signal in the touch screen technology of the time division drive.
  • FIG. 1 is a schematic structural diagram of a gate driving circuit according to an embodiment of the present invention
  • FIG. 2 is a schematic structural view of a gate driving circuit according to another embodiment of the present invention
  • FIG. 3 is a schematic structural view of a gate driving circuit according to still another embodiment of the present invention.
  • FIG. 4 is a schematic structural view of a gate driving circuit according to still another embodiment of the present invention.
  • FIG. 5 is a schematic flow chart of a gate line driving method according to an embodiment of the present invention
  • FIG. 6 is a schematic diagram showing an output timing state of a gate driving circuit according to an embodiment of the present invention
  • FIG. 7 is a schematic diagram showing an output timing state of a gate driving circuit according to another embodiment of the present invention.
  • FIG. 8 is a schematic diagram showing an output timing state of a gate driving circuit according to still another embodiment of the present invention. detailed description
  • the transistors used in all the embodiments of the present invention may be thin film transistors or field effect transistors or other devices having the same characteristics. Since the sources and drains of the transistors used herein are symmetrical, the source and the drain are indistinguishable. of. In the embodiment of the present invention, in order to distinguish the two poles of the transistor except the gate, one of the poles is referred to as a source and the other pole is referred to as a drain. According to the form in the drawing, the middle end of the transistor is the gate, the signal input end is the source, and the signal output end is the drain.
  • the transistors used in the embodiments of the present invention are P or N-type transistors, and the P-type transistors are turned on when the gate is at a low level, and the N-type transistors are turned on when the gate is at a high level.
  • a gate driving circuit includes: including a plurality of shift register units connected in series (in FIG. 1 , the first stage shift register unit to the sixth stage shift register unit are Examples are explained);
  • the displacement delay module 11 is connected to the output end of the j-th stage shift register unit and the input end of the j + 1 stage shift register unit, and the displacement delay module is further connected to the repetitive output module;
  • the repeating output module 12 is connected to the output end of the j-n+th stage shift register unit and the clock control terminal;
  • each shift register unit After the gate-level shift register unit outputs the gate scan signal, after the preset touch time ends, the clock control terminal inputs the clock signal to turn on the repeat output module 12, so that the displacement delay module 11 passes the repeat output module 12 to the j-th An output of the n+1 stage shift register unit outputs a repetitive scan signal for the j-n+1th stage shift register unit to the jth stage shift register The unit re-outputs the scan signal to the gate line, where n is a positive integer greater than or equal to one.
  • each shift register unit is connected to a corresponding gate line (G1-G6).
  • the output terminal of the third stage shift register unit is connected to the repeat output module 12, so that the gate lines G3 and G4 repeatedly output the scan signal.
  • the output module 12 may be repeated according to specific requirements. Connect to the output of any stage shift register unit before the Stage 4 shift register unit.
  • the gate driving circuit of the embodiment of the present invention can repeatedly output the gate driving signal of the front gate driving shift register unit in the touch phase by the displacement delay module and the clock control terminal control repeat output module after the touch phase ends.
  • the display failure caused by the interruption of the scan signal.
  • a gate driving circuit includes a plurality of shift register array substrate row driving (G0A) cells connected in series.
  • G0A shift register array substrate row driving
  • each G0A unit In addition to the first and last G0A units, the output of each G0A unit is connected to the input of the next adjacent G0A unit, and the input of each G0A unit is connected to the output of the adjacent previous G0A unit;
  • the shift register unit unit further includes a first clock signal terminal, a second clock signal terminal and a reference voltage terminal.
  • the input end of the first shift register unit receives the frame start signal STV, the output end of the first shift register unit is connected to a gate line, and the input end of the last shift register unit is connected to the adjacent one.
  • the output of a shift register unit is connected to the input of the next adjacent G0A unit, and the input of each G0A unit is connected to the output of the adjacent previous G0A unit;
  • each gate driving shift register unit is connected to a gate line, and a driving signal is provided for the gate line.
  • the shift register unit SR1 to the shift register unit SR6 will be described as an example.
  • the displacement delay module 11 is connected to the output end of the jth stage shift register unit and the input end of the j+1th stage shift register unit, and the displacement delay module is further connected to the repeat output module;
  • the repeat output module 12 is connected to the j-th The output end of the n+1 stage shift register unit and the clock control end Rescan;
  • each shift register unit After the gate-level shift register unit outputs the gate scan signal, the clock control terminal input clock signal turns on the repeat output module 12 after the preset touch time ends, so that the displacement delay module 11 passes through the Repeating output module 12 moves to the j-n+1th stage
  • the output of the bit register unit outputs a repeated scan signal, so that the j-th+1th stage shift register unit to the jth stage shift register unit re-outputs the scan signal to the gate line, where n is greater than or equal to A positive integer of 1.
  • each shift register unit is connected to a corresponding gate line (G1-G6).
  • the repetitive output module 12 is further connected to the reference voltage terminal for repeatedly controlling the output module 12 to stop to j - n + 1 by the voltage of the reference voltage terminal when the j-th shift register unit repeatedly outputs the scan signal.
  • the output of the stage shift register unit outputs a repeated scan signal.
  • the repeating output module 12 includes an output unit CK and a pull-down unit RES;
  • the displacement delay module 11 includes i serially connected virtual shift register units, wherein the input of the first stage virtual shift register unit is connected to the output of the jth stage shift register unit,
  • the output terminal of the 1-stage virtual shift register unit is connected to the output unit, and the clock control terminal Re s can is connected to the output unit CK.
  • the output unit CK is configured to output a repeated scan signal to the output end of the j-n+1 stage shift register unit under the control of the clock control end Res can;
  • the pull-down unit RSE is further connected to the reference voltage terminal and the output control terminal of the first-stage virtual shift register unit for controlling the first-stage virtual shift register unit to stop the j-n+1 through the output unit by the voltage of the reference voltage terminal.
  • the output of the stage shift register unit outputs a repeated scan signal.
  • the gate driving circuit shown in FIG. 2 includes a plurality of serial shift register units, wherein the output terminal OUTPUT of the shift register unit SR1 is connected to a gate line G1; and the input terminal INPUT of the shift register unit SR2 is connected.
  • the output terminal of the bit register unit SR1 is connected to a gate line G2; the input terminal INPUT of the shift register unit SR3 is connected to the output terminal of the shift register unit SR2, and is connected to a gate line G3; the input of the shift register unit SR4
  • the terminal I NPUT is connected to the output terminal of the shift register unit SR3, and is connected to a gate line G4;
  • the input terminal INPUT of the virtual shift register unit SRD1 is connected to the output terminal of the shift register unit SR4, and is connected to a gate line GDI;
  • the input terminal INPUT of the register unit SRD2 is connected to the output terminal of the virtual shift register unit SRD1, and is connected to a gate line GD2;
  • the input terminal I NPUT of the shift register unit SR5 is connected to the output terminal of the virtual shift register unit SRD2, and
  • a gate line G5 is connected;
  • the input terminal INPUT of the shift register unit SR6 is connected to the output terminal of
  • the output unit CK of the repetitive output module 12 is connected to the output end of the virtual shift register unit SRD1, the output end of the shift register unit SR3, and the clock control terminal Rescan for the virtual shift register unit SRD1 corresponding to the output unit CK.
  • the output control unit CK outputs a signal at the output end of the connected shift register unit SR3 through the clock control terminal Rescan; thus, the SR3 and SR4 two-stage shift register unit can be repeated after the touch phase is completed. Output to improve picture quality.
  • the repeating output module 12 further includes a pull-down unit RES connected to the output end of the virtual shift register unit SRD2, the pull-down unit RES is also connected to the output control terminal PU of the virtual shift register unit SRD1, and the pull-down unit RES is also connected to the reference.
  • the voltage vss is used to control the virtual shift register unit SRD1 through the voltage of the reference voltage terminal to stop outputting the repeated scan signal to the output terminal of the shift register unit SR3 through the output unit.
  • Each of the shift register unit and the dummy shift register unit includes a first clock signal terminal CLK, a second clock signal terminal CLKB, and a reference voltage terminal VSS, wherein for each stage of the shift register unit and the dummy shift register
  • the first clock signal terminal CLK receives a clock signal opposite to the clock signal on the second clock signal terminal CLKB. More specifically, the odd-numbered shift register unit or the dummy shift register unit receives the clock signal CL0CK1 at its first clock signal terminal CLK, and receives the clock signal opposite to the clock signal CL0CK1 at its second clock signal terminal CLKB, even-numbered stages.
  • the shift register unit or the dummy shift register unit receives the clock signal CL0CK2 at its first clock signal terminal CLK, and receives the clock signal opposite to the clock signal CL0CK2 at its second clock signal terminal CLKB; in addition, the clock signal CL0CK1 and the clock signal CL0CK2 in contrast.
  • FIG. 2 provides a connection mode in which the first clock signal terminal CLK of the odd-numbered shift register unit or the virtual shift register unit is connected to the system clock CL0CK1, and the second clock signal terminal is connected to the system clock CL0CK2, and the even-numbered shift
  • the first clock signal terminal CLK of the bit register unit or the dummy shift register unit is connected to the system clock CL0CK2, and the second clock signal terminal is connected to the system clock CL0CK1.
  • the reference voltage terminal VSS is connected to the reference voltage vss.
  • the system clock signal is a first clock signal CL0CK1, a second clock signal CL0CK2), wherein during the touch phase, the system clock signal stops outputting, and in the output phase, the system clock signals CL0CK1, CL0CK2 are at a high level or a ⁇ level duty ratio. Both are 1: 1 (ie, the duty cycles of CL0CK1 and CL0CK2 are respectively 50%), that is, the low-level signal of CL0CK2 starts after the low-level signal of CL0CK1, and the low-level signal of CL0CK2 ends after CL0CK1 The next low-level clock signal starts, and then cycles like this.
  • the output of the high-level signal is the same, and will not be described again.
  • the first shift register unit is SR1
  • the input signal INPUT of the G0A unit SR1 is an active pulse signal, optionally as the frame start signal STV, and the system first clock signal CL0CK1 ends at the STV signal. After the output begins.
  • the output unit CK includes a first switching transistor T1, the gate of the first switching transistor T1 is connected to the clock control terminal Rescan, the source of the first switching transistor T1 is connected to the displacement delay module, and the first switching transistor is The drain of T1 is connected to the output of the j-n+1th stage shift register unit;
  • the pull-down unit RES includes a second switching transistor T2, the gate of the second switching transistor T2 is connected to the output end of the n-th virtual shift register unit, the source of the second switching transistor T2 is connected to the reference voltage terminal, and the second switching transistor T2 is The drain is connected to the output control terminal PU of the first stage dummy shift register unit SRD1 (for example, the gate of the drive signal output transistor of the gate line in the first stage dummy shift register unit).
  • the repeating output module 12 includes an output unit CK and a pull-down unit RSE.
  • the displacement delay module 11 includes i serially connected virtual shift register units, wherein an input end of the first stage virtual shift register unit is connected to an output end of the jth stage shift register unit, and an output end of the i th stage virtual shift register unit
  • the pull-down unit RSE is also connected to the reference voltage terminal and the output control terminal PU of the first-stage virtual shift register unit for controlling the level 1 virtual shift register by the voltage of the reference voltage terminal
  • the element outputs a signal to the next stage virtual shift register unit to control the output of the i-th virtual shift register unit to stop outputting the repeated scan signal to the output of the j-n+1 stage shift register unit through the output unit.
  • the output unit CK includes a first switching transistor T1, wherein a gate of the first switching transistor T1 is connected to a clock control terminal Re s can , a source of the first switching transistor T1 is connected to a displacement delay module, and the first switch The drain of the transistor T1 is connected to the output of the jth stage shift register unit;
  • the pull-down unit RES includes a second switching transistor T2, the gate of the second switching transistor T2 is connected to the output of the second-stage dummy shift register unit, the source of the second switching transistor T2 is connected to the reference voltage terminal, and the second switching transistor T2 is The drain is connected to the gate of the driving signal of the gate line in the first stage dummy shift register unit, that is, the PU point.
  • the repeating output module 12 when n is equal to 1, is further connected to the reference voltage terminal and the output terminal of the j+1th shift register unit for use in the j+1 When the 1-stage shift register unit outputs the scan signal, the repeated output module stops outputting the repeated scan signal to the output terminal of the j-stage shift register unit by the voltage control of the reference voltage terminal.
  • the repeating output module 1 2 includes an output unit CK and a pull-down unit RES;
  • the displacement delay module 1 1 includes a first stage virtual shift register unit, wherein the input of the first stage virtual shift register unit is connected to the output of the jth stage shift register unit, and the output of the first stage virtual shift register unit The terminal is connected to the input end of the j + 1 stage shift register unit, and the output unit CK included in the repeat output module 12 is connected to the clock control terminal Re s can;
  • the output unit CK is configured to output a repeated scan signal to the output end of the j-stage shift register unit under the control of the clock control terminal Re s can ;
  • the pull-down unit RES is also connected to the reference voltage terminal, the output terminal of the j+1th shift register unit, and the output control terminal PU of the first stage virtual shift register unit for outputting the scan of the j+1th shift register unit.
  • the first stage dummy shift register unit stops controlling the output of the repeated scan signal to the output terminal of the j-stage shift register unit by the voltage of the reference voltage terminal.
  • the output unit CK includes a first switching transistor T1, wherein the gate of the first switching transistor T1 is connected to the clock control terminal Re s can , the source of the first switching transistor T1 is connected to the displacement delay module, and the first switching transistor T1 The drain is connected to the output of the jth stage shift register unit;
  • the pull-down unit RES includes a second switching transistor T2, and a gate connection of the second switching transistor
  • the output terminal of the j+1th stage shift register unit, the source of the second switching transistor T2 is connected to the reference voltage terminal, and the drain of the second switching transistor T2 is connected to the output control terminal PU of the first stage virtual shift register unit SRD1 ( For example, the drive signal of the middle gate line in the first stage dummy shift register unit outputs the gate of the transistor).
  • the displacement delay module 11 includes only one dummy shift register unit SRD1, and by outputting a repeated scan signal to the output terminal of the shift register unit SR4, the touch signal on the gate line G4 after receiving the touch is realized. Repeat the output.
  • a method for driving a gate line includes:
  • Step 1 After the touch time ends, the clock control end controls to open the repetitive output module, and the displacement delay module outputs a repetitive scan signal to the output end of the corresponding j-n+1th stage shift register unit through the repeated output module;
  • Step 2 The j-n+1th shift register unit to the jth shift register unit re-output the scan signal to the gate line.
  • the method further includes: Step 3: after the j-th shift register unit re-outputs the scan signal or the j+1th-stage shift register unit outputs the scan signal, the repeat output module stops The output of the j-n+1 stage shift register unit outputs a repeated scan signal.
  • the gate drive signal of the front-gate drive shift register unit of the touch stage is repeatedly output through the displacement delay module and the clock control terminal control repeat output module, thereby
  • the display failure caused by the interruption of the scanning signal is repeatedly output through the displacement delay module and the clock control terminal control repeat output module.
  • the working process of the gate line driving method in the embodiment of the present invention is as follows:
  • each stage shift register (including the shift register unit and the virtual shift register unit provided in the embodiment of the present invention) has the output signal of the output of the upper stage as the start signal, in the dual clock (CL0CK1 and Under CL0CK2), the first four shift register units SR1, SR2, SR3, SR4 implement the top-down gate drive scan output Gl, G2, G3, G4, and then the clock signal stops, entering the touch time.
  • GD2 as the start signal of SR5 will make G5 output high level, then SR5, SR6, SR7 will output high level signals in turn, and then scan G5, G6, G7 '".
  • the embodiment of the present invention pulls down the PU end of SRD1 through T2, thereby blocking GDI again.
  • the output is high.
  • the working process of the gate line driving method in the embodiment of the present invention is as follows:
  • each stage shift register (including the shift register unit and the virtual shift register unit provided in the embodiment of the present invention) has the output signal of the output of the upper stage as the start signal, in the dual clock (CL0CK1 and Under CL0CK2), the first four shift register units SR1, SR2, SR3, SR4 implement the top-down gate drive scan output Gl, G2, G3, G4, and then the clock signal stops, entering the touch time.
  • the clock signal is turned on again.
  • CL0CK1 is high
  • the output of the virtual shift register unit SRD1 is output high at GDI
  • the GDI output is high as the input signal of the virtual shift register unit SRD2.
  • the virtual shift register unit SRD2 outputs a high level at GD2
  • the clock control terminal Re s can outputs a high level to turn on the first switching transistor T1, and the high level signal of GD2 is transmitted to G4, and G4 is also high.
  • G4 is also high.
  • repeated scanning of the gate line G4 corresponding to SR4 is realized.
  • the output signals of GDI and GD2 are not connected to the pixel area and have no effect on the pixel display.
  • SR5, SR6, and SR7 sequentially output high-level signals, and sequentially perform scanning of G5, G6, and G7 '".
  • the embodiment of the present invention pulls down the PU end of SRD1 through T2, thereby blocking GDI again.
  • the output is high.
  • the working process of the gate line driving method in the embodiment of the present invention is as follows: STV is the start signal, and each stage of the shift register (including the shift register unit and the virtual shift register unit provided in the present invention) has the output signal of the output of the upper stage as the start signal, in the dual clock (CL0CK1 and CL0CK2).
  • the first four shift register units SR SR2, SR3, SR4 realize the top-down gate drive scan output Gl, G2, G3, G4, and then the clock signal stops, entering the touch time.
  • the clock signal is turned on again.
  • CL0CK1 is high
  • the output of the virtual shift register unit SRD1 is output high at GDI.
  • the clock control terminal Rescan outputs a high level.
  • T1 is turned on, the high level signal of GDI is transmitted to G4, and G4 is also high at this time, and the repeated scanning of the gate line G4 corresponding to SR4 is realized.
  • the output signal of GDI is not connected to the pixel area and has no effect on the pixel display.
  • GD2 as the start signal of SR5 will make G5 output high level, and the following SR5, SR6, SR7 will output high level signals in turn, and then scan G5, G6, G7... in order.
  • the above description is only taking a high-level scan signal as an example. At this time, the corresponding switching transistors are all turned on at the high level. Similarly, according to the internal structure of the shift register and the voltage requirement of the pixel unit during the design of the display device, the scan signal is also It can be implemented with a low level, and the corresponding switching transistors are all turned on at a low level.
  • Embodiments of the present invention also provide a display device including the above-described gate driving circuit.
  • the display device provided by the embodiment of the present invention can repeatedly output the gate driving signal of the front gate driving shift register unit of the touch stage through the displacement delay module and the clock control end control repeat output module after the end of the touch phase, thereby being able to solve In the time-division-driven touch screen technology, the display caused by the interruption of the scan signal is poor.

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Abstract

一种栅极驱动电路及栅线驱动方法、显示装置，能够解决分时驱动的触摸屏技术中，扫描信号中断造成的显示不良。该栅极驱动电路包括：包括串联的多个移位寄存器单元，其中还包括位移延迟模块和重复输出模块，相邻的第j级移位寄存器单元和第j+1级移位寄存器单元之间串接位移延迟模块（11）；其中所述位移延迟模块（11）连接所述第j级移位寄存器单元的输出端和所述第j+1级移位寄存器单元的输入端，所述位移延迟模块（11）还连接重复输出模块（12）；所述重复输出模块（12）连接所述第j-n+1级移位寄存器单元的输出端及时钟控制端。

Description

栅极驱动电路及栅线驱动方法、 显示装置
技术领域
本发明涉及显示技术领域， 尤其涉及一种栅极驱动电路及栅线驱动 方法、 显示装置。 背景技术
在触摸屏技术中， 可以通过分时驱动的方式实现显示扫描， 即在驱 动阶段进行像素扫描， 在触摸阶段停止扫描信号输出， 在触摸阶段结束 后在继续输出扫描信号对像素扫描。 由于在现有技术中栅极驱动电路通 常都是由多个串联的移位寄存器单元构成， 而每个移位寄存器单元对应 为一条栅线输出驱动信号， 因此在上述扫描信号的输出过程中由于触摸 阶段较长， 扫描信号输出的中断会出现画面不连续， 从而导致产品显示 不良出现。 发明内容
本发明的实施例提供一种栅极驱动电路及栅线驱动方法、显示装置， 能够解决分时驱动的触摸屏技术中， 扫描信号中断造成的显示不良的技 术问题。
为解决上述技术问题， 本发明的实施例可采用如下技术方案： 一方面， 提供一种栅极驱动电路， 包括串联的多个移位寄存器单元， 相邻的第 j级移位寄存器单元和第 j + 1级移位寄存器单元之间串接位移 延迟模块；
其中所述位移延迟模块连接所述第 j级移位寄存器单元的输出端和 所述第 j + 1级移位寄存器单元的输入端， 所述位移延迟模块还连接重复 输出模块；
所述重复输出模块连接所述第 j-n+1级移位寄存器单元的输出端及 时钟控制端；
在所述第 j级移位寄存器单元输出栅极扫描信号后， 在预设的触摸 时间结束后所述时钟控制端输入时钟信号开启所述重复输出模块， 以便 所述位移延迟模块通过所述重复输出模块向所述第 j-n+1级移位寄存器 单元的输出端输出重复扫描信号， 以便所述第 j -n+ 1级移位寄存器单元 至所述第 j 级移位寄存器单元重新输出扫描信号至栅线， 其中， n 为大 于或等于 1的正整数。
可选地， 当 n大于或等于 1 时， 所述重复输出模块还连接参考电压 端， 用于在所述第 j级移位寄存器单元重复输出扫描信号时， 通过所述 参考电压端的电压控制所述重复输出模块停止向所述 j -n+1 级移位寄存 器单元的输出端输出重复扫描信号。
可选地， 所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括 i 个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输出 端， 所述第 1 级虚拟移位寄存器单元的输出端连接所述输出单元， 所述 时钟控制端连接所述输出单元， 第 i 级虚拟移位寄存器单元的输出端连 接和所述第 j +1级移位寄存器单元的输入端， 其中 i =n , i为大于 1的 正整数；
其中所述输出单元用于在所述时钟控制端的控制下向所述 j -n+ 1级 移位寄存器单元的输出端输出重复扫描信号；
所述下拉单元还连接参考电压端和所述第 1级虚拟移位寄存器单元 的输出控制端， 用于通过所述参考电压端的电压控制所述第 1级虚拟移 位寄存器单元停止通过所述输出单元向所述 j -n+1 级移位寄存器单元的 输出端输出重复扫描信号。
可选地， 所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括 i 个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输出 端，第 i级虚拟移位寄存器单元的输出端连接所述下拉单元、所述第 j + 1 级移位寄存器单元的输入端， 所述时钟控制端连接所述输出单元， 其中 i = 2 ;
其中所述输出单元用于在所述时钟控制端的控制下向所述 j -n+ 1级 移位寄存器单元的输出端输出重复扫描信号， 其中 n=l ;
所述下拉单元还连接参考电压端和所述第 1级虚拟移位寄存器单元 的输出控制端， 用于通过所述参考电压端的电压控制所述第 1级虚拟移 位寄存器单元向下一级虚拟移位寄存器单元输出信号， 以便控制所述第 i 级虚拟移位寄存器单元的输出端停止通过所述输出单元向所述 j -n+ 1 级移位寄存器单元的输出端输出重复扫描信号。
可选地， 所述输出单元包括第一开关晶体管， 其中， 所述第一开关 晶体管的栅极连接所述时钟控制端， 所述第一开关晶体管的源极连接所 述位移延迟模块， 所述第一开关晶体管的漏极连接所述第 j 级移位寄存 器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极连 接所述第 n级虚拟移位寄存器单元的输出端， 所述第二开关晶体管的源 极连接所述参考电压端， 所述第二开关晶体管的漏极连接所述第 1级虚 拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
可选地， 当 n等于 1时， 所述重复输出模块还连接参考电压端及所 述第 j + 1级移位寄存器单元的输出端， 用于在所述第 j + 1级移位寄存器 单元输出扫描信号时， 通过所述参考电压端的电压控制所述重复输出模 块停止向所述 j级移位寄存器单元的输出端输出重复扫描信号。
可选地， 所述重复输出模块包括输出单元和下拉单元；
所述位移延迟模块包括一个第 1级虚拟移位寄存器单元， 其中所述 第 1级虚拟移位寄存器单元的输入端连接所述第 j级移位寄存器单元的 输出端， 所述第 1级虚拟移位寄存器单元的输出端连接所述第 j + 1级移 位寄存器单元的输入端， 所述输出单元连接所述时钟控制端；
其中所述输出单元用于在所述时钟控制端的控制下向所述 j级移位 寄存器单元的输出端输出重复扫描信号；
所述下拉单元还连接参考电压端、 所述第 j + 1级移位寄存器单元的 输出端和所述第 1 级虚拟移位寄存器单元的输出控制端， 用于当所述第 j + 1 级移位寄存器单元输出扫描信号时， 通过所述参考电压端的电压控 制所述第 1级虚拟移位寄存器单元停止向所述 j级移位寄存器单元的输 出端输出重复扫描信号。
可选地， 所述输出单元包括第一开关晶体管， 其中， 所述第一开关 晶体管的栅极连接所述时钟控制端， 所述第一开关晶体管的和源极连接 所述位移延迟模块， 所述第一开关晶体管的漏极连接所述第 j级移位寄 存器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极连 接所述第 j + 1 级移位寄存器单元的输出端， 所述第二开关晶体管的源极 连接所述参考电压端， 所述第二开关晶体管的漏极连接所述第 1 级虚拟 移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
一方面， 提供一种显示装置， 包括上述任一栅极驱动电路。
一方面， 提供一种栅线驱动方法， 位移延迟模块位于相邻的第 j级 移位寄存器单元和第 j+i级移位寄存器单元之间时， 包括：
在触摸时间结束后， 时钟控制端控制开启所述重复输出模块， 所述 位移延迟模块通过重复输出模块向之前对应的第 j-n+1 级移位寄存器单 元的输出端输出重复扫描信号；
所述 j-n+1级移位寄存器单元至所述第 j级移位寄存器单元重新输 出扫描信号至栅线。
可选地， 在所述第 j级移位寄存器单元重新输出扫描信号或所述第 j + 1 级移位寄存器单元输出扫描信号后， 所述重复输出模块停止向所述 第 j -n+1级移位寄存器单元的输出端输出重复扫描信号。
本发明实施例提供的栅极驱动电路及栅线驱动方法、 显示装置， 能 够在触摸阶段结束后， 通过位移延迟模块和时钟控制端控制重复输出模 块将触摸阶段前栅极驱动移位寄存器单元的栅极驱动信号重复输出， 从 而能够解决分时驱动的触摸屏技术中， 扫描信号中断造成的显示不良。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例或现 有技术描述中所需要使用的附图作筒单地介绍。 显而易见地， 下面描述 中的附图仅仅是本发明的一部分实施例。
图 1为本发明的实施例中提供的一种栅极驱动电路的结构示意图； 图 2为本发明的另一实施例中提供的一种栅极驱动电路的结构示意 图；
图 3为本发明的又一实施例中提供的一种栅极驱动电路的结构示意 图；
图 4为本发明的再一实施例中提供的一种栅极驱动电路的结构示意 图；
图 5为本发明的实施例中提供的一种栅线驱动方法流程示意图； 图 6为本发明的实施例中提供的一种栅极驱动电路的输出时序状态 示意图；
图 7为本发明的另一实施例中提供的一种栅极驱动电路的输出时序 状态示意图；
图 8 为本发明的又一实施例中提供的一种栅极驱动电路的输出时序 状态示意图。 具体实施方式
下面将结合附图， 对本发明实施例中的技术方案进行清楚、 完整地 描述。 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部 的实施例。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管 或其他特性相同的器件， 由于这里采用的晶体管的源极、 漏极是对称的， 所以其源极、 漏极是没有区别的。 在本发明实施例中， 为区分晶体管除 栅极之外的两极， 将其中一极称为源极， 另一极称为漏极。 按附图中的 形态规定晶体管的中间端为栅极、 信号输入端为源极、 信号输出端为漏 极。 此外本发明实施例所采用的晶体管均为 P或 N型晶体管， P型晶体 管在栅极为低电平时导通， N型晶体管为在栅极为高电平时导通。
参照图 1所示， 按照本发明的实施例的栅极驱动电路， 包括： 包括 串联的多个移位寄存器单元 （图 1 中以第 1级移位寄存器单元至第 6级 移位寄存器单元为例进行说明） ；
相邻的第 j级移位寄存器单元和第 j + 1级移位寄存器单元之间串接 位移延迟模块 11 (在附图中以 j=4为例进行说明 ) ；
其中位移延迟模块 11连接第 j级移位寄存器单元的输出端和第 j + 1 级移位寄存器单元的输入端， 位移延迟模块还连接重复输出模块；
重复输出模块 12连接第 j -n+ 1级移位寄存器单元的输出端及时钟控 制端；
在第 j级移位寄存器单元输出栅极扫描信号后， 在预设的触摸时间 结束后时钟控制端输入时钟信号开启重复输出模块 12 , 以便位移延迟模 块 1 1通过重复输出模块 12向第 j -n+1级移位寄存器单元的输出端输出 重复扫描信号， 以便第 j-n+1级移位寄存器单元至所述第 j级移位寄存 器单元重新输出扫描信号至栅线， 其中， n 为大于或等于 1 的正整数。 同时参照图 1所示，每个移位寄存器单元连接一条对应的栅线（ G1-G6 )。
可选地，图 1 中示出了重复输出模块 12连接第 3级移位寄存器单元 的输出端， 以使得栅线 G3和 G4重复输出扫描信号， 当然根据具体需求， 也可以将重复输出模块 12连接至第 4级移位寄存器单元之前任一级移位 寄存器单元的输出端。
本发明实施例的栅极驱动电路， 能够在触摸阶段结束后， 通过位移 延迟模块和时钟控制端控制重复输出模块将触摸阶段前栅极驱动移位寄 存器单元的栅极驱动信号重复输出， 从而能够解决分时驱动的触摸屏技 术中， 扫描信号中断造成的显示不良。
参照图 2所示， 按照本发明另一实施例的栅极驱动电路， 包括串联 的多个移位寄存器阵列基板行驱动 （G0A ) 单元。
除第一个和最后一个 G0A单元外， 每个 G0A单元的输出端连接相邻 的下一 G0A单元的输入端， 每个 G0A单元的输入端连接相邻的上一 G0A 单元的输出端； 每个移位寄存单元器单元还包括一个第一时钟信号端、 一个第二时钟信号端和一个参考电压端。 此外， 第一个移位寄存器单元 的输入端接收帧起始信号 STV, 第一个移位寄存器单元的的输出端连接 一条栅线， 最后一个移位寄存器单元的输入端连接其相邻的上一移位寄 存器单元的输出端。
本实施例中，每个栅极驱动移位寄存器单元的输出端连接一条栅线， 并为所述栅线提供驱动信号。 图 2 中以移位寄存器单元 SR1至移位寄存 器单元 SR6为例进行说明。 相邻的第 j级移位寄存器单元和第 j + 1级移 位寄存器单元之间串接位移延迟模块 11, 在附图 2中以 j=4为例进行说 明。
图 2中，位移延迟模块 11连接第 j级移位寄存器单元的输出端和第 j + 1级移位寄存器单元的输入端， 位移延迟模块还连接重复输出模块； 重复输出模块 12连接第 j-n+1级移位寄存器单元的输出端及时钟控 制端 Rescan;
在所述第 j级移位寄存器单元输出栅极扫描信号后， 在预设的触摸 时间结束后所述时钟控制端输入时钟信号开启所述重复输出模块 12, 以 便所述位移延迟模块 11通过所述重复输出模块 12向所述第 j-n+1级移 位寄存器单元的输出端输出重复扫描信号， 以便所述第 j-n+1级移位寄 存器单元至所述第 j级移位寄存器单元重新输出扫描信号至栅线，其中， n为大于或等于 1 的正整数。 同时参照图 1所示， 每个移位寄存器单元 连接一条对应的栅线 （G1-G6 ) 。
当 n大于或等于 1时， 重复输出模块 12还连接参考电压端， 用于在 第 j 级移位寄存器单元重复输出扫描信号时， 通过参考电压端的电压控 制重复输出模块 12停止向 j -n+ 1级移位寄存器单元的输出端输出重复扫 描信号。
可选地， 参照图 2所示， 重复输出模块 12包括输出单元 CK和下拉 单元 RES ;
位移延迟模块 11 包括 i个串联的虚拟移位寄存器单元，其中第 1级 虚拟移位寄存器单元的输入端连接第 j级移位寄存器单元的输出端， 第
1级虚拟移位寄存器单元的输出端连接输出单元， 时钟控制端 Re s can连 接输出单元 CK , 第 i级虚拟移位寄存器单元的输出端连接和第 j + 1级移 位寄存器单元的输入端， 其中 i=n , i为大于 1的正整数；
其中， 输出单元 CK用于在时钟控制端 Res can的控制下向 j-n+1级 移位寄存器单元的输出端输出重复扫描信号；
下拉单元 RSE还连接参考电压端和第 1级虚拟移位寄存器单元的输 出控制端， 用于通过参考电压端的电压控制第 1级虚拟移位寄存器单元 停止通过输出单元向所述 j-n+1 级移位寄存器单元的输出端输出重复扫 描信号。
具体地， 如图 2所示栅极驱动电路， 包括若干个串联的移位寄存器 单元， 其中移位寄存器单元 SR1 的输出端 OUTPUT连接一条栅线 G1 ; 移 位寄存器单元 SR2的输入端 INPUT连接移位寄存器单元 SR1的输出端， 并连接一条栅线 G2 ; 移位寄存器单元 SR 3的输入端 INPUT连接移位寄存 器单元 SR2的输出端， 并连接一条栅线 G 3 ; 移位寄存器单元 SR4的输入 端 I NPUT连接移位寄存器单元 SR3的输出端， 并连接一条栅线 G4 ; 虚拟 移位寄存器单元 SRD1 的输入端 INPUT连接移位寄存器单元 SR4 的输出 端， 并连接一条栅线 GDI ; 虚拟移位寄存器单元 SRD2的输入端 INPUT连 接虚拟移位寄存器单元 SRD1的输出端， 并连接一条栅线 GD2 ; 移位寄存 器单元 SR5的输入端 I NPUT连接虚拟移位寄存器单元 SRD2的输出端，并 连接一条栅线 G5; 移位寄存器单元 SR6的输入端 INPUT连接移位寄存器 单元 SR5 的输出端， 并连接一条栅线 G6。 此外， 重复输出模块 12 的输 出单元 CK连接虚拟移位寄存器单元 SRD1的输出端、移位寄存器单元 SR3 的输出端和时钟控制端 Rescan, 用于在输出单元 CK对应的虚拟移位寄 存器单元 SRD1的输出端有信号输出时， 通过时钟控制端 Rescan控制输 出单元 CK在连接的移位寄存器单元 SR3的输出端输出信号；这样在触控 阶段结束后可以实现 SR3和 SR4两级移位寄存器单元的重复输出， 从而 改善画面质量。
此外， 重复输出模块 12还包括下拉单元 RES, 下拉单元 RES与虚拟 移位寄存器单元 SRD2的输出端相连，下拉单元 RES还连接虚拟移位寄存 器单元 SRD1的输出控制端 PU, 下拉单元 RES还连接参考电压 vss, 用于 通过参考电压端的电压控制虚拟移位寄存器单元 SRD1 停止通过输出单 元向移位寄存器单元 SR3的输出端输出重复扫描信号。
每个移位寄存器单元和虚拟移位寄存器单元均包括一个第一时钟信 号端 CLK、 一个第二时钟信号端 CLKB, 及参考电压端 VSS, 其中对于每 一级移位寄存器单元和虚拟移位寄存器单元， 第一时钟信号端 CLK接收 与第二时钟信号端 CLKB上的时钟信号相反的时钟信号。 更具体地， 奇数 级的移位寄存器单元或虚拟移位寄存器单元在其第一时钟信号端 CLK接 收时钟信号 CL0CK1, 在其第二时钟信号端 CLKB接收与时钟信号 CL0CK1 相反的时钟信号， 偶数级的移位寄存器单元或虚拟移位寄存器单元在其 第一时钟信号端 CLK接收时钟信号 CL0CK2, 在其第二时钟信号端 CLKB 接收与时钟信号 CL0CK2相反的时钟信号； 此外时钟信号 CL0CK1与时钟 信号 CL0CK2相反。
进一步地， 每一级移位寄存器单元或虚拟移位寄存器单元的第一时 钟信号端 CLK和第二时钟信号端 CLKB分别通过与系统时钟相连，获取时 钟信号。 例如， 图 2提供了一种连接方式， 奇数级的移位寄存器单元或 虚拟移位寄存器单元的第一时钟信号端 CLK连接系统时钟 CL0CK1、 第二 时钟信号端连接系统时钟 CL0CK2, 偶数级的移位寄存器单元或虚拟移位 寄存器单元的第一时钟信号端 CLK连接系统时钟 CL0CK2、 第二时钟信号 端连接系统时钟 CL0CK1。 参考电压端 VSS连接参考电压 vss。 这里， 参 照图 6所示的信号时序图 （包括各级移位寄存器单元的输入端信号、 一 组系统时钟信号第一时钟信号 CL0CK1、 第二时钟信号 CL0CK2 ) , 其中在 触控阶段， 系统时钟信号停止输出， 在输出阶段， 系统时钟信号 CL0CK1、 CL0CK2的高电平或氐电平占空比均为 1: 1 (即 CL0CK1和 CL0CK2的占空 比分别为 50%) , 即： CL0CK1的低电平信号结束后 CL0CK2的低电平信号 开始， CL0CK2 的所述低电平信号结束后 CL0CK1 的下一个低电平时钟信 号开始， 以后如此循环， 高电平信号的输出同理， 不再赘述。
在本实施例中， 第一个移位寄存器单元为 SR1, 则 G0A单元 SR1 的 输入信号 INPUT 为一个激活脉沖信号， 可选地如帧起始信号 STV, 系统 第一时钟信号 CL0CK1在 STV信号结束后开始输出。
进一步地， 参照图 2所示， 输出单元 CK 包括第一开关晶体管 T1, 第一开关晶体管 T1的栅极连接时钟控制端 Rescan, 第一开关晶体管 T1 的源极连接位移延迟模块，第一开关晶体管 T1的漏极连接第 j-n+1级移 位寄存器单元的输出端；
下拉单元 RES 包括第二开关晶体管 T2, 第二开关晶体管 T2 的栅极 连接第 n级虚拟移位寄存器单元的输出端，第二开关晶体管 T2的源极连 接参考电压端，第二开关晶体管 T2的漏极连接第 1级虚拟移位寄存器单 元 SRD1的输出控制端 PU (例如， 第 1级虚拟移位寄存器单元中栅线的 驱动信号输出晶体管的栅极） 。
或者， 可选地， 参照图 3所示， 重复输出模块 12 包括输出单元 CK 和下拉单元 RSE。
位移延迟模块 11 包括 i个串联的虚拟移位寄存器单元，其中第 1级 虚拟移位寄存器单元的输入端连接第 j级移位寄存器单元的输出端， 第 i级虚拟移位寄存器单元的输出端连接重复输出模块 12的下拉单元 RSE、 第 j + 1级移位寄存器单元的输入端，时钟控制端 Rescan连接重复输出模 块 12的输出单元 CK, 其中 i=2。 需要说明的是， i也可以大于 2, 但是 只要两个虚拟移位寄存器单元就可以实现位移延迟的功能。
输出单元 CK用于在时钟控制端 Rescan的控制下向 j-n+1级移位寄 存器单元 （图 3 中移位寄存器单元 SR4 ) 的输出端输出重复扫描信号， 其中 n=l;
下拉单元 RSE还连接参考电压端和第 1级虚拟移位寄存器单元的输 出控制端 PU, 用于通过参考电压端的电压控制第 1级虚拟移位寄存器单 元向下一级虚拟移位寄存器单元输出信号， 以便控制第 i级虚拟移位寄 存器单元的输出端停止通过输出单元向 j -n+1 级移位寄存器单元的输出 端输出重复扫描信号。
参照图 3所示， 输出单元 CK 包括第一开关晶体管 T1 , 其中， 第一 开关晶体管 T1的栅极连接时钟控制端 Re s can , 第一开关晶体管 T1的源 极连接位移延迟模块，第一开关晶体管 T1的漏极连接第 j级移位寄存器 单元的输出端；
下拉单元 RES 包括第二开关晶体管 T2 , 第二开关晶体管 T2 的栅极 连接第 2级虚拟移位寄存器单元的输出端，第二开关晶体管 T2的源极连 接参考电压端，第二开关晶体管 T2的漏极连接第 1级虚拟移位寄存器单 元中栅线的驱动信号输出晶体管的栅极，即 PU点。
或者， 可选地， 参照图 4所示， 当 n等于 1时， 重复输出模块 1 2还 连接参考电压端及所述第 j + 1级移位寄存器单元的输出端，用于在第 j + 1 级移位寄存器单元输出扫描信号时， 通过参考电压端的电压控制重复输 出模块停止向所述 j级移位寄存器单元的输出端输出重复扫描信号。
可选地， 重复输出模块 1 2包括输出单元 CK和下拉单元 RES ;
位移延迟模块 1 1 包括一个第 1级虚拟移位寄存器单元，其中第 1级 虚拟移位寄存器单元的输入端连接第 j级移位寄存器单元的输出端， 第 1 级虚拟移位寄存器单元的输出端连接第 j + 1 级移位寄存器单元的输入 端， 重复输出模块 12包括的输出单元 CK连接时钟控制端 Re s can;
此时， 输出单元 CK用于在时钟控制端 Re s can的控制下向 j级移位 寄存器单元的输出端输出重复扫描信号；
下拉单元 RES还连接参考电压端、 第 j + 1级移位寄存器单元的输出 端和第 1级虚拟移位寄存器单元的输出控制端 PU , 用于当第 j + 1级移位 寄存器单元输出扫描信号时， 通过参考电压端的电压控制第 1级虚拟移 位寄存器单元停止向 j级移位寄存器单元的输出端输出重复扫描信号。
具体地， 输出单元 CK 包括第一开关晶体管 T1 , 其中， 第一开关晶 体管 T1的栅极连接时钟控制端 Re s can , 第一开关晶体管 T1的源极连接 位移延迟模块，第一开关晶体管 T1的漏极连接第 j级移位寄存器单元的 输出端；
下拉单元 RES包括第二开关晶体管 T2 , 第二开关晶体管的栅极连接 第 j + 1级移位寄存器单元的输出端，第二开关晶体管 T2的源极连接参考 电压端，第二开关晶体管 T2的漏极连接第 1级虚拟移位寄存器单元 SRD1 的输出控制端 PU (例如， 第 1级虚拟移位寄存器单元中中栅线的驱动信 号输出晶体管的栅极） 。
在图 4示出的实施例中，位移延迟模块 11仅包括一个虚拟移位寄存 器单元 SRD1 , 通过向移位寄存器单元 SR4的输出端输出重复扫描信号， 实现触摸接收后栅线 G4上扫描信号的重复输出。
参照图 5所示， 本发明的实施例栅线驱动方法， 包括：
步骤 1、 在触摸时间结束后， 时钟控制端控制开启重复输出模块， 位移延迟模块通过重复输出模块向之前对应的第 j-n+1 级移位寄存器单 元的输出端输出重复扫描信号；
步骤 2、 第 j -n+1 级移位寄存器单元至第 j级移位寄存器单元重新 输出扫描信号至栅线。
可选地， 该方法还包括： 步骤 3、 在所述第 j 级移位寄存器单元重 新输出扫描信号或所述第 j + 1级移位寄存器单元输出扫描信号后， 所述 重复输出模块停止向所述 j-n+1 级移位寄存器单元的输出端输出重复扫 描信号。
按照本发明实施例的栅线驱动方法， 能够在触摸阶段结束后， 通过 位移延迟模块和时钟控制端控制重复输出模块将触摸阶段前栅极驱动移 位寄存器单元的栅极驱动信号重复输出， 从而能够解决分时驱动的触摸 屏技术中， 扫描信号中断造成的显示不良。
具体地， 参照图 2所示的栅极驱动电路， 及图 6提供的栅极驱动电 路的工作时序图， 本发明实施例的栅线驱动方法的工作过程如下：
STV 为起始信号， 每级移位寄存器 （包括本发明实施例中提供的移 位寄存器单元和虚拟移位寄存器单元） 都以上级的输出端的输出信号作 为起始信号， 在双时钟（ CL0CK1和 CL0CK2 )下工作， 前四个移位寄存器 单元 SR1、 SR2、 SR3、 SR4实现自上而下的栅驱动扫描输出 Gl， G2， G 3， G4 , 然后时钟信号停止， 进入触控时间。
当触控时间结束， 时钟信号再次开启， CL0CK1为高时虚拟移位寄存 器单元 SRD1的输出端在 GDI输出高电平， 在 GDI输出高电平的同时， 时 钟控制端 Res can输出高电平将 T1开启， GDI的高电平信号传至 G 3 , 此 时 G 3也为高， 此时便实现了对 SR3对应的栅线 G 3的重复扫描， 栅线 G 3 上的信号作为 SR4的输入信号，下一个时钟到来时 SR4再次向栅线 G4输 出扫描线号。 从而实现了对栅线 G 3和 G4的重复输出。 在此需要特殊说 明的是， GDI 和 GD2 的输出信号不接入像素区域内， 对像素显示没有任 何影响。
然后， 接下来 GD2作为 SR5的起始信号， 将使 G5输出高电平， 随后 SR5、 SR6、 SR7依次输出高电平信号， 依次实现对 G5 , G6 , G7 '"的扫描。
在 G4和 GD2同时为高电平时， 为了防止 GDI再次被 G4拉高， 也就 是为防止 GDI和 GD2再重复输出，本发明实施例通过 T2对 SRD1的 PU端 进行下拉， 从而阻断了 GDI再次输出高电平。
具体地， 参照图 3所示的栅极驱动电路， 及图 7提供的栅极驱动电 路的工作时序图， 本发明实施例的栅线驱动方法的工作过程如下：
STV 为起始信号， 每级移位寄存器 （包括本发明实施例中提供的移 位寄存器单元和虚拟移位寄存器单元） 都以上级的输出端的输出信号作 为起始信号， 在双时钟（ CL0CK1和 CL0CK2 )下工作， 前四个移位寄存器 单元 SR1、 SR2、 SR3、 SR4实现自上而下的栅驱动扫描输出 Gl， G2， G 3， G4 , 然后时钟信号停止， 进入触控时间。
在触控时间结束时， 时钟信号再次开启， CL0CK1为高时虚拟移位寄 存器单元 SRD1的输出端在 GDI输出高电平， GDI输出高电平作为虚拟移 位寄存器单元 SRD2的输入信号，在下一个时钟到来时虚拟移位寄存器单 元 SRD2在 GD2输出高电平， 时钟控制端 Re s can输出高电平将第一开关 晶体管 T1开启， GD2的高电平信号传至 G4 , 此时 G4也为高， 此时便实 现了对 SR4对应的栅线 G4的重复扫描。 在此需要特殊说明的是， GDI和 GD2的输出信号不接入像素区域内， 对像素显示没有任何影响。
然后， 接下来 GD2作为 SR5的起始信号， 将使 G5输出高电平， 随后
SR5、 SR6、 SR7依次输出高电平信号， 依次实现对 G5 , G6 , G7 '"的扫描。
在 G4和 GD2同时为高电平时， 为了防止 GDI再次被 G4拉高， 也就 是为防止 GDI和 GD2再重复输出，本发明实施例通过 T2对 SRD1的 PU端 进行下拉， 从而阻断了 GDI再次输出高电平。
具体地， 参照图 4所示的栅极驱动电路， 及图 8提供的栅极驱动电 路的工作时序图， 本发明实施例的栅线驱动方法的工作过程如下： STV 为起始信号， 每级移位寄存器 （包括本发明中提供的移位寄存 器单元和虚拟移位寄存器单元） 都以上级的输出端的输出信号作为起始 信号， 在双时钟 ( CL0CK1 和 CL0CK2 ) 下工作， 前四个移位寄存器单元 SR SR2、 SR3、 SR4实现自上而下的栅驱动扫描输出 Gl， G2， G3， G4, 然后时钟信号停止， 进入触控时间。
当触控时间结束时， 时钟信号再次开启， CL0CK1为高时虚拟移位寄 存器单元 SRD1的输出端在 GDI输出高电平， 在 GDI输出高电平的同时， 时钟控制端 Rescan输出高电平将 T1开启， GDI的高电平信号传至 G4, 此时 G4也为高， 此时便实现了对 SR4对应的栅线 G4的重复扫描。 在此 需要特殊说明的是， GDI 的输出信号不接入像素区域内， 对像素显示没 有任何影响。
然后， 接下来 GD2作为 SR5的起始信号， 将使 G5输出高电平， 以下 SR5、 SR6、 SR7依次输出高电平信号， 依次实现对 G5, G6, G7…的扫描。
在 G5为高电平时， 为了防止 GDI再次被 G4拉高， 也就是为防止本 发明通过 T2对 SRD1的 PU端进行下拉，从而阻断了 GDI再次输出高电平。
以上仅以高电平的扫描信号为例进行说明， 此时对应的开关晶体管 均为高电平导通， 同理根据显示装置设计时移位寄存器内部结构及像素 单元的电压需求， 扫描信号也可以采用低电平实现， 此时对应的开关晶 体管均为低电平导通。
本发明实施例还提供一种显示装置， 包括上述的栅极驱动电路。 本发明实施例提供的显示装置， 能够在触摸阶段结束后， 通过位移 延迟模块和时钟控制端控制重复输出模块将触摸阶段前栅极驱动移位寄 存器单元的栅极驱动信号重复输出， 从而能够解决分时驱动的触摸屏技 术中， 扫描信号中断造成的显示不良。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不 局限于此，任何熟悉本技术领域的技术人员在这里所披露的技术范围内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本 发明的保护范围应以权利要求的保护范围为准。

Claims

权 利 要 求 书
1、 一种栅极驱动电路， 包括串联的多个移位寄存器单元， 其中还 包括位移延迟模块和重复输出模块， 相邻的第 j级移位寄存器单元和第 j + 1级移位寄存器单元之间串接所述位移延迟模块；
所述位移延迟模块连接所述第 j级移位寄存器单元的输出端和所述 第 j + 1级移位寄存器单元的输入端， 所述位移延迟模块还连接所述重复 输出模块；
所述重复输出模块连接所述第 j-n+1级移位寄存器单元的输出端及 时钟控制端；
在所述第 j级移位寄存器单元输出栅极扫描信号后， 在预设的触摸 时间结束后， 所述时钟控制端输入时钟信号开启所述重复输出模块， 以 便所述位移延迟模块通过所述重复输出模块向所述第 j-n+1 级移位寄存 器单元的输出端输出重复扫描信号， 以便所述第 j-n+1 级移位寄存器单 元至所述第 j 级移位寄存器单元重新输出扫描信号至栅线， 其中， n 为 大于或等于 1的正整数。
2、 根据权利要求 1所述的栅极驱动电路， 其中，
所述重复输出模块还连接参考电压端， 用于在所述第 j级移位寄存 器单元重复输出扫描信号时， 通过所述参考电压端的电压控制所述重复 输出模块停止向所述 j -n+1 级移位寄存器单元的输出端输出重复扫描信 号。
3、 根据权利要求 2所述的栅极驱动电路， 其中， 所述重复输出模块 包括输出单元和下拉单元；
所述位移延迟模块包括 i 个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输出 端， 所述第 1 级虚拟移位寄存器单元的输出端连接所述输出单元， 所述 时钟控制端连接所述输出单元， 第 i 级虚拟移位寄存器单元的输出端连 接所述下拉单元和所述第 j +1级移位寄存器单元的输入端， 其中 i=n , i为大于 1的正整数；
其中所述输出单元用于在所述时钟控制端的控制下向所述 j-n+1级 移位寄存器单元的输出端输出重复扫描信号； 所述下拉单元还连接参考电压端和所述第 1级虚拟移位寄存器单元 的输出控制端， 用于通过所述参考电压端的电压控制所述第 1级虚拟移 位寄存器单元停止通过所述输出单元向所述 j -n+1 级移位寄存器单元的 输出端输出重复扫描信号。
4、 根据权利要求 2所述的栅极驱动电路， 其中， 所述重复输出模块 包括输出单元和下拉单元；
所述位移延迟模块包括 i 个串联的虚拟移位寄存器单元， 其中第 1 级虚拟移位寄存器单元的输入端连接所述第 j 级移位寄存器单元的输出 端，第 i级虚拟移位寄存器单元的输出端连接所述下拉单元、所述第 j + 1 级移位寄存器单元的输入端， 所述时钟控制端连接所述输出单元， 其中 i = 2 ;
其中所述输出单元用于在所述时钟控制端的控制下向所述 j -n+ 1级 移位寄存器单元的输出端输出重复扫描信号， 其中 n=l ;
所述下拉单元还连接参考电压端和所述第 1级虚拟移位寄存器单元 的输出控制端， 用于通过所述参考电压端的电压控制所述第 1级虚拟移 位寄存器单元向下一级虚拟移位寄存器单元输出信号， 以便控制所述第 i 级虚拟移位寄存器单元的输出端停止通过所述输出单元向所述 j -n+ 1 级移位寄存器单元的输出端输出重复扫描信号。
5、 根据权利要求 3或 4所述的栅极驱动电路， 其中， 所述输出单元 包括第一开关晶体管， 其中， 所述第一开关晶体管的栅极连接所述时钟 控制端， 所述第一开关晶体管的源极连接所述位移延迟模块， 所述第一 开关晶体管的漏极连接所述第 j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极连 接所述第 n级虚拟移位寄存器单元的输出端， 所述第二开关晶体管的源 极连接所述参考电压端， 所述第二开关晶体管的漏极连接所述第 1级虚 拟移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
6、 根据权利要求 1所述的栅极驱动电路， 其中，
所述重复输出模块还连接参考电压端及所述第 j + 1级移位寄存器单 元的输出端， 用于在所述第 j + 1 级移位寄存器单元输出扫描信号时， 通 过所述参考电压端的电压控制所述重复输出模块停止向所述 j级移位寄 存器单元的输出端输出重复扫描信号。
7、 根据权利要求 6所述的栅极驱动电路， 中其， 所述重复输出模块 包括输出单元和下拉单元；
所述位移延迟模块包括一个第 1级虚拟移位寄存器单元， 其中所述 第 1级虚拟移位寄存器单元的输入端连接所述第 j级移位寄存器单元的 输出端， 所述第 1级虚拟移位寄存器单元的输出端连接所述第 j + 1级移 位寄存器单元的输入端， 所述输出单元连接所述时钟控制端；
其中所述输出单元用于在所述时钟控制端的控制下向所述 j级移位 寄存器单元的输出端输出重复扫描信号；
所述下拉单元还连接参考电压端、 所述第 j + 1级移位寄存器单元的 输出端和所述第 1 级虚拟移位寄存器单元的输出控制端， 用于当所述第 j + 1 级移位寄存器单元输出扫描信号时， 通过所述参考电压端的电压控 制所述第 1级虚拟移位寄存器单元停止向所述 j级移位寄存器单元的输 出端输出重复扫描信号。
8、 根据权利要求 7所述的栅极驱动电路， 其中， 所述输出单元包括 第一开关晶体管， 其中， 所述第一开关晶体管的栅极连接所述时钟控制 端， 所述第一开关晶体管的和源极连接所述位移延迟模块， 所述第一开 关晶体管的漏极连接所述第 j级移位寄存器单元的输出端；
所述下拉单元包括第二开关晶体管， 所述第二开关晶体管的栅极连 接所述第 j + 1 级移位寄存器单元的输出端， 所述第二开关晶体管的源极 连接所述参考电压端， 所述第二开关晶体管的漏极连接所述第 1 级虚拟 移位寄存器单元中栅线的驱动信号输出晶体管的栅极。
9、一种显示装置，包括如权利要求 1至 8任一所述的栅极驱动电路。
10、 一种栅极驱动电路的栅线驱动方法， 在该栅极驱动电路中， 位 移延迟模块位于相邻的第 j级移位寄存器单元和第 j + 1级移位寄存器单 元之间， 该方法包括：
在触摸时间结束后， 时钟控制端控制开启所述重复输出模块， 所述 位移延迟模块通过重复输出模块向之前对应的第 j-n+1 级移位寄存器单 元的输出端输出重复扫描信号；
所述第 j-n+1级移位寄存器单元至所述第 j级移位寄存器单元重新 输出扫描信号至栅线。
11、 根据权利要求 1 0所述的方法， 其中， 在所述第 j级移位寄存器单元重新输出扫描信号后， 所述重复输出 模块停止向所述第 j-n+1 级移位寄存器单元的输出端输出重复扫描信 号。
12、 根据权利要求 10所述的方法， 其中，
在所述第 j + 1级移位寄存器单元输出扫描信号后， 所述重复输出模 块停止向所述第 j-n+1级移位寄存器单元的输出端输出重复扫描信号。
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