WO2015018141A1 - 移位寄存器单元及其驱动方法、移位寄存器与显示装置 - Google Patents

移位寄存器单元及其驱动方法、移位寄存器与显示装置 Download PDF

Info

Publication number
WO2015018141A1
WO2015018141A1 PCT/CN2013/087574 CN2013087574W WO2015018141A1 WO 2015018141 A1 WO2015018141 A1 WO 2015018141A1 CN 2013087574 W CN2013087574 W CN 2013087574W WO 2015018141 A1 WO2015018141 A1 WO 2015018141A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin film
film transistor
pull
module
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2013/087574
Other languages
English (en)
French (fr)
Inventor
谭文
祁小敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to US14/359,856 priority Critical patent/US9437324B2/en
Publication of WO2015018141A1 publication Critical patent/WO2015018141A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to the field of display, and in particular, to a shift register unit and a driving method thereof, a shift register and a display device. Background technique
  • Oxide thin film transistors are the development direction of large-size active matrix organic light-emitting diode (AMOLED) displays/liquid crystal displays (LCDs), so gates are fabricated on existing GOA (Gate On Array) Medium is widely used.
  • AMOLED active matrix organic light-emitting diode
  • LCDs liquid crystal displays
  • the oxide TFT has a depletion type, that is, the threshold voltage of the oxide TFT is negative, which causes a problem of leakage current always existing in the implementation of the GOA.
  • the invention provides a shift register unit and a driving method thereof, a shift register and a display device, thereby solving the problem of excessive leakage of the GOA circuit, and effectively solving the reliability and power consumption problem of the GOA circuit using the oxide thin film transistor. .
  • the invention provides the following solutions:
  • the embodiment of the present invention provides a shift register unit, including a first capacitor, a pull-up module, a pre-charging module, and a pull-down module, where the first end of the first capacitor and the pull-up module are connected to the pull-up node, Also includes: a shutdown module, connected to the pull-up node, and connected to a first node between the pre-charging module and the pull-down module, configured to disconnect the pull-up node from the pre-charging module and pull-down during a pull-up phase The electrical connection of the module.
  • the shutdown module comprises:
  • a source of the first thin film transistor is connected to the first node, a gate of the first thin film transistor is connected to a second clock signal input end, and a drain of the first thin film transistor is connected to the pull-up node ;
  • a shutdown control unit configured to: in a pull-up phase, the first thin film transistor is in a completely off state by controlling a source voltage of the first thin film transistor to disconnect the pull-up node from the pre-charge module Electrical connection to the pull-down module.
  • the shutdown control unit comprises:
  • a feedback capacitor a first end of the feedback capacitor is coupled to a source of the first thin film transistor, and a second end of the feedback capacitor is coupled to the pull-up module and the pull-down module.
  • the shutdown control unit further includes:
  • a source of the second thin film transistor is connected to the pull-up module and the pull-down module, a gate of the second thin film transistor is connected to a first clock signal input end, and a drain of the second thin film transistor is The source connection of the first thin film transistor is described.
  • the shutdown control unit further includes:
  • a source of the second thin film transistor is connected to the pull-up module and the pull-down module, a gate of the second thin film transistor is connected to a source of the second thin film transistor, and a drain of the second thin film transistor is The source of the first thin film transistor is connected.
  • the shutdown module comprises:
  • a source of the first thin film transistor is connected to a drain of the second thin film transistor and a drain of the third thin film transistor, and a gate of the first thin film transistor is connected to a second clock signal input end, and a drain of the first thin film transistor is Said pull up node connection;
  • a source of the second thin film transistor is connected to the pull-up module and the pull-down module, and a gate of the second thin film transistor is connected to the first clock signal input end;
  • a source of the third thin film transistor is connected to the first node, and a gate of the third thin film transistor is The second clock signal input terminal is connected.
  • the pull-up module comprises:
  • a source of the fourth thin film transistor is connected to the first clock signal input end, a gate of the fourth thin film transistor is connected to the pull-up node, a drain of the fourth thin film transistor and a second of the first capacitor
  • the terminal, the pull-down module, and the signal output are connected.
  • the pull-up module comprises:
  • a source of the fourth thin film transistor and a source of the fifth thin film transistor are connected to the first clock signal input end;
  • a gate of the fourth thin film transistor and a gate of the fifth thin film transistor are connected to the pull-up node; a drain of the fourth thin film transistor is connected to the gate signal output end, the second end of the first capacitor, and the pull-down module;
  • the drain of the fifth thin film transistor is connected to the turn-off module, the pull-down module, and the start signal output.
  • the pre-charging module includes:
  • the source and the gate of the sixth thin film transistor are connected to the start signal input terminal, and the drain of the sixth thin film transistor is connected to the turn-off module and the pull-down module.
  • the pull-down module includes:
  • a source of the seventh thin film transistor is connected to the pre-charging module and the shutdown module, and a gate of the seventh thin film transistor is connected to the control unit, a gate of the eighth thin film transistor, and a gate of the ninth thin film transistor.
  • a node, a drain of the seventh thin film transistor is connected to the first level signal input end;
  • a source of the eighth thin film transistor is connected to the pull-up module, the turn-off module, the start signal output end, and the drain of the eighth thin film transistor The first level signal input terminal is connected;
  • the source of the ninth thin film transistor is connected to the pull-up module, the second end of the first capacitor, and the gate signal output end, and the drain of the ninth thin film transistor is connected to the second level signal input end.
  • the potential of the input signal of the second level signal input terminal is less than zero and higher than the potential of the input signal of the first level signal input terminal.
  • the embodiment of the invention further provides a method for driving a shift register unit, comprising:
  • the potential of the pull-up node and the first node is pulled up to the first potential, and the turn-off module is in an on state;
  • the shutdown module In the pull-up phase, the potential of the pull-up node and the first node is pulled up to a second potential higher than the first potential, the shutdown module is in a completely off state, and between the pull-up node and the pre-charge module and the pull-down module The electrical connection is broken;
  • the shutdown module In the reset phase, the shutdown module is in an on state, and the potential of the pull-up node and the first node is pulled down to a third potential lower than the first potential;
  • the shutdown module In the reset sustain phase, the shutdown module is in an off state, and the potential of the pull-up node and the first node is maintained at the third potential.
  • the first clock signal input terminal inputs a low-level signal
  • the second clock signal input terminal inputs a high-level signal
  • the start signal input terminal inputs a high-level signal
  • the first clock signal input terminal inputs a high level signal
  • the second clock signal input terminal inputs a low level signal
  • the start signal input terminal inputs a low level signal
  • the first clock signal input terminal inputs a low level signal
  • the second clock signal input terminal inputs a high level signal
  • the start signal input terminal inputs a low level signal
  • the first clock signal input terminal inputs a high level signal
  • the second clock signal input terminal inputs a low level signal
  • the start signal input terminal inputs a low level signal.
  • the embodiment of the present invention further provides a shift register, which specifically includes a plurality of stages of the shift register unit according to the embodiment of the present invention.
  • the embodiment of the present invention further provides a display device, and the display device may specifically include the shift register provided by the embodiment of the present invention.
  • the shift register unit and the driving method thereof, the shift register and the display device provided by the present invention are configured to disconnect the pull-up node PU and the pre-charge in a pull-up phase.
  • the shutdown module of the electrical connection between the module and the pull-down module can solve the problem of excessive leakage of the GOA circuit, and effectively solve the reliability and power consumption problem of the GOA circuit using the oxide thin film transistor.
  • 1 is a schematic structural diagram of a conventional shift register unit
  • FIG. 2 is a schematic structural diagram 1 of a shift register unit according to an embodiment of the present invention.
  • FIG. 3 is a schematic structural diagram 2 of a shift register unit according to an embodiment of the present invention.
  • FIG. 4 is a schematic structural diagram 3 of a shift register unit according to an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of signal timings applicable to a shift register according to an embodiment of the present invention
  • FIG. 6 is a schematic structural diagram 4 of a shift register unit according to an embodiment of the present invention
  • FIG. 7 is a schematic structural diagram 5 of a shift register unit according to an embodiment of the present disclosure.
  • FIG. 8 is a schematic structural diagram 6 of a shift register unit according to an embodiment of the present invention.
  • FIG. 9 is a schematic structural diagram 7 of a shift register unit according to an embodiment of the present disclosure.
  • FIG. 10 is a schematic structural diagram 8 of a shift register unit according to an embodiment of the present invention.
  • FIG. 11 is a schematic structural diagram 9 of a shift register unit according to an embodiment of the present disclosure.
  • FIG. 12 is a schematic structural diagram 10 of a shift register unit according to an embodiment of the present disclosure.
  • FIG. 13 is a schematic structural diagram 11 of a shift register unit according to an embodiment of the present invention.
  • FIG. 14 is a schematic structural diagram 1 of a pull-down control unit according to an embodiment of the present invention.
  • FIG. 15 is a schematic structural diagram 2 of a pull-down control unit according to an embodiment of the present disclosure.
  • 16 is a schematic structural diagram 3 of a pull-down control unit according to an embodiment of the present invention.
  • FIG. 17 is a schematic flowchart of a method for driving a shift register unit according to an embodiment of the present invention
  • FIG. 18 is a schematic structural diagram of a shift register unit according to an embodiment of the present invention
  • FIG. 19 is a comparison diagram of simulation results of an output waveform of a GOA circuit and an existing GOA circuit according to an embodiment of the present invention. Concrete implementation
  • the embodiment of the present invention provides a shift register unit, as shown in FIG. 2, which may specifically include a first capacitor C1, a pull-up module 1, a pre-charging module 2, and a pull-down module 3, and a first end of the first capacitor C1. Connected to the pull-up node PU with the pull-up module 1;
  • the shift register unit may further include:
  • the shutdown module 4 is connected to the pull-up node PU and connected to the first node LK between the pre-charging module 2 and the pull-down module 3 for disconnecting the pull-up node PU and the pre-charging module 2 during the pull-up phase. Pull down the electrical connection of module 3.
  • the shift register unit provided by the embodiment of the invention can completely disconnect the electrical connection between the pull-up node PU and the pre-charging module 2 and the pull-down module 3 in the pull-up phase, thereby solving the problem of excessive leakage of the GOA circuit and effectively solving the problem. Reliability and power consumption of GOA circuits using oxide thin film transistors (TFTs).
  • TFTs oxide thin film transistors
  • a broken line between the shutdown module 4 and the second end of the first capacitor C1 is used to indicate that in different embodiments, the shutdown module 4 is electrically connected or non-existent with the second end of the first capacitor C1. The relationship of electrical connections.
  • the shutdown module 4 may specifically include: a first thin film transistor T1, that is, a turn-off transistor, and a source of the first thin film transistor T1 is connected to the first node LK, a gate of the thin film transistor T1 is connected to the second clock signal input terminal CLKB, and a drain of the first thin film transistor T1 is connected to the pull-up node PU;
  • control unit 41 in the pull-up phase, by controlling the source voltage of the first thin film transistor T1 such that the first thin film transistor T1 is in a completely off state to disconnect the pull-up node PU and the pre- The electrical connection of the charging module 2 and the pull-down module 3.
  • the shutdown control unit 41 may specifically include: The feedback capacitor C2 has a first end connected to the source of the first thin film transistor T1 and a second end of the feedback capacitor C2 connected to the pull-up module 1 and the pull-down module 3.
  • the second end of the feedback capacitor C2 may also be connected to the second end of the first capacitor C1 and the gate signal output terminal OUTPUT_gate (specifically, as shown in FIG. 4, the gate The pole signal output terminal OUTPUT_ Gate is the OUTPUT shown in FIG. 4, or the second terminal of the feedback capacitor C2 can also be connected to the start signal output terminal OUTPUT_STV (specifically, as shown in FIG. 9).
  • the second clock signal input terminal CLKB inputs a high-level signal
  • the first thin film transistor T1 is turned on, that is, the pull-up node PU and the first node LK are pulled up to a high level potential.
  • the first clock signal input terminal CLK inputs a low level signal
  • the signal output terminal OUTPUT outputs a low level signal.
  • the first end of the feedback capacitor C2, that is, the voltage at the first node LK is
  • phase B (which may also be referred to as an output phase)
  • the second clock signal input terminal CLKB inputs a low-level signal
  • the first thin film transistor T1 is in an off state
  • the first clock signal input terminal CLK is input at a high level.
  • the first thin film transistor T1 is completely turned off, the first thin film transistor T1 is in a completely off state, and the electrical connection between the pull-up node PU and the first node LK is completely cut off, that is, the pull-up node PU point and the pre-charge module 2 and the electrical connection between the pull-down module 3 is completely cut off, solved due to TFT
  • the pre-charging module 2 and the pull-down module 3 caused by the depletion type are not tightly closed and the leakage current is too large, and the output waveform of the pull-up node PU and the signal output terminal OUTPUT is distorted, eventually causing the problem of G0A failure.
  • the shutdown control unit 41 may further include: a second thin film transistor T2, a source of the second thin film transistor T2, and a pull-up module 1 and a pull-down The module 3 is connected, the gate of the second thin film transistor T2 is connected to the first clock signal input terminal CLK, and the drain of the second thin film transistor T2 is connected to the source of the first thin film transistor T1.
  • the source of the second thin film transistor T2 may also be connected to the second end of the first capacitor C1 and the gate signal output terminal OUTPUT_ Gate (specifically, as shown in FIG.
  • the gate signal output terminal OUTPUT_ Gate is the OUTPUT terminal shown in FIG. 6, or the source of the second thin film transistor T2 can also be connected to the start signal output terminal OUTPUT_STV (specifically, as shown in FIG. 10 »).
  • the second clock signal input terminal CLKB inputs a high-level signal
  • the first thin film transistor T1 is in an on state
  • the pull-up node PU and the first node LK are pulled up to a high-level potential
  • first The clock signal input terminal CLK inputs a low level signal
  • the second thin film transistor T2 is in an off state
  • the signal output terminal OUTPUT outputs a low level signal
  • the voltage at the first node LK is V eH ;
  • the second clock signal input terminal CLKB inputs a low-level signal
  • the first thin film transistor T1 is in an off state
  • the first clock signal input terminal CLK inputs a high level signal
  • the second thin film transistor T2 is in a conducting state.
  • the signal output terminal OUTPUT outputs a high level signal.
  • the signal output terminal OUTPUT outputs a high level signal which is fed back to the first node LK, and the voltage at the first node LK About VGH, the gate-source voltage Ve ⁇ VeL -VeH of the first thin film transistor T1, due to V (jL takes about -8V, V GH takes about 5V, and the threshold voltage V TH of the first thin film transistor T1 The value is about -IV, then the gate-source voltage V QS of the first thin film transistor T1 is approximately equal to -13V ⁇ V TH ⁇ 0, which is a deep negative voltage. Therefore, the first thin film transistor T1 is completely turned off, the first film.
  • the transistor T1 is in a completely off state, and the electrical connection between the pull-up node PU and the first node LK is completely cut off, that is, the electrical connection between the PU node of the pull-up node and the pre-charging module 2 and the pull-down module 3 is completely cut off, Depleted due to TFT Cause of precharge pull-down module 2 and module 3 is turned off and the drain current is too large loose, the pull-up node PU and the signal output terminal OUTPUT output waveform distortion, resulting in problems GOA failure.
  • the gate of the second thin film transistor T2 is connected to the first clock signal input terminal CLK, and the source of the second thin film transistor T2 is substantially the first time.
  • the clock signal input terminals CLK There is also an electrical connection between the clock signal input terminals CLK, and therefore, there may be another alternative form of the shutdown control unit 41 as shown in FIG.
  • the source of the second thin film transistor T2 is connected to the pull-up module 1 and the pull-down module 3, the gate of the second thin film transistor T2 is connected to the source of the second thin film transistor T2, and the drain of the second thin film transistor T2 The source of the first thin film transistor T1 is connected.
  • the source of the second thin film transistor T2 may also be connected to the second end of the first capacitor C1 and the gate signal output terminal OUTPUT_ Gate (specifically, as shown in FIG. 7
  • the gate signal output terminal OUTPUT_ Gate is the OUTPUT terminal shown in FIG. 7, or the source of the second thin film transistor T2 can also be connected to the start signal output terminal OUTPUT_STV (specifically, as shown in FIG. 11).
  • the gate-source voltage VGS of the first thin film transistor T1 is approximately equal to -13V ⁇ V TH ⁇ 0, is a deep negative voltage, therefore, in this embodiment, the first thin film transistor T1 can also be completely turned off, the first thin film transistor T1 is in a completely off state, and the electrical connection between the pull-up node PU and the first node LK It can also be completely cut off, that is, the electrical connection between the PU point of the pull-up node and the pre-charging module 2 and the pull-down module 3 can also be completely cut off, and the pre-charging module 2 and the pull-down due to the depletion characteristics of the TFT are also solved. Module 3 is not tightly closed and the leakage current is too large. The output waveform of the pull-up node PU and the signal output terminal OUTPUT is distorted, which eventually leads to the problem of GOA failure.
  • the shutdown module 4 can also be presented in the circuit configuration shown in FIG.
  • the shutdown module 4 may specifically include:
  • the gate of the transistor T1 is connected to the second clock signal input terminal CLKB, and the drain of the first thin film transistor T1 is connected to the pull-up node PU;
  • the source of the second thin film transistor T2 is connected to the pull-up module 1 and the pull-down module 3, and the gate of the second thin film transistor T2 is connected to the first clock signal input terminal CLK, and in different embodiments, the second thin film transistor
  • the source of ⁇ 2 may also be connected to the second end of the first capacitor C1, the gate signal output terminal OUTPUT Gate (specifically, the OUTPUT terminal as shown in FIG. 8), or the second thin film crystal
  • the source of the body tube T2 can also be connected to the start signal output terminal OUTPUT_STV (specifically, as shown in FIG.
  • the source of the third thin film transistor T3 is connected to the first node LK, and the gate of the third thin film transistor T3 is connected to the second clock signal input terminal CLKB.
  • the gate-source voltage V QS of the first thin film transistor T1 is approximately equal to -13V ⁇ V TH . ⁇ 0, for the deep negative voltage, the first thin film transistor T1 can also be completely turned off, and, since the third thin film transistor T3 is also in the off state in the pull-up phase, thereby causing the pull-up node PU and the first node LK
  • the connection link there are two transistors in an off state (where the first thin film transistor T1 is in a completely off state), thereby forming a double fuse of shutdown, and therefore, the power between the pull-up node PU and the first node LK
  • the connection can also be completely cut off, that is, the electrical connection between the PU point of the pull-up node and the pre-charging module 2 and the pull-down module 3 can also be completely cut off, and the pre-charging module 2 due to the depletion characteristics
  • circuit structure of the shift register unit provided by the embodiment of the present invention may also be as shown in FIGS. 9, 10, 11, and 12.
  • the pull-up module 1 may specifically include:
  • the fourth thin film transistor T4 has a source connected to the first clock signal input terminal CLK, a gate connected to the pull-up node PU, and a drain specifically connected to the second end of the first capacitor C1, the pull-down module 3, and the signal output. End OUTPUT connection.
  • the pull-up module 1 may specifically include a fourth thin film transistor T4, a fifth thin film transistor ⁇ 5;
  • a source of the fourth thin film transistor ⁇ 4 and a source of the fifth thin film transistor ⁇ 5 are connected to the first clock signal input terminal CLK;
  • a gate of the fourth thin film transistor ⁇ 4 and a gate of the fifth thin film transistor ⁇ 5 are connected to the pull-up node PU;
  • a drain of the fourth thin film transistor T4 is connected to the gate signal output terminal OUTPUT_ Gate, the second end of the first capacitor C1, and the pull-down module 3;
  • the drain of the fifth thin film transistor T5 is connected to the turn-off module 4, the pull-down module 3, and the start signal output terminal OUTPUT_STV.
  • the pre-charging module 2 may specifically include: a sixth thin film transistor T6;
  • the source and the gate of the sixth thin film transistor T6 are connected to the start signal input terminal STV, and the drain and turn-off module 4 of the sixth thin film transistor T6 and the pull-down module 3 are connected to the first node LK.
  • the pull-down module 3 may specifically include: a seventh thin film transistor T7, an eighth thin film transistor ⁇ 8, a ninth thin film transistor ⁇ 9, and a seventh thin film transistor ⁇ 7. a pull-down control unit 31 that turns on or off the eighth thin film transistor ⁇ 8 and the ninth thin film transistor ⁇ 9;
  • the source of the seventh thin film transistor T7 is connected to the first level signal input terminal VGL1, the gate of the seventh thin film transistor T7, and the control unit 31, the gate of the eighth thin film transistor T8, and the gate of the ninth thin film transistor T9.
  • the drain of the seventh thin film transistor T7 is connected to the pre-charging module 2, the shutdown module 4, that is, connected to the first node LK;
  • the source of the eighth thin film transistor T8 is connected to the first level signal input terminal VGL1, and the drain of the eighth thin film transistor T8 is connected to the pull-up module 1, the shutdown module 4, and the start signal output terminal OUTPUT_STV;
  • the source of the ninth thin film transistor T9 is connected to the second level signal input terminal VGL2, the drain of the ninth thin film transistor T9, and the pull-up module 1, the second end of the first capacitor C1, and the gate signal output terminal OUTPUT. Gate connection.
  • the potential of the input signal of the second level signal input terminal VGL2 may be less than zero and higher than the potential of the input signal of the first level signal input terminal VGL1.
  • the pull-down control unit 31 of the embodiment of the present invention may specifically include:
  • the source and the gate of the tenth thin film transistor T10 are connected to the second clock signal input terminal CLKB, and the drain of the tenth thin film transistor T10 is connected to the pull-down node PD;
  • the drain of the eleventh thin film transistor T11 is connected to the pull-down node PD, and the eleventh thin film transistor
  • the gate of Ti l is connected to the start signal input terminal STV, and the source of the eleventh thin film transistor Til is connected to the first level signal input terminal VGL1.
  • the pull-down control unit 31 of the embodiment of the present invention may specifically include:
  • the first end of the third capacitor C3 is connected to the second clock signal input terminal CLKB, and the second end of the third capacitor C3 is connected to the pull-down node PD;
  • the drain of the tenth thin film transistor T10 is connected to the pull-down node PD, the gate of the tenth thin film transistor T10 is connected to the start signal input terminal STV, and the source of the tenth thin film transistor T10 is connected to the first level signal input terminal VGL.
  • the pull-down control unit 31 of the embodiment of the present invention may specifically include:
  • a tenth thin film transistor T10 an eleventh thin film transistor T11, a twelfth thin film transistor ⁇ 12, a thirteenth thin film transistor T13;
  • the source and the gate of the tenth thin film transistor T10 are connected to the second clock signal input terminal CLKB, the drain of the tenth thin film transistor T10, and the gate of the eleventh thin film transistor T11 and the drain of the twelfth thin film transistor T12. Pole connection
  • the source of the eleventh thin film transistor T11 is connected to the second clock signal input terminal CLKB, and the drain of the eleventh thin film transistor T11 is connected to the pull-down node PD;
  • the gate of the twelfth thin film transistor T12 is connected to the start signal input terminal STV and the thirteenth thin film transistor T13, the source of the twelfth thin film transistor T12, and the first level signal input terminal VGL, The source of the thirteen thin film transistor T13 is connected;
  • the drain of the thirteenth thin film transistor T13 is connected to the pull-down node PD.
  • the thin film transistor according to the embodiment of the present invention may be an N-type thin film transistor.
  • the embodiment of the present invention further provides a method for driving a shift register unit. As shown in FIG. 17, the method may specifically include:
  • Step 171 in the pre-charging phase, the potentials of the pull-up node PU and the first node LK are pulled up to the first potential, and the turn-off module 4 is in an on state;
  • Step 172 in the pull-up phase, the potential of the pull-up node PU and the first node LK is pulled up to high
  • the shutdown module 4 is in a completely off state, and the electrical connection between the pull-up node PU and the pre-charging module 2 and the pull-down module 3 is disconnected;
  • Step 173 in the reset phase, the shutdown module 4 is in an on state, and the potentials of the pull-up node PU and the first node LK are pulled down to a third potential lower than the first potential;
  • Step 174 in the reset maintenance phase, the shutdown module 4 is in an off state, and the potentials of the pull-up node PU and the first node LK are maintained at the third potential.
  • the following is a shift register unit as shown in FIG. 18, taking a signal timing diagram as shown in FIG. 5 as an example, and a specific implementation process of the shift register driving method provided by the embodiment of the present invention is described in detail.
  • the process specific can include:
  • the first clock signal input terminal CLK inputs a low level signal such as V GL
  • the second clock signal inputs the input terminal CLKB to input a high level signal such as V QH
  • the start signal input terminal STV input is high.
  • the flat signal is, for example, VeH; at this time, T1 and T6-T11 are all in the on state, ⁇ 4 and ⁇ 5 are in the off state, and the gate signal output terminal OUTPUT_ Gate outputs the low level signal V input from the second level signal input terminal VGL2.
  • the start signal output terminal OUTPUT_STV outputs the low level signal V QU input from the first level signal input terminal VGL1, and the potentials of the first node LK and the pull-up node PU are pulled up to the high level potential
  • the voltage of the first node LK may specifically be V GH -V GL1
  • the potential of the pull-down node PD is equal to the low level signal V QU input by the first level signal input terminal VGL1.
  • the first clock signal input terminal CLK inputs a high level signal such as V QH
  • the second clock signal input terminal CLKB inputs a low level signal such as V Q L
  • the start signal input terminal STV input is low.
  • T1 is completely turned off, T1 is in a completely off state.
  • the electrical connection between the pull-up node PU and the first node LK is completely cut off, that is, pull-up
  • the electrical connection between the node PU point and the pre-charging module 2 and the pull-down module 3 is completely cut off, so that the pull-up node PU does not leak due to the unsatisfactory turn-off of T6 and T7. If the flow is too large, the pull-up node PU loses the pull-up effect, which causes the waveform of the output signal of the signal output to be malformed, and the output is abnormal.
  • the pull-down node PD that is, the gate voltage of T9 is V QU
  • the source of T9 is connected to the second level signal input terminal, that is, the T9 source voltage is V Q L 2 , due to the second level signal input.
  • the potential of the VGL2 input signal V Q L 2 may be less than zero and higher than the potential of the input signal V QU of the first level signal input terminal VGL1. Therefore, the gate-source voltage of T9 is also a deep negative voltage, that is, T9 is also completely The off-state, so that the gate signal output from the gate signal output terminal OUTPUT- Gate does not have the influence of leakage current, ensuring a stable output of the gate signal.
  • phase C In the phase C reset phase.
  • the first clock signal input terminal CLK inputs a low level signal
  • the second clock signal inputs an input terminal CLKB to input a high level signal
  • the start signal input terminal STV inputs a low level signal
  • Tl, T7-T10 are at In the on state, T4, T5, T6, Til are in the off state;
  • Tl, ⁇ 7 realize the discharge of CI and C2, pull down the pull-up node PU and the first node LK potential to V n T9 and the gate signal output terminal OUTPUT—
  • the potential of the Gate output signal is pulled down to ⁇ 2 , and ⁇ 8 pulls down the potential of the output signal of the start signal OUTPUT_STV to V QU .
  • phase D the reset phase is reset.
  • the first clock signal input terminal CLK inputs a high level signal
  • the second clock signal input terminal CLKB inputs a low level signal
  • the start signal input terminal STV inputs a low level signal; at this time, Tl, T6-T11 are all cut off.
  • the state, ⁇ 4, ⁇ 5 are in the on state; the pull-up node PU and the first node LK are maintained at the low level potential, and the potentials of the gate signal output terminal OUTPUT_gate and the start signal output terminal OUTPUT_STV remain unchanged. .
  • the shift register unit driving method provided by the embodiment of the present invention can completely disconnect the electrical connection between the pull-up node PU and the pre-charging module 2 and the pull-down module 3 in the pull-up phase, thereby Solving the problem of excessive leakage of the GOA circuit effectively solves the problem of reliability and power consumption of the GOA circuit using the oxide thin film transistor (TFT).
  • TFT oxide thin film transistor
  • the comparison between the GOA circuit and the output waveform simulation result of the existing GOA circuit can be seen (where the identifier 1 is a schematic diagram of the output waveform simulation of the GOA circuit provided by the embodiment of the present invention.
  • Mark 2 refers to the simulation diagram of the output waveform of the existing GOA circuit.
  • the existing general GOA circuit has a large leakage current due to the depletion characteristics of the thin film transistor TFT, and the pull-up node PU and the output waveform occur.
  • the GOA provided by the embodiment of the present invention is provided with a shutdown module, so that the electrical connection between the pull-up node PU and the pre-charging module and the pull-down module is completely turned off, effectively Cut off
  • the pull-up node PU leaks current, so that the PU and the output waveform are normal from the pull-up node, and the GOA works normally.
  • the embodiment of the present invention further provides a shift register, which specifically includes a plurality of stages of the shift register unit provided by the embodiment of the present invention.
  • the first stage shift register unit gate signal output end in addition to the first stage, the first stage shift register unit gate signal output end
  • OUTPUT The signal output by the Gate is the reset signal of the shift register unit of the previous stage; except for the last stage, the signal output from the first shift register unit start signal output terminal OUTPUT_STV is the shift register unit input of the next stage. The starting signal.
  • the embodiment of the invention further provides a display device, which comprises the above-mentioned shift register provided by the embodiment of the invention.
  • the display device may specifically be a display device such as a liquid crystal panel, a liquid crystal television, a liquid crystal display, an OLED (Organic Light Emitting Diode) panel, an OLED display, a plasma display, or an electronic paper.
  • a display device such as a liquid crystal panel, a liquid crystal television, a liquid crystal display, an OLED (Organic Light Emitting Diode) panel, an OLED display, a plasma display, or an electronic paper.
  • the shift register unit, shift register and display device provided by the embodiments of the present invention are particularly suitable for the GOA circuit under the LTPS (Low Temperature Polysilicon Technology) process, and can also be applied to the GOA circuit under the amorphous silicon process.
  • LTPS Low Temperature Polysilicon Technology
  • CMOS Complementary Metal Oxide Semiconductor
  • the present invention provides a shift register unit and a driving method thereof, a shift register and a display device, which are arranged to disconnect the pull-up node PU and the pre-stage during a pull-up phase
  • the shutdown module electrically connected between the charging module and the pull-down module can solve the problem of excessive leakage of the GOA circuit, and effectively solves the reliability and power consumption problem of the GOA circuit using the oxide thin film transistor.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本发明提供了一种移位寄存器单元及其驱动方法、移位寄存器与显示装置，通过设置用于在上拉阶段，断开上拉节点PU与预充电模块以及下拉模块之间的电连接的关断模块，从而可以解决GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管的GOA电路的可靠性和功耗问题。

Description

移位寄存器单元及其驱动方法、 移位寄存器与显示装置 技术领域
本发明涉及显示领域， 尤其涉及一种移位寄存器单元及其驱动方法、 移 位寄存器与显示装置。 背景技术
氧化物薄膜晶体管 （氧化物 TFT) 是大尺寸有源矩阵有机发光二极管 (AMOLED)显示器 /液晶显示器（LCD)的发展方向，因此在现有 GOA (Gate On Array, 阵列基板上制作栅极驱动） 中， 被广泛采用。
氧化物 TFT特性之一是具有耗尽型的特点，即氧化物 TFT的阈值电压为 负， 这导致现有 GOA实现上一直存在漏电流的问题。
在如附图 1所示的现有 GOA典型电路中， 在预充电阶段， 由于 T14存 在较大漏电情况， 因此导致对 T11栅极的充电效果变差； 在上拉阶段， 由于 T12、 T13和 T14的栅极电平最低只能到 VGL, 而 T12、 T13和 T14的源极 也为 VGL, 则 T12、 T13和 T14的栅源电压 Vgs最小为 0， 由于氧化物 TFT 的阈值电压小于 0， 因此 T12， T13和 T14仍处于微导通状态， 具有较大的漏 电电流， 造成 T11的栅极和源极都趋向 VGL漏电而影响 GOA电路的正常上 拉和输出， 而在下拉阶段， 由于 T12、 T14无法正常关断，也会造成在下拉波 形的畸变， 影响下拉效果， 从而影响 GOA电路的可靠性和功耗。 发明内容
本发明提供一种移位寄存器单元及其驱动方法、移位寄存器与显示装置， 从而可以解决 GOA电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管 的 GOA电路的可靠性和功耗问题。
本发明提供方案如下：
本发明实施例提供了一种移位寄存器单元， 包括第一电容、 上拉模块、 预充电模块和下拉模块， 所述第一电容的第一端与所述上拉模块连接于上拉 节点， 还包括： 关断模块， 与所述上拉节点连接， 并与处于预充电模块和下拉模块之间 的第一节点连接， 用于在上拉阶段断开所述上拉节点与所述预充电模块和下 拉模块的电连接。
优选的， 所述关断模块包括：
第一薄膜晶体管， 第一薄膜晶体管的源极与所述第一节点连接， 第一薄 膜晶体管的栅极与第二时钟信号输入端连接， 第一薄膜晶体管的漏极与所述 上拉节点连接；
关断控制单元， 用于在上拉阶段， 通过控制所述第一薄膜晶体管的源极 电压使得所述第一薄膜晶体管处于完全截止状态， 以断开所述上拉节点与所 述预充电模块和下拉模块的电连接。
优选的， 所述关断控制单元包括：
反馈电容， 所述反馈电容的第一端与所述第一薄膜晶体管的源极连接， 反馈电容的第二端， 与所述上拉模块和所述下拉模块连接。
优选的， 所述关断控制单元还包括：
第二薄膜晶体管， 第二薄膜晶体管的源极与所述上拉模块和所述下拉模 块连接， 第二薄膜晶体管的栅极与第一时钟信号输入端连接， 第二薄膜晶体 管的漏极与所述第一薄膜晶体管的源极连接。
优选的， 所述关断控制单元还包括：
第二薄膜晶体管， 第二薄膜晶体管的源极与所述上拉模块和所述下拉模 块连接， 第二薄膜晶体管的栅极与第二薄膜晶体管的源极连接， 第二薄膜晶 体管的漏极与所述第一薄膜晶体管的源极连接。
优选的， 所述关断模块包括：
第一薄膜晶体管、 第二薄膜晶体管以及第三薄膜晶体管；
第一薄膜晶体管的源极与第二薄膜晶体管的漏极、 第三薄膜晶体管的漏 极连接， 第一薄膜晶体管的栅极与第二时钟信号输入端连接， 第一薄膜晶体 管的漏极与所述上拉节点连接；
第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接， 第二薄膜 晶体管的栅极与第一时钟信号输入端连接；
第三薄膜晶体管的源极与所述第一节点连接， 第三薄膜晶体管的栅极与 所述第二时钟信号输入端连接。
优选的， 所述上拉模块包括：
第四薄膜晶体管， 第四薄膜晶体管的源极与第一时钟信号输入端连接， 第四薄膜晶体管的栅极与所述上拉节点连接， 第四薄膜晶体管的漏极与第一 电容的第二端、 下拉模块以及信号输出端连接。
优选的， 所述上拉模块包括：
第四薄膜晶体管和第五薄膜晶体管；
第四薄膜晶体管的源极和第五薄膜晶体管的源极与第一时钟信号输入端 连接；
第四薄膜晶体管的栅极和第五薄膜晶体管的栅极与所述上拉节点连接； 第四薄膜晶体管的漏极， 与栅极信号输出端、 第一电容的第二端以及下 拉模块连接；
第五薄膜晶体管的漏极， 与关断模块、 下拉模块以及起始信号输出端连 接。
优选的， 所述预充电模块包括：
第六薄膜晶体管；
第六薄膜晶体管的源极和栅极与起始信号输入端连接， 第六薄膜晶体管 的漏极与所述关断模块、 下拉模块连接。
优选的， 所述下拉模块包括：
第七薄膜晶体管、 第八薄膜晶体管、 第九薄膜晶体管， 以及用于控制所 述第七薄膜晶体管、 第八薄膜晶体管、 第九薄膜晶体管导通或截止的下拉控 制单元；
第七薄膜晶体管的源极与所述预充电模块、 关断模块连接， 第七薄膜晶 体管的栅极与所述控制单元、 第八薄膜晶体管的栅极、 第九薄膜晶体管的栅 极连接于下拉节点， 第七薄膜晶体管的漏极与第一电平信号输入端连接； 第八薄膜晶体管的源极与上拉模块、 关断模块、 起始信号输出端连接， 第八薄膜晶体管的漏极与所述第一电平信号输入端连接；
第九薄膜晶体管的源极与上拉模块、 第一电容的第二端、 栅极信号输出 端连接， 第九薄膜晶体管的漏极与第二电平信号输入端连接。 优选的， 所述第二电平信号输入端输入信号的电位小于零且高于所述第 一电平信号输入端输入信号的电位。
本发明实施例还提供了一种移位寄存器单元驱动方法， 包括：
在预充电阶段， 上拉节点和第一节点的电位被上拉至第一电位， 关断模 块处于导通状态；
在上拉阶段， 上拉节点和第一节点的电位被上拉至高于所述第一电位的 第二电位， 关断模块处于完全截止状态， 上拉节点与预充电模块和下拉模块 之间的电连接被断开；
在复位阶段， 关断模块处于导通状态， 上拉节点和第一节点的电位被下 拉至低于所述第一电位的第三电位；
在复位维持阶段， 关断模块处于截止状态， 上拉节点和第一节点的电位 被维持在所述第三电位。
优选的， 在预充电阶段， 第一时钟信号输入端输入低电平信号， 第二时 钟信号输入端输入高电平信号， 起始信号输入端输入高电平信号；
在上拉阶段， 第一时钟信号输入端输入高电平信号， 第二时钟信号输入 端输入低电平信号， 起始信号输入端输入低电平信号；
在复位阶段， 第一时钟信号输入端输入低电平信号， 第二时钟信号输入 端输入高电平信号， 起始信号输入端输入低电平信号；
在复位维持阶段， 第一时钟信号输入端输入高电平信号， 第二时钟信号 输入端输入低电平信号， 起始信号输入端输入低电平信号。
本发明实施例还提供了一种移位寄存器， 该移位寄存器中具体可以包括 多级上述本发明实施例所述的移位寄存器单元。
本发明实施例还提供了一种显示装置， 改显示装置具体可以包括上述本 发明实施例提供的移位寄存器。
从以上所述可以看出， 本发明提供的移位寄存器单元及其驱动方法、 移 位寄存器与显示装置， 通过设置用于在上拉阶段， 断开所述上拉节点 PU与 所述预充电模块以及下拉模块之间的电连接的关断模块， 从而可以解决 GOA 电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管的 GOA电路的可靠 性和功耗问题。 附图说明
图 1为现有移位寄存器单元结构示意图；
图 2为本发明实施例提供的移位寄存器单元结构示意图一；
图 3为本发明实施例提供的移位寄存器单元结构示意图二；
图 4为本发明实施例提供的移位寄存器单元结构示意图三；
图 5为本发明实施例提供的移位寄存器适用的信号时序示意图； 图 6为本发明实施例提供的移位寄存器单元结构示意图四；
图 7为本发明实施例提供的移位寄存器单元结构示意图五；
图 8为本发明实施例提供的移位寄存器单元结构示意图六；
图 9为本发明实施例提供的移位寄存器单元结构示意图七；
图 10为本发明实施例提供的移位寄存器单元结构示意图八；
图 11为本发明实施例提供的移位寄存器单元结构示意图九；
图 12为本发明实施例提供的移位寄存器单元结构示意图十；
图 13为本发明实施例提供的移位寄存器单元结构示意图十一；
图 14为本发明实施例提供的下拉控制单元结构示意图一；
图 15为本发明实施例提供的下拉控制单元结构示意图二；
图 16为本发明实施例提供的下拉控制单元结构示意图三；
图 17为本发明实施例提供的移位寄存器单元驱动方法流程示意图； 图 18为本发明实施例提供的移位寄存器单元结构示意图十二；
图 19为本发明实施例提供的 GOA电路与现有 GOA电路输出波形仿真 结果对比图。 具体实舫式
为使本发明实施例的目的、 技术方案和优点更加清楚， 下面将结合本发 明实施例的附图， 对本发明实施例的技术方案进行清楚、 完整地描述。 显然， 所描述的实施例是本发明的一部分实施例， 而不是全部的实施例。 基于所描 述的本发明的实施例， 本领域普通技术人员所获得的所有其他实施例， 都属 于本发明保护的范围。
除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领 域内具有一般技能的人士所理解的通常意义。 本发明专利申请说明书以及权 利要求书中使用的 "第一"、 "第二" 以及类似的词语并不表示任何顺序、 数 量或者重要性， 而只是用来区分不同的组成部分。 同样， "一个"或者 "一" 等类似词语也不表示数量限制， 而是表示存在至少一个。 "连接"或者"相连" 等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接， 不管是直接的还是间接的。 "上"、 "下"、 "左"、 "右"等仅用于表示相对位置 关系， 当被描述对象的绝对位置改变后， 则该相对位置关系也相应地改变。
本发明实施例提供了一种移位寄存器单元， 如附图 2所示， 具体可以包 括第一电容 Cl、上拉模块 1、预充电模块 2和下拉模块 3， 第一电容 C1的第 一端与上拉模块 1连接于上拉节点 PU;
同时， 该移位寄存器单元具体还可以包括：
关断模块 4， 与上拉节点 PU连接， 并与处于预充电模块 2和下拉模块 3 之间的第一节点 LK连接， 用于在上拉阶段断开上拉节点 PU与预充电模块 2 和下拉模块 3的电连接。
本发明实施例提供的移位寄存器单元， 可以在上拉阶段， 完全断开上拉 节点 PU与预充电模块 2和下拉模块 3的电连接，从而可以解决 GOA电路的 漏电过大问题， 有效解决了采用氧化物薄膜晶体管（TFT) 的 GOA电路的可 靠性和功耗问题。
附图 2中，关断模块 4与第一电容 C1第二端之间的虚线，用于表示在不 同的实施例中，关断模块 4与第一电容 C1第二端存在电连接或不存在电连接 的关系。
在本发明一具体实施例中， 如附图 3所示， 关断模块 4具体可以包括： 第一薄膜晶体管 T1即关断晶体管， 第一薄膜晶体管 T1的源极与第一节 点 LK连接， 第一薄膜晶体管 T1的栅极与第二时钟信号输入端 CLKB连接， 第一薄膜晶体管 T1的漏极与上拉节点 PU连接；
关断控制单元 41， 用于在上拉阶段， 通过控制所述第一薄膜晶体管 T1 的源极电压使得所述第一薄膜晶体管 T1处于完全截止状态，以断开所述上拉 节点 PU与预充电模块 2和下拉模块 3的电连接。
在一具体实施例中， 如附图 4所示， 关断控制单元 41具体可以包括： 反馈电容 C2， 反馈电容 C2的第一端与第一薄膜晶体管 T1的源极连接， 反馈电容 C2的第二端， 与上拉模块 1和下拉模块 3连接。
另外， 在不同的实施例中， 反馈电容 C2的第二端还可以与第一电容 C1 的第二端、 栅极信号输出端 OUTPUT— Gate连接 （具体可如附图 4所示， 所 述栅极信号输出端 OUTPUT— Gate即附图 4中所示 OUTPUT),或者反馈电容 C2的第二端还可以与起始信号输出端 OUTPUT— STV连接 （具体可如附图 9 所示）。
那么， 当输入信号的时序关系如附图 5所示时， 该实施例提供的移位寄 存器单元的具体工作过程可如下所示：
在预充电阶段即 A阶段， 第二时钟信号输入端 CLKB输入高电平信号， 第一薄膜晶体管 T1处于导通状态即开启， 上拉节点 PU和第一节点 LK被上 拉至高电平电位， 第一时钟信号输入端 CLK输入低电平信号， 信号输出端 OUTPUT输出低电平信号，反馈电容 C2的第一端即第一节点 LK处的电压为
Figure imgf000008_0001
在上拉阶段即阶段 B (也可以称之为输出阶段）， 第二时钟信号输入端 CLKB输入低电平信号， 第一薄膜晶体管 T1处于截止状态， 第一时钟信号输 入端 CLK输入高电平信号， 信号输出端 OUTPUT输出高电平信号， 反馈电 容 C2两端电压保持不变， 则第一节点 LK同上拉节点 PU—样被上拉至更高 的电位， 此时第一节点 LK处的电压为 2VQH-VQL， 则第一薄膜晶体管 T1 的 栅源电压 VGL -(2VGH-VGL)=2 VGL -2 VGH , 由于 取值约为 -8V， VGH 取值约为 5V，而第一薄膜晶体管 Tl的阈值电压 VTH取值约为 -1V，那么此时 第一薄膜晶体管 T1 的栅源电压 VQS约等于 -26V<VTH<0， 为深度负电压， 因 此，第一薄膜晶体管 T1被完全关闭，第一薄膜晶体管 T1处于完全截止状态， 上拉节点 PU与第一节点 LK之间的电连接被完全切断， 即上拉节点 PU点与 预充电模块 2和下拉模块 3之间的电连接被完全切断， 解决了由于 TFT耗尽 型特性造成的预充电模块 2和下拉模块 3关断不严和漏电流过大， 上拉节点 PU和信号输出端 OUTPUT输出波形畸变， 最终导致 G0A失效的问题。
在另一具体实施例中，如附图 6所示，关断控制单元 41具体还可以包括: 第二薄膜晶体管 T2， 第二薄膜晶体管 Τ2的源极， 与上拉模块 1和下拉 模块 3连接， 第二薄膜晶体管 T2的栅极与第一时钟信号输入端 CLK连接， 第二薄膜晶体管 T2的漏极， 与所述第一薄膜晶体管 T1的源极连接。
另外，在不同的实施例中，第二薄膜晶体管 T2的源极还可以与第一电容 C1的第二端、 栅极信号输出端 OUTPUT— Gate连接 （具体可如附图 6所示， 所述栅极信号输出端 OUTPUT— Gate即图 6中所示的 OUTPUT端）， 或者第 二薄膜晶体管 T2的源极还可以与起始信号输出端 OUTPUT— STV连接（具体 可如附图 10 » )。
那么， 当输入信号的时序关系同样如附图 5所示时， 该实施例提供的移 位寄存器单元的具体工作过程可如下所示：
在预充电阶段即 A阶段， 第二时钟信号输入端 CLKB输入高电平信号， 第一薄膜晶体管 T1处于导通状态， 上拉节点 PU和第一节点 LK被上拉至高 电平电位， 第一时钟信号输入端 CLK输入低电平信号， 第二薄膜晶体管 T2 处于截止状态， 信号输出端 OUTPUT输出低电平信号， 第一节点 LK处的电 压为 VeH ；
在上拉阶段即阶段 B， 第二时钟信号输入端 CLKB输入低电平信号， 第 一薄膜晶体管 T1处于截止状态，第一时钟信号输入端 CLK输入高电平信号， 第二薄膜晶体管 T2处于导通状态， 信号输出端 OUTPUT输出高电平信号， 由于第二薄膜晶体管 T2导通， 因此， 信号输出端 OUTPUT输出高电平信号 被反馈至第一节点 LK处， 则第一节点 LK处的电压约为 VGH, 则第一薄膜 晶体管 T1的栅源电压 Ve^ VeL -VeH， 由于 V(jL取值约为 -8V， VGH取值约 为 5V，而第一薄膜晶体管 T1的阈值电压 VTH取值约为 -IV,那么此时第一薄 膜晶体管 T1 的栅源电压 VQS约等于 -13V<VTH<0， 为深度负电压， 因此， 第 一薄膜晶体管 T1被完全关闭， 第一薄膜晶体管 T1处于完全截止状态， 上拉 节点 PU与第一节点 LK之间的电连接被完全切断， 即上拉节点 PU点与预充 电模块 2和下拉模块 3之间的电连接被完全切断， 解决了由于 TFT耗尽型特 性造成的预充电模块 2和下拉模块 3关断不严和漏电流过大， 上拉节点 PU 和信号输出端 OUTPUT输出波形畸变， 最终导致 GOA失效的问题。
由于在如附图 6所示的电路结构中，第二薄膜晶体管 T2的栅极与第一时 钟信号输入端 CLK连接， 而第二薄膜晶体管 T2的源极， 其实质上与第一时 钟信号输入端 CLK之间也存在电连接关系， 因此， 如附图 6所示的关断控制 单元 41还可以存在另一种替代形式。
具体的， 所述替代方式如附图 7所示：
第二薄膜晶体管 T2的源极， 与上拉模块 1和下拉模块 3连接，第二薄膜 晶体管 T2的栅极与第二薄膜晶体管 T2的源极连接， 第二薄膜晶体管 T2的 漏极， 与所述第一薄膜晶体管 T1的源极连接。
同样，在不同的实施例中，第二薄膜晶体管 T2的源极还可以与第一电容 C1的第二端、 栅极信号输出端 OUTPUT— Gate连接 （具体可如附图 7所示， 所述栅极信号输出端 OUTPUT— Gate即图 7中所示的 OUTPUT端）， 或者第 二薄膜晶体管 T2的源极还可以与起始信号输出端 OUTPUT— STV连接（具体 可如附图 11麻 ）。
由于附图 7所示的移位寄存器的工作过程， 与附图 6所示的移位寄存器 类似， 即在上拉阶段， 第一薄膜晶体管 T1 的栅源电压 VGS 约等于 -13V<VTH<0， 为深度负电压， 因此， 在此实施例中， 第一薄膜晶体管 T1 也 可以被完全关闭， 第一薄膜晶体管 T1处于完全截止状态， 上拉节点 PU与第 一节点 LK之间的电连接也可以被完全切断，即上拉节点 PU点与预充电模块 2和下拉模块 3之间的电连接也可以被完全切断， 同样也解决了由于 TFT耗 尽型特性造成的预充电模块 2和下拉模块 3关断不严和漏电流过大， 上拉节 点 PU和信号输出端 OUTPUT输出波形畸变， 最终导致 GOA失效的问题。
在一具体实施例中， 关断模块 4还可以以附图 8所示的电路结构呈现。 在该实施例中， 关断模块 4具体可以包括：
第一薄膜晶体管 Tl、 第二薄膜晶体管 Τ2以及第三薄膜晶体管 Τ3; 第一薄膜晶体管 T1的源极， 与第二薄膜晶体管 Τ2的漏极、 第三薄膜晶 体管 Τ3的漏极连接，第一薄膜晶体管 T1的栅极与第二时钟信号输入端 CLKB 连接， 第一薄膜晶体管 T1的漏极与上拉节点 PU连接；
第二薄膜晶体管 Τ2的源极， 与上拉模块 1和下拉模块 3连接，第二薄膜 晶体管 Τ2的栅极与第一时钟信号输入端 CLK连接， 而在不同的实施例中， 第二薄膜晶体管 Τ2的源极还可以与第一电容 C1的第二端、 栅极信号输出端 OUTPUT Gate连接（具体可如附图 8所示的 OUTPUT端）， 或者第二薄膜晶 体管 T2的源极还可以与起始信号输出端 OUTPUT— STV连接（具体可如附图 12所示 。
第三薄膜晶体管 T3的源极与第一节点 LK连接， 第三薄膜晶体管 T3的 栅极与第二时钟信号输入端 CLKB连接。
由于附图 8所示的移位寄存器的工作过程， 与附图 6所示的移位寄存器 类似，即在上拉阶段，第一薄膜晶体管 T1的栅源电压 VQS约等于 -13V<VTH<0， 为深度负电压， 第一薄膜晶体管 T1也可以被完全关闭， 而且， 由于在上拉阶 段， 第三薄膜晶体管 T3 也处于截止状态， 从而使上拉节点 PU与第一节点 LK之间的连接链路上，存在两个处于截止状态的晶体管（其中第一薄膜晶体 管 T1处于完全截止状态）， 从而形成关断的双保险， 因此， 上拉节点 PU与 第一节点 LK之间的电连接也可以被完全切断，即上拉节点 PU点与预充电模 块 2和下拉模块 3之间的电连接也可以被完全切断， 同样也解决了由于 TFT 耗尽型特性造成的预充电模块 2和下拉模块 3关断不严和漏电流过大， 上拉 节点 PU和信号输出端 OUTPUT输出波形畸变， 最终导致 GOA失效的问题。
在另一些具体实施例中， 本发明实施例所提供的移位寄存器单元的电路 结构， 还可以如附图 9、 10、 11、 12所示。
在本发明一具体实施例中， 如附图 13所示， 本发明实施例所涉及的上拉 模块 1具体可以包括：
第四薄膜晶体管 T4， 其源极与第一时钟信号输入端 CLK连接， 其栅极 与上拉节点 PU连接， 其漏极具体可与第一电容 C1的第二端、 下拉模块 3、 信号输出端 OUTPUT连接。
而在另一具体实施例中， 如附图 9-12所示， 上拉模块 1具体可以包括 第四薄膜晶体管 T4， 第五薄膜晶体管 Τ5;
第四薄膜晶体管 Τ4的源极和第五薄膜晶体管 Τ5的源极， 与第一时钟信 号输入端 CLK连接；
第四薄膜晶体管 Τ4的栅极和第五薄膜晶体管 Τ5的栅极，与上拉节点 PU 连接；
第四薄膜晶体管 Τ4的漏极， 与栅极信号输出端 OUTPUT— Gate、 第一电 容 C1的第二端、 下拉模块 3连接； 第五薄膜晶体管 T5的漏极， 与关断模块 4、 下拉模块 3、 起始信号输出 端 OUTPUT— STV连接。
如附图 9-12所示， 本发明实施例所涉及的预充电模块 2具体可以包括： 第六薄膜晶体管 T6;
第六薄膜晶体管 T6的源极和栅极， 与起始信号输入端 STV连接， 第六 薄膜晶体管 T6的漏极与关断模块 4、 下拉模块 3连接于第一节点 LK。
如附图 9-12所示， 本发明实施例所涉及的下拉模块 3具体可以包括： 第七薄膜晶体管 T7、 第八薄膜晶体管 Τ8、 第九薄膜晶体管 Τ9， 以及用 于控制第七薄膜晶体管 Τ7、 第八薄膜晶体管 Τ8、 第九薄膜晶体管 Τ9导通或 截止的下拉控制单元 31 ;
巾：
第七薄膜晶体管 Τ7的源极与第一电平信号输入端 VGL1连接，第七薄膜 晶体管 Τ7的栅极， 与控制单元 31、 第八薄膜晶体管 Τ8的栅极、 第九薄膜晶 体管 Τ9的栅极连接于下拉节点 PD， 第七薄膜晶体管 T7的漏极与预充电模 块 2、 关断模块 4连接， 即连接于第一节点 LK;
第八薄膜晶体管 T8的源极与第一电平信号输入端 VGL1连接，第八薄膜 晶体管 T8的漏极，与上拉模块 1、关断模块 4、起始信号输出端 OUTPUT— STV 连接；
第九薄膜晶体管 T9的源极与第二电平信号输入端 VGL2连接，第九薄膜 晶体管 T9的漏极， 与上拉模块 1、 第一电容 C1的第二端、 栅极信号输出端 OUTPUT— Gate连接。
本发明实施例中， 第二电平信号输入端 VGL2输入信号的电位可以小于 零且高于第一电平信号输入端 VGL1输入信号的电位。
在一具体实施例中， 如附图 14所示， 本发明实施例所涉及的下拉控制单 元 31具体可以包括：
第十薄膜晶体管 T10、 第十一薄膜晶体管 Til ;
第十薄膜晶体管 T10的源极和栅极，与第二时钟信号输入端 CLKB连接， 第十薄膜晶体管 T10的漏极与下拉节点 PD连接；
第十一薄膜晶体管 T11 的漏极与下拉节点 PD连接， 第十一薄膜晶体管 Ti l的栅极与起始信号输入端 STV连接， 第十一薄膜晶体管 Til的源极与第 一电平信号输入端 VGL1连接。
在另一具体实施例中， 如附图 15所示， 本发明实施例所涉及的下拉控制 单元 31具体可以包括：
第三电容 C3， 第十薄膜晶体管 T10;
第三电容 C3的第一端与第二时钟信号输入端 CLKB连接， 第三电容 C3 的第二端与下拉节点 PD连接；
第十薄膜晶体管 T10的漏极与下拉节点 PD连接， 第十薄膜晶体管 T10 的栅极与起始信号输入端 STV连接，第十薄膜晶体管 T10的源极与第一电平 信号输入端 VGL连接。
在另一具体实施例中， 如附图 16所示， 本发明实施例所涉及的下拉控制 单元 31具体可以包括：
第十薄膜晶体管 T10、 第十一薄膜晶体管 Tll、 第十二薄膜晶体管 Τ12、 第十三薄膜晶体管 T13;
第十薄膜晶体管 T10的源极和栅极，与第二时钟信号输入端 CLKB连接， 第十薄膜晶体管 T10的漏极， 与第十一薄膜晶体管 T11的栅极、 第十二薄膜 晶体管 T12的漏极连接；
第十一薄膜晶体管 T11的源极， 与第二时钟信号输入端 CLKB连接， 第 十一薄膜晶体管 T11的漏极与下拉节点 PD连接；
第十二薄膜晶体管 T12的栅极， 与起始信号输入端 STV、 第十三薄膜晶 体管 T13的栅极连接， 第十二薄膜晶体管 T12的源极， 与第一电平信号输入 端 VGL、 第十三薄膜晶体管 T13的源极连接；
第十三薄膜晶体管 T13的漏极与下拉节点 PD连接。
上述本发明实施例所涉及的薄膜晶体管， 具体可为 N型薄膜晶体管。 本发明实施例还提供了一种移位寄存器单元驱动方法， 如附图 17所示， 该方法具体可以包括：
步骤 171， 在预充电阶段， 上拉节点 PU和第一节点 LK的电位被上拉至 第一电位， 关断模块 4处于导通状态；
步骤 172， 在上拉阶段， 上拉节点 PU和第一节点 LK的电位被上拉至高 于所述第一电位的第二电位， 关断模块 4 处于完全截止状态， 上拉节点 PU 与预充电模块 2和下拉模块 3之间的电连接被断开；
步骤 173， 在复位阶段， 关断模块 4处于导通状态， 上拉节点 PU和第一 节点 LK的电位被下拉至低于所述第一电位的第三电位；
步骤 174， 在复位维持阶段， 关断模块 4处于截止状态， 上拉节点 PU和 第一节点 LK的电位被维持在所述第三电位。
下面为如附图 18所示的移位寄存器单元，采用如附图 5所示的信号时序 图为例， 对本发明实施例提供的移位寄存器驱动方法的一个具体实现过程进 行详细的描述， 该过程具体可以包括：
在阶段 A预充电阶段： 第一时钟信号输入端 CLK输入低电平信号例如 VGL,第二时钟信号时输入端 CLKB输入高电平信号例如 VQH，起始信号输入 端 STV输入为高电平信号例如 VeH; 此时， Tl、 T6-T11均处于导通状态， Τ4和 Τ5处于截止状态， 栅极信号输出端 OUTPUT— Gate输出第二电平信号 输入端 VGL2输入的低电平信号 VQL2， 起始信号输出端 OUTPUT— STV输出 第一电平信号输入端 VGL1输入的低电平信号 VQU， 第一节点 LK和上拉节 点 PU 的电位被上拉至高电平电位， 则第一节点 LK 的电压具体可为的 VGH-VGL1 , 而下拉节点 PD的电位等于第一电平信号输入端 VGL1输入的低 电平信号 VQU。
在阶段 B上拉阶段:第一时钟信号输入端 CLK输入高电平信号例如 VQH， 第二时钟信号输入端 CLKB输入低电平信号例如 VQL， 起始信号输入端 STV 输入为低电平信号例如 VQL， Tl、 T6-T11均处于截止状态， Τ4和 Τ5处于导 通状态，栅极信号输出端 OUTPUT— Gate和起始信号输出端 OUTPUT— STV均 输出高电平信号，第一节点 LK和上拉节点 PU的电位被进一步上拉， 则第一 节点 LK此时的电压为 2 VGH-VGL1，则 T1的栅源电压
Figure imgf000014_0001
VGL1 -(2VGH-VGL1)=2 VGL1 -2 VGH, 那么在基于惯用的取值范围， 则此时 T1的栅源电压为深度负电 压， 远远小于 T1的阈值电压 VTH， 并小于零， 即 V(jS <VTH<0， 因此， T1被 完全关闭， T1处于完全截止状态。上拉节点 PU与第一节点 LK之间的电连 接被完全切断， 即上拉节点 PU点与预充电模块 2和下拉模块 3之间的电连 接被完全切断， 从而使上拉节点 PU不会因为 T6和 T7关断不理想， 而漏电 流过大， 造成上拉节点 PU失去上拉效果， 从而导致信号输出端输出信号的 波形畸形， 输出不正常。 另外， 由于下拉节点 PD即 T9的栅极电压为 VQU， 而由于 T9的源极与第二电平信号输入端连接， 即 T9源极电压为 VQL2， 由于 第二电平信号输入端 VGL2输入信号 VQL2的电位可以小于零且高于第一电平 信号输入端 VGL1输入信号 VQU的电位， 因此， 使 T9的栅源电压也为深度 负电压， 即 T9也处于完全截止状态， 从而使栅极信号输出端 OUTPUT— Gate 输出的栅极信号也不存在漏电流的影响， 确保了栅极信号的稳定输出。
在阶段 C复位阶段。第一时钟信号输入端 CLK输入低电平信号，第二时 钟信号时输入端 CLKB输入高电平信号，起始信号输入端 STV输入为低电平 信号； 此时， Tl、 T7-T10均处于导通状态， T4、 T5、 T6、 Til处于截止状 态； Tl、 Τ7实现对 CI和 C2的放电， 将上拉节点 PU和第一节点 LK电位下 拉至 V n T9将栅极信号输出端 OUTPUT— Gate输出信号的电位下拉至 ν^2， Τ8将起始信号输出端 OUTPUT— STV输出信号的电位下拉至 VQU。
在阶段 D复位维持阶段。 第一时钟信号输入端 CLK输入高电平信号， 第二时钟信号输入端 CLKB输入低电平信号，起始信号输入端 STV输入为低 电平信号； 此时， Tl、 T6-T11均处于截止状态， Τ4、 Τ5处于导通状态； 上 拉节点 PU和第一节点 LK维持在低电平电位，栅极信号输出端 OUTPUT— Gate 和起始信号输出端 OUTPUT— STV输出信号的电位维持不变。
通过以上阶段的实现，本发明实施例所提供的移位寄存器单元驱动方法， 可以在上拉阶段， 完全断开上拉节点 PU与预充电模块 2和下拉模块 3之间 的电连接，从而可以解决 GOA电路的漏电过大问题，有效解决了采用氧化物 薄膜晶体管 （TFT) 的 GOA电路的可靠性和功耗问题。
如附图 19所示的本发明实施例提供的 GOA电路与现有 GOA电路输出 波形仿真结果对比图可以看出 (其中，标识 1所指为本发明实施例提供的 GOA 电路输出波形仿真示意图， 标识 2所指为现有 GOA电路输出波形仿真示意 图）， 在预充电和上拉阶段， 现有一般 GOA电路由于薄膜晶体管 TFT耗尽型 特性造成的漏电流过大将上拉节点 PU和输出波形发生严重消减， 造成 GOA 的失效； 而本发明实施例提供的 GOA由于设置了关断模块， 使上拉阶段， 上 拉节点 PU与预充电模块和下拉模块之间的电连接完全被关断， 有效切断了 上拉节点 PU漏电流， 从而从上拉节点 PU和输出波形正常， GOA工作正常。 本发明实施例还提供了一种移位寄存器， 该移位寄存器中具体可以包括 多级上述本发明实施例提供的移位寄存器单元。
在一具体实施例中， 除第一级外， 一级移位寄存器单元栅极信号输出端
OUTPUT— Gate输出的信号为上一级移位寄存器单元的复位信号；除最后一级 外， 一级移位寄存器单元起始信号输出端 OUTPUT— STV输出的信号为下一 级移位寄存器单元输入的起始信号。
本发明实施例还提供了一种显示装置， 包括上述本发明实施例提供的移 位寄存器。
该显示装置具体可以为液晶面板、液晶电视、液晶显示器、 OLED (有机 发光二极管） 面板、 OLED显示器、 等离子显示器或电子纸等显示装置。
本发明实施例所提供的移位寄存器单元、 移位寄存器与显示装置特别适 合 LTPS (低温多晶硅技术） 制程下的 GOA电路需求， 也可适用于非晶硅工 艺下的 GOA电路。
需指出的是， 尽管上述实施例中， 以单一采用 N型薄膜晶体管为例进行 了说明， 然而， 上述电路还可以轻易的改成采用单一的 P 型薄膜晶体管或 CMOS (互补金属氧化物半导体） 管电路。
通过以上描述可以看出， 本发明提供了一种移位寄存器单元及其驱动方 法、 移位寄存器与显示装置， 通过设置用于在上拉阶段， 断开所述上拉节点 PU与所述预充电模块和下拉模块之间电连接的关断模块，从而可以解决 GOA 电路的漏电过大问题，有效解决了采用氧化物薄膜晶体管的 GOA电路的可靠 性和功耗问题。
以上所述仅是本发明的实施方式， 应当指出， 对于本技术领域的普通技 术人员来说， 在不脱离本发明原理的前提下， 还可以作出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。

Claims

权利要求书
1、 一种移位寄存器单元， 包括第一电容、 上拉模块、 预充电模块和下拉 模块， 所述第一电容的第一端与所述上拉模块连接于上拉节点， 其特征在于， 还包括：
关断模块， 与所述上拉节点连接， 并与处于预充电模块和下拉模块之间 的第一节点连接， 用于在上拉阶段断开所述上拉节点与所述预充电模块和下 拉模块的电连接。
2、 如权利要求 1所述的移位寄存器单元， 其特征在于， 所述关断模块包 括：
第一薄膜晶体管， 第一薄膜晶体管的源极与所述第一节点连接， 第一薄 膜晶体管的栅极与第二时钟信号输入端连接， 第一薄膜晶体管的漏极与所述 上拉节点连接；
关断控制单元， 用于在上拉阶段， 通过控制所述第一薄膜晶体管的源极 电压使得所述第一薄膜晶体管处于完全截止状态， 以断开所述上拉节点与所 述预充电模块和下拉模块的电连接。
3、 如权利要求 2所述的移位寄存器单元， 其特征在于， 所述关断控制单 元包括：
反馈电容， 所述反馈电容的第一端与所述第一薄膜晶体管的源极连接， 反馈电容的第二端， 与所述上拉模块和所述下拉模块连接。
4、 如权利要求 2或 3所述的移位寄存器单元， 其特征在于， 所述关断控 制单元还包括：
第二薄膜晶体管， 第二薄膜晶体管的源极与所述上拉模块和所述下拉模 块连接， 第二薄膜晶体管的栅极与第一时钟信号输入端连接， 第二薄膜晶体 管的漏极与所述第一薄膜晶体管的源极连接。
5、 如权利要求 2或 3所述的移位寄存器单元， 其特征在于， 所述关断控 制单元还包括：
第二薄膜晶体管， 第二薄膜晶体管的源极与所述上拉模块和所述下拉模 块连接， 第二薄膜晶体管的栅极与第二薄膜晶体管的源极连接， 第二薄膜晶 体管的漏极与所述第一薄膜晶体管的源极连接。
6、 如权利要求 1所述的移位寄存器单元， 其特征在于， 所述关断模块包 括：
第一薄膜晶体管、 第二薄膜晶体管以及第三薄膜晶体管；
第一薄膜晶体管的源极与第二薄膜晶体管的漏极、 第三薄膜晶体管的漏 极连接， 第一薄膜晶体管的栅极与第二时钟信号输入端连接， 第一薄膜晶体 管的漏极与所述上拉节点连接；
第二薄膜晶体管的源极与所述上拉模块和所述下拉模块连接， 第二薄膜 晶体管的栅极与第一时钟信号输入端连接；
第三薄膜晶体管的源极与所述第一节点连接， 第三薄膜晶体管的栅极与 所述第二时钟信号输入端连接。
7、 如权利要求 1至 6任一项所述的移位寄存器单元， 其特征在于， 所述 上拉模块包括：
第四薄膜晶体管， 第四薄膜晶体管的源极与第一时钟信号输入端连接， 第四薄膜晶体管的栅极与所述上拉节点连接， 第四薄膜晶体管的漏极与第一 电容的第二端、 下拉模块以及信号输出端连接。
8、 如权利要求 1至 6任一项所述的移位寄存器单元， 其特征在于， 所述 上拉模块包括：
第四薄膜晶体管和第五薄膜晶体管；
第四薄膜晶体管的源极和第五薄膜晶体管的源极与第一时钟信号输入端 连接；
第四薄膜晶体管的栅极和第五薄膜晶体管的栅极与所述上拉节点连接； 第四薄膜晶体管的漏极， 与栅极信号输出端、 第一电容的第二端以及下 拉模块连接；
第五薄膜晶体管的漏极， 与关断模块、 下拉模块以及起始信号输出端连 接。
9、 如权利要求 1至 8任一项所述的移位寄存器单元， 其特征在于， 所述 预充电模块包括：
第六薄膜晶体管； 第六薄膜晶体管的源极和栅极与起始信号输入端连接， 第六薄膜晶体管 的漏极与所述关断模块、 下拉模块连接。
10、 如权利要求 1至 9任一项所述的移位寄存器单元， 其特征在于， 所 述下拉模块包括：
第七薄膜晶体管、 第八薄膜晶体管、 第九薄膜晶体管， 以及用于控制所 述第七薄膜晶体管、 第八薄膜晶体管、 第九薄膜晶体管导通或截止的下拉控 制单元；
第七薄膜晶体管的源极与所述预充电模块、 关断模块连接， 第七薄膜晶 体管的栅极与所述控制单元、 第八薄膜晶体管的栅极、 第九薄膜晶体管的栅 极连接于下拉节点， 第七薄膜晶体管的漏极与第一电平信号输入端连接； 第八薄膜晶体管的源极与上拉模块、 关断模块、 起始信号输出端连接， 第八薄膜晶体管的漏极与所述第一电平信号输入端连接；
第九薄膜晶体管的源极与上拉模块、 第一电容的第二端、 栅极信号输出 端连接， 第九薄膜晶体管的漏极与第二电平信号输入端连接。
11、 如权利要求 10所述的移位寄存器单元， 其特征在于， 所述第二电平 信号输入端输入信号的电位小于零且高于所述第一电平信号输入端输入信号 的电位。
12、 如权利要求 10或 11所述的移位寄存器单元， 其特征在于， 所述下 拉控制单元包括：
第十薄膜晶体管、 第十一薄膜晶体管，
其中， 第十薄膜晶体管的源极和栅极， 与第二时钟信号输入端连接， 第 十薄膜晶体管的漏极与下拉节点连接；
第十一薄膜晶体管的漏极与下拉节点连接， 第十一薄膜晶体管的栅极与 起始信号输入端连接，第十一薄膜晶体管的源极与第一电平信号输入端连接。
13、 如权利要求 10或 11所述的移位寄存器单元， 其特征在于， 所述下 拉控制单元包括：
第三电容， 第十薄膜晶体管，
其中， 第三电容的第一端与第二时钟信号输入端连接， 第三电容的第二 端与下拉节点连接； 第十薄膜晶体管的漏极与下拉节点连接， 第十薄膜晶体管的栅极与起始 信号输入端连接， 第十薄膜晶体管的源极与第一电平信号输入端连接。
14、 如权利要求 10或 11所述的移位寄存器单元， 其特征在于， 所述下 拉控制单元包括：
第十薄膜晶体管、 第十一薄膜晶体管、 第十二薄膜晶体管、 第十三薄膜 晶体管，
其中， 第十薄膜晶体管的源极和栅极与第二时钟信号输入端连接， 第十 薄膜晶体管的漏极， 与第十一薄膜晶体管的栅极、 第十二薄膜晶体管的漏极 连接；
第十一薄膜晶体管的源极与第二时钟信号输入端连接， 第十一薄膜晶体 管的漏极与下拉节点连接；
第十二薄膜晶体管的栅极与起始信号输入端、 第十三薄膜晶体管的栅极 连接， 第十二薄膜晶体管的源极与第一电平信号输入端、 第十三薄膜晶体管 的源极连接；
第十三薄膜晶体管的漏极与下拉节点连接。
15、 一种移位寄存器单元驱动方法， 其特征在于， 包括：
在预充电阶段， 上拉节点和第一节点的电位被上拉至第一电位， 关断模 块处于导通状态；
在上拉阶段， 上拉节点和第一节点的电位被上拉至高于所述第一电位的 第二电位， 关断模块处于完全截止状态， 上拉节点与预充电模块和下拉模块 之间的电连接被断开；
在复位阶段， 关断模块处于导通状态， 上拉节点和第一节点的电位被下 拉至低于所述第一电位的第三电位；
在复位维持阶段， 关断模块处于截止状态， 上拉节点和第一节点的电位 被维持在所述第三电位。
16、 如权利要求 15所述的驱动方法， 其特征在于， 在预充电阶段， 第一 时钟信号输入端输入低电平信号， 第二时钟信号输入端输入高电平信号， 起 始信号输入端输入高电平信号；
在上拉阶段， 第一时钟信号输入端输入高电平信号， 第二时钟信号输入 端输入低电平信号， 起始信号输入端输入低电平信号；
在复位阶段， 第一时钟信号输入端输入低电平信号， 第二时钟信号输入 端输入高电平信号， 起始信号输入端输入低电平信号；
在复位维持阶段， 第一时钟信号输入端输入高电平信号， 第二时钟信号 输入端输入低电平信号， 起始信号输入端输入低电平信号。
17、 一种移位寄存器， 其特征在于， 包括多级如权利要求 1至 14中任一 权利要求所述的移位寄存器单元。
18、一种显示装置，其特征在于，包括如权利要求 17所述的移位寄存器。
PCT/CN2013/087574 2013-08-09 2013-11-21 移位寄存器单元及其驱动方法、移位寄存器与显示装置 Ceased WO2015018141A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/359,856 US9437324B2 (en) 2013-08-09 2013-11-21 Shift register unit, driving method thereof, shift register and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310347123.8 2013-08-09
CN201310347123.8A CN103474038B (zh) 2013-08-09 2013-08-09 移位寄存器单元及其驱动方法、移位寄存器与显示装置

Publications (1)

Publication Number Publication Date
WO2015018141A1 true WO2015018141A1 (zh) 2015-02-12

Family

ID=49798860

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2013/087574 Ceased WO2015018141A1 (zh) 2013-08-09 2013-11-21 移位寄存器单元及其驱动方法、移位寄存器与显示装置

Country Status (2)

Country Link
CN (1) CN103474038B (zh)
WO (1) WO2015018141A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12387805B2 (en) 2019-12-13 2025-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680388B (zh) * 2013-12-26 2015-11-11 深圳市华星光电技术有限公司 用于平板显示的可修复的goa电路及显示装置
CN104008740B (zh) 2014-05-20 2016-09-21 深圳市华星光电技术有限公司 一种扫描驱动电路和一种液晶显示装置
CN104021769B (zh) 2014-05-30 2016-06-15 京东方科技集团股份有限公司 一种移位寄存器、栅线集成驱动电路及显示屏
CN104299583B (zh) * 2014-09-26 2016-08-17 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、驱动电路和显示装置
CN104269152B (zh) * 2014-10-22 2017-01-18 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的行驱动电路
CN104282285B (zh) * 2014-10-29 2016-06-22 京东方科技集团股份有限公司 移位寄存器电路及其驱动方法、栅极驱动电路、显示装置
CN104392701B (zh) * 2014-11-07 2016-09-14 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104537992B (zh) * 2014-12-30 2017-01-18 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
US9626928B2 (en) 2014-12-31 2017-04-18 Shenzhen China Star Optoelectronics Technology Co., Ltd. Liquid crystal display device comprising gate driver on array circuit
CN104485079B (zh) * 2014-12-31 2017-01-18 深圳市华星光电技术有限公司 用于液晶显示装置的goa电路
TWI559276B (zh) * 2015-03-18 2016-11-21 友達光電股份有限公司 移位暫存電路
CN104732946B (zh) * 2015-04-10 2017-06-16 京东方科技集团股份有限公司 一种移位寄存器和显示装置
CN104810003A (zh) * 2015-05-21 2015-07-29 合肥京东方光电科技有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置
KR102426106B1 (ko) * 2015-07-28 2022-07-29 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
TWI568184B (zh) * 2015-12-24 2017-01-21 友達光電股份有限公司 移位暫存電路及其驅動方法
CN105654991B (zh) * 2016-01-19 2019-08-02 京东方科技集团股份有限公司 移位寄存器及其驱动方法、goa电路以及显示装置
CN105489156B (zh) 2016-01-29 2019-01-25 京东方科技集团股份有限公司 移位寄存单元及驱动方法、栅极驱动电路和显示装置
KR102511947B1 (ko) 2016-06-17 2023-03-21 삼성디스플레이 주식회사 스테이지 및 이를 이용한 유기전계발광 표시장치
CN106098002B (zh) * 2016-08-05 2018-10-19 武汉华星光电技术有限公司 扫描驱动电路及具有该电路的平面显示装置
CN106652901B (zh) * 2016-12-22 2019-12-31 武汉华星光电技术有限公司 驱动电路及使用其的显示装置
CN107068077B (zh) 2017-01-03 2019-02-22 京东方科技集团股份有限公司 阵列基板行驱动单元、装置、驱动方法及显示装置
CN106601176A (zh) 2017-01-16 2017-04-26 京东方科技集团股份有限公司 移位寄存器单元电路、驱动方法、移位寄存器和显示装置
CN106782285B (zh) * 2017-03-03 2020-02-14 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN107068087B (zh) * 2017-03-31 2019-11-26 深圳市华星光电技术有限公司 一种goa驱动电路
CN107134267B (zh) * 2017-05-27 2018-07-13 惠科股份有限公司 移位暂存电路及其应用的显示面板
CN109427277B (zh) * 2017-08-31 2020-11-03 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
KR102633064B1 (ko) * 2018-11-12 2024-02-06 삼성디스플레이 주식회사 스테이지 및 이를 포함하는 발광 제어 구동부
CN209265989U (zh) 2018-12-06 2019-08-16 北京京东方技术开发有限公司 移位寄存器、发光控制电路、显示面板
CN113096606B (zh) * 2019-12-23 2022-11-04 深圳市柔宇科技股份有限公司 Goa电路、显示面板及电子装置
CN111312322B (zh) * 2020-03-12 2023-06-02 深圳市华星光电半导体显示技术有限公司 一种移位寄存器单元、栅极驱动电路以及显示面板
CN112706609A (zh) 2021-01-22 2021-04-27 国网安徽省电力有限公司淮北供电公司 一种电力灾害故障应急检修装置
CN113257178B (zh) 2021-05-20 2022-07-12 武汉华星光电技术有限公司 驱动电路及显示面板
CN113643669B (zh) * 2021-08-03 2022-09-27 武汉华星光电技术有限公司 Goa电路及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021360A (zh) * 2012-10-11 2013-04-03 友达光电股份有限公司 可防止漏电的栅极驱动电路
CN103035218A (zh) * 2012-12-14 2013-04-10 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103050106A (zh) * 2012-12-26 2013-04-17 京东方科技集团股份有限公司 栅极驱动电路、显示模组和显示器
CN203366700U (zh) * 2013-08-09 2013-12-25 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器与显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040097503A (ko) * 2003-05-12 2004-11-18 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
CN101783124B (zh) * 2010-02-08 2013-05-08 北京大学深圳研究生院 栅极驱动电路单元、栅极驱动电路及显示装置
CN103077689B (zh) * 2013-01-15 2015-06-03 北京大学深圳研究生院 移位寄存器单元、栅极驱动电路、数据驱动电路及显示器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021360A (zh) * 2012-10-11 2013-04-03 友达光电股份有限公司 可防止漏电的栅极驱动电路
CN103035218A (zh) * 2012-12-14 2013-04-10 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示器件
CN103050106A (zh) * 2012-12-26 2013-04-17 京东方科技集团股份有限公司 栅极驱动电路、显示模组和显示器
CN203366700U (zh) * 2013-08-09 2013-12-25 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器与显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12387805B2 (en) 2019-12-13 2025-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device

Also Published As

Publication number Publication date
CN103474038A (zh) 2013-12-25
CN103474038B (zh) 2016-11-16

Similar Documents

Publication Publication Date Title
WO2015018141A1 (zh) 移位寄存器单元及其驱动方法、移位寄存器与显示装置
US9437324B2 (en) Shift register unit, driving method thereof, shift register and display device
CN103996367B (zh) 移位寄存器、栅极驱动电路和显示装置
CN104766580B (zh) 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
US9620241B2 (en) Shift register unit, method for driving the same, shift register and display device
CN102682699B (zh) 栅极驱动电路及显示器
US9390674B2 (en) GOA circuit based on LTPS semiconductor TFT
KR102004912B1 (ko) 쉬프트 레지스터 및 이를 포함하는 평판 표시 장치
WO2015018149A1 (zh) 移位寄存单元、移位寄存器、栅极驱动器和显示面板
CN104464662B (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
WO2014180074A1 (zh) 移位寄存单元、移位寄存器和显示装置
WO2014161229A1 (zh) 移位寄存器单元、移位寄存器和显示装置
CN103093825B (zh) 一种移位寄存器及阵列基板栅极驱动装置
WO2017206806A1 (zh) 移位寄存器电路及其驱动方法、栅线驱动电路和阵列基板
CN105139825B (zh) 移位寄存器单元、栅极驱动装置、显示装置、控制方法
US9640124B2 (en) GOA circuit based on LTPS semiconductor TFT
KR20130139328A (ko) 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치
CN104575429A (zh) 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN104485079A (zh) 用于液晶显示装置的goa电路
CN104464657B (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
CN203366700U (zh) 移位寄存器单元、移位寄存器与显示装置
CN102708796B (zh) 阵列基板行驱动单元、阵列基板行驱动电路以及显示装置
JP2018501503A (ja) 低温ポリシリコン半導体薄膜トランジスタに基づくｇｏａ回路
WO2016070509A1 (zh) 基于低温多晶硅半导体薄膜晶体管的goa电路
CN104361860B (zh) 一种移位寄存器、栅极驱动电路以及显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14359856

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13890932

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC , EPO FORM 1205A DATED 160616

122 Ep: pct application non-entry in european phase

Ref document number: 13890932

Country of ref document: EP

Kind code of ref document: A1