WO2014199671A1 - ヘテロ接合電界効果トランジスタ - Google Patents

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敬久 藤井
哲三 永久
勝 久保
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    • H10D64/411—Gate electrodes for field-effect devices for FETs

Definitions

  • the present invention relates to a GaN-based HFET (Hetero-junction Field Effect Transistor; heterojunction field effect transistor).
  • GaN-based HFET Hetero-junction Field Effect Transistor; heterojunction field effect transistor
  • GaN used in this HFET has a large band gap, a high breakdown voltage, a high electron drift velocity, and can utilize a two-dimensional electron gas due to a heterojunction.
  • a two-dimensional electron gas is generated at the heterointerface due to both spontaneous polarization and piezoelectric polarization.
  • An HFET using such a two-dimensional electron gas as a channel is known.
  • This HFET can be applied to a power device for controlling a large current, and can take advantage of the characteristics of a GaN-based HFET such as a low on-resistance so that it can be reduced in size as compared with a Si-based HFET. There is.
  • the source wiring and the drain wiring are provided on the active region of the device, and are electrically connected to the source wiring and the drain wiring from the source electrode and the drain electrode through the contact portion, respectively. Yes.
  • an object of the present invention is to provide a GaN-based HFET capable of improving reliability by suppressing electric field concentration at the end of a contact portion and preventing element destruction and deterioration.
  • the heterojunction field effect transistor of the present invention is A GaN-based laminate having a heterojunction; A plurality of drain electrodes formed in parallel with each other in a finger shape on the GaN-based laminate; On the GaN-based laminate, a plurality of source electrodes formed in parallel with each other in a finger shape so as to be alternately arranged with the plurality of drain electrodes in the arrangement direction of the plurality of drain electrodes, In plan view, gate electrodes formed between the drain electrode and the source electrode, An interlayer insulating film formed on the GaN-based laminate so as to cover the source electrode, the drain electrode, and the gate electrode; A first contact portion formed on at least a part of the source electrode and on the interlayer insulating film and extending in a longitudinal direction of the source electrode; A second contact portion formed on at least a part of each drain electrode and on the interlayer insulating film and extending in a longitudinal direction of the drain electrode; With The length in the longitudinal direction of the first contact portion is shorter than the length
  • a source wiring formed on the interlayer insulating film and electrically connected to the source electrode via the first contact portion is provided.
  • the gate electrode extends in the longitudinal direction of the drain electrode between the drain electrode and the source electrode in a plan view, and extends so as to surround both ends in the longitudinal direction of the drain electrode.
  • the HFET of the present invention it is possible to provide a GaN-based HFET capable of improving reliability by suppressing electric field concentration at the end of the contact portion and preventing element breakdown and deterioration.
  • FIG. 1 is a plan view schematically showing an electrode structure of a GaN-based HFET according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line BB in FIG.
  • FIG. 3 is a view showing a cross section taken along line AA of FIG.
  • FIG. 4 is a view showing a reliability test result between the first embodiment and the comparative GaN-based HFET.
  • FIG. 5 is a plan view schematically showing the electrode structure of the GaN-based HFET of the comparative example.
  • 6 is a cross-sectional view taken along the line CC of FIG.
  • FIG. 7 is a plan view schematically showing an electrode structure of a GaN-based HFET according to the second embodiment of the present invention.
  • FIG. 1 is a plan view schematically showing an electrode structure of a GaN-based HFET according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line BB in FIG.
  • FIG. 3 is a view showing a cross section taken along line AA of FIG.
  • an undoped GaN layer 2 and an undoped AlGaN layer 3 are formed on a Si substrate 1.
  • the undoped GaN layer 2 and the undoped AlGaN layer 3 constitute a GaN-based stacked body 5 having a heterojunction.
  • a channel layer is formed by generating 2DEG (two-dimensional electron gas) 6 at the interface between the undoped GaN layer 2 and the undoped AlGaN layer 3.
  • a protective film 7 and an interlayer insulating film 8 are sequentially formed on the GaN-based laminate 5.
  • This protective film 7 is made of SiN.
  • the film thickness of the protective film 7 is 150 nm.
  • SiO 2 is used as a material of the interlayer insulating film 8.
  • a recess reaching the undoped GaN layer 2 through the protective film 7 and the interlayer insulating film 8 is formed in the GaN-based laminate 5, and a drain electrode 11 and a source electrode 12 are formed as ohmic electrodes in the recess. .
  • the drain electrode 11 and the source electrode 12 are Ti / Al / TiN electrodes in which a Ti layer, an Al layer, and a TiN layer are sequentially stacked.
  • the gate electrode 13 is a WN / W electrode in which a WN layer and a W layer are sequentially stacked, and is formed as a Schottky electrode that is in Schottky junction with the undoped AlGaN layer 3.
  • the Schottky junction between the WN / W electrode and the undoped AlGaN layer 3 is used.
  • a MISHFET Metal Insulator
  • Semiconductor-Heterostructure-Field-Effect-Transistor Metal Insulator, Semiconductor, Heterojunction Field Effect Transistor).
  • the interlayer insulating film 8 is formed so as to cover the drain electrode 11, the source electrode 12 and the gate electrode 13.
  • a contact hole 17 is provided on a part of the drain electrode 11 of the interlayer insulating film 8.
  • a contact hole 18 is provided on a partial region of the source electrode 12 of the interlayer insulating film 8.
  • a drain wiring 15 is provided in the contact hole 17 and on the interlayer insulating film 8, and the drain wiring 15 is electrically connected to the drain electrode 11.
  • the drain wiring 15 provided in the contact hole 17 forms the second contact portion 15a.
  • a source wiring 20 is provided in the contact hole 18 and on the interlayer insulating film 8, and the source wiring 20 is electrically connected to the source electrode 12.
  • a source wiring 20 provided in the contact hole 18 forms a first contact portion 20a.
  • TiN / Al, Ti / Cu, Ti / Au, Ti / Al, or the like is used as the drain wiring 15 and the source wiring 20.
  • this embodiment includes two finger-shaped drain electrodes 11 and three finger-shaped source electrodes 12.
  • the two drain electrodes 11 are formed in parallel to each other.
  • the three source electrodes 12 are formed in parallel to each other so as to be alternately arranged with the drain electrodes 11 in the arrangement direction of the drain electrodes 11.
  • each source electrode 12 in the longitudinal direction is shorter than the length L1 of each drain electrode 11 in the longitudinal direction.
  • each source electrode 12 is located between the end 11A in the longitudinal direction of each drain electrode 11 and the end 11B in the longitudinal direction.
  • the first contact portion 20 a extends in the longitudinal direction of the source electrode 12.
  • the length of the first contact portion 20a in the longitudinal direction is shorter than the length of the source electrode 12 in the longitudinal direction.
  • the second contact portion 15 a extends in the longitudinal direction of the drain electrode 11.
  • the length in the longitudinal direction of the second contact portion 15 a is shorter than the length in the longitudinal direction of the drain electrode 11.
  • the gate electrode 13 includes a longitudinally extending portion 13A and curved portions 13B and 13C extending in the longitudinal direction of the drain electrode 11 between the finger-like drain electrode 11 and the finger-like source electrode 12 in plan view. And have.
  • the curved portion 13B extends so as to surround the end 11A of the drain electrode 11 in a plan view, and is connected to one end of two longitudinally extending portions 13A adjacent to each other with the drain electrode 11 interposed therebetween. Further, the curved portion 13C extends so as to surround the end 11B of the drain electrode 11 in plan view, and continues to the other end of the two longitudinally extending portions 13A adjacent to each other with the drain electrode 11 interposed therebetween. .
  • each longitudinally extending portion 13 ⁇ / b> A of the gate electrode 13 has a shorter distance from the source electrode 12 than the distance from the drain electrode 11 in the arrangement direction of the drain electrodes 11. Is located.
  • the distance D2 between the drain electrode 11 and the longitudinal extension 13A of the gate electrode 13 in the arrangement direction, the ends 11A and 11B of the drain electrode 11 in the longitudinal direction of the drain electrode 11, and the curved portion of the gate electrode 13 is 1: 1.5.
  • the distance X between the longitudinal ends 11A and 11B of the drain electrode 11 and the longitudinal ends 17A and 17B of the second contact portion 15a is equal to the longitudinal ends 12A and 12B of the source electrode 12 and the first contact. It is longer than the distance Y between the longitudinal ends 18A and 18B of the portion 20a.
  • the GaN-based HFET configured as described above is a normally-on type, and is turned off by applying a negative voltage to the gate electrode 13.
  • FIG. 4 shows the reliability test results of the GaN-based HFET of the first embodiment and the GaN-based HFET of the comparative example.
  • FIG. 5 is a plan view schematically showing the electrode structure of the GaN-based HFET of the comparative example.
  • the GaN-based HFET of the comparative example is an example for comparison and is not the present invention.
  • the GaN-based HFET of the comparative example has a distance X ′ between the longitudinal end 211A of the drain electrode 211 and the longitudinal end 217A of the second contact portion 215a. Only the point equal to the distance Y between the longitudinal end 212A of 212 and the longitudinal end 218A of the first contact portion 220a is different from the first embodiment.
  • the yield (non-defective product rate) according to the screening test of the GaN-based HFET of this comparative example was 66.2%.
  • this screening test for example, 0 V is applied to the source electrode 212 and 600 V in increments of +100 V to the drain electrode 211 in an off state in which the application to the gate electrode 13 is continued at ⁇ 10 V. This is a test for observing whether destruction or characteristic deterioration occurs. In this screening test, a short circuit occurred between the source electrode 212 and the drain electrode 211.
  • the defect rate by the high temperature reverse bias test of the above comparative example was 17.3%.
  • this high temperature reverse bias test for example, 0 V is applied to the source electrode 212 and 600 V is applied to the drain electrode 211 in an off state in which the gate electrode 13 is continuously applied with ⁇ 10 V in a high temperature environment (200 ° C.).
  • the device is continuously applied for 5 minutes to observe whether the device is broken or the device characteristics are deteriorated.
  • the screening test was passed, a defect occurred in the high temperature reverse bias test with a high probability of a quarter.
  • the cause of failure in the high temperature reverse bias test of the above comparative example is estimated as follows. That is, in the OFF state in which the voltage is continuously applied to the gate electrode 13, the ends 211A and 211B of the drain electrode 211 and the ends 217A and 217A of the second contact portion 215a are generated by an electric field when a high voltage of 600 V is applied to the drain electrode 211. The electric field concentrates on 217B. For this reason, current concentrates locally, acts on defects in the vicinity of the ends 211A and 211B of the drain electrode 211 and the ends 217A and 217B of the second contact portion 215a, and causes a failure in which the life deterioration is promoted and destroyed. I imagine that. That is, the cause of the failure due to the high temperature reverse bias test is assumed to be due to electric field concentration at the ends 211A and 211B of the drain electrode 211 and the ends 217A and 217B of the second contact portion 215a.
  • the failure rate of the GaN-based HFET of this embodiment by the high temperature reverse bias test was 9.9%, which was improved by 7% or more compared to the failure rate of 17.3% in the comparative example.
  • the screening test result of this embodiment was 68.8%, which was equivalent to the comparative example.
  • the distance X between the ends 11A, 11B of the drain electrode 11 and the ends 17A, 17B of the second contact portion 15a is equal to the ends 12A, 12B of the source electrode 12 and the first contact portion. It is assumed that the electric field concentration at the ends 11A and 11B of the drain electrode 11 and the ends 17A and 17B of the second contact portion 15a can be alleviated by the configuration that is longer than the distance Y between the ends 18A and 18B of 20a.
  • a plurality of finger-like drain electrodes 11 and source electrodes 12 are provided. Therefore, it is possible to remarkably suppress the occurrence of element destruction and deterioration at the ends 17A and 17B of the second contact portion 15a, and to improve the reliability.
  • the source wiring 20 electrically connected via the first contact portion 20a is disposed on the source electrode 12. Therefore, the chip area can be reduced by such a three-dimensional structure.
  • the gate electrode 13 extends so as to surround the ends 11A and 11B on both sides of the drain electrode 11 in the longitudinal direction. Therefore, the concentration of the electric field on the ends 11A and 11B of the drain electrode 11 can be suppressed during the off breakdown voltage test, and the static off breakdown voltage can be improved.
  • FIG. 7 is a plan view schematically showing the electrode structure of the GaN-based HFET of the second embodiment.
  • the distance X between the longitudinal ends 61A and 61B of the drain electrode 61 and the longitudinal ends 67A and 67B of the second contact portion 65a. Is longer than the distance Y between the longitudinal ends 62A, 62B of the source electrode 62 and the longitudinal ends 68A, 68B of the first contact portion 70a.
  • virtual lines M1 and M2 extending from the longitudinal ends 62A and 62B of the source electrode 62 in the lateral direction perpendicular to the longitudinal direction are in contact with the ends 61A and 61B of the drain electrode 61. That is, the only difference from the first embodiment is that the positions of the ends 62A and 62B of the source electrode 62 in the longitudinal direction coincide with the positions of the ends 61A and 61B of the drain electrode 61, respectively.
  • the high-temperature reverse bias test result of the GaN-based HFET of the second embodiment is improved to be equivalent to that of the GaN-based HFET of the first embodiment, which is higher than the failure rate of 17.3% of the comparative example shown in FIG. , Improved by more than 7%.
  • the present embodiment as in the first embodiment, it is possible to remarkably suppress the occurrence of element destruction and deterioration at the ends 17A and 17B of the second contact portion 15a, thereby improving the reliability.
  • two finger-shaped drain electrodes 11 and 61 are provided and three finger-shaped source electrodes 12 and 62 are provided.
  • three finger-shaped drain electrodes are provided, Four finger-shaped source electrodes may be provided.
  • the four source electrodes may be alternately arranged with the drain electrodes in the arrangement direction of the drain electrodes.
  • one finger-shaped drain electrode may be provided, two finger-shaped source electrodes may be provided, four or more finger-shaped drain electrodes may be provided, and five or more finger-shaped source electrodes may be provided.
  • the source electrode may be alternately arranged in the arrangement direction.
  • the gate electrode 13 surrounds each finger-shaped drain electrode 11 in a ring shape, but the curved portion 13B may not be provided.
  • each source electrode 12 is located between the end 11A in the longitudinal direction of each drain electrode 11 and the end 11B in the longitudinal direction. In the direction, it may not be located between both ends of the drain electrode in the longitudinal direction. Further, a part of the source electrode may be located between both ends of the drain electrode in the longitudinal direction. That is, only one end in the longitudinal direction of the source electrode may be located between both ends in the longitudinal direction of the drain electrode in the longitudinal direction.
  • the substrate 1 is a Si substrate.
  • the substrate 1 is not limited to a Si substrate, and a sapphire substrate or a SiC substrate may be used.
  • a nitride semiconductor layer is grown on the sapphire substrate or the SiC substrate.
  • a Ga-based semiconductor layer may be grown on a substrate made of a Ga-based semiconductor, such as by growing an AlGaN layer on a GaN substrate.
  • a buffer layer may be appropriately formed between the substrate and each layer.
  • a hetero improvement layer made of AlN may be formed between the undoped GaN layer and the undoped AlGaN layer.
  • a GaN cap layer may be formed on the undoped AlGaN layer.
  • the recess reaching the undoped GaN layer 2 is formed, and the drain electrodes 11 and 61 and the source electrodes 12 and 62 are formed as ohmic electrodes in the recess.
  • the recess is formed.
  • the drain electrode and the source electrode may be formed on the undoped AlGaN layer on the undoped GaN layer, and the drain electrode and the source electrode may be ohmic electrodes by reducing the thickness of the undoped AlGaN layer. Further, ion implantation may be performed so that the drain electrode and the source electrode are ohmic electrodes.
  • the gate electrode 13 is made of WN / W, but may be made of TiN.
  • the gate electrode may be made of Ti / Au or Ni / Au.
  • the drain electrodes 11 and 61 and the source electrodes 12 and 62 are Ti / Al / TiN electrodes, but may be Ti / Al electrodes or Hf / Al electrodes.
  • a Ti / AlCu / TiN electrode may be used.
  • the drain electrode and the source electrode may be formed by stacking Ni / Au on Ti / Al or Hf / Al, or may be formed by stacking Pt / Au on Ti / Al or Hf / Al.
  • Au may be laminated on Ti / Al or Hf / Al.
  • the first contact portions 20a and 70a are part of the source wiring 20, but the first contact portion and the source wiring may be separated. Further, although the second contact portions 15a and 70a are part of the drain wiring 15, the second contact portion and the drain wiring may be separated.
  • the protective film 7 is made of SiN.
  • the protective film 7 may be made of SiO 2 , Al 2 O 3 or the like, and a laminated film in which a SiO 2 film is laminated on a SiN film. Also good.
  • the thickness of the protective film 7 is 150 nm, but may be set in the range of 20 nm to 250 nm.
  • the interlayer insulating film 8 is made of SiO 2.
  • an insulating material such as SiN, SOG (Spin On Glass), BPSG (Boron Phosphorous Silicate Glass), or polyimide is used. Also good.
  • the GaN-based stacked body 5 in the field effect transistor of the present invention includes a GaN-based semiconductor layer represented by Al X In Y Ga 1- XYN (X ⁇ 0, Y ⁇ 0, 0 ⁇ X + Y ⁇ 1). May be included. That is, the GaN-based laminate may include AlGaN, GaN, InGaN, or the like.
  • the normally-on type HFET has been described.
  • the normally-off type can achieve the same effect.
  • the Schottky gate has been described, an insulated gate structure may be used.
  • the heterojunction field effect transistor of the present invention is A GaN-based laminate 5 having a heterojunction; A plurality of drain electrodes 11, 61 formed in a finger shape on the GaN-based laminate 5 in parallel with each other; A plurality of source electrodes formed in parallel with each other in a finger shape on the GaN-based laminate 5 so as to be alternately arranged with the plurality of drain electrodes 11, 61 in the arrangement direction of the plurality of drain electrodes 11, 61.
  • gate electrodes 13 formed between the drain electrodes 11 and 61 and the source electrodes 12 and 62, respectively;
  • An interlayer insulating film 8 formed on the GaN-based laminate 5 so as to cover the source electrodes 12 and 62, the drain electrodes 11 and 61, and the gate electrode 13;
  • First contact portions 20a, 70a formed on at least a part of the source electrodes 12, 62 and in the interlayer insulating film 8 and extending in the longitudinal direction of the source electrodes 12, 62;
  • Second contact portions 15a and 65a formed on at least a part of the drain electrodes 11 and 61 and on the interlayer insulating film 8 and extending in the longitudinal direction of the drain electrodes 11 and 61;
  • the length of the first contact portions 20a, 70a in the longitudinal direction is shorter than the length of the source electrodes 12, 62 in the longitudinal direction
  • the length of the second contact portions 15a and 65a in the longitudinal direction is shorter than the length of the drain electrodes 11 and 61 in the longitudinal direction.
  • each of the drain electrodes 11, 61 the ends 11A, 11B of the drain electrodes 11, 61 outside the second contact portions 15a, 65a from the ends 17A, 17B, 67A, 67B of the second contact portions 15a, 65a.
  • the distance X to 61A, 61B is the end 12A, 12B of the source electrode 12, 62 outside the first contact portion 20a, 70a from the end 18A, 18B, 68A, 68B of the first contact portion 20a, 70a. It is characterized by being longer than each distance Y to 62A, 62B.
  • the distance X between the ends 11A, 11B, 61A, 61B of the drain electrodes 11, 61 and the ends 17A, 17B, 67A, 67B of the second contact portions 15a, 65a is The distance Y between the ends 12A, 12B, 62A, 62B of the source electrodes 12, 62 and the ends 18A, 18B, 68A, 68B of the first contact portions 20a, 70a is longer. For this reason, when the high temperature reverse bias test is performed, the electric field concentration at the ends 17A, 17B, 67A, and 67B of the second contact portions 15a and 65a can be reduced.
  • a plurality of finger-like drain electrodes 11 and 61 and source electrodes 12 and 62 are provided. Therefore, it is possible to remarkably suppress the occurrence of element destruction and deterioration at the ends 17A, 17B, 67A, and 67B of the second contact portions 15a and 65a, thereby improving the reliability.
  • a source wiring 20 is formed on the interlayer insulating film 8 and electrically connected to the source electrodes 12 and 62 via the first contact portions 20a and 70a.
  • the three-dimensional structure in which the source wiring 20 formed on the interlayer insulating film 8 and electrically connected to the source electrodes 12 and 62 via the first contact portions 20a and 70a is disposed.
  • the chip area can be reduced.
  • the gate electrode 13 extends in the longitudinal direction of the drain electrodes 11, 61 between the drain electrodes 11, 61 and the source electrodes 12, 62 in a plan view, and the drain electrodes 11, 61. It extends so as to surround the ends 11A, 11B, 61A, 61B on both sides in the longitudinal direction.
  • the gate electrode 13 extends so as to surround the ends 11A, 11B, 61A, 61B on both sides in the longitudinal direction of the drain electrodes 11, 61. Concentration of the electric field on the ends 11A and 11B of the semiconductor device can be suppressed, and static off-breakdown voltage can be improved.

Landscapes

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Abstract

　ヘテロ接合電界効果トランジスタは、第１コンタクト部(２０ａ)と、第２コンタクト部(１５ａ)とを備える。第１コンタクト部(２０ａ)の長手方向の長さは、ソース電極(１２)の長手方向の長さよりも短く、第２コンタクト部(１５ａ)の長手方向の長さは、ドレイン電極(１１)の長手方向の長さよりも短い。各ドレイン電極(１１)において、第２コンタクト部(１５ａ)の端(１７Ａ，１７Ｂ)から第２コンタクト部(１５ａ)より外側のドレイン電極(１１)の端(１１Ａ，１１Ｂ)までの距離(Ｘ)は、第１コンタクト部(２０ａ)の端(１８Ａ，１８Ｂ)から第１コンタクト部(２０ａ)より外側のソース電極(１２)の端(１２Ａ，１２Ｂ)までのそれぞれの距離(Ｙ)よりも長い。

Description

ヘテロ接合電界効果トランジスタ
　本発明は、ＧａＮ系のＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)に関する。
　従来、ＧａＮ系のＨＦＥＴとしては、特開２０１２－２３８８０８号公報(特許文献１)に記載されているものがある。このＨＦＥＴに用いられるＧaＮは、バンドギャップが大きく、絶縁破壊電圧が高く、電子のドリフト速度が大きく、さらにヘテロ接合による２次元電子ガスを利用することができる。例えば、アンドープＧaＮ層上にＡlＧaＮ層を積層した場合に、自発分極とピエゾ分極との両作用によってヘテロ界面に２次元電子ガスが生じる。このような２次元電子ガスをチャネルとして利用するＨＦＥＴが知られている。このＨＦＥＴは、大きな電流を制御するためのパワーデバイスに適用することができ、オン抵抗が低くなるなどのＧａＮ系のＨＦＥＴの特徴を生かすことによって、Ｓi系のＨＦＥＴに比べて小型化できるというメリットがある。
　上記ＧａＮ系のＨＦＥＴでは、ソース配線およびドレイン配線がデバイスの活性領域上に設けられており、ソース電極、ドレイン電極からコンタクト部を経由して、それぞれソース配線、ドレイン配線に電気的に接続されている。
特開２０１２－２３８８０８号公報
　ところで、商用の製品に搭載する電源回路にＧaＮ系のＨＦＥＴを用いる場合には、数十アンペアの大電流ＨＦＥＴを提供する必要がある。このＨＦＥＴの大電流化を図るためには、複数のフィンガー状のＨＦＥＴを並列に並べ、これらのＨＦＥＴから、コンタクト部を経由して、電流を引き出す為の配線を行う必要がある。
　しかしながら、上記従来のＧaＮ系のＨＦＥＴでは、高温逆バイアス試験（例えば、２００℃、６００V）を行った場合、短時間のうちにコンタクト部の端で素子破壊や劣化が発生して信頼性が低下する。
　これは、ドレイン電極に高電圧を印加したときの電界によって、コンタクト部の端に電界が集中するため、局所的に電流が集中してコンタクト部の端の近傍の欠陥に作用することにより、寿命劣化が促進されて、素子破壊が発生するためである。
　そこで、本発明の課題は、コンタクト部の端での電界集中を抑制して、素子破壊や劣化を防ぐことで信頼性を向上できるＧａＮ系のＨＦＥＴを提供することにある。
　上記課題を解決するため、本発明のヘテロ接合電界効果トランジスタは、
　ヘテロ接合を有するＧａＮ系積層体と、
　上記ＧａＮ系積層体上にフィンガー状に互いに平行に形成された複数のドレイン電極と、
　上記ＧａＮ系積層体上に、上記複数のドレイン電極の配列方向に上記複数のドレイン電極と交互に配列するようにフィンガー状に互いに平行に形成された複数のソース電極と、
　平面視において、上記ドレイン電極と上記ソース電極との間にそれぞれ形成されたゲート電極と、
　上記ＧａＮ系積層体上に、上記ソース電極、上記ドレイン電極、および上記ゲート電極を覆うように形成された層間絶縁膜と、
　上記各ソース電極の少なくとも一部の領域上、かつ、上記層間絶縁膜に形成され、上記ソース電極の長手方向に延在している第１コンタクト部と、
　上記各ドレイン電極の少なくとも一部の領域上、かつ、上記層間絶縁膜に形成され、上記ドレイン電極の長手方向に延在している第２コンタクト部と、
を備え、
　上記第１コンタクト部の長手方向の長さは、上記ソース電極の長手方向の長さよりも短く、
　上記第２コンタクト部の長手方向の長さは、上記ドレイン電極の長手方向の長さよりも短く、
　上記各ドレイン電極において、上記第２コンタクト部の端から上記第２コンタクト部より外側の上記ドレイン電極の端までの距離は、上記第１コンタクト部の端から上記第１コンタクト部より外側の上記ソース電極の端までの距離よりも長いことを特徴としている。
　また、一実施形態のヘテロ接合電界効果トランジスタでは、
　上記層間絶縁膜上に形成され、上記ソース電極に上記第１コンタクト部を介して電気的に接続されたソース配線を備えている。
　また、一実施形態のヘテロ接合電界効果トランジスタでは、
　上記ゲート電極は、平面視において、上記ドレイン電極と上記ソース電極との間で上記ドレイン電極の長手方向に延在していると共に、上記ドレイン電極の長手方向の両側の端部を囲むように延在している。
　本発明のＨＦＥＴによれば、コンタクト部の端での電界集中を抑制して、素子破壊や劣化を防ぐことで信頼性を向上できるＧａＮ系のＨＦＥＴを提供することができる。
図１は本発明の第１実施形態のＧａＮ系のＨＦＥＴの電極構造を模式的に示す平面図である。 図２は図１のＢ－Ｂ線断面を示す図である。 図３は図１のＡ－Ａ線断面を示す図である。 図４は上記第１実施形態と比較例のＧａＮ系のＨＦＥＴとの信頼性試験結果を示す図である。 図５は上記比較例のＧａＮ系のＨＦＥＴの電極構造を模式的に示す平面図である。 図６は図５のＣ－Ｃ線断面を示す図である。 図７は本発明の第２実施形態のＧａＮ系のＨＦＥＴの電極構造を模式的に示す平面図である。
　以下、本発明を図示の実施の形態により詳細に説明する。
（第１実施形態）
　図１は、本発明の第１実施形態であるＧａＮ系のＨＦＥＴの電極構造を模式的に示す平面図である。また、図２は、図１のＢ－Ｂ線断面を示す図である。また、図３は、図１のＡ－Ａ線断面を示す図である。
　図２，図３に示すように、この第１実施形態は、Ｓｉ基板１上に、アンドープＧａＮ層２、アンドープＡｌＧａＮ層３を形成している。アンドープＧａＮ層２とアンドープＡｌＧａＮ層３は、ヘテロ接合を有するＧａＮ系積層体５を構成している。アンドープＧａＮ層２とアンドープＡｌＧａＮ層３との界面に２ＤＥＧ(２次元電子ガス)６が発生してチャネル層が形成されている。
　ＧａＮ系積層体５上には、保護膜７，層間絶縁膜８が順次形成されている。この保護膜７は、ＳｉＮからなる。保護膜７の膜厚は、１５０ｎｍとしている。また、層間絶縁膜８の材料としては、例えば、ＳｉＯ２を用いる。
　ＧａＮ系積層体５には、保護膜７および層間絶縁膜８を貫通してアンドープＧａＮ層２に達するリセスが形成され、このリセスにドレイン電極１１とソース電極１２とがオーミック電極として形成されている。ドレイン電極１１とソース電極１２とは、Ｔｉ層、Ａｌ層、ＴｉＮ層が順に積層されたＴｉ／Ａｌ／ＴｉＮ電極としている。
　また、保護膜７には開口が形成され、この開口にゲート電極１３が形成されている。このゲート電極１３は、ＷＮ層、Ｗ層が順に積層されたＷＮ／Ｗ電極としており、アンドープＡｌＧａＮ層３とショットキー接合するショットキー電極として形成されている。また、ここでは、ＷＮ／Ｗ電極とアンドープＡｌＧａＮ層３とのショットキー接合としたが、アンドープＡｌＧａＮ層３とゲート電極１３との間に、例えばＳｉＮのような絶縁膜を形成したＭＩＳＨＦＥＴ(Metal Insulator Semiconductor Heterostructure Field Effect Transistor：メタル・インシュレータ・セミコンダクタ・ヘテロ接合電界効果トランジスタ)としてもよい。
　層間絶縁膜８は、ドレイン電極１１、ソース電極１２およびゲート電極１３を覆うように形成されている。層間絶縁膜８のドレイン電極１１の一部の領域上には、コンタクトホール１７が設けられている。また、層間絶縁膜８のソース電極１２の一部の領域上には、コンタクトホール１８が設けられている。
　コンタクトホール１７内および層間絶縁膜８上にドレイン配線１５が設けられ、ドレイン配線１５がドレイン電極１１に電気的に接続されている。コンタクトホール１７内に設けられたドレイン配線１５が第２コンタクト部１５ａを形成している。
　コンタクトホール１８内および層間絶縁膜８上にソース配線２０が設けられ、ソース配線２０がソース電極１２に電気的に接続されている。コンタクトホール１８内に設けられたソース配線２０が第１コンタクト部２０ａを形成している。ドレイン配線１５およびソース配線２０としては、ＴｉＮ／Ａｌ、Ｔｉ／Ｃｕ、Ｔｉ／ＡｕまたはＴｉ／Ａｌなどを用いている。
　図１に示すように、この実施形態は、２本のフィンガー状のドレイン電極１１と３本のフィンガー状のソース電極１２を備えている。２本のドレイン電極１１は、互いに平行に形成されている。３本のソース電極１２は、ドレイン電極１１の配列方向にドレイン電極１１と交互に配列するように互いに平行に形成されている。
　各ソース電極１２の長手方向の長さＬ２は、各ドレイン電極１１の長手方向の長さＬ１よりも短くなっている。また、各ソース電極１２は、長手方向において、各ドレイン電極１１の長手方向の端１１Ａと、端１１Ｂとの間に位置している。
　第１コンタクト部２０ａは、ソース電極１２の長手方向に延在している。第１コンタクト部２０ａの長手方向の長さは、ソース電極１２の長手方向の長さよりも短くなっている。
　第２コンタクト部１５ａは、ドレイン電極１１の長手方向に延在している。第２コンタクト部１５ａの長手方向の長さは、ドレイン電極１１の長手方向の長さよりも短くなっている。
　ゲート電極１３は、平面視において、フィンガー状のドレイン電極１１とフィンガー状のソース電極１２との間でドレイン電極１１の長手方向に延在している長手方向延在部１３Ａと湾曲部１３Ｂ,１３Ｃとを有している。
　湾曲部１３Ｂは、平面視において、ドレイン電極１１の端１１Ａを囲むように延在しており、ドレイン電極１１を挟んで隣り合う２つの長手方向延在部１３Ａの一端に連なっている。また、湾曲部１３Ｃは、平面視において、ドレイン電極１１の端１１Ｂを囲むように延在しており、ドレイン電極１１を挟んで隣り合う２つの長手方向延在部１３Ａの他端に連なっている。
　また、上記２つの長手方向延在部１３Ａと湾曲部１３Ｂが構成する環状部は、上記長手方向に延在する枝部１３Ｄに連なり、この枝部１３Ｄは、コンタクトホール１９を介して上記長手方向と直交する方向に延在している連接部１３Ｅに連なっている。図１に示すように、ゲート電極１３の各長手方向延在部１３Ａは、ドレイン電極１１の上記配列方向において、ソース電極１２との間の距離がドレイン電極１１との間の距離よりも短くなるように位置している。
　また、上記配列方向におけるドレイン電極１１とゲート電極１３の長手方向延在部１３Ａとの間の距離Ｄ２と、ドレイン電極１１の長手方向におけるドレイン電極１１の端１１Ａ，１１Ｂとゲート電極１３の湾曲部１３Ｂ，１３Ｃとの間の距離Ｄ１との比は、１：１．５である。
　また、ドレイン電極１１の長手方向の端１１Ａ，１１Ｂと第２コンタクト部１５ａの長手方向の端１７Ａ，１７Ｂとの間の距離Ｘは、ソース電極１２の長手方向の端１２Ａ，１２Ｂと第１コンタクト部２０ａの長手方向の端１８Ａ，１８Ｂとの間の距離Ｙよりも長くなっている。
　上記構成のＧａＮ系のＨＦＥＴは、ノーマリオンタイプであり、ゲート電極１３に負電圧を印加することで、オフされる。
　次に、図４に、第１実施形態のＧａＮ系のＨＦＥＴと比較例のＧａＮ系のＨＦＥＴとの信頼性試験結果を示す。また、図５は上記比較例のＧａＮ系のＨＦＥＴの電極構造を模式的に示す平面図である。上記比較例のＧａＮ系のＨＦＥＴは、比較のための例であって本発明ではない。
　図５に示すように、上記比較例のＧａＮ系のＨＦＥＴは、ドレイン電極２１１の長手方向の端２１１Ａと、第２コンタクト部２１５ａの長手方向の端２１７Ａとの間の距離Ｘ’が、ソース電極２１２の長手方向の端２１２Ａと第１コンタクト部２２０ａの長手方向の端２１８Ａとの間の距離Ｙと等しい点だけが、第１実施形態と異なる。
　図４に示すように、この比較例のＧａＮ系のＨＦＥＴのスクリーニング試験による歩留り（良品率）は、６６．２％であった。このスクリーニング試験は、例えば、ゲート電極１３に－１０Ｖで印加を続けているオフ状態において、ソース電極２１２に０Ｖを印加すると共に、ドレイン電極２１１に＋１００Ｖずつ６００Ｖまで印加し、絶縁破壊や短絡などの破壊や、特性劣化が生じるか否かを観察する試験である。このスクリーニング試験では、ソース電極２１２とドレイン電極２１１との間で短絡が発生していた。
　一方、上記比較例の高温逆バイアス試験による不良率は、１７．３％であった。この高温逆バイアス試験は、例えば、高温環境下（２００℃）で、ゲート電極１３に－１０Ｖで印加を続けているオフ状態において、ソース電極２１２に０Ｖを印加すると共に、ドレイン電極２１１に６００Ｖ印加し、５分間印加し続け、素子が破壊もしくは素子特性が劣化するか否かを観察する試験である。上記比較例においては、スクリーニング試験をパスしたにもかかわらず、４分の１という高い確率で、高温逆バイアス試験において不良が発生していた。具体的には、高温逆バイアス試験後の上記比較例のサンプルを解析したところ、ドレイン電極２１１の端２１１Ａ,２１１Ｂまたは第２コンタクト部２１５ａの端２１７Ａ，２１７Ｂで絶縁破壊が起こっていることが観察された。
　上記比較例の高温逆バイアス試験による不良の原因は、次のように推定される。すなわち、ゲート電極１３に電圧を印加し続けたオフ状態において、ドレイン電極２１１に６００Ｖの高電圧を印加したときの電界によって、ドレイン電極２１１の端２１１Ａ,２１１Ｂおよび第２コンタクト部２１５ａの端２１７Ａ，２１７Ｂに電界が集中する。このため、局所的に電流が集中し、ドレイン電極２１１の端２１１Ａ,２１１Ｂおよび第２コンタクト部２１５ａの端２１７Ａ，２１７Ｂの近傍の欠陥に作用し、寿命劣化を促進させて破壊するという不良が発生すると想像される。つまり、この高温逆バイアス試験による不良の原因は、ドレイン電極２１１の端２１１Ａ,２１１Ｂおよび第２コンタクト部２１５ａの端２１７Ａ，２１７Ｂにおける電界集中によるものと想像される。
　これに対して、この実施形態のＧａＮ系のＨＦＥＴの高温逆バイアス試験による不良率は、９．９％であり、上記比較例の不良率１７．３％に比べて７％以上向上していた。一方、この実施形態のスクリーニング試験結果は、６８．８％であり、上記比較例と同等であった。
　したがって、この第１実施形態によれば、上記高温逆バイアス試験を行ったときのＨＦＥＴの不良を抑制できることが判明した。その理由は、本実施形態によれば、ドレイン電極１１の端１１Ａ，１１Ｂと第２コンタクト部１５ａの端１７Ａ，１７Ｂとの間の距離Ｘがソース電極１２の端１２Ａ，１２Ｂと第１コンタクト部２０ａの端１８Ａ，１８Ｂとの間の距離Ｙよりも長いという構成により、ドレイン電極１１の端１１Ａ,１１Ｂおよび第２コンタクト部１５ａの端１７Ａ，１７Ｂにおける電界集中を緩和できるからであると想像される。
　特に、この第１実施形態では、フィンガー状のドレイン電極１１およびソース電極１２を複数備える。したがって、第２コンタクト部１５ａの端１７Ａ，１７Ｂで素子破壊や劣化が発生するのを著しく抑制でき、信頼性を向上できる。
　また、この第１実施形態では、ソース電極１２上に第１コンタクト部２０ａを介して電気的に接続されたソース配線２０を配置している。したがって、このような立体的構造によって、チップ面積の縮小を図れる。
　また、この第１実施形態では、ゲート電極１３はドレイン電極１１の長手方向の両側の端１１Ａ，１１Ｂを囲むように延在している。したがって、オフ耐圧試験時にドレイン電極１１の端１１Ａ，１１Ｂへの電界の集中を抑制でき、静的なオフ耐圧の向上を図れる。
 (第２実施形態)
　次に、本発明の第２実施形態のＧａＮ系のＨＦＥＴを説明する。
　図７は、上記第２実施形態のＧａＮ系のＨＦＥＴの電極構造を模式的に示す平面図である。
　この第２実施形態のＧａＮ系のＨＦＥＴでは、図７に示すように、ドレイン電極６１の長手方向の端６１Ａ，６１Ｂと第２コンタクト部６５ａの長手方向の端６７Ａ，６７Ｂとの間の距離Ｘは、ソース電極６２の長手方向の端６２Ａ，６２Ｂと第１コンタクト部７０ａの長手方向の端６８Ａ，６８Ｂとの間の距離Ｙよりも長い。しかし、ソース電極６２の長手方向の端６２Ａ，６２Ｂから上記長手方向と直交する短手方向に伸ばした仮想線Ｍ１，Ｍ２がドレイン電極６１の端６１Ａ，６１Ｂと接している。つまり、ソース電極６２の端６２Ａ，６２Ｂの長手方向における位置が、ドレイン電極６１の端６１Ａ，６１Ｂの長手方向における位置とそれぞれ一致している点だけが、第１実施形態と異なる。
　この第２実施形態のＧａＮ系のＨＦＥＴの高温逆バイアス試験結果は、上記第１実施形態のＧａＮ系のＨＦＥＴと同等に向上し、図４に示す比較例の不良率１７．３％に比べて、７％以上向上していた。
　したがって、本実施形態によれば、第１の実施形態と同様に、第２コンタクト部１５ａの端１７Ａ，１７Ｂで素子破壊や劣化が発生するのを著しく抑制でき、信頼性を向上できる。
　なお、上記第１，第２実施形態において、フィンガー状のドレイン電極１１，６１を２本備え、フィンガー状のソース電極１２，６２を３本備えたが、フィンガー状のドレイン電極を３本備え、フィンガー状のソース電極を４本備えてもよい。このとき、４本のソース電極は、ドレイン電極の配列方向にドレイン電極と交互に配置してもよい。また、フィンガー状のドレイン電極を１本備え、フィンガー状のソース電極を２本備えてもよく、フィンガー状のドレイン電極を４本以上備え、フィンガー状のソース電極を５本以上備えて、ドレイン電極とソース電極を上記配列方向に交互に配置してもよい。
　また、上記第１，第２実施形態では、ゲート電極１３が各フィンガー状のドレイン電極１１を環状に取り囲む構造としたが、湾曲部１３Ｂは有していなくてもよい。
　また、上記第１実施形態では、各ソース電極１２は、長手方向において、各ドレイン電極１１の長手方向の端１１Ａと、端１１Ｂとの間に位置しているとしたが、ソース電極は、長手方向において、ドレイン電極の長手方向の両端の間に位置していなくてもよい。また、ソース電極の一部が、長手方向において、ドレイン電極の長手方向の両端の間に位置していてもよい。すなわち、ソース電極の長手方向の一方の端だけが、長手方向において、ドレイン電極の長手方向の両端の間に位置していてもよい。
　また、上記第１，２実施形態において、基板１をＳｉ基板としたが、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、Ｇａ系半導体からなる基板上にＧａ系半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、アンドープＧａＮ層とアンドープＡｌＧａＮ層との間に、ＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記アンドープＡｌＧａＮ層上にＧａＮキャップ層を形成してもよい。
　また、上記第１，第２実施形態では、アンドープＧａＮ層２に達するリセスを形成し、このリセスにドレイン電極１１，６１とソース電極１２，６２をオーミック電極として形成したが、上記リセスを形成せずに上記アンドープＧａＮ層上のアンドープＡｌＧａＮ層上にドレイン電極とソース電極を形成し、アンドープＡｌＧａＮ層の層厚を薄くすることでドレイン電極とソース電極がオーミック電極になるようにしてもよい。また、ドレイン電極とソース電極がオーミック電極にするために、イオン注入を行ってもよい。
　また、上記第１，第２実施形態では、ゲート電極１３をＷＮ／Ｗで作製したが、ＴｉＮで作製してもよい。また、ゲート電極をＴｉ／ＡｕやＮｉ／Ａｕで作製してもよい。
　また、上記第１，第２実施形態では、ドレイン電極１１，６１とソース電極１２，６２は、Ｔｉ／Ａｌ／ＴｉＮ電極としたが、Ｔｉ／Ａｌ電極としてもよく、Ｈｆ／Ａｌ電極としてもよく、Ｔｉ／ＡｌＣｕ／ＴｉＮ電極としてもよい。また、上記ドレイン電極およびソース電極としては、Ｔｉ／ＡｌまたはＨｆ／Ａｌ上にＮｉ／Ａｕを積層したものとしてもよく、Ｔｉ／ＡｌまたはＨｆ／Ａｌ上にＰｔ／Ａｕを積層したものとしてもよく、Ｔｉ／ＡｌまたはＨｆ／Ａｌ上にＡｕを積層したものとしてもよい。
　また、上記第１，第２実施形態では、第１コンタクト部２０ａ，７０ａはソース配線２０の一部であったが、第１コンタクト部とソース配線とを別体としてもよい。また、第２コンタクト部１５ａ，７０ａがドレイン配線１５の一部であったが、第２コンタクト部とドレイン配線とを別体としてもよい。
　また、上記第１，第２実施形態では、保護膜７をＳｉＮで作製したが、ＳｉＯ２，Ａｌ２Ｏ３などで作製してもよく、ＳｉＮ膜上にＳｉＯ２膜を積層した積層膜としてもよい。
　また、上記第１，第２実施形態では、保護膜７の膜厚は、１５０ｎｍとしたが、２０ｎｍ～２５０ｎｍの範囲で設定してもよい。
　また、上記第１，第２実施形態では、層間絶縁膜８をＳｉＯ２で作製したが、ＳｉＮ，ＳＯＧ(Spin On Glass)，ＢＰＳＧ(Boron Phosphorous Silicate Glass)，またはポリイミドなどの絶縁材料を用いてもよい。
　また、本発明の電界効果トランジスタにおけるＧａＮ系積層体５は、ＡlＸＩｎＹＧａ１－Ｘ－ＹＮ(Ｘ≧０、Ｙ≧０、０≦Ｘ＋Ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、ＧａＮ系積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものでもよい。
　また、上記第１，第２実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したがノーマリオフタイプでも同様の効果が得られる。また、ショットキーゲートで説明したが絶縁ゲート構造でも構わない。
　本発明の具体的な実施の形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の範囲内で種々変更して実施することができる。
　本発明のヘテロ接合電界効果トランジスタは、
　ヘテロ接合を有するＧａＮ系積層体５と、
　上記ＧａＮ系積層体５上にフィンガー状に互いに平行に形成された複数のドレイン電極１１，６１と、
　上記ＧａＮ系積層体５上に、上記複数のドレイン電極１１，６１の配列方向に上記複数のドレイン電極１１，６１と交互に配列するように、フィンガー状に互いに平行に形成された複数のソース電極１２，６２と、
　平面視において、上記ドレイン電極１１，６１と上記ソース電極１２，６２との間にそれぞれ形成されたゲート電極１３と、
　上記ＧａＮ系積層体５上に、上記ソース電極１２，６２、上記ドレイン電極１１，６１、および上記ゲート電極１３を覆うように形成された層間絶縁膜８と、
　上記各ソース電極１２，６２の少なくとも一部の領域上、かつ、上記層間絶縁膜８に形成され、上記ソース電極１２，６２の長手方向に延在している第１コンタクト部２０ａ，７０ａと、
　上記各ドレイン電極１１，６１の少なくとも一部の領域上、かつ、上記層間絶縁膜８に形成され、上記ドレイン電極１１，６１の長手方向に延在している第２コンタクト部１５ａ，６５ａと、
を備え、
　上記第１コンタクト部２０ａ，７０ａの長手方向の長さは、上記ソース電極１２，６２の長手方向の長さよりも短く、
　上記第２コンタクト部１５ａ，６５ａの長手方向の長さは、上記ドレイン電極１１，６１の長手方向の長さよりも短く、
　上記各ドレイン電極１１，６１において、上記第２コンタクト部１５ａ，６５ａの端１７Ａ，１７Ｂ，６７Ａ，６７Ｂから上記第２コンタクト部１５ａ，６５ａより外側の上記ドレイン電極１１，６１の端１１Ａ，１１Ｂ，６１Ａ，６１Ｂまでの距離Ｘは、上記第１コンタクト部２０ａ，７０ａの端１８Ａ，１８Ｂ，６８Ａ，６８Ｂから上記第１コンタクト部２０ａ，７０ａより外側の上記ソース電極１２，６２の端１２Ａ，１２Ｂ，６２Ａ，６２Ｂまでのそれぞれの距離Ｙよりも長いことを特徴としている。
　本発明のヘテロ接合電界効果トランジスタによれば、ドレイン電極１１，６１の端１１Ａ，１１Ｂ，６１Ａ，６１Ｂと第２コンタクト部１５ａ，６５ａの端１７Ａ，１７Ｂ，６７Ａ，６７Ｂとの間の距離Ｘが、ソース電極１２，６２の端１２Ａ，１２Ｂ，６２Ａ，６２Ｂと第１コンタクト部２０ａ，７０ａの端１８Ａ，１８Ｂ，６８Ａ，６８Ｂとの間の距離Ｙよりも長い。このため、高温逆バイアス試験を行った場合、第２コンタクト部１５ａ，６５ａの端１７Ａ，１７Ｂ，６７Ａ，６７Ｂでの電界集中を緩和できる。また、フィンガー状のドレイン電極１１，６１およびソース電極１２，６２が複数設けられている。したがって、第２コンタクト部１５ａ，６５ａの端１７Ａ，１７Ｂ，６７Ａ，６７Ｂで素子破壊や劣化が発生するのを著しく抑制でき、信頼性を向上できる。
　また、一実施形態のヘテロ接合電界効果トランジスタでは、
　上記層間絶縁膜８上に形成され、上記ソース電極１２，６２に上記第１コンタクト部２０ａ，７０ａを介して電気的に接続されたソース配線２０を備える。
　上記実施形態によれば、層間絶縁膜８上に形成され、ソース電極１２，６２に第１コンタクト部２０ａ，７０ａを介して電気的に接続されたソース配線２０を配置している立体的構造によって、チップ面積の縮小を図れる。
　また、一実施形態のヘテロ接合電界効果トランジスタでは、
　上記ゲート電極１３は、平面視において、上記ドレイン電極１１，６１と上記ソース電極１２，６２との間で上記ドレイン電極１１，６１の長手方向に延在していると共に、上記ドレイン電極１１，６１の長手方向の両側の端１１Ａ，１１Ｂ，６１Ａ，６１Ｂを囲むように延在している。
　上記実施形態によれば、ゲート電極１３がドレイン電極１１，６１の長手方向の両側の端１１Ａ，１１Ｂ，６１Ａ，６１Ｂを囲むように延在しているので、オフ耐圧試験時にドレイン電極１１，６１の端１１Ａ，１１Ｂへの電界の集中を抑制でき、静的なオフ耐圧の向上を図れる。
　１　Ｓｉ基板
　２　アンドープＧａＮ層
　３　アンドープＡｌＧａＮ層
　５　ＧａＮ系積層体
　６　２ＤＥＧ(２次元電子ガス)
　７　保護膜
　８　層間絶縁膜
　１１,６１　ドレイン電極
　１１Ａ,１１Ｂ,６１Ａ,６１Ｂ　端
　１２,６２　ソース電極
　１２Ａ,１２Ｂ,６２Ａ,６２Ｂ　端
　１３　ゲート電極
　１３Ａ　長手方向延在部
　１３Ｂ，１３Ｃ　湾曲部
　１３Ｄ　枝部
　１３Ｅ　連接部
　１５　ドレイン配線
　１５ａ，６５ａ　第２コンタクト部
　１７,１８,１９　コンタクトホール
　１７Ａ，１７Ｂ，６７Ａ，６７Ｂ　端
　１８Ａ，１８Ｂ，６８Ａ，６８Ｂ　端
　２０　ソース配線
　２０ａ，７０ａ　第１コンタクト部
　Ｘ，Ｙ　距離

Claims (3)

  1. 　ヘテロ接合を有するＧａＮ系積層体(５)と、
    　上記ＧａＮ系積層体(５)上にフィンガー状に互いに平行に形成された複数のドレイン電極(１１，６１)と、
    　上記ＧａＮ系積層体(５)上に、上記複数のドレイン電極(１１，６１)の配列方向に上記複数のドレイン電極(１１，６１)と交互に配列するように、フィンガー状に互いに平行に形成された複数のソース電極(１２，６２)と、
    　平面視において、上記ドレイン電極(１１，６１)と上記ソース電極(１２，６２)との間にそれぞれ形成されたゲート電極(１３)と、
    　上記ＧａＮ系積層体(５)上に、上記ソース電極(１２，６２)、上記ドレイン電極(１１，６１)、および上記ゲート電極(１３)を覆うように形成された層間絶縁膜(８)と、
    　上記各ソース電極(１２，６２)の少なくとも一部の領域上、かつ、上記層間絶縁膜(８)に形成され、上記ソース電極(１２，６２)の長手方向に延在している第１コンタクト部(２０ａ，７０ａ)と、
    　上記各ドレイン電極(１１，６１)の少なくとも一部の領域上、かつ、上記層間絶縁膜(８)に形成され、上記ドレイン電極(１１，６１)の長手方向に延在している第２コンタクト部(１５ａ，６５ａ)と、
    を備え、
    　上記第１コンタクト部(２０ａ，７０ａ)の長手方向の長さは、上記ソース電極(１２，６２)の長手方向の長さよりも短く、
    　上記第２コンタクト部(１５ａ，６５ａ)の長手方向の長さは、上記ドレイン電極(１１，６１)の長手方向の長さよりも短く、
    　上記各ドレイン電極(１１，６１)において、上記第２コンタクト部(１５ａ，６５ａ)の端(１７Ａ，１７Ｂ，６７Ａ，６７Ｂ)から上記第２コンタクト部(１５ａ，６５ａ)より外側の上記ドレイン電極(１１，６１)の端(１１Ａ，１１Ｂ，６１Ａ，６１Ｂ)までの距離Ｘは、上記第１コンタクト部(２０ａ，７０ａ)の端(１８Ａ，１８Ｂ，６８Ａ，６８Ｂ)から上記第１コンタクト部(２０ａ，７０ａ)より外側の上記ソース電極(１２，６２)の端(１２Ａ，１２Ｂ，６２Ａ，６２Ｂ)までのそれぞれの距離Ｙよりも長いことを特徴とするヘテロ接合電界効果トランジスタ。
  2. 　請求項１に記載のヘテロ接合電界効果トランジスタにおいて、
    　上記層間絶縁膜(８)上に形成され、上記ソース電極(１２，６２)に上記第１コンタクト部(２０ａ，７０ａ)を介して電気的に接続されたソース配線(２０)を備えることを特徴とするヘテロ接合電界効果トランジスタ。
  3. 　請求項１または２に記載のヘテロ接合電界効果トランジスタにおいて、
    　上記ゲート電極(１３)は、
    　平面視において、上記ドレイン電極(１１，６１)と上記ソース電極(１２，６２)との間で上記ドレイン電極(１１，６１)の長手方向に延在していると共に、上記ドレイン電極(１１，６１)の長手方向の両側の端(１１Ａ，１１Ｂ，６１Ａ，６１Ｂ)を囲むように延在していることを特徴とするヘテロ接合電界効果トランジスタ。
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