WO2014199462A1 - 太陽電池セルおよびその製造方法 - Google Patents

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WO2014199462A1
WO2014199462A1 PCT/JP2013/066198 JP2013066198W WO2014199462A1 WO 2014199462 A1 WO2014199462 A1 WO 2014199462A1 JP 2013066198 W JP2013066198 W JP 2013066198W WO 2014199462 A1 WO2014199462 A1 WO 2014199462A1
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semiconductor
film
insulating film
semiconductor substrate
stacked
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哲史 河村
峰　利之
敬司 渡邉
真年 森下
偉 孫
服部　孝司
長部　太郎
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株式会社日立製作所
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    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a solar battery cell and a manufacturing method thereof.
  • the optical loss is a loss caused by the incident sunlight reflected by the surface of the solar cell.
  • the quantum loss is a loss caused by the energy of sunlight absorbed by the solar cell being dissipated as heat.
  • the incident sunlight light with energy larger than the band gap of the material constituting the solar cell is absorbed inside the solar cell to generate carriers.
  • excess energy beyond the band gap is dissipated as heat.
  • the solar energy is 100%, there are about 20 to 40% of optical loss and quantum loss, respectively.
  • a nano pillar is known as a subwavelength structure.
  • the nanopillar means a columnar structure having a diameter finer than the wavelength of sunlight, for example, about several tens to 100 nm, that is, a pillar (column part).
  • the nanopillar array means a plurality of nanopillars arranged two-dimensionally at intervals in a plane. By applying the nanopillar array, the reflectance can be reduced to 10% or less in the wavelength region of 300 to 1000 nm.
  • the multi-exciton phenomenon means a phenomenon in which a plurality of excitons are generated for one absorbed photon.
  • a pair of electron / hole pairs is generated for the absorption of one photon of solar energy. If this multi-exciton phenomenon can be used, one photon of solar energy can be absorbed.
  • two or more pairs of electrons and holes can be generated.
  • Non-Patent Document 2 discloses a multi-exciton that generates two or more pairs of electrons and holes for one high-energy photon in a lead selenide (PbSe) dot or a lead sulfide (PbS) dot. It is described that the phenomenon was observed.
  • PbSe lead selenide
  • PbS lead sulfide
  • Non-Patent Document 3 describes the structure of a solar cell using quantum dots.
  • Non-Patent Document 4 describes that when silicon (Si) quantum dots are used, the multi-exciton phenomenon is observed in a short wavelength region of 400 nm or less.
  • Non-Patent Document 4 describes that when Si quantum dots are used, the multi-exciton phenomenon is observed in a short wavelength region of 400 nm or less.
  • the reflectance at a wavelength of 400 nm is about 28%.
  • the reflectance can be further reduced.
  • Non-Patent Document 2 For example, in Non-Patent Document 2 described above, two or more pairs of electrons and holes are provided for one high-energy photon in a lead selenide (PbSe) dot or a lead sulfide (PbS) dot. It is described that a multi-exciton phenomenon to be generated was observed. However, in the solar cell using quantum dots, when taking out the carriers generated in the quantum dots to the outside, it is necessary to use the tunnel current between the quantum dots, so there is a problem that the carrier extraction efficiency is low. .
  • PbSe lead selenide
  • PbS lead sulfide
  • a solar cell using quantum dots is formed on a transparent conductive film formed on a glass substrate, a quantum dot formed on the transparent conductive film using a coating process, and the quantum dot. It has a structure consisting of electrodes.
  • the solar cell using a quantum dot is a silicon (Si) dot as a quantum dot formed on a silicon (Si) substrate, an antireflection layer formed on the Si dot, and further on an antireflection layer. And a surface electrode formed on the surface.
  • the Si dots are formed by alternately laminating a SiO 2 layer having a stoichiometric composition and a Si x O y (x / y> 0.5) layer having a Si-rich composition on a Si substrate, By performing the heat treatment, a Si x O y (x / y> 0.5) layer having a Si-rich composition is mainly formed.
  • any solar cell using quantum dots of any structure it is difficult to form an uneven structure smaller than the wavelength of sunlight, that is, a so-called sub-wavelength structure on the surface of the solar cell.
  • the light confinement effect cannot be used.
  • the present invention provides a solar cell capable of improving the carrier extraction efficiency while ensuring the light confinement effect and the quantum confinement effect.
  • a solar battery cell has a plurality of pillars formed at intervals in the surface of a semiconductor substrate.
  • Each of the plurality of pillars includes a stacked portion in which a semiconductor layer and a material layer having a band gap different from the band gap of the semiconductor layer are alternately stacked on the surface of the semiconductor substrate.
  • Each of the plurality of pillars is formed on a part of the side surface of the stacked unit, and is formed on the first semiconductor unit made of the first conductivity type semiconductor and the other part of the side surface of the stacked unit.
  • a second semiconductor part made of a semiconductor of a second conductivity type different from that of the semiconductor device.
  • the first semiconductor unit is connected to each of the plurality of semiconductor layers and the plurality of material layers exposed on a part of the side surface of the stacked unit, and the second semiconductor unit is exposed to the other part of the side surface of the stacked unit
  • the plurality of semiconductor layers and the plurality of material layers are connected to each other.
  • a laminated film in which a semiconductor layer and a material layer having a band gap different from the band gap of the semiconductor layer are alternately laminated on the surface of the semiconductor substrate And a step of forming a first insulating film on the laminated film.
  • a groove portion that penetrates the first insulating film and the laminated film and reaches the semiconductor substrate is formed in a lattice shape within the surface of the semiconductor substrate, and in each of the plurality of regions partitioned into a rectangular shape by the groove portion, A step of forming a cylindrical first hole that reaches the semiconductor substrate through the insulating film and the laminated film is performed.
  • a step of forming a second insulating film on the side surface of the first hole portion, the bottom surface of the first hole portion, and the surface of the first insulating film and filling the inside of the groove portion with the second insulating film is performed.
  • anisotropic etching is performed to remove the second insulating film on the bottom surface of the first hole while leaving the first insulating film on the stacked film and the second insulating film on the side surface of the first hole. I do.
  • the surface of the semiconductor substrate is etched using the first insulating film on the laminated film and the second insulating film on the side surface of the first hole as a mask, and the second hole communicating with the first hole is formed on the semiconductor substrate. The process of forming on the surface of this.
  • the first semiconductor film outside the first hole and the second hole is removed, and a cylindrical first semiconductor part made of the first semiconductor film embedded in the first hole and the second hole is formed. The process to do is performed.
  • a step of removing the second insulating film in the groove portion and a step of oxidizing the portion other than the cylindrical portion surrounding the outer peripheral surface of the columnar first semiconductor portion in the stacked film are performed.
  • FIG. 3 is a plan perspective view of the solar battery cell according to Embodiment 1.
  • FIG. 3 is a cross-sectional view of the solar battery cell according to Embodiment 1.
  • FIG. 3 is a cross-sectional view of the solar battery cell according to Embodiment 1.
  • FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process.
  • 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process.
  • 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process.
  • FIG. 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process. 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process. 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process. 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. FIG. 3 is a plan view of the solar battery cell in the first embodiment during
  • FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process.
  • 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. 3 is a plan view of the solar battery cell in the first embodiment during the manufacturing process.
  • 5 is a cross-sectional view during the manufacturing process of the solar battery cell according to Embodiment 1.
  • FIG. It is a figure which shows the band structure as a multiple quantum well structure. It is a figure which shows the band structure as a multiple quantum well structure. It is a figure explaining the principle at the time of determining whether a Si / SiGe superlattice is a type-I superlattice structure or a type-II superlattice structure.
  • FIG. 6 is a plan perspective view of a solar battery cell according to Embodiment 2.
  • FIG. 6 is a cross-sectional view of a solar battery cell according to Embodiment 2.
  • FIG. 6 is a plan view of a solar battery cell according to Embodiment 3.
  • FIG. 6 is a cross-sectional view of a solar battery cell according to Embodiment 3.
  • FIG. 6 is a cross-sectional view of a solar battery cell according to Embodiment 3.
  • FIG. 6 is a cross-sectional view of a solar battery cell according to Embodiment 3.
  • FIG. 6 is a cross-sectional view of a solar battery cell according to Embodiment 3.
  • the constituent elements are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
  • the shapes, positional relationships, etc. of the components, etc. when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
  • hatching may be omitted even in a cross-sectional view for easy viewing of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • each embodiment described below a case where a semiconductor substrate in which a nanostructure is formed on the surface of a semiconductor substrate is applied to a solar battery cell will be described as an example.
  • each embodiment can be applied to a solar cell module and other various solar cells in which a plurality of solar cells each having a semiconductor substrate having a nanostructure formed on the surface thereof are combined.
  • the embodiments described below can be combined as appropriate without departing from the scope of the present invention.
  • FIG. 1 is a plan perspective view of the solar battery cell of the first embodiment.
  • 2 and 3 are cross-sectional views of the solar battery cell of the first embodiment.
  • FIG. 1 is a plan perspective view of a solar cell in a state where the upper surface portion TSP (see FIG. 2) of the insulating film INS (see FIG. 2) and the semiconductor film SCF2 is seen through.
  • FIG. 2 is a sectional view taken along line AA in FIG. 3 is an enlarged cross-sectional view of the periphery of the stacked body LB in FIG.
  • the solar battery cell according to Embodiment 1 has an n-type semiconductor substrate SUB and a plurality of pillars NP formed on the semiconductor substrate SUB.
  • the semiconductor substrate SUB has a front surface TS and a back surface BS opposite to the front surface TS.
  • the semiconductor substrate SUB has the first main surface TS and the second main surface BS.
  • the n-type semiconductor substrate SUB a single crystal silicon (Si) substrate into which an n-type impurity such as phosphorus (P) or arsenic (As) is introduced can be used.
  • the thickness of the semiconductor substrate SUB can be several ⁇ m to several 100 ⁇ m, and preferably 50 to 500 ⁇ m.
  • a plurality of pillars NP are formed at intervals in the surface TS of the semiconductor substrate SUB.
  • the plurality of pillars NP are two-dimensionally arranged at intervals in the surface TS of the semiconductor substrate SUB.
  • the pillar NP is a columnar structure having a diameter of about several tens to 100 nm, for example, and is a so-called nano pillar.
  • the pillar NP as a nano pillar is arranged in two dimensions, and the nano pillar array is formed.
  • the reflectance on the surface of the solar cell can be reduced with respect to sunlight having a wavelength in a wavelength region of 300 to 1000 nm. it can.
  • the sunlight which has a wavelength in the short wavelength region of 400 nm or less required in order to utilize a multi-exciton phenomenon can be utilized more effectively. That is, the light confinement effect of the solar battery cell can be improved.
  • the pillar NP is a nano pillar having a diameter of about several tens to 100 nm, the quantum confinement effect can be improved in the pillar NP.
  • the photoelectric conversion efficiency of the solar battery cell can be further improved by the multi-exciton phenomenon.
  • the height HT of the pillar NP can be set to about 200 nm, for example.
  • the diameter DM of the pillar NP can be, for example, about 10 to 120 nm, and preferably 20 nm.
  • the distance SP as the shortest distance between adjacent pillars NP can be set to, for example, about 50 nm.
  • the plurality of pillars NP may be arranged in a square lattice shape as shown in FIG. 1, or may be arranged in another lattice shape, for example, a triangular lattice shape. Further, the plurality of pillars NP may be arranged at equal intervals or may be arranged at unequal intervals.
  • Each of the plurality of pillars NP includes a stacked body LB, a semiconductor SCN, and a semiconductor SCP.
  • the stacked body LB includes a semiconductor layer SCL (see FIG. 3) made of a semiconductor and a material layer MTL (see FIG. 3) having a band gap different from the band gap of the semiconductor layer SCL on the surface TS of the semiconductor substrate SUB. It is a laminated body as a laminated portion that is alternately laminated in a direction intersecting the surface TS, for example, in a Z-axis direction perpendicular to the surface TS.
  • a stacked film LF a film in which the semiconductor layers SCL and the material layers MTL are alternately stacked.
  • the stacked body LB preferably has a multi quantum well (MQW) structure, as will be described later.
  • MQW multi quantum well
  • the semiconductor layer SCL of the stacked body LB having such a multiple quantum well structure for example, a layer (Si layer) made of crystalline silicon (Si) having crystallinity can be used, and as the material layer MTL, for example, silicon germanium A layer made of (SiGe) (SiGe layer) or a layer made of silicon oxide (SiO 2 ) can be used.
  • SiGe silicon germanium
  • SiO 2 silicon oxide
  • a Si / SiGe superlattice can be preferably used as the stacked body LB.
  • the thickness of each of the plurality of semiconductor layers SCL and the plurality of material layers MTL can be set to, for example, 10 nm or less, and preferably, for example, 5 nm.
  • the thickness of each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exceeds 10 nm, the quantum confinement effect in the multiple quantum well structure may not be sufficiently obtained.
  • the thickness of each of the plurality of semiconductor layers SCL and the plurality of material layers MTL is 10 nm or less, the quantum confinement effect in the multiple quantum well structure can be improved.
  • the thickness of each of the plurality of semiconductor layers SCL and the plurality of material layers MTL can be set to, for example, 1 nm or more.
  • the Si layer and the SiGe layer depend on the amount of introduced impurities. Band engineering becomes difficult because the Fermi level of the layer changes. Further, when the impurity concentration of the Si layer and the SiGe layer is increased, the lifetime of the carrier is decreased. Therefore, it is preferable not to introduce impurities into the Si layer and the SiGe layer.
  • an n-type semiconductor SCN as a semiconductor part is formed on a part of the side surface of the stacked body LB.
  • the semiconductor SCN is made of an n-type semiconductor film SCF1. Further, in each of the plurality of pillars NP, a part of the side surface of the stacked body LB where the n-type semiconductor SCN is not formed, that is, another part of the side surface of the stacked body LB has p as a semiconductor portion.
  • a type semiconductor SCP is formed.
  • the semiconductor SCP is made of a semiconductor film SCF2.
  • the impurity concentration of the semiconductor SCN can be set to 10 16 to 10 21 atoms ⁇ cm ⁇ 3 , for example.
  • the semiconductor SCN is connected to each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exposed at a part of the side surface of the stacked body LB, and the semiconductor SCP is exposed at the other part of the side surface of the stacked body LB.
  • Each of the plurality of semiconductor layers SCL and the plurality of material layers MTL are connected.
  • the semiconductor SCN is connected to the semiconductor substrate SUB, and the semiconductor SCP is connected to a diffusion layer DFP described later. With such a structure, as shown in FIG. 3, among the carriers generated by the multi-exciton phenomenon at the interface between the semiconductor layer SCL and the material layer MTL, that is, electrons and holes, electrons are converted into the semiconductor layer SCL and the material layer.
  • the semiconductor SCN is formed apart from each other corresponding to each of the plurality of pillars NP, and in a direction intersecting the surface TS of the semiconductor substrate SUB, for example, in a Z-axis direction perpendicular to the surface TS. It is formed in a cylindrical shape that extends.
  • the stacked body LB is formed in a cylindrical shape surrounding the columnar semiconductor SCN. Therefore, the semiconductor SCN is formed on the inner peripheral surface of the cylindrical stacked body LB, and is connected to each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exposed on the inner peripheral surface of the stacked body LB.
  • the semiconductor SCP is formed in a cylindrical shape surrounding the cylindrical laminated body LB around the cylindrical laminated body LB. Therefore, the semiconductor SCP is formed on the outer peripheral surface of the cylindrical stacked body LB, and is connected to each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exposed on the outer peripheral surface of the stacked body LB.
  • the semiconductor SCN is embedded in the hole CH1 as a hole that reaches the semiconductor substrate SUB through the stacked film LF.
  • the end of the columnar semiconductor SCN on the back surface BS side is embedded in a hole CH2 as a hole formed in the surface TS of the semiconductor substrate SUB. That is, the semiconductor SCN is arranged so as to enter from the surface TS of the semiconductor substrate SUB.
  • the portion of the semiconductor substrate SUB located on the back surface BS side of the semiconductor SCN, that is, the lower side, from the left and right side portions, that is, the portion of the semiconductor substrate SUB located between the adjacent pillars NP will be described later. It is possible to prevent the depletion layer generated by the charge retention film CTF from being developed and connected. Therefore, the path through which electrons flow from the semiconductor SCN to the back electrode ELR through the diffusion layer DFN can be prevented from being blocked.
  • the solar battery cell according to Embodiment 1 has a p-type diffusion layer DFP, a surface electrode ELF, and an insulating film INS.
  • the diffusion layer DFP is formed on the surface TS of the semiconductor substrate SUB in the region AR2 adjacent to the region AR1 where the pillar NP is formed on the surface TS side of the semiconductor substrate SUB, and is a p-type semiconductor region. is there.
  • boron (B) can be used as the p-type impurity introduced into the diffusion layer DFP, and the p-type impurity concentration in the diffusion layer DFP can be set to, for example, 10 18 to 10 21 atoms ⁇ cm ⁇ 3.
  • the depth on the back surface BS side of the diffusion layer DFP, that is, the depth of the lower surface can be set to about 1 ⁇ m, for example.
  • the surface electrode ELF is formed on the diffusion layer DFP, that is, on the surface TS of the semiconductor substrate SUB.
  • a metal such as aluminum (Al), copper (Cu), silver (Ag), or a laminated film or alloy thereof can be used.
  • the thickness can be about 1 to 100 ⁇ m.
  • a p-type semiconductor film SCF2 is formed on the surface TS of the semiconductor substrate SUB including the outer peripheral surface of the cylindrical laminate LB and the diffusion layer DFP.
  • the p-type semiconductor film SCF2 is also formed on the stacked body LB and the semiconductor SCN, and a portion of the p-type semiconductor film SCF2 formed on the stacked body LB and the semiconductor SCN is changed to the upper surface portion TSP.
  • the p-type semiconductor SCP described above is formed from a part of the p-type semiconductor film SCF2 formed on the surface TS of the semiconductor substrate SUB including the outer peripheral surface of the cylindrical stacked body LB and the diffusion layer DFP.
  • the semiconductor SCP formed on the side surface of each stacked body LB of the plurality of pillars NP is integrally formed as the semiconductor film SCF2.
  • holes generated at the interface between the semiconductor layer SCL and the material layer MTL pass through the p-type semiconductor film SCF2 and the diffusion layer DFP, and the surface electrode ELF. Can move easily. Therefore, it is possible to improve the carrier extraction efficiency.
  • a plurality of surface electrodes ELF may be provided at intervals in the surface TS of the semiconductor substrate SUB, and a plurality of surface electrodes ELF may be provided between adjacent surface electrodes ELF.
  • the pillar NP may be arranged. At this time, diffusion layers DFP are formed at intervals from each other corresponding to each of the plurality of surface electrodes ELF.
  • An insulating film INS is formed on the semiconductor film SCF2. That is, the insulating film INS is formed on the surface TS of the semiconductor substrate SUB including the surfaces of the plurality of pillars NP.
  • the insulating film INS for example, a stacked film of a layer made of silicon oxide (SiO 2 ) and a layer made of silicon nitride (SiN), a film made of aluminum oxide (Al 2 O 3 ), or the like can be used.
  • an i-type that is, an intrinsic semiconductor film
  • the insulating film INS a charge holding film CTF having a negative charge as a fixed charge
  • the charge holding film CTF for example, a film having a charge of about 10 10 to 10 13 cm ⁇ 2 is used. it can.
  • a p-type semiconductor is induced in the i-type semiconductor film SCF2 by the charge holding film CTF. That is, the p-type semiconductor SCP is made of a p-type semiconductor induced by the charge holding film CTF inside the i-type semiconductor film SCF2.
  • an n-type semiconductor substrate is used as the semiconductor substrate SUB
  • an n-type semiconductor is used as the semiconductor SCN
  • a p-type semiconductor is used as the semiconductor SCP
  • an i-type semiconductor is used as the semiconductor film SCF2
  • the insulating film INS is used.
  • a charge holding film CTF having a negative charge as a fixed charge can be used.
  • the intrinsic state refers to a state in which the electron concentration and the hole concentration are substantially equal, or a state in which electrons or holes as carriers are not generated.
  • an effective carrier concentration is 1 ⁇ 10 12 cm ⁇ . It shall mean a state of 3 or less.
  • a p-type semiconductor can be used as the semiconductor SCP by using a p-type semiconductor film as the semiconductor film SCF2.
  • a p-type semiconductor substrate is used as the semiconductor substrate SUB
  • a p-type semiconductor is used as the semiconductor SCN
  • an n-type semiconductor is used as the semiconductor SCP
  • an i-type semiconductor is used as the semiconductor film SCF2
  • the insulating film INS is used.
  • a charge holding film CTF having a positive charge as a fixed charge can be used.
  • an n-type semiconductor is induced by the charge retention film CTF inside the i-type semiconductor film SCF2.
  • n-type semiconductor film is used as the semiconductor film SCF2.
  • an n-type semiconductor can be used as the semiconductor SCP.
  • the solar cell according to Embodiment 1 has an n-type diffusion layer DFN and a back electrode ELR.
  • the diffusion layer DFN is formed on the back surface BS of the semiconductor substrate SUB and is an n-type semiconductor region.
  • phosphorus (P), arsenic (As), or the like can be used as the n-type impurity introduced into the diffusion layer DFN, and the n-type impurity concentration in the diffusion layer DFN is, for example, 10 18 to 10 21 atoms ⁇ cm ⁇ . 3 and the depth on the surface TS side of the diffusion layer DFN, that is, the depth of the upper surface can be set to about 1 ⁇ m, for example.
  • a back electrode ELR is formed on the back surface BS of the semiconductor substrate SUB, that is, on the opposite side of the surface TS across the back surface BS.
  • a metal such as aluminum (Al), copper (Cu), silver (Ag), or a laminated film or alloy thereof can be used.
  • the thickness can be about 1 to 100 ⁇ m.
  • FIGS. 4, 6, 8, 10, 12, 14, 16, and 18 are plan views during the manufacturing process of the solar battery cell of the first embodiment.
  • 5, FIG. 7, FIG. 9, FIG. 11, FIG. 13, FIG. 15, FIG. 17 and FIG. 19 are cross-sectional views during the manufacturing process of the solar battery cell of the first embodiment. 4 to 19 do not show the region AR2 (see FIG. 2) where the surface electrode ELF is formed, but show only the region AR1 (see FIG. 2) where the pillar NP is formed.
  • FIG. 7, FIG. 9, FIG. 11, FIG. 13, FIG. 15, FIG. 17 and FIG. 19 are respectively shown in FIG. 4, FIG. 6, FIG. 8, FIG. FIG.
  • FIG. 19 is a cross-sectional view taken along line AA in FIG.
  • FIG. 18 is a perspective plan view of the solar cell in a state where the upper surface portion TSP (see FIG. 2) of the insulating film INS (see FIG. 2) and the semiconductor film SCF2 is seen through.
  • an n-type semiconductor substrate SUB having a front surface TS and a back surface BS is prepared.
  • an n-type impurity such as phosphorus or arsenic is introduced, and a single crystal silicon substrate having a thickness of several ⁇ m to several 100 ⁇ m, for example, is prepared.
  • FIG. 5 shows a state in which the diffusion layer DFN is formed on the back surface BS of the semiconductor substrate SUB and the back surface electrode ELR is formed on the diffusion layer DFN in this preparation step.
  • the diffusion layer DFN and the back electrode ELR are not formed in this preparation step, and the diffusion layer DFN and the back electrode ELR may be formed in any of the subsequent steps.
  • a laminated film LF in which the semiconductor layers SCL (see FIG. 3) and the material layers MTL (see FIG. 3) are alternately laminated is formed on the semiconductor substrate SUB.
  • a semiconductor layer SCL made of a semiconductor and a material layer MTL having a band gap different from the band gap of the semiconductor constituting the semiconductor layer SCL are alternately formed on the semiconductor substrate SUB by using a selective epitaxial growth method.
  • the semiconductor layer SCL is a semiconductor layer made of silicon (Si)
  • the material layer MTL is a semiconductor layer made of silicon germanium (SiGe)
  • the composition ratio of Ge at the time of forming each semiconductor layer is controlled.
  • the semiconductor layer SCL and the material layer MTL can be formed.
  • the semiconductor layer SCL and the material layer MTL are alternately stacked using various film forming methods such as a CVD (Chemical Vapor Deposition) method, a sputtering method, or an evaporation method, and then heat treatment is performed to perform the semiconductor layer SCL.
  • the stacked film LF can be formed by crystallizing the material layer MTL.
  • the laminated film LF in which the semiconductor layers SCL (see FIG. 3) and the material layers MTL (see FIG. 3) are alternately laminated is patterned, that is, patterned.
  • this patterning step for example, a pattern formed by an electron beam lithography method, a lithography method using an argon fluoride (ArF) excimer laser or a krypton fluoride (KrF) excimer laser, or a nanoimprint method or a self-assembly method Processing is performed by using the etching mask as an etching mask.
  • the grooves GRD are formed in a lattice shape to form a cylindrical hole CH1.
  • a hard mask HM made of, for example, silicon oxide (SiO 2 ) is used as an etching mask.
  • an insulating film IF1 to be a hard mask HM is formed on the laminated film LF by using a film forming method such as a CVD method, a sputtering method, or an evaporation method.
  • etching is performed using the hard mask HM as an etching mask.
  • the groove GRD as a groove portion that penetrates the insulating film IF1 and the laminated film LF and reaches the semiconductor substrate SUB is formed in a lattice shape in the surface TS of the semiconductor substrate SUB, and is partitioned into a rectangular shape by the lattice-shaped groove GRD.
  • a cylindrical hole CH1 that penetrates the insulating film IF1 and the stacked film LF and reaches the semiconductor substrate SUB is formed.
  • a plurality of columnar holes CH1 as holes extending through the insulating film IF1 and the laminated film LF and reaching the semiconductor substrate SUB are formed at intervals in the surface TS of the semiconductor substrate SUB, and surround the hole CH1.
  • the grooves GRD are formed in a lattice shape in the surface TS of the semiconductor substrate SUB.
  • the columnar hole CH1 is a hole having a circular shape in plan view.
  • the width of the groove GRD is smaller than the diameter of the hole CH1. That is, the groove GRD is narrower than the hole CH1.
  • the grooves GRD formed in a lattice shape are formed so that the intervals between the grooves in the X-axis direction and the grooves in the Y-axis direction are equal, that is, in a square lattice shape.
  • the hole CH1 is arranged so that the center of the hole CH1 is positioned at the center of the area AR3 partitioned in a square shape by the grooves GRD formed in a square lattice shape.
  • an insulating film IF2 made of silicon oxide (SiO 2 ) is formed by using a film formation method such as a CVD method, a sputtering method, or an evaporation method.
  • the insulating film IF2 is formed on the side surface of the hole CH1, the bottom surface of the hole CH1, and the surface of the hard mask HM including the insulating film IF1.
  • the insulating film IF2 is formed so as to fill the inside of the groove GRD. That is, the inside of the trench GRD is filled with the insulating film IF2.
  • the insulating film IF2 and the insulating film IF1 may be the same type of insulating film or different types of insulating films. 6 and 7 show a case where the insulating film IF2 and the insulating film IF1 are the same type of insulating film. In the portion where the insulating film IF2 and the insulating film IF1 are stacked, the insulating film IF2 The insulating film IF1 is shown as an integral unit.
  • the insulating film IF2 is etched using anisotropic etching such as dry etching.
  • anisotropic etching such as dry etching.
  • the insulating film IF2 on the bottom surface of the hole CH1 is removed while leaving the insulating film IF2 on the side surface of the hole CH1.
  • the hard mask HM made of the insulating film IF1 and the insulating film IF2 are laminated and thick on the laminated film LF, the laminated film IF2 is completely etched even after the insulating film IF2 is completely etched on the bottom surface of the hole CH1.
  • the insulating film IF1 remains on the LF. That is, the insulating film IF2 on the bottom surface of the hole CH1 is removed while leaving the insulating film IF1 on the stacked film LF and the insulating film IF2 on the side surface of the hole CH1.
  • the surface TS of the semiconductor substrate SUB is etched using the hard mask HM made of the insulating film IF1 left on the stacked film LF and the insulating film IF2 left on the side surface of the hole CH1 as a mask.
  • a hole CH2 communicating with the hole CH1 is formed in the surface TS of the semiconductor substrate SUB.
  • the hard mask HM made of the insulating film IF1 over the laminated film LF and the insulating film IF2 on the side surface of the hole CH1 are removed by wet etching.
  • the insulating film IF2 inside the groove GRD is adjusted by adjusting the wet etching time. Almost no etching can be performed.
  • FIG. 11 shows a state where the insulating film IF1 on the stacked film LF remains thin.
  • the n-type semiconductor film SCF1 is formed so as to fill the hole CH2 and the hole CH1 by using a film forming method such as a CVD method, a sputtering method, or an evaporation method. That is, as shown in FIGS. 10 and 11, the n-type semiconductor film SCF1 is formed inside the hole CH2, inside the hole CH1, and on the stacked film LF.
  • a semiconductor film made of, for example, polycrystalline silicon (Si) can be formed.
  • the n-type semiconductor film SCF1 is aligned with the same height as the stacked film LF by using a mechanical polishing method such as an etch back method or a CMP (Chemical-Mechanical-Polishing) method. . That is, the semiconductor film SCF1 outside the holes CH1 and CH2 is removed, and a columnar semiconductor SCN including the semiconductor film SCF1 embedded in the holes CH1 and CH2 is formed. As shown in FIGS. 12 and 13, even if the insulating film IF1 is left thin on the laminated film LF, the remaining insulating film IF1 is removed by an etch-back method, a CMP method, or the like.
  • a mechanical polishing method such as an etch back method or a CMP (Chemical-Mechanical-Polishing) method.
  • the insulating film IF2 inside the trench GRD is removed by, for example, wet etching.
  • the stacked film LF formed on the semiconductor substrate SUB is oxidized using, for example, an oxidation furnace, and the outer peripheral surface of the columnar semiconductor SCN is surrounded in the stacked film LF. Oxidize parts other than the cylindrical part.
  • the oxidation of the stacked film LF proceeds from the side surface side of the trench GRD toward the semiconductor SCN side in the stacked film LF. That is, the oxidation of the laminated film LF proceeds from the portion of the laminated film LF exposed at the side surface of the groove GRD toward the portion of the laminated film LF that is in contact with the interface with the semiconductor SCN.
  • the oxidation rate in the portion of the laminated film LF positioned at the corners of the plurality of regions AR3 that are partitioned by the groove GRD is a portion other than the portion of the laminated film LF positioned at the corners of the region AR3. Greater than the rate of oxidation in Therefore, when oxidation progresses, the cylindrical part surrounding the outer peripheral surface of the columnar semiconductor SCN remains unoxidized in the laminated film LF, and the laminated film LF is oxidized in parts other than the cylindrical part. Thus, the oxide film OF is obtained. Further, the diameter DM (see FIG. 1) of the cylindrical portion remaining as the laminated film LF can be controlled by adjusting the oxidation conditions such as the time for performing the oxidation.
  • the laminated film LF is a laminated film in which a semiconductor layer SCL made of, for example, silicon and a material layer MTL made of, for example, silicon germanium are laminated
  • the semiconductor layer SCL is oxidized to form a layer made of silicon oxide (SiO 2 ).
  • the material layer MTL is oxidized to form a layer made of silicon germanium oxide (SiGeO).
  • a portion formed by oxidizing the laminated film LF, that is, the oxide film OF is removed by, for example, wet etching.
  • the stacked film LF in which the semiconductor layers SCL (see FIG. 3) and the material layers MTL (see FIG. 3) are alternately stacked remains, A cylindrical stacked body LB in which the semiconductor layers SCL and the material layers MTL are alternately stacked is formed.
  • the stacked body LB is formed so that the columnar semiconductor SCN is connected to each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exposed on the inner peripheral surface of the cylindrical stacked body LB.
  • an i-type, ie, intrinsic semiconductor film SCF2 is formed on the surface TS of the semiconductor substrate SUB including the surface of the stacked body LB.
  • the semiconductor film SCF2 is formed by using a film formation method such as a CVD method, a sputtering method, or an evaporation method.
  • an insulating film INS is formed over the semiconductor film SCF2.
  • a film made of, for example, a CVD method, a sputtering method, a vapor deposition method, or a coating method is used to form a layer made of, for example, silicon oxide (SiO 2 ) and silicon nitride (SiN).
  • a laminated film with a layer or a film made of aluminum oxide (Al 2 O 3 ) can be formed.
  • the film can be formed by embedding a highly fluid insulating film INS such as SOG (Spin On Glass).
  • the insulating film INS is controlled to be a charge holding film CTF having a negative charge by adjusting the film forming conditions.
  • a semiconductor SCP made of a p-type semiconductor is formed inside the i-type semiconductor film SCF2 and induced by the insulating film INS as the charge retention film CTF.
  • the semiconductor SCP is formed such that the semiconductor SCP is connected to each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exposed on the outer peripheral surface of the cylindrical stacked body LB.
  • a plurality of pillars NP made of the stacked body LB, the semiconductor SCN, and the semiconductor SCP are formed at intervals in the surface TS of the semiconductor substrate SUB.
  • portions other than the pillar NP and the insulating film INS can be manufactured using a general method for manufacturing a solar cell or a method for manufacturing a semiconductor device.
  • the p-type diffusion layer DFP and the n-type diffusion layer DFN can be formed by vapor phase diffusion or solid phase diffusion, or by a combination of ion implantation and activation annealing.
  • the front electrode ELF and the back electrode ELR are formed by a printing method or a combination of a film forming method such as a CVD method, a sputtering method, or an evaporation method, and a photolithography technique and an etching technique. Can do.
  • the Si / SiGe superlattice preferably has a multiple quantum well structure as described above.
  • the multiple quantum well structure is a band structure provided in a laminate in which two types of layers having different band gaps are alternately laminated with a thickness of about 10 nm.
  • the band structure as a multi-quantum well structure, the conduction bands of adjacent layers and valence bands overlap each other, and the energy gap region also partially overlaps, and the quantum well structure of the conduction band for electrons And the bottom of the quantum well structure in the valence band for holes is defined as type-I.
  • the bottom of the quantum well structure of the conduction band for electrons and the valence band for holes is defined as type-II.
  • the band structure in the Si / SiGe superlattice changes when the Ge composition ratio of the SiGe layer changes.
  • a Si / Si 0.7 Ge 0.3 superlattice forms a band structure as a type-I multiple quantum well structure
  • a Si / Si 0.9 Ge 0.1 superlattice is a type-II
  • a band structure is formed as a multiple quantum well structure.
  • FIG. 20 and 21 are diagrams showing a band structure as a multiple quantum well structure.
  • FIG. 20 shows a band structure of a Si / Si 0.7 Ge 0.3 superlattice as a type-I multiple quantum well structure.
  • FIG. 21 shows a band structure of a Si / Si 0.9 Ge 0.1 superlattice as a type-II multiple quantum well structure.
  • FIG. 20 shows a case where a Si layer is used as the semiconductor layer SCL and a Si 0.7 Ge 0.3 layer is used as the material layer MTL.
  • FIG. 21 shows a case where a Si layer is used as the semiconductor layer SCL and a Si 0.9 Ge 0.1 layer is used as the material layer MTL.
  • Ev means the energy at the top of the valence band
  • Ec means the energy at the bottom of the conduction band
  • Eg means the band gap energy
  • Type-I superlattice structures are suitable for excitonic devices such as semiconductor lasers.
  • a type-II superlattice structure As shown in FIG. 21, in the case of a type-II superlattice structure, excited electrons and holes are spatially separated into different layers (Si layer or SiGe layer). As a result, the probability that the carriers are recombined is lowered and the life of the carriers can be extended, so that the carriers can be efficiently taken out.
  • a Si / SiGe superlattice with a type-II superlattice structure is suitable for a solar cell.
  • a type-II superlattice structure can be obtained. Can be formed.
  • the excitation light intensity of the photoluminescence spectrum of the Si / SiGe superlattice is used.
  • the principle for determining whether the Si / SiGe superlattice has a type-I superlattice structure or a type-II superlattice structure will be described with reference to FIG.
  • the excitation light intensity By changing the excitation light intensity, the number of electrons in the conduction band and the number of holes in the valence band generated by light absorption change.
  • the emission energy of the band structure and the photoluminescence spectrum hardly depends on the number of carriers.
  • the dependence of the photoluminescence spectrum on the excitation light intensity of the Si / SiGe superlattice was examined.
  • the excitation light No peak shift of emission energy due to intensity was observed.
  • the SiGe (TO) peak was shifted to the high energy side under strong excitation.
  • the Si / SiGe superlattice is a type-I superlattice structure or a type-II superlattice structure. Can be determined. Note that TO means a transverse optical mode.
  • the Ge composition ratio of the SiGe layer in the Si / SiGe superlattice is preferably less than 0.3.
  • the Fermi level of the Si layer and the SiGe layer changes depending on the amount of the introduced impurities, so that band engineering becomes difficult. Further, when the impurity concentration of the Si layer and the SiGe layer is increased, the lifetime of carriers is decreased. Therefore, it is desirable not to introduce impurities into the Si layer and the SiGe layer.
  • a nanopillar array in which a plurality of pillars NP as nanopillars are arranged at intervals is formed on the surface TS of the semiconductor substrate SUB.
  • the reflectance on the surface of the solar battery cell can be reduced for sunlight having a wavelength in the wavelength region of 300 to 1000 nm.
  • the sunlight which has a wavelength in the short wavelength region of 400 nm or less required in order to utilize a multi-exciton phenomenon can be utilized more effectively. That is, the light confinement effect of the solar battery cell can be improved.
  • the pillar NP is formed from a stacked body LB in which a semiconductor layer SCL made of, for example, silicon and a material layer MTL made of a material having a band gap different from the band gap of the semiconductor layer SCL, for example, a material such as silicon germanium, are stacked.
  • a semiconductor layer SCL made of, for example, silicon
  • a material layer MTL made of a material having a band gap different from the band gap of the semiconductor layer SCL, for example, a material such as silicon germanium
  • it has a small diameter DM of about 10 to 120 nm.
  • the quantum confinement effect can be improved inside the pillar NP.
  • the photoelectric conversion efficiency of the solar battery cell can be further improved by the multi-exciton phenomenon.
  • the number of carriers can be increased, and the short-circuit current in the solar cell characteristics, that is, the current when short-circuited during light irradiation can be increased.
  • an n-type semiconductor SCN is formed on a part of the side surface of the stacked body LB, and a part of the side surface of the stacked body LB where the n-type semiconductor SCN is not formed, that is, the stacked body LB.
  • a p-type semiconductor SCP is formed on the other part of the side surface.
  • the semiconductor SCN is connected to each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exposed at a part of the side surface of the stacked body LB, and the semiconductor SCP is exposed at the other part of the side surface of the stacked body LB.
  • Each of the plurality of semiconductor layers SCL and the plurality of material layers MTL are connected.
  • the semiconductor SCN is not formed.
  • the carrier is directed to the n-type or p-type semiconductor region formed on the semiconductor substrate and perpendicular to the stacked surface. The distance from the position where the carrier is generated to the n-type or p-type semiconductor is shorter than the case where the carrier is taken out. Therefore, it is possible to prevent or suppress the disappearance of excitons due to recombination of electrons and holes, which are generated carriers, and the generated carriers can be separated into electrons and holes at high speed and taken out. .
  • the solar cell of the first embodiment it is possible to improve the carrier extraction efficiency while ensuring the light confinement effect and the quantum confinement effect.
  • the cylindrical stacked body LB is formed in a cylindrical shape around the columnar semiconductor SCN.
  • the semiconductor SCN and the stacked body LB are arranged at positions adjacent to each other.
  • FIG. 23 is a plan perspective view of the solar battery cell of the second embodiment.
  • FIG. 24 is a cross-sectional view of the solar battery cell according to the second embodiment.
  • FIG. 23 is a plan perspective view of the solar cell in a state where the upper surface portion TSP (see FIG. 2) of the insulating film INS (see FIG. 2) and the semiconductor film SCF2 is seen through.
  • 24 is a cross-sectional view taken along line AA in FIG. 23 and 24 do not show the region AR2 (see FIG. 2) where the surface electrode ELF is formed, as in FIGS. 4 to 19, but the region AR1 (see FIG. 2) where the pillar NP is formed. 2 only). As shown in FIGS.
  • the solar cell of the second embodiment is the same as the first embodiment except for the arrangement of the stacked body LB, the semiconductor SCN, and the semiconductor SCP in the surface TS of the semiconductor substrate SUB. It can be the same as that of the solar battery cell.
  • the stacked body LB is formed away from each other corresponding to each of the plurality of pillars NP, and in a direction intersecting the surface of the semiconductor substrate SUB, for example, the surface TS. It is formed in a column shape extending in the Z-axis direction perpendicular to.
  • the semiconductor SCN is formed in a column shape extending in the direction intersecting the surface TS of the semiconductor substrate SUB, for example, the Z-axis direction perpendicular to the surface TS, at a position adjacent to the stacked body LB. In this case, the semiconductor SCN is arranged at a position shifted from the center of the pillar NP.
  • the semiconductor SCN is formed on the side surface of the stacked body LB and connected to each of the plurality of semiconductor layers SCL (see FIG. 3) and the plurality of material layers MTL (see FIG. 3) exposed on the side surface of the stacked body LB. Yes.
  • the semiconductor SCP is formed in a cylindrical shape that integrally surrounds the stacked body LB and the semiconductor SCN formed at a position adjacent to the stacked body LB. Therefore, the semiconductor SCP is formed on the side surface of the stacked body LB, and is connected to each of the plurality of semiconductor layers SCL and the plurality of material layers MTL exposed on the side surface of the stacked body LB.
  • the end of the semiconductor SCN on the back surface BS side is embedded in a hole CH2 formed in the surface TS of the semiconductor substrate SUB.
  • the depletion layer generated by the charge retention film CTF is not developed and connected from the left and right side portions of the semiconductor substrate SUB located below the semiconductor SCN. can do. Therefore, the path through which electrons flow from the semiconductor SCN to the back electrode ELR through the diffusion layer DFN can be prevented from being blocked.
  • the composite COM formed by the adjacent semiconductor SCN and the stacked body LB may be formed in an elliptic cylinder shape.
  • the semiconductor SCP that integrally surrounds the composite COM is also formed in an elliptic cylinder shape.
  • the grooves GRD formed in a lattice pattern in the surface TS of the semiconductor substrate SUB have the gaps in the X-axis direction and the Y-axis direction. The intervals are different from each other, that is, they are formed in a rectangular lattice shape.
  • the hole CH1 inside each of the plurality of regions AR3 partitioned into a rectangular shape by the groove GRD, the hole CH1 has a plurality of regions in which the center of the hole CH1 is partitioned into a rectangular shape by the grooves GRD formed in a rectangular lattice shape. It is formed at a position shifted in the long side direction from the center of the area AR3.
  • a square columnar hole is formed.
  • the quadrangular columnar hole CH1 is a hole having a quadrangular shape in plan view.
  • the stacked film LF and the semiconductor SCN are formed in a rectangular lattice shape. A portion of the elliptic cylinder centering on the center of the area AR3 partitioned into a rectangular shape by the groove GRD remains without being oxidized.
  • the laminated film LF and the semiconductor SCN are oxidized to become an oxide film (not shown) in a portion other than the elliptical column. Accordingly, in a process similar to the process described with reference to FIGS.
  • the oxide film (not shown) formed by oxidizing the stacked film LF and the semiconductor SCN is removed, so that the adjacent semiconductor SCN As the composite COM formed with the stacked body LB, an elliptical columnar composite COM is formed. Thereafter, the semiconductor film SCF2 is formed by performing the same process as described with reference to FIGS. 18 and 19, thereby forming the elliptical semiconductor SCP.
  • the solar battery cell of the second embodiment also has the same characteristics as the main characteristics of the solar battery cell of the first embodiment as main characteristics. Therefore, the solar cell of the second embodiment also has the same effect as that of the solar cell of the first embodiment.
  • the solar cell of the second embodiment has the following effects, for example. That is, in the second embodiment, the elliptical pillars NP can be arranged at different intervals in the X-axis direction and the Y-axis direction in the surface TS of the semiconductor substrate SUB in plan view. For sunlight having a wavelength in a wider wavelength region including the wavelength, the reflectance at the surface of the solar battery cell can be reduced.
  • the stacked body LB is formed in a cylindrical shape surrounding the outer peripheral surface of the columnar semiconductor SCN.
  • the stacked body LB is formed in a quadrangular prism shape, and the semiconductor SCN is formed on the side surface of the quadrangular columnar stacked body LB.
  • FIG. 25 is a plan view of the solar battery cell of the third embodiment.
  • 26 to 28 are sectional views of the solar battery cell of the third embodiment.
  • 26 is a cross-sectional view taken along line AA in FIG. 25
  • FIG. 27 is a cross-sectional view taken along line BB in FIG. 25
  • FIG. 28 is taken along line CC in FIG.
  • FIG. 25 to 28 do not show the region AR2 (see FIG. 2) where the surface electrode ELF is formed, as in FIGS. 23 and 24, but the region AR1 (see FIG. 2) where the pillar NP is formed. 2 only).
  • FIGS. 2 see FIG. 2 where the surface electrode ELF is formed
  • the solar cell of the third embodiment is the same as the first embodiment. It can be the same as that of the solar battery cell.
  • the stacked body LB includes a side surface SS1, a side surface SS2 that intersects the side surface SS1, a side surface SS3 that faces the side surface SS1, and a side surface SS4 that faces the side surface SS2, and a direction that intersects the surface TS.
  • it is formed in a quadrangular prism shape extending in the Z-axis direction perpendicular to the surface TS.
  • a semiconductor SCN is formed on the side surface SS1 of the stacked body LB. Therefore, the semiconductor SCN is connected to each of the plurality of semiconductor layers SCL (see FIG. 3) and the plurality of material layers MTL (see FIG. 3) exposed on the side surface SS1 of the stacked body LB.
  • a semiconductor SCP is formed on the side surface SS3 of the stacked body LB. Therefore, the semiconductor SCP is connected to each of the plurality of semiconductor layers SCL (see FIG. 3) and the plurality of material layers MTL (see FIG. 3) exposed on the side surface SS3 of the stacked body LB.
  • the pillars NP are two-dimensionally arranged in the X-axis direction and the Y-axis direction within the surface TS of the semiconductor substrate SUB. Therefore, if the plurality of pillars NP arranged in the Y-axis direction are referred to as pillar rows CP1 to CP4, the pillar rows CP1 to CP4 are arranged in the X-axis direction.
  • the n-type semiconductor film SCF1 extends in the Y-axis direction on the surface TS of the portion of the semiconductor substrate SUB located between the pillar row CP2 and the pillar row CP3. Is formed.
  • the semiconductor film SCF1 is formed on the side surface SS3 of the stacked body LB of the plurality of pillars NP included in the pillar row CP2 and the side surface SS1 of the stacked body LB of the plurality of pillars NP included in the pillar row CP3. It is connected to a plurality of semiconductor SCNs or formed as a single unit.
  • a p-type semiconductor film SCF2 is formed to extend in the Y-axis direction on the surface TS of a portion of the semiconductor substrate SUB located between the pillar row CP1 and the pillar row CP2.
  • the semiconductor film SCF2 is formed on the side surface SS3 of the stacked body LB of the plurality of pillars NP included in the pillar row CP1 and the side surface SS1 of the stacked body LB of the plurality of pillars NP included in the pillar row CP2. It is connected to a plurality of semiconductor SCPs, or formed integrally.
  • the p-type semiconductor SCP is not a p-type semiconductor induced by the charge holding film CTF (see FIG. 2) inside the i-type semiconductor film SCF2, but a p-type impurity.
  • the insulating film INS (see FIG. 2) that functions as the charge holding film CTF is not formed.
  • the p-type semiconductor SCP is made of a p-type semiconductor induced by the charge retention film CTF inside the i-type semiconductor film SCF2, the semiconductor is similar to the first and second embodiments.
  • An insulating film INS functioning as the charge retention film CTF can be formed over the film SCF2.
  • a plurality of surface electrodes ELF may be provided at intervals in the surface TS of the semiconductor substrate SUB.
  • a plurality of pillars NP may be arranged between the matching surface electrodes ELF.
  • the plurality of surface electrodes ELF are electrically connected to the semiconductor film SCF2 connected to the plurality of semiconductor SCPs.
  • diffusion layers DFP are formed at intervals from each other corresponding to each of the plurality of surface electrodes ELF.
  • the p-type diffusion layer DFP may not be formed.
  • a diffusion layer DFN is formed on the back surface BS of the semiconductor substrate SUB, and on the opposite side of the surface TS across the diffusion layer DFN.
  • a back electrode ELR is formed.
  • the solar battery cell of the third embodiment can be manufactured by using a general solar battery manufacturing method or a semiconductor device manufacturing method.
  • line portions made of the stacked films LF extending in the Y-axis direction are spaced apart in the X-axis direction. It is formed so as to be arranged in a space.
  • the semiconductor film SCF1 or the semiconductor film SCF2 is formed on the bottom surface of the groove portion formed between the adjacent line portions and on both side surfaces of the groove portion. At this time, the semiconductor film SCF1 or the semiconductor film SCF2 is formed alternately, that is, every other row in each of the trenches arranged in the X-axis direction.
  • a portion of the line portion located in a region other than the region where the pillar NP is formed is removed by etching.
  • a quadrangular columnar stacked body LB made of the stacked film LF is formed, and a semiconductor SCN formed of the semiconductor film SCF1 on one side surface of the stacked body LB is formed, and the stacked body LB is formed.
  • a semiconductor SCP made of the semiconductor film SCF2 on the other side surface is formed.
  • a pillar NP made of the stacked body LB, the semiconductor SCN, and the semiconductor SCP is formed.
  • the n-type diffusion layer DFN can be formed by vapor phase diffusion or solid phase diffusion, or by a combination of ion implantation and activation annealing.
  • the front electrode ELF and the back electrode ELR are formed by a printing method or by combining a film forming method such as a CVD method, a sputtering method, or an evaporation method with a photolithography technique and an etching technique. Can do.
  • the solar cell of the third embodiment also has the same characteristics as the main characteristics of the solar cell of the first embodiment as main characteristics. Therefore, the solar cell of the third embodiment also has the same effect as that of the solar cell of the first embodiment.
  • the solar cell of the third embodiment has the following effects. That is, in the third embodiment, compared with the manufacturing process of the first embodiment, which includes the step of forming the hole CH1 (see FIG. 5) and the groove GRD (see FIG. 5) in the laminated film LF (see FIG. 5). Since it can manufacture using the manufacturing method of a typical solar cell or the manufacturing method of a semiconductor device, it can manufacture stably with a high yield.
  • the conductivity type of the semiconductor substrate 1 is n-type
  • the conductivity type of the semiconductor SCN is changed even when the conductivity type of the semiconductor substrate SUB is p-type.
  • the same effect can be obtained by using p-type and n-type semiconductor SCP.
  • the case where a single crystal substrate is used as the semiconductor substrate has been described.
  • the same effect can be obtained when a polycrystalline substrate is used as the semiconductor substrate.
  • the semiconductor substrate having the nanopillar structure according to the first to third embodiments is not limited to a solar cell that converts sunlight into electricity, but various photoelectric conversion elements for photoelectrically converting light of various wavelengths. Applicable.
  • the present invention is effective when applied to solar cells.

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Abstract

　太陽電池セルは、ｎ型の半導体基板（ＳＵＢ）の表面（ＴＳ）内で間隔を空けて形成された複数のピラー（ＮＰ）を有する。ピラー（ＮＰ）は、半導体層と、半導体層と異なるバンドギャップを有する材料層とが、半導体基板（ＳＵＢ）の表面（ＴＳ）上に交互に積層された積層部（ＬＢ）と、積層部（ＬＢ）の側面に形成された、ｎ型の半導体（ＳＣＮ）と、ｐ型の半導体（ＳＣＰ）とを含む。半導体（ＳＣＮ）は、積層部（ＬＢ）の側面に露出した複数の半導体層および複数の材料層のそれぞれと接続されており、半導体（ＳＣＰ）は、積層部（ＬＢ）の側面に露出した複数の半導体層および複数の材料層のそれぞれと接続されている。

Description

太陽電池セルおよびその製造方法
　本発明は太陽電池セルおよびその製造方法に関する。
　太陽電池の損失の中で大きな割合を示すものに、光学損失と量子損失がある。光学損失は、入射した太陽光が太陽電池の表面で反射されることにより生じる損失である。一方、量子損失は、太陽電池に吸収された太陽光のエネルギーが熱となって散逸されることにより生じる損失である。入射した太陽光のうち、太陽電池を構成する材料のバンドギャップよりも大きいエネルギーの光は、太陽電池の内部で吸収されてキャリアを生成する。しかし、そのバンドギャップを超える余剰のエネルギーは熱となって散逸される。太陽光エネルギーを１００％としたとき、光学損失および量子損失は、各々２０～４０％程度存在する。
　光学損失を抑制するためには、太陽電池の表面に、太陽光の波長（３００～１２００ｎｍ）よりも小さい凹凸構造、すなわちいわゆるサブ波長構造を形成することにより、反射防止効果に加えて、光閉じ込め効果を利用することも有効である。サブ波長構造としては、ナノピラーが知られている。ナノピラーとは、太陽光の波長よりも微細な、例えば数１０～１００ｎｍ程度の直径を有する柱状の構造物、すなわちピラー（柱部）を意味する。また、ナノピラーアレイとは、複数のナノピラーが、平面内で互いに間隔を空けて２次元に配列されたものを意味する。ナノピラーアレイを適用することにより、３００～１０００ｎｍの波長領域において反射率を１０％以下にすることができる。
　一方、量子損失を低減するためには、例えば量子効果を利用したマルチエキシトン（Multi-Exciton）現象を用いる手法が有効である。マルチエキシトン現象とは、吸収された光子１個に対して、複数のエキシトンが生成される現象を意味する。通常の太陽電池の場合、太陽光エネルギーの光子１つの吸収に対して一対の電子・正孔ペアを生成するが、このマルチエキシトン現象を利用することができれば、太陽光エネルギーの光子１つの吸収に対して二対以上の電子・正孔ペアの生成が可能になる。
　マルチエキシトン現象を発現させるためには、量子サイズ効果、すなわち量子ドット構造等により生じる量子閉じ込め効果を利用する必要がある。このマルチエキシトン現象を利用し、量子損失を低減することができれば、例えば、非特許文献１に記載されているように、エネルギー変換効率の理論限界が４０％以上となることが期待できる。
　また、非特許文献２には、セレン化鉛（ＰｂＳｅ）ドット中または硫化鉛（ＰｂＳ）ドット中において、高エネルギーの光子１つに対して二対以上の電子・正孔ペアを生成させるマルチエキシトン現象が観測されたことが記載されている。
　さらに、非特許文献３には、量子ドットを利用した太陽電池の構造が記載されている。
　また、非特許文献４には、シリコン（Ｓｉ）量子ドットを用いた場合、マルチエキシトン現象は４００ｎｍ以下の短波長領域において観測されたことが記載されている。
M. C. Hanna and A. J. Nozik, "Solar conversion efficiency of photovoltaic and photoelectrolysis cells with carrier multiplication absorbers", Journal of Applied Physics 100, 074510 (2006) R. D. Schaller and V. I. Klimov, "High Efficiency Carrier Multiplication in PbSe Nanocrystals: Implications for Solar Energy Conversion", Physical Review Letters Vol. 92, 186601 (2004) J. Tang, et al., "Quantum Dot Photovoltaics in the Extreme Quantum Confinement Regime: The Surface-Chemical Origins of Exceptional Air-and Light-Stability", American Chemical Society Nano, Vol. 4, No. 2, 869-878 (2010) M. C. Beard, et al., "Multiple Exciton Generation in Colloidal Silicon Nanocrystals", American Chemical Society Nano Letters, Vol. 7, No. 8, 2506-2512 (2007)
　本発明者の検討によれば、次のことが分かった。
　マルチエキシトン現象を利用するためには、特に、太陽光のエネルギーが高い波長領域、すなわち４００ｎｍ以下の短波長領域における反射率の低減が重要となる。例えば、前述の非特許文献４には、Ｓｉ量子ドットを用いた場合、マルチエキシトン現象は４００ｎｍ以下の短波長領域において観測されたことが記載されている。また、反射防止のための構造としてシリコン・テクスチャ構造を用いる場合は、４００ｎｍの波長における反射率は２８％程度であるが、ナノピラーアレイを用いる場合は、反射率をより大きく低減することができる。したがって、ナノピラーアレイを用いる場合、シリコン・テクスチャ構造を用いる場合に比べて、マルチエキシトンの生成に必要となる４００ｎｍ以下の短波長領域における太陽光を、より有効に活用することができる。しかしながら、ナノピラーアレイを用いる場合には、十分な量子閉じ込め効果を得ることができず、マルチエキシトンを生成することが難しいという課題がある。
　一方、例えば、前述の非特許文献２には、セレン化鉛（ＰｂＳｅ）ドット中または硫化鉛（ＰｂＳ）ドット中において、高エネルギーの光子１つに対して二対以上の電子・正孔ペアを生成させるマルチエキシトン現象が観測されたことが記載されている。しかし、量子ドットを利用した太陽電池では、量子ドット中で生成されたキャリアを外部に取り出す場合、量子ドット間でのトンネル電流を利用する必要があるため、キャリアの取り出し効率が低いという課題がある。
　また、量子ドットを利用した太陽電池の構造は、例えば、前述の非特許文献３等に記載されている。例えば量子ドットを利用した太陽電池は、ガラス基板上に形成された透明導電膜と、その透明導電膜上に塗布プロセス等を用いて形成された量子ドットと、さらにその量子ドット上に形成された電極とからなる構造を有している。または、量子ドットを利用した太陽電池は、シリコン（Ｓｉ）基板上に形成された量子ドットとしてのシリコン（Ｓｉ）ドットと、そのＳｉドット上に形成された反射防止層と、さらに反射防止層上に形成された表面電極とからなる構造を有している。上記Ｓｉドットは、Ｓｉ基板上に、化学量論的組成を有するＳｉＯ２層と、Ｓｉリッチ組成を有するＳｉｘＯｙ（ｘ／ｙ＞０．５）層とを交互に積層し、その後、熱処理を行うことにより、Ｓｉリッチ組成を有するＳｉｘＯｙ（ｘ／ｙ＞０．５）層を中心に形成される。
　しかし、いずれの構造の量子ドットを利用した太陽電池であっても、太陽光の波長よりも小さい凹凸構造、すなわちいわゆるサブ波長構造を太陽電池の表面に形成することが困難であるため、反射防止効果に加えて、光閉じ込め効果を利用することができない。
　そこで、本発明は、光閉じ込め効果および量子閉じ込め効果を確保しつつ、キャリアの取り出し効率を向上させることができる太陽電池セルを提供する。
　代表的な実施の形態による太陽電池セルは、半導体基板の表面内で間隔を空けて形成された複数のピラーを有する。複数のピラーの各々は、半導体層と、半導体層のバンドギャップと異なるバンドギャップを有する材料層とが、半導体基板の表面上に交互に積層された積層部を含む。また、複数のピラーの各々は、積層部の側面の一部に形成され、第１導電型の半導体からなる第１半導体部と、積層部の側面の他の部分に形成され、第１導電型と異なる第２導電型の半導体からなる第２半導体部とを含む。第１半導体部は、積層部の側面の一部に露出した複数の半導体層および複数の材料層のそれぞれと接続されており、第２半導体部は、積層部の側面の他の部分に露出した複数の半導体層および複数の材料層のそれぞれと接続されている。
　また、代表的な実施の形態による太陽電池セルの製造方法では、半導体基板の表面上に、半導体層と、半導体層のバンドギャップと異なるバンドギャップを有する材料層とが交互に積層された積層膜を形成する工程と、積層膜上に第１絶縁膜を形成する工程とを行う。次いで、第１絶縁膜および積層膜を貫通して半導体基板に達する溝部を、半導体基板の表面内で格子状に形成し、溝部により矩形状に区画される複数の領域の各々の内部で、第１絶縁膜および積層膜を貫通して半導体基板に達する円柱状の第１孔部を形成する工程を行う。次いで、第１孔部の側面、第１孔部の底面、および、第１絶縁膜の表面に、第２絶縁膜を形成し、溝部の内部を第２絶縁膜で埋める工程を行う。次いで、異方性エッチングを行い、積層膜上の第１絶縁膜、および、第１孔部の側面の第２絶縁膜を残しつつ、第１孔部の底面の第２絶縁膜を除去する工程を行う。次いで、積層膜上の第１絶縁膜、および、第１孔部の側面の第２絶縁膜をマスクとして半導体基板の表面をエッチングし、第１孔部と連通する第２孔部を、半導体基板の表面に形成する工程を行う。次いで、積層膜上の第１絶縁膜、第１孔部の側面の第２絶縁膜を除去する工程と、第２孔部の内部、第１孔部の内部、および、積層膜上に、第１導電型の第１半導体膜を形成する工程とを行う。次いで、第１孔部および第２孔部の外部の第１半導体膜を除去し、第１孔部および第２孔部に埋め込まれた第１半導体膜からなる円柱状の第１半導体部を形成する工程を行う。次いで、溝部内の第２絶縁膜を除去する工程と、積層膜のうち、円柱状の第１半導体部の外周面を囲む円筒状の部分以外の部分を酸化する工程とを行う。次いで、積層膜のうち酸化された部分を除去することで、積層膜のうち、円柱状の第１半導体部の外周面を囲む円筒状の部分からなる積層部を形成する工程と、積層部の外周面に、第１導電型と異なる第２導電型の第２半導体部を形成する工程とを行う。
　代表的な実施の形態によれば、光閉じ込め効果および量子閉じ込め効果を確保しつつ、キャリアの取り出し効率を向上させることができる。
実施の形態１の太陽電池セルの平面透視図である。 実施の形態１の太陽電池セルの断面図である。 実施の形態１の太陽電池セルの断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 実施の形態１の太陽電池セルの製造工程中の平面図である。 実施の形態１の太陽電池セルの製造工程中の断面図である。 多重量子井戸構造としてのバンド構造を示す図である。 多重量子井戸構造としてのバンド構造を示す図である。 Ｓｉ／ＳｉＧｅ超格子がタイプ－Iの超格子構造またはタイプ－IIの超格子構造であるかを判定する際の原理を説明する図である。 実施の形態２の太陽電池セルの平面透視図である。 実施の形態２の太陽電池セルの断面図である。 実施の形態３の太陽電池セルの平面図である。 実施の形態３の太陽電池セルの断面図である。 実施の形態３の太陽電池セルの断面図である。 実施の形態３の太陽電池セルの断面図である。
　以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
　また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
　さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
　なお、以下に説明する各実施の形態では、半導体基板の表面にナノ構造体が形成された半導体基板を、太陽電池セルに適用した場合を例に挙げて説明を行う。しかし、各実施の形態は、表面にナノ構造体が形成された半導体基板を有する太陽電池セルを複数組み合わせた太陽電池モジュールその他の各種の太陽電池に適用可能である。また、以下に説明する各実施の形態は、本発明の要旨を逸脱しない範囲で適宜組み合わせることが可能である。
　（実施の形態１）
　＜太陽電池セル＞
　本発明の一実施の形態である太陽電池セルを、図面を参照して説明する。
　図１は、実施の形態１の太陽電池セルの平面透視図である。図２および図３は、実施の形態１の太陽電池セルの断面図である。図１は、絶縁膜ＩＮＳ（図２参照）、および、半導体膜ＳＣＦ２のうち上面部ＴＳＰ（図２参照）を透視した状態の太陽電池セルの平面透視図である。図２は、図１のＡ－Ａ線に沿った断面図である。図３は、図２のうち積層体ＬＢの周辺を拡大して示す断面図である。
　本実施の形態１に係る太陽電池セルは、ｎ型の半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された複数のピラーＮＰとを有する。
　半導体基板ＳＵＢは、表面ＴＳ、および、表面ＴＳと反対側の裏面ＢＳを有する。表面ＴＳを第１主面ＴＳと称し、裏面ＢＳを第２主面ＢＳと称するとき、半導体基板ＳＵＢは、第１主面ＴＳおよび第２主面ＢＳを有することになる。ｎ型の半導体基板ＳＵＢとして、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型の不純物が導入された単結晶シリコン（Ｓｉ）基板を用いることができる。また、半導体基板ＳＵＢの厚さは、数μｍ～数１００μｍとすることができ、好適には５０～５００μｍとすることができる。
　半導体基板ＳＵＢの表面ＴＳ上には、複数のピラーＮＰが、半導体基板ＳＵＢの表面ＴＳ内で間隔を空けて形成されている。複数のピラーＮＰは、半導体基板ＳＵＢの表面ＴＳ内で互いに間隔を空けて２次元に配列されている。ピラーＮＰは、例えば数１０～１００ｎｍ程度の直径を有する柱状の構造物であり、いわゆるナノピラーである。そして、ナノピラーとしてのピラーＮＰが２次元に配列されることにより、ナノピラーアレイが形成されている。
　このようなナノピラーとしてのピラーＮＰを複数配置したナノピラーアレイが形成されていることで、３００～１０００ｎｍの波長領域における波長を有する太陽光について、太陽電池セルの表面での反射率を低減することができる。また、マルチエキシトン現象を利用するために必要となる４００ｎｍ以下の短波長領域での波長を有する太陽光を、より有効に活用することができる。つまり、太陽電池セルの光閉じ込め効果を向上させることができる。
　さらに、ピラーＮＰが数１０～１００ｎｍ程度の直径を有するナノピラーであることにより、ピラーＮＰにおいて量子閉じ込め効果を向上させることができる。また、量子閉じ込め効果が向上することで、マルチエキシトン現象により、太陽電池セルの光電変換効率をさらに向上させることができる。
　ピラーＮＰの高さＨＴを例えば２００ｎｍ程度とすることができる。ピラーＮＰの直径ＤＭを例えば１０～１２０ｎｍ程度とすることができ、好適には２０ｎｍとすることができる。隣り合うピラーＮＰ間の最短距離としての距離ＳＰを例えば５０ｎｍ程度とすることができる。
　複数のピラーＮＰは、図１に示すように、正方格子状に配置されていてもよく、その他の格子状、例えば三角格子状に配置されていてもよい。また、複数のピラーＮＰは、等間隔で配置されていてもよく、不等間隔で配置されていてもよい。
　複数のピラーＮＰの各々は、積層体ＬＢと、半導体ＳＣＮと、半導体ＳＣＰとを含む。
　積層体ＬＢは、半導体からなる半導体層ＳＣＬ（図３参照）と、半導体層ＳＣＬのバンドギャップと異なるバンドギャップを有する材料層ＭＴＬ（図３参照）とが、半導体基板ＳＵＢの表面ＴＳ上で、表面ＴＳに交差する方向、例えば表面ＴＳに垂直なＺ軸方向に交互に積層された、積層部としての積層体である。半導体層ＳＣＬと材料層ＭＴＬとが交互に積層された膜を積層膜ＬＦと称するものとすると、積層体ＬＢは、積層膜ＬＦからなる。
　半導体層ＳＣＬと材料層ＭＴＬとが交互に積層することで、後述するように、積層体ＬＢは、好適には、多重量子井戸（Multi Quantum Well：ＭＱＷ）構造を有する。このような多重量子井戸構造を有する積層体ＬＢの半導体層ＳＣＬとして、例えば結晶性を有する結晶性シリコン（Ｓｉ）からなる層（Ｓｉ層）を用いることができ、材料層ＭＴＬとして、例えばシリコンゲルマニウム（ＳｉＧｅ）からなる層（ＳｉＧｅ層）または酸化シリコン（ＳｉＯ２）からなる層を用いることができる。半導体層ＳＣＬとしてＳｉ層を用い、材料層ＭＴＬとしてＳｉＧｅ層を用いるときは、好適には、積層体ＬＢとして、Ｓｉ／ＳｉＧｅ超格子を用いることができる。
　また、複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれの厚さを、例えば１０ｎｍ以下とすることができ、好適には例えば５ｎｍとすることができる。複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれの厚さが１０ｎｍを超える場合には、多重量子井戸構造における量子閉じ込め効果が十分に得られないおそれがある。一方、複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれの厚さを１０ｎｍ以下とすることにより、多重量子井戸構造における量子閉じ込め効果を向上させることができる。なお、半導体層ＳＣＬおよび材料層ＭＴＬのそれぞれにおいて積層方向に結晶格子が形成されるために、複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれの厚さを例えば１ｎｍ以上とすることができる。
　また、半導体層ＳＣＬとしてＳｉ層を用い、材料層ＭＴＬとしてＳｉＧｅ層を用いるときは、後述するように、Ｓｉ層およびＳｉＧｅ層に不純物を導入すると、不純物の導入量に依存してＳｉ層およびＳｉＧｅ層のフェルミ準位が変化するため、バンドエンジニアリングが困難となる。また、Ｓｉ層およびＳｉＧｅ層の不純物濃度が高くなると、キャリアのライフタイムが低下する。そのため、Ｓｉ層およびＳｉＧｅ層には不純物を導入しないことが好ましい。
　複数のピラーＮＰの各々において、積層体ＬＢの側面の一部には、半導体部としてのｎ型の半導体ＳＣＮが形成されている。半導体ＳＣＮは、ｎ型の半導体膜ＳＣＦ１からなる。また、複数のピラーＮＰの各々において、積層体ＬＢの側面の一部のうちｎ型の半導体ＳＣＮが形成されていない部分、すなわち積層体ＬＢの側面の他の部分には、半導体部としてのｐ型の半導体ＳＣＰが形成されている。半導体ＳＣＰは、半導体膜ＳＣＦ２からなる。半導体ＳＣＮの不純物濃度を、例えば１０１６～１０２１ａｔｏｍｓ・ｃｍ－３とすることができる。
　半導体ＳＣＮは、積層体ＬＢの側面の一部に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されており、半導体ＳＣＰは、積層体ＬＢの側面の他の部分に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されている。また、半導体ＳＣＮは、半導体基板ＳＵＢと接続されており、半導体ＳＣＰは、後述する拡散層ＤＦＰと接続されている。このような構造により、図３に示すように、半導体層ＳＣＬと材料層ＭＴＬとの界面でマルチエキシトン現象により生成されたキャリア、すなわち電子と正孔のうち、電子が、半導体層ＳＣＬと材料層ＭＴＬの一方の層（例えば半導体層ＳＣＬ）から半導体ＳＣＮを通って半導体基板ＳＵＢに移動することができる。一方、正孔が、半導体層ＳＣＬと材料層ＭＴＬの他方の層（例えば材料層ＭＴＬ）から半導体ＳＣＰを通って後述する拡散層ＤＦＰに移動することができる。そのためキャリアとしての電子および正孔の取り出し効率の向上を実現することができる。
　本実施の形態１では、半導体ＳＣＮは、複数のピラーＮＰの各々に対応して互いに離れて形成されており、半導体基板ＳＵＢの表面ＴＳに交差する方向、例えば表面ＴＳに垂直なＺ軸方向に延びる円柱状に形成されている。円柱状の半導体ＳＣＮの周囲には、積層体ＬＢが、円柱状の半導体ＳＣＮの周囲を囲む円筒状に形成されている。そのため、半導体ＳＣＮは、円筒状の積層体ＬＢの内周面に形成され、積層体ＬＢの内周面に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されている。
　円筒状の積層体ＬＢの周囲には、半導体ＳＣＰが、円筒状の積層体ＬＢの周囲を囲む円筒状に形成されている。そのため、半導体ＳＣＰは、円筒状の積層体ＬＢの外周面に形成され、積層体ＬＢの外周面に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されている。
　なお、後述する製造工程で説明するように、半導体ＳＣＮは、積層膜ＬＦを貫通して半導体基板ＳＵＢに達する、孔部としての孔ＣＨ１の内部に埋め込まれている。
　好適には、円柱状の半導体ＳＣＮの裏面ＢＳ側の端部が、半導体基板ＳＵＢの表面ＴＳに形成された、孔部としての孔ＣＨ２の内部に埋め込まれている。すなわち、半導体ＳＣＮは、半導体基板ＳＵＢの表面ＴＳから内部にまで入り込んで配置されている。これにより、半導体基板ＳＵＢのうち半導体ＳＣＮの裏面ＢＳ側、すなわち下側に位置する部分で、左右両側の部分から、すなわち半導体基板ＳＵＢのうち隣り合うピラーＮＰの間に位置する部分から、後述する電荷保持膜ＣＴＦにより生成した空乏層が進展してきて繋がらないようにすることができる。したがって、半導体ＳＣＮから拡散層ＤＦＮを通って裏面電極ＥＬＲへ電子が流れる経路が遮断されないようにすることができる。
　本実施の形態１に係る太陽電池セルは、ｐ型の拡散層ＤＦＰと、表面電極ＥＬＦと、絶縁膜ＩＮＳとを有する。
　拡散層ＤＦＰは、半導体基板ＳＵＢの表面ＴＳ側であって、ピラーＮＰが形成されている領域ＡＲ１と隣接する領域ＡＲ２で、半導体基板ＳＵＢの表面ＴＳに形成されており、ｐ型の半導体領域である。拡散層ＤＦＰに導入されるｐ型の不純物として例えばボロン（Ｂ）を用いることができ、拡散層ＤＦＰにおけるｐ型の不純物濃度を、例えば１０１８～１０２１ａｔｏｍｓ・ｃｍ－３とすることができ、拡散層ＤＦＰの裏面ＢＳ側の面、すなわち下面の深さを、例えば１μｍ程度とすることができる。
　半導体基板ＳＵＢの表面ＴＳ側であって、ピラーＮＰが形成されている領域ＡＲ１と隣接する領域ＡＲ２では、拡散層ＤＦＰ上に、すなわち半導体基板ＳＵＢの表面ＴＳ上に、表面電極ＥＬＦが形成されている。表面電極ＥＬＦは、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、または、それらの積層膜もしくは合金からなるものを用いることができ、表面電極ＥＬＦの厚さを、例えば１～１００μｍ程度とすることができる。
　円筒状の積層体ＬＢの外周面および拡散層ＤＦＰ上を含めて半導体基板ＳＵＢの表面ＴＳ上には、ｐ型の半導体膜ＳＣＦ２が形成されている。ｐ型の半導体膜ＳＣＦ２は、積層体ＬＢ上および半導体ＳＣＮ上にも形成されており、ｐ型の半導体膜ＳＣＦ２のうち、積層体ＬＢ上および半導体ＳＣＮ上に形成された部分を、上面部ＴＳＰと称するものとする。このとき、前述したｐ型の半導体ＳＣＰは、円筒状の積層体ＬＢの外周面および拡散層ＤＦＰ上を含めて半導体基板ＳＵＢの表面ＴＳ上に形成されたｐ型の半導体膜ＳＣＦ２の一部からなる。つまり、複数のピラーＮＰの各々の積層体ＬＢの側面に形成された半導体ＳＣＰは、半導体膜ＳＣＦ２として一体に形成されている。
　このような構造により、図２および図３に示すように、半導体層ＳＣＬと材料層ＭＴＬとの界面で生成された正孔が、ｐ型の半導体膜ＳＣＦ２および拡散層ＤＦＰを通って表面電極ＥＬＦまで容易に移動することができる。そのため、キャリアの取り出し効率の向上を実現することができる。
　なお、図１および図２では図示を省略するが、半導体基板ＳＵＢの表面ＴＳ内で互いに間隔を空けて、複数の表面電極ＥＬＦが設けられていてもよく、隣り合う表面電極ＥＬＦの間に複数のピラーＮＰが配置されていてもよい。このとき、複数の表面電極ＥＬＦの各々に対応して互いに間隔を空けて拡散層ＤＦＰが形成されることになる。
　半導体膜ＳＣＦ２上には、絶縁膜ＩＮＳが形成されている。すなわち、複数のピラーＮＰの表面を含めて半導体基板ＳＵＢの表面ＴＳ上には、絶縁膜ＩＮＳが形成されている。絶縁膜ＩＮＳとして、例えば酸化シリコン（ＳｉＯ２）からなる層と窒化シリコン（ＳｉＮ）からなる層との積層膜、または酸化アルミニウム（Ａｌ２Ｏ３）からなる膜などを用いることができる。
　好適には、半導体膜ＳＣＦ２として、ｉ型、すなわちイントリンシック状態の半導体膜を用いることができる。また、絶縁膜ＩＮＳとして、負の電荷を固定電荷として有する電荷保持膜ＣＴＦを用いることができ、電荷保持膜ＣＴＦとして、例えば１０１０～１０１３ｃｍ－２程度の電荷を有するものを用いることができる。このとき、ｉ型の半導体膜ＳＣＦ２の内部では、電荷保持膜ＣＴＦによりｐ型の半導体が誘起される。すなわち、ｐ型の半導体ＳＣＰは、ｉ型の半導体膜ＳＣＦ２の内部で電荷保持膜ＣＴＦにより誘起されたｐ型の半導体からなる。つまり、半導体基板ＳＵＢとしてｎ型の半導体基板を用い、半導体ＳＣＮとしてｎ型の半導体を用い、半導体ＳＣＰとしてｐ型の半導体を用いるときは、半導体膜ＳＣＦ２としてｉ型の半導体を用い、絶縁膜ＩＮＳとして負の電荷を固定電荷として有する電荷保持膜ＣＴＦを用いることができる。
　なお、イントリンシック状態とは、電子濃度と正孔濃度がほぼ等しい状態、または、キャリアとしての電子または正孔が発生していない状態を示し、例えば実効的なキャリア濃度が１×１０１２ｃｍ－３以下の状態を意味するものとする。
　また、絶縁膜ＩＮＳとして電荷を有しない絶縁膜を用いるときは、半導体膜ＳＣＦ２としてｐ型の半導体膜を用いることで、半導体ＳＣＰとしてｐ型の半導体を用いることができる。
　なお、半導体基板ＳＵＢとしてｐ型の半導体基板を用い、半導体ＳＣＮとしてｐ型の半導体を用い、半導体ＳＣＰとしてｎ型の半導体を用いるときは、半導体膜ＳＣＦ２としてｉ型の半導体を用い、絶縁膜ＩＮＳとして正の電荷を固定電荷として有する電荷保持膜ＣＴＦを用いることができる。このとき、ｉ型の半導体膜ＳＣＦ２の内部では、電荷保持膜ＣＴＦによりｎ型の半導体が誘起されることになる。さらに、半導体基板ＳＵＢとしてｐ型の半導体基板を用い、半導体ＳＣＮとしてｐ型の半導体を用い、絶縁膜ＩＮＳとして電荷を有しない絶縁膜を用いるときは、半導体膜ＳＣＦ２としてｎ型の半導体膜を用いることで、半導体ＳＣＰとしてｎ型の半導体を用いることができる。
　本実施の形態１に係る太陽電池セルは、ｎ型の拡散層ＤＦＮと、裏面電極ＥＬＲとを有する。
　拡散層ＤＦＮは、半導体基板ＳＵＢの裏面ＢＳに形成されており、ｎ型の半導体領域である。拡散層ＤＦＮに導入されるｎ型の不純物として例えばリン（Ｐ）や砒素（Ａｓ）などを用いることができ、拡散層ＤＦＮにおけるｎ型の不純物濃度を、例えば１０１８～１０２１ａｔｏｍｓ・ｃｍ－３とすることができ、拡散層ＤＦＮの表面ＴＳ側の面、すなわち上面の深さを、例えば１μｍ程度とすることができる。
　半導体基板ＳＵＢの裏面ＢＳ上、すなわち裏面ＢＳを挟んで表面ＴＳと反対側には、裏面電極ＥＬＲが形成されている。裏面電極ＥＬＲは、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、または、それらの積層膜もしくは合金からなるものを用いることができ、裏面電極ＥＬＲの厚さを、例えば１～１００μｍ程度とすることができる。
　＜太陽電池セルの製造工程＞
　次に、図４～図１９を参照し、太陽電池セルの製造工程について説明する。図４、図６、図８、図１０、図１２、図１４、図１６および図１８は、実施の形態１の太陽電池セルの製造工程中の平面図である。図５、図７、図９、図１１、図１３、図１５、図１７および図１９は、実施の形態１の太陽電池セルの製造工程中の断面図である。なお、図４～図１９は、表面電極ＥＬＦが形成されている領域ＡＲ２（図２参照）を示しておらず、ピラーＮＰが形成されている領域ＡＲ１（図２参照）のみを示している。また、図５、図７、図９、図１１、図１３、図１５、図１７および図１９のそれぞれは、図４、図６、図８、図１０、図１２、図１４、図１６および図１８のそれぞれにおけるＡ－Ａ線に沿った断面図である。また、図１８は、絶縁膜ＩＮＳ（図２参照）、および、半導体膜ＳＣＦ２のうち上面部ＴＳＰ（図２参照）を透視した状態の太陽電池セルの平面透視図である。
　初めに、図５に示すように、表面ＴＳおよび裏面ＢＳを有し、ｎ型の半導体基板ＳＵＢを準備する。半導体基板ＳＵＢとして、例えばリンや砒素などのｎ型の不純物が導入され、例えば数μｍ～数１００μｍの厚さを有する単結晶シリコン基板を準備する。
　なお、図５では、この準備の工程で、半導体基板ＳＵＢの裏面ＢＳに拡散層ＤＦＮが形成され、拡散層ＤＦＮ上に裏面電極ＥＬＲが形成されている状態が示されている。しかし、この準備の工程では拡散層ＤＦＮおよび裏面電極ＥＬＲが形成されておらず、この後のいずれかの工程で拡散層ＤＦＮおよび裏面電極ＥＬＲを形成するようにしてもよい。
　次いで、半導体基板ＳＵＢ上に、半導体層ＳＣＬ（図３参照）と材料層ＭＴＬ（図３参照）とが交互に積層された積層膜ＬＦを形成する。
　例えば選択エピタキシャル成長法を用いて、半導体からなる半導体層ＳＣＬと、半導体層ＳＣＬを構成する半導体のバンドギャップと異なるバンドギャップを有する材料層ＭＴＬとを、半導体基板ＳＵＢ上に交互に形成する。半導体層ＳＣＬをシリコン（Ｓｉ）からなる半導体層とし、材料層ＭＴＬをシリコンゲルマニウム（ＳｉＧｅ）からなる半導体層とする場合には、各半導体層を形成する際のＧｅの組成比を制御することによって、半導体層ＳＣＬおよび材料層ＭＴＬを形成することができる。あるいは、例えばＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、または、蒸着法等の各種の成膜法を用いて、半導体層ＳＣＬおよび材料層ＭＴＬを交互に積層した後、熱処理を施して半導体層ＳＣＬおよび材料層ＭＴＬをそれぞれ結晶化させることで、積層膜ＬＦを形成することができる。
　その後、半導体層ＳＣＬ（図３参照）および材料層ＭＴＬ（図３参照）が交互に積層された積層膜ＬＦを、パターン加工、すなわちパターニングする。このパターニングの工程では、例えば電子線描画法、フッ化アルゴン（ＡｒＦ）エキシマレーザもしくはフッ化クリプトン（ＫｒＦ）エキシマレーザ等を用いたリソグラフィー法、または、ナノインプリント法もしくは自己組織化法により形成されたパターンをエッチングマスクとしたエッチングにより加工を行う。これにより、図４および図５に示すように、溝ＧＲＤを格子状に形成し、円柱状の孔ＣＨ１を形成する。
　具体的には、エッチングマスクとして、例えば酸化シリコン（ＳｉＯ２）などからなるハードマスクＨＭを用いる。このとき、積層膜ＬＦを形成した後、積層膜ＬＦ上にハードマスクＨＭとなる絶縁膜ＩＦ１を、例えばＣＶＤ法、スパッタリング法、または、蒸着法等の成膜法を用いて形成し、絶縁膜ＩＦ１をパターニングしてハードマスクＨＭを形成した後、ハードマスクＨＭをエッチングマスクとして用いてエッチングを行う。すなわち、絶縁膜ＩＦ１および積層膜ＬＦを貫通して半導体基板ＳＵＢに達する溝部としての溝ＧＲＤを、半導体基板ＳＵＢの表面ＴＳ内で格子状に形成し、格子状の溝ＧＲＤにより矩形状に区画される複数の領域ＡＲ３の各々の内部で、絶縁膜ＩＦ１および積層膜ＬＦを貫通して半導体基板ＳＵＢに達する円柱状の孔ＣＨ１を形成する。いいかえれば、絶縁膜ＩＦ１および積層膜ＬＦを貫通して半導体基板ＳＵＢに達する孔部としての円柱状の孔ＣＨ１を、半導体基板ＳＵＢの表面ＴＳ内で間隔を空けて複数形成し、孔ＣＨ１を囲む溝ＧＲＤを、半導体基板ＳＵＢの表面ＴＳ内で格子状に形成する。円柱状の孔ＣＨ１とは、平面視で円形状を有する孔である。なお、溝ＧＲＤの幅は、孔ＣＨ１の直径よりも小さい。すなわち、溝ＧＲＤは、孔ＣＨ１よりも細い。
　本実施の形態１では、格子状に形成される溝ＧＲＤは、Ｘ軸方向の溝の間隔およびＹ軸方向の溝の間隔が等しくなるように、すなわち正方格子状に形成される。そして、孔ＣＨ１は、孔ＣＨ１の中心が、正方格子状に形成された溝ＧＲＤにより正方形状に区画される領域ＡＲ３の中心に位置するように、配置される。
　次いで、図６および図７に示すように、例えばＣＶＤ法、スパッタリング法、または、蒸着法等の成膜法を用いて、酸化シリコン（ＳｉＯ２）からなる絶縁膜ＩＦ２を形成する。このとき、孔ＣＨ１の側面、孔ＣＨ１の底面、および、絶縁膜ＩＦ１からなるハードマスクＨＭの表面に、絶縁膜ＩＦ２が形成される。また、細い格子状の溝ＧＲＤについては、溝ＧＲＤの内部を埋めるように、絶縁膜ＩＦ２が形成される。つまり、溝ＧＲＤの内部を絶縁膜ＩＦ２で埋めることになる。
　なお、絶縁膜ＩＦ２と絶縁膜ＩＦ１とは、同一の種類の絶縁膜であってもよく、異なる種類の絶縁膜であってもよい。図６および図７では、絶縁膜ＩＦ２と絶縁膜ＩＦ１とが同一の種類の絶縁膜である場合を示しており、絶縁膜ＩＦ２と絶縁膜ＩＦ１とが積層されている部分では、絶縁膜ＩＦ２と絶縁膜ＩＦ１とを一体として示している。
　次いで、図８および図９に示すように、ドライエッチングなどの異方性エッチングを用いて絶縁膜ＩＦ２をエッチングする。この異方性エッチングを行うことにより、孔ＣＨ１の側面の絶縁膜ＩＦ２を残しつつ、孔ＣＨ１の底面の絶縁膜ＩＦ２が除去される。一方、積層膜ＬＦ上には、絶縁膜ＩＦ１からなるハードマスクＨＭと絶縁膜ＩＦ２が積層されて厚くなっているため、孔ＣＨ１の底面で絶縁膜ＩＦ２が完全にエッチングされた後も、積層膜ＬＦ上には絶縁膜ＩＦ１が残っている。つまり、積層膜ＬＦ上の絶縁膜ＩＦ１、および、孔ＣＨ１の側面の絶縁膜ＩＦ２を残しつつ、孔ＣＨ１の底面の絶縁膜ＩＦ２を除去する。
　次いで、積層膜ＬＦ上に残された絶縁膜ＩＦ１からなるハードマスクＨＭ、および、孔ＣＨ１の側面に残された絶縁膜ＩＦ２をマスクとして半導体基板ＳＵＢの表面ＴＳのエッチングを行う。これにより、図８および図９に示すように、孔ＣＨ１と連通する孔ＣＨ２が、半導体基板ＳＵＢの表面ＴＳに形成される。
　次いで、図１０および図１１に示すように、積層膜ＬＦ上の絶縁膜ＩＦ１からなるハードマスクＨＭ、および、孔ＣＨ１の側面の絶縁膜ＩＦ２を、ウェットエッチングにより除去する。このウェットエッチングの工程では、溝ＧＲＤの内部の絶縁膜ＩＦ２については、エッチング液が溝ＧＲＤの上面からしか侵入しないので、ウェットエッチングの時間を調整することで、溝ＧＲＤの内部の絶縁膜ＩＦ２がほとんどエッチングされないようにすることができる。
　なお、このウェットエッチングの工程では、孔ＣＨ１の側面の絶縁膜ＩＦ２を完全に除去するが、積層膜ＬＦ上の絶縁膜ＩＦ１を完全に除去しなくてもよい。図１１では、積層膜ＬＦ上の絶縁膜ＩＦ１が薄くなって残っている状態を示している。
　次いで、例えばＣＶＤ法、スパッタリング法、または、蒸着法等の成膜法を用いて、孔ＣＨ２および孔ＣＨ１を埋めるように、ｎ型の半導体膜ＳＣＦ１を形成する。すなわち、図１０および図１１に示すように、孔ＣＨ２の内部、孔ＣＨ１の内部、および、積層膜ＬＦ上に、ｎ型の半導体膜ＳＣＦ１を形成する。ｎ型の半導体膜ＳＣＦ１として、例えば多結晶シリコン（Ｓｉ）からなる半導体膜を形成することができる。
　次いで、図１２および図１３に示すように、ｎ型の半導体膜ＳＣＦ１を、エッチバック法やＣＭＰ（Chemical Mechanical Polishing）法などの機械研磨法を用いて、積層膜ＬＦと同一の高さに揃える。すなわち、孔ＣＨ１および孔ＣＨ２の外部の半導体膜ＳＣＦ１を除去し、孔ＣＨ１および孔ＣＨ２に埋め込まれた半導体膜ＳＣＦ１からなる円柱状の半導体ＳＣＮを形成する。なお、図１２および図１３に示すように、積層膜ＬＦ上に絶縁膜ＩＦ１が薄く残されていた場合でも、エッチバック法やＣＭＰ法などにより、残されていた絶縁膜ＩＦ１は除去される。
　次いで、図１２および図１３に示すように、溝ＧＲＤの内部の絶縁膜ＩＦ２を、例えばウェットエッチングにより除去する。
　次いで、図１４および図１５に示すように、半導体基板ＳＵＢ上に形成された積層膜ＬＦを例えば酸化炉などを用いて酸化し、積層膜ＬＦのうち、円柱状の半導体ＳＣＮの外周面を囲む円筒状の部分以外の部分を酸化する。積層膜ＬＦの酸化は、積層膜ＬＦのうち溝ＧＲＤの側面側から半導体ＳＣＮ側に向かって進む。すなわち積層膜ＬＦの酸化は、積層膜ＬＦのうち溝ＧＲＤの側面に露出した部分から、積層膜ＬＦのうち半導体ＳＣＮとの界面に接した部分に向かって進む。また、積層膜ＬＦのうち溝ＧＲＤにより矩形状に区画された複数の領域ＡＲ３の角部に位置する部分における酸化の速度は、積層膜ＬＦのうち領域ＡＲ３の角部に位置する部分以外の部分における酸化の速度よりも大きい。そのため、酸化が進んだ時には、積層膜ＬＦのうち、円柱状の半導体ＳＣＮの外周面を囲む円筒状の部分が酸化されずに残り、この円筒状の部分以外の部分では積層膜ＬＦが酸化されて酸化膜ＯＦとなる。また、積層膜ＬＦとして残る円筒状の部分の直径ＤＭ（図１参照）は、この酸化を施す時間などの酸化の条件を調整することにより、制御することができる。
　なお、積層膜ＬＦが例えばシリコンからなる半導体層ＳＣＬと例えばシリコンゲルマニウムからなる材料層ＭＴＬとが積層された積層膜であるときは、半導体層ＳＣＬが酸化されて酸化シリコン（ＳｉＯ２）からなる層が形成され、材料層ＭＴＬが酸化されて酸化シリコンゲルマニウム（ＳｉＧｅＯ）からなる層が形成される。
　次いで、図１６および図１７に示すように、積層膜ＬＦが酸化されて形成された部分、すなわち酸化膜ＯＦを、例えばウェットエッチングにより除去する。これにより、円柱状の半導体ＳＣＮの外周面を囲む円筒状の部分のみに、半導体層ＳＣＬ（図３参照）と材料層ＭＴＬ（図３参照）とが交互に積層された積層膜ＬＦが残り、半導体層ＳＣＬと材料層ＭＴＬとが交互に積層された円筒状の積層体ＬＢが形成される。そして、円柱状の半導体ＳＣＮが、円筒状の積層体ＬＢの内周面に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されるように、積層体ＬＢを形成することになる。
　次いで、図１８および図１９に示すように、積層体ＬＢの表面を含めて半導体基板ＳＵＢの表面ＴＳ上に、ｉ型、すなわちイントリンシック状態の半導体膜ＳＣＦ２を形成する。この半導体膜ＳＣＦ２を形成する工程では、例えばＣＶＤ法、スパッタリング法、または、蒸着法等の成膜法を用いて、半導体膜ＳＣＦ２を成膜する。
　次いで、図１８および図１９に示すように、半導体膜ＳＣＦ２上に、絶縁膜ＩＮＳを形成する。この絶縁膜ＩＮＳを形成する工程では、例えばＣＶＤ法、スパッタリング法、蒸着法、または、塗布法等の成膜法を用いて、例えば酸化シリコン（ＳｉＯ２）からなる層と窒化シリコン（ＳｉＮ）からなる層との積層膜、または酸化アルミニウム（Ａｌ２Ｏ３）からなる膜などを形成することができる。成膜法として例えば塗布法を用いる場合には、ＳＯＧ（Spin On Glass）等の流動性の高い絶縁膜ＩＮＳを埋め込むことにより形成することができる。
　好適には、成膜条件を調整することにより、絶縁膜ＩＮＳが負の電荷を有する電荷保持膜ＣＴＦとなるように制御する。これにより、ｉ型の半導体膜ＳＣＦ２の内部で電荷保持膜ＣＴＦとしての絶縁膜ＩＮＳにより誘起されたｐ型の半導体からなる半導体ＳＣＰが形成される。このとき、半導体ＳＣＰが、円筒状の積層体ＬＢの外周面に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されるように、半導体ＳＣＰを形成することになる。そして、積層体ＬＢ、半導体ＳＣＮおよび半導体ＳＣＰからなるピラーＮＰを、半導体基板ＳＵＢの表面ＴＳ内で、間隔を空けて複数形成することになる。
　なお、ピラーＮＰおよび絶縁膜ＩＮＳ以外の部分については、一般的な太陽電池の製造方法、あるいは半導体装置の製造方法を用いて製造することができる。例えば、ｐ型の拡散層ＤＦＰおよびｎ型の拡散層ＤＦＮは、気相拡散や固相拡散によるか、または、イオン注入と活性化アニールの組み合わせにより形成することができる。また、表面電極ＥＬＦおよび裏面電極ＥＬＲは、印刷法によるか、または、ＣＶＤ法、スパッタリング法、または、蒸着法等の成膜法と、フォトリソグラフィー技術およびエッチング技術とを組み合わせることにより、形成することができる。
　＜Ｓｉ／ＳｉＧｅ超格子からなる多重量子井戸構造＞
　次に、積層体ＬＢがＳｉ／ＳｉＧｅ超格子からなる場合における、Ｓｉ／ＳｉＧｅ超格子からなる多重量子井戸構造について説明する。
　積層体ＬＢがＳｉ／ＳｉＧｅ超格子からなる場合、このＳｉ／ＳｉＧｅ超格子は、前述したように、好適には、多重量子井戸構造を有する。多重量子井戸構造とは、バンドギャップの異なる２種類の層を１０ｎｍ程度の厚みで交互に積層した積層体に備えられたバンド構造である。多重量子井戸構造としてのバンド構造のうち、隣り合う層の伝導帯どうし、および価電子帯どうしがそれぞれ重なり、エネルギーギャップの領域も部分的に重なって存在し、電子にとっての伝導帯の量子井戸構造の底と、正孔にとっての価電子帯の量子井戸構造の底とが同じ種類の層に存在する場合をタイプ－Iと定義する。これに対して、一方の種類の層の伝導帯と他方の種類の層の価電子帯とが重なる場合を含め、電子にとっての伝導帯の量子井戸構造の底と、正孔にとっての価電子帯の量子井戸構造の底とが別の種類の層に存在する場合を、タイプ－IIと定義する。
　Ｓｉ／ＳｉＧｅ超格子におけるバンド構造は、ＳｉＧｅ層のＧｅ組成比が変わると変化する。例えば、Ｓｉ／Ｓｉ０．７Ｇｅ０．３超格子は、タイプ－Iの多重量子井戸構造としてのバンド構造を形成し、Ｓｉ／Ｓｉ０．９Ｇｅ０．１超格子は、タイプ－IIの多重量子井戸構造としてのバンド構造を形成する。
　図２０および図２１は、多重量子井戸構造としてのバンド構造を示す図である。図２０は、タイプ－Iの多重量子井戸構造として、Ｓｉ／Ｓｉ０．７Ｇｅ０．３超格子のバンド構造を示している。図２１は、タイプ－IIの多重量子井戸構造として、Ｓｉ／Ｓｉ０．９Ｇｅ０．１超格子のバンド構造を示している。図２０では、半導体層ＳＣＬとしてＳｉ層を用い、材料層ＭＴＬとしてＳｉ０．７Ｇｅ０．３層を用いる場合を示している。図２１では、半導体層ＳＣＬとしてＳｉ層を用い、材料層ＭＴＬとしてＳｉ０．９Ｇｅ０．１層を用いる場合を示している。
　なお、図２０および図２１において、Ｅｖは、価電子帯の頂上のエネルギーを意味し、Ｅｃは、伝導帯の底のエネルギーを意味し、Ｅｇは、バンドギャップエネルギーを意味する。
　図２０に示すように、タイプ－Iの超格子構造の場合、励起した電子と正孔とは、狭いバンドギャップで形成される量子井戸層に集まってくる。キャリアは量子井戸層の同一の層に閉じ込められるため、効率よく再結合を行うことができる。すなわち、短いキャリア寿命でキャリアが再結合することにより発光特性が向上する。半導体レーザー等の励起子デバイスには、タイプ－Iの超格子構造が適する。
　これに対し、太陽電池の場合は、励起した電子と正孔とをそれぞれ別々に取り出す必要がある。つまり、いかにキャリアの再結合を抑制し、キャリアを長寿命化させるかが光電変換効率を向上させるために重要となる。
　図２１に示すように、タイプ－IIの超格子構造の場合、励起した電子と正孔とは、互いに異なる層（Ｓｉ層またはＳｉＧｅ層）に空間的に分離されることになる。これにより、キャリアが再結合する確率が低くなり、キャリアを長寿命化することができるので、キャリアの取り出しを効率的に行うことができる。このように、太陽電池にはタイプ－IIの超格子構造のＳｉ／ＳｉＧｅ超格子が適しており、Ｓｉ／ＳｉＧｅ超格子におけるＧｅの組成比を制御することによって、タイプ－IIの超格子構造を形成することができる。
　具体的には、図２１に示すように、Ｓｉ／Ｓｉ０．９Ｇｅ０．１超格子では、電子は半導体層ＳＣＬとしてのＳｉ層に分離され、正孔は材料層ＭＴＬとしてのＳｉＧｅ層に分離される。そして、図３に示すように、Ｓｉ層からなる半導体層ＳＣＬに分離された電子（図３のｅ－）は、半導体ＳＣＮ、半導体基板ＳＵＢおよび拡散層ＤＦＮ（図２参照）を通って裏面電極ＥＬＲ（図２参照）から効率的に取り出される。一方、ＳｉＧｅ層からなる材料層ＭＴＬに分離された正孔（図３のｈ＋）は、半導体ＳＣＰ、拡散層ＤＦＰ（図２参照）を通って表面電極ＥＬＦ（図２参照）から効率的に取り出される。
　次に、Ｓｉ／ＳｉＧｅ超格子がタイプ－Iの超格子構造またはタイプ－IIの超格子構造であるかを判定する方法について説明する。判定方法としては、Ｓｉ／ＳｉＧｅ超格子のフォトルミネッセンス・スペクトルの励起光強度を用いる。
　まず、Ｓｉ／ＳｉＧｅ超格子がタイプ－Iの超格子構造またはタイプ－IIの超格子構造であるかを判定する際の原理について図２２を用いて説明する。励起光強度を変えることによって、光の吸収により生成される伝導帯の電子数および価電子帯の正孔数は変化する。しかし、電子と正孔とが同一の層に存在するタイプ－Ｉの超格子構造の場合、バンド構造およびフォトルミネッセンス・スペクトルの発光エネルギーはキャリア数にほとんど依存しない。
　これに対して、タイプ－IIの超格子構造の場合、電子と正孔とは互いに異なる層に分離して存在するため、それらはクーロン相互作用によって、異なる層の間の界面に引き寄せられる。この場合、界面付近においてバンドの曲がりが発生し、界面付近のキャリアは三角ポテンシャルの量子準位に存在する。強励起によってバンドの曲がりを急峻にすると、量子閉じ込め効果が強められ、量子準位が高エネルギー側にシフトする。従って、タイプ－IIの超格子構造の場合は、励起光強度の増大により、フォトルミネッセンス・スペクトルの発光エネルギーが高エネルギー側にシフトすることになる。
　ここで、Ｓｉ／ＳｉＧｅ超格子についてのフォトルミネッセンス・スペクトルの励起光強度依存性を調べたところ、Ｓｉ／Ｓｉ０．７Ｇｅ０．３超格子（タイプ－Iの超格子構造）では、励起光強度による発光エネルギーのピークシフトは観測されなかった。これに対して、Ｓｉ／Ｓｉ０．９Ｇｅ０．１超格子（タイプ－IIの超格子構造）では、ＳｉＧｅ（ＴＯ）ピークが強励起のもとで高エネルギー側にシフトしていた。このように、Ｓｉ／ＳｉＧｅ超格子のフォトルミネッセンス・スペクトルの励起光強度を調べることにより、Ｓｉ／ＳｉＧｅ超格子がタイプ－Iの超格子構造であるか、またはタイプ－IIの超格子構造であるかを判定することができる。なお、ＴＯは横波光学（Transverse Optical）モードを意味する。
　前述したように、ＳｉＧｅ層のＧｅ組成比を制御することにより、太陽電池に適するタイプ－IIの超格子構造のＳｉ／ＳｉＧｅ超格子を作製することができる。タイプ－IIの超格子構造のＳｉ／ＳｉＧｅ超格子を実現するためには、Ｓｉ／ＳｉＧｅ超格子におけるＳｉＧｅ層のＧｅ組成比は０．３未満であることが望ましい。
　また、前述したように、Ｓｉ層およびＳｉＧｅ層に不純物を導入すると、不純物の導入量に依存してＳｉ層およびＳｉＧｅ層のフェルミ準位が変化するため、バンドエンジニアリングが困難となる。さらに、Ｓｉ層およびＳｉＧｅ層の不純物濃度が高くなると、キャリアのライフタイムが低下する。これらのことから、Ｓｉ層およびＳｉＧｅ層には不純物を導入しないことが望ましい。
　なお、ＳｉＧｅ層に代えてＳｉＯ２層を用い、Ｓｉ層とＳｉＯ２層とを交互に積層した積層体を用いる場合にも、同様な多重量子井戸構造を有するものとすることができる。
　＜本実施の形態の主要な特徴と効果＞
　本実施の形態１に係る太陽電池セルにおいては、半導体基板ＳＵＢの表面ＴＳに、ナノピラーとしての複数のピラーＮＰが間隔を空けて配列されたナノピラーアレイが形成されている。これにより、３００～１０００ｎｍの波長領域における波長を有する太陽光について、太陽電池セルの表面での反射率を低減することができる。また、マルチエキシトン現象を利用するために必要となる４００ｎｍ以下の短波長領域での波長を有する太陽光を、より有効に活用することができる。つまり、太陽電池セルの光閉じ込め効果を向上させることができる。
　また、ピラーＮＰは、例えばシリコンからなる半導体層ＳＣＬと、半導体層ＳＣＬのバンドギャップと異なるバンドギャップを有する材料、すなわち例えばシリコンゲルマニウムなどの材料からなる材料層ＭＴＬとが積層された積層体ＬＢからなり、例えば１０～１２０ｎｍ程度の小さい直径ＤＭを有する。これにより、ピラーＮＰの内部において量子閉じ込め効果を向上させることができる。また、量子閉じ込め効果が向上することで、マルチエキシトン現象により、太陽電池セルの光電変換効率をさらに向上させることができる。そして、マルチエキシトン現象により光電変換効率が向上することで、キャリア数を増加させることができ、太陽電池特性における短絡電流、すなわち光照射時において短絡した時の電流を、増加させることができる。
　さらに、積層体ＬＢの側面の一部には、ｎ型の半導体ＳＣＮが形成されており、積層体ＬＢの側面の一部のうちｎ型の半導体ＳＣＮが形成されていない部分、すなわち積層体ＬＢの側面の他の部分には、ｐ型の半導体ＳＣＰが形成されている。半導体ＳＣＮは、積層体ＬＢの側面の一部に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されており、半導体ＳＣＰは、積層体ＬＢの側面の他の部分に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されている。このような構造により、半導体層ＳＣＬと材料層ＭＴＬとの界面でマルチエキシトン現象により生成されたキャリアを、半導体層ＳＣＬおよび材料層ＭＴＬの積層面に平行な方向に取り出すことができる。キャリアを積層面に平行な方向に取り出す場合、例えば半導体ＳＣＮが形成されておらず、例えばキャリアを、半導体基板に形成されたｎ型またはｐ型の半導体領域に向かって、積層面に垂直な方向に取り出す場合に比べ、キャリアが生成された位置からｎ型またはｐ型の半導体までの距離が短くなる。そのため、生成されたキャリアである電子と正孔が再結合してエキシトンが消滅することを防止または抑制することができ、生成されたキャリアを電子および正孔に高速に分離して取り出すことができる。
　これらのことから、本実施の形態１の太陽電池セルによれば、光閉じ込め効果および量子閉じ込め効果を確保しつつ、キャリアの取り出し効率を向上させることができる。
　（実施の形態２）
　実施の形態１では、円柱状の半導体ＳＣＮの周囲に円筒状の積層体ＬＢが円筒状に形成されていた。一方、実施の形態２では、半導体ＳＣＮと積層体ＬＢとは互いに隣り合う位置に配置されている。
　図２３は、実施の形態２の太陽電池セルの平面透視図である。図２４は、実施の形態２の太陽電池セルの断面図である。図２３は、絶縁膜ＩＮＳ（図２参照）、および、半導体膜ＳＣＦ２のうち上面部ＴＳＰ（図２参照）を透視した状態の太陽電池セルの平面透視図である。図２４は、図２３のＡ－Ａ線に沿った断面図である。なお、図２３および図２４は、図４～図１９と同様に、表面電極ＥＬＦが形成されている領域ＡＲ２（図２参照）を示しておらず、ピラーＮＰが形成されている領域ＡＲ１（図２参照）のみを示している。図２３および図２４に示すように、半導体基板ＳＵＢの表面ＴＳ内における積層体ＬＢ、半導体ＳＣＮ、および、半導体ＳＣＰの配置以外については、本実施の形態２の太陽電池セルは、実施の形態１の太陽電池セルと同様にすることができる。
　本実施の形態２では、実施の形態１と異なり、積層体ＬＢは、複数のピラーＮＰの各々に対応して互いに離れて形成されており、半導体基板ＳＵＢの表面に交差する方向、例えば表面ＴＳに垂直なＺ軸方向に延びる柱状に形成されている。また、半導体ＳＣＮは、積層体ＬＢに隣り合う位置で、半導体基板ＳＵＢの表面ＴＳに交差する方向、例えば表面ＴＳに垂直なＺ軸方向に延びる柱状に形成されている。この場合、半導体ＳＣＮは、ピラーＮＰの中心からずれた位置に配置されることになる。また、半導体ＳＣＮは、積層体ＬＢの側面に形成され、積層体ＬＢの側面に露出した複数の半導体層ＳＣＬ（図３参照）および複数の材料層ＭＴＬ（図３参照）のそれぞれと接続されている。
　半導体ＳＣＰは、積層体ＬＢ、および、積層体ＬＢと隣り合う位置に形成された半導体ＳＣＮを一体として囲む筒状に形成されている。そのため、半導体ＳＣＰは、積層体ＬＢの側面に形成され、積層体ＬＢの側面に露出した複数の半導体層ＳＣＬおよび複数の材料層ＭＴＬのそれぞれと接続されている。
　好適には、実施の形態１と同様に、半導体ＳＣＮの裏面ＢＳ側の端部が、半導体基板ＳＵＢの表面ＴＳに形成された孔ＣＨ２の内部に埋め込まれている。これにより、実施の形態１と同様に、半導体基板ＳＵＢのうち半導体ＳＣＮの下側に位置する部分で、左右両側の部分から、電荷保持膜ＣＴＦにより生成した空乏層が進展してきて繋がらないようにすることができる。したがって、半導体ＳＣＮから拡散層ＤＦＮを通って裏面電極ＥＬＲへ電子が流れる経路が遮断されないようにすることができる。
　また、隣り合う半導体ＳＣＮと積層体ＬＢとで形成される複合体ＣＯＭは、楕円柱状に形成されていてもよく、このとき、複合体ＣＯＭを一体として囲む半導体ＳＣＰも、楕円筒状に形成される。
　本実施の形態２の太陽電池セルの製造工程でも、図４～図１９を用いて説明した実施の形態１の太陽電池セルの製造工程と同様の工程を行うことができる。
　ただし、本実施の形態２では、図４および図５を用いて説明した工程において、半導体基板ＳＵＢの表面ＴＳ内で格子状に形成される溝ＧＲＤは、Ｘ軸方向の間隔およびＹ軸方向の間隔が互いに異なるように、すなわち長方格子状に形成される。そして、溝ＧＲＤにより矩形状に区画される複数の領域ＡＲ３の各々の内部で、孔ＣＨ１は、孔ＣＨ１の中心が、長方格子状に形成された溝ＧＲＤにより矩形状に区画される複数の領域ＡＲ３の中心から長辺方向にずれた位置に、形成される。また、孔ＣＨ１として、例えば四角柱状の孔が形成される。四角柱状の孔ＣＨ１とは、平面視で四角形状を有する孔である。
　このような配置により、図１４および図１５を用いて説明した工程と同様の工程において、積層膜ＬＦの酸化が進んだ時には、積層膜ＬＦおよび半導体ＳＣＮのうち、長方格子状に形成された溝ＧＲＤにより矩形状に区画された領域ＡＲ３の中心を中心とする楕円柱の部分が酸化されずに残る。一方、この楕円柱の部分以外の部分では積層膜ＬＦおよび半導体ＳＣＮが酸化されて酸化膜（図示は省略）となる。したがって、図１６および図１７を用いて説明した工程と同様の工程において、積層膜ＬＦおよび半導体ＳＣＮが酸化されて形成された酸化膜（図示は省略）を除去することで、隣り合う半導体ＳＣＮと積層体ＬＢとで形成される複合体ＣＯＭとして、楕円柱状の複合体ＣＯＭが形成される。その後、図１８および図１９を用いて説明した工程と同様の工程を行って半導体膜ＳＣＦ２を形成することで、楕円筒状の半導体ＳＣＰが形成される。
　本実施の形態２の太陽電池セルも、主要な特徴として実施の形態１の太陽電池セルの主要な特徴と同様の特徴を備えている。そのため、本実施の形態２の太陽電池セルも、実施の形態１の太陽電池セルの効果と同様の効果を有する。
　また、本実施の形態２の太陽電池セルでは、実施の形態１の太陽電池セルの効果に加えて、例えば以下の効果を有する。すなわち、本実施の形態２では、平面視において、楕円柱状のピラーＮＰを、半導体基板ＳＵＢの表面ＴＳ内で、Ｘ軸方向およびＹ軸方向に異なる間隔で配列させることができるので、異なる２つの波長を含むより広い波長領域における波長を有する太陽光について、太陽電池セルの表面での反射率を低減することができる。
　（実施の形態３）
　実施の形態１では、積層体ＬＢが、円柱状の半導体ＳＣＮの外周面を囲む円筒状に形成されていた。一方、実施の形態３では、積層体ＬＢが四角柱状に形成されており、四角柱状の積層体ＬＢの側面に半導体ＳＣＮが形成されている。
　図２５は、実施の形態３の太陽電池セルの平面図である。図２６～図２８は、実施の形態３の太陽電池セルの断面図である。図２６は、図２５のＡ－Ａ線に沿った断面図であり、図２７は、図２５のＢ－Ｂ線に沿った断面図であり、図２８は、図２５のＣ－Ｃ線に沿った断面図である。なお、図２５～図２８は、図２３および図２４と同様に、表面電極ＥＬＦが形成されている領域ＡＲ２（図２参照）を示しておらず、ピラーＮＰが形成されている領域ＡＲ１（図２参照）のみを示している。図２５～図２８に示すように、半導体基板ＳＵＢの表面ＴＳ内における積層体ＬＢ、半導体ＳＣＮ、および、半導体ＳＣＰの配置以外については、本実施の形態３の太陽電池セルは、実施の形態１の太陽電池セルと同様にすることができる。
　本実施の形態３では、積層体ＬＢは、側面ＳＳ１、側面ＳＳ１と交差する側面ＳＳ２、側面ＳＳ１と対向する側面ＳＳ３、および、側面ＳＳ２と対向する側面ＳＳ４を有し、表面ＴＳに交差する方向、例えば表面ＴＳに垂直なＺ軸方向に延びる四角柱状に形成されている。積層体ＬＢの側面ＳＳ１には、半導体ＳＣＮが形成されている。そのため、半導体ＳＣＮは、積層体ＬＢの側面ＳＳ１に露出した複数の半導体層ＳＣＬ（図３参照）および複数の材料層ＭＴＬ（図３参照）のそれぞれと接続されている。
　また、積層体ＬＢの側面ＳＳ３には、半導体ＳＣＰが形成されている。そのため、半導体ＳＣＰは、積層体ＬＢの側面ＳＳ３に露出した複数の半導体層ＳＣＬ（図３参照）および複数の材料層ＭＴＬ（図３参照）のそれぞれと接続されている。
　ピラーＮＰは、半導体基板ＳＵＢの表面ＴＳ内で、Ｘ軸方向およびＹ軸方向に２次元に配列されている。したがって、Ｙ軸方向に配列された複数のピラーＮＰをピラー列ＣＰ１～ＣＰ４と称するものとすると、ピラー列ＣＰ１～ＣＰ４がＸ軸方向に配列されている。
　図２５に示すように、半導体基板ＳＵＢのうちピラー列ＣＰ２とピラー列ＣＰ３との間に位置する部分の表面ＴＳ上には、ｎ型の半導体膜ＳＣＦ１が、Ｙ軸方向に延在するように形成されている。そして、この半導体膜ＳＣＦ１は、ピラー列ＣＰ２に含まれる複数のピラーＮＰの積層体ＬＢの側面ＳＳ３、および、ピラー列ＣＰ３に含まれる複数のピラーＮＰの積層体ＬＢの側面ＳＳ１にそれぞれ形成された複数の半導体ＳＣＮと、接続されているか、または、一体として形成されている。
　また、半導体基板ＳＵＢのうちピラー列ＣＰ１とピラー列ＣＰ２との間に位置する部分の表面ＴＳ上には、ｐ型の半導体膜ＳＣＦ２が、Ｙ軸方向に延在するように形成されている。そして、この半導体膜ＳＣＦ２は、ピラー列ＣＰ１に含まれる複数のピラーＮＰの積層体ＬＢの側面ＳＳ３、および、ピラー列ＣＰ２に含まれる複数のピラーＮＰの積層体ＬＢの側面ＳＳ１にそれぞれ形成された複数の半導体ＳＣＰと、接続されているか、または、一体として形成されている。
　図２５～図２８に示すように、ｐ型の半導体ＳＣＰが、ｉ型の半導体膜ＳＣＦ２の内部に電荷保持膜ＣＴＦ（図２参照）により誘起されたｐ型の半導体でなく、ｐ型の不純物が導入された半導体膜からなる場合には、電荷保持膜ＣＴＦとして機能する絶縁膜ＩＮＳ（図２参照）が形成されなくてもよい。あるいは、ｐ型の半導体ＳＣＰが、ｉ型の半導体膜ＳＣＦ２の内部に電荷保持膜ＣＴＦにより誘起されたｐ型の半導体からなる場合には、実施の形態１および実施の形態２と同様に、半導体膜ＳＣＦ２上に、電荷保持膜ＣＴＦとして機能する絶縁膜ＩＮＳを形成することができる。
　なお、図２５～図２８では図示を省略するが、実施の形態１と同様に、半導体基板ＳＵＢの表面ＴＳ内で互いに間隔を空けて、複数の表面電極ＥＬＦが設けられていてもよく、隣り合う表面電極ＥＬＦの間に複数のピラーＮＰが配置されていてもよい。複数の表面電極ＥＬＦは、複数の半導体ＳＣＰと接続された半導体膜ＳＣＦ２と電気的に接続されている。このとき、複数の表面電極ＥＬＦの各々に対応して互いに間隔を空けて拡散層ＤＦＰが形成されることになる。あるいは、ｐ型の拡散層ＤＦＰが形成されていなくてもよい。
　さらに、図２６～図２８に示すように、実施の形態１と同様に、半導体基板ＳＵＢの裏面ＢＳには拡散層ＤＦＮが形成されており、拡散層ＤＦＮを挟んで表面ＴＳと反対側には裏面電極ＥＬＲが形成されている。
　本実施の形態３の太陽電池セルは、一般的な太陽電池の製造方法、あるいは半導体装置の製造方法を用いて製造することができる。
　例えば、半導体基板ＳＵＢを準備し、半導体基板ＳＵＢ上に積層膜ＬＦを形成した後、Ｙ軸方向にそれぞれ延在する積層膜ＬＦからなる線部（図示は省略）を、Ｘ軸方向に間隔を空けて配列されるように形成する。次いで、隣り合う線部の間に形成された溝部の底面、溝部の両側面に、半導体膜ＳＣＦ１または半導体膜ＳＣＦ２を形成する。このとき、Ｘ軸方向に配列された溝部のそれぞれにおいて、交互に、すなわち一列おきに、半導体膜ＳＣＦ１または半導体膜ＳＣＦ２を形成する。その後、線部のうち、ピラーＮＰが形成される領域以外の領域に位置する部分をエッチングして除去する。これにより、図２５～図２８に示すように、積層膜ＬＦからなる四角柱状の積層体ＬＢが形成され、積層体ＬＢの一方の側面の半導体膜ＳＣＦ１からなる半導体ＳＣＮが形成され、積層体ＬＢの他方の側面の半導体膜ＳＣＦ２からなる半導体ＳＣＰが形成される。そして、積層体ＬＢ、半導体ＳＣＮおよび半導体ＳＣＰからなるピラーＮＰが形成される。
　また、例えば、ｎ型の拡散層ＤＦＮは、気相拡散や固相拡散によるか、または、イオン注入と活性化アニールの組み合わせにより形成することができる。また、表面電極ＥＬＦおよび裏面電極ＥＬＲは、印刷法によるか、または、ＣＶＤ法、スパッタリング法、もしくは、蒸着法等の成膜法と、フォトリソグラフィー技術およびエッチング技術とを組み合わせることにより、形成することができる。
　本実施の形態３の太陽電池セルも、主要な特徴として実施の形態１の太陽電池セルの主要な特徴と同様の特徴を備えている。そのため、本実施の形態３の太陽電池セルも、実施の形態１の太陽電池セルの効果と同様の効果を有する。
　また、本実施の形態３の太陽電池セルでは、実施の形態１の太陽電池セルの効果に加えて、以下の効果を有する。すなわち、本実施の形態３では、積層膜ＬＦ（図５参照）に孔ＣＨ１（図５参照）および溝ＧＲＤ（図５参照）を形成する工程を有する実施の形態１の製造工程に比べ、一般的な太陽電池の製造方法、あるいは半導体装置の製造方法を用いて製造することができるので、高歩留まりで安定して製造することができる。
　なお、実施の形態１～実施の形態３では、半導体基板１の導電型をｎ型とする場合について説明したが、半導体基板ＳＵＢの導電型をｐ型とする場合でも、半導体ＳＣＮの導電型をｐ型とし、半導体ＳＣＰの導電型をｎ型とすることで、同様の効果が得られる。また、実施の形態１～実施の形態３では、半導体基板として単結晶基板を用いる場合について説明したが、半導体基板として多結晶基板を用いる場合も、同様の効果が得られる。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　例えば、実施の形態１～実施の形態３では、ナノピラー構造を有する半導体基板を、太陽電池セルに適用した例について説明した。しかし、実施の形態１～実施の形態３のナノピラー構造を有する半導体基板は、太陽光を電気に変換する太陽電池に限らず、各種の波長の光を光電変換するための各種の光電変換素子に適用可能である。
　本発明は、太陽電池セルに適用して有効である。
ＡＲ１～ＡＲ３　領域
ＢＳ　裏面（第２主面）
ＣＨ１、ＣＨ２　孔
ＣＯＭ　複合体
ＣＰ１～ＣＰ４　ピラー列
ＣＴＦ　電荷保持膜
ＤＦＮ、ＤＦＰ　拡散層
ＤＭ　直径
ＥＬＦ　表面電極
ＥＬＲ　裏面電極
ＧＲＤ　溝
ＨＭ　ハードマスク
ＨＴ　高さ
ＩＦ１、ＩＦ２　絶縁膜
ＩＮＳ　絶縁膜
ＬＢ　積層体
ＬＦ　積層膜
ＭＴＬ　材料層
ＮＰ　ピラー
ＯＦ　酸化膜
ＳＣＦ１、ＳＣＦ２　半導体膜
ＳＣＬ　半導体層
ＳＣＮ、ＳＣＰ　半導体
ＳＰ　距離
ＳＳ１～ＳＳ４　側面
ＳＵＢ　半導体基板
ＴＳ　表面（第１主面）
ＴＳＰ　上面部
 

Claims (15)

  1. 　第１主面と、前記第１主面と反対側の第２主面とを有し、第１導電型の半導体基板と、
    　前記半導体基板の前記第１主面内で間隔を空けて形成された複数の柱部と、
    　を有し、
    　前記複数の柱部の各々は、
    　半導体からなる第１層と、前記第１層のバンドギャップと異なるバンドギャップを有する第２層とが、前記半導体基板の前記第１主面上に交互に積層された積層部と、
    　前記積層部の側面の一部に形成され、前記第１導電型の半導体からなる第１半導体部と、
    　前記積層部の側面の他の部分に形成され、前記第１導電型と異なる第２導電型の半導体からなる第２半導体部と、
    　を含み、
    　前記第１半導体部は、前記積層部の側面の一部に露出した複数の前記第１層および複数の前記第２層のそれぞれと接続されており、
    　前記第２半導体部は、前記積層部の側面の他の部分に露出した複数の前記第１層および複数の前記第２層のそれぞれと接続されている、太陽電池セル。
  2. 　請求項１記載の太陽電池セルにおいて、
    　前記複数の柱部の表面を含めて前記半導体基板の前記第１主面上に形成された第１絶縁膜を有する、太陽電池セル。
  3. 　請求項２記載の太陽電池セルにおいて、
    　前記半導体基板の前記第１主面に形成され、前記第２導電型の第１半導体領域と、
    　前記半導体基板の前記第２主面に形成され、前記第１導電型の第２半導体領域と、
    　前記半導体基板の前記第１主面上に形成され、前記第１半導体領域と電気的に接続された第１電極と、
    　前記半導体基板の前記第２主面上に形成され、前記第２半導体領域と電気的に接続された第２電極と、
    　を有し、
    　前記第１半導体部は、前記半導体基板と接続されており、
    　前記第２半導体部は、前記第１半導体領域と接続されている、太陽電池セル。
  4. 　請求項１記載の太陽電池セルにおいて、
    　前記第１層は、シリコンからなり、
    　前記第２層は、シリコンゲルマニウムからなる、太陽電池セル。
  5. 　請求項１記載の太陽電池セルにおいて、
    　前記第１層は、シリコンからなり、
    　前記第２層は、酸化シリコンからなる、太陽電池セル。
  6. 　請求項１記載の太陽電池セルにおいて、
    　複数の前記第１層および複数の前記第２層のそれぞれの厚さが１０ｎｍ以下である、太陽電池セル。
  7. 　請求項１記載の太陽電池セルにおいて、
    　前記複数の柱部の各々の直径が１０～１２０ｎｍである、太陽電池セル。
  8. 　請求項２記載の太陽電池セルにおいて、
    　前記第１導電型がｎ型であるときは、前記第１絶縁膜は負の電荷を有し、前記第１導電型がｐ型であるときは、前記第１絶縁膜は正の電荷を有し、
    　前記第２半導体部は、イントリンシック状態の半導体の内部で前記第１絶縁膜により誘起された前記第２導電型の半導体からなる、太陽電池セル。
  9. 　請求項１記載の太陽電池セルにおいて、
    　前記第１半導体部は、前記半導体基板の前記第１主面に交差する第１方向に延びる円柱状に形成されており、
    　前記積層部は、円柱状の前記第１半導体部の外周面を囲む円筒状に形成されており、
    　前記第２半導体部は、円筒状の前記積層部の外周面を囲む円筒状に形成されており、
    　前記第１半導体部は、円筒状の前記積層部の内周面に形成され、前記積層部の内周面に露出した複数の前記第１層および複数の前記第２層のそれぞれと接続されており、
    　前記第２半導体部は、円筒状の前記積層部の外周面に形成され、前記積層部の外周面に露出した複数の前記第１層および複数の前記第２層のそれぞれと接続されている、太陽電池セル。
  10. 　請求項９記載の太陽電池セルにおいて、
    　円柱状の前記第１半導体部の前記第２主面側の端部が、前記半導体基板の前記第１主面に形成された孔部に埋め込まれている、太陽電池セル。
  11. 　請求項１記載の太陽電池セルにおいて、
    　前記積層部は、多重量子井戸構造を有する、太陽電池セル。
  12. 　請求項１記載の太陽電池セルにおいて、
    　前記積層部は、前記半導体基板の前記第１主面に交差する第１方向に延びる柱状に形成されており、
    　前記第１半導体部は、前記積層部に隣り合う位置に、前記第１方向に延びる柱状に形成されており、
    　前記第２半導体部は、前記積層部および前記積層部と隣り合う位置に形成された前記第１半導体部を一体として囲む筒状に形成されている、太陽電池セル。
  13. 　請求項１記載の太陽電池セルにおいて、
    　前記積層部は、第１側面、前記第１側面と交差する第２側面、前記第１側面と対向する第３側面、および、前記第２側面と対向する第４側面を有し、前記半導体基板の前記第１主面に交差する第１方向に延びる四角柱状に形成されており、
    　前記第１半導体部は、前記積層部の前記第１側面に形成され、前記積層部の前記第１側面に露出した複数の前記第１層および複数の前記第２層のそれぞれと接続されており、
    　前記第２半導体部は、前記積層部の前記第３側面に形成され、前記積層部の前記第３側面に露出した複数の前記第１層および複数の前記第２層のそれぞれと接続されている、太陽電池セル。
  14. 　（ａ）第１主面と、前記第１主面と反対側の第２主面とを有し、第１導電型の半導体基板を準備する工程、
    　（ｂ）前記半導体基板の前記第１主面上に、半導体からなる第１層と、前記第１層のバンドギャップと異なるバンドギャップを有する第２層とが交互に積層された積層膜を形成する工程、
    　（ｃ）前記積層膜上に第１絶縁膜を形成する工程、
    　（ｄ）前記第１絶縁膜および前記積層膜を貫通して前記半導体基板に達する溝部を、前記半導体基板の前記第１主面内で格子状に形成し、格子状の前記溝部により矩形状に区画される複数の領域の各々の内部で、前記第１絶縁膜および前記積層膜を貫通して前記半導体基板に達する円柱状の第１孔部を形成する工程、
    　（ｅ）前記第１孔部の側面、前記第１孔部の底面、および、前記第１絶縁膜の表面に、第２絶縁膜を形成し、前記溝部の内部を前記第２絶縁膜で埋める工程、
    　（ｆ）異方性エッチングを行い、前記積層膜上の前記第１絶縁膜、および、前記第１孔部の側面の前記第２絶縁膜を残しつつ、前記第１孔部の底面の前記第２絶縁膜を除去する工程、
    　（ｇ）前記（ｆ）工程の後、前記積層膜上の前記第１絶縁膜、および、前記第１孔部の側面の前記第２絶縁膜をマスクとして前記半導体基板の前記第１主面をエッチングし、前記第１孔部と連通する第２孔部を、前記半導体基板の前記第１主面に形成する工程、
    　（ｈ）前記（ｇ）工程の後、前記積層膜上の前記第１絶縁膜、および、前記第１孔部の側面の前記第２絶縁膜を除去する工程、
    　（ｉ）前記（ｈ）工程の後、前記第２孔部の内部、前記第１孔部の内部、および、前記積層膜上に、前記第１導電型の第１半導体膜を形成する工程、
    　（ｊ）前記（ｉ）工程の後、前記第１孔部および前記第２孔部の外部の前記第１半導体膜を除去し、前記第１孔部および前記第２孔部に埋め込まれた前記第１半導体膜からなる円柱状の第１半導体部を形成する工程、
    　（ｋ）前記（ｊ）工程の後、前記溝部内の前記第２絶縁膜を除去する工程、
    　（ｌ）前記（ｋ）工程の後、前記積層膜のうち、円柱状の前記第１半導体部の外周面を囲む円筒状の部分以外の部分を酸化する工程、
    　（ｍ）前記積層膜のうち、前記（ｌ）工程にて酸化された部分を除去することで、前記積層膜のうち、円柱状の前記第１半導体部の外周面を囲む円筒状の部分からなる積層部を形成する工程、
    　（ｎ）円筒状の前記積層部の外周面に、前記第１導電型と異なる第２導電型の第２半導体部を形成する工程、
    　を有し、
    　前記（ｍ）工程では、前記第１半導体部が、円筒状の前記積層部の内周面に露出する複数の前記第１層および複数の前記第２層のそれぞれと接続されるように、前記積層部を形成し、
    　前記（ｎ）工程では、前記第２半導体部が、円筒状の前記積層部の外周面に露出した複数の前記第１層および複数の前記第２層のそれぞれと接続されるように、前記第２半導体部を形成し、前記第１半導体部、前記積層部および前記第２半導体部からなる柱部を、前記半導体基板の前記第１主面内で、間隔を空けて複数形成する、太陽電池セルの製造方法。
  15. 　請求項１４記載の太陽電池セルの製造方法において、
    　前記（ｎ）工程は、
    　（ｎ１）前記積層部の表面を含めて前記半導体基板の前記第１主面上に、イントリンシック状態の第２半導体膜を形成する工程、
    　（ｎ２）前記第２半導体膜上に、第３絶縁膜を形成する工程、
    　を含み、
    　前記（ｎ２）工程では、前記第１導電型がｎ型であるときは、負の電荷を有する前記第３絶縁膜を形成し、前記第１導電型がｐ型であるときは、正の電荷を有する前記第３絶縁膜を形成し、前記第２半導体膜の内部で前記第３絶縁膜により誘起された前記第２導電型の半導体からなる前記第２半導体部を形成する、太陽電池セルの製造方法。
     
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