WO2014192348A1 - 半導体装置 - Google Patents

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transistor
terminal
die pad
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知稔 佐藤
栄治 荻野
池谷　直泰
敏 森下
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a plurality of field effect transistors are cascode-connected.
  • FIGS. 9 and 10 show a conventional semiconductor device 900.
  • FIG. 9 is a side view of the semiconductor device 900
  • FIG. 10 is a top view of the semiconductor device 900.
  • the semiconductor device 900 includes a cascode-connected normally-on type MOSFET (metal-oxide-semiconductor field-effect transistor) 302 and a normally-off type MOSFET 303.
  • the normally-on type MOSFET 302 is a horizontal device
  • the normally-off type MOSFET 303 is a vertical device.
  • the normally-on type MOSFET 302 is die-bonded on the substrate 301 with the surface on which the source terminal 305, the drain terminal 306, and the gate terminal 307 are formed facing up.
  • the normally-off MOSFET 303 is die-bonded on the substrate 301 with the surface on which the source terminal 310 and the gate terminal 311 are formed facing up and the surface on which the drain terminal 312 is formed facing down.
  • a gate terminal 311 of the normally-off type MOSFET 303 is bonded to an external extraction terminal (gate input terminal) 321 through an Al wire 320.
  • the gate terminal 307 of the normally-on type MOSFET 302 is bonded to an external extraction terminal (GND terminal) 318 via an Al wire 322.
  • the source terminal 305 of the normally-on type MOSFET 302 is bonded to the terminal 313 of the substrate 301 via the Al wire 315.
  • the drain terminal 312 of the normally-off MOSFET 303 is electrically connected to the terminal 313.
  • the drain terminal 306 of the normally-on type MOSFET 302 is bonded to an external extraction terminal (output terminal) 319 on the substrate 301 via an Al wire 316.
  • the source terminal 310 of the normally-off type MOSFET 303 is bonded to an external extraction terminal (GND terminal) 318 via an Al wire 317.
  • the semiconductor device 900 In the semiconductor device 900, a relatively high parasitic inductance is generated in the cascode connection circuit due to the Al wires 315, 316, 317, 320, and 322. As a result, there is a problem that the impedance of the entire circuit is increased. In the semiconductor device 900, since the normally-on type MOSFET 302 and the normally-off type MOSFET 303 are arranged side by side on the substrate 301, the area of the substrate 301 must be large. Therefore, the semiconductor device 900 has a problem that it is difficult to incorporate into the device or the number that can be mounted on the device is small.
  • Patent Document 1 discloses a semiconductor device including a first semiconductor chip and a second semiconductor chip.
  • the first semiconductor chip and the second semiconductor chip are stacked on the substrate, and are flip-chip bonded to the electrode of the substrate through the conductive bump, thereby reducing the inductance of the circuit. Yes.
  • the inductance of the connection portion between the first semiconductor chip and the second semiconductor chip, the substrate, and the external connection terminal is important.
  • the first semiconductor chip and the second semiconductor chip are connected to the substrate and the external connection terminals via the conductive bumps. Since the inductance of the conductive bump is large, the semiconductor device has a problem that it is not possible to sufficiently reduce the inductance that is important for the operation of the circuit.
  • the present invention has been made in view of the above-described problems, and the problem is that a semiconductor device or the like that can reduce inductance that is most important in the operation of a cascode connection circuit and improve the operation performance of the circuit. Is to provide.
  • a semiconductor device includes a gate electrode and a drain as one of the plurality of field effect transistors in a semiconductor device in which a plurality of field effect transistors are cascode-connected.
  • a normally-off field effect transistor having a first main surface on which an electrode is formed and a second main surface on which a source electrode is formed, and a first main surface in contact with the second main surface of the normally-off field effect transistor
  • a die pad having a main surface and also serving as a source terminal of the semiconductor device.
  • the present invention it is possible to reduce the inductance that is most important in the operation of the cascode connection circuit and to improve the operation performance of the circuit.
  • FIG. 2 is a side view of the semiconductor device shown in FIG. 1.
  • FIG. 2 is a circuit diagram of the semiconductor device shown in FIG. 1. It is a top view which shows the structure of the semiconductor device which concerns on other embodiment of this invention. It is a top view which shows the structure of the semiconductor device which concerns on other embodiment of this invention.
  • FIG. 6 is a side view of the semiconductor device shown in FIG. 5. It is a top view which shows the structure of the semiconductor device which concerns on other embodiment of this invention.
  • FIG. 10 is a plan view of the conventional semiconductor device shown in FIG. 9.
  • Embodiment 1 Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS.
  • FIGS. 1 and 2 are a plan view and a side view of the semiconductor device 100.
  • the conductive member 133, the conductive member 134, and the second terminal 104 are not shown.
  • a semiconductor device 100 includes a normally-on field effect transistor 101 (hereinafter simply referred to as transistor 101), a normally-off field effect transistor 102 (hereinafter simply referred to as transistor 102), and a first terminal 103. (Drain terminal DT), second terminal 104 (gate terminal GT), die pad 105, and sealing member 106 are provided.
  • the transistor 101 has a higher withstand voltage than the transistor 102.
  • the transistor 101 may be a GaN-MOSFET, for example.
  • the transistor 102 may be, for example, a Si-MOSFET.
  • the die pad 105 only needs to be formed of a conductive material, and is not limited to other conditions.
  • the sealing member 106 is made of, for example, resin.
  • the transistor 101 and the transistor 102 are cascode-connected.
  • the transistor 101 and the transistor 102 are disposed on the die pad 105 and sealed with a sealing member 106.
  • a part of the lower surface of the die pad 105 also serves as the source terminal ST of the semiconductor device 100.
  • the upper surface and the lower surface of the transistor 101 are referred to as a first main surface S1 and a second main surface S4, respectively.
  • the upper surface and the lower surface of the transistor 102 are referred to as a first main surface S2 and a second main surface S5, respectively.
  • the upper surface and the lower surface of the die pad 105 are referred to as a first main surface S3 and a second main surface S6, respectively.
  • a source electrode 110, a gate electrode 111, and a drain electrode 112 are arranged on the first main surface S1 of the transistor 101.
  • the gate electrode 121 and the drain electrode 122 are disposed on the first main surface S2 of the transistor 102.
  • the source electrode 120 is disposed on the second main surface S5 of the transistor 102. Note that in FIG. 1, for convenience of explanation, the source electrode 120 is illustrated as being formed on part of the back surface (second main surface S5) of the transistor 102; however, the entire back surface of the transistor 102 is the source electrode. Even if it becomes 120, it is not contrary to the meaning of the present invention.
  • the source electrode 110 disposed on the first main surface S1 of the transistor 101 and the drain electrode 122 disposed on the first main surface S2 of the transistor 102 are electrically connected by a conductor 131.
  • the drain electrode 112 disposed on the first main surface of the transistor 101 and the first terminal 103 are electrically connected by a conductor 132.
  • the gate electrode 121 disposed on the first main surface S2 of the transistor 102 and the second terminal 104 are electrically connected by a conductive member 133.
  • the gate electrode 111 disposed on the first main surface S1 of the transistor 101 and the first main surface S3 of the die pad 105 are electrically connected by a conductive member 134.
  • the source electrode 120 on the second main surface S5 of the transistor 102 and the first main surface S3 of the die pad 105 are electrically connected.
  • the first main surface S3 of the die pad 105 and the second main surface S5 of the transistor 102 are opposed to and in contact with each other. Further, the first main surface S3 of the die pad 105 and the second main surface S4 of the transistor 101 are opposed to and in contact with each other.
  • the second main surface S4 of the transistor 101 is die-bonded on the first main surface S3 of the die pad 105 with solder or the like.
  • the solder has a function of die-bonding the transistor 101 to the die pad 105 and also a function of electrically connecting the transistor 101 and the die pad 105.
  • a conductive paste having high die bond performance may be used instead of solder.
  • the second main surface S5 of the transistor 102 is die-bonded on the first main surface S3 of the die pad 105 using a thermally conductive die bond material. Since the die bond material has thermal conductivity, heat generated in the transistor 102 can be radiated to the die pad 105. Note that since the transistor 102 and the die pad 105 do not need to be electrically connected to each other, the die bonding material may not have conductivity.
  • FIG. 3 is a circuit diagram of the circuit EC.
  • the circuit EC includes a transistor 101, a transistor 102, a drain terminal DT (ie, the first terminal 103), a gate terminal GT (ie, the second terminal 104), and a source terminal ST (ie, the die pad 105). Second main surface S6).
  • the parasitic inductances 12, 13, 15, 24, 25, and 26 are inductances generated so as to be parasitic on the circuit EC when the elements are electrically connected to each other to form the circuit EC. That is, the parasitic inductances 12, 13, 15, 24, 25, and 26 are schematically represented in FIG. 3 using the circuit symbol of the coil, but are not coils that are actively placed in the circuit EC. .
  • the parasitic inductances 12, 13, 15, 24, 25, and 26 are generally approximately 1 nanohenry to a few dozen nanohenries. Details of each of the parasitic inductances 12, 13, 15, 24, 25, and 26 will be described below.
  • Parasitic inductance 12 is the inductance of the conductor 131 that connects the source electrode 110 of the transistor 101 and the drain electrode 122 of the transistor 102.
  • the parasitic inductance 13 is an inductance that the conductor 132 that electrically connects the drain electrode 112 of the transistor 101 and the first terminal 103 (drain terminal DT).
  • the parasitic inductance 15 is an inductance that the conductive member 134 that electrically connects the gate electrode 111 of the transistor 101 and the branch point 27 has.
  • the branch point 27 is a point where the circuit EC branches into a current path passing through the source electrode 120 of the transistor 102, the gate electrode 111 of the transistor 101, or the second main surface S6 (source terminal ST) of the die pad 105. is there.
  • the branch point 27 exists on the first main surface S3 of the die pad 105.
  • the parasitic inductance 24 is an inductance of the conductive member 133 that electrically connects the gate electrode 121 of the transistor 102 and the second terminal 104 (gate terminal GT).
  • the parasitic inductance 25 is an inductance that a connection portion between the second main surface S5 of the transistor 102 and the first main surface S3 of the die pad 105 has.
  • the parasitic inductance 26 is an inductance between the second main surface S6 (source terminal ST) of the die pad 105 and the branch point 27.
  • the current mainly flows from the drain terminal DT to the source terminal via the parasitic inductance 13, transistor 101, parasitic inductance 12, transistor 102, parasitic inductance 25, branch point 27, and parasitic inductance 26 in this order. Flows up to 5.
  • the counter electromotive voltage generated in the circuit EC by the parasitic inductances 12, 13, 15, 25, and 26 is obtained by multiplying the value of each parasitic inductance by the current change rate. Therefore, in the circuit EC, the back electromotive force generated in the circuit EC by the parasitic inductances 12, 13, 15, 25, and 26 increases as the main current change rate increases. For example, when a current of 100 A flows through the circuit EC as a rectangular wave signal of about 1 MHz, there is a change of 100 A per 10 nanoseconds in the circuit EC. That is, the rate of change of current in the circuit EC is 10 10 A / second. In this case, even if the parasitic inductances 12, 13, 25, and 26 are only 1 nanohenry, a back electromotive force of 10 V is generated in the circuit EC. Such a large back electromotive force may affect the operation of the circuit EC.
  • the transistor 102 is mainly responsible for controlling the semiconductor device 100. Therefore, the back electromotive force applied to the source electrode 120 of the transistor 102 has a particularly large influence on the operation of the circuit EC.
  • This counter electromotive force is generated in the parasitic inductances 25 and 26 (see FIG. 3).
  • the counter electromotive force generated in the parasitic inductances 25 and 26 acts to substantially lower the voltage applied to the gate electrode 121 of the transistor 102. Therefore, when the back electromotive force generated by the parasitic inductances 25 and 26 reaches the threshold value, the on / off state of the transistor 102 is inverted. As a result, the circuit EC malfunctions. Therefore, the rate of change of the current in the circuit EC needs to be suppressed so that the counter electromotive force generated by the parasitic inductances 25 and 26 does not exceed the threshold value of the transistor 102.
  • the source electrode 120 disposed on the second main surface S5 of the transistor 102 and the first main surface S3 of the die pad 105 are in contact with each other.
  • the second main surface S ⁇ b> 6 (part of) of the die pad 105 serves as the source terminal ST of the semiconductor device 100. Therefore, the parasitic inductance 25 is an inductance generated at a connection portion between the second main surface S5 of the transistor 102 and the first main surface S3 of the die pad 105.
  • the parasitic inductance 26 is an inductance generated between the first main surface S3 and the second main surface S6 of the die pad 105.
  • the parasitic inductance 25 and the parasitic inductance 26 are determined from the thickness of the connection portion between the second main surface S5 of the transistor 102 and the first main surface S3 of the die pad 105 and the thickness of the die pad 105.
  • the parasitic inductances 25 and 26 are generally proportional to the distance through which the current flows. Both the thickness of the connecting portion and the thickness of the die pad 105 are sufficiently small with respect to the length of the semiconductor device 100 in a direction parallel to the first main surface S3 of the die pad 105 (hereinafter referred to as a reference direction). Therefore, the parasitic inductance 25 and the parasitic inductance 26 are also small.
  • the circuit EC can operate stably.
  • the back electromotive force generated in the parasitic inductances 25 and 26 is applied to the source electrode 120 of the transistor 102.
  • a counter electromotive force generated in the parasitic inductances 15 and 26 is applied to the gate electrode 111 of the transistor 101.
  • the parasitic inductance 15 is an inductance between the gate electrode 111 of the transistor 101 and the branch point 27.
  • the parasitic inductance 25 is an inductance that a connection portion between the second main surface S5 of the transistor 102 and the first main surface S3 of the die pad 105 has. As can be seen from FIGS.
  • the length from the gate electrode 111 to the branch point 27 (that is, the length of the conductive member 134) is from the second main surface S5 of the transistor 102 to the first main surface of the die pad 105. It is longer than the length up to S3. Therefore, there is a high possibility that the counter electromotive force generated in the parasitic inductance 15 is larger than the counter electromotive force generated in the parasitic inductance 25. Therefore, the back electromotive force applied to the gate electrode 111 of the transistor 101 is likely to be larger than the back electromotive force applied to the source electrode 120 of the transistor 102. Therefore, the withstand voltage of the transistor 101 is preferably larger than the withstand voltage of the transistor 102 so that the on / off state of the transistor 101 is not reversed by the counter electromotive force.
  • FIG. 4 is a plan view of the semiconductor device 200. Note that the configuration of the semiconductor device 200 viewed from the side is the same as the configuration of the semiconductor device 100 shown in FIG.
  • the semiconductor device 200 includes a normally-off field effect transistor 202 (hereinafter referred to as a transistor 202) instead of the normally-off field effect transistor 102 in the configuration of the semiconductor device 100 of the above embodiment. Yes. Further, the members wired by the conductive member 134 are different between the semiconductor device 200 and the semiconductor device 100. Other configurations of the semiconductor device 200 are the same as those of the semiconductor device 100.
  • the electric circuit formed in the semiconductor device 200 is the same as the circuit EC of the semiconductor device 100 shown in FIG.
  • a surface source electrode 120 a is provided on the first main surface S ⁇ b> 2 of the transistor 202.
  • the surface source electrode 120a on the first main surface S2 of the transistor 202 and the source electrode 120 on the second main surface S5 are electrically connected.
  • a branch point 27 (see FIG. 3) between the gate electrode 111 of the transistor 101, the source electrode 120 of the transistor 202, and the second main surface S6 (source terminal ST) of the die pad 105. Existing.
  • the parasitic inductance 25 depends on the thickness of the die pad 105 from the second main surface S 6 of the die pad 105 to the branch point 27 and the thickness of the transistor 202.
  • the parasitic inductance 26 is the thickness of the connection portion between the second main surface S5 of the transistor 202 and the die pad 105. Depends on.
  • the thickness of the connection portion and the thickness of the die pad 105 are both sufficiently smaller than the length of the semiconductor device 200 in the reference direction.
  • the thickness of the transistor 202 is also sufficiently smaller than the length of the semiconductor device 200 in the reference direction. Therefore, the parasitic inductance 25 and the parasitic inductance 26 are also small.
  • the circuit EC of the semiconductor device 200 can operate stably.
  • FIGS. 5 and 6 are a plan view and a side view of the semiconductor device 300.
  • the package mounting structure of the semiconductor device 300 is different from that of the semiconductor device 100 of the above embodiment.
  • the semiconductor device 300 includes a first terminal 203 (drain terminal DT) and a second terminal 204 (gate) instead of the first terminal 103 and the second terminal 104 in the configuration of the semiconductor device 100.
  • Terminal GT Other configurations of the semiconductor device 300 are the same as those of the semiconductor device 100.
  • An electric circuit formed in the semiconductor device 300 is the same as the circuit EC of the semiconductor device 100 shown in FIG.
  • the first terminal 203 and the second terminal 204 are different in positional relationship with respect to each element on the die pad 105 from those of the first terminal 103 and the second terminal 104.
  • the shape of the first terminal 203 is different from the shape of the first terminal 103 of the semiconductor device 100 (see FIGS. 1 and 2).
  • the positions of the first terminal 203 and the second terminal 204 may be determined based on the position of the transistor 101 and the transistor 202 on the die pad 105 and the position of each element on the transistor 101 and the transistor 102.
  • the positions of the first terminal 203 and the second terminal 204 may be determined so that the parasitic inductance of the circuit EC of the semiconductor device 300 becomes small as follows.
  • the distance between the second terminal 204 of the semiconductor device 300 and the gate electrode 121 is shorter than the distance between the second terminal 104 of the semiconductor device 100 and the gate electrode 121. Yes. Therefore, the length of the conductive member 133 that connects the second terminal 204 and the gate electrode 121 is shorter than the length of the conductive member 133 in the semiconductor device 100. Note that as shown in FIG. 6, the length of the conductor 132 that connects the first terminal 203 and the drain electrode 112 is also different from the length of the conductor 132 in the semiconductor device 100.
  • the length of the conductive member 133 can be shortened compared to the configuration of the semiconductor device 100. Therefore, the parasitic inductance 24 depending on the length of the conductive member 133 is reduced.
  • the parasitic inductance 24 of the semiconductor device 300 is smaller than the parasitic inductance 24 of the semiconductor device 100. Further, in the semiconductor device 300, the parasitic inductance 25 and the parasitic inductance 26 are small as in the semiconductor device 100 of the embodiment. Accordingly, since the back electromotive force generated in the circuit EC of the semiconductor device 300 is small, the circuit EC of the semiconductor device 300 can operate stably.
  • the first terminals 203 are concentrated on the lower surface side of the semiconductor device 300.
  • the second terminals 204 are also concentrated on the lower surface side of the semiconductor device 300. Therefore, in the configuration of the semiconductor device 300, the distance between the first terminal 203 and the drain electrode 112 and the distance between the second terminal 204 and the gate electrode 121 are compared with the configurations of the semiconductor devices 100 and 200. The distance can be reduced. Thereby, (i) Since the length of the conductor 132 and the conductive member 133 can be reduced, the parasitic inductances 13 and 24 depending on these lengths can be reduced. Further, (ii) the semiconductor device 300 can be reduced in size.
  • the first terminal 103 extends in a direction orthogonal to the side surface of the die pad 105 (a direction away from the die pad 105). It extends in a direction parallel to the direction. Therefore, the semiconductor device 300 can be made smaller than the semiconductor device 100.
  • the size of the semiconductor device 300 is 7 mm ⁇ 6 mm (in the semiconductor device 100, the first terminal 103 and the second terminal 104 are sealed). Although protruding out of the member 106, in the semiconductor device 300, the first terminal 203 and the second terminal 204 are accommodated in the sealing member 106).
  • FIG. 7 is a plan view of the semiconductor device 400. Note that the configuration of the semiconductor device 400 viewed from the side is the same as the configuration of the semiconductor device 300 illustrated in FIG. 6.
  • the semiconductor device 400 includes a normally-off field effect transistor 202 (hereinafter referred to as a transistor 202) instead of the normally-off field effect transistor 102 in the configuration of the semiconductor device 300 of the embodiment. Yes. Further, the members wired by the conductive member 134 are different between the semiconductor device 400 and the semiconductor device 300. Other configurations of the semiconductor device 400 are the same as those of the semiconductor device 300. Further, an electric circuit formed in the semiconductor device 400 is similar to the circuit EC of the semiconductor device 100 illustrated in FIG.
  • a surface source electrode 120a is provided on the upper surface (first main surface S2) of the transistor 202. Further, in the transistor 202, a branch point 27 (see FIG. 3) between the gate electrode 111 of the transistor 101, the source electrode 120 of the transistor 102, and the second main surface S6 (source terminal ST) of the die pad 105. Is present.
  • the parasitic inductance 25 is equal to the thickness of the die pad 105 from the second main surface S 6 of the die pad 105 to the branch point 27 and the transistor 202, as in the configuration of the semiconductor device 200 of the above embodiment.
  • the parasitic inductance 26 is the thickness of the connection portion between the second main surface S5 of the transistor 202 and the die pad 105.
  • the length of the conductive member 133 is short as in the configuration of the semiconductor device 300 of the above embodiment.
  • the parasitic inductance 25 and the parasitic inductance 26 of the semiconductor device 400 are as small as the parasitic inductance 25 and the parasitic inductance 26 of the semiconductor device 200. Furthermore, the parasitic inductance 24 of the semiconductor device 400 is as small as the parasitic inductance 24 of the semiconductor device 300 of the embodiment.
  • the circuit EC of the semiconductor device 400 can operate stably.
  • FIG. 8 is a side view of the electronic device 500.
  • the electronic device 500 includes the semiconductor device 100 and the product substrate 501 of the above embodiment.
  • the semiconductor device 100 is mounted on a product substrate 501.
  • the electronic apparatus 500 may include the semiconductor device 200, 300, or 400 instead of the semiconductor device 100.
  • a wiring layer 502 having the same potential as the source terminal ST of the semiconductor device 100 is formed on the product substrate 501.
  • a land 504 connected to the second main surface S6 (source terminal ST) of the die pad 105 and a land 503 connected to the first terminal 103 (drain terminal DT) are formed. Has been.
  • Parasitic inductances 25 and 26 that cause back electromotive force applied to the source electrode 120 (see FIGS. 1 and 2) disposed on the second main surface S5 of the transistor 102 are transmitted from the source electrode 120 to the source terminal ST.
  • Distance that is, the thickness of the die pad 105. Since the thickness of the die pad 105 is sufficiently small with respect to the length of the semiconductor device 100 in the reference direction, the parasitic inductances 25 and 26 depending on these thicknesses are also small.
  • the electronic device 500 includes the semiconductor device 300 instead of the semiconductor device 100, the parasitic inductances 25 and 26 depend not only on the thickness of the die pad 105 but also on the thickness of the normally-off type field effect transistor 102. To do. As described in the above embodiment, the parasitic inductances 25 and 26 are small even in this configuration.
  • the parasitic inductances 25 and 26 of the semiconductor device 100 are small, the back electromotive force generated in the circuit EC of the semiconductor device 100 is small. Therefore, the circuit EC of the semiconductor device 100 can operate stably. As a result, the electronic device 500 with few failures can be provided.
  • a semiconductor device (100, 200, 300, 400) includes a gate electrode (121) as one of the plurality of field effect transistors in a semiconductor device in which a plurality of field effect transistors are cascode-connected. ) And a first main surface (S2) on which a drain electrode (122) is formed, and a normally-off field effect transistor (102) having a second main surface (S5) on which a source electrode (120) is formed And a die pad (105) having a first main surface (S3) in contact with the second main surface of the normally-off field effect transistor and also serving as a source terminal of the semiconductor device.
  • the second main surface of the normally-off field effect transistor is in contact with the first main surface of the die pad.
  • a source electrode is formed on the second main surface of the normally-off type field effect transistor, and the first main surface of the die pad also serves as a source terminal. Therefore, the source electrode of the normally-off type field effect transistor and the source terminal are electrically connected via the conductive die pad.
  • the source electrode of the normally-off type field effect transistor can reach the source terminal with only the inductance of the portion sandwiched between the first main surface and the second main surface of the die pad. Therefore, according to the above configuration, the inductance that is most important in the operation of the cascode connection circuit can be reduced, and the operation performance of the circuit can be improved.
  • the parasitic inductance generated in the connection portion between the second main surface of the transistor and the die pad, and the parasitic inductance generated between the first main surface and the second main surface of the die pad are determined by the thickness of the connection portion and the die pad. Determine from the thickness of Here, the parasitic inductance is approximately proportional to the distance through which the current flows. Since both the thickness of the connecting portion and the thickness of the die pad are sufficiently small with respect to the length of the semiconductor device in the reference direction, the parasitic inductance described above is also small.
  • the parasitic inductance generated at the connection portion between the second main surface of the transistor and the die pad and the parasitic inductance generated between the first main surface and the second main surface of the die pad are small, the parasitic inductance is reduced. As a result, the back electromotive force generated in the circuit of the semiconductor device is small. Therefore, the circuit of the semiconductor device can operate stably.
  • the second main surface of the normally-off field effect transistor and the first main surface of the die pad may be in contact with each other through an adhesive such as a die bond material or solder.
  • a semiconductor device (200, 400) according to aspect 2 of the present invention is the semiconductor device (200, 400) according to aspect 1, in which the source electrode (110), the gate electrode (111), and the drain electrode ( 112) and a normally-on field effect transistor (101) having a first main surface (S1) on which the first main surface (S1) is formed.
  • the normally-off field effect transistor (102) includes only the second main surface (S5).
  • a source electrode (surface source electrode 120a) is also formed on the first main surface (S2), the source electrode formed on the first main surface of the normally-off field effect transistor,
  • the gate electrode formed on the first main surface of the marion type field effect transistor may be connected by a conductive member (134).
  • the length of the conductive member connecting the source electrode of the normally-off type field effect transistor and the gate electrode of the normally-on type field effect transistor can be shortened.
  • the parasitic inductance depending on the length of the conductive member can be reduced. This is because the parasitic inductance is generally proportional to the distance through which the current flows.
  • the semiconductor device according to aspect 3 of the present invention is the semiconductor device according to aspect 2, in which the normally-on field effect transistor (101) has a higher breakdown voltage than the normally-off field effect transistor (102, 202). Good.
  • the present invention can be used for a semiconductor device and an electronic device including the semiconductor device.

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Abstract

　ソース電極（１２０）が形成されたノーマリオフ型電界効果トランジスタ（１０２）の主面と、ダイパッド（１０５）の第１の主面とが接しており、ダイパッド（１０５）は、半導体装置（１００）のソース端子を兼ねている。これにより、カスコード接続回路の動作上で最も重要となるインダクタンスを低減し、回路の動作性能を向上することができる半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関し、特に、複数の電界効果トランジスタがカスコード接続された半導体装置に関する。
　従来、複数の電界効果トランジスタを備えた半導体装置が知られている。一例として、図９および図１０に、従来の半導体装置９００を示す。図９は、半導体装置９００の側面図であり、図１０は、半導体装置９００の上面図である。図９および図１０に示すように、半導体装置９００は、カスコード接続されたノーマリオン型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）３０２およびノーマリオフ型ＭＯＳＦＥＴ３０３を備えている。ノーマリオン型ＭＯＳＦＥＴ３０２は横型デバイスであり、ノーマリオフ型ＭＯＳＦＥＴ３０３は縦型デバイスである。
　図９に示すように、ノーマリオン型ＭＯＳＦＥＴ３０２は、ソース端子３０５、ドレイン端子３０６、およびゲート端子３０７が形成された面を上にして、基板３０１上にダイボンドされている。また、ノーマリオフ型ＭＯＳＦＥＴ３０３は、ソース端子３１０およびゲート端子３１１が形成された面を上にし、ドレイン端子３１２が形成された面を下にして、基板３０１上にダイボンドされている。ノーマリオフ型ＭＯＳＦＥＴ３０３のゲート端子３１１は、Ａｌワイヤ３２０を介して、外部取出し端子(ゲート入力端子)３２１へボンディングされている。また、ノーマリオン型ＭＯＳＦＥＴ３０２のゲート端子３０７は、Ａｌワイヤ３２２を介して、外部取出し端子(ＧＮＤ端子)３１８へボンディングされている。
　図１０に示すように、ノーマリオン型ＭＯＳＦＥＴ３０２のソース端子３０５は、Ａｌワイヤ３１５を介して、基板３０１の端子３１３へボンディングされている。なお、端子３１３には、ノーマリオフ型ＭＯＳＦＥＴ３０３のドレイン端子３１２が電気的に接続されている。また、ノーマリオン型ＭＯＳＦＥＴ３０２のドレイン端子３０６は、Ａｌワイヤ３１６を介して、基板３０１上の外部取出し端子(出力端子)３１９へボンディングされている。ノーマリオフ型ＭＯＳＦＥＴ３０３のソース端子３１０は、Ａｌワイヤ３１７を介して、外部取出し端子(ＧＮＤ端子)３１８へボンディングされている。
　半導体装置９００では、Ａｌワイヤ３１５、３１６、３１７、３２０、３２２を原因として、カスコード接続回路に比較的高い寄生インダクタンスが発生するので、その結果、回路全体のインピーダンスが高くなるという問題がある。また、半導体装置９００では、ノーマリオン型ＭＯＳＦＥＴ３０２およびノーマリオフ型ＭＯＳＦＥＴ３０３が基板３０１上で並んで配置されているため、基板３０１の面積が大きくなければならない。そのため、半導体装置９００は、機器へ組み込み難い、または機器へ搭載することが可能な数が少ないという問題を有する。
　一方、特許文献１には、第一の半導体チップおよび第二の半導体チップを備えた半導体装置が開示されている。上記半導体装置では、第一の半導体チップおよび第二の半導体チップが、基板上に積層され、かつ導電性バンプを介して基板の電極にフリップチップ接合されることによって、回路のインダクタンスが低減されている。
　特許文献１に記載の半導体装置の回路が動作する上で、第一の半導体チップおよび第二の半導体チップと、基板および外部接続端子との接続箇所のインダクタンスが重要である。ところが、上記回路では、第一の半導体チップおよび第二の半導体チップが、導電性バンプを介して、基板および外部接続端子と接続されている。この導電性バンプのインダクタンスが大きいので、上記半導体装置は、回路が動作する上で重要となるインダクタンスを十分に低減することができないという問題がある。
特開２０１１－５４６５２号公報（２０１１年３月１７日公開）
　本発明は、上記の問題点に鑑みてなされたものであり、その課題は、カスコード接続回路の動作上で最も重要となるインダクタンスを低減し、回路の動作性能を向上することができる半導体装置等を提供することにある。
　上記の課題を解決するために、本発明の一態様に係る半導体装置は、複数の電界効果トランジスタがカスコード接続されてなる半導体装置において、上記複数の電界効果トランジスタの一つとして、ゲート電極およびドレイン電極が形成された第１の主面、および、ソース電極が形成された第２の主面を有するノーマリオフ型電界効果トランジスタと、上記ノーマリオフ型電界効果トランジスタの第２の主面と接する第１の主面を持ち、当該半導体装置のソース端子を兼ねるダイパッドと、を備えている。
　本発明の一態様によれば、カスコード接続回路の動作上で最も重要となるインダクタンスを低減し、回路の動作性能を向上することができる。
本発明の一実施形態に係る半導体装置の構成を示す平面図である。 図１に示す半導体装置の側面図である。 図１に示す半導体装置の回路図である。 本発明の他の実施形態に係る半導体装置の構成を示す平面図である。 本発明の他の実施形態に係る半導体装置の構成を示す平面図である。 図５に示す半導体装置の側面図である。 本発明の他の実施形態に係る半導体装置の構成を示す平面図である。 図１に示す半導体装置を備えた電子機器の断面図である。 従来の半導体装置の構成を示す側面図である。 図９に示す従来の半導体装置の平面図である。
　〔実施形態１〕
　以下、図１～図３を用いて、本発明の一実施形態を詳細に説明する。
　（半導体装置１００の構成）
　まず、図１および図２を用いて、本実施形態に係る半導体装置１００の構成を説明する。図１および図２は、半導体装置１００の平面図および側面図である。なお、図２では、導電部材１３３、導電部材１３４、および第２の端子１０４は図示が省略されている。
　図１に示すように、半導体装置１００は、ノーマリオン型電界効果トランジスタ１０１（以下、単にトランジスタ１０１と呼ぶ）、ノーマリオフ型電界効果トランジスタ１０２（以下、単にトランジスタ１０２と呼ぶ）、第１の端子１０３（ドレイン端子ＤＴ）、第２の端子１０４（ゲート端子ＧＴ）、ダイパッド１０５、および封止部材１０６を備えている。トランジスタ１０１は、トランジスタ１０２よりも高い耐圧を有している。トランジスタ１０１は、例えば、ＧａＮ－ＭＯＳＦＥＴであってよい。トランジスタ１０２は、例えば、Ｓｉ－ＭＯＳＦＥＴであってよい。ダイパッド１０５は、導電性を有する材料から形成されていればよく、その他の条件には限定されない。また、封止部材１０６は、例えば樹脂で形成される。
　図２に示すように、半導体装置１００では、トランジスタ１０１およびトランジスタ１０２がカスコード接続されている。トランジスタ１０１およびトランジスタ１０２は、ダイパッド１０５上に配置されており、また、封止部材１０６によって封止されている。ダイパッド１０５の下面の一部は、半導体装置１００のソース端子ＳＴを兼ねている。以下では、トランジスタ１０１の上面、下面を、それぞれ、第１の主面Ｓ１、第２の主面Ｓ４と呼ぶ。トランジスタ１０２の上面、下面を、それぞれ、第１の主面Ｓ２、第２の主面Ｓ５と呼ぶ。ダイパッド１０５の上面、下面を、それぞれ、第１の主面Ｓ３、第２の主面Ｓ６と呼ぶ。
　図１に示すように、トランジスタ１０１の第１の主面Ｓ１上に、ソース電極１１０、ゲート電極１１１、およびドレイン電極１１２が配置されている。トランジスタ１０２の第１の主面Ｓ２上に、ゲート電極１２１およびドレイン電極１２２が配置されている。また、トランジスタ１０２の第２の主面Ｓ５上に、ソース電極１２０が配置されている。なお、図１では、説明の便宜上、トランジスタ１０２の裏面（第２の主面Ｓ５）の一部にソース電極１２０が形成されているように図示しているが、トランジスタ１０２の裏面全体がソース電極１２０となっていても、本発明の趣旨には反しない。
　トランジスタ１０１の第１の主面Ｓ１上に配置されたソース電極１１０と、トランジスタ１０２の第１の主面Ｓ２上に配置されたドレイン電極１２２とは、導電体１３１によって電気的に接続されている。トランジスタ１０１の第１の主面上に配置されたドレイン電極１１２と、第１の端子１０３とは、導電体１３２によって電気的に接続されている。
　トランジスタ１０２の第１の主面Ｓ２上に配置されたゲート電極１２１と、第２の端子１０４とは、導電部材１３３によって電気的に接続されている。トランジスタ１０１の第１の主面Ｓ１上に配置されたゲート電極１１１と、ダイパッド１０５の第１の主面Ｓ３とは、導電部材１３４によって電気的に接続されている。また、トランジスタ１０２の第２の主面Ｓ５上のソース電極１２０とダイパッド１０５の第１の主面Ｓ３とが、電気的に接続されている。
　図２に示すように、半導体装置１００では、ダイパッド１０５の第１の主面Ｓ３と、トランジスタ１０２の第２の主面Ｓ５とが対向して接している。また、ダイパッド１０５の第１の主面Ｓ３と、トランジスタ１０１の第２の主面Ｓ４とが、対向して接している。
　トランジスタ１０１の第２の主面Ｓ４は、ダイパッド１０５の第１の主面Ｓ３上に、はんだなどでダイボンドされている。はんだは、トランジスタ１０１をダイパッド１０５にダイボンドする機能とともに、トランジスタ１０１とダイパッド１０５とを電気的に接続する機能も有する。なお、はんだの代わりに、ダイボンド性能の高い導電性ペーストを用いてもよい。トランジスタ１０２の第２の主面Ｓ５は、ダイパッド１０５の第１の主面Ｓ３上に、熱伝導性のダイボンド材を用いてダイボンドされている。ダイボンド材が熱伝導性を有していることにより、トランジスタ１０２で発生した熱を、ダイパッド１０５へ放熱することができる。なお、トランジスタ１０２とダイパッド１０５とは電気的に接続される必要がないので、ダイボンド材は、導電性を有していなくともよい。
　（半導体装置１００の回路ＥＣについて）
　次に、図３を用いて、半導体装置１００において形成される電子回路ＥＣの構成および動作を説明する。図３は、回路ＥＣの回路図である。図３に示すように、回路ＥＣには、トランジスタ１０１、トランジスタ１０２、ドレイン端子ＤＴ（すなわち第１の端子１０３）、ゲート端子ＧＴ（すなわち第２の端子１０４）、およびソース端子ＳＴ（すなわちダイパッド１０５の第２の主面Ｓ６）が含まれる。
　回路ＥＣにおいて、寄生インダクタンス１２、１３、１５、２４、２５、２６は、回路ＥＣを形成するために各素子を互いに電気接続した際に、回路ＥＣに寄生するように生じるインダクタンスである。すなわち、寄生インダクタンス１２、１３、１５、２４、２５、２６は、図３には、コイルの回路記号を用いて模式的に表されているが、回路ＥＣに能動的に入れられたコイルではない。寄生インダクタンス１２、１３、１５、２４、２５、２６は、一般的に、概ね１ナノヘンリーから１０数ナノヘンリーの大きさである。以下に、寄生インダクタンス１２、１３、１５、２４、２５、２６の各々の詳細を説明する。
　寄生インダクタンス１２は、トランジスタ１０１のソース電極１１０と、トランジスタ１０２のドレイン電極１２２とを接続する導電体１３１が有するインダクタンスである。また、寄生インダクタンス１３は、トランジスタ１０１のドレイン電極１１２と、第１の端子１０３（ドレイン端子ＤＴ）とを電気的に接続する導電体１３２が有するインダクタンスである。寄生インダクタンス１５は、トランジスタ１０１のゲート電極１１１と分岐点２７とを電気的に接続する導電部材１３４が有するインダクタンスである。ここで、分岐点２７は、回路ＥＣが、トランジスタ１０２のソース電極１２０、トランジスタ１０１のゲート電極１１１、またはダイパッド１０５の第２の主面Ｓ６（ソース端子ＳＴ）を通る電流経路に分岐する点である。分岐点２７は、ダイパッド１０５の第１の主面Ｓ３上に存在する。
　寄生インダクタンス２４は、トランジスタ１０２のゲート電極１２１と第２の端子１０４（ゲート端子ＧＴ）とを電気的に接続する導電部材１３３のインダクタンスである。寄生インダクタンス２５は、トランジスタ１０２の第２の主面Ｓ５とダイパッド１０５の第１の主面Ｓ３との接続部分が有するインダクタンスである。寄生インダクタンス２６は、ダイパッド１０５の第２の主面Ｓ６（ソース端子ＳＴ）と分岐点２７との間のインダクタンスである。
　回路ＥＣにおいて、電流は主に、ドレイン端子ＤＴから、寄生インダクタンス１３、トランジスタ１０１、寄生インダクタンス１２、トランジスタ１０２、寄生インダクタンス２５、分岐点２７、および寄生インダクタンス２６をこの順で経由して、ソース端子５まで流れる。
　（回路ＥＣにおける寄生インダクタンスの抑制）
　寄生インダクタンス１２、１３、１５、２５、２６によって回路ＥＣに生起される逆起電圧は、各寄生インダクタンスの値に電流の変化率を乗じることで得られる。そのため、回路ＥＣにおいて、上述した主たる電流の変化率が大きくなるにつれて、寄生インダクタンス１２、１３、１５、２５、２６により回路ＥＣに生起される逆起電力が大きくなる。例えば、１００Ａの電流が、１ＭＨｚ程度の矩形波信号として、回路ＥＣを流れる場合、回路ＥＣ内では、１０ナノ秒につき１００Ａの変化がある。すなわち、回路ＥＣにおける電流の変化率は、１０１０Ａ／秒となる。この場合、寄生インダクタンス１２、１３、２５、２６が僅か１ナノヘンリーであったとしても、回路ＥＣには、１０Ｖの逆起電力が生じることになる。このように大きな逆起電力は、回路ＥＣの動作に影響する可能性がある。
　トランジスタ１０２は、半導体装置１００の制御をメインに受け持っている。そのため、トランジスタ１０２のソース電極１２０に加わる逆起電力は、回路ＥＣの動作への影響が特に大きい。この逆起電力は、寄生インダクタンス２５、２６に生じるものである（図３参照）。寄生インダクタンス２５、２６に生じる逆起電力は、トランジスタ１０２のゲート電極１２１に印加される電圧を実質的に下げるように作用する。そのため、寄生インダクタンス２５、２６によって生じる逆起電力が閾値に達した場合、トランジスタ１０２のオン－オフが反転する。その結果、回路ＥＣが誤動作することになる。従って、寄生インダクタンス２５、２６で生じる逆起電力がトランジスタ１０２の閾値を超えないように、回路ＥＣ中の電流の変化率が抑制される必要がある。
　ところで、前述のように、半導体装置１００では、トランジスタ１０２の第２の主面Ｓ５に配置されたソース電極１２０と、ダイパッド１０５の第１の主面Ｓ３とが接している。また、ダイパッド１０５の第２の主面Ｓ６（の一部）が、半導体装置１００のソース端子ＳＴとなっている。そのため、寄生インダクタンス２５は、トランジスタ１０２の第２の主面Ｓ５とダイパッド１０５の第１の主面Ｓ３との接続部分に生じるインダクタンスである。また、寄生インダクタンス２６は、ダイパッド１０５の第１の主面Ｓ３と第２の主面Ｓ６との間に生じるインダクタンスである。
　従って、トランジスタ１０２の第２の主面Ｓ５とダイパッド１０５の第１の主面Ｓ３との接続部分の厚さ、および、ダイパッド１０５の厚さから、寄生インダクタンス２５および寄生インダクタンス２６が決定される。寄生インダクタンス２５、２６は、概ね、電流が流れる距離に比例する。上記接続部分の厚さおよびダイパッド１０５の厚さは、どちらも、ダイパッド１０５の第１の主面Ｓ３に平行な方向（以下、基準方向と呼ぶ）における半導体装置１００の長さに対して十分小さいので、寄生インダクタンス２５および寄生インダクタンス２６も小さい。そのため、寄生インダクタンス２５および寄生インダクタンス２６に生起され、トランジスタ１０２のソース電極１２０に印加される逆起電力が小さいので、上記逆起電力によってトランジスタ１０２のオン－オフが反転する可能性が低い。従って、回路ＥＣは安定的に動作することができる。
　以上のように、トランジスタ１０２のソース電極１２０には、寄生インダクタンス２５、２６に生じる逆起電力が印加される。一方、トランジスタ１０１のゲート電極１１１には、寄生インダクタンス１５、２６に生じる逆起電力が印加される。前述のように、寄生インダクタンス１５は、トランジスタ１０１のゲート電極１１１と分岐点２７との間のインダクタンスである。一方、寄生インダクタンス２５は、トランジスタ１０２の第２の主面Ｓ５とダイパッド１０５の第１の主面Ｓ３との接続部分が有するインダクタンスである。図１および図２から分かる通り、ゲート電極１１１から分岐点２７までの長さ（すなわち、導電部材１３４の長さ）は、トランジスタ１０２の第２の主面Ｓ５からダイパッド１０５の第１の主面Ｓ３までの長さよりも長い。そのため、寄生インダクタンス１５に生じる逆起電力は、寄生インダクタンス２５に生じる逆起電力よりも大きい可能性が高い。従って、トランジスタ１０１のゲート電極１１１に印加される逆起電力は、トランジスタ１０２のソース電極１２０に印加される逆起電力よりも大きい可能性が高い。従って、逆起電力によってトランジスタ１０１のオン－オフが反転しないように、トランジスタ１０１の耐圧は、トランジスタ１０２の耐圧よりも大きいことが望ましい。
　〔実施形態２〕
　本発明の他の実施形態について、図４に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（半導体装置２００の構成）
　以下に、図４を用いて、本実施形態に係る半導体装置２００の構成を説明する。図４は、半導体装置２００の平面図である。なお、半導体装置２００を側面からみた構成は、図２に示す半導体装置１００の構成と同様である。
　図４に示すように、半導体装置２００は、前記実施形態の半導体装置１００の構成において、ノーマリオフ型電界効果トランジスタ１０２の代わりに、ノーマリオフ型電界効果トランジスタ２０２（以下、トランジスタ２０２と呼ぶ）を備えている。また、半導体装置２００と半導体装置１００との間で、導電部材１３４により配線される部材が相違している。半導体装置２００のその他の構成は、半導体装置１００と同様である。また、半導体装置２００において形成される電気回路は、図３に示す半導体装置１００の回路ＥＣと同様である。
　図４に示すように、トランジスタ２０２の第１の主面Ｓ２上には、表面ソース電極１２０ａが設けられている。トランジスタ２０２の第１の主面Ｓ２上の表面ソース電極１２０ａと、第２の主面Ｓ５上のソース電極１２０とは、電気的に接続されている。トランジスタ２０２の内部には、トランジスタ１０１のゲート電極１１１と、トランジスタ２０２のソース電極１２０と、ダイパッド１０５の第２の主面Ｓ６（ソース端子ＳＴ）との間の分岐点２７（図３参照）が存在している。
　（半導体装置２００の回路ＥＣについて）
　半導体装置２００の構成によれば、寄生インダクタンス２５は、ダイパッド１０５の第２の主面Ｓ６から分岐点２７までのダイパッド１０５の厚さおよびトランジスタ２０２の厚さに依存する。また、寄生インダクタンス２６は、分岐点２７からダイパッド１０５の第１の主面Ｓ３までのトランジスタ２０２の厚さに加えて、トランジスタ２０２の第２の主面Ｓ５とダイパッド１０５との接続部分の厚さに依存する。
　前記実施形態の半導体装置１００と同様に、上記接続部分の厚さおよびダイパッド１０５の厚さは、どちらも、基準方向における半導体装置２００の長さに対して十分小さい。また、トランジスタ２０２の厚さも、基準方向における半導体装置２００の長さに対して十分小さい。そのため、寄生インダクタンス２５および寄生インダクタンス２６も小さい。
　以上のように、半導体装置２００では、寄生インダクタンス２５、２６が小さいので、回路ＥＣにおいて発生する逆起電力が小さい。従って、半導体装置２００の回路ＥＣは、安定的に動作することができる。
　〔実施形態３〕
　本発明の他の実施形態について、図５～図６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（半導体装置３００の構成）
　図５および図６を用いて、本実施形態に係る半導体装置３００の構成を説明する。図５および図６は、半導体装置３００の平面図および側面図である。なお、図６において、導電部材１３３、導電部材１３４、および第２の端子２０４は図示を省略している。
　図５に示すように、半導体装置３００のパッケージの実装構造は、前記実施形態の半導体装置１００のそれと異なっている。具体的には、半導体装置３００は、半導体装置１００の構成において、第１の端子１０３および第２の端子１０４の代わりに、第１の端子２０３（ドレイン端子ＤＴ）および第２の端子２０４（ゲート端子ＧＴ）を備えている。半導体装置３００のその他の構成は、半導体装置１００と同様である。また、半導体装置３００において形成される電気回路は、図３に示す半導体装置１００の回路ＥＣと同様である。
　図５に示すように、第１の端子２０３および第２の端子２０４は、ダイパッド１０５上の各素子に対する位置関係が、第１の端子１０３および第２の端子１０４のそれと異なっている。また、図５および図６に示すように、第１の端子２０３の形状が、半導体装置１００の第１の端子１０３の形状（図１および図２参照）とは異なっている。なお、第１の端子２０３および第２の端子２０４の位置は、ダイパッド１０５上におけるトランジスタ１０１およびトランジスタ２０２の位置、および、トランジスタ１０１およびトランジスタ１０２上における各素子の位置に基づいて定められてよい。具体的には、第１の端子２０３および第２の端子２０４の位置は、以下のように、半導体装置３００の回路ＥＣの寄生インダクタンスが小さくなるように定められてよい。
　図５に示すように、半導体装置３００の第２の端子２０４とゲート電極１２１との間の距離は、半導体装置１００の第２の端子１０４とゲート電極１２１との間の距離よりも短くなっている。そのため、第２の端子２０４とゲート電極１２１とを接続する導電部材１３３の長さは、半導体装置１００における導電部材１３３の長さよりも短くなっている。なお、図６に示すように、第１の端子２０３とドレイン電極１１２とを接続する導電体１３２の長さも、半導体装置１００における導電体１３２の長さと異なっている。
　（半導体装置３００の回路ＥＣについて）
　半導体装置３００の構成によれば、半導体装置１００の構成と比較して、導電部材１３３の長さを短くすることができる。従って、導電部材１３３の長さに依存する寄生インダクタンス２４が小さくなる。
　以上のように、半導体装置３００の寄生インダクタンス２４は、半導体装置１００の寄生インダクタンス２４よりも小さい。また、半導体装置３００では、前記実施形態の半導体装置１００と同様に、寄生インダクタンス２５および寄生インダクタンス２６が小さい。従って、半導体装置３００の回路ＥＣにおいて発生する逆起電力が小さいので、半導体装置３００の回路ＥＣは、安定的に動作することができる。
　また、図６に示すように、半導体装置３００では、第１の端子２０３が半導体装置３００の下面側に集約している。また、図示しないが、第２の端子２０４も、半導体装置３００の下面側に集約している。そのため、半導体装置３００の構成は、半導体装置１００、２００の構成と比較して、第１の端子２０３とドレイン電極１１２との間の距離、および第２の端子２０４とゲート電極１２１との間の距離を縮小することができる。これにより、（ｉ）導電体１３２および導電部材１３３の長さを縮小することができるので、これらの長さに依存する寄生インダクタンス１３、２４を減少させることができる。さらに、（ｉｉ）半導体装置３００を小型化することができる。
　また、半導体装置１００では、第１の端子１０３がダイパッド１０５の側面に直交する方向（ダイパッド１０５から離れる方向）に延伸しているが、半導体装置３００では、第１の端子２０３がダイパッド１０５の側面に対して平行な方向に延伸している。そのため、半導体装置３００は、半導体装置１００よりも小型化することができる。
　例えば、半導体装置１００が７ｍｍ×９ｍｍの大きさであった場合、半導体装置３００の大きさは、７ｍｍ×６ｍｍになる（半導体装置１００では、第１の端子１０３および第２の端子１０４が封止部材１０６の外部にはみ出しているが、半導体装置３００では、第１の端子２０３および第２の端子２０４が封止部材１０６の内部に収まっている）。
　〔実施形態４〕
　本発明の他の実施形態について、図７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（半導体装置４００の構成）
　ここでは、図７を用いて、本実施形態に係る半導体装置４００の構成を説明する。図７は、半導体装置４００の平面図である。なお、半導体装置４００を側面からみた構成は、図６に示す半導体装置３００の構成と同様である。
　図７に示すように、半導体装置４００は、前記実施形態の半導体装置３００の構成において、ノーマリオフ型電界効果トランジスタ１０２の代わりに、ノーマリオフ型電界効果トランジスタ２０２（以下、トランジスタ２０２と呼ぶ）を備えている。また、半導体装置４００と半導体装置３００との間で、導電部材１３４により配線される部材が相違している。半導体装置４００のその他の構成は、半導体装置３００と同様である。また、半導体装置４００において形成される電気回路は、図３に示す半導体装置１００の回路ＥＣと同様である。
　図７に示すように、トランジスタ２０２の上面（第１の主面Ｓ２）上には、表面ソース電極１２０ａが設けられている。また、トランジスタ２０２内には、トランジスタ１０１のゲート電極１１１と、トランジスタ１０２のソース電極１２０と、ダイパッド１０５の第２の主面Ｓ６（ソース端子ＳＴ）との間の分岐点２７（図３参照）が存在している。
　（半導体装置４００の回路ＥＣについて）
　半導体装置４００の構成によれば、前記実施形態の半導体装置２００の構成と同様に、寄生インダクタンス２５は、ダイパッド１０５の第２の主面Ｓ６から分岐点２７までのダイパッド１０５の厚さおよびトランジスタ２０２の厚さに依存する。また、寄生インダクタンス２６は、分岐点２７からダイパッド１０５の第１の主面Ｓ３までのダイパッド１０５の厚さに加えて、トランジスタ２０２の第２の主面Ｓ５とダイパッド１０５との接続部分の厚さに依存する。また、半導体装置４００の構成によれば、前記実施形態の半導体装置３００の構成と同様に、導電部材１３３の長さが短い。
　従って、半導体装置４００の寄生インダクタンス２５および寄生インダクタンス２６は、半導体装置２００の寄生インダクタンス２５および寄生インダクタンス２６と同様に小さい。さらに、半導体装置４００の寄生インダクタンス２４は、前記実施形態の半導体装置３００の寄生インダクタンス２４と同様に小さい。
　以上のように、半導体装置４００では、寄生インダクタンス２４、２５、２６が小さいので、回路ＥＣにおいて発生する逆起電力が小さい。従って、半導体装置４００の回路ＥＣは、安定的に動作することができる。
　〔実施形態５〕
　本発明の他の実施形態について、図８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　（電子機器５００の構成）
　以下に、図８を用いて、本実施形態に係る電子機器５００の構成を説明する。図８は、電子機器５００の側面図である。電子機器５００は、前記実施形態の半導体装置１００および製品基板５０１を備えている。電子機器５００において、半導体装置１００は、製品基板５０１に搭載されている。なお、電子機器５００は、半導体装置１００の代わりに、半導体装置２００、３００、または４００を備えていてもよい。
　図８に示すように、製品基板５０１には、半導体装置１００のソース端子ＳＴと同電位である配線層５０２が形成されている。また、製品基板５０１上には、ダイパッド１０５の第２の主面Ｓ６（ソース端子ＳＴ）と接続されるランド５０４、および、第１の端子１０３（ドレイン端子ＤＴ）と接続されるランド５０３が形成されている。
　トランジスタ１０２の第２の主面Ｓ５上に配置されたソース電極１２０（図１、図２参照）に印加される逆起電力の原因となる寄生インダクタンス２５、２６は、ソース電極１２０からソース端子ＳＴまでの距離、即ち、ダイパッド１０５の厚さに依存する。ダイパッド１０５の厚さは、基準方向における半導体装置１００の長さに対して十分小さいので、これらの厚さに依存する寄生インダクタンス２５、２６も小さい。なお、電子機器５００が、半導体装置１００の代わりに半導体装置３００を備えている場合、寄生インダクタンス２５、２６は、ダイパッド１０５の厚さだけでなく、ノーマリオフ型電界効果トランジスタ１０２の厚さにも依存する。前記実施形態で説明したように、この構成の場合であっても、寄生インダクタンス２５、２６は小さい。
　以上のように、半導体装置１００の寄生インダクタンス２５、２６が小さいので、半導体装置１００の回路ＥＣにおいて発生する逆起電力が小さい。従って、半導体装置１００の回路ＥＣは、安定的に動作することができる。ひいては、故障の少ない電子機器５００を提供することができる。
　〔まとめ〕
　本発明の態様１に係る半導体装置（１００、２００、３００、４００）は、複数の電界効果トランジスタがカスコード接続されてなる半導体装置において、上記複数の電界効果トランジスタの一つとして、ゲート電極（１２１）およびドレイン電極（１２２）が形成された第１の主面（Ｓ２）、および、ソース電極（１２０）が形成された第２の主面（Ｓ５）を有するノーマリオフ型電界効果トランジスタ（１０２）と、上記ノーマリオフ型電界効果トランジスタの第２の主面と接する第１の主面（Ｓ３）を持ち、当該半導体装置のソース端子を兼ねるダイパッド（１０５）と、を備えている。
　上記の構成によれば、ノーマリオフ型電界効果トランジスタの第２の主面と、ダイパッドの第１の主面とが接している。ノーマリオフ型電界効果トランジスタの第２の主面には、ソース電極が形成されており、ダイパッドの第１の主面は、ソース端子を兼ねている。そのため、導電性を有するダイパッドを介して、ノーマリオフ型電界効果トランジスタのソース電極と、ソース端子とが電気的に接続される。
　この接続によって、上記ノーマリオフ型電界効果トランジスタのソース電極は、ダイパッドの第１の主面と第２の主面に挟まれる部分のみのインダクタンスのみで、ソース端子に到達することができる。従って、上記の構成によれば、カスコード接続回路の動作上で最も重要となるインダクタンスを低減し、回路の動作性能を向上することができる。本発明の効果をより詳細に説明すれば、以下のとおりである。
　トランジスタの第２の主面とダイパッドとの接続部分に生じる寄生インダクタンス、および、ダイパッドの第１の主面と第２の主面との間に生じる寄生インダクタンスは、上記接続部分の厚さおよびダイパッドの厚さから決定する。ここで、寄生インダクタンスは、概ね、電流が流れる距離に比例する。上記接続部分の厚さおよびダイパッドの厚さは、どちらも、基準方向における半導体装置の長さに対して十分小さいので、上述した寄生インダクタンスも小さいことになる。
　このように、トランジスタの第２の主面とダイパッドとの接続部分に生じる寄生インダクタンス、および、ダイパッドの第１の主面と第２の主面との間に生じる寄生インダクタンスが小さいので、寄生インダクタンスを原因として半導体装置の回路に発生する逆起電力が小さい。従って、半導体装置の回路は、安定的に動作することができる。
　なお、ノーマリオフ型電界効果トランジスタの第２の主面とダイパッドの第１の主面とは、ダイボンド材またははんだなどの接着材を介して接していてもよい。
　本発明の態様２に係る半導体装置（２００、４００）は、上記態様１において、上記複数の電界効果トランジスタの他の一つとして、ソース電極（１１０）、ゲート電極（１１１）、およびドレイン電極（１１２）が形成された第１の主面（Ｓ１）を有するノーマリオン型電界効果トランジスタ（１０１）をさらに備え、上記ノーマリオフ型電界効果トランジスタ（１０２）には、第２の主面（Ｓ５）だけでなく、第１の主面（Ｓ２）にも、ソース電極（表面ソース電極１２０ａ）が形成されており、上記ノーマリオフ型電界効果トランジスタの第１の主面に形成されたソース電極と、上記ノーマリオン型電界効果トランジスタの第１の主面に形成されたゲート電極とが導電部材（１３４）で接続されている構成であってもよい。
　上記の構成によれば、ノーマリオフ型電界効果トランジスタのソース電極とノーマリオン型電界効果トランジスタのゲート電極とを接続する導電部材の長さを短くすることができる。その結果、導電部材の長さに依存する寄生インダクタンスを小さくすることができる。なぜならば、寄生インダクタンスは、概ね、電流が流れる距離に比例するためである。
　本発明の態様３に係る半導体装置は、上記態様２において、上記ノーマリオン型電界効果トランジスタ（１０１）は、上記ノーマリオフ型電界効果トランジスタ（１０２、２０２）よりも高い耐圧を有する構成であってもよい。
　上記の構成によれば、ノーマリオン型トランジスタのゲート電極に印加される逆起電力が、ノーマリオフ型トランジスタのソース電極に印加される逆起電力よりも大きい場合であっても、ノーマリオン型トランジスタのオン－オフが反転しない可能性が高くなる。そのため、半導体装置の回路は、より安定的に動作することができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　本発明は、半導体装置および半導体装置を備えた電子機器に利用することができる。
　１００、２００、３００、４００　半導体装置
　１０１　ノーマリオン型電界効果トランジスタ
　１０２、２０２　ノーマリオフ型電界効果トランジスタ
　１０３　第１の端子（ドレイン端子ＤＴ）
　１０４　第２の端子（ゲート端子ＧＴ）
　Ｓ６　第２の主面（第３の端子；ソース端子ＳＴ）
１３４　導電部材

Claims (3)

  1. 　複数の電界効果トランジスタがカスコード接続されてなる半導体装置において、
    　上記複数の電界効果トランジスタの一つとして、ゲート電極およびドレイン電極が形成された第１の主面、および、ソース電極が形成された第２の主面を有するノーマリオフ型電界効果トランジスタと、
    　上記ノーマリオフ型電界効果トランジスタの第２の主面と接する第１の主面を持ち、当該半導体装置のソース端子を兼ねるダイパッドと、を備えたことを特徴とする半導体装置。
  2. 　上記複数の電界効果トランジスタの他の一つとして、ソース電極、ゲート電極、およびドレイン電極が形成された第１の主面を有するノーマリオン型電界効果トランジスタをさらに備え、
    　上記ノーマリオフ型電界効果トランジスタには、上記第２の主面だけでなく、上記第１の主面にも、ソース電極が形成されており、
    　上記ノーマリオフ型電界効果トランジスタの第１の主面に形成されたソース電極と、上記ノーマリオン型電界効果トランジスタの第１の主面に形成されたゲート電極とが導電部材で接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 　上記ノーマリオン型電界効果トランジスタは、上記ノーマリオフ型電界効果トランジスタよりも高い耐圧を有することを特徴とする請求項２に記載の半導体装置。
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