WO2014183311A1 - Cmos图像传感器、像素单元及其控制方法 - Google Patents

Cmos图像传感器、像素单元及其控制方法 Download PDF

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WO2014183311A1
WO2014183311A1 PCT/CN2013/076909 CN2013076909W WO2014183311A1 WO 2014183311 A1 WO2014183311 A1 WO 2014183311A1 CN 2013076909 W CN2013076909 W CN 2013076909W WO 2014183311 A1 WO2014183311 A1 WO 2014183311A1
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transistor
turned
reset
storage capacitor
unit
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PCT/CN2013/076909
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Inventor
罗文哲
王林
汪立
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昆山锐芯微电子有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling

Definitions

  • CMOS image sensor CMOS image sensor, pixel unit and control method thereof
  • CMOS Image Sensor a pixel unit
  • CMOS Complementary Metal-Oxide Semiconductor
  • CMOS image sensors are widely used in various fields due to their low power consumption, low cost, and ease of production on standard production lines.
  • CMOS image sensors can be divided into progressively exposed CMOS image sensors and globally exposed CMOS image sensors.
  • the pixel unit of the CMOS image sensor usually includes a photodiode and a plurality of transistors.
  • the pixel unit of the CMOS image sensor can be divided into a 3-transistor (3T) type and a 4-transistor (4T) type. And 5 transistor (5T) type.
  • 3T 3-transistor
  • 4T 4-transistor
  • 5T 5 transistor
  • the pixel unit of the 5T type globally exposed CMOS image sensor includes One photodiode PPD and five NMOS transistors: reset transistor M11, amplifying transistor M12, selecting transistor M13, transfer transistor M14, and global reset transistor M15.
  • the source of the reset transistor Mil acts as a storage node FD (also known as Floating Diffusion) for temporarily storing signals.
  • the drain of the reset transistor Mil, the drain of the amplifying transistor M12, and the drain of the global reset transistor M15 are both adapted to be connected to the first power line Vdd, and the anode of the photodiode PPD is adapted to be connected to the second power line Vss.
  • the voltage supplied by the second power line Vss is lower than the voltage supplied by the first power line Vdd.
  • the voltage supplied by the first power line Vdd is a power supply voltage for supplying power to the CMOS image sensor
  • the voltage supplied by the second power supply line Vss is a ground voltage.
  • the source of the selection transistor M13 is adapted to connect to the column select line Bitline.
  • the reset transistor Mil is adapted to reset the storage node FD before the pixel unit is exposed, so that the storage node FD reaches a predetermined high potential from a low potential;
  • the global reset transistor M15 is adapted to be before the pixel unit is exposed
  • the photodiode PPD is adapted to be reset;
  • the photodiode PPD is adapted to perform photoelectric conversion when the pixel unit is exposed, and convert the received optical signal into an electrical signal;
  • the transfer transistor M14 is adapted to convert the photodiode PPD
  • the electrical signal is transmitted to the storage node FD;
  • the amplification transistor M12 is adapted to amplify an electrical signal received from the storage node FD;
  • the selection transistor M13 is adapted to output the amplified electrical signal to a column selection Line Bitline.
  • FIG. 2 is an operation timing chart of the pixel unit shown in FIG. 1, wherein RST represents a reset control signal received by the gate of the reset transistor Mil, and SEL represents a row selection signal received by the gate of the selection transistor M13, and ⁇ indicates The transmission signal received by the gate of the transfer transistor M14, rst represents the global reset signal received by the gate of the global reset transistor M15.
  • the operation of the pixel unit shown in Fig. 1 will be described below in conjunction with Fig. 2.
  • the reset control signal RST is a high level signal
  • the reset transistor Mil is turned on, the storage node FD is reset, and the storage node FD is charged to a high potential.
  • In t 2 the reset control signal
  • the global reset signal rst is switched from a low level signal to a high level signal, the global reset transistor M15 is turned on, and the photodiode PPD is reset; twenty one At the moment, the global reset signal rst is switched from a high level signal to a low level signal to turn off the global reset transistor M15, and the photodiode PPD performs photoelectric conversion to convert the optical signal into an electrical signal; twenty two At the moment, the photodiode PPD photoelectric conversion ends, the transmission signal TX is switched from a low level signal to a high level signal, the transmission transistor M14 is turned on, and the photodiode PPD is photoelectrically converted.
  • the signal stored by the storage node FD is an exposure signal Vsig, t twenty one Time to t twenty two
  • the time between the times is the exposure time of the photodiode PPD, and during the exposure time, the reset control signal RST is switched from a high level signal to a low level signal; after the transfer transistor M14 is turned off, For a period of time, the row select signal SEL is switched from a low level signal to a high level signal, causing the select transistor M13 to be turned on, at t twenty three
  • the exposure signal Vsig is read onto the column selection line Bitline; after reading the exposure signal Vsig, the reset transistor Mil resets the storage node FD again, after the reset is completed, the storage
  • the signal stored by the node FD is the reset signal Vrst, at t twenty four At the moment, the reset signal Vrst is read on the column select line Bitline, and the difference between the reset signal Vrst and the exposure signal Vsig is an image
  • the control pulse signal in the circuit brings reset noise.
  • CDS Correlated Double Sampling
  • the publication number is US20090256060A1
  • the invention name is Pixel array with global
  • the US patent of shutter (a global exposure pixel array) discloses a pixel unit of an 8T type globally exposed CMOS image sensor, and the specific structure is shown in FIG. Compared with the pixel unit shown in FIG. 1, the pixel unit shown in FIG. 3 reduces the global reset transistor, and adds the first sampling capacitor C21 and the second sampling capacitor C22, the first switching transistor M21 and the second switching transistor.
  • FIG. 4 is an operation timing chart of the pixel unit shown in FIG. 2, wherein SMP1 represents a first control signal received by the gate of the first switching transistor M21, and SMP2 represents a second control signal received by the gate of the second switching transistor M22. , PC represents the discharge signal received by the gate of the discharge transistor M23.
  • the reset control signal RST is a high level signal
  • the reset transistor Mil is turned on
  • the storage node FD is reset
  • the storage node FD is charged to a high potential.
  • the storage node FD stores a reset signal Vrst; 4 .
  • the first control signal SMP1 and the second control signal SMP2 are both switched from a low level signal to a high level signal, and the first switching transistor M21 and the second switching transistor M22 are turned on, the reset signal Vrst Stored on the first sampling capacitor C21 and the second sampling capacitor C22, the voltage values on the first sampling capacitor C21 and the second sampling capacitor C22 are voltage values of the reset signal Vrst; 41
  • the second control signal SMP2 is switched from a high level signal to a low level signal, causing the second switching transistor M22 to be turned off, and, at t 41 Before the time, the reset control signal RST is switched from a high level signal to a low level signal to turn off the reset transistor Mil; 42
  • the transmission signal TX is switched from the low level signal to the high level signal, the transmission transistor M14 is turned on, and the electrical signal after photoelectric conversion of the photodio
  • the amplification transistor M12 is turned on.
  • the exposure signal Vsig is stored on the first sampling capacitor C21, the first control signal SMP1 is switched from a high level signal to a low level signal, and the first switching transistor M21 is turned off; 44
  • the reset control signal RST is switched from the low level signal to the high level signal, causing the reset transistor Mil to be turned on, and resetting the storage node FD again; 45
  • the row selection signal SEL is switched from a low level signal to a high level signal, causing the selection transistor M13 to be turned on, and the reset signal Vrst stored on the second sampling capacitor C22 is read into the
  • the column selection line is on the Bitline; then, the second control signal SMP2 is switched from the low level signal to the high level signal, and the second switch tube M22 is turned on.
  • the second switch tube M22 After being turned on, the voltages on the first sampling capacitor C21 and the second sampling capacitor C22 are equal, the electrical signal on the second sampling capacitor C22 is (Vrst - Vsig) /2; the second control signal SMP2 is After the high level signal is switched to the low level signal, the electrical signal on the second sampling capacitor C22 is read onto the column select line Bitline, at t 46 At the moment, the row selection signal SEL is switched from a high level to a low level signal, and reading of the reset signal Vrst and the exposure signal Vsig is completed.
  • the first sampling capacitor C21 and the second sampling capacitor C22 share the exposure signal Vsig, resulting in a useful signal. Attenuated by half, the signal-to-noise ratio (SNR) of the image signal generated by the pixel unit is lowered, resulting in deterioration of the image quality produced by the CMOS image sensor.
  • SNR signal-to-noise ratio
  • the present invention provides a pixel unit of a CMOS image sensor, including a photoelectric conversion unit, an isolation transistor, a memory unit, and a reading unit; the first end of the isolation transistor is connected to the photoelectric conversion unit, and the isolation a second end of the transistor is connected to the memory unit and the read unit, the first end and the second end of the isolation transistor are respectively a source and a drain of the transistor;
  • the memory unit comprises a first switch unit and a second switch a first storage capacitor, a second storage capacitor, and a reset unit, wherein the first end of the first switch unit is connected to the first storage capacitor and is adapted to control charging and discharging of the first storage capacitor, the second The first end of the switch unit is connected to the second storage capacitor and is adapted to control charging and discharging of the second storage capacitor, and the second end of the first switch unit is connected to the second end of the second switch unit
  • the reading unit is adapted to provide a reset voltage of the first storage capacitor and the second storage capacitor.
  • the photoelectric conversion unit includes a photoelectric conversion element, a first transistor, a second transistor, and a third transistor, wherein a first end of the first transistor is adapted to be connected to a first power line; the second transistor a first end is connected to the second end of the first transistor, a second end of the second transistor is connected to the first end of the photoelectric conversion element, and a second end of the photoelectric conversion element is adapted to be connected to the second power supply a line, the second power line provides a voltage lower than a voltage provided by the first power line; a first end of the third transistor is adapted to connect the first power line, and a second of the third transistor The terminal is connected to the first end of the isolation transistor, and the third end of the third transistor is connected to the second end of the first transistor.
  • the reading unit includes an eighth transistor and a ninth transistor, wherein a first end of the eighth transistor is adapted to be connected to the first power line, and a second end of the eighth transistor is connected The first end of the ninth transistor, the third end of the eighth transistor is connected to the second end of the isolation transistor; the second end of the ninth transistor is adapted to be connected to the column select line.
  • the reset unit includes a fourth transistor
  • the first switch unit includes a fifth transistor
  • the second switch unit includes a sixth transistor
  • the fourth crystal a first end of the body tube is connected to the second end of the isolation transistor, a second end of the fourth transistor is adapted to be connected to the second power line
  • a first end of the fifth transistor is connected to the isolation transistor a second end, the second end of the fifth transistor is connected to the first end of the first storage capacitor
  • the first end of the sixth transistor is connected to the second end of the isolation transistor
  • the sixth transistor The second end is connected to the first end of the second storage capacitor; the second end of the first storage capacitor and the second end of the second storage capacitor are both adapted to be connected to the second power line.
  • the reset unit includes a seventh transistor, wherein a first end of the seventh transistor is adapted to be connected to the first power line, and a second end of the seventh transistor is connected to a first end of the isolation transistor a second end of the fifth transistor is connected to the second end of the isolation transistor, a second end of the fifth transistor is connected to the first end of the first storage capacitor; One end of the second transistor is connected to the second end of the second storage capacitor; the second end of the first storage capacitor is connected to the second end of the second storage capacitor The second ends are each adapted to connect to the second power line.
  • the present invention provides a method for controlling a pixel unit of a CMOS image sensor, including: controlling, at the beginning of a control period, the first transistor to be turned on, for the first transistor a second terminal resetting, after the resetting is finished, controlling the first transistor to be turned off; controlling the isolation transistor to be turned on to enable the photoelectric conversion unit and the storage unit in a first period after the first transistor is turned off Connecting, during the first period of time, controlling the fifth transistor to be turned on during a second period of time to cause the first storage capacitor to communicate with the fourth transistor; during the second period of time, controlling The fourth transistor is turned on during a third period of time, resetting the first storage capacitor, and after the reset is finished, controlling the fourth transistor to be turned off, storing a reset signal of the second end of the first transistor to the In the first storage capacitor, after storing the reset signal, controlling the fifth transistor to be turned off; Controlling, by the first period of time, and the fourth
  • the second storage capacitor is in communication with the fourth transistor; in the fifth period of time, controlling the fourth transistor to be turned on during a sixth period of time, resetting the second storage capacitor, and after resetting, Controlling the fourth transistor to be turned off, storing an exposure signal of the second end of the first transistor into the second storage capacitor, and after storing the exposure signal, controlling the isolation transistor to be turned off, so that the photoelectric conversion Disconnecting the cell and the memory cell; after the photoelectric conversion unit and the memory cell are disconnected, controlling the first transistor to be turned on, again to the first transistor
  • the second terminal performs resetting; controlling the ninth transistor to be turned on during a seventh period after the isolation transistor is turned off; and controlling the fourth transistor to be turned on during the eighth period of time during the seventh period of time Resetting the connection end of the fifth transistor and the sixth transistor, and after the resetting is finished, controlling
  • the sixth crystal is controlled during the seventh period of time and after the fourth transistor is turned off
  • the body tube is turned on during the eleventh period, and the signal stored on the second storage capacitor is read onto the column selection line, and after the reading is finished, the sixth transistor is controlled to be turned off.
  • the ninth transistor is controlled to be turned off, and one control period ends.
  • the present invention provides a method for controlling a pixel unit of another CMOS image sensor, comprising: controlling the first transistor to be turned on, at the beginning of a control period, to the first transistor Resetting the second end, after the end of the reset, controlling the first transistor to be turned off; controlling the isolation transistor to be turned on during the first period after the first transistor is turned off, so that the photoelectric conversion unit and the storing Connecting, in the first period of time, controlling the fifth transistor to be turned on during a second period of time to cause the first storage capacitor to communicate with the seventh transistor; during the second period of time, Controlling the seventh transistor to be turned on during the third period of time, resetting the first storage capacitor, and after the resetting is finished, controlling the seventh transistor to be turned off, storing the reset signal of the second end of the first transistor to the In the first storage capacitor, after storing the reset signal, controlling the fifth transistor to be turned off; in the first time period and the fifth a seventh period after the transistor
  • the switching unit and the storage unit are disconnected; after the photoelectric conversion unit and the storage unit are disconnected, controlling the first transistor to be turned on, and resetting the second end of the first transistor again; a seventh period after the isolation transistor is turned off, controlling the ninth transistor to be turned on; during the seventh period of time, controlling the seventh transistor to be turned on during the eighth period, to the fifth transistor and Resetting the connection end of the sixth transistor, after the resetting is finished, controlling the seventh transistor to be turned off; controlling the fifth transistor to be turned on during the ninth time period and after the seventh transistor is turned off Reading a signal stored on the first storage capacitor onto the column selection line, and after the end of reading, controlling the fifth transistor to be turned off; in the seventh period of time and the fifth transistor After the cutoff, controlling the seventh transistor to be turned on during the tenth period, resetting the connection ends of the fifth transistor and the sixth transistor, and after the resetting is finished, controlling the seventh transistor to be turned off; After the seventh period of time and after the seventh transistor is turned off, the sixth transistor is controlled
  • the present invention further provides a CMOS image sensor including a row selection circuit and a column selection circuit, further comprising a pixel array, the pixel array comprising a plurality of pixel units arranged in an array,
  • the pixel unit is a pixel unit of the above CMOS image sensor.
  • the storage unit includes a first storage capacitor and a second storage capacitor, and the reset and signal storage of the first storage capacitor are correspondingly controlled by the first switch unit, The reset and signal storage of the second storage capacitor are correspondingly controlled by the second switching unit.
  • a first storage capacitor adapted to store the reset signal
  • the second storage capacitor being adapted to store the exposure signal
  • reading the reset signal and the exposure signal reading the read from the first storage capacitor
  • FIG. 1 is a structural diagram of a pixel unit of a conventional 5T type global exposure CMOS image sensor;
  • FIG. 2 is a timing chart of operation of the pixel unit shown in FIG. 1.
  • FIG. 3 is a conventional 8T type.
  • FIG. 4 is a timing chart of the operation of the pixel unit of the CMOS image sensor;
  • FIG. 1 is a structural diagram of a pixel unit of a conventional 5T type global exposure CMOS image sensor;
  • FIG. 2 is a timing chart of operation of the pixel unit shown in FIG. 1.
  • FIG. 3 is a conventional 8T type.
  • FIG. 4 is a timing chart of the operation of the pixel unit of the CMOS image sensor;
  • FIG. 1 is a structural diagram of a pixel unit of a conventional 5T type global exposure CMOS image sensor;
  • FIG. 2 is a timing chart of operation of the pixel unit shown in FIG. 1.
  • FIG. 3 is a conventional 8T type.
  • FIG. 4 is
  • FIG. 5 is a structural diagram of the pixel unit of the CMOS image sensor according to Embodiment 1 of the present invention
  • Embodiment 1 A control timing chart of a pixel unit of a CMOS image sensor
  • Fig. 7 is a configuration diagram of a pixel unit of a CMOS image sensor according to Embodiment 2 of the present invention
  • Fig. 8 is a configuration diagram of a CMOS image sensor according to an embodiment of the present invention.
  • DETAILED DESCRIPTION OF THE INVENTION As described in the background art, in order to reduce the influence of reset noise, a correlation double sampling technique is generally used to read a reset signal and an exposure signal of a pixel unit of a CMOS image sensor to obtain an image signal generated by a pixel unit.
  • the inventors of the technical solutions of the present invention have studied to provide a pixel unit of a CMOS image sensor capable of improving the signal-to-noise ratio of an image signal generated by a pixel unit of a CMOS image sensor.
  • a pixel unit of a CMOS image sensor includes: a photoelectric conversion unit, an isolation transistor, a memory unit, and a reading unit; a first end of the isolation transistor is connected to the photoelectric conversion unit, and a second of the isolation transistor Connecting the memory unit and the reading unit, the first end and the second end of the isolation transistor are respectively a source and a drain of the transistor;
  • the storage unit comprises a first switching unit, a second switching unit, and a first a storage capacitor, a second storage capacitor, and a reset unit, wherein the first end of the first switch unit is connected to the first storage capacitor and is adapted to control charging and discharging of the first storage capacitor, and the second switch unit Connecting the second storage capacitor to one end and being adapted to control charging and discharging of the second storage capacitor, the second end of the first switch unit is connected to the second end of the second switch unit and the reading unit
  • the reset unit is adapted to provide a reset voltage of the first storage capacitor and the second storage capacitor.
  • FIG. 5 is a configuration diagram of a pixel unit of a CMOS image sensor according to Embodiment 1 of the present invention.
  • the pixel unit of the CMOS image sensor includes a photoelectric conversion unit 51, an isolation transistor 52, a memory unit 53, and a reading unit 54.
  • the photoelectric conversion unit 51 includes a photoelectric conversion element PD, a first transistor M51, a second transistor M52, and a third transistor M53.
  • the first end of the first transistor M51 is adapted to be connected to the first power line Vdd.
  • the first end of the second transistor M52 is connected to the second end of the first transistor M51, and the second end of the second transistor M52 is connected to the first end of the photoelectric conversion element PD.
  • the second end of the photoelectric conversion element PD is adapted to be connected to a second power supply line Vss, and the second supply line Vss provides a voltage lower than a voltage supplied from the first power supply line Vdd.
  • the voltage supplied by the first power line Vdd is a power supply voltage for supplying power to the CMOS image sensor, and the voltage value is 3V ⁇ 3.5V, and the voltage provided by the second power line Vss is a ground voltage, a voltage. The value is 0V.
  • the first end of the third transistor M53 is adapted to be connected to the first power line Vdd
  • the second end of the third transistor M53 is connected to the first end of the isolation transistor 52
  • the third transistor M53 is The third end of the first transistor M51 is connected to the third end.
  • a distributed floating PN junction capacitance is formed between the second end of the first transistor M51 and the ground. Therefore, the second end of the first transistor M51 can serve as a storage node FD (also referred to as a floating diffusion region, Floating) Diffusion ), used to temporarily store signals.
  • the photoelectric conversion element PD is a photodiode
  • a first end of the photoelectric conversion element PD is a cathode end of the photodiode
  • a second end of the photoelectric conversion element PD is the photodiode The anode end.
  • the first transistor M51, the second transistor M52, and the third transistor M53 are all NM0S transistors, and the first ends of the first transistor M51, the second transistor M52, and the third transistor M53 are drains of the NMOS transistor,
  • the second ends of the first transistor M51, the second transistor M52 and the third transistor M53 are the sources of the NMOS transistors, and the third ends of the first transistor M51, the second transistor M52 and the third transistor M53 are the gates of the NM0S transistors pole.
  • the first end of the isolation transistor 52 is connected to the photoelectric conversion unit 51, and the second end of the isolation transistor 52 is connected to the memory unit 53 and the reading unit 54.
  • the isolation transistor 52 is an NMOS transistor, the first end of the isolation transistor 52 is the drain of the NMOS transistor, and the second end of the isolation transistor 52 is the source of the NMOS transistor.
  • the memory unit 53 includes a first switching unit, a second switching unit, a first storage capacitor C51, a second storage capacitor C52, and a reset unit.
  • the reset unit includes a fourth transistor M54, the first switching unit includes a fifth transistor M55, and the second switching unit includes a sixth transistor M56.
  • the first end of the fourth transistor M54 is connected to the second end of the isolation transistor 52, and the second end of the fourth transistor M54 is adapted to be connected to the second power line Vss.
  • the first end of the fifth transistor M55 is connected to the second end of the isolation transistor 52, and the second end of the fifth transistor M55 is connected to the first end of the first storage capacitor C51.
  • the first end of the sixth transistor M56 is connected to the second end of the isolation transistor 52, and the second end of the sixth transistor M56 is connected to the first end of the second storage capacitor C52.
  • the second end of the first storage capacitor C51 and the second end of the second storage capacitor C52 are both adapted to be connected to the second power line Vss.
  • the fourth transistor M54, the fifth transistor M55, and the sixth transistor M56 are all NMOS transistors, and the first ends of the fourth transistor M54, the fifth transistor M55, and the sixth transistor M56 are NMOS transistors.
  • the reading unit 54 includes an eighth transistor M58 and a ninth transistor M59.
  • the first end of the eighth transistor M58 is adapted to be connected to the first power line Vdd, and the second end of the eighth transistor M58 is connected to the first end of the ninth transistor M59.
  • the third end of the eighth transistor M58 is connected to the second end of the isolation transistor 52.
  • the second end of the ninth transistor M59 is adapted to connect to a column select line Bitline, the column select line Bitline being adapted to transmit a signal output by a pixel unit of the CMOS image sensor.
  • the eighth transistor M58 and the ninth transistor M59 are both NMOS transistors, and the first ends of the eighth transistor M58 and the ninth transistor M59 are the drains of the NMOS transistors, and the eighth transistors M58 and ninth transistors M59
  • the second end is a source of the NMOS transistor, and the third end of the eighth transistor M58 and the ninth transistor M59 is a gate of the NMOS transistor. All of the transistors in this embodiment are NMOS transistors.
  • a PMOS transistor can be used instead of the NMOS transistor.
  • 6 is a control timing chart of a pixel unit of a CMOS image sensor according to Embodiment 1 of the present invention, wherein AMS indicates an isolation control signal received by a gate of the isolation transistor 52, and RST indicates reception of a gate of the first transistor M51.
  • AMS indicates an isolation control signal received by a gate of the isolation transistor 52
  • RST indicates reception of a gate of the first transistor M51.
  • a first reset control signal TX represents a transmission signal received by the gate of the second transistor M52
  • SWR represents a first switching signal for controlling the first switching unit
  • SWS represents a second control of the second switching unit
  • the switching signal DC represents a second reset control signal that controls the reset unit
  • SEL represents a row select signal received by the gate of the ninth transistor M59.
  • the amplitude of the high and low signals of all signals in Figure 6 can be set according to the specific circuit structure and device parameters.
  • the amplitude may be 3V ⁇ 3.8V.
  • the amplitude may be 0V; the transmission signal TX is high When the level signal is used, the amplitude may be 3V ⁇ 3.8V; when the transmission signal TX is a low level signal, the amplitude may be -0.8V ⁇ 0.5V; when the second reset control signal DC is a high level signal, The amplitude may be 0V ⁇ 1.8V; when the second reset control signal DC is a low level signal, the amplitude may be 0V.
  • the first reset control signal RST is a high level signal, turning on the first transistor M51 to reset the storage node FD. Since the first end of the first transistor M51 is connected to the first power line Vdd, the first power line Vdd provides a power supply voltage for supplying power to the CMOS sensor. Therefore, resetting the storage node FD is correct.
  • the storage node FD performs charging, increases the charge on the storage node FD, and charges the storage node FD to a high potential.
  • the first reset control signal RST is switched from a high level signal to a low level signal before the photoelectric conversion element PD performs photoelectric conversion, the first transistor M51 is turned off, and the resetting of the storage node FD is ended. After the storage node FD is reset, the reset signal VI is stored. During a period T1 after the reset of the storage node FD is completed, the isolation control signal AMS is switched from a low level signal to a high level signal, causing the isolation transistor 52 to be turned on, and the photoelectric conversion unit 51 and The storage unit 53 is in communication.
  • the first switching signal SWR is switched from a low level signal to a high level signal to turn on the fifth transistor M55, and the first storage capacitor C51 It is in communication with the fourth transistor M54.
  • the second reset control signal DC is switched from a low level signal to a high level signal, and the first storage capacitor C51 is reset.
  • the second reset control signal DC may be switched from a low level signal to a high level signal at the same time as the first switch signal SWR, so that the fourth transistor M54 and the fifth transistor are The M55 is simultaneously turned on; the second reset control signal DC may also be switched from a low level signal to a high level signal after the fifth transistor M55 is turned on, causing the fourth transistor M54 to lag behind the fifth Transistor M55 is turned on. Since the second end of the fourth transistor M54 is connected to the second power line Vss, the second power line Vss provides a ground voltage.
  • the first storage capacitor C51 discharges, and the charge in the first storage capacitor C51 is cleared, so that the voltage on the first end of the first storage capacitor C51 is the voltage supplied by the second power line Vss. Since the third transistor M53 is a source follower, its voltage gain is close to 1, that is, the source voltage of the third transistor M53 follows the gate voltage change, and therefore, when the first storage capacitor C51 is reset. Even if the isolation transistor 52 is turned on, the source voltage of the third transistor M53 is changed, and the gate voltage of the third transistor M53 (that is, the reset signal VI stored by the storage node FD) is not Will change.
  • the second reset control signal DC is switched from a high level signal to a low level signal, and the fourth transistor M54 is turned off.
  • the first switching signal SWR maintains a high level signal, and the reset signal VI is stored in the first storage capacitor C51 through the third transistor M53, the isolation transistor 52, and the fifth transistor M55. Since the charge in the first storage capacitor C51 has been emptied before the reset signal VI is stored, the reset signal VI is stored in the first storage capacitor C51, that is, the first storage The capacitor C51 is charged to increase the charge in the first storage capacitor C51 such that the voltage on the first end of the first storage capacitor C51 is the voltage of the reset signal VI.
  • the first switch signal SWR is switched from a high level signal to a low level signal to turn off the fifth transistor M55.
  • the transmission signal TX is switched from a low level signal to a high level signal, the second transistor M52 is turned on, and the photoelectric conversion element PD is photoelectrically The converted signal is transmitted to the storage node FD.
  • the photoelectric conversion element PD generates a photocurrent when performing photoelectric conversion, After the end of the photoelectric conversion, the charge at the first end of the photoelectric conversion element PD is changed, and after the second transistor M52 is turned on, the charge on the storage node FD also changes accordingly.
  • the difference obtained by subtracting the exposure signal V2 from the reset signal VI is an image signal generated by the pixel unit.
  • the transmission signal TX is switched from a high level signal to a low level signal, and the second transistor M52 is turned off.
  • the conversion element PD can perform photoelectric conversion again.
  • the second switch signal SWS is switched from a low level signal to a high level signal to turn on the sixth transistor M56, and the second storage capacitor C52 It is in communication with the fourth transistor M54.
  • the second reset control signal DC is switched from a low level signal to a high level signal, and the second storage capacitor C52 is reset.
  • the second reset control signal DC may be switched from a low level signal to a high level signal at the same time as the second switch signal SWS, so that the fourth transistor M54 and the sixth transistor are M56 is simultaneously turned on; the second reset control signal DC may also be switched from a low level signal to a high level signal after the sixth transistor M56 is turned on, causing the fourth transistor M54 to lag behind the sixth Transistor M56 is turned on.
  • resetting the second storage capacitor C52 Similar to resetting the first storage capacitor C51, resetting the second storage capacitor C52 also discharges the second storage capacitor C52, and clears the charge in the second storage capacitor C52, so that the second The voltage on the first end of the storage capacitor C52 is the voltage supplied by the second power line Vss.
  • the exposure signal V2 stored on the storage node FD does not change.
  • the DC is switched from a high level signal to a low level signal to turn off the fourth transistor M54.
  • the second switch signal SWS maintains a high level signal, and the exposure signal V2 passes through the
  • the third transistor M53, the isolation transistor 52, and the sixth transistor M56 are stored in the second storage capacitor C52. Similar to storing the reset signal VI in the first storage capacitor C51, storing the exposure signal V2 in the second storage capacitor C52, that is, charging the second storage capacitor C52, adding the The electric charge in the second storage capacitor C52 causes the voltage on the first end of the second storage capacitor C52 to be the voltage of the exposure signal V2.
  • the second switching signal SWS is switched from a high level signal to a low level signal to turn off the sixth transistor M56.
  • the isolation control signal AMS is switched from a high level signal to a low level signal to turn off the isolation transistor 52.
  • the isolation transistor 52 is turned off, the storage unit 53 and the reading unit 54 are disconnected from the storage node FD. Therefore, the isolation transistor 52 can cause the reset signal VI and the exposure.
  • the reading process of the signal V2 does not affect the resetting of the storage node FD and the photoelectric conversion device PD, that is, the resetting of the storage node FD and the photoelectric conversion of the photoelectric conversion device PD can be performed at any time.
  • the isolation transistor 52 After the isolation transistor 52 is turned off, the first reset control signal RST is switched from a low level signal to a high level signal, the first transistor M51 is turned on, and the storage node FD is reset again.
  • the row selection signal SEL is switched from a low level signal to a high level signal to turn on the ninth transistor M59, and the pixel unit enters and reads the The process of resetting the signal VI and the exposure signal V2.
  • the second reset control signal DC is switched from a low level signal to a high level signal, and the fourth transistor M54 is turned on, for the isolation transistor.
  • connection node SD of the storage unit 53 and the reading unit 54 is reset. Resetting the connection node SD is to make the charge stored on the connection node SD read the reset signal VI and the exposure signal V2 Same time. Similar to resetting the first storage capacitor C51, resetting the connection node SD is to discharge the connection node SD, and empty the charge on the connection node SD. After the reset of the connection node SD is completed, the second reset control signal DC is switched from a high level signal to a low level signal, and the fourth transistor M54 in the reset unit is turned off.
  • the first switch signal SWR is switched from a low level signal to a high level signal, and the fifth transistor M55 is turned on, the first storage capacitor C51 is connected to the reading unit 54, and the reset signal VI stored on the first storage capacitor C51 is read by the fifth transistor M55, the eighth transistor M58 and the ninth transistor M59.
  • the selection line on the Bitline Since the charge on the connection node SD has been emptied before reading the reset signal VI, the gate voltage of the eighth transistor M58 is the reset when the reset signal VI is read. The voltage of the signal VI.
  • the eighth transistor M58 is also a source follower whose source voltage is equal to the gate voltage.
  • the first switch signal SWR is switched from a high level signal to a low level signal, and the fifth transistor M55 is turned off.
  • the time period T10 after the reset signal VI is read on the column select line Bitline the second reset control signal DC is switched from a low level signal to a high level signal, and the fourth transistor M54 is turned on. , reset the SD of the connection node again. After the reset of the connection node SD is completed, the second reset control signal DC is switched from a high level signal to a low level signal, and the fourth transistor M54 in the reset unit is turned off.
  • the second switch signal SWS is switched from the low level signal to the high level signal to turn on the sixth transistor M56 during the period T11 after the reset of the connection node SD is completed again, and the second storage is performed.
  • the capacitor C52 is connected to the reading unit 54 and stored in The exposure signal V2 on the second storage capacitor C52 is read by the sixth transistor M56, the eighth transistor M58, and the ninth transistor M59 onto the column selection line Bitline. After the exposure signal V2 is read on the column selection line Bitline, the second switching signal SWS is switched from a high level signal to a low level signal to turn off the sixth transistor M56.
  • the row select signal SEL is switched from a high level signal to a low level signal to turn off the ninth transistor M59, and the pixel unit can enter the next duty cycle.
  • the signals received by the gates of the transistors are divided into a high level signal and a low level signal, and the sustain time of the high and low level signals is the length of each time period according to a specific circuit structure.
  • device parameters are set. For example, in a period T3 after the isolation transistor 52 is turned on, the second reset control signal DC is switched from a low level signal to a high level signal, and the first storage capacitor C51 is reset.
  • the sustain time of the time period T3 is related to the amount of charge stored in the first storage capacitor C51 and the amplitude when the second reset control signal DC is a high level signal, and is stored in the first storage capacitor C51.
  • the first storage capacitor C51 is used to store the reset signal VI
  • the second storage capacitor C52 is used to store the exposure signal V2.
  • the charge stored in the first storage capacitor C51 and the charge stored in the second storage capacitor C52 are not mutually transferred, and are read out from the first storage capacitor C51 during signal reading.
  • the reset unit includes the fourth transistor M54.
  • the first a first end of the fourth transistor M54 is connected to the second end of the isolation transistor 52, a second end of the fourth transistor M54 is connected to the second power line Vss, and the reset voltage provided by the reset unit is the first The voltage supplied by the two power lines Vss, that is, 0V.
  • Fig. 7 is a structural diagram of a pixel unit of a CMOS image sensor according to Embodiment 2 of the present invention. Referring to FIG.
  • the reset unit includes a seventh transistor M57.
  • the first end of the seventh transistor M57 is connected to the first power line Vdd
  • the second end of the seventh transistor M57 is connected to the second end of the isolation transistor 52
  • the reset voltage provided by the reset unit is The voltage supplied by the first power line Vdd is 3V ⁇ 3.5V.
  • connection node SD that is, charging the first storage capacitor C51, the second storage capacitor C52, and the connection node SD, adding the first storage capacitor C51, the first
  • the electric charge in the storage capacitor C52 and the connection node SD is such that the voltage on the first end of the first storage capacitor C51, the second end of the second storage capacitor C52, and the connection node SD is The voltage supplied by the first power line Vdd is described. Different from Embodiment 1, before the reset signal VI and the exposure signal V2 are read, the connection node SD is reset, and the voltage of the connection node SD is charged to the first power line Vdd. Voltage.
  • the voltage read on the column select line Bitline is the sum of the voltage of the reset signal VI and the voltage supplied by the first power line Vdd.
  • the voltage read on the column selection line Bitline is the sum of the voltage of the exposure signal V2 and the voltage supplied by the first power line Vdd, and the signal difference read twice.
  • the value is also the difference between the reset signal VI and the exposure signal V2, that is, the image signal generated by the pixel unit.
  • the control method of the pixel unit of the CMOS image sensor is similar to the control method of the pixel unit of the CMOS image sensor. For details, refer to the detailed description of Embodiment 1, and details are not described herein again.
  • the technical solution of the present invention further provides a CMOS image sensor.
  • the CMOS image sensor includes a row selection circuit 81 and a column selection circuit 82, and further includes a pixel array 80.
  • the pixel array includes a plurality of pixel units arranged in an array, and the pixel unit is Embodiment 1 or The pixel unit described in Embodiment 2.
  • the row selection circuit 81 is adapted to provide a row select signal to the pixel array 80, the column select circuit 82 being adapted to transmit an output signal of the pixel array 80.
  • the pixel unit of the CMOS image sensor provided by the technical solution of the present invention has no signal attenuation during the process of reading the reset signal and the exposure signal of the pixel unit by using the correlated double sampling technique, thereby improving the image signal generated by the pixel unit. Signal to noise ratio.

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Abstract

一种CMOS图像传感器、像素单元及其控制方法，所述像素单元包括光电转换单元、隔离晶体管、存储单元和读取单元。所述隔离晶体管的第一端连接所述光电转换单元，所述隔离晶体管的第二端连接所述存储单元和读取单元；所述存储单元包括第一开关单元、第二开关单元、第一存储电容、第二存储电容和复位单元，所述第一开关单元的第一端连接所述第一存储电容，所述第二开关单元的第一端连接所述第二存储电容，所述第一开关单元的第二端连接所述第二开关单元的第二端和所述读取单元，所述复位单元适于提供所述第一存储电容和第二存储电容的复位电压。本发明技术方案提供的CMOS图像传感器的像素单元，提高了像素单元产生的图像信号的信噪比。

Description

CMOS图像传感器、 像素单元及其控制方法
本申请要求 2013 年 5 月 17 日提交中国专利局、 申请号为 201310183417.1、 发明名称为 "CMOS图像传感器、 像素单元及其控 制方法"的中国专利申请的优先权， 其全部内容通过引用结合在本申 请中。 技术领域 本发明涉及图像传感器技术领域， 特别涉及一种 CMOS 图像传 感器、 像素单元及其控制方法。 背景技术 图像传感器是组成数字摄像头的重要组成部分。 根据元件的不 同， 图像传感器可分为 CCD ( Charge Coupled Device, 电荷耦合元件） 图像传感器和 CMOS ( Complementary Metal-Oxide Semiconductor, 金属氧化物半导体元件） 图像传感器两大类。 由于 CMOS 图像传感 器具有功耗小、 成本低、 易于在标准生产线上生产等诸多优点， 在各 个领域得到了广泛的应用。 根据曝光方式的不同， CMOS 图像传感器可以分为逐行曝光的 CMOS图像传感器和全局曝光的 CMOS图像传感器。 CMOS图像传 感器的像素单元通常包含一个光电二极管和多个晶体管，根据 CMOS 图像传感器的像素单元包含晶体管的数目， CMOS图像传感器的像素 单元可以分为 3晶体管（3T )型、 4晶体管（4T )型和 5晶体管（5T ) 型。 公开号为 US6566697、 发明名称为 Pinned photodiode five transistor pixel (一种五晶体管像素） 的美国发明专利公开了一种 5T 型全局曝光的 CMOS图像传感器的像素单元， 具体结构如图 1所示。 参考图 1 , 所述 5T型全局曝光的 CMOS图像传感器的像素单元包括 1个光电二极管 PPD和 5个 NMOS晶体管： 复位晶体管 Mll、 放大 晶体管 M12、 选择晶体管 M13、 传输晶体管 M14、 全局复位晶体管 M15。 所述复位晶体管 Mil的源极作为存储节点 FD (又称为浮空扩散 区， Floating Diffusion ), 用来暂存信号。 所述复位晶体管 Mil的漏 极、 放大晶体管 M12的漏极和全局复位晶体管 M15的漏极均适于连 接第一电源线 Vdd, 所述光电二极管 PPD的阳极适于连接第二电源 线 Vss,所述第二电源线 Vss提供的电压低于所述第一电源线 Vdd提 供的电压。 通常， 所述第一电源线 Vdd提供的电压是给 CMOS图像 传感器供电的电源电压， 所述第二电源线 Vss提供的电压为地线电 压。 所述选择晶体管 M13的源极适于连接列选择线 Bitline。 所述复位晶体管 Mil适于在像素单元曝光前对所述存储节点 FD 进行复位， 使所述存储节点 FD由低电位达到预定的高电位； 所述全 局复位晶体管 M15适于在像素单元曝光前对所述光电二极管 PPD进 行复位； 所述光电二极管 PPD适于在像素单元曝光时进行光电转换， 将接收到的光信号转换为电信号； 所述传输晶体管 M14适于将所述 光电二极管 PPD转换后的电信号传输至所述存储节点 FD; 所述放大 晶体管 M12适于将从所述存储节点 FD接收到的电信号进行放大；所 述选择晶体管 M13适于将放大后的电信号输出至列选择线 Bitline。 图 2是图 1所示的像素单元的工作时序图， 其中， RST表示复位 晶体管 Mil的栅极接收的复位控制信号， SEL表示所述选择晶体管 M13的栅极接收的行选择信号，ΤΧ表示所述传输晶体管 M14的栅极 接收的传输信号， rst表示所述全局复位晶体管 M15的栅极接收的全 局复位信号。下面结合图 2对图 1所示的像素单元的工作过程进行筒 要说明。 参考图 2,在一个工作周期开始时， 所述复位控制信号 RST为高 电平信号，使所述复位晶体管 Mil导通，对所述存储节点 FD进行复 位， 将所述存储节点 FD充电至高电位； 在 t2。时刻， 所述全局复位信号 rst由低电平信号切换为高电平信 号，使所述全局复位晶体管 M15导通，所述光电二极管 PPD被复位； 在 t21时刻， 所述全局复位信号 rst由高电平信号切换为低电平信 号， 使所述全局复位晶体管 M15截止， 所述光电二极管 PPD进行光 电转换， 将光信号转换为电信号； 在 t22时刻， 所述光电二极管 PPD光电转换结束， 所述传输信号 TX由低电平信号切换为高电平信号， 使所述传输晶体管 M14导通， 将所述光电二极管 PPD进行光电转换后的电信号传输至所述存储节 点 FD, 此时， 所述存储节点 FD存储的信号为曝光信号 Vsig, t21时 刻至 t22时刻之间的时间即为所述光电二极管 PPD的曝光时间， 在所 述曝光时间内， 所述复位控制信号 RST 由高电平信号切换为低电平 信号； 所述传输晶体管 M14截止后， 经过一段时间， 所述行选择信号 SEL由低电平信号切换为高电平信号，使所述选择晶体管 M13导通， 在 t23时刻， 所述曝光信号 Vsig被读到所述列选择线 Bitline上； 读取到所述曝光信号 Vsig后， 所述复位晶体管 Mil再次对所述 存储节点 FD进行复位， 复位结束后， 所述存储节点 FD存储的信号 为复位信号 Vrst, 在 t24时刻， 所述复位信号 Vrst被读到所述列选择 线 Bitline上， 所述复位信号 Vrst与所述曝光信号 Vsig之差即为所述 像素单元产生的图像信号； 在 t25时刻， 所述复位控制信号 RST由低电平信号切换为高电平 信号， 所述像素单元进入下一个工作周期。 图 1所示像素单元产生的图像信号经过一系列的 CMOS电路后, 电路中的控制脉沖信号会带来复位噪声。 为了减小复位噪声的影响， 通常采用相关双采样 ( CDS, Correlated Double Sampling )技术。 公开号为 US20090256060A1、 发明名称为 Pixel array with global shutter (一种全局曝光像素阵列） 的美国发明专利公开了一种 8T型 全局曝光的 CMOS图像传感器的像素单元， 具体结构如图 3所示。 与图 1所示的像素单元相比，图 3所示的像素单元减少了全局复位晶 体管，增加了第一采样电容 C21和第二采样电容 C22、第一开关管晶 体管 M21和第二开关管晶体管 M22、 放电晶体管 M23、 放大晶体管 M24。 图 4是图 2所示的像素单元的工作时序图， 其中， SMP1表示第 一开关晶体管 M21的栅极接收的第一控制信号， SMP2表示第二开关 晶体管 M22的栅极接收的第二控制信号， PC表示放电晶体管 M23 的栅极接收的放电信号。下面结合图 4对图 2所示的像素单元的工作 过程进行筒要说明。 参考图 4,在一个工作周期开始时， 所述复位控制信号 RST为高 电平信号，使所述复位晶体管 Mil导通，对所述存储节点 FD进行复 位， 所述存储节点 FD被充电至高电位， 即所述存储节点 FD存储复 位信号 Vrst; 在 t4。时刻， 所述第一控制信号 SMP1和第二控制信号 SMP2均 由低电平信号切换为高电平信号， 使所述第一开关晶体管 M21和第 二开关晶体管 M22导通， 所述复位信号 Vrst存储到所述第一采样电 容 C21和第二采样电容 C22上， 所述第一采样电容 C21和第二采样 电容 C22上的电压值均为所述复位信号 Vrst的电压值； 在 t41时刻， 所述第二控制信号 SMP2由高电平信号切换为低电 平信号， 使所述第二开关晶体管 M22截止， 并且， 在 t41时刻之前， 所述复位控制信号 RST 由高电平信号切换为低电平信号， 使所述复 位晶体管 Mil截止； 在 t42时刻， 所述传输信号 TX由低电平信号切换为高电平信号， 使所述传输晶体管 M14导通， 将所述光电二极管 PPD进行光电转换 后的电信号传输至所述存储节点 FD, 即所述存储节点 FD存储曝光 信号 Vsig; 在 t43时刻， 所述放电信号 PC由低电平信号切换为高电平信号， 使所述放电晶体管 M23导通， 对所述第一采样电容 C21进行复位， 复位结束后， 所述放大晶体管 M12将所述曝光信号 Vsig存储到所述 第一采样电容 C21上，所述第一控制信号 SMP1由高电平信号切换为 低电平信号， 所述第一开关晶体管 M21截止； 在 t44时刻， 所述复位控制信号 RST由低电平信号切换为高电平 信号，使所述复位晶体管 Mil导通，再次对所述存储节点 FD进行复 位； 在 t45时刻， 所述行选择信号 SEL由低电平信号切换为高电平信 号， 使所述选择晶体管 M13导通， 存储在所述第二采样电容 C22上 的所述复位信号 Vrst被读到所述列选择线 Bitline上； 接着， 所述第二控制信号 SMP2 由低电平信号切换为高电平信 号， 使所述第二开关管 M22导通， 根据电荷分享效用， 所述第二开 关管 M22导通后， 所述第一采样电容 C21和第二采样电容 C22上的 电压相等， 所述第二采样电容 C22上的电信号为 （ Vrst- Vsig ) /2; 所述第二控制信号 SMP2由高电平信号切换为低电平信号后，所 述第二采样电容 C22上的电信号被读到所述列选择线 Bitline上， 在 t46时刻， 所述行选择信号 SEL由高电平切换为低电平信号， 完成对 所述复位信号 Vrst和所述曝光信号 Vsig的读取。 图 4所示的像素单元在读取所述复位信号 Vrst和所述曝光信号 Vsig的过程中， 所述第一采样电容 C21和第二采样电容 C22分享了 所述曝光信号 Vsig,导致有用的信号衰减了一半，所述像素单元产生 的图像信号的信噪比（ SNR, Signal to Noise Ratio )降低，致使 CMOS 图像传感器产生的图像质量变差。 发明内容 本发明解决的是现有的 CMOS 图像传感器的像素单元产生的图 像信号的信噪比低的问题。 为解决上述问题， 本发明提供一种 CMOS 图像传感器的像素单 元， 包括光电转换单元、 隔离晶体管、 存储单元和读取单元； 所述隔 离晶体管的第一端连接所述光电转换单元，所述隔离晶体管的第二端 连接所述存储单元和读取单元，所述隔离晶体管的第一端和第二端分 别为晶体管的源极和漏极； 所述存储单元包括第一开关单元、 第二开 关单元、 第一存储电容、 第二存储电容和复位单元， 所述第一开关单 元的第一端连接所述第一存储电容并适于控制所述第一存储电容的 充放电，所述第二开关单元的第一端连接所述第二存储电容并适于控 制所述第二存储电容的充放电，所述第一开关单元的第二端连接所述 第二开关单元的第二端和所述读取单元，所述复位单元适于提供所述 第一存储电容和第二存储电容的复位电压。 可选的， 所述光电转换单元包括光电转换元件、 第一晶体管、 第 二晶体管和第三晶体管， 其中， 所述第一晶体管的第一端适于连接第 一电源线； 所述第二晶体管的第一端连接所述第一晶体管的第二端， 所述第二晶体管的第二端连接所述光电转换元件的第一端；所述光电 转换元件的第二端适于连接第二电源线，所述第二电源线提供的电压 低于所述第一电源线提供的电压；所述第三晶体管的第一端适于连接 所述第一电源线，所述第三晶体管的第二端连接所述隔离晶体管的第 一端， 所述第三晶体管的第三端连接所述第一晶体管的第二端。 可选的， 所述读取单元包括第八晶体管和第九晶体管， 其中， 所 述第八晶体管的第一端适于连接所述第一电源线，所述第八晶体管的 第二端连接所述第九晶体管的第一端，所述第八晶体管的第三端连接 所述隔离晶体管的第二端；所述第九晶体管的第二端适于连接列选择 线。 可选的， 所述复位单元包括第四晶体管， 所述第一开关单元包括 第五晶体管， 所述第二开关单元包括第六晶体管， 其中， 所述第四晶 体管的第一端连接所述隔离晶体管的第二端，所述第四晶体管的第二 端适于连接所述第二电源线；所述第五晶体管的第一端连接所述隔离 晶体管的第二端，所述第五晶体管的第二端连接所述第一存储电容的 第一端； 所述第六晶体管的第一端连接所述隔离晶体管的第二端， 所 述第六晶体管的第二端连接所述第二存储电容的第一端；所述第一存 储电容的第二端和所述第二存储电容的第二端均适于连接所述第二 电源线。 可选的， 所述复位单元包括第七晶体管， 其中， 所述第七晶体管 的第一端适于连接所述第一电源线，所述第七晶体管的第二端连接所 述隔离晶体管的第二端；所述第五晶体管的第一端连接所述隔离晶体 管的第二端，所述第五晶体管的第二端连接所述第一存储电容的第一 端； 所述第六晶体管的第一端连接所述隔离晶体管的第二端， 所述第 六晶体管的第二端连接所述第二存储电容的第一端；所述第一存储电 容的第二端和所述第二存储电容的第二端均适于连接所述第二电源 线。 基于上述 CMOS 图像传感器的像素单元， 本发明提供了一种 CMOS图像传感器的像素单元的控制方法， 包括： 在一个控制周期开始时， 控制所述第一晶体管导通， 对所述第一 晶体管的第二端复位， 复位结束后， 控制所述第一晶体管截止； 在所述第一晶体管截止后的第一时间段，控制所述隔离晶体管导 通， 使所述光电转换单元和所述存储单元连通； 在所述第一时间段内， 控制所述第五晶体管在第二时间段导通， 使所述第一存储电容与所述第四晶体管连通； 在所述第二时间段内， 控制所述第四晶体管在第三时间段导通， 对所述第一存储电容复位， 复位结束后， 控制所述第四晶体管截止， 将所述第一晶体管的第二端的复位信号存储至所述第一存储电容中， 存储所述复位信号结束后， 控制所述第五晶体管截止； 在所述第一时间段内及所述第五晶体管截止后的第四时间段，控 制所述第二晶体管导通，将所述光电转换元件进行光电转换后的信号 传输至所述第一晶体管的第二端， 传输信号结束后， 控制所述第二晶 体管截止； 在所述第一时间段内及所述第二晶体管截止后的第五时间段，控 制所述第六晶体管导通， 使所述第二存储电容与所述第四晶体管连 通； 在所述第五时间段内， 控制所述第四晶体管在第六时间段导通， 对所述第二存储电容复位， 复位结束后， 控制所述第四晶体管截止， 将所述第一晶体管的第二端的曝光信号存储至所述第二存储电容中， 存储所述曝光信号结束后， 控制所述隔离晶体管截止， 使所述光电转 换单元和所述存储单元断开； 在所述光电转换单元和所述存储单元断开后，控制所述第一晶体 管导通， 再次对所述第一晶体管的第二端进行复位； 在所述隔离晶体管截止后的第七时间段，控制所述第九晶体管导 通； 在所述第七时间段内， 控制所述第四晶体管在第八时间段导通， 对所述第五晶体管和第六晶体管的连接端复位， 复位结束后， 控制所 述第四晶体管截止； 在所述第七时间段内及所述第四晶体管截止后，控制所述第五晶 体管在第九时间段导通，将存储于所述第一存储电容上的信号读取至 所述列选择线上， 读取结束后， 控制所述第五晶体管截止； 在所述第七时间段内及所述第五晶体管截止后，控制所述第四晶 体管在第十时间段导通，对所述第五晶体管和第六晶体管的连接端复 位， 复位结束后， 控制所述第四晶体管截止； 在所述第七时间段内及所述第四晶体管截止后，控制所述第六晶 体管在第十一时间段导通，将存储于所述第二存储电容上的信号读取 至所述列选择线上， 读取结束后， 控制所述第六晶体管截止， 在所述 第六晶体管截止后， 控制所述第九晶体管截止， 一个控制周期结束。 基于上述 CMOS 图像传感器的像素单元， 本发明提供了另一种 CMOS图像传感器的像素单元的控制方法， 包括： 在一个控制周期开始时， 控制所述第一晶体管导通， 对所述第一 晶体管的第二端复位， 复位结束后， 控制所述第一晶体管截止； 在所述第一晶体管截止后的第一时间段，控制所述隔离晶体管导 通， 使所述光电转换单元和所述存储单元连通； 在所述第一时间段内， 控制所述第五晶体管在第二时间段导通， 使所述第一存储电容与所述第七晶体管连通； 在所述第二时间段内， 控制所述第七晶体管在第三时间段导通， 对所述第一存储电容复位， 复位结束后， 控制所述第七晶体管截止， 将所述第一晶体管的第二端的复位信号存储至所述第一存储电容中， 存储所述复位信号结束后， 控制所述第五晶体管截止； 在所述第一时间段内及所述第五晶体管截止后的第七时间段，控 制所述第二晶体管导通，将所述光电转换元件进行光电转换后的信号 传输至所述第一晶体管的第二端， 传输信号结束后， 控制所述第二晶 体管截止； 在所述第一时间段内及所述第二晶体管截止后的第五时间段，控 制所述第六晶体管导通， 使所述第二存储电容与所述第七晶体管连 通； 在所述第五时间段内， 控制所述第七晶体管在第六时间段导通， 对所述第二存储电容复位， 复位结束后， 控制所述第七晶体管截止， 将所述第一晶体管的第二端的曝光信号存储至所述第二存储电容中， 存储所述曝光信号结束后， 控制所述隔离晶体管截止， 使所述光电转 换单元和所述存储单元断开； 在所述光电转换单元和所述存储单元断开后，控制所述第一晶体 管导通， 再次对所述第一晶体管的第二端进行复位； 在所述隔离晶体管截止后的第七时间段，控制所述第九晶体管导 通； 在所述第七时间段内， 控制所述第七晶体管在第八时间段导通， 对所述第五晶体管和第六晶体管的连接端复位， 复位结束后， 控制所 述第七晶体管截止； 在所述第七时间段内及所述第七晶体管截止后，控制所述第五晶 体管在第九时间段导通，将存储于所述第一存储电容上的信号读取至 所述列选择线上， 读取结束后， 控制所述第五晶体管截止； 在所述第七时间段内及所述第五晶体管截止后，控制所述第七晶 体管在第十时间段导通，对所述第五晶体管和第六晶体管的连接端复 位， 复位结束后， 控制所述第七晶体管截止； 在所述第七时间段内及所述第七晶体管截止后，控制所述第六晶 体管在第十一时间段导通，将存储于所述第二存储电容上的信号读取 至所述列选择线上， 读取结束后， 控制所述第六晶体管截止， 在所述 第六晶体管截止后， 控制所述第九晶体管截止， 一个控制周期结束。 基于上述 CMOS 图像传感器的像素单元， 本发明还提供了一种 CMOS图像传感器，包括行选择电路和列选择电路，还包括像素阵列， 所述像素阵列包括若干个成阵列排布的像素单元，所述像素单元为上 述 CMOS图像传感器的像素单元。 与现有技术相比， 本发明的技术方案具有以下优点： 存储单元包 括第一存储电容和第二存储电容，所述第一存储电容的复位和信号存 储对应由第一开关单元控制，所述第二存储电容的复位和信号存储对 应由第二开关单元控制。 在存储复位信号和曝光信号的过程中， 所述 第一存储电容适于存储所述复位信号，所述第二存储电容适于存储所 述曝光信号； 在读取复位信号和曝光信号的过程中， 从所述第一存储 电容中读取所述复位信号时， 所述第二存储电容和读取单元断开连 接， 从所述第二存储电容中读取所述曝光信号时， 所述第一存储电容 和读取单元断开连接。 因此， 在采用相关双采样技术读取复位信号和 曝光信号的过程中， 所述复位信号和所述曝光信号均未发生衰减， 提 高了像素单元产生的图像信号的信噪比。 附图说明 图 1是现有的一种 5T型全局曝光 CMOS图像传感器的像素单元 的结构图； 图 2是图 1所示的像素单元的工作时序图； 图 3是现有的一种 8T型全局曝光 CMOS图像传感器的像素单元 的结构图； 图 4是图 3所示的像素单元的工作时序图； 图 5是本发明实施例 1 CMOS图像传感器的像素单元的结构图； 图 6是本发明实施例 1 CMOS图像传感器的像素单元的控制时序 图； 图 7是本发明实施例 2 CMOS图像传感器的像素单元的结构图； 图 8是本发明实施例的 CMOS图像传感器的结构图。 具体实施方式 正如背景技术中所描述的， 为了减小复位噪声的影响， 通常采用 相关双采样技术读取 CMOS 图像传感器的像素单元的复位信号和曝 光信号， 获取像素单元产生的图像信号。 但是， 图 3所示的 8T型全 局曝光的 CMOS 图像传感器的像素单元， 在读取所述曝光信号的过 程中， 所述第一采样电容 C21和第二采样电容 C22分享了所述曝光 信号， 导致有用的信号衰减了一半， 降低了 CMOS 图像传感器的像 素单元产生的图像信号的信噪比。 因此， 本发明技术方案的发明人经 过研究，提供了一种 CMOS图像传感器的像素单元，能够提高 CMOS 图像传感器的像素单元产生的图像信号的信噪比。 为使本发明的上述目的、特征和优点能够更为明显易懂， 下面结 合附图对本发明的具体实施例做详细的说明。 本发明技术方案的 CMOS 图像传感器的像素单元， 包括： 光电 转换单元、 隔离晶体管、 存储单元和读取单元； 所述隔离晶体管的第一端连接所述光电转换单元，所述隔离晶体 管的第二端连接所述存储单元和读取单元，所述隔离晶体管的第一端 和第二端分别为晶体管的源极和漏极； 所述存储单元包括第一开关单元、第二开关单元、第一存储电容、 第二存储电容和复位单元，所述第一开关单元的第一端连接所述第一 存储电容并适于控制所述第一存储电容的充放电，所述第二开关单元 的第一端连接所述第二存储电容并适于控制所述第二存储电容的充 放电，所述第一开关单元的第二端连接所述第二开关单元的第二端和 所述读取单元，所述复位单元适于提供所述第一存储电容和第二存储 电容的复位电压。 下面结合附图和具体的实施例对本发明技术方案的 CMOS 图像 传感器的像素单元的结构及控制方法进行详细说明。 实施例 1 图 5是本发明实施例 1 CMOS图像传感器的像素单元的结构图。 参考图 5, 所述 CMOS图像传感器的像素单元包括光电转换单元 51、 隔离晶体管 52、 存储单元 53和读取单元 54。 所述光电转换单元 51包括光电转换元件 PD、 第一晶体管 M51、 第二晶体管 M52和第三晶体管 M53。 所述第一晶体管 M51的第一端适于连接第一电源线 Vdd。 所述第二晶体管 M52的第一端连接所述第一晶体管 M51的第二 端，所述第二晶体管 M52的第二端连接所述光电转换元件 PD的第一 端。 所述光电转换元件 PD的第二端适于连接第二电源线 Vss, 所述 第二电源线 Vss提供的电压低于所述第一电源线 Vdd提供的电压。 在本实施例中， 所述第一电源线 Vdd提供的电压是给 CMOS图像传 感器供电的电源电压， 电压值为 3V~3.5V, 所述第二电源线 Vss提供 的电压为地线电压， 电压值为 0V。 所述第三晶体管 M53的第一端适于连接所述第一电源线 Vdd, 所述第三晶体管 M53的第二端连接所述隔离晶体管 52的第一端， 所 述第三晶体管 M53的第三端连接所述第一晶体管 M51的第二端。 所述第一晶体管 M51的第二端到地之间形成一个分布的悬浮 PN 结电容， 因此， 所述第一晶体管 M51的第二端可以作为存储节点 FD (又称为浮空扩散区， Floating Diffusion ), 用来暂存信号。 在本实施例中， 所述光电转换元件 PD为光电二极管， 所述光电 转换元件 PD的第一端为所述光电二极管的阴极端， 所述光电转换元 件 PD的第二端为所述光电二极管的阳极端。 所述第一晶体管 M51、第二晶体管 M52和第三晶体管 M53均为 NM0S 管， 所述第一晶体管 M51、 第二晶体管 M52 和第三晶体管 M53的第一端为 NM0S管的漏极， 所述第一晶体管 M51、 第二晶体 管 M52和第三晶体管 M53的第二端为 NM0S管的源极，所述第一晶 体管 M51、 第二晶体管 M52和第三晶体管 M53的第三端为 NM0S 管的栅极。 所述隔离晶体管 52的第一端连接所述光电转换单元 51 , 所述隔 离晶体管 52的第二端连接所述存储单元 53和读取单元 54。 在本实 施例中， 所述隔离晶体管 52为 NMOS管， 所述隔离晶体管 52的第 一端为 NMOS管的漏极， 所述隔离晶体管 52的第二端为 NMOS管 的源极。 所述存储单元 53包括第一开关单元、 第二开关单元、 第一存储 电容 C51、第二存储电容 C52和复位单元。所述复位单元包括第四晶 体管 M54, 所述第一开关单元包括第五晶体管 M55, 所述第二开关 单元包括第六晶体管 M56。 所述第四晶体管 M54 的第一端连接所述隔离晶体管 52 的第二 端， 所述第四晶体管 M54的第二端适于连接所述第二电源线 Vss。 所述第五晶体管 M55 的第一端连接所述隔离晶体管 52 的第二 端， 所述第五晶体管 M55的第二端连接所述第一存储电容 C51的第 一端。 所述第六晶体管 M56 的第一端连接所述隔离晶体管 52 的第二 端， 所述第六晶体管 M56的第二端连接所述第二存储电容 C52的第 一端。 所述第一存储电容 C51的第二端和所述第二存储电容 C52的第 二端均适于连接所述第二电源线 Vss。 在本实施例中， 所述第四晶体管 M54、 第五晶体管 M55和第六 晶体管 M56均为 NMOS管， 所述第四晶体管 M54、 第五晶体管 M55 和第六晶体管 M56 的第一端为 NMOS 管的漏极， 所述第四晶体管 M54、第五晶体管 M55和第六晶体管 M56的第二端为 NMOS管的源 极， 所述第四晶体管 M54、 第五晶体管 M55和第六晶体管 M56的第 三端为 NMOS管的栅极。 所述读取单元 54包括第八晶体管 M58和第九晶体管 M59。 所述第八晶体管 M58的第一端适于连接所述第一电源线 Vdd, 所述第八晶体管 M58的第二端连接所述第九晶体管 M59的第一端， 所述第八晶体管 M58的第三端连接所述隔离晶体管 52的第二端。 所述第九晶体管 M59的第二端适于连接列选择线 Bitline, 所述 列选择线 Bitline适于传输所述 CMOS图像传感器的像素单元输出的 信号。 所述第八晶体管 M58和第九晶体管 M59均为 NMOS管，所述第 八晶体管 M58和第九晶体管 M59的第一端为 NMOS管的漏极，所述 第八晶体管 M58和第九晶体管 M59的第二端为 NMOS管的源极，所 述第八晶体管 M58和第九晶体管 M59的第三端为 NMOS管的栅极。 本实施例中的所有晶体管均为 NMOS管， 需要说明的是， 在其 他实施例中， 可以使用 PMOS管代替 NMOS管。 图 6是本发明实施例 1 CMOS图像传感器的像素单元的控制时序 图，其中， AMS表示所述隔离晶体管 52的栅极接收的隔离控制信号， RST表示所述第一晶体管 M51的栅极接收的第一复位控制信号， TX 表示所述第二晶体管 M52的栅极接收的传输信号， SWR表示控制所 述的第一开关单元的第一开关信号， SWS 表示控制所述第二开关单 元的第二开关信号， DC表示控制所述复位单元的第二复位控制信号， SEL表示所述第九晶体管 M59的栅极接收的行选择信号。 图 6 中所有信号的高低电平信号的幅度可以根据具体的电路结 构和器件参数进行设定。 在本实施例中， 所述隔离控制信号 AMS、 第一复位控制信号 RST、第一开关信号 SWR、 第二开关信号 SWS和 行选择信号 SEL为高电平信号时， 幅度可以为 3V~3.8V; 所述隔离 控制信号 AMS、 第一复位控制信号 RST、 第一开关信号 SWR、 第二 开关信号 SWS和行选择信号 SEL为低电平信号时， 幅度可以为 0V; 所述传输信号 TX为高电平信号时， 幅度可以为 3V~3.8V; 所述传输 信号 TX为低电平信号时， 幅度可以为 -0.8V~0.5V; 所述第二复位控 制信号 DC为高电平信号时， 幅度可以为 0V~1.8V; 所述第二复位控 制信号 DC为低电平信号时， 幅度可以为 0V。 下面结合图 6对本发明实施例 1 CMOS图像传感器的像素单元的 工作过程进行详细说明。 参考图 6, 在一个工作周期开始时， 所述第一复位控制信号 RST 为高电平信号，使所述第一晶体管 M51导通，对所述存储节点 FD进 行复位。 由于所述第一晶体管 M51 的第一端连接的是第一电源线 Vdd, 所述第一电源线 Vdd提供的是给 CMOS传感器供电的电源电 压， 因此， 对所述存储节点 FD复位即是对所述存储节点 FD进行充 电， 增加所述存储节点 FD上的电荷， 将所述存储节点 FD充电至高 电位。 所述第一复位控制信号 RST在所述光电转换元件 PD进行光电转 换结束之前由高电平信号切换为低电平信号，使所述第一晶体管 M51 截止， 结束对所述存储节点 FD的复位， 所述存储节点 FD被复位后 存储的是复位信号 VI。 在对所述存储节点 FD复位结束后的时间段 T1 ,所述隔离控制信 号 AMS由低电平信号切换为高电平信号，使所述隔离晶体管 52导通， 将所述光电转换单元 51和所述存储单元 53连通。 在所述隔离晶体管 52导通之后的时间段 T2, 所述第一开关信号 SWR由低电平信号切换为高电平信号，使所述第五晶体管 M55导通， 所述第一存储电容 C51与所述第四晶体管 M54连通。 在所述隔离晶体管 52导通之后的时间段 T3, 所述第二复位控制 信号 DC由低电平信号切换为高电平信号， 对所述第一存储电容 C51 复位。 需要说明的是， 所述第二复位控制信号 DC可以与所述第一开 关信号 SWR在同一时刻由低电平信号切换为高电平信号， 使所述第 四晶体管 M54与所述第五晶体管 M55同时导通； 所述第二复位控制 信号 DC也可以在所述第五晶体管 M55导通后由低电平信号切换为 高电平信号， 使所述第四晶体管 M54滞后于所述第五晶体管 M55导 通。 由于所述第四晶体管 M54的第二端连接的是第二电源线 Vss,所 述第二电源线 Vss提供的是地线电压， 因此， 对所述第一存储电容 C51复位即是对所述第一存储电容 C51进行放电，清空所述第一存储 电容 C51 内的电荷， 使所述第一存储电容 C51的第一端上的电压为 所述第二电源线 Vss提供的电压。 由于所述第三晶体管 M53为源极跟随器， 其电压增益接近为 1 , 即所述第三晶体管 M53 的源极电压跟随栅极电压变化， 因此， 在对 所述第一存储电容 C51复位时， 即使所述隔离晶体管 52导通， 所述 第三晶体管 M53的源极电压改变， 所述第三晶体管 M53的栅极电压 (亦即所述存储节点 FD存储的所述复位信号 VI )也不会发生变化。 对所述第一存储电容 C51 复位结束后， 所述第二复位控制信号 DC由高电平信号切换为低电平信号， 使所述第四晶体管 M54截止。 所述第一开关信号 SWR保持高电平信号， 所述复位信号 VI通过所 述第三晶体管 M53、所述隔离晶体管 52和所述第五晶体管 M55存储 到所述第一存储电容 C51中。 由于在存储所述复位信号 VI之前，所述第一存储电容 C51中的 电荷已被清空， 因此， 将所述复位信号 VI存储于所述第一存储电容 C51中，就是对所述第一存储电容 C51进行充电，增加所述第一存储 电容 C51 中的电荷， 使所述第一存储电容 C51的第一端上的电压为 所述复位信号 VI的电压。 所述复位信号 VI存储完成后， 所述第一 开关信号 SWR由高电平信号切换为低电平信号， 使所述第五晶体管 M55截止。 在所述复位信号 VI存储完成后的时间段 T4, 所述传输信号 TX 由低电平信号切换为高电平信号， 使所述第二晶体管 M52导通， 将 所述光电转换元件 PD 进行光电转换后的信号传输至所述存储节点 FD。 所述光电转换元件 PD在进行光电转换时会产生光电流, 在光电转换结束后， 所述光电转换元件 PD的第一端的电荷发生了变 化，在所述第二晶体管 M52导通后，所述存储节点 FD上的电荷也相 应变化。 在接收所述光电转换元件 PD进行光电转换的信号后， 所述 存储节点 FD存储的曝光信号 V2。所述复位信号 VI减去所述曝光信 号 V2得到的差值， 就是所述像素单元产生的图像信号。 所述光电转换元件 PD进行光电转换后的信号传输至所述存储节 点 FD后， 所述传输信号 TX由高电平信号切换为低电平信号， 使所 述第二晶体管 M52截止，所述光电转换元件 PD可再次进行光电转换。 在所述第二晶体管 M52截止后的时间段 T5, 所述第二开关信号 SWS由低电平信号切换为高电平信号，使所述第六晶体管 M56导通， 所述第二存储电容 C52与所述第四晶体管 M54连通。 在所述第二晶体管 M52截止后的时间段 T6, 所述第二复位控制 信号 DC由低电平信号切换为高电平信号， 对所述第二存储电容 C52 复位。 需要说明的是， 所述第二复位控制信号 DC可以与所述第二开 关信号 SWS在同一时刻由低电平信号切换为高电平信号， 使所述第 四晶体管 M54与所述第六晶体管 M56同时导通； 所述第二复位控制 信号 DC也可以在所述第六晶体管 M56导通后由低电平信号切换为 高电平信号， 使所述第四晶体管 M54滞后于所述第六晶体管 M56导 通。 与对所述第一存储电容 C51复位类似，对所述第二存储电容 C52 复位也是对所述第二存储电容 C52进行放电，清空所述第二存储电容 C52内的电荷，使所述第二存储电容 C52的第一端上的电压为所述第 二电源线 Vss提供的电压。在对所述第二存储电容 C52复位时，所述 存储节点 FD上存储的所述曝光信号 V2不会发生变化。 对所述第二存储电容 C52 复位结束后， 所述第二复位控制信号
DC由高电平信号切换为低电平信号， 使所述第四晶体管 M54截止。 所述第二开关信号 SWS保持高电平信号， 所述曝光信号 V2通过所 述第三晶体管 M53、所述隔离晶体管 52和所述第六晶体管 M56存储 到所述第二存储电容 C52中。 与将所述复位信号 VI存储于所述第一存储电容 C51类似，将所 述曝光信号 V2存储于所述第二存储电容 C52中，就是对所述第二存 储电容 C52进行充电， 增加所述第二存储电容 C52中的电荷， 使所 述第二存储电容 C52的第一端上的电压为所述曝光信号 V2的电压。 所述曝光信号 V2存储完成后， 所述第二开关信号 SWS由高电平信 号切换为低电平信号， 使所述第六晶体管 M56截止。 在所述曝光信号 V2存储完成后， 所述隔离控制信号 AMS由高 电平信号切换为低电平信号， 使所述隔离晶体管 52截止。 所述隔离 晶体管 52截止后， 断开了所述存储单元 53、 所述读取单元 54与所 述存储节点 FD的关联， 因此， 所述隔离晶体管 52可以使所述复位 信号 VI和所述曝光信号 V2的读取过程完全不影响对所述存储节点 FD的复位和所述光电转换器件 PD进行光电转换， 即对所述存储节 点 FD的复位和所述光电转换器件 PD进行光电转换可以在任意时刻 发生， 从而实现高帧率。 所述隔离晶体管 52截止后， 所述第一复位控制信号 RST由低电 平信号切换为高电平信号， 使所述第一晶体管 M51导通， 所述存储 节点 FD再次被复位。 在所述隔离晶体管 52截止后的时间段 T7, 所述行选择信号 SEL 由低电平信号切换为高电平信号， 使所述第九晶体管 M59导通， 所 述像素单元进入读取所述复位信号 VI和所述曝光信号 V2的过程。 在所述第九晶体管 M59导通后的时间段 T8, 所述第二复位控制 信号 DC 由低电平信号切换为高电平信号， 使所述第四晶体管 M54 导通， 对所述隔离晶体管 52与所述存储单元 53和所述读取单元 54 的连接节点 SD复位。 对所述连接节点 SD复位， 是为了使所述连接 节点 SD上存储的电荷在读取所述复位信号 VI和所述曝光信号 V2 时相同。 与对所述第一存储电容 C51复位类似， 对所述连接节点 SD 复位是对所述连接节点 SD进行放电， 清空所述连接节点 SD上的电 荷。 对所述连接节点 SD复位结束后， 所述第二复位控制信号 DC由 高电平信号切换为低电平信号，使所述复位单元中的第四晶体管 M54 截止。 在对所述连接节点 SD复位结束后的时间段 T9,所述第一开关信 号 SWR由低电平信号切换为高电平信号，使所述第五晶体管 M55导 通， 所述第一存储电容 C51与所述读取单元 54连通， 存储于所述第 一存储电容 C51上的所述复位信号 VI通过所述第五晶体管 M55、所 述第八晶体管 M58和所述第九晶体管 M59读到所述列选择线 Bitline 上。 由于在读取所述复位信号 VI之前， 所述连接节点 SD上的电荷 已被清空， 因此， 在读取所述复位信号 VI时， 所述第八晶体管 M58 的栅极电压即是所述复位信号 VI的电压。所述第八晶体管 M58也为 源极跟随器， 其源极电压与栅极电压相等。 所述复位信号 VI读到所述列选择线 Bitline上后，所述第一开关 信号 SWR由高电平信号切换为低电平信号， 使所述第五晶体管 M55 截止。 在所述复位信号 VI读到所述列选择线 Bitline上后的时间段 T10, 所述第二复位控制信号 DC由低电平信号切换为高电平信号，使所述 第四晶体管 M54导通，再次对所述连接节点 SD复位。对所述连接节 点 SD复位结束后， 所述第二复位控制信号 DC由高电平信号切换为 低电平信号， 使所述复位单元中的第四晶体管 M54截止。 在再次对所述连接节点 SD复位结束后的时间段 T11 , 所述第二 开关信号 SWS由低电平信号切换为高电平信号， 使所述第六晶体管 M56导通， 所述第二存储电容 C52与所述读取单元 54连通， 存储于 所述第二存储电容 C52上的所述曝光信号 V2通过所述第六晶体管 M56、 所述第八晶体管 M58和所述第九晶体管 M59读到所述列选择 线 Bitline上。 所述曝光信号 V2读到所述列选择线 Bitline上后，所述第二开关 信号 SWS由高电平信号切换为低电平信号， 使所述第六晶体管 M56 截止。 在所述第六晶体管 M56截止后， 所述行选择信号 SEL由高电平 信号切换为低电平信号， 使所述第九晶体管 M59截止， 所述像素单 元可进入下一个工作周期。 需要说明的是， 在本实施例中， 各晶体管栅极接收的信号分为高 电平信号和低电平信号，高低电平信号的维持时间也就是各时间段的 长短可以根据具体的电路结构和器件参数进行设定。 例如， 在所述隔 离晶体管 52导通之后的时间段 T3 , 所述第二复位控制信号 DC由低 电平信号切换为高电平信号，对所述第一存储电容 C51进行复位。所 述时间段 T3的维持时间与所述第一存储电容 C51中存储的电荷量和 所述第二复位控制信号 DC为高电平信号时的幅度有关， 所述第一存 储电容 C51中存储的电荷量越小、所述第二复位控制信号 DC为高电 平信号时的幅度越高， 所述时间段 T3的维持时间越短， 反之越长。 本实施例中， 在信号存储过程中， 分别采用所述第一存储电容 C51存储所述复位信号 VI , 采用所述第二存储电容 C52存储所述曝 光信号 V2。 并且， 存储在所述第一存储电容 C51中的电荷和存储在 所述第二存储电容 C52中的电荷没有相互转移， 在信号读取过程中， 从所述第一存储电容 C51中读出的所述复位信号 VI和从所述第二存 储电容 C52中读出的所述曝光信号 V2, 均没有发生衰减， 因此， 提 高了 CMOS图像传感器的像素单元输出信号的信噪比。 实施例 2 在实施例 1中，所述复位单元包括所述第四晶体管 M54。所述第 四晶体管 M54的第一端连接所述隔离晶体管 52的第二端， 所述第四 晶体管 M54的第二端连接所述第二电源线 Vss,所述复位单元提供的 复位电压即是所述第二电源线 Vss提供的电压， 即 0V。 图 7是本发明实施例 2 CMOS图像传感器的像素单元的结构图。 参考图 7, 与实施例 1不同， 在实施例 2中， 所述复位单元包括第七 晶体管 M57。 所述第七晶体管 M57 的第一端连接所述第一电源线 Vdd, 所述第七晶体管 M57的第二端连接所述隔离晶体管 52的第二 端， 所述复位单元提供的复位电压即是所述第一电源线 Vdd提供的 电压， 即 3V~3.5V。 在实施例 2 中， 对所述第一存储电容 C51、 所述第二存储电容
C52和所述连接节点 SD的复位， 即是对所述第一存储电容 C51、 所 述第二存储电容 C52和所述连接节点 SD进行充电，增加所述第一存 储电容 C51内、所述第二存储电容 C52内和所述连接节点 SD上的电 荷， 使所述第一存储电容 C51的第一端、 所述第二存储电容 C52的 第二端和所述连接节点 SD上的电压为所述第一电源线 Vdd提供的电 压。 与实施例 1不同， 在读取所述复位信号 VI和所述曝光信号 V2 之前， 对所述连接节点 SD进行复位， 是将所述连接节点 SD的电压 充到所述第一电源线 Vdd提供的电压。 因此， 在实施例 2中， 读取 所述复位信号 VI时，读到所述列选择线 Bitline上的电压是所述复位 信号 VI的电压与所述第一电源线 Vdd提供的电压之和，读取所述曝 光信号 V2 时， 读到所述列选择线 Bitline上的电压是所述曝光信号 V2的电压与所述第一电源线 Vdd提供的电压之和， 两次读取到的信 号差值还是所述复位信号 VI与所述曝光信号 V2之差， 即所述像素 单元产生的图像信号。 实施例 2 CMOS 图像传感器的像素单元的控制方法与实施例 1 CMOS图像传感器的像素单元的控制方法类似， 具体可参考实施例 1 的详细描述， 在此不再赘述。 基于上述 CMOS 图像传感器的像素单元， 本发明技术方案还提 供了一种 CMOS图像传感器。 参考图 8, 所述 CMOS图像传感器包 括行选择电路 81和列选择电路 82, 还包括像素阵列 80, 所述像素阵 列包括若干个成阵列排布的像素单元，所述像素单元为实施例 1或实 施例 2所述的像素单元。 具体地， 所述行选择电路 81适于提供行选择信号至所述像素阵 列 80, 所述列选择电路 82适于传输所述像素阵列 80的输出信号。 综上所述， 本发明技术方案提供的 CMOS 图像传感器的像素单 元，在采用相关双采样技术读取像素单元的复位信号和曝光信号过程 中， 无信号衰减， 提高了像素单元产生的图像信号的信噪比。 虽然本发明披露如上， 但本发明并非限定于此。任何本领域技术 人员， 在不脱离本发明的精神和范围内， 均可作各种更动与修改， 因 此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

权 利 要 求
1.一种 CMOS图像传感器的像素单元， 其特征在于， 包括： 光电转 换单元、 隔离晶体管、 存储单元和读取单元； 所述隔离晶体管的第一端连接所述光电转换单元，所述隔离晶体 管的第二端连接所述存储单元和读取单元，所述隔离晶体管的第一端 和第二端分别为晶体管的源极和漏极； 所述存储单元包括第一开关单元、第二开关单元、第一存储电容、 第二存储电容和复位单元，所述第一开关单元的第一端连接所述第一 存储电容并适于控制所述第一存储电容的充放电，所述第二开关单元 的第一端连接所述第二存储电容并适于控制所述第二存储电容的充 放电，所述第一开关单元的第二端连接所述第二开关单元的第二端和 所述读取单元，所述复位单元适于提供所述第一存储电容和第二存储 电容的复位电压。
2.根据权利要求 1所述 CMOS图像传感器的像素单元，其特征在于， 所述隔离晶体管为 NMOS管， 所述隔离晶体管的第一端为 NMOS管 的漏极， 所述隔离晶体管的第二端为 NMOS管的源极。
3.根据权利要求 1所述 CMOS图像传感器的像素单元，其特征在于， 所述光电转换单元包括光电转换元件、 第一晶体管、 第二晶体管和第 三晶体管， 其中， 所述第一晶体管的第一端适于连接第一电源线； 所 述第二晶体管的第一端连接所述第一晶体管的第二端，所述第二晶体 管的第二端连接所述光电转换元件的第一端；所述光电转换元件的第 二端适于连接第二电源线，所述第二电源线提供的电压低于所述第一 电源线提供的电压；所述第三晶体管的第一端适于连接所述第一电源 线， 所述第三晶体管的第二端连接所述隔离晶体管的第一端， 所述第 三晶体管的第三端连接所述第一晶体管的第二端。
4.根据权利要求 3所述 CMOS图像传感器的像素单元，其特征在于， 所述光电转换元件为光电二极管，所述光电转换元件的第一端为所述 光电二极管的阴极端，所述光电转换元件的第二端为所述光电二极管 的阳极端。
5.根据权利要求 3所述 CMOS图像传感器的像素单元，其特征在于， 所述第一晶体管、 第二晶体管和第三晶体管均为 NMOS管， 所述第 一晶体管、 第二晶体管和第三晶体管的第一端为 NMOS管的漏极， 所述第一晶体管、 第二晶体管和第三晶体管的第二端为 NMOS管的 源极， 所述第三晶体管的第三端为 NMOS管的栅极。
6.根据权利要求 3所述 CMOS图像传感器的像素单元，其特征在于， 所述读取单元包括第八晶体管和第九晶体管， 其中， 所述第八晶体管 的第一端适于连接所述第一电源线，所述第八晶体管的第二端连接所 述第九晶体管的第一端，所述第八晶体管的第三端连接所述隔离晶体 管的第二端； 所述第九晶体管的第二端适于连接列选择线。
7.根据权利要求 6所述 CMOS图像传感器的像素单元，其特征在于， 所述第八晶体管和第九晶体管均为 NMOS管， 所述第八晶体管和第 九晶体管的第一端为 NMOS管的漏极， 所述第八晶体管和第九晶体 管的第二端为 NMOS管的源极， 所述第八晶体管的第三端为 NMOS 管的栅极。
8.根据权利要求 6所述 CMOS图像传感器的像素单元，其特征在于， 所述复位单元包括第四晶体管， 所述第一开关单元包括第五晶体管， 所述第二开关单元包括第六晶体管， 其中， 所述第四晶体管的第一端 连接所述隔离晶体管的第二端，所述第四晶体管的第二端适于连接所 述第二电源线；所述第五晶体管的第一端连接所述隔离晶体管的第二 端， 所述第五晶体管的第二端连接所述第一存储电容的第一端； 所述 第六晶体管的第一端连接所述隔离晶体管的第二端，所述第六晶体管 的第二端连接所述第二存储电容的第一端；所述第一存储电容的第二 端和所述第二存储电容的第二端均适于连接所述第二电源线。
9.根据权利要求 8所述 CMOS图像传感器的像素单元，其特征在于， 所述第四晶体管、 第五晶体管和第六晶体管均为 NMOS管， 所述第 四晶体管、 第五晶体管和第六晶体管的第一端为 NMOS管的漏极， 所述第四晶体管、 第五晶体管和第六晶体管的第二端为 NMOS管的 源极。
10.根据权利要求 6所述 CMOS图像传感器的像素单元，其特征在于， 所述第一开关单元包括第五晶体管，所述第二开关单元包括第六晶体 管， 所述复位单元包括第七晶体管， 其中， 所述第七晶体管的第一端 适于连接所述第一电源线，所述第七晶体管的第二端连接所述隔离晶 体管的第二端；所述第五晶体管的第一端连接所述隔离晶体管的第二 端， 所述第五晶体管的第二端连接所述第一存储电容的第一端； 所述 第六晶体管的第一端连接所述隔离晶体管的第二端，所述第六晶体管 的第二端连接所述第二存储电容的第一端；所述第一存储电容的第二 端和所述第二存储电容的第二端均适于连接所述第二电源线。
11.根据权利要求 10所述 CMOS图像传感器的像素单元， 其特征在 于， 所述第五晶体管、 第六晶体管和第七晶体管均为 NMOS管， 所 述第五晶体管、 第六晶体管和第七晶体管的第一端为 NMOS管的漏 极， 所述第五晶体管、 第六晶体管和第七晶体管的第二端为 NMOS 管的源极。
12.—种如权利要求 8 所述 CMOS 图像传感器的像素单元的控制方 法， 其特征在于， 包括： 在一个控制周期开始时， 控制所述第一晶体管导通， 对所述第一 晶体管的第二端复位， 复位结束后， 控制所述第一晶体管截止； 在所述第一晶体管截止后的第一时间段，控制所述隔离晶体管导 通， 使所述光电转换单元和所述存储单元连通； 在所述第一时间段内， 控制所述第五晶体管在第二时间段导通， 使所述第一存储电容与所述第四晶体管连通； 在所述第二时间段内， 控制所述第四晶体管在第三时间段导通， 对所述第一存储电容复位， 复位结束后， 控制所述第四晶体管截止， 将所述第一晶体管的第二端的复位信号存储至所述第一存储电容中， 存储所述复位信号结束后， 控制所述第五晶体管截止； 在所述第一时间段内及所述第五晶体管截止后的第四时间段，控 制所述第二晶体管导通，将所述光电转换元件进行光电转换后的信号 传输至所述第一晶体管的第二端， 传输信号结束后， 控制所述第二晶 体管截止； 在所述第一时间段内及所述第二晶体管截止后的第五时间段，控 制所述第六晶体管导通， 使所述第二存储电容与所述第四晶体管连 通； 在所述第五时间段内， 控制所述第四晶体管在第六时间段导通， 对所述第二存储电容复位， 复位结束后， 控制所述第四晶体管截止， 将所述第一晶体管的第二端的曝光信号存储至所述第二存储电容中， 存储所述曝光信号结束后， 控制所述隔离晶体管截止， 使所述光电转 换单元和所述存储单元断开； 在所述光电转换单元和所述存储单元断开后，控制所述第一晶体 管导通， 再次对所述第一晶体管的第二端进行复位； 在所述隔离晶体管截止后的第七时间段，控制所述第九晶体管导 通； 在所述第七时间段内， 控制所述第四晶体管在第八时间段导通， 对所述第五晶体管和第六晶体管的连接端复位， 复位结束后， 控制所 述第四晶体管截止； 在所述第七时间段内及所述第四晶体管截止后，控制所述第五晶 体管在第九时间段导通，将存储于所述第一存储电容上的信号读取至 所述列选择线上， 读取结束后， 控制所述第五晶体管截止； 在所述第七时间段内及所述第五晶体管截止后，控制所述第四晶 体管在第十时间段导通，对所述第五晶体管和第六晶体管的连接端复 位， 复位结束后， 控制所述第四晶体管截止； 在所述第七时间段内及所述第四晶体管截止后，控制所述第六晶 体管在第十一时间段导通，将存储于所述第二存储电容上的信号读取 至所述列选择线上， 读取结束后， 控制所述第六晶体管截止， 在所述 第六晶体管截止后， 控制所述第九晶体管截止， 一个控制周期结束。
13.一种如权利要求 10所述 CMOS图像传感器的像素单元的控制方 法， 其特征在于， 包括： 在一个控制周期开始时， 控制所述第一晶体管导通， 对所述第一 晶体管的第二端复位， 复位结束后， 控制所述第一晶体管截止； 在所述第一晶体管截止后的第一时间段，控制所述隔离晶体管导 通， 使所述光电转换单元和所述存储单元连通； 在所述第一时间段内， 控制所述第五晶体管在第二时间段导通， 使所述第一存储电容与所述第七晶体管连通； 在所述第二时间段内， 控制所述第七晶体管在第三时间段导通， 对所述第一存储电容复位， 复位结束后， 控制所述第七晶体管截止， 将所述第一晶体管的第二端的复位信号存储至所述第一存储电容中， 存储所述复位信号结束后， 控制所述第五晶体管截止； 在所述第一时间段内及所述第五晶体管截止后的第七时间段，控 制所述第二晶体管导通，将所述光电转换元件进行光电转换后的信号 传输至所述第一晶体管的第二端， 传输信号结束后， 控制所述第二晶 体管截止； 在所述第一时间段内及所述第二晶体管截止后的第五时间段，控 制所述第六晶体管导通， 使所述第二存储电容与所述第七晶体管连 通； 在所述第五时间段内， 控制所述第七晶体管在第六时间段导通， 对所述第二存储电容复位， 复位结束后， 控制所述第七晶体管截止， 将所述第一晶体管的第二端的曝光信号存储至所述第二存储电容中， 存储所述曝光信号结束后， 控制所述隔离晶体管截止， 使所述光电转 换单元和所述存储单元断开； 在所述光电转换单元和所述存储单元断开后，控制所述第一晶体 管导通， 再次对所述第一晶体管的第二端进行复位； 在所述隔离晶体管截止后的第七时间段，控制所述第九晶体管导 通； 在所述第七时间段内， 控制所述第七晶体管在第八时间段导通， 对所述第五晶体管和第六晶体管的连接端复位， 复位结束后， 控制所 述第七晶体管截止； 在所述第七时间段内及所述第七晶体管截止后，控制所述第五晶 体管在第九时间段导通，将存储于所述第一存储电容上的信号读取至 所述列选择线上， 读取结束后， 控制所述第五晶体管截止； 在所述第七时间段内及所述第五晶体管截止后，控制所述第七晶 体管在第十时间段导通，对所述第五晶体管和第六晶体管的连接端复 位， 复位结束后， 控制所述第七晶体管截止； 在所述第七时间段内及所述第七晶体管截止后，控制所述第六晶 体管在第十一时间段导通，将存储于所述第二存储电容上的信号读取 至所述列选择线上， 读取结束后， 控制所述第六晶体管截止， 在所述 第六晶体管截止后， 控制所述第九晶体管截止， 一个控制周期结束。
14.一种 CMOS图像传感器， 包括行选择电路和列选择电路， 其特征 在于， 还包括像素阵列， 所述像素阵列包括若干个成阵列排布的像素 单元， 所述像素单元为权利要求 1至 11任一项所述 CMOS图像传感 器的像素单元。
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